JP4991453B2 - Encoding processing device, encoding processing system, and control method of encoding processing device - Google Patents
Encoding processing device, encoding processing system, and control method of encoding processing device Download PDFInfo
- Publication number
- JP4991453B2 JP4991453B2 JP2007223914A JP2007223914A JP4991453B2 JP 4991453 B2 JP4991453 B2 JP 4991453B2 JP 2007223914 A JP2007223914 A JP 2007223914A JP 2007223914 A JP2007223914 A JP 2007223914A JP 4991453 B2 JP4991453 B2 JP 4991453B2
- Authority
- JP
- Japan
- Prior art keywords
- encoding
- memory
- processing
- encoding means
- encoding processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
本発明は符号化処理装置、符号化処理システム及び符号化処理装置の制御方法に関し、特に、符号化制御アルゴリズム或いは搭載されるシステム構成に応じて柔軟に処理するために用いて好適な技術に関する。 The present invention relates to an encoding processing device , an encoding processing system, and an encoding processing device control method , and more particularly, to a technique suitable for flexible processing according to an encoding control algorithm or an installed system configuration.
マルチメディアの発展や動画像及び静止画像の高解像度化の要求とともに、符号化処理にはますます高能率な符号化方式への要求が高まっている。これを受けて、静止画像の符号化方式として国際標準であるJPEG(Joint Photographic Expert Group)符号化方式において、Baseline符号化方式と呼ばれるT.81やJPEG2000符号化方式の策定が行われた。また、動画像の符号化方式としては、MPEG−1/MPEG−2(Moving Picture Experts Group)符号化方式、及びMPEG−4符号化方式が策定された。さらに、ITU及びMPEGによって、さらなる高能率な符号化方式としてH.264(MPEG−4 AVC)符号化方式が策定されようとしている。 Along with the development of multimedia and the demand for higher resolution of moving images and still images, there is an increasing demand for more efficient coding methods for coding processing. In response to this, in the JPEG (Joint Photographic Expert Group) coding system, which is an international standard as a still image coding system, T.B. 81 and JPEG2000 encoding schemes were developed. As moving picture coding systems, MPEG-1 / MPEG-2 (Moving Picture Experts Group) coding system and MPEG-4 coding system have been established. In addition, ITU and MPEG provide a more efficient coding system such as H.264. The H.264 (MPEG-4 AVC) encoding system is being formulated.
この様な符号化方式の進化によって高能率符号化が達成される条件の一つとして、動作用メモリ空間の増加が挙げられる。これは、動画像符号化方式のフレーム間予測技術に代表されるように、使用するメモリ空間の大きさと符号化効率との相関が非常に高いことからもわかる。例えば、H.264符号化方式においては、ロングターム参照フレームと呼ばれる技術が採用されている。これまでの前方向及び双方向予測に加えて、シーンの背景に相当するフレームを適応的に選択してフレーム間予測を行うことにより符号化効率の向上を図っている。 One of the conditions under which high-efficiency encoding is achieved by the evolution of such an encoding method is an increase in the memory space for operation. This can also be seen from the fact that the correlation between the size of the memory space to be used and the coding efficiency is very high, as represented by the inter-frame prediction technique of the moving picture coding system. For example, H.M. In the H.264 encoding method, a technique called a long term reference frame is employed. In addition to the forward and bidirectional predictions so far, encoding efficiency is improved by adaptively selecting a frame corresponding to the background of the scene and performing inter-frame prediction.
また、同一符号化方式においてもメモリ空間の大きさと符号化効率との相関が存在する。例えば、前方向予測を用いたMPEG−4符号化方式においては、"f_code"と呼ばれる動き補償を行う最大の矩形の画素サイズを表すパラメータを用いている。また、整数画素のフレームメモリ空間に加えて、半画素或いは1/4画素単位のフレームメモリ空間を実装するか否かを選択することができる。 In addition, there is a correlation between the size of the memory space and the coding efficiency even in the same coding method. For example, in the MPEG-4 encoding method using forward prediction, a parameter representing the maximum rectangular pixel size for performing motion compensation called “f_code” is used. In addition to the frame memory space of integer pixels, it is possible to select whether or not to implement a frame memory space in units of half pixels or ¼ pixels.
メモリシステムをどの様に構成するかは、製品に許容されるコストや開発期間により様々な形態が考えられ、また符号化処理装置に要求される符号化効率もコストや開発期間とのトレードオフによって決定される。このような背景から、符号化処理装置が搭載されるシステムのメモリシステムの構成や、搭載する符号化制御アルゴリズムに応じて柔軟に適用できる符号化処理装置が求められている。 There are various ways to configure the memory system depending on the cost allowed for the product and the development period, and the encoding efficiency required for the encoding processor depends on the trade-off with the cost and the development period. It is determined. From such a background, there is a need for an encoding processing apparatus that can be flexibly applied according to the configuration of a memory system of a system in which the encoding processing apparatus is mounted and the encoding control algorithm to be mounted.
前記の様な柔軟性を重視した実装形態の一例として図2にブロック図を示す。図2に示すように、従来からソフトウェアによるアプローチが多く採用されてきた。図2において、システムLSI200内には、入力IF201、画像処理装置202、出力IF204、システムメモリ206、アービタ207、メインCPU205、DSP203があり、システムメモリ208に接続されている。さらに、DSP203の代わりに、メディアプロセッサと呼ばれる符号化処理に適した特殊命令を拡張したCPU上に、ソフトウェアとして符号処理装置を実装するものもある。
FIG. 2 shows a block diagram as an example of a mounting form that places importance on the flexibility as described above. As shown in FIG. 2, a software approach has been widely adopted. In FIG. 2, the
しかしながら、近年の符号化対象となるコンテンツの高解像度化やH.264に代表される高能率符号化を実現するために必要となる処理複雑化に伴い、リアルタイムで符号化を実現することが困難となってきている。さらに、CPUの駆動周波数の高速化或いはマルチCPU構成にすることによってリアルタイム性を実現することを試みたとしても、消費電力及びコストの増加が著しく、携帯機器等に適用することは困難であった。 However, the resolution of content to be encoded in recent years has increased and Along with the complexity of processing required to realize high-efficiency encoding represented by H.264, it has become difficult to realize encoding in real time. Furthermore, even if an attempt was made to achieve real-time performance by increasing the CPU drive frequency or using a multi-CPU configuration, the increase in power consumption and cost was significant, making it difficult to apply to portable devices and the like. .
このような課題を解決する例として、例えば、特許文献1には、マルチメディア信号処理のための映像復元プロセッサが開示されている。この技術によれば、メインCPU及びコプロセッサと呼ばれる符号処理の各構成要素をハードウェアで構成した符号化処理装置により前記課題を解決している。 As an example for solving such a problem, for example, Patent Document 1 discloses a video restoration processor for multimedia signal processing. According to this technique, the above-mentioned problem is solved by an encoding processing device in which each component of encoding processing called a main CPU and a coprocessor is configured by hardware.
具体的には、図3に示すように、符号化処理装置300は、メインCPU301,コプロセッサ302、DMA303、システムメモリIF305、外部データIF306、及びデータ通信IFを有している。また、符号化処理装置300は、動作用メモリを対象としたシステムメモリ304に接続されている。さらに、符号化処理内部のメインCPU301とコプロセッサ302との間の通信のためのメモリシステムを分離している。これにより、リアルタイム性を実現している。
Specifically, as illustrated in FIG. 3, the
しかしながら、この技術においては、搭載するシステムに応じた柔軟なメモリシステムとしては不十分である。前記特許文献1に開示された発明においてはメインCPU301CPU及びコプロセッサ302が動作するメモリシステムとしては、従来技術と何ら変わらない。搭載されるシステムのメモリシステムの実装形態や符号化制御アルゴリズムには適応的に対応できない。
However, this technology is insufficient as a flexible memory system according to the system to be installed. In the invention disclosed in Patent Document 1, the memory system in which the
本発明は前述の問題点に鑑み、搭載されるシステムのメモリシステムの実装形態や符号化制御アルゴリズムに適応的に対応できるようにすることを目的としている。 The present invention has been made in view of the above-described problems, and an object of the present invention is to make it possible to adaptively cope with the mounting form of the memory system and the encoding control algorithm of the installed system.
本発明の符号化処理装置は、ピクチャをブロック単位で符号化処理を行う符号化処理装置であって、データの入出力を行うための少なくとも1つのメモリが接続されており、前記符号化処理を行う複数の符号化手段と、前記複数の符号化手段に対して、予めメモリマッピング情報を設定するとともに、前記複数の符号化手段の処理を制御するメイン制御手段とを有し、前記複数の符号化手段はそれぞれ、ブロック処理を行うブロック処理手段と、前記メイン制御手段から設定されたメモリマッピング情報に応じて前記メモリから1つを選択し、前記ブロック処理手段からの入力情報を基にアドレスを生成して、前記選択したメモリに対するデータの読み出し及び書き込みを行うアドレス生成手段とを有することを特徴とする。
また、本発明の符号化処理装置の他の特徴とするところは、メモリと、当該メモリから読み出した画像について符号化処理を行う複数の符号化手段と、前記メモリにおいて読み出しアドレス空間と書き込みアドレス空間とを規定するメモリマッピング情報を、前記符号化手段毎に設定する制御手段とを有し、前記複数の符号化手段は、前記メモリマッピング情報により規定されるアドレス空間にアクセスするためのアドレスを生成するアドレス生成手段を備え、前記制御手段は、前記複数の符号化手段の中で第1の符号化手段の書き込みアドレス空間を第2の符号化手段の読み出しアドレス空間として設定することにより、前記第1の符号化手段及び前記第2の符号化手段の処理順序を設定する。
本発明の符号化処理システムは、前記他の特徴とする符号化処理装置を有する符号化処理システムであって、前記メモリは内部メモリと外部メモリとを備え、前記内部メモリは前記符号化手段の各々が有する第1MMUによって制御され、前記外部メモリは前記符号化手段で共通の第2MMUによって制御されることを特徴とする。
本発明の符号化処理装置の制御方法は、データの入出力を行うための少なくとも1つのメモリが接続されており、前記メモリにアクセスするためのアドレス生成手段を備える複数の符号化手段を有し、ピクチャをブロック単位で符号化処理を行う符号化処理装置の制御方法であって、前記複数の符号化手段の各々に対して、予めメモリマッピング情報を設定する設定工程と、前記メモリマッピング情報に応じて前記メモリから1つを選択し、アドレスを生成して、前記選択したメモリに対するデータの読み出し及び書き込みを行うアクセス工程とを有することを特徴とする。
また、本発明の符号化処理装置の制御方法の他の特徴とするところは、メモリと、当該メモリにアクセスするためのアドレスを生成し前記メモリから読み出した画像について符号化処理を行う複数の符号化手段を有する符号化処理装置の制御方法であって、前記メモリにおいて読み出しアドレス空間と書き込みアドレス空間とを規定するメモリマッピング情報を、前記符号化手段毎に設定する設定工程と、前記符号化手段が、前記メモリマッピング情報により規定されるアドレス空間にアクセスするためのアドレスを生成するアドレス生成工程とを有し、前記設定工程は前記複数の符号化手段の中で第1の符号化手段の書き込みアドレス空間を第2の符号化手段の読み出しアドレス空間として設定することにより、前記第1の符号化手段及び前記第2の符号化手段の処理順序を設定する。
An encoding processing apparatus according to the present invention is an encoding processing apparatus that performs encoding processing of a picture in units of blocks, and is connected to at least one memory for inputting and outputting data, and the encoding processing is performed. A plurality of encoding means to perform, and a main control means for setting memory mapping information in advance for the plurality of encoding means and controlling processing of the plurality of encoding means, and the plurality of codes Each of the converting means selects a block processing means for performing block processing and one of the memories according to the memory mapping information set by the main control means, and assigns an address based on the input information from the block processing means. Address generating means for generating and reading and writing data to and from the selected memory.
Another feature of the encoding processing apparatus according to the present invention is that a memory, a plurality of encoding units that perform encoding processing on an image read from the memory, and a read address space and a write address space in the memory. Control means for setting the memory mapping information defining each of the encoding means, and the plurality of encoding means generate addresses for accessing an address space defined by the memory mapping information Address generating means for performing the first encoding means, and the control means sets the write address space of the first encoding means as the read address space of the second encoding means among the plurality of encoding means. The processing order of the first encoding means and the second encoding means is set.
An encoding processing system according to the present invention is an encoding processing system having the encoding processing device according to the other feature, wherein the memory includes an internal memory and an external memory, and the internal memory includes the encoding means. The external memory is controlled by a common second MMU in the encoding means.
The control method of the encoding processing apparatus according to the present invention includes a plurality of encoding units, to which at least one memory for inputting / outputting data is connected and having an address generation unit for accessing the memory. A method for controlling a coding processing apparatus that performs coding processing of a block in units of a block, wherein a setting step of setting memory mapping information in advance for each of the plurality of coding means, and the memory mapping information And an access step of selecting one from the memories, generating an address, and reading and writing data to the selected memory.
Another feature of the control method of the encoding processing apparatus of the present invention is that a memory and a plurality of codes for generating an address for accessing the memory and performing an encoding process on an image read from the memory A method for controlling an encoding processing apparatus having encoding means, comprising: a setting step for setting memory mapping information defining a read address space and a write address space in the memory for each encoding means; and the encoding means Includes an address generation step of generating an address for accessing an address space defined by the memory mapping information, and the setting step includes writing of the first encoding unit among the plurality of encoding units. By setting the address space as the read address space of the second encoding means, the first encoding means and Setting the processing order of the serial second encoding means.
本発明によれば、搭載されるシステムのメモリシステムの実装形態や符号化制御アルゴリズムに適応的に対応できる。 ADVANTAGE OF THE INVENTION According to this invention, it can respond adaptively to the mounting form and encoding control algorithm of the memory system of the mounted system.
(第1の実施形態)
まず、図1、図4及び図5を用いて本実施形態の概念を説明する。ここでは、対象とする符号化方式は限定せず、符号化処理が処理0〜処理4で構成されるものとする。そして、処理0〜処理4の各々は最小処理単位であるマクロブロック毎に独立に並行動作が可能であることとする。
(First embodiment)
First, the concept of the present embodiment will be described with reference to FIGS. Here, the target encoding method is not limited, and the encoding process is assumed to be composed of process 0 to process 4. Then, each processing 0
図4は、本実施形態における符号化処理装置のシステムLSIを示す図である。
図4において、システムLSI402内に、符号化処理装置404が実装されている。符号化処理装置404は、対象とする符号化方式の処理0〜処理3を実行するユニット(0)409からユニット(3)412のブロックを有する。
FIG. 4 is a diagram showing a system LSI of the encoding processing apparatus according to this embodiment.
In FIG. 4, an
また、符号化処理装置404は、ユニット(0)409からユニット(3)412に対して処理動作の制御及び動作パラメータの設定を行うメイン制御手段413を有している。なお、メイン制御手段413及びユニット(0)409からユニット(3)412の5つのブロックは、本実施形態のシステムLSI402の構成に限らず、その他のシステムLSIの構成においても必要なブロックである。
Also, the
次に、本実施形態のシステムLSI402の構成について説明する。符号化処理装置404内には、ユニット(0)409からユニット(3)412において共有で使用するための共有SRAM(0)414、共有SRAM(1)415、共有SRAM(2)416がある。さらに、符号化処理装置404の外部のメモリとのインタフェースである外部メモリMMU(Memory Management Unit)408を有する。
Next, the configuration of the
また、システムLSI402内には、内蔵SDRAM403が符号化処理装置404のワークメモリとして内蔵され、システムLSI402の外部にもメモリIF405を介して外付けSDRAM401が接続されている。なお、システムLSI402には、システムLSI402全体の動作制御行うメインCPU406及びシステムLSI402と外部LSIとデータの通信を行うデータ入出力IF407を有する。
Further, a built-in SDRAM 403 is built in the
まず、システムLSI402全体の動作を説明する。符号化処理装置404が符号化する画像データは、外部LSIからデータ入出力IF407を介して、外付けSDRAM401へ保存される。少なくとも1ピクチャ分のデータが外付けSDRAM401へ保存されると、メインCPU406は符号化処理装置404に対して符号化処理の開始を指示する。
First, the operation of the
符号化処理装置404は、システムバス418を介して外付けSDRAM401から画像データを読み出して符号化処理を行い、符号化結果である符号化ストリームを再度外付けSDRAM401に随時書き込む。そして、外付けSDRAM401に保存されている符号化ストリームを外部LSIに対してデータ入出力IF407を介して出力することによって、システムLSI402から符号化ストリームが出力される。
The
次に、符号化処理装置404の動作について図1及び図5を用いて説明する。
前述の通り、符号化処理装置404が対象としている符号化処理は、ユニット(0)409からユニット(3)412の4つのブロックによって行われる。そして、図5に示すように、各々のユニットは最小処理単位であるマクロブロック毎に独立に動作される。
Next, the operation of the
As described above, the encoding processing targeted by the
各々のユニットは、符号化処理の演算処理を行う処理ブロックと処理ブロックのデータの入出力処理を行うユニット内MMUとから構成される。図1で示すように、ユニット(0)102は、符号化処理の演算を行う処理0ブロック106とユニット0内MMU107とから構成される。そして、ユニット(1)103は、符号化処理の演算を行う処理1ブロック108とユニット1内MMU109とから構成される。また、ユニット(2)104は、符号化処理の演算を行う処理2ブロック110とユニット2内MMU111とから構成される。同様に、ユニット(3)105も、符号化処理の演算を行う処理3ブロック112とユニット3内MMU113とから構成される。
Each unit includes a processing block that performs arithmetic processing of encoding processing and an in-unit MMU that performs input / output processing of data of the processing block. As shown in FIG. 1, the unit (0) 102 includes a process 0
メインCPU406から符号化処理装置404に対して符号化処理の開始が指示されると、メイン制御手段101は、符号化処理装置404内のすべてのユニット内のユニット内MMUに対してメモリマッピングを設定する。このメモリマッピング情報は、システムLSI402のメモリ構成に応じて符号化処理装置404に対して予め設定されるものである。すなわち、本実施形態のシステムLSI402のメモリ構成と異なる場合には、実装されるシステムLSIに適したメモリマッピング情報が設定される。
When the
また、本実施形態のシステムLSI402のメモリ構成としては、外付けSDRAM116、及び内蔵SDRAM117が符号化処理装置404外部のメモリとして割り当てられている。そこで、これら外部メモリに対してデータの入出力を処理する外部メモリMMU114を符号化処理装置404内に構成する。これにより、ユニット内MMUと同様にメイン制御手段101からメモリマッピング情報が設定される。
Further, as a memory configuration of the
次に、システムLSI402の構成に適した各ユニット内MMUに対するメモリマッピング情報を以下の表1に示し、外部メモリMMU114に対するメモリマッピング情報を以下の表2に示す。
Next, memory mapping information for each in-unit MMU suitable for the configuration of the
図1に示すように、符号化処理装置404が使用するシステムLSI402のすべてのメモリ115に対してアドレス空間を割り当てる。このアドレス空間は、システムLSI402のメモリ構成に依存するものであり、システムLSI402が動作する前に外部から予め定められ、符号化処理装置404内のメイン制御手段101へメインCPU406を介して設定される。メイン制御手段101は、割り当てられた各メモリのメモリ空間に対して表1に示すようにユニット内MMUに対してメモリマッピング情報を設定するとともに、外部メモリMMU114に対しても表2で示すように設定を行う。この設定期間が図5に示す初期化ステージに対応する。
As shown in FIG. 1, an address space is allocated to all the
すべてのユニット内MMU及び外部メモリMMU114に対してメモリマッピング情報を設定した後、メイン制御手段101は制御信号を介してユニット(0)102に対して1マクロブロック分の符号化処理の開始を指示する。ブロック処理を行う処理0ブロック106は、符号化処理の演算を行う対象となるデータを読み出す要求をユニット0内MMU107に対して行う。
After setting the memory mapping information for all the in-unit MMUs and the
なお、処理0ブロック106が要求するアドレス空間は、予め定められた空間であり、メイン制御手段101のアドレッシング情報には依存せずに、常に固定である。ユニット0内MMU107は、初期化ステージの期間にメイン制御手段101から設定されたメモリマッピング情報に応じて、処理0ブロック106からの入力情報を基にアドレスを生成する。
Note that the address space required by the process 0
一方、外部メモリMMU114は、ユニット0内MMU107から入力されたアドレス空間が外付けSDRAM116に対応しているので、外付けSDRAM116から読み出して転送を行い、ユニット0内MMU107へ出力する。そして、処理0ブロック106は、読み出したデータに対して所望の符号化処理の演算を行う。
On the other hand, since the address space input from the
また、処理0ブロック106は、演算を行う際のワークメモリを必要とする。処理0ブロック106は、常に固定のアドレス空間に対してユニット0内MMU107へ読み出し及び書き込み要求を行う。これとともに、ユニット0内MMU107及び外部メモリMMU114も対応するアドレス空間である内蔵SDRAM117に対してアクセスを行う。
Further, the process 0
さらには、処理0ブロック106は、演算結果も、常に固定のアドレス空間に対してユニット0内MMU107へ読み出し要求を行う。そして、ユニット0内MMU107はアドレス生成手段として機能し、出力データ空間として設定された共有SRAM0に対応するメモリアドレスを生成して、共有SRAMコントローラ121へ出力する。
Furthermore, the processing 0
ユニット0内MMU107から入力されたアドレスは、共有SRAM(0)118にマッピングされた空間である。そこで、共有SRAMコントローラ121は、共有SRAM(0)118を選択し、ユニット0内MMU107から入力されたマクロブロック分のデータをすべて書き込む。そして、ユニット(0)102は、メイン制御手段101に対して処理が完了したことを制御信号により通知する。これにより、図5に示す処理ステージ0の期間が完了する。
An address input from the
次に、図5に示す処理ステージ1の期間の動作について説明する。メイン制御手段101は、ユニット(0)102及びユニット(1)103に対してマクロブロックの処理の開始を制御信号により指示する。ユニット(0)102においては、処理ステージ0と全く同様の処理順序で繰り返し行う。 Next, the operation during the period of the processing stage 1 shown in FIG. 5 will be described. The main control means 101 instructs the unit (0) 102 and the unit (1) 103 to start processing of the macro block by a control signal. In the unit (0) 102, the processing is repeated in the same processing order as in the processing stage 0.
一方、ユニット(1)103において、処理1ブロック108は、アドレッシング情報には依存せずに、常に固定であるメモリ空間に対してデータの読み出し要求をユニット1内MMU109に対して行う。ユニット1内MMU109は、初期化ステージの期間に設定されたアドレッシング情報に応じて共有SRAM(0)118に対応するメモリ空間に対して読み出し要求を行う。
On the other hand, in the unit (1) 103, the processing 1
ユニット1内MMU109から入力されたアドレスが共有SRAM(0)118に対応する。そこで、共有SRAMコントローラ121は、共有SRAM(0)118に対して読み出しアクセスを行い、ユニット1内MMU109に対してデータ出力する。以下、処理1ブロック108のデータの出力に関しては、処理0ブロック106と同様である。そして、メイン制御手段101が、ユニット(0)102及びユニット(1)103から処理の完了を示す通知を受けた時点で処理ステージ1の期間が完了する。
The address input from the
このように、図5に示す処理ステージ2では新たにユニット(2)104を加えて処理を行い、また、処理ステージ3ではさらにユニット(3)105を加えて同様に処理することでマクロブロックの符号化処理を行う。ピクチャ内のすべてのマクロブロックに対して同様の処理を繰り返し行い、1つのピクチャの符号化処理を実現する。 In this way, in the processing stage 2 shown in FIG. 5, the unit (2) 104 is newly added to perform the processing, and in the processing stage 3, the unit (3) 105 is further added to perform the same processing, thereby performing the macro block. Perform the encoding process. Similar processing is repeated for all macroblocks in a picture to realize encoding processing of one picture.
(第2の実施形態)
次に、システムLSI402とは異なるメモリ構成を持つシステムLSIに符号化処理装置を実装した場合について説明する。図6は、メモリ構成としてシステムLSI402から内蔵SDRAM403、共有SRAM(0)414、共有SRAM(1)415及び共有SRAM(2)416を取り除いたシステムLSI602の構成例を示すブロック図である。
(Second Embodiment)
Next, a case where an encoding processing apparatus is mounted on a system LSI having a memory configuration different from that of the
符号化処理装置604を構成するユニット(0)609からユニット(3)612及びメイン制御手段613は、図4に示すものと同様のハードウェア回路である。また、図7には、図6に対応するシステムLSI602における各ユニットとメモリとの関係を示す。図1に示した構成と同様のものについては、同一の番号を付している。また、システムLSI602の全体の動作及び図5に示す各ユニットのマクロブロック単位の動作は、システムLSI402と同様であるので説明は省略する。
The units (0) 609 to unit (3) 612 and the
システムLSI602においては、メモリは外付けSDRAM601のみで構成されておりLSIのコストを優先したメモリ構成となっている。この場合、メモリ空間としては外付けSDRAM601に対する空間のみであり、図7で示すように、すべてのユニット内MMUは、外付けSDRAM702の空間に接続されている。ここで、図5に示す初期化ステージの期間にメイン制御手段101からユニット内MMUに対して設定されるメモリマップ情報を表3に示す。
In the
表3に示すメモリマップ情報は、システムLSI602のメモリ構成に適応したメモリマップであり、符号化処理装置604が動作を開始する前にメインCPU606からメイン制御手段613に予め設定される。初期化ステージにおいて動作の開始に先立ち、1度のみ、メイン制御手段613からすべてのユニット内MMUに対して設定を完了すればよい。これにより、その後の処理ステージ0以後の処理は、メモリマップ情報すなわち、システムLSIのメモリ構成に依存せずに実現できる。
The memory map information shown in Table 3 is a memory map adapted to the memory configuration of the
(本発明に係る他の実施形態)
前述した本発明の実施形態における符号化処理装置を構成する各手段、並びに符号化処理方法の各工程は、コンピュータのRAMやROMなどに記憶されたプログラムが動作することによって実現できる。このプログラム及び前記プログラムを記録したコンピュータ読み取り可能な記録媒体は本発明に含まれる。
(Other embodiments according to the present invention)
Each means constituting the encoding processing apparatus and each step of the encoding processing method in the embodiment of the present invention described above can be realized by operating a program stored in a RAM or ROM of a computer. This program and a computer-readable recording medium recording the program are included in the present invention.
また、本発明は、例えば、システム、装置、方法、プログラムもしくは記録媒体等としての実施形態も可能であり、具体的には、複数の機器から構成されるシステムに適用してもよいし、また、一つの機器からなる装置に適用してもよい。 Further, the present invention can be implemented as, for example, a system, apparatus, method, program, or recording medium. Specifically, the present invention may be applied to a system including a plurality of devices. The present invention may be applied to an apparatus composed of a single device.
なお、本発明は、前述した実施形態の機能を実現するソフトウェアのプログラムを、システムまたは装置に直接、または遠隔から供給する場合も含む。そして、そのシステムまたは装置のコンピュータが前記供給されたプログラムコードを読み出して実行することによっても達成される場合を含む。 Note that the present invention includes a case where a software program that realizes the functions of the above-described embodiments is supplied directly or remotely to a system or apparatus. This includes the case where the system or the computer of the apparatus is also achieved by reading and executing the supplied program code.
したがって、本発明の機能処理をコンピュータで実現するために、前記コンピュータにインストールされるプログラムコード自体も本発明を実現するものである。つまり、本発明は、本発明の機能処理を実現するためのコンピュータプログラム自体も含まれる。 Accordingly, since the functions of the present invention are implemented by computer, the program code installed in the computer also implements the present invention. In other words, the present invention includes a computer program itself for realizing the functional processing of the present invention.
その場合、プログラムの機能を有していれば、オブジェクトコード、インタプリタにより実行されるプログラム、OSに供給するスクリプトデータ等の形態であってもよい。 In that case, as long as it has the function of a program, it may be in the form of object code, a program executed by an interpreter, script data supplied to the OS, and the like.
プログラムを供給するための記録媒体としては、例えば、フレキシブルディスク、ハードディスク、光ディスク、光磁気ディスクなどがある。さらに、MO、CD−ROM、CD−R、CD−RW、磁気テープ、不揮発性のメモリカード、ROM、DVD(DVD−ROM、DVD−R)などもある。 Examples of the recording medium for supplying the program include a flexible disk, a hard disk, an optical disk, and a magneto-optical disk. Further, there are MO, CD-ROM, CD-R, CD-RW, magnetic tape, nonvolatile memory card, ROM, DVD (DVD-ROM, DVD-R) and the like.
その他、プログラムの供給方法としては、クライアントコンピュータのブラウザを用いてインターネットのホームページに接続する方法がある。そして、前記ホームページから本発明のコンピュータプログラムそのもの、もしくは圧縮され自動インストール機能を含むファイルをハードディスク等の記録媒体にダウンロードすることによっても供給できる。 As another program supply method, there is a method of connecting to a homepage on the Internet using a browser of a client computer. The computer program itself of the present invention or a compressed file including an automatic installation function can be downloaded from the homepage by downloading it to a recording medium such as a hard disk.
また、本発明のプログラムを構成するプログラムコードを複数のファイルに分割し、それぞれのファイルを異なるホームページからダウンロードすることによっても実現可能である。つまり、本発明の機能処理をコンピュータで実現するためのプログラムファイルを複数のユーザに対してダウンロードさせるWWWサーバも、本発明に含まれるものである。 It can also be realized by dividing the program code constituting the program of the present invention into a plurality of files and downloading each file from a different homepage. That is, a WWW server that allows a plurality of users to download a program file for realizing the functional processing of the present invention on a computer is also included in the present invention.
また、その他の方法として、本発明のプログラムを暗号化してCD−ROM等の記録媒体に格納してユーザに配布し、所定の条件をクリアしたユーザに対し、インターネットを介してホームページから暗号化を解く鍵情報をダウンロードさせる。そして、その鍵情報を使用することにより暗号化されたプログラムを実行してコンピュータにインストールさせて実現することも可能である。 As another method, the program of the present invention is encrypted, stored in a recording medium such as a CD-ROM, distributed to users, and encrypted from a homepage via the Internet to users who have cleared predetermined conditions. Download the key information to be solved. It is also possible to execute the encrypted program by using the key information and install the program on a computer.
また、コンピュータが、読み出したプログラムを実行することによって、前述した実施形態の機能が実現される。さらに、そのプログラムの指示に基づき、コンピュータ上で稼動しているOSなどが、実際の処理の一部または全部を行い、その処理によっても前述した実施形態の機能が実現され得る。 Further, the functions of the above-described embodiments are realized by the computer executing the read program. Furthermore, based on the instructions of the program, an OS or the like running on the computer performs part or all of the actual processing, and the functions of the above-described embodiments can be realized by the processing.
さらに、その他の方法として、まず記録媒体から読み出されたプログラムが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれる。そして、そのプログラムの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるCPUなどが実際の処理の一部または全部を行い、その処理によっても前述した実施形態の機能が実現される。 As another method, the program read from the recording medium is first written in a memory provided in a function expansion board inserted into the computer or a function expansion unit connected to the computer. Then, based on the instructions of the program, the CPU or the like provided in the function expansion board or function expansion unit performs part or all of the actual processing, and the functions of the above-described embodiments are also realized by the processing.
101 メイン制御手段
102 ユニット(0)
103 ユニット(1)
104 ユニット(2)
105 ユニット(3)
106 処理0ブロック
107 ユニット0内MMU
108 処理1ブロック
109 ユニット1内MMU
110 処理2ブロック
111 ユニット2内MMU
112 処理3ブロック
113 ユニット3内MMU
114 外部メモリMMU
101 Main control means 102 Unit (0)
103 units (1)
104 units (2)
105 units (3)
106 Processing 0
108 processing 1
110 Processing 2
112 processing 3
114 External memory MMU
Claims (8)
データの入出力を行うための少なくとも1つのメモリが接続されており、前記符号化処理を行う複数の符号化手段と、
前記複数の符号化手段に対して、予めメモリマッピング情報を設定するとともに、前記複数の符号化手段の処理を制御するメイン制御手段とを有し、
前記複数の符号化手段はそれぞれ、ブロック処理を行うブロック処理手段と、前記メイン制御手段から設定されたメモリマッピング情報に応じて前記メモリから1つを選択し、前記ブロック処理手段からの入力情報を基にアドレスを生成して、前記選択したメモリに対するデータの読み出し及び書き込みを行うアドレス生成手段とを有することを特徴とする符号化処理装置。 An encoding processing apparatus that performs encoding processing of a picture in units of blocks,
A plurality of encoding means for performing the encoding process, wherein at least one memory for inputting and outputting data is connected;
The memory mapping information is set in advance for the plurality of encoding units, and the main control unit controls the processing of the plurality of encoding units.
Each of the plurality of encoding means selects a block processing means for performing block processing and one of the memories in accordance with memory mapping information set by the main control means, and receives input information from the block processing means. An encoding processing apparatus comprising: address generation means for generating an address based on the data and reading and writing data to and from the selected memory.
当該メモリから読み出した画像について符号化処理を行う複数の符号化手段と、A plurality of encoding means for performing encoding processing on the image read from the memory;
前記メモリにおいて読み出しアドレス空間と書き込みアドレス空間とを規定するメモリマッピング情報を、前記符号化手段毎に設定する制御手段とを有し、Control means for setting, for each encoding means, memory mapping information that defines a read address space and a write address space in the memory;
前記複数の符号化手段は、前記メモリマッピング情報により規定されるアドレス空間にアクセスするためのアドレスを生成するアドレス生成手段を備え、The plurality of encoding means includes address generation means for generating an address for accessing an address space defined by the memory mapping information,
前記制御手段は、前記複数の符号化手段の中で第1の符号化手段の書き込みアドレス空間を第2の符号化手段の読み出しアドレス空間として設定することにより、前記第1の符号化手段及び前記第2の符号化手段の処理順序を設定することを特徴とする符号化処理装置。The control means sets the write address space of the first encoding means as the read address space of the second encoding means among the plurality of encoding means, whereby the first encoding means and the An encoding processing apparatus, characterized in that the processing order of the second encoding means is set.
前記メモリは内部メモリと外部メモリとを備え、前記内部メモリは前記符号化手段の各々が有する第1MMUによって制御され、前記外部メモリは前記符号化手段で共通の第2MMUによって制御されることを特徴とする符号化処理システム。The memory includes an internal memory and an external memory, the internal memory is controlled by a first MMU included in each of the encoding means, and the external memory is controlled by a second MMU common to the encoding means. An encoding processing system.
前記複数の符号化手段の各々に対して、予めメモリマッピング情報を設定する設定工程と、A setting step of setting memory mapping information in advance for each of the plurality of encoding means;
前記メモリマッピング情報に応じて前記メモリから1つを選択し、アドレスを生成して、前記選択したメモリに対するデータの読み出し及び書き込みを行うアクセス工程とを有することを特徴とする符号化処理装置の制御方法。And an access step of selecting one of the memories according to the memory mapping information, generating an address, and reading and writing data to and from the selected memory. Method.
前記メモリにおいて読み出しアドレス空間と書き込みアドレス空間とを規定するメモリマッピング情報を、前記符号化手段毎に設定する設定工程と、A setting step for setting, for each encoding means, memory mapping information that defines a read address space and a write address space in the memory;
前記符号化手段が、前記メモリマッピング情報により規定されるアドレス空間にアクセスするためのアドレスを生成するアドレス生成工程とを有し、The encoding means includes an address generation step of generating an address for accessing an address space defined by the memory mapping information;
前記設定工程は前記複数の符号化手段の中で第1の符号化手段の書き込みアドレス空間を第2の符号化手段の読み出しアドレス空間として設定することにより、前記第1の符号化手段及び前記第2の符号化手段の処理順序を設定することを特徴とする符号化処理装置の制御方法。The setting step sets the write address space of the first encoding means as the read address space of the second encoding means among the plurality of encoding means, whereby the first encoding means and the first encoding means A control method for an encoding processing apparatus, wherein the processing order of the two encoding means is set.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007223914A JP4991453B2 (en) | 2007-08-30 | 2007-08-30 | Encoding processing device, encoding processing system, and control method of encoding processing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007223914A JP4991453B2 (en) | 2007-08-30 | 2007-08-30 | Encoding processing device, encoding processing system, and control method of encoding processing device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012094535A Division JP5550675B2 (en) | 2012-04-18 | 2012-04-18 | Encoding processing device, encoding processing system, and control method of encoding processing device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009060224A JP2009060224A (en) | 2009-03-19 |
JP4991453B2 true JP4991453B2 (en) | 2012-08-01 |
Family
ID=40555590
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007223914A Expired - Fee Related JP4991453B2 (en) | 2007-08-30 | 2007-08-30 | Encoding processing device, encoding processing system, and control method of encoding processing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4991453B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012161091A (en) * | 2012-04-18 | 2012-08-23 | Canon Inc | Encoding processing apparatus, encoding processing system and encoding processing apparatus control method |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2888288B2 (en) * | 1996-10-03 | 1999-05-10 | 日本電気株式会社 | Image coding device |
JP3007612B2 (en) * | 1997-09-01 | 2000-02-07 | 松下電器産業株式会社 | Microcontroller, data processing system and control method of task switch |
CN1112654C (en) * | 1998-06-25 | 2003-06-25 | 松下电器产业株式会社 | Image processor |
JP2001309386A (en) * | 2000-04-19 | 2001-11-02 | Mitsubishi Electric Corp | Image processor |
JP2003230148A (en) * | 2002-02-01 | 2003-08-15 | Mitsubishi Electric Corp | Image data coding unit |
JP4323174B2 (en) * | 2003-01-28 | 2009-09-02 | 日本電信電話株式会社 | Memory control apparatus and method |
KR101160640B1 (en) * | 2003-12-30 | 2012-06-28 | 삼성전자주식회사 | Data processing system and data processing method |
-
2007
- 2007-08-30 JP JP2007223914A patent/JP4991453B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012161091A (en) * | 2012-04-18 | 2012-08-23 | Canon Inc | Encoding processing apparatus, encoding processing system and encoding processing apparatus control method |
Also Published As
Publication number | Publication date |
---|---|
JP2009060224A (en) | 2009-03-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5295045B2 (en) | Method and apparatus for providing high resolution images in embedded devices | |
TWI390988B (en) | Information processing apparatus and information processing method | |
JP4635016B2 (en) | Information processing apparatus and inter prediction mode determination method | |
JP4939273B2 (en) | Image coding apparatus and image coding method | |
JP2007293533A (en) | Processor system and data transfer method | |
JP4922101B2 (en) | Information processing apparatus and inter prediction mode determination method | |
JP2006325186A (en) | Image processing apparatus | |
JP2009509415A (en) | Adaptive influence area filter | |
JP4991453B2 (en) | Encoding processing device, encoding processing system, and control method of encoding processing device | |
EP2985995B1 (en) | Information processing device, control method, program, and recording medium | |
JP5550675B2 (en) | Encoding processing device, encoding processing system, and control method of encoding processing device | |
JP2009027693A (en) | Moving image compression coding equipment | |
JP2007109109A (en) | Medium processor | |
JP2017117145A (en) | Semiconductor device, data processing system and semiconductor device control method | |
JP5100561B2 (en) | Image processing apparatus and image processing method | |
JP2008098911A (en) | Image processing equipment and method, and program | |
JP5361577B2 (en) | Video decoding apparatus and video decoding method | |
JP2018117308A (en) | Playback apparatus and control method of the same | |
JP5094750B2 (en) | Moving picture coding apparatus and moving picture coding method | |
JP4667348B2 (en) | Encoded data memory storage control device, method, and image processing device | |
JP6377222B2 (en) | Information processing apparatus, control method, program, and recording medium | |
JP2005191690A (en) | Motion image decoding apparatus and decoding method | |
JP2009147888A (en) | Scan conversion apparatus | |
JP2005223538A (en) | Image processor circuit | |
JP2016005014A (en) | Moving image encoder and moving image encoding method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100803 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110621 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110628 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110824 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120403 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120507 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4991453 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |