JP4980575B2 - 静電保護回路及び該静電保護回路を含む半導体装置 - Google Patents
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Description
2004 EOS/ESD Symposium 「ESD Protection Solution for High Voltage Technologies」(C.Principle of ESD−on−SCR)
本発明によれば、第1の内部回路をサージ電流から保護するための静電保護回路は、第1のサイリスタ整流回路と、該第1のサイリスタ整流回路と電気的に結合される第1の電流制御回路とを含む。この第1の電流制御回路が、外部電源電圧が内部電源電圧より高くなった際に、外部電源供給線から前記第1のサイリスタ整流回路を介して内部電源供給線へ電流が流れるのを抑止する。これにより、静電保護回路を構成するサイリスタが誤動作によりオンすることを防止することが可能となる。
図1は、本発明の第1の実施形態における静電保護回路の等価回路図である。静電保護回路100は、内部電源電圧Vddを供給する内部電源電圧供給線Vddと、内部固定電圧Vssを供給する内部固定電圧供給線Vssとに接続される。更に、静電保護回路100は、サージ電流から保護すべき内部回路と、外部電源電圧Vccを供給する外部電源電圧供給線Vccとに接続される。
前述の静電保護回路100は、電流制御回路180を含む。この電流制御回路180は、複数のダイオードの直列接続Dから構成される。外部電源線Vccに外部電源電圧Vcc、例えば、2.5Vが印加された場合、内部回路に含まれる昇圧回路により、内部電源線Vddの内部電源電圧Vddが23.5Vまで昇圧される。昇圧回路による外部電源電圧Vccに基づく内部電源電圧Vddの昇圧工程の初期段階において、外部電源電圧Vccの方が、内部電源電圧Vddより高くなる。しかし、この複数のダイオードの直列接続Dが提供する順方向降伏電圧VFは、昇圧回路による外部電源電圧Vccに基づく内部電源電圧Vddの昇圧工程の初期段階において、外部電源電圧Vccの方が、内部電源電圧Vddより高くなる場合における、外部電源電圧Vccと内部電源電圧Vddとの差より大きいが、サージ電圧より小さい。よって、複数のダイオードの直列接続Dは、昇圧回路による外部電源電圧Vccに基づく内部電源電圧Vddの昇圧工程の初期段階において、外部電源電圧Vccの方が、内部電源電圧Vddより高くなった場合、電流がサイリスタ整流回路110の第2の端子G2から内部電源電圧供給線Vddへ流れるのを抑止する。よって、サイリスタ整流回路110が誤動作によりオンすることを防止する。
図4は、本発明の第2の実施形態における静電保護回路の等価回路図である。静電保護回路100は、内部電源電圧Vddを供給する内部電源電圧供給線Vddと、内部固定電圧Vssを供給する内部固定電圧供給線Vssとに接続される。更に、静電保護回路100は、サージ電流から保護すべき内部回路と、外部電源電圧Vccを供給する外部電源電圧供給線Vccとに接続される。
前述の静電保護回路100は、電流制御回路190を含む。この電流制御回路190は、第1の容量素子C5から構成される。外部電源線Vccに外部電源電圧Vcc、例えば、2.5Vが印加された場合、内部回路に含まれる昇圧回路により、内部電源線Vddの内部電源電圧Vddが23.5Vまで昇圧される。昇圧回路による外部電源電圧Vccに基づく内部電源電圧Vddの昇圧工程の初期段階において、外部電源電圧Vccの方が、内部電源電圧Vddより高くなる。しかし、この第1の容量素子C5は、昇圧回路による外部電源電圧Vccに基づく内部電源電圧Vddの昇圧工程の初期段階において、外部電源電圧Vccの方が、内部電源電圧Vddより高くなる場合でも、電流がサイリスタ整流回路110の第2の端子G2から内部電源電圧供給線Vddへ流れるのを抑止する。よって、サイリスタ整流回路110が誤動作によりオンすることを防止する。
図7は、本発明の第3の実施形態における静電保護回路の等価回路図である。静電保護回路100は、内部電源電圧Vddを供給する内部電源電圧供給線Vddと、内部固定電圧Vssを供給する内部固定電圧供給線Vssとに接続される。更に、静電保護回路100は、サージ電流から保護すべき内部回路と、外部電源電圧Vccを供給する外部電源電圧供給線Vccとに接続される。
前述の静電保護回路100は、電流制御回路200を含む。この電流制御回路200は、第2の容量素子C6から構成される。外部電源線Vccに外部電源電圧Vcc、例えば、2.5Vが印加された場合、内部回路に含まれる昇圧回路により、内部電源線Vddの内部電源電圧Vddが23.5Vまで昇圧される。昇圧回路による外部電源電圧Vccに基づく内部電源電圧Vddの昇圧工程の初期段階において、外部電源電圧Vccの方が、内部電源電圧Vddより高くなる。しかし、この第2の容量素子C6は、昇圧回路による外部電源電圧Vccに基づく内部電源電圧Vddの昇圧工程の初期段階において、外部電源電圧Vccの方が、内部電源電圧Vddより高くなる場合でも、電流がサイリスタ整流回路110の第2の端子G2から内部電源電圧供給線Vddへ流れるのを抑止する。よって、サイリスタ整流回路110が誤動作によりオンすることを防止する。
2 フィールド酸化膜
3 P+型ガードリング
4 P+型不純物拡散領域
5 N+型不純物拡散領域
6 Nウェル領域
7 P−型不純物拡散領域
8 P+型不純物拡散領域
9 N+型不純物拡散領域
21 P+型ガードリング
22 P+型不純物拡散領域
23 第1の誘電体膜
24 第1のポリシリコン層
41 第1のポリシリコン電極
42 第1の誘電体膜
43 第2のポリシリコン電極
91−1 Nウェル領域
91−2 Pウェル領域
92−1 ソース領域
92−2 ソース領域
93−1 ドレイン領域
93−2 ドレイン領域
94−1 ゲート絶縁膜
94−2 ゲート絶縁膜
95−1 ゲート電極
95−2 ゲート電極
100 静電保護回路
110 サイリスタ整流回路
180 電流制御回路
190 電流制御回路
200 電流制御回路
PNP1 縦型PNPバイポーラトランジスタ
NPN1 横型NPNバイポーラトランジスタ
HVPMOS1 高耐圧PチャネルMOSトランジスタ
HVNMOS1 高耐圧NチャネルMOSトランジスタ
D 複数のダイオードの直列接続
C5 第1の容量素子
C6 第2の容量素子
R1 基板抵抗
G1 第1の端子
G2 第2の端子
Vdd 内部電源電圧
Vdd 内部電源電圧供給線
Vcc 外部電源電圧
Vcc 外部電源電圧供給線
Vss 内部固定電圧
Vss 内部固定電圧供給線
Claims (12)
- 第1の内部回路と、前記内部回路に外部電源電圧を供給する外部電源電圧供給線と、前記内部回路に内部固定電圧を供給する内部固定電圧供給線とに電気的に結合される第1のサイリスタ整流回路と、
前記内部回路に内部電源電圧を供給する内部電源電圧供給線と、前記第1のサイリスタ整流回路とに電気的に結合される第1の電流制御回路であって、前記内部電源電圧供給線と、前記第1のサイリスタ整流回路との間に電気的に結合された第1の容量素子を含み、前記外部電源電圧供給線が前記内部電源電圧供給線より高い電位を有した際に、前記外部電源電圧供給線から前記第1のサイリスタ整流回路を介して前記内部電源電圧供給線へ電流が流れるのを抑止する一方で、前記外部電源電圧供給線に印加された静電気放電に起因するサージ電流をトリガーとして、前記第1のサイリスタ整流回路をサイリスタ動作させて、前記サージ電流を前記第1のサイリスタ整流回路を介して前記内部固定電圧供給線に流すことで、前記第1の内部回路を前記サージ電流から保護する第1の電流制御回路と、
を含み、前記第1のサイリスタ整流回路は、前記外部電源電圧供給線に電気的に直接結合された第1のエミッタと、前記内部固定電圧供給線に電気的に結合された第1のコレクタと、前記第1の電流制御回路とに電気的に結合された第1のベースとを含む第1のバイポーラトランジスタと、前記内部固定電圧供給線に電気的に結合された第2のエミッタと、前記第1のベースと前記第1の電流制御回路とに電気的に結合された第2のコレクタと、前記第1のコレクタと前記内部固定電圧供給線とに電気的に結合された第2のベースとを含む第2のバイポーラトランジスタと、を含む、
静電保護回路。 - 前記第1のサイリスタ整流回路と、前記第1の電流制御回路とは、第1導電型の半導体基板中に設けられ、
前記第1の容量素子は、前記半導体基板中に設けられた第2導電型の第1の不純物拡散領域と、前記第1の不純物拡散領域上に延在する第1の誘電体膜と、前記第1の誘電体膜上に延在する第1の導電性膜とからなることを特徴とする請求項1に記載の静電保護回路。 - 前記第1のサイリスタ整流回路と、前記第1の電流制御回路とは、第1の素子分離膜を含む第1導電型の半導体基板中に設けられ、
前記第1の容量素子は、前記第1の素子分離膜上に延在する第1の導電性膜と、前記第1の導電性膜上に延在する第1の誘電体膜と、前記第1の誘電体膜上に延在する第2の導電性膜とからなることを特徴とする請求項1に記載の静電保護回路。 - 前記第1の電流制御回路は、前記高電位供給線と、前記第1のサイリスタ整流回路との間に電気的に結合された少なくとも1つのダイオードを含むことを特徴とする請求項1に記載の静電保護回路。
- 前記第1のサイリスタ整流回路と、前記第1の電流制御回路とは、第1導電型の半導体基板中に設けられ、前記少なくとも1つのダイオードは、前記半導体基板と、前記半導体基板中に設けられた第2導電型のウェル領域とのPN接合からなることを特徴とする請求項4に記載の静電保護回路。
- 前記少なくとも1つのダイオードは、トータルで、前記外部電源電圧供給線が前記内部電源電圧供給線より高い電位有した際の電位差より大きな順方向降伏電圧を有することを特徴とする請求項4又は5に記載の静電保護回路。
- 第1の内部回路と、
前記第1の内部回路に外部電源電圧を供給する外部電源電圧供給線と、
前記第1の内部回路に内部電源電圧を供給する内部電源電圧供給線と、
前記第1の内部回路に内部固定電圧を供給する内部固定電圧供給線と、
少なくとも1つの第1の静電保護回路であって、前記少なくとも1つの第1の静電保護回路の各々は、更に、
前記第1の内部回路と、前記外部電源電圧供給線と、前記内部固定電圧供給線とに電気的に結合される第1のサイリスタ整流回路と、
前記内部電源電圧供給線と、前記第1のサイリスタ整流回路とに電気的に結合される第1の電流制御回路であって、前記内部電源電圧供給線と、前記第1のサイリスタ整流回路との間に電気的に結合された第1の容量素子を含み、前記外部電源電圧供給線が前記内部電源電圧供給線より高い電位を有した際に、前記外部電源電圧供給線から前記第1のサイリスタ整流回路を介して前記内部電源電圧供給線へ電流が流れるのを抑止する一方で、前記外部電源電圧供給線に印加された静電気放電に起因するサージ電流をトリガーとして、前記第1のサイリスタ整流回路をサイリスタ動作させて、前記サージ電流を前記第1のサイリスタ整流回路を介して前記内部固定電圧供給線に流すことで、前記第1の内部回路を前記サージ電流から保護する第1の電流制御回路と、
を含み、前記第1のサイリスタ整流回路は、前記外部電源電圧供給線に電気的に直接結合された第1のエミッタと、前記内部固定電圧供給線に電気的に結合された第1のコレクタと、前記第1の電流制御回路とに電気的に結合された第1のベースとを含む第1のバイポーラトランジスタと、前記内部固定電圧供給線に電気的に結合された第2のエミッタと、前記第1のベースと前記第1の電流制御回路とに電気的に結合された第2のコレクタと、前記第1のコレクタと前記内部固定電圧供給線とに電気的に結合された第2のベースとを含む第2のバイポーラトランジスタと、
を含む、前記少なくとも1つの第1の静電保護回路と、
を含む半導体装置。 - 前記第1のサイリスタ整流回路と、前記第1の電流制御回路とは、第1導電型の半導体基板中に設けられ、
前記第1の容量素子は、前記半導体基板中に設けられた第2導電型の第1の不純物拡散領域と、前記第1の不純物拡散領域上に延在する第1の誘電体膜と、前記第1の誘電体膜上に延在する第1の導電性膜とからなることを特徴とする請求項7に記載の半導体装置。 - 前記第1のサイリスタ整流回路と、前記第1の電流制御回路とは、第1の素子分離膜を含む第1導電型の半導体基板中に設けられ、
前記第1の容量素子は、前記第1の素子分離膜上に延在する第1の導電性膜と、前記第1の導電性膜上に延在する第1の誘電体膜と、前記第1の誘電体膜上に延在する第2の導電性膜とからなることを特徴とする請求項7に記載の半導体装置。 - 前記第1の電流制御回路は、前記高電位供給線と、前記第1のサイリスタ整流回路との間に電気的に結合された少なくとも1つのダイオードを含むことを特徴とする請求項7に記載の半導体装置。
- 前記第1のサイリスタ整流回路と、前記第1の電流制御回路とは、第1導電型の半導体基板中に設けられ、
前記少なくとも1つのダイオードは、前記半導体基板と、前記半導体基板中に設けられた第2導電型のウェル領域とのPN接合からなることを特徴とする請求項10に記載の半導体装置。 - 前記少なくとも1つのダイオードは、トータルで、前記外部電源電圧供給線が前記内部電源電圧供給線より高い電位有した際の電位差より大きな順方向降伏電圧を有することを特徴とする請求項10又は11に記載の半導体装置。
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