JP4974585B2 - 窒素濃度の測定方法、シリコン酸窒化膜の形成方法および半導体装置の製造方法 - Google Patents

窒素濃度の測定方法、シリコン酸窒化膜の形成方法および半導体装置の製造方法 Download PDF

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Description

本発明は、シリコン酸窒化膜中の窒素濃度を測定する窒素濃度の測定方法およびこの方法により窒素濃度を測定する工程を含むシリコン酸窒化膜の形成方法および半導体装置の製造方法に関する。
近時、ＬＳＩの高集積化、高速化の要請からＬＳＩを構成する半導体素子のデザインルールが微細化されており、例えば、プレーナ型トランジスタについてもその微細化が進行している。しかし、プレーナ型トランジスタを微細化していくと、リーク電流が高くなり、電力消費量の増加や駆動電圧の上昇などの弊害が起きることから、３２ナノメートル・ノード以降の高集積化には限界があると考えられている。このため近年では、例えばフィン構造、溝ゲート構造、ダブルゲート構造などの３次元構造を採用したトランジスタの開発が進められている。
ところで、従来のプレーナ型トランジスタの製造においては、ゲート絶縁膜等として用いられるシリコン酸化膜（ＳｉＯ２膜）を窒化処理して膜中に窒素を導入し、シリコン酸窒化膜（ＳｉＯＮ膜）を形成することが行なわれてきた（例えば、特許文献１，２）。シリコン酸窒化膜を形成することにより、誘電率の上昇による電気的膜厚（ＥＯＴ）の低減、リーク電流の低減などの効果が得られることが知られている。
特開平９−１４８５４３号公報（例えば、請求の範囲など） 特開平１０−３２３２８号公報（例えば、請求の範囲など）
上記３次元構造のトランジスタにおいても、例えばゲート絶縁膜として、シリコン酸化膜に代えてシリコン酸窒化膜を用いることによって、従来のプレーナ型トランジスタの場合と同様にＥＯＴやリーク電流の低減などの効果が期待できる。しかし、３次元構造のトランジスタでは、ゲート絶縁膜も立体的に形成されることから、立体部分の壁面部と平面部とでは、窒化処理によって導入された窒素の濃度が異なることが予想される。ゲート絶縁膜中の窒素濃度はデバイスの電気的特性に影響を与えることから、立体的なゲート絶縁膜の壁面部と平面部とを区別してそれぞれの窒素濃度を正確に把握することが必要である。そして、窒化処理を行なう際には、形成されるシリコン酸窒化膜中の窒素濃度が部位ごとに所望の濃度となるようにプロセス条件を決定することが重要である。
これまで、シリコン酸窒化膜中の窒素濃度の測定には、例えばＸ線光電子分光法（ＸＰＳ；X-Ray Photoelectron Spectroscopy Analysis）や二次イオン質量分析法（ＳＩＭＳ；Secondary Ion Mass Spectrometry）などの分析手法が用いられてきた。これらの分析手法は、平坦なシリコン酸窒化膜の計測に適した方法である。しかし、３次元構造デバイスのように立体的形状を有するシリコン酸窒化膜において、例えば壁面部のみの窒素濃度を測定しようとしても平面部の情報が含まれてしまい、壁面部のみについて精度良く窒素濃度を測定することが困難であるという課題があった。
従って本発明は、立体的形状を有するシリコン酸窒化膜中の窒素濃度を、部位によって区別して把握することが可能な窒素濃度の測定方法を提供することをその課題とする。
上記課題を解決するため、本発明の第１の観点は、被測定基板表面に形成されたシリコン酸化膜を窒化処理して得られたシリコン酸窒化膜中の窒素濃度を測定する窒素濃度の測定方法であって、
前記シリコン酸窒化膜およびその下層に残存するシリコン酸化膜の合計膜厚Ｔ１Ｎを計測するステップと、
前記被測定基板を再酸化処理するステップと、
再酸化処理後に、前記被測定基板の前記シリコン酸窒化膜、前記シリコン酸化膜および再酸化処理により形成されたシリコン酸化膜の合計膜厚Ｔ２Ｎを計測するステップと、
別途シリコン酸化膜が形成された比較用基板を再酸化処理するステップと、
再酸化処理後に前記比較用基板の前記シリコン酸化膜および再酸化処理により形成されたシリコン酸化膜の合計膜厚Ｔ２を計測するステップと、
前記各合計膜厚Ｔ１Ｎ、Ｔ２ＮおよびＴ２から、下記の式（１）に基づき被測定基板の再酸化レート減少率ＲＯＲＲを算出するステップと、
Figure 0004974585
 前記式（１）により得られた再酸化レート減少率ＲＯＲＲを検量線と照合し、前記被測定基板の前記シリコン酸窒化膜中の窒素濃度を決定するステップと、
を含む、窒素濃度の測定方法を提供する。
本発明の第２の観点は、被処理基板表面に形成されたシリコン酸化膜を窒化処理してシリコン酸窒化膜を形成するシリコン酸窒化膜の形成方法であって、
被測定基板表面に形成されたシリコン酸化膜を窒化処理してシリコン酸窒化膜を形成する工程と、
前記被測定基板表面の前記シリコン酸窒化膜およびその下層に残存するシリコン酸化膜の合計膜厚Ｔ１Ｎを計測するステップと、
前記被測定基板を再酸化処理するステップと、
再酸化処理後の前記被測定基板の前記シリコン酸窒化膜、前記シリコン酸化膜および再酸化処理により形成されたシリコン酸化膜の合計膜厚Ｔ２Ｎを計測するステップと、
別途シリコン酸化膜が形成された比較用基板を再酸化処理するステップと、
再酸化処理後に前記比較用基板の前記シリコン酸化膜および再酸化処理により形成されたシリコン酸化膜の合計膜厚Ｔ２を計測するステップと、
前記各合計膜厚Ｔ１Ｎ、Ｔ２ＮおよびＴ２から、下記の式（１）に基づき前記被測定基板の再酸化レート減少率ＲＯＲＲを算出するステップと、
Figure 0004974585
 前記式（１）により得られた再酸化レート減少率ＲＯＲＲを検量線と照合し、前記被測定基板の前記シリコン酸窒化膜中の窒素濃度を決定するステップと、
決定された窒素濃度に基づき、被処理基板の前記シリコン酸化膜の窒化処理条件を決定するステップと、
決定された前記窒化処理条件に基づき、被処理基板表面に形成された前記シリコン酸化膜を窒化処理してシリコン酸窒化膜を形成するステップと、
を含む、シリコン酸窒化膜の形成方法を提供する。
上記第１の観点および第２の観点において、前記シリコン酸窒化膜は、立体的構造を有するシリコン層の表面に前記シリコン酸化膜を介して形成されていてもよい。この場合、前記シリコン層には、凸部または凹部が形成されていてもよく、あるいは前記シリコン層は、被処理基板上に凸状に形成されているものであってもよい。また、前記再酸化処理は、熱酸化により行なわれることが好ましい。また、前記検量線は、平面的に形成されたシリコン酸窒化膜中の窒素濃度と前記再酸化レート減少率ＲＯＲＲに基づき作成されたものであることが好ましい。さらに、前記被測定基板の前記シリコン酸窒化膜は、３次元構造デバイスにおける絶縁膜であることが好ましい。さらに、複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入してプラズマを発生させるプラズマ処理装置を用いて前記窒化処理を行なうことが好ましい。
本発明の第３の観点は、上記第２の観点のシリコン酸窒化膜の形成方法によりシリコン酸窒化膜を形成する工程を含む、半導体装置の製造方法を提供する。この場合、前記半導体装置が、３次元構造のトランジスタであることが好ましい。
本発明の第４の観点は、コンピュータ上で動作し、実行時に、
上記第１の観点の窒素濃度の測定方法により決定した窒素濃度に基づき、被処理基板の窒化処理条件を決定するステップと、
決定された前記窒化処理条件に基づき、被処理基板表面に形成された前記シリコン酸化膜を窒化処理してシリコン酸窒化膜を形成するステップと、
が行なわれるようにプラズマ処理装置を制御する、制御プログラムを提供する。
本発明の第５の観点は、コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、
前記制御プログラムは、実行時に、
上記第１の観点の窒素濃度の測定方法により決定した窒素濃度に基づき、被処理基板の窒化処理条件を決定するステップと、
決定された前記窒化処理条件に基づき、被処理基板表面に形成された前記シリコン酸化膜を窒化処理してシリコン酸窒化膜を形成するステップと、
が行なわれるように、プラズマ処理装置を制御するものである、コンピュータ読み取り可能な記憶媒体を提供する。
本発明の第６の観点は、プラズマを用いて被処理基板を処理するための真空排気可能な処理室と、
前記処理室内にマイクロ波を導入する複数のスロットを有する平面アンテナと、
前記処理室内で、上記第１の観点の窒素濃度の測定方法により決定した窒素濃度に基づき、被処理基板の窒化処理条件を決定するステップと、決定された前記窒化処理条件に基づき、被処理基板表面に形成された前記シリコン酸化膜を窒化処理してシリコン酸窒化膜を形成するステップと、が行なわれるように制御する制御部と、
を備えたことを特徴とする、プラズマ処理装置を提供する。
本発明によれば、シリコン酸窒化膜が形成された被測定基板を再酸化処理するとともに、同じ条件で比較用基板のシリコン酸化膜を再酸化処理した場合の再酸化レートと比較することによって再酸化レート減少率ＲＯＲＲを算出することにより、被測定基板表面に形成されたシリコン酸窒化膜中の窒素濃度を、部位により区別して正確に把握することができる。例えば、３次元構造デバイスなどにおいて立体的に形成され、平面部と壁面部とを含む部位に設けられたシリコン酸窒化膜においても、平面部と壁面部の窒素濃度をそれぞれ独立して精度良く測定することができる。
また、本発明の窒素濃度の測定方法により測定されたシリコン酸窒化膜の窒素濃度を窒化処理条件の選定にフィードバックすることによって、窒化処理条件の最適化を図ることが可能になる。
従って、本発明の窒素濃度の測定方法によれば、所望の濃度で窒素が導入された良質なシリコン酸窒化膜を形成することができる。
以下、適宜添付図面を参照して本発明の実施の形態について具体的に説明する。図１は、本発明方法におけるシリコン酸窒化膜の形成に利用可能なプラズマ処理装置の一例を模式的に示す断面図である。このプラズマ処理装置１００は、複数のスロットを有する平面アンテナ、特にＲＬＳＡ（Radial Line Slot Antenna；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してプラズマを発生させることにより、高密度かつ低電子温度のマイクロ波励起プラズマを発生させ得るＲＬＳＡマイクロ波プラズマ処理装置として構成されており、１×１０１０〜５×１０１２／ｃｍ３のプラズマ密度で、かつ０．７〜２ｅＶの低電子温度のプラズマによる処理が可能である。従って、各種半導体装置の製造過程において窒化処理などの目的で好適に利用可能なものである。
上記プラズマ処理装置１００は、気密に構成され、接地された略円筒状のチャンバー１を有している。なお、チャンバー１は角筒形状でもよい。チャンバー１の底壁１ａの略中央部には円形の開口部１０が形成されており、底壁１ａにはこの開口部１０と連通し、下方に向けて突出する排気室１１が設けられている。この排気室１１は、排気管２３を介して排気装置２４に接続されている。
チャンバー１内には被処理基板であるシリコンウエハ（以下、単に「ウエハ」と記す）Ｗを水平に支持するため、熱伝導性の高いＡｌＮ等のセラミックスからなる載置台２が設けられている。この載置台２は、排気室１１の底部中央から上方に延びる円筒状のＡｌＮ等のセラミックスからなる支持部材３により支持されている。載置台２には、その外縁部をカバーし、ウエハＷをガイドするためのカバーリング４が設けられている。このカバーリング４は、例えば石英、ＡｌＮ、Ａｌ２Ｏ３、ＳｉＮ等の材質で構成された部材である。
載置台２には抵抗加熱型のヒータ５が埋め込まれており、このヒータ５はヒータ電源５ａから給電されることにより載置台２を加熱して、その熱で被処理基板であるウエハＷを均一に加熱する。また、載置台２には、熱電対６が配備されており、ウエハＷの加熱温度を、例えば室温から９００℃までの範囲で温度制御可能となっている。載置台２には、ウエハＷを支持して昇降させるためのウエハ支持ピン（図示せず）が載置台２の表面に対して突没可能に設けられている。
チャンバー１の内周には、石英からなる円筒状のライナー７が設けられ、チャンバー構成材料による金属汚染を防止している。また、載置台２の外周側には、チャンバー１内を均一排気するための多数の孔（図示省略）を備えたバッフルプレート８が環状に設けられ、このバッフルプレート８は、複数の支柱９により支持されている。
チャンバー１の側壁には環状をなすガス導入部１５が設けられており、このガス導入部１５にはガス供給系１６が接続されている。なお、ガス導入部はノズル状またはシャワー状に配置してもよい。ガス供給系１６は、例えばＡｒガス供給源１７およびＮ２ガス供給源１８を有しており、ＡｒガスおよびＮ２ガスが、それぞれガスライン２０を介してガス導入部１５に至り、ガス導入部１５からチャンバー１内に導入される。ガスライン２０の各々には、マスフローコントローラ２１およびその前後の開閉バルブ２２が設けられている。なお、Ａｒガスに換えて、例えばＫｒガス、Ｘｅガス、Ｈｅガスなどの希ガスを用いることもできる。
上記排気室１１の側面には排気管２３が接続されており、この排気管２３には高速真空ポンプを含む前述の排気装置２４が接続されている。そしてこの排気装置２４を作動させることによりチャンバー１内のガスが、バッフルプレート８を介して排気室１１の空間１１ａ内へ均一に排出され、排気管２３を介して排気される。これによりチャンバー１内は所定の真空度、例えば０．１３３Ｐａまで高速に減圧することが可能となっている。
チャンバー１の側壁には、プラズマ処理装置１００に隣接する搬送室（図示せず）との間でウエハＷの搬入出を行うための搬入出口２５と、この搬入出口２５を開閉するゲートバルブ２６とが設けられている。
チャンバー１の上部は開口部となっており、この開口部には環状のアッパープレート２７が接合される。アッパープレート２７の内周下部は、内側のチャンバー内空間へ向けて突出し、環状の支持部２７ａを形成している。この支持部２７ａ上に、誘電体、例えば石英やＡｌ２Ｏ３、ＡｌＮ等のセラミックスからなり、マイクロ波を透過するマイクロ波透過板２８がシール部材２９を介して気密に設けられている。したがって、チャンバー１内は気密に保持される。
透過板２８の上方には、載置台２と対向するように、円板状の平面アンテナ部材３１が設けられている。なお、平面アンテナ部材の形状は、円板状に限らず、例えば四角板状でもよい。この平面アンテナ部材３１はチャンバー１の側壁上端に係止されている。平面アンテナ部材３１は、例えば表面が金または銀メッキされた銅板またはアルミニウム板からなり、マイクロ波を放射する多数のスロット状のマイクロ波放射孔３２が所定のパターンで貫通して形成された構成となっている。
マイクロ波放射孔３２は、例えば図２に示すように長溝状をなし、典型的には隣接するマイクロ波放射孔３２同士が「Ｔ」字状に配置され、これら複数のマイクロ波放射孔３２が同心円状に配置されている。マイクロ波放射孔３２の長さや配列間隔は、マイクロ波の波長（λｇ）に応じて決定され、例えばマイクロ波放射孔３２の間隔は、λｇ／４、λｇ／２またはλｇとなるように配置される。なお、図２において、同心円状に形成された隣接するマイクロ波放射孔３２同士の間隔をΔｒで示している。また、マイクロ波放射孔３２は、円形状、円弧状等の他の形状であってもよい。さらに、マイクロ波放射孔３２の配置形態は特に限定されず、同心円状のほか、例えば、螺旋状、放射状に配置することもできる。
この平面アンテナ部材３１の上面には、真空よりも大きい誘電率を有する遅波材３３が設けられている。この遅波材３３は、真空中ではマイクロ波の波長が長くなることから、マイクロ波の波長を短くしてプラズマを調整する機能を有している。なお、平面アンテナ部材３１と透過板２８との間、また、遅波材３３と平面アンテナ部材３１との間は、それぞれ密着させても離間させてもよいが、密着させることが好ましい。
チャンバー１の上面には、これら平面アンテナ部材３１および遅波材３３を覆うように、例えばアルミニウムやステンレス鋼等の金属材料からなるシールド蓋体３４が設けられている。チャンバー１の上面とシールド蓋体３４とはシール部材３５によりシールされている。シールド蓋体３４には、冷却水流路３４ａが形成されており、そこに冷却水を通流させることにより、シールド蓋体３４、遅波材３３、平面アンテナ部材３１、透過板２８を冷却するようになっている。なお、シールド蓋体３４は接地されている。
シールド蓋体３４の上壁の中央には、開口部３６が形成されており、この開口部には導波管３７が接続されている。この導波管３７の端部には、マッチング回路３８を介してマイクロ波を発生するマイクロ波発生装置３９が接続されている。これにより、マイクロ波発生装置３９で発生した、例えば周波数２．４５ＧＨｚのマイクロ波が導波管３７を介して上記平面アンテナ部材３１へ伝搬されるようになっている。なお、マイクロ波の周波数としては、８．３５ＧＨｚ、１．９８ＧＨｚ等を用いることもできる。
導波管３７は、上記シールド蓋体３４の開口部３６から上方へ延出する断面円形状の同軸導波管３７ａと、この同軸導波管３７ａの上端部にモード変換器４０を介して接続された水平方向に延びる矩形導波管３７ｂとを有している。矩形導波管３７ｂと同軸導波管３７ａとの間のモード変換器４０は、矩形導波管３７ｂ内をＴＥモードで伝播するマイクロ波をＴＥＭモードに変換する機能を有している。同軸導波管３７ａの中心には内導体４１が延在しており、内導体４１は、その下端部において平面アンテナ部材３１の中心に接続固定されている。これにより、マイクロ波は、同軸導波管３７ａの内導体４１を介して平面アンテナ部材３１へ放射状に効率よく均一に伝播される。
プラズマ処理装置１００の各構成部は、ＣＰＵを備えたプロセスコントローラ５０に接続されて制御される構成となっている。プロセスコントローラ５０には、工程管理者がプラズマ処理装置１００を管理するためにコマンドの入力操作等を行うキーボードや、プラズマ処理装置１００の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース５１が接続されている。
また、プロセスコントローラ５０には、プラズマ処理装置１００で実行される各種処理をプロセスコントローラ５０の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記録されたレシピが格納された記憶部５２が接続されている。
そして、必要に応じて、ユーザーインターフェース５１からの指示等にて任意のレシピを記憶部５２から呼び出してプロセスコントローラ５０に実行させることで、プロセスコントローラ５０の制御下で、プラズマ処理装置１００での所望の処理が行われる。また、前記制御プログラムや処理条件データ等のレシピは、コンピュータ読み取り可能な記憶媒体、例えばＣＤ−ＲＯＭ、ハードディスク、フレキシブルディスク、フラッシュメモリなどに格納された状態のものを利用したり、あるいは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
このように構成されたプラズマ処理装置１００は、８００℃以下の低温で下地膜等へのダメージフリーなプラズマ処理を進めることができるとともに、プラズマ均一性に優れており、プロセスの均一性を実現できる。
このように構成されたＲＬＳＡ方式のプラズマ処理装置１００においては、以下のような手順でウエハＷのシリコン酸化膜を窒化処理してシリコン酸窒化膜を形成する処理を行うことができる。
まず、ゲートバルブ２６を開にして搬入出口２５からシリコン酸化膜が形成されたウエハＷをチャンバー１内に搬入し、載置台２上に載置する。そして、ガス供給系１６のＡｒガス供給源１７およびＮ２ガス供給源１８から、ＡｒガスおよびＮ２ガスを所定の流量でガス導入部材１５を介してチャンバー１内に導入する。具体的には、例えばＡｒなどの希ガスを流量２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）、Ｎ２ガスを流量１５０ｍＬ／ｍｉｎ（ｓｃｃｍ）に設定する。また、チャンバー内を１２７Ｐａの処理圧力に調整し、載置台２を４００℃の設定温度に加熱する。
次に、マイクロ波発生装置３９からのマイクロ波を、マッチング回路３８を経て導波管３７に導き、矩形導波管３７ｂ、モード変換器４０、および同軸導波管３７ａを順次通過させて内導体４１を介して平面アンテナ部材３１に供給し、平面アンテナ部材３１のスロットから透過板２８を介してチャンバー１内におけるウエハＷの上方空間に放射させる。マイクロ波は、矩形導波管３７ｂ内ではＴＥモードで伝搬し、このＴＥモードのマイクロ波はモード変換器４０でＴＥＭモードに変換されて、同軸導波管３７ａ内を平面アンテナ部材３１に向けて伝搬されていく。この際のマイクロ波出力は、例えば１．２ｋＷ程度とすることができる。
平面アンテナ部材３１から透過板２８を経てチャンバー１に放射されたマイクロ波によりチャンバー１内で電磁界が形成され、Ａｒガス、Ｎ２ガスがプラズマ化する。このマイクロ波プラズマは、マイクロ波が平面アンテナ部材３１の多数の孔３２から放射されることにより、略１×１０１０〜５×１０１２／ｃｍ３の高密度で、かつウエハＷ近傍では、略１．５ｅＶ以下の低電子温度プラズマとなる。このようにして形成されるマイクロ波プラズマは、下地膜へのイオン等によるプラズマダメージが少ないものである。そして、プラズマ中の活性種、主として窒素ラジカル（Ｎ＊）、などの作用によって、シリコン酸化膜（ＳｉＯ２膜）中にＮが導入され、シリコン酸窒化膜（ＳｉＯＮ膜）が形成される。
このプラズマ処理装置１００では、上述したようにウエハＷ上に形成されたシリコン酸化膜を窒化処理し、シリコン酸窒化膜を形成する窒化処理に好適に利用可能なものである。このようなシリコン酸窒化膜は、例えばトランジスタのゲート絶縁膜として利用可能であり、例えば、フィン構造、溝ゲート構造、ダブルゲート構造などの３次元構造のトランジスタにおけるゲート絶縁膜としても好適である。このような３次元構造のトランジスタは、ＬＳＩの高集積化、高速化にともなうデザインルールの微細化に伴い、従来のプレーナ型のＭＯＳトランジスタに代るものとして注目されている。
図３（ａ），（ｂ）は、３次元構造デバイスに利用される立体的構造を有するゲート絶縁膜を示している。
３次元構造デバイスを製造するためには、例えば図３（ａ）に示すように、ＳｉＯ２膜などの下地膜２０１の上に凸状のシリコン壁２０２を形成し、その表面を例えば酸化雰囲気中で熱処理したり、あるいはＯ２ガスプラズマを用いてプラズマ処理したりすることにより酸化してシリコン酸化膜を形成し、さらにこのシリコン酸化膜を窒化処理してシリコン酸窒化膜からなるゲート絶縁膜２０６を形成する。このように凸状に形成された立体的構造を持つゲート絶縁膜２０６を有するデバイスにおいては、シリコン壁２０２の表面に形成されたゲート絶縁膜２０６の頂部２０６ａと、両側の壁面部２０６ｂ，２０６ｃの各部位において、それぞれシリコン酸窒化膜中に窒素が均一に導入されている必要があり、そのためには各部位ごとにシリコン酸窒化膜中の窒素濃度を把握することが重要である。
また、例えば図３（ｂ）に示すように、エッチングによってＳｉ基板２１１に溝状（ホール状でもよい）の凹部２１２を形成し、その表面を例えば酸化雰囲気中で熱処理したり、あるいはＯ２ガスプラズマを用いてプラズマ処理したりすることにより酸化してシリコン酸化膜を形成し、さらにこのシリコン酸化膜を窒化処理してシリコン酸窒化膜からなるゲート絶縁膜２１４を形成する。このような溝型の立体的構造を有するゲート絶縁膜２１４を有するデバイスにおいても、その特性を評価する際には、凹部２１２の側壁部分に形成されたゲート絶縁膜２１４の壁面部２１４ａと底部２１４ｂの各部位において、シリコン酸窒化膜中に窒素が均一に導入されている必要があり、そのためには各部位ごとにシリコン酸窒化膜中の窒素濃度を把握することが重要である。
図４（ａ）は、３次元デバイスの一例として、フィン構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の概略構成例を模式的に示したものである。このフィン構造のＭＯＳＦＥＴ２００は、ＳｉＯ２膜などの下地膜２０１の上にフィン状または凸状のシリコン壁２０２が設けられている。このシリコン壁２０２の一部を覆うようにゲート絶縁膜２０６が形成され、さらにそのゲート絶縁膜２０６を介してゲート電極２０３が形成された３次元構造を有している。シリコン壁２０２の表面に形成されたゲート絶縁膜２０６は、頂部２０６ａと、両側の壁面部２０６ｂ，２０６ｃとの３面がゲート電極２０３に覆われていることにより、３ゲート構造のトランジスタを形成している。ゲート電極２０３を間に挟んでその両側のシリコン壁２０２は、ソース２０４とドレイン２０５を形成しており、これらソース・ドレイン間に電流が流れることによりトランジスタが構成される。３ゲート構造の場合、３つのゲートでＭＯＳＦＥＴのチャンネル領域を制御できることから、一つのゲートだけでチャンネル領域を制御する従来のプレーナ型ＭＯＳＦＥＴに比べ、短チャンネル効果を抑制する性能に優れており、３２ナノメートル・ノード以降の微細化・高集積化にも対応が可能である。
このような構造のＭＯＳＦＥＴ２００は、以下のようにして製造できる。例えば、ＳｉＯ２膜などの下地膜２０１の上に、例えばＣＶＤなどによりシリコン膜を成膜した後、フォトリソグラフィー技術によってパターン形成されたマスクを用いてエッチングを行ない、シリコン壁２０２を形成する。次に、シリコン壁２０２の表面を例えば酸化雰囲気中で熱処理したり、あるいはＯ２ガスプラズマを用いてプラズマ処理したりすることにより酸化してシリコン酸化膜を形成し、さらにこのシリコン酸化膜を例えば図１に示すプラズマ処理装置１００を用いて窒化処理してシリコン酸窒化膜からなるゲート絶縁膜２０６を形成する。次に、シリコン壁２０２を覆うように例えばＣＶＤなどによりポリシリコン膜を成膜した後、フォトリソグラフィー技術によってパターン形成されたマスクを用いてエッチングを行ない、ゲート電極２０３を形成することによりＭＯＳＦＥＴ２００が得られる。
次に、図４（ｂ）は、３次元デバイスの他の例として、溝型ゲート構造のトランジスタの概略構成例を模式的に示している。この溝型ゲートを有するトランジスタ２１０は、Ｓｉ基板２１１に形成された溝状の凹部２１２内にゲート絶縁膜２１４を介して例えばポリシリコンからなるゲート電極２１３の下部が埋め込まれている。凹部２１２の両側部には、積み上げ型のソース２１６およびドレイン２１７が形成され、これらソース・ドレイン間に電流が流れることによりトランジスタが構成される。なお、ゲート電極２１３の上部は表面窒化処理されており（図示省略）、その上に例えばＣＶＤによりＳｉＯ２等の絶縁膜２１５が被覆されている。このような溝型ゲートを有するトランジスタ２１０では、電流が溝（凹部２１２）に沿ってながれるため、平面的なゲート電極寸法を小さくしながら実効的な電流経路を長くすることが可能になる。従って、短チャンネル特性が改善され、半導体装置の微細化・高集積化にも対応できる。
このような構造のトランジスタ２１０は、例えば以下のようにして製造できる。まず、フォトリソグラフィー技術によりパターン形成されたマスクを用いエッチングすることによってＳｉ基板２１１に溝状の凹部２１２を形成する。次に、凹部２１２の内表面を例えば酸化雰囲気中で熱処理したり、あるいはＯ２ガスプラズマを用いてプラズマ処理したりすることにより酸化してシリコン酸化膜を形成し、さらにこのシリコン酸化膜を例えば図１のプラズマ処理装置１００を用いて窒化処理してシリコン酸窒化膜からなるゲート絶縁膜２１４を形成する。その後、例えばＣＶＤにより凹部２１２を埋めるようにポリシリコン層を堆積させ、フォトリソグラフィー技術によりパターン形成されたマスクを用いてエッチングすることによって、下部がゲート絶縁膜２１４を介して凹部２１２内に埋め込まれた状態のゲート電極２１３を形成する。その後、ヒ素などをイオン注入することによりシリコン基板２１１上に積み上げ型のソース２１６およびドレイン２１７を形成する。そして、ゲート電極２１３の上部を表面窒化処理した後、その上に例えばＣＶＤによりＳｉＯ２等の絶縁膜２１５を被覆することにより、トランジスタ２１０を得ることが出来る。
従来のＸＰＳやＳＩＭＳなどの測定手法では、図４（ａ）に示すＭＯＳＦＥＴ２００のゲート絶縁膜２０６や、図４（ｂ）に示す溝型トランジスタ２１０のゲート絶縁膜２１４などの窒素濃度を測定する際に、壁面部２０６ｂ，２０６ｃや壁面部２１４ａの窒素濃度を計測しようとしても、測定結果に平面部（ゲート絶縁膜２０６の頂部２０６ａや、ゲート絶縁膜２１４の底部２１４ｂ）の情報が反映されてしまうため、正確な窒素濃度の把握が困難であった。このため本発明では、シリコン酸窒化膜が形成されたウエハＷを再酸化処理し、その際の増膜量から再酸化レート減少率ＲＯＲＲを算出し、予め作成しておいたシリコン窒化膜中のＮ濃度と再酸化レート減少率ＲＯＲＲとの検量線から、ウエハＷ表面に形成された３次元構造を有するシリコン酸窒化膜中の窒素濃度を測定する手法を採用した。これにより、例えば凸部や凹部などの立体的構造を有するシリコン酸窒化膜の壁面部と平面部とにおいて、それぞれの部位の窒素濃度を正確に把握することが可能になった。
次に、図５〜図７を参照しながら、本発明の窒素濃度の測定方法の概要について具体的に説明を行なう。図５は、本発明の一実施形態に係る窒素濃度測定方法の手順の一例を示すフロー図であり、図６は、窒素濃度測定に利用する再酸化レート減少率を算出する際の処理内容を模式的に示す図面であり、図７は、窒素濃度の測定に用いる検量線の一例を示す図面である。
まず、準備段階として、検量線の作成を行なう。ここで使用可能な検量線の一例を図７に示す。図７は、膜厚がそれぞれ０．８ｎｍ、１．０５ｎｍおよび１．３ｎｍであるシリコン酸化膜（ＳｉＯ２膜）に対して、図１のプラズマ処理装置１００を用い、以下の窒化処理条件で窒化処理を行ない、シリコン酸窒化膜（ＳｉＯＮ膜）を形成した際のデータを元に作成した検量線である。
窒化処理は、図１のプラズマ処理装置１００を用い、Ａｒ流量は２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）、Ｎ２流量は１５０ｍＬ／ｍｉｎ（ｓｃｃｍ）、チャンバー１内圧力は１２７Ｐａ、載置台２の加熱温度は４００℃、マイクロ波パワーは１．２ｋＷに設定し、窒化処理時間は４、７、１０、３０秒で実施した。
このような検量線は、平面的なシリコン表面を有する被測定ウエハＷｍおよび比較ウエハＷｒに対し、後述するステップＳ１〜ステップＳ６の手順を実施して下記式（１）により再酸化レート減少率ＲＯＲＲを求めるとともに、シリコン酸窒化膜（ＳｉＯＮ膜）が形成された被測定ウエハＷｍに対して、別途ＸＰＳ分析によりシリコン酸窒化膜（ＳｉＯＮ膜）中の窒素濃度を実測することにより作成できる。このようにして得られた、シリコン酸窒化膜（ＳｉＯＮ膜）中の再酸化レート減少率ＲＯＲＲと実測された窒素濃度との相関係数は、約０．９３（図７の場合）と高い値を示すことが確認されている。
また、検量線の作成に際しては３次元構造デバイス自体を用いる必要はなく、平面的形状を有するシリコン酸化膜（ＳｉＯ２膜）を窒化処理してシリコン酸窒化膜（ＳｉＯＮ膜）を形成した場合の窒素濃度データを使用することができる。従って、検量線を容易に作成できるという利点もある。
窒素濃度の計測に際しては、図５に示すように、まずステップＳ１で被測定ウエハＷｍの表面を酸化性雰囲気下で熱処理してシリコン酸化膜を形成する。このシリコン酸化膜の膜厚を第１の膜厚とする。第１の膜厚は、例えば１．０５ｎｍ程度とすることができるが、測定精度を考慮すると、例えば０．５〜１５ｎｍ、好ましくは０．８〜１３ｎｍとすることができる。このシリコン酸化膜の形成は、任意の方法で行なうことが可能である。例えば図１に示すプラズマ処理装置１００と同様の構成のプラズマ処理装置において、Ｎ２ガス供給源１８に代えてＯ２ガス供給源を接続し、被測定ウエハＷｍを配置したチャンバー１内にＯ２を含む処理ガスを導入してプラズマ酸化処理を行なう方法や、低圧アニール装置（ＬＰＡ）、高速アニール処理装置などを用いたバッチ式または枚葉式での熱酸化処理などの方法でシリコン酸化膜を形成することができる。
次に、ステップＳ２では、ステップＳ１で得られたシリコン酸化膜（ＳｉＯ２膜）１０２に対して窒化処理を行ない、図６（ａ）に示すように、シリコン酸窒化膜（ＳｉＯＮ膜）１０３を形成する。この窒化処理は、好ましくは図１に示すプラズマ処理装置１００を用いて行なうことができるが、他の方法例えばＩＣＰ（誘導結合型プラズマ）方式、表面波プラズマ方式、ＥＣＲプラズマ方式、マグネトロン方式等で窒化処理を行なうことも可能である。
図１のプラズマ処理装置１００を用いて窒化処理を行なう場合の条件としては、特に制限はないが、例えばＡｒなどの希ガスの流量は１００〜５０００ｍＬ／ｍｉｎ（ｓｃｃｍ）、Ｎ２ガスの流量は５〜５００ｍＬ／ｍｉｎ（ｓｃｃｍ）程度とすることが好ましい。また、例えばチャンバー１内の圧力は１〜１３３３Ｐａ、載置台２の加熱温度は室温〜８００℃に設定することが好ましい。マイクロ波発生装置３９からのマイクロ波パワーは、例えば１〜５ｋＷとすることが好ましい。
プラズマ窒化処理後は、被測定ウエハＷｍに形成されたシリコン酸窒化膜（ＳｉＯＮ膜）１０３およびその下層に残存するシリコン酸化膜（ＳｉＯ２膜）１０２の合計膜厚Ｔ１Ｎを計測する（ステップＳ３）。この膜厚の測定は、任意の手法により行なうことができるが、例えば被測定ウエハＷｍを切断し、その縦断面に露出した各膜の厚みを透過型電子顕微鏡（ＴＥＭ）により観察して測定することができる。なお、膜厚の測定手法は特に限定されるものではなく、例えばレーザー光等を利用した光学的膜厚計等も使用することができる。
次に、被測定ウエハＷｍを酸化雰囲気下で再酸化処理する（ステップＳ４）。この再酸化処理は、被測定ウエハＷｍに熱酸化処理を施すことにより行なわれる。この熱酸化処理では、酸化膜の成長が等方的に進行する。従って、例えば側面部と平面部とを有し、立体的に形成されたシリコン酸窒化膜（ＳｉＯＮ膜）１０３に対しても側面部と平面部で略同等に再酸化を進行させることができる。熱処理は、例えば既知の構成の低圧アニール装置（ＬＰＡ装置）などにおいて行なうことができる。熱処理の条件は特に限定されないが、例えば低圧アニール装置（ＬＰＡ装置）を用いる場合には、処理ガスとしてＯ２を２Ｌ／ｍｉｎ（ｓＬｍ）の流量で導入し、処理圧力７９９８０Ｐａ（６００Ｔｏｒｒ）、処理温度１１００℃、処理時間７０秒で行なうことができる。以上のようにして、被測定ウエハＷｍには、シリコン基板１０１とシリコン酸化膜（ＳｉＯ２膜）１０２との間に再酸化によって酸素が拡散してシリコン酸化膜（再酸化ＳｉＯ２膜）１０４が形成される。このシリコン酸化膜１０４の膜厚を第２の膜厚とする。
続いてステップＳ５では、再酸化処理後の被測定ウエハＷｍについて、前記合計膜厚Ｔ２Ｎを例えばＴＥＭによる観察によって計測する。なお、前段のステップＳ４の再酸化処理では、シリコン酸窒化膜（ＳｉＯＮ膜）１０３、シリコン酸化膜（ＳｉＯ２膜）１０２および再酸化によるシリコン酸化膜（再酸化ＳｉＯ２膜）１０４の合計膜厚Ｔ２Ｎが、所望の膜厚範囲に入るように制御することが好ましい。すなわち、濃度測定の精度を十分に確保する観点から、再酸化処理後の合計膜厚Ｔ２Ｎが例えば５〜２５ｎｍ、好ましくは１０〜２０ｎｍ程度の膜厚となるように、再酸化処理条件を設定することが好ましい。また、シリコン酸化膜（ＳｉＯ２膜）１０２やシリコン酸窒化膜（ＳｉＯＮ膜）１０３の初期膜厚も、再酸化処理後に合計膜厚Ｔ２Ｎが上記範囲となるように設定することが好ましい。
ここで、図６（ｂ）に示すように、予めステップＳ１と同様の条件で酸化処理を行なってシリコン基板１１１の表面に例えば１．０５ｎｍのシリコン酸化膜（ＳｉＯ２膜）１１２が形成された比較ウエハＷｒを別途準備する。この比較用ウエハＷｒのシリコン基板１１１は、被測定ウエハＷｒと同様に凸状部や凹部などが形成された立体的構造を有するものである。この比較ウエハＷｒは、被測定ウエハＷｍと同様の条件で、ステップＳ１の酸化処理およびステップＳ４の再酸化処理を行なうことにより作成できる。この比較ウエハＷｒについては、ステップＳ２の窒化処理は行なわない。
比較ウエハＷｒに再酸化処理を施すことにより、図６（ｂ）に示すように、比較ウエハＷｒのシリコン基板１１１とシリコン酸化膜（ＳｉＯ２膜）１１２との間に、シリコン酸化膜（再酸化ＳｉＯ２膜）１１３が形成される。そして、この再酸化処理後の比較ウエハＷｒに対し、例えばＴＥＭによる観察を行なうことにより、シリコン酸化膜１１２と再酸化ＳｉＯ２膜１１３との合計膜厚Ｔ２を計測する。
次にステップＳ６では、上記ステップＳ１〜ステップＳ５において得られた各合計膜厚Ｔ１Ｎ、Ｔ２ＮおよびＴ２から、被処理基板の再酸化レート減少率ＲＯＲＲを下記の式（１）に基づき算出する。
Figure 0004974585
そして、得られた再酸化レート減少率ＲＯＲＲを、前記のように作成された検量線と照合することにより、被測定ウエハＷｍにおけるシリコン酸窒化膜（ＳｉＯＮ膜）１０３中の窒素濃度を決定することができる（ステップＳ７）。このように本実施形態においては、シリコン酸窒化膜（ＳｉＯＮ膜）１０３が形成されている被測定ウエハＷｍでは、前記膜中の窒素濃度に応じて、再酸化処理の際にシリコン酸窒化膜（ＳｉＯＮ膜）１０３を透過する酸素の割合に差が生じ、再酸化処理による増膜量が変化する現象を利用している。そして、この増膜量をシリコン酸窒化膜が形成されていない比較ウエハＷｒにおける増膜量と比較することにより、シリコン酸窒化膜１０３中の窒素濃度を把握する。
以上のような手順を踏む本実施形態の窒素濃度の測定方法では、３次元構造デバイスのように立体的形状を有するシリコン酸化膜（ＳｉＯ２膜）を窒化処理して得られたシリコン酸窒化膜（ＳｉＯＮ膜）に対しても、高い精度で膜中の窒素濃度測定を行なうことが可能である。具体的には、図４（ａ）に示すようなフィン構造のＭＯＳＦＥＴ２００や、図４（ｂ）に示すような溝型ゲートを有するトランジスタ２１０の凹部２１２に形成されたゲート絶縁膜２１４の壁面部２１４ａと底部２１４ｂのそれぞれにおけるシリコン酸窒化膜（ＳｉＯＮ膜）中の窒素濃度などを、個別に測定できる。
従って、例えば３次元構造デバイスにおけるゲート絶縁膜等としてシリコン酸窒化膜（ＳｉＯＮ膜）を形成する場合に、窒素濃度の測定結果を窒化処理条件にフィードバックすることにより、その目的および部位（平面部であるか壁面部であるかなど）に応じて、形成されるシリコン酸窒化膜中の窒素濃度を所望の値に制御できるよう窒化処理条件を最適化できる。
図８は、上記窒素濃度の測定方法を組込んだ窒化処理方法の工程手順を示すフロー図である。まず、ステップＳ１１では、既に形成されたシリコン酸窒化膜について、図５のステップＳ３〜ステップＳ７に示す手順に従い窒素濃度の測定を行なう。ここで、窒素濃度の測定対象とされるウエハＷは、例えば、既に窒化処理済みのロットなどから任意に抽出したウエハＷを用いることができる。なお、窒化処理の方法は前記のように特に限定されるものではないが、図１に示すプラズマ処理装置１００を使用することが好ましい。
次に、ステップＳ１２では、ステップＳ１１で得られた窒素濃度の測定結果に基づき、例えば形成されるシリコン酸窒化膜の用途やデバイスの種類などの窒化処理の目的に応じて十分な膜特性（例えば誘電率など）が得られるように窒化処理条件を見直し、最適な窒化処理条件を決定する。窒化処理条件としては、例えばプラズマ処理装置１００におけるマイクロ波周波数、チャンバー１に導入されるガス種、ガス流量およびガス流量比、処理圧力、処理温度、マイクロ波透過板２８とウエハＷ表面との間隔（ギャップ）、パワー、処理時間などを挙げることができる
次に、ステップＳ１３では、ステップＳ１２で決定された窒化処理条件により、予めシリコン酸化膜が形成されたウエハＷに対し窒化処理を行なってシリコン酸窒化膜を形成する。この際、窒化処理の方法は特に限定されるものではないが、ステップＳ１１で窒素濃度の測定対象とされたウエハＷを窒化処理した際に用いた方法で窒化処理をすることが必要であり、例えば図１に示すプラズマ処理装置１００を使用することが好ましい。
このように、ステップＳ１１からステップＳ１３の処理を行なうことにより、最適化された窒化処理条件でシリコン酸化膜を窒化処理し所望の窒素濃度を有する良質なシリコン酸窒化膜を形成することが可能になる。そして、このようなシリコン酸窒化膜の形成工程を、半導体装置の製造工程の一部として組込むことにより、プレーナ型トランジスタはもちろんのこと、例えば３次元構造トランジスタに代表される３次元デバイスに優れた特性を付与することができる。
なお、以上の説明では、シリコン酸窒化膜中の窒素濃度の測定について説明したが、本発明の窒素濃度の測定方法は、例えばＨｆＯ２、ＬａＯ２、ＺｒＯ２、ＨｆＳｉＯ、ＺｒＯ２、ＡｌＨｆＯ３などのアルミネート等の高誘電率金属酸化物の窒化膜にも応用できる。また、本発明の技術思想は、窒素濃度に限らず、種々のドーパントの濃度測定にも適用できる。
以上、本発明の実施形態を述べたが、本発明は上記実施形態に制約されることはなく、種々の変形が可能である。
例えば、本発明方法は、トランジスタのゲート絶縁膜に限らず、薄膜化や誘電率を高める等の目的でシリコン酸化膜を窒化処理して得られるシリコン酸窒化膜を構成要素とする種々の半導体装置の製造に適用可能である。
本発明方法の実施に適したプラズマ処理装置の一例を示す概略断面図。 平面アンテナ部材の構造を示す図面。 ３次元構造を有する測定対象の説明に供する図面であり、（ａ）は凸状のシリコン壁、（ｂ）は溝状の凹部が形成された例を示す。 ３次元構造を有するデバイスの説明に供する図面であり、（ａ）はフィン構造のＭＯＳＦＥＴの概略構成図、（ｂ）は溝型ゲート構造のトランジスタの概略構成図。 本発明の一実施形態に係る窒素濃度測定方法の手順の一例を示すフロー図。 再酸化レート減少率を算出するための処理内容の説明に供する図面であり、（ａ）は被測定ウエハ、（ｂ）は比較用ウエハに形成される絶縁膜を示している。 窒素濃度の測定に用いる検量線の一例を示す図面である。 本発明に係る窒化処理方法の手順の一例を示す図面である。
符号の説明
１；チャンバー（処理室）
２；サセプタ
３；支持部材
５ａ；ヒータ
１５；ガス導入部
１６；ガス供給系
１７；Ａｒガス供給源
１８；Ｎ２ガス供給源
２３；排気管
２４；排気装置
２５；搬入出口
２６；ゲートバルブ
２８；マイクロ波透過板
２９；シール部材
３１；平面アンテナ部材
３２；マイクロ波放射孔
３７；導波管
３７ａ；同軸導波管
３７ｂ；矩形導波管
３９；マイクロ波発生装置
４０；モード変換器
５０；プロセスコントローラ
１００；プラズマ処理装置
Ｗ…ウエハ（基板）

Claims (21)

  1. 被測定基板表面に形成されたシリコン酸化膜を窒化処理して得られたシリコン酸窒化膜中の窒素濃度を測定する窒素濃度の測定方法であって、
    前記シリコン酸窒化膜およびその下層に残存するシリコン酸化膜の合計膜厚Ｔ１Ｎを計測するステップと、
    前記被測定基板を再酸化処理するステップと、
    再酸化処理後に、前記被測定基板の前記シリコン酸窒化膜、前記シリコン酸化膜および再酸化処理により形成されたシリコン酸化膜の合計膜厚Ｔ２Ｎを計測するステップと、
    別途シリコン酸化膜が形成された比較用基板を再酸化処理するステップと、
    再酸化処理後に前記比較用基板の前記シリコン酸化膜および再酸化処理により形成されたシリコン酸化膜の合計膜厚Ｔ２を計測するステップと、
    前記各合計膜厚Ｔ１Ｎ、Ｔ２ＮおよびＴ２から、下記の式（１）に基づき被測定基板の再酸化レート減少率ＲＯＲＲを算出するステップと、
    Figure 0004974585
     前記式（１）により得られた再酸化レート減少率ＲＯＲＲを検量線と照合し、前記被測定基板の前記シリコン酸窒化膜中の窒素濃度を決定するステップと、
    を含む、窒素濃度の測定方法。
  2. 前記シリコン酸窒化膜は、立体的構造を有するシリコン層の表面に前記シリコン酸化膜を介して形成されている、請求項１に記載の窒素濃度の測定方法。
  3. 前記シリコン層には、凸部または凹部が形成されている、請求項２に記載の窒素濃度の測定方法。
  4. 前記シリコン層は、被処理基板上に凸状に形成されている、請求項２に記載の窒素濃度の測定方法。
  5. 前記再酸化処理は、熱酸化により行なわれる、請求項１から請求項４のいずれか１項に記載の窒素濃度の測定方法。
  6. 前記検量線は、平面的に形成されたシリコン酸窒化膜中の窒素濃度と前記再酸化レート減少率ＲＯＲＲに基づき作成されたものである、請求項１から請求項５のいずれか１項に記載の窒素濃度の測定方法。
  7. 前記被測定基板の前記シリコン酸窒化膜は、３次元構造デバイスにおける絶縁膜である、請求項１から請求項６のいずれか１項に記載の窒素濃度の測定方法。
  8. 複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入してプラズマを発生させるプラズマ処理装置を用いて前記窒化処理を行なう、請求項１から請求項７のいずれか１項に記載の窒素濃度の測定方法。
  9. 被処理基板表面に形成されたシリコン酸化膜を窒化処理してシリコン酸窒化膜を形成するシリコン酸窒化膜の形成方法であって、
    被測定基板表面に形成されたシリコン酸化膜を窒化処理してシリコン酸窒化膜を形成する工程と、
    前記被測定基板表面の前記シリコン酸窒化膜およびその下層に残存するシリコン酸化膜の合計膜厚Ｔ１Ｎを計測するステップと、
    前記被測定基板を再酸化処理するステップと、
    再酸化処理後の前記被測定基板の前記シリコン酸窒化膜、前記シリコン酸化膜および再酸化処理により形成されたシリコン酸化膜の合計膜厚Ｔ２Ｎを計測するステップと、
    別途シリコン酸化膜が形成された比較用基板を再酸化処理するステップと、
    再酸化処理後に前記比較用基板の前記シリコン酸化膜および再酸化処理により形成されたシリコン酸化膜の合計膜厚Ｔ２を計測するステップと、
    前記各合計膜厚Ｔ１Ｎ、Ｔ２ＮおよびＴ２から、下記の式（１）に基づき前記被測定基板の再酸化レート減少率ＲＯＲＲを算出するステップと、
    Figure 0004974585
     前記式（１）により得られた再酸化レート減少率ＲＯＲＲを検量線と照合し、前記被測定基板の前記シリコン酸窒化膜中の窒素濃度を決定するステップと、
    決定された窒素濃度に基づき、被処理基板の前記シリコン酸化膜の窒化処理条件を決定するステップと、
    決定された前記窒化処理条件に基づき、被処理基板表面に形成された前記シリコン酸化膜を窒化処理してシリコン酸窒化膜を形成するステップと、
    を含む、シリコン酸窒化膜の形成方法。
  10. 前記シリコン酸窒化膜は、立体的構造を有するシリコン層の表面に前記シリコン酸化膜を介して形成されている、請求項９に記載のシリコン酸窒化膜の形成方法。
  11. 前記シリコン層には、凸部または凹部が形成されている、請求項１０に記載のシリコン酸窒化膜の形成方法。
  12. 前記シリコン層は、被処理基板上に凸状に形成されている、請求項１０に記載のシリコン酸窒化膜の形成方法。
  13. 前記再酸化処理は、熱酸化により行なわれる、請求項９から請求項１２のいずれか１項に記載のシリコン酸窒化膜の形成方法。
  14. 前記検量線は、平面的に形成されたシリコン酸窒化膜中の窒素濃度と前記再酸化レート減少率ＲＯＲＲに基づき作成されたものである、請求項９から請求項１３のいずれか１項に記載のシリコン酸窒化膜の形成方法。
  15. 前記シリコン酸窒化膜は、３次元構造デバイスにおける絶縁膜である、請求項９から請求項１４のいずれか１項に記載のシリコン酸窒化膜の形成方法。
  16. 複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入してプラズマを発生させるプラズマ処理装置を用いて、前記窒化処理を行なう、請求項９から請求項１５のいずれか１項に記載のシリコン酸窒化膜の形成方法。
  17. 請求項９から請求項１６のいずれか１項に記載のシリコン酸窒化膜の形成方法によりシリコン酸窒化膜を形成する工程を含む、半導体装置の製造方法。
  18. 前記半導体装置が、３次元構造のトランジスタである、請求項１７に記載の半導体装置の製造方法。
  19. コンピュータ上で動作し、実行時に、
    請求項１から請求項８のいずれか１項に記載された窒素濃度の測定方法により決定した窒素濃度に基づき、被処理基板の窒化処理条件を決定するステップと、
    決定された前記窒化処理条件に基づき、被処理基板表面に形成された前記シリコン酸化膜を窒化処理してシリコン酸窒化膜を形成するステップと、
    が行なわれるようにプラズマ処理装置を制御する、制御プログラム。
  20. コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、
    前記制御プログラムは、実行時に、
    請求項１から請求項８のいずれか１項に記載された窒素濃度の測定方法により決定した窒素濃度に基づき、被処理基板の窒化処理条件を決定するステップと、
    決定された前記窒化処理条件に基づき、被処理基板表面に形成された前記シリコン酸化膜を窒化処理してシリコン酸窒化膜を形成するステップと、
    が行なわれるように、プラズマ処理装置を制御するものである、コンピュータ読み取り可能な記憶媒体。
  21. プラズマを用いて被処理基板を処理するための真空排気可能な処理室と、
    前記処理室内にマイクロ波を導入する複数のスロットを有する平面アンテナと、
    前記処理室内で、請求項１から請求項８のいずれか１項に記載された窒素濃度の測定方法により決定した窒素濃度に基づき、被処理基板の窒化処理条件を決定するステップと、決定された前記窒化処理条件に基づき、被処理基板表面に形成された前記シリコン酸化膜を窒化処理してシリコン酸窒化膜を形成するステップと、が行なわれるように制御する制御部と、
    を備えたことを特徴とする、プラズマ処理装置。
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* Cited by examiner, † Cited by third party
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US20120271612A1 (en) * 2011-04-20 2012-10-25 Barsoum Wael K Predictive modeling
CN103426784B (zh) * 2012-05-24 2017-02-08 上海华虹宏力半导体制造有限公司 超薄栅极氮氧化硅薄膜的氮含量测量方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5939763A (en) * 1996-09-05 1999-08-17 Advanced Micro Devices, Inc. Ultrathin oxynitride structure and process for VLSI applications
JP2000088748A (ja) * 1998-09-16 2000-03-31 Seiko Epson Corp Ｃｖｄ膜の不純物濃度測定方法及び測定装置
JP2000164868A (ja) * 1998-11-20 2000-06-16 Nec Corp ゲート膜形成方法及び半導体装置
JP2000357688A (ja) * 1999-06-16 2000-12-26 Toshiba Corp 熱酸化膜の形成方法
US6281146B1 (en) * 1999-09-15 2001-08-28 Taiwan Semiconductor Manufacturing Company Plasma enhanced chemical vapor deposition (PECVD) method for forming microelectronic layer with enhanced film thickness uniformity
JP2001284582A (ja) * 2000-03-31 2001-10-12 Toshiba Corp 半導体トランジスタの製造方法
JP4256340B2 (ja) * 2002-05-16 2009-04-22 東京エレクトロン株式会社 基板処理方法
JP4135541B2 (ja) * 2003-03-26 2008-08-20 ソニー株式会社 プラズマ表面処理方法
JP2007042663A (ja) * 2005-07-29 2007-02-15 Toshiba Corp 半導体製造装置及び半導体装置の製造方法

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