JP4973600B2 - Sample preparation method and jig for carrying out the method - Google Patents

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Description

本発明は、表面部材が取り付けられている半導体チップに発生している故障を解析するための試料を作成する方法に関する。また、その試料作成方法を実施するための冶具に関する。   The present invention relates to a method for preparing a sample for analyzing a failure occurring in a semiconductor chip to which a surface member is attached. Moreover, it is related with the jig for implementing the sample preparation method.

表面部材が取り付けられている半導体チップが知られている。
特許文献１に、表面部材の一例としてボンディングワイヤが取り付けられている半導体チップが記載されている。半導体チップの表面に、導電性のメタルプレート、伝熱板、放熱フィン等の表面部材が取り付けられていることもある。
半導体チップには、種々の要因によって故障が発生していることがある。半導体チップに故障が発生しているときには、発生した故障の状況や要因等を解析する必要がある。このときには、故障箇所が断面に露出している試料を作成する。表面部材が取り付けられている半導体チップでは、表面部材を除去した後に、表面から半導体チップを穿孔することによって上記試料を作成することもできる。しかしながら、表面部材を除去してしまうと、その故障の要因が、半導体チップに表面部材を取り付けたことに拠るか否かを判別できなくなってしまうことがある。表面部材が取り付けられている半導体チップは、表面部材が取り付けられているままの状態で、故障箇所が断面に露出している試料を作成することが好ましい。 A semiconductor chip to which a surface member is attached is known.
Patent Document 1 describes a semiconductor chip to which a bonding wire is attached as an example of a surface member. A surface member such as a conductive metal plate, a heat transfer plate, or a heat radiating fin may be attached to the surface of the semiconductor chip.
A semiconductor chip may have a failure due to various factors. When a failure has occurred in the semiconductor chip, it is necessary to analyze the situation and factors of the failure that has occurred. At this time, a sample is prepared in which the fault location is exposed in the cross section. In the case of a semiconductor chip to which a surface member is attached, the sample can be prepared by perforating the semiconductor chip from the surface after removing the surface member. However, if the surface member is removed, it may not be possible to determine whether the cause of the failure is due to the attachment of the surface member to the semiconductor chip. For the semiconductor chip to which the surface member is attached, it is preferable to prepare a sample in which the failure portion is exposed in the cross section while the surface member is still attached.

故障箇所が断面に露出している試料を作成するためには、まず、半導体チップを平面視した面内における故障箇所を、周知のIR-OBIRCH(Infra Red - Optical Beam Induced Resistance Change)法やEMS(Emission MicroScope)法等によって特定する。そして、図１８に示すように、表面部材（ここでは、ボンディングワイヤＷ）と半導体チップ１０の両者を樹脂１６０で封止する。両者を樹脂１６０で封止する際には、まず、定盤１４０の上面に半導体チップ１０の裏面１１を載置する。次に、定盤１４０の上面に半導体チップ１０を取り囲む型枠１５０を載置する。次に、その型枠１５０内に樹脂１６０を充填する。樹脂１６０で封止したボンディングワイヤＷと半導体チップ１０を取り出す。半導体チップ１０を裏面１１から穿孔して故障箇所Ｆが断面に露出している試料を作成する。この方法によると、ボンディングワイヤＷを除去しないで故障箇所Ｆが断面に露出している試料を作成することができる。故障箇所Ｆが半導体チップ１０の表面１２から浅い範囲にある場合には、半導体チップ１０を裏面１１から穿孔するのに先立って、半導体チップ１０の裏面１１を研磨して薄板化しておくことが好ましい。   In order to create a specimen where the fault location is exposed in the cross section, first, the fault location in the plane of the semiconductor chip is identified by the well-known IR-OBIRCH (Infra Red-Optical Beam Induced Resistance Change) method or EMS. Specified by (Emission MicroScope) method. Then, as shown in FIG. 18, both the surface member (here, the bonding wire W) and the semiconductor chip 10 are sealed with a resin 160. When both are sealed with the resin 160, first, the back surface 11 of the semiconductor chip 10 is placed on the upper surface of the surface plate 140. Next, the mold 150 surrounding the semiconductor chip 10 is placed on the upper surface of the surface plate 140. Next, the mold 160 is filled with a resin 160. The bonding wire W sealed with the resin 160 and the semiconductor chip 10 are taken out. The semiconductor chip 10 is punched from the back surface 11 to prepare a sample in which the failure portion F is exposed in the cross section. According to this method, it is possible to create a sample in which the failure portion F is exposed in the cross section without removing the bonding wire W. When the failure location F is in a shallow range from the front surface 12 of the semiconductor chip 10, it is preferable to polish and thin the back surface 11 of the semiconductor chip 10 prior to drilling the semiconductor chip 10 from the back surface 11. .

特開２００４−２０５４４０号公報JP 2004-205440 A

従来は、図１８に示すように、ボンディングワイヤＷと半導体チップ１０の両者を樹脂１６０で封止する際に、定盤１４０の上面に半導体チップ１０の裏面１１を載置していた。すると、型枠１５０内に樹脂を充填するときに、半導体チップ１０の裏面１１と定盤１４０の間に樹脂が侵入してしまうことがある。侵入した樹脂１６０によって、樹脂１６０が裏面１１から突出している突出部１６１が形成されてしまう。裏面１１に一部が突出部１６１で覆われているので、故障箇所Ｆの正確な位置を半導体チップ１０の裏面１１から穿孔し難い。また裏面１１から穿孔する工程に先立って、半導体チップ１０の裏面１１を研磨して半導体チップ１０を薄板化する際には、図１９に示すように、突出部１６１も含めた状態で裏面１１側から順に研磨される。本来は、裏面１１に平行な状態で半導体チップ１０を深さＬ１、そして深さＬ３と研磨する予定が、突出部１６１が存在するために、半導体チップ１０が深さＬ１０１、そして深さＬ１０３と研磨されてしまう。半導体チップ１０を裏面１１と平行な状態で研磨することができない。研磨した後に露出している半導体チップ１０の裏面が傾斜しているので、故障箇所Ｆの正確な位置を半導体チップ１０の裏面から穿孔し難い。
本発明は、上記の課題を解決するために創案された。すなわち、本発明は、表面部材が取り付けられている半導体チップに発生している故障を解析するために、半導体チップの裏面に樹脂が回りこむことを回避することによって、故障箇所が断面に露出している試料を確実に作成する技術を提供する。 Conventionally, as shown in FIG. 18, when both the bonding wire W and the semiconductor chip 10 are sealed with a resin 160, the back surface 11 of the semiconductor chip 10 is placed on the top surface of the surface plate 140. Then, when the mold 150 is filled with resin, the resin may enter between the back surface 11 of the semiconductor chip 10 and the surface plate 140. The protruding portion 161 in which the resin 160 protrudes from the back surface 11 is formed by the intruding resin 160. Since a part of the back surface 11 is covered with the protruding portion 161, it is difficult to punch the exact position of the failure point F from the back surface 11 of the semiconductor chip 10. Prior to the step of drilling from the back surface 11, when the semiconductor chip 10 is thinned by polishing the back surface 11 of the semiconductor chip 10, the back surface 11 side including the protruding portion 161 is included as shown in FIG. Polished in order. Originally, the semiconductor chip 10 is planned to be polished to a depth L1 and a depth L3 in a state parallel to the back surface 11. However, since the protrusion 161 exists, the semiconductor chip 10 has a depth L101 and a depth L103. It will be polished. The semiconductor chip 10 cannot be polished in a state parallel to the back surface 11. Since the back surface of the semiconductor chip 10 exposed after polishing is inclined, it is difficult to drill the exact position of the failure location F from the back surface of the semiconductor chip 10.
The present invention has been devised to solve the above problems. That is, according to the present invention, in order to analyze a failure occurring in the semiconductor chip to which the surface member is attached, the failure portion is exposed in the cross section by avoiding that the resin wraps around the back surface of the semiconductor chip. The technology to make the sample which is surely provided is provided.

本発明は、表面部材が取付けられている半導体チップに発生している故障を解析するための試料の作成方法である。
本発明の試料作成方法は、以下の工程を備えている。
・半導体チップを平面視した面内における故障箇所を特定する故障箇所特定工程。
・試料作成用基台の上面に、半導体チップの裏面に密着するシートを配置する工程。
・そのシートの上面に半導体チップの裏面を載置し、シート上面と半導体チップの裏面を密着させる工程。
・シートの上面に半導体チップを取り囲む型枠を載置する工程。
・その型枠内に樹脂を充填し、表面部材と半導体チップの両者を樹脂で封止する工程。
・半導体チップの裏面から前記シートを剥離する工程。
・故障箇所特定工程で特定した故障箇所を半導体チップの裏面から穿孔する穿孔工程。
これらの工程により、故障箇所が断面に露出している試料を作成する。
故障箇所は、穿孔工程で形成した穿孔の内面に露出していてもよい。また、穿孔工程では半導体チップが複数個に分離され、分離された半導体チップの側面に故障箇所が露出していてもよい。 The present invention is a sample preparation method for analyzing a failure occurring in a semiconductor chip to which a surface member is attached.
The sample preparation method of the present invention includes the following steps.
A failure location identifying step for identifying a failure location in a plane view of the semiconductor chip.
A step of placing a sheet that is in close contact with the back surface of the semiconductor chip on the top surface of the sample preparation base.
A process of placing the back surface of the semiconductor chip on the top surface of the sheet and bringing the top surface of the sheet into contact with the back surface of the semiconductor chip.
A process of placing a mold surrounding the semiconductor chip on the upper surface of the sheet.
-Filling the mold with resin and sealing both the surface member and the semiconductor chip with resin.
-The process of peeling the said sheet | seat from the back surface of a semiconductor chip.
A drilling process for drilling the failure location identified in the failure location identification process from the back surface of the semiconductor chip.
By these steps, a sample in which the failure location is exposed in the cross section is created.
The failure location may be exposed on the inner surface of the perforation formed in the perforation process. Further, in the drilling step, the semiconductor chip may be divided into a plurality of parts, and the failure portion may be exposed on the side surface of the separated semiconductor chip.

上記した試料作成方法では、表面部材と半導体チップの両者を樹脂で封止する際に、半導体チップと試料作成用基台の間に、シートを配置する。シートは半導体チップの裏面に密着するものであればよい。例えば、シートとしては、両面テープやゲルシート等を用いることができる。これにより、型枠内に樹脂を充填する際に、半導体チップの裏面と試料作成用基台の間に樹脂が回りこむことを回避することができる。半導体チップの裏面の全域が露出している状態を得ることができるので、故障箇所の正確な位置を半導体チップの裏面から穿孔することができる。本方法によると、故障箇所が断面に露出している試料を確実に作成することができる。   In the sample preparation method described above, when both the surface member and the semiconductor chip are sealed with resin, a sheet is disposed between the semiconductor chip and the sample preparation base. The sheet only needs to be in close contact with the back surface of the semiconductor chip. For example, a double-sided tape or a gel sheet can be used as the sheet. Thus, when the resin is filled in the mold, it is possible to avoid the resin from flowing between the back surface of the semiconductor chip and the sample preparation base. Since it is possible to obtain a state in which the entire back surface of the semiconductor chip is exposed, the exact position of the failure location can be drilled from the back surface of the semiconductor chip. According to this method, it is possible to reliably produce a sample in which a failure portion is exposed in the cross section.

上記した試料作成方法の穿孔工程では、半導体チップを複数個に分離する切れ目を形成してもよい。この場合には、１個の半導体チップから少なくとも２個の試料を形成することができる。半導体チップを分離した後に形成される小さいサイズの試料を用いて故障解析を実施することができる。   In the drilling step of the sample preparation method described above, a cut for separating the semiconductor chip into a plurality of pieces may be formed. In this case, at least two samples can be formed from one semiconductor chip. Failure analysis can be performed using a small-sized sample formed after separating the semiconductor chip.

上記の試料作成方法では、穿孔工程に先立って、半導体チップの裏面を研磨して薄板化する工程を実施することが好ましい。
半導体チップは、その表面から浅い範囲に複雑な構造が形成されていることが多い。したがって、半導体チップの故障箇所は、その表面から浅い範囲に存在することが多い。本方法によると、穿孔工程に先立って、半導体チップの表面から深い範囲は、研磨して除去することができる。本方法によると、穿孔工程で穿孔する距離を短くすることができる。穿孔工程では、例えば、加速したイオンを照射することによって半導体チップを穿孔するので、故障箇所に到達するまでに相応の時間がかかる。本方法によると、故障箇所が断面に露出している試料を短時間で作成することができる。 In the above sample preparation method, it is preferable to perform a step of polishing and thinning the back surface of the semiconductor chip prior to the drilling step.
A semiconductor chip often has a complex structure formed in a shallow range from the surface thereof. Therefore, the failure location of the semiconductor chip often exists in a shallow range from the surface. According to this method, a deep region from the surface of the semiconductor chip can be polished and removed prior to the drilling step. According to this method, the distance for drilling in the drilling step can be shortened. In the drilling process, for example, the semiconductor chip is drilled by irradiating accelerated ions, so that it takes a certain amount of time to reach the failure location. According to this method, it is possible to create a sample in which a failure portion is exposed in a cross section in a short time.

試料作成方法では、上記した故障箇所特定工程に先立って、半導体チップの裏面に形成されている金属部材を除去する工程を実施することが好ましい。
半導体チップの裏面には、裏面電極やリードフレーム等の金属部材が形成されていることがある。上記した試料作成方法のように、半導体チップの裏面に形成されている金属部材を除去すると、既存のIR-OBIRCH (Infra Red - Optical Beam Induced Resistance Change)法やEMS (Emission MicroScope)法等によって、半導体チップを平面視した面内における故障箇所を容易に特定することができる。 In the sample preparation method, it is preferable to perform a step of removing the metal member formed on the back surface of the semiconductor chip prior to the above-described failure location specifying step.
A metal member such as a back electrode or a lead frame may be formed on the back surface of the semiconductor chip. When the metal member formed on the back surface of the semiconductor chip is removed as in the sample preparation method described above, the existing IR-OBIRCH (Infra Red-Optical Beam Induced Resistance Change) method, EMS (Emission MicroScope) method, etc. It is possible to easily identify the failure location in the plane of the semiconductor chip.

本発明は、新規な冶具をも実現する。本発明で実現される冶具は、試料作成用基台と、その試料作成用基台の上面に配置されるシートと、そのシートの上面に配置される型枠を備えている。本発明の冶具によって、上記した試料作成方法を実施することができる。   The present invention also realizes a novel jig. The jig realized by the present invention includes a sample preparation base, a sheet disposed on the upper surface of the sample preparation base, and a mold frame disposed on the upper surface of the sheet. With the jig of the present invention, the sample preparation method described above can be carried out.

本発明によると、半導体チップの裏面に樹脂が回りこむことを回避して、表面部材が取り付けられている半導体チップに発生している故障を解析するための試料を確実に作成することができる。   According to the present invention, it is possible to reliably prepare a sample for analyzing a failure occurring in a semiconductor chip to which a front surface member is attached while avoiding the resin from flowing around the back surface of the semiconductor chip.

以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴） 表面部材は、ボンディングワイヤとメタルプレートと伝熱板と放熱フィン
とモールドのうちの１又は２以上の組合せである。
（第２特徴） 穿孔工程では、半導体チップを裏面から穿孔した孔の内面に故障箇所を露出させる。
（第３特徴） 穿孔工程では、故障箇所を含む小片の試料を半導体チップから切り出す。小片の試料の側面に故障箇所を露出させる。
（第４特徴） 故障を含む小片の試料をさらに切って、あるいは穿孔して、試料の側面に故障箇所を露出させる。
（第５特徴） 故障箇所特定工程では、IR-OBIRCH(Infra Red - Optical Beam Induced Resistance Change)法あるいはEMS(Emission MicroScope)法によって、半導体チップを平面視した面内における故障箇所を特定する。
（第６特徴） 穿孔工程では、加速されたイオンによって、故障箇所を半導体チップの裏面から穿孔する。
（第７特徴） 加速されたイオンによって半導体チップを裏面から穿孔するために、例えば、収束イオンビーム（FIB; Focused Ion Beam）加工法やイオンミリング法を用いる。 The main features of the embodiments described below are listed.
(First Feature) The surface member is a combination of one or more of a bonding wire, a metal plate, a heat transfer plate, a heat radiating fin, and a mold.
(Second Feature) In the drilling step, the failure location is exposed on the inner surface of the hole drilled from the back surface of the semiconductor chip.
(Third Feature) In the drilling step, a small sample including a failure point is cut out from the semiconductor chip. The failure location is exposed on the side of the small sample.
(Fourth feature) A sample of a small piece including a failure is further cut or perforated to expose the failure portion on the side surface of the sample.
(Fifth feature) In the failure location specifying step, the failure location in the plane of the semiconductor chip in plan view is specified by an IR-OBIRCH (Infrared-Optical Beam Induced Resistance Change) method or an EMS (Emission MicroScope) method.
(Sixth feature) In the drilling step, the failed portion is drilled from the back surface of the semiconductor chip by accelerated ions.
(Seventh feature) For example, a focused ion beam (FIB) processing method or an ion milling method is used to punch a semiconductor chip from the back surface by accelerated ions.

図１は、半導体チップ１０を上面視した図である。半導体チップ１０の表面１２には、ゲートパッドＧとエミッタパッドＥが互いに離間して形成されている。ゲートパッドＧとエミッタパッドＥは、半導体チップ１０の端部領域に形成されている。半導体チップ１０の素子形成領域Ａには、ＩＧＢＴ(Insulated Gate Bipolar Transistor)を構成する半導体構造が形成されている。   FIG. 1 is a top view of the semiconductor chip 10. A gate pad G and an emitter pad E are formed on the surface 12 of the semiconductor chip 10 so as to be separated from each other. The gate pad G and the emitter pad E are formed in the end region of the semiconductor chip 10. In the element formation region A of the semiconductor chip 10, a semiconductor structure constituting an IGBT (Insulated Gate Bipolar Transistor) is formed.

図２は、図１のII-II線断面図であり、素子形成領域Ａに形成されている半導体構造の要部断面図である。図２に示すように、素子形成領域Ａは、半導体層２の表面側に形成されているトレンチゲート電極８２を備えている。素子形成領域Ａは、半導体層２の表面の一部に露出しているn+型のエミッタ領域８４を備えている。エミッタ領域８４は、ゲート絶縁膜を介してトレンチゲート電極８２と対向している。素子形成領域Ａは、半導体層２の表面の他の一部に露出しているp+型のボディコンタクト領域８６を備えている。素子形成領域Ａは、トレンチゲート電極８２の最深部よりも浅い範囲に形成されているp-型のボディ層８８を備えている。素子形成領域Ａは、ボディ層８８の下方に形成されているn-型のドリフト層８９を備えている。エミッタ領域８４とボディコンタクト領域８６が、ボディ層８８によってドリフト層８９から分離されている。ドリフト層８９の下方には、p+型のコレクタ領域７２が形成されている。コレクタ領域７２は、半導体チップ１０の裏面１１に露出している。 2 is a cross-sectional view taken along the line II-II in FIG. 1, and is a cross-sectional view of the main part of the semiconductor structure formed in the element formation region A. FIG. As shown in FIG. 2, the element formation region A includes a trench gate electrode 82 formed on the surface side of the semiconductor layer 2. The element formation region A includes an n + -type emitter region 84 exposed at a part of the surface of the semiconductor layer 2. The emitter region 84 is opposed to the trench gate electrode 82 through the gate insulating film. The element formation region A includes a p + -type body contact region 86 exposed on another part of the surface of the semiconductor layer 2. The element formation region A includes a p − -type body layer 88 formed in a range shallower than the deepest portion of the trench gate electrode 82. The element formation region A includes an n − type drift layer 89 formed below the body layer 88. Emitter region 84 and body contact region 86 are separated from drift layer 89 by body layer 88. A p + -type collector region 72 is formed below the drift layer 89. The collector region 72 is exposed on the back surface 11 of the semiconductor chip 10.

半導体層２の表面には、エミッタ領域８４とボディコンタクト領域８６と導通しているエミッタ電極８０が形成されている。エミッタ電極８０とエミッタパッドＥが導通している。トレンチゲート電極８２とエミッタ電極８０の間には絶縁膜が形成されており、両者は導通していない。トレンチゲート電極８２の表面に形成されている絶縁膜には、図２の断面以外の断面にコンタクトホールが形成されている。トレンチゲート電極８２は、コンタクトホールを介してゲートパッドＧと導通している。したがって、ゲートパッドＧとエミッタパッドＥは、正常な状態では電気的に絶縁されている。なお、本実施例では、半導体層２の表面に形成されているエミッタ電極８０やその上方に形成されている表面絶縁膜(図示省略）を含めて半導体チップ１０の表面１２と称している。
また、半導体チップ１０の裏面１１には、コレクタ電極７０が形成されている。コレクタ電極７０とコレクタ領域７２が導通している。 An emitter electrode 80 that is electrically connected to the emitter region 84 and the body contact region 86 is formed on the surface of the semiconductor layer 2. The emitter electrode 80 and the emitter pad E are electrically connected. An insulating film is formed between the trench gate electrode 82 and the emitter electrode 80, and the two are not conductive. In the insulating film formed on the surface of the trench gate electrode 82, a contact hole is formed in a cross section other than the cross section of FIG. The trench gate electrode 82 is electrically connected to the gate pad G through the contact hole. Therefore, the gate pad G and the emitter pad E are electrically insulated in a normal state. In this embodiment, the emitter electrode 80 formed on the surface of the semiconductor layer 2 and the surface insulating film (not shown) formed thereon are referred to as the surface 12 of the semiconductor chip 10.
A collector electrode 70 is formed on the back surface 11 of the semiconductor chip 10. The collector electrode 70 and the collector region 72 are electrically connected.

図１に示すように、ゲートパッドＧとエミッタパッドＥの各々には、ワイヤボンディングが施される。半導体チップ１０をパッケージ化するときには、ゲートパッドＧにボンディングされたワイヤＷを、外部電位（ゲート電圧）を印加するリード等に接続する。エミッタパッドＥにボンディングされたワイヤＷを、外部電位（例えば、接地電位）を印加する他のリード等に接続する。なお、コレクタ電極７０を、外部電位（例えば、正電位）を印加するリードフレーム等に接続する。半導体チップ１０を使用するときには、エミッタパッドＥを接地電位に接続した状態で、コレクタ電極７０に正電圧を印加するとともに、ゲートパッドＧに閾値以上のゲート電圧を印加する。すると、半導体チップ１０がオン状態となる。半導体チップ１０のエミッタ・コレクタ間に電流が流れる。ゲートパッドＧに印加する電圧を閾値未満にすると、半導体チップ１０がオフ状態となる。半導体チップ１０のエミッタ・コレクタ間に電流が流れなくなる。   As shown in FIG. 1, wire bonding is applied to each of the gate pad G and the emitter pad E. When the semiconductor chip 10 is packaged, the wire W bonded to the gate pad G is connected to a lead or the like for applying an external potential (gate voltage). The wire W bonded to the emitter pad E is connected to another lead or the like to which an external potential (for example, ground potential) is applied. The collector electrode 70 is connected to a lead frame or the like that applies an external potential (for example, a positive potential). When the semiconductor chip 10 is used, a positive voltage is applied to the collector electrode 70 while the emitter pad E is connected to the ground potential, and a gate voltage higher than a threshold is applied to the gate pad G. Then, the semiconductor chip 10 is turned on. A current flows between the emitter and collector of the semiconductor chip 10. When the voltage applied to the gate pad G is less than the threshold value, the semiconductor chip 10 is turned off. No current flows between the emitter and collector of the semiconductor chip 10.

半導体チップ１０の表面１２から浅い範囲には、エミッタ領域８４やボディコンタクト領域８６やトレンチゲート電極８２等の複雑な半導体構造が形成される。また、表面１２には各種電極やパッドが形成され、パッドにはワイヤＷがボンディングされている。このため、半導体チップ１０の故障は、表面１２から浅い範囲に発生することが多い。   A complex semiconductor structure such as an emitter region 84, a body contact region 86, and a trench gate electrode 82 is formed in a shallow region from the surface 12 of the semiconductor chip 10. Various electrodes and pads are formed on the surface 12, and wires W are bonded to the pads. For this reason, the failure of the semiconductor chip 10 often occurs in a shallow range from the surface 12.

以下に、半導体チップ１０に故障が発生していることを検出して、その故障を解析するための試料を作成する方法を説明する。
まず、半導体チップ１０に故障があるか否かを検出する。本実施例では、図３に示すように、エミッタパッドＥとゲートパッドＧの絶縁状態を検出する。ゲートパッドＧに、電源２４のプラス側に導通しているプローブ２０を当接させる。エミッタパッドＥに、電源２４のマイナス側に導通しているプローブ２２を当接させる。なお、電源２４のマイナス側とプローブ２２の間には電流計２６を接続する。プローブ２２は、接地されている。
電源２４の電源電圧V[V]を変更しながら、電流計２６でゲートパッドＧとエミッタパッドＥ間に流れる電流I[A]を計測する。 Hereinafter, a method for detecting that a failure has occurred in the semiconductor chip 10 and preparing a sample for analyzing the failure will be described.
First, it is detected whether or not the semiconductor chip 10 has a failure. In this embodiment, as shown in FIG. 3, the insulation state between the emitter pad E and the gate pad G is detected. The probe 20 connected to the positive side of the power supply 24 is brought into contact with the gate pad G. The probe 22 that is conductive to the negative side of the power source 24 is brought into contact with the emitter pad E. An ammeter 26 is connected between the minus side of the power supply 24 and the probe 22. The probe 22 is grounded.
While changing the power supply voltage V [V] of the power supply 24, the ammeter 26 measures the current I [A] flowing between the gate pad G and the emitter pad E.

図４の破線のグラフＯＫに示すように、半導体チップ１０が正常な状態では、電源２４の電圧V[V]に関係なくエミッタパッドＥとゲートパッドＧの間には、電流I[A]が流れない。
半導体チップ１０のいずれかの箇所に故障が発生してエミッタパッドＥとゲートパッドＧ間が絶縁状態となっていないことがある。この場合には、図４の実線のグラフＮＧに示すように、エミッタパッドＥとゲートパッドＧの間に電流I[A]（リーク電流）が流れる。エミッタパッドＥとゲートパッドＧ間がグラフＮＧに示す電圧・電流特性を示す半導体チップ１０には故障が発生しており、エミッタパッドＥとゲートパッドＧ間が絶縁状態となっていない。 As shown by the broken line graph OK in FIG. 4, when the semiconductor chip 10 is in a normal state, the current I [A] is generated between the emitter pad E and the gate pad G regardless of the voltage V [V] of the power supply 24. Not flowing.
A failure may occur in any part of the semiconductor chip 10 and the emitter pad E and the gate pad G may not be insulated. In this case, a current I [A] (leakage current) flows between the emitter pad E and the gate pad G as shown by a solid line graph NG in FIG. A failure has occurred in the semiconductor chip 10 having the voltage / current characteristics shown in the graph NG between the emitter pad E and the gate pad G, and the emitter pad E and the gate pad G are not insulated.

次に、図５に示すように、故障が存在することが判別された半導体チップ１０を準備し、半導体チップ１０の裏面１１に形成されているコレクタ電極７０（金属部材の一例）を除去する工程を実施する。例えば、半導体チップ１１の表面１２をレジスト等で保護した後に、コレクタ電極７０をエッチングによって除去する。エッチング液は、コレクタ電極７０の材質に応じて王水、アンモニア過水、リン酸等を用いる。例えば、コレクタ電極７０が、アルミニウムとチタンとニッケルと金の積層構造の場合には、まずエッチング液として王水を用いて金とニッケルの層を除去する。次に、エッチング液としてアンモニア過水を用いてチタンの層を除去する。次に、エッチング液として王水かリン酸を用いてアルミニウムの層を除去する。   Next, as shown in FIG. 5, a process of preparing the semiconductor chip 10 determined to have a failure and removing the collector electrode 70 (an example of a metal member) formed on the back surface 11 of the semiconductor chip 10. To implement. For example, after protecting the surface 12 of the semiconductor chip 11 with a resist or the like, the collector electrode 70 is removed by etching. As the etching solution, aqua regia, ammonia perwater, phosphoric acid or the like is used according to the material of the collector electrode 70. For example, when the collector electrode 70 has a laminated structure of aluminum, titanium, nickel and gold, first, the gold and nickel layer is removed using aqua regia as an etchant. Next, the titanium layer is removed using ammonia perwater as an etchant. Next, the aluminum layer is removed using aqua regia or phosphoric acid as an etchant.

次に、IR-OBIRCH(Infra Red-Optical Beam Induced Resistance Change)法によって、半導体チップ１０を平面視した面内における故障箇所Ｆを特定する工程を実施する。図３と同様に、ゲートパッドＧにプローブ２０を当接させる。また、エミッタパッドＥにプローブ２２を当接させる。図６には、素子形成領域Ａ内に形成されている半導体構造と、プローブ２０，２２等の接続関係を示す。エミッタ領域８４とボディコンタクト領域８６は、エミッタ電極８０とエミッタパッドＥとプローブ２２を介して電源２４のマイナス側に接続されている。トレンチゲート電極８２は、ゲートパッドＧとプローブ２０を介して電源２４のプラス側に接続されている。この状態で、半導体チップ１０の裏面１１を赤外線レーザＩＲで走査する。赤外線レーザＩＲを半導体チップ１０に照射すると、照射されている領域が部分的に加熱される。故障箇所Ｆに赤外線レーザＩＲが照射されると、故障箇所Ｆが加熱されて電流が流れ易くなる。   Next, a step of identifying a failure location F in the plane of the semiconductor chip 10 in plan view is performed by an IR-OBIRCH (Infrared-Optical Beam Induced Resistance Change) method. As in FIG. 3, the probe 20 is brought into contact with the gate pad G. Further, the probe 22 is brought into contact with the emitter pad E. FIG. 6 shows the connection between the semiconductor structure formed in the element formation region A and the probes 20 and 22. The emitter region 84 and the body contact region 86 are connected to the negative side of the power source 24 via the emitter electrode 80, the emitter pad E, and the probe 22. The trench gate electrode 82 is connected to the positive side of the power supply 24 through the gate pad G and the probe 20. In this state, the back surface 11 of the semiconductor chip 10 is scanned with the infrared laser IR. When the semiconductor chip 10 is irradiated with the infrared laser IR, the irradiated region is partially heated. When infrared laser IR is irradiated to failure location F, failure location F is heated and it becomes easy to flow current.

図７は、半導体チップ１０を表面１２側から平面視している。表面１２から見るとライン８に沿うように裏面１１を赤外線レーザＩＲで走査すると、図８に示すように、電流計２６で検出するリーク電流Ｉ［Ａ］が、他の位置と比較して増大する位置がある。他の位置では、リーク電流Ｉ［Ａ］が、ほぼ同じ値（Ｉａ［Ａ］）を示している。リーク電流Ｉ［Ａ］が、他の位置と比較して増大する位置を特定することができる。この位置のいずれかの深さに故障箇所Ｆが存在することを特定することができる。図７では、故障箇所Ｆを模式的にバツ印で記載してある。
なお、故障の種類によっては、故障箇所Ｆに赤外線レーザＩＲが照射されると、故障箇所Ｆが加熱されて電流が流れ難くなる場合もある。いずれにしても、リーク電流Ｉ［Ａ］が、他の位置と比較して相違する変化を示した位置を特定することができる。この位置のいずれかの深さに故障箇所Ｆが存在することを特定することができる。 FIG. 7 is a plan view of the semiconductor chip 10 from the surface 12 side. When the back surface 11 is scanned with the infrared laser IR along the line 8 when viewed from the front surface 12, the leak current I [A] detected by the ammeter 26 increases as compared with other positions as shown in FIG. There is a position to do. At other positions, the leakage current I [A] shows almost the same value (Ia [A]). The position where the leakage current I [A] increases as compared with other positions can be specified. It can be specified that the fault location F exists at any depth of this position. In FIG. 7, the failure location F is schematically indicated by a cross mark.
Note that, depending on the type of failure, when the infrared ray IR is irradiated to the failure location F, the failure location F may be heated and current may not flow easily. In any case, it is possible to specify a position where the leakage current I [A] shows a different change compared to other positions. It can be specified that the fault location F exists at any depth of this position.

次に、図９に示すように、定盤４０（試料作成用基台の一例）の上面４１に、両面テープ３０（半導体チップの裏面に密着するシートの一例）を配置する工程を実施する。
次に、両面テープ３０の上面３１に半導体チップ１０の裏面１１を載置する工程を実施する。両面テープ３０の上面３１と半導体チップ１０の裏面１１を密着させる。
次に、図１０に示すように、両面テープ３０の上面３１に半導体チップ１０を取り囲む型枠５０を載置する工程を実施する。
次に、図１１に示すように、型枠５０内に樹脂６０を充填する工程を実施する。ワイヤＷと半導体チップ１０の両者が樹脂６０で封止される。
次に、図１２に示すように、樹脂６０で封止したワイヤＷ及び半導体チップ１０を、型枠５０から取り外す。半導体チップ１０の裏面１１から両面テープ３０を剥離する工程を実施する。
次に、図１３に示すように、樹脂６０で封止したワイヤＷ及び半導体チップ１０を裏面１１側から研磨して薄板化する。故障箇所Ｆは、半導体チップ１０の表面１２から浅い範囲に存在することを予測して、半導体チップ１０の表面１２から深い範囲を研磨して除去する。研磨した後の半導体チップ１０の裏面を裏面１１ａとする。 Next, as shown in FIG. 9, a step of placing a double-sided tape 30 (an example of a sheet in close contact with the back surface of a semiconductor chip) on the upper surface 41 of the surface plate 40 (an example of a sample preparation base) is performed.
Next, a step of placing the back surface 11 of the semiconductor chip 10 on the upper surface 31 of the double-sided tape 30 is performed. The upper surface 31 of the double-sided tape 30 and the back surface 11 of the semiconductor chip 10 are brought into close contact with each other.
Next, as shown in FIG. 10, a process of placing a mold 50 surrounding the semiconductor chip 10 on the upper surface 31 of the double-sided tape 30 is performed.
Next, as shown in FIG. 11, a process of filling the mold 60 with a resin 60 is performed. Both the wire W and the semiconductor chip 10 are sealed with the resin 60.
Next, as shown in FIG. 12, the wire W and the semiconductor chip 10 sealed with the resin 60 are removed from the mold 50. A step of peeling the double-sided tape 30 from the back surface 11 of the semiconductor chip 10 is performed.
Next, as shown in FIG. 13, the wire W and the semiconductor chip 10 sealed with the resin 60 are polished and thinned from the back surface 11 side. The failure portion F is predicted to exist in a shallow area from the surface 12 of the semiconductor chip 10, and a deep area from the surface 12 of the semiconductor chip 10 is polished and removed. Let the back surface of the semiconductor chip 10 after polishing be a back surface 11a.

次に、図１４と図１５に示すように、故障箇所特定工程で特定した故障箇所Ｆを半導体チップ１０の裏面１１ａから穿孔する工程を実施する。
図１４は、裏面１１ａ側を平面視した図である。FIB法やイオンミリング法を用いて、裏面１１ａと直交する方向に加速されたイオンを範囲１３に照射する（例えば、Ga+イオンを、加速エネルギー３０ｋＶにて照射する）。加速されたイオンによって、半導体チップ１０の範囲１３内の原子が叩き出される。図１５に示すように、図１４の範囲１３に孔Ｈが形成される。範囲１３のサイズは外周１４が故障箇所Ｆを通るように設定し、孔Ｈが形成されたときに、その内面１３ａに故障箇所Ｆが露出するように設定する。これにより、孔Ｈの内面１３ａに故障箇所Ｆが露出する。故障箇所Ｆの故障の状況や故障の要因等を解析することができる。例えば、図６に示すように、本実施例の半導体チップ１０では、トレンチゲート電極８２を取り囲んでいるゲート絶縁膜が、故障箇所Ｆで破損していることを解析することができる。 Next, as shown in FIGS. 14 and 15, a step of drilling the failure location F identified in the failure location identification process from the back surface 11 a of the semiconductor chip 10 is performed.
FIG. 14 is a plan view of the back surface 11a side. Using the FIB method or the ion milling method, ions accelerated in a direction orthogonal to the back surface 11a are irradiated onto the range 13 (for example, Ga + ions are irradiated at an acceleration energy of 30 kV). The atoms in the range 13 of the semiconductor chip 10 are knocked out by the accelerated ions. As shown in FIG. 15, a hole H is formed in a range 13 in FIG. The size of the range 13 is set so that the outer periphery 14 passes through the failure location F, and when the hole H is formed, the failure location F is set to be exposed on the inner surface 13a. Thereby, the failure location F is exposed on the inner surface 13a of the hole H. It is possible to analyze the failure status of the failure location F, the cause of the failure, and the like. For example, as shown in FIG. 6, in the semiconductor chip 10 of this example, it can be analyzed that the gate insulating film surrounding the trench gate electrode 82 is broken at the failure location F.

本実施例の試料作成方法では、ワイヤＷと半導体チップ１０の両者を樹脂６０で封止する際に、半導体チップ１０と定盤４０の間に、両面テープ３０を配置している。これにより、型枠５０内に樹脂６０を充填する際に、半導体チップ１０の裏面１１と定盤４０の間に樹脂６０が回りこむことを回避することができる。半導体チップ１０の裏面１１の全域が露出している状態を得ることができる。故障箇所Ｆの正確な位置を裏面１１から穿孔することができる。なお、両面テープ３０の代わりに、ゲルシート等を用いてもよい。半導体チップ１０と定盤４０の間に配置するシートは、少なくとも半導体チップ１０の裏面１１に密着するシートであればよい。   In the sample preparation method of the present embodiment, the double-sided tape 30 is disposed between the semiconductor chip 10 and the surface plate 40 when both the wire W and the semiconductor chip 10 are sealed with the resin 60. Thereby, when filling the mold 60 with the resin 60, it is possible to avoid the resin 60 from flowing between the back surface 11 of the semiconductor chip 10 and the surface plate 40. A state where the entire back surface 11 of the semiconductor chip 10 is exposed can be obtained. The exact location of the failure location F can be drilled from the back surface 11. A gel sheet or the like may be used instead of the double-sided tape 30. The sheet disposed between the semiconductor chip 10 and the surface plate 40 may be any sheet that is in close contact with the back surface 11 of the semiconductor chip 10.

また、本実施例の試料作成方法では、穿孔工程に先立って、半導体チップ１０の裏面１１を研磨して薄板化している。半導体チップ１０は、その表面１２から浅い範囲に複雑な構造が形成されていることが多い。したがって、半導体チップ１０の故障箇所Ｆは、その表面１２から浅い範囲に存在することが多い。本実施例の試料作成方法によると、穿孔工程に先立って、半導体チップ１０の表面１２から深い範囲は、研磨して除去することができる。穿孔工程で穿孔する距離を短くすることができる。故障箇所Ｆが内面１３ａに露出している試料を、短時間で作成することができる。   Further, in the sample preparation method of the present embodiment, the back surface 11 of the semiconductor chip 10 is polished and thinned prior to the drilling step. The semiconductor chip 10 often has a complex structure formed in a shallow area from the surface 12 thereof. Therefore, the failure point F of the semiconductor chip 10 often exists in a shallow range from the surface 12 thereof. According to the sample preparation method of this embodiment, a deep region from the surface 12 of the semiconductor chip 10 can be polished and removed prior to the drilling step. The distance for drilling in the drilling process can be shortened. A sample in which the failure location F is exposed on the inner surface 13a can be created in a short time.

また、本実施例の試料作成方法では、故障箇所を特定する工程に先立って、半導体チップ１０の裏面１１に形成されているコレクタ電極７０を除去している。これにより、既存のIR-OBIRCH (Infra Red-Optical Beam Induced Resistance Change)法やEMS (Emission MicroScope)法によって、半導体チップを平面視した面内における故障箇所Ｆを特定することができる。   Further, in the sample preparation method of the present embodiment, the collector electrode 70 formed on the back surface 11 of the semiconductor chip 10 is removed prior to the step of identifying the failure location. As a result, it is possible to identify the failure location F in the plane of the semiconductor chip in plan view by the existing IR-OBIRCH (Infrared-Optical Beam Induced Resistance Change) method or EMS (Emission MicroScope) method.

本実施例では、故障箇所Ｆを孔の内面１３ａに露出させる場合について説明した。本実施例では、孔Ｈが形成された状態の半導体チップ１０を、故障を解析するための試料としている。図１６と図１７に示すように、半導体チップ１０から複数個の試料を作成してもよい。図１６と図１７に示す例では、半導体チップ１０を、小片１４ａの試料と残った半導体チップ１０の試料に分離している。故障解析には小片１４ａを用いる。
図１６は、半導体チップ１０の裏面１１ａ側を平面視した図である。FIB法やイオンミリング法を用いて、範囲１３ａに、裏面１１ａと直交する方向に加速されたイオンを照射する。加速されたイオンによって、半導体チップ１０の範囲１３ａ内の原子が叩き出される。範囲１３ａに孔が形成される。範囲１３ａのサイズは、その外周１４ｃが、小片１４ａとして切り出す部分を平面視した外形よりも大きくなるように設定する。また、範囲１３ａのサイズは、小片１４ａが半導体チップ１０から切り出された際に、小片１４ａのいずれかの側面に故障箇所Ｆが露出するように設定する。また、小片１４ａとして切り出す部分が、切り出す途中の工程で半導体チップ１０から分離してしまわないように、小片１４ａとして切り出す部分と半導体チップ１０を連結する連結部１４ｂを残しておく。
次に、半導体チップ１０を傾け、小片１４ａとして切り出す部分の底部に、加速されたイオンを照射する。小片１４ａとして切り出す部分の底部が、半導体チップ１０から切り離される。
次に、傾けていた半導体チップ１０を元に戻し、加速されたイオンを連結部１４ｂに照射する。連結部１４ｂが半導体チップ１０から切り離される。
図１７に示すように、半導体チップ１０には孔Ｈが形成されるとともに、半導体チップ１０から故障箇所Ｆを含む小片１４ａが切り出される。小片１４ａの試料の側面に故障箇所Ｆが露出しているので故障解析がし易い。また、切り出した小片１４ａを用いれば、透過型顕微鏡等によって故障箇所Ｆの結晶構造等を容易に解析することができる。
なお、故障箇所Ｆを含む小片を切り出した後に、小片を加工（穿孔、切断等）し、その側面に故障箇所Ｆを露出させてもよい。また、故障箇所Ｆを側面に露出させなくとも故障解析をすることができる場合には露出させる必要はない。本発明は、故障箇所を含む（故障箇所が断面に露出していない）試料を、半導体チップ１０から切り出す方法も含む。
半導体チップ１０に複数個の故障箇所Ｆが存在する場合には、半導体チップ１０からさらに多くの試料を形成してもよい。 In the present embodiment, the case where the failure portion F is exposed to the inner surface 13a of the hole has been described. In the present embodiment, the semiconductor chip 10 in which the holes H are formed is used as a sample for analyzing the failure. As shown in FIGS. 16 and 17, a plurality of samples may be created from the semiconductor chip 10. In the example shown in FIGS. 16 and 17, the semiconductor chip 10 is separated into a sample of the small piece 14 a and a sample of the remaining semiconductor chip 10. A small piece 14a is used for failure analysis.
FIG. 16 is a plan view of the back surface 11 a side of the semiconductor chip 10. Using the FIB method or the ion milling method, the region 13a is irradiated with ions accelerated in a direction orthogonal to the back surface 11a. The atoms in the range 13a of the semiconductor chip 10 are knocked out by the accelerated ions. A hole is formed in the range 13a. The size of the range 13a is set so that the outer periphery 14c is larger than the outer shape of the portion cut out as the small piece 14a in plan view. Further, the size of the range 13a is set so that when the small piece 14a is cut out from the semiconductor chip 10, the failure portion F is exposed on any side surface of the small piece 14a. Moreover, the connection part 14b which connects the part cut out as the small piece 14a, and the semiconductor chip 10 is left so that the part cut out as the small piece 14a may not separate from the semiconductor chip 10 in the process in the middle of cutting.
Next, the semiconductor chip 10 is tilted, and accelerated ions are irradiated to the bottom of the portion cut out as the small piece 14a. The bottom of the portion cut out as the small piece 14 a is cut off from the semiconductor chip 10.
Next, the tilted semiconductor chip 10 is returned to its original position, and accelerated ions are irradiated to the connecting portion 14b. The connecting portion 14b is separated from the semiconductor chip 10.
As shown in FIG. 17, a hole H is formed in the semiconductor chip 10, and a small piece 14 a including a failure portion F is cut out from the semiconductor chip 10. Since the failure portion F is exposed on the side surface of the sample of the small piece 14a, failure analysis is easy. Moreover, if the cut piece 14a is used, the crystal structure and the like of the failure point F can be easily analyzed with a transmission microscope or the like.
In addition, after cutting out the small piece containing the failure location F, a small piece may be processed (perforation, cutting, etc.), and the failure location F may be exposed to the side surface. Further, when the failure analysis can be performed without exposing the failure part F to the side surface, it is not necessary to expose it. The present invention also includes a method of cutting a sample including a faulty part (the faulty part is not exposed in the cross section) from the semiconductor chip 10.
If there are a plurality of failure points F on the semiconductor chip 10, more samples may be formed from the semiconductor chip 10.

本実施例では、エミッタパッドＥとゲートパッドＧの間にリーク電流が流れる故障箇所Ｆが存在する場合について説明した。本発明は、例えば、エミッタパッドＥとコレクタ電極Ｃ間の耐圧が低下している故障を解析する場合にも適用することができる。この場合には、図３に示す半導体チップ１０に故障があるか否かを検出する工程でプローブ２２をエミッタパッドＥに当接させる。また、プローブ２０をコレクタ電極７０に当接させる。これにより、コレクタ・エミッタ間の耐圧が正常であるか否かを検出する。図５に示す半導体チップ１０を平面視した面内における故障箇所を特定するときには、プローブ２２をエミッタパッドＥに当接させる。プローブ２０は、コレクタ電極７０を除去した半導体チップ１０の裏面１１に直接当接させる。なお、プローブ２０を当接するために、コレクタ電極７０をエッチング除去する際に、プローブ２０の当接範囲を少し残して除去してもよい。コレクタ・エミッタ間の耐圧を低下させる原因となっている故障の故障箇所Ｆ（半導体チップ１０を平面視した面内における故障箇所）を特定することができる。   In the present embodiment, the case where there is a failure portion F in which a leak current flows between the emitter pad E and the gate pad G has been described. The present invention can also be applied to, for example, analyzing a failure in which the breakdown voltage between the emitter pad E and the collector electrode C is reduced. In this case, the probe 22 is brought into contact with the emitter pad E in the step of detecting whether or not the semiconductor chip 10 shown in FIG. Further, the probe 20 is brought into contact with the collector electrode 70. Thereby, it is detected whether or not the breakdown voltage between the collector and the emitter is normal. 5 is specified, the probe 22 is brought into contact with the emitter pad E. In order to specify a failure location in the plane of the semiconductor chip 10 shown in FIG. The probe 20 is brought into direct contact with the back surface 11 of the semiconductor chip 10 from which the collector electrode 70 has been removed. When the collector electrode 70 is removed by etching in order to contact the probe 20, the probe 20 may be removed leaving a little contact range. It is possible to identify a failure location F (failure location in a plane view of the semiconductor chip 10) that causes the collector-emitter breakdown voltage to decrease.

本実施例では、半導体チップ１０にＩＧＢＴが形成されている場合について説明したが、半導体チップ１０に形成されている半導体素子はＩＧＢＴに限定されるものではない。本発明は、例えば、横型（半導体チップ１０の表面に一対の主電極とゲート電極が形成されている型）の半導体素子にも適用することができる。
また、半導体チップ１０の裏面１１には、コレクタ電極７０以外にも種々の金属部材が形成されていることがある。例えば、リードフレームや、半導体チップ１０をヒートシンクに半田付けするための金属部材が取り付けられていることがある。半導体チップを平面視した面内における故障箇所ＦをIR-OBIRCH法によって特定する場合には、故障箇所特定工程に先立って、裏面１１に形成されている種々の金属部材を除去することが好ましい。電極（例えばコレクタ電極７０）に関しては、上述したように、プローブの当接範囲を少し残しておいてもよい。
また、半導体チップ１０の表面１２に取り付けられている表面部材は、本実施例のワイヤＷに限定されるものではない。種々の表面部材が取り付けられている場合にはその状態のまま、故障を解析するための試料を作成することが好ましい。
また、本実施例では、穿孔工程に先立って、半導体チップ１０の裏面１１を研磨して薄板化する工程を実施している。薄板化工程を実施するのは、故障箇所Ｆが半導体チップ１０の表面１２から浅い範囲に存在することが多いことに起因しているが、薄板化工程は実施しなくてもよい。半導体チップ１０の裏面１１から故障箇所Ｆに向けて穿孔してもよい。 In the present embodiment, the case where the IGBT is formed on the semiconductor chip 10 has been described. However, the semiconductor element formed on the semiconductor chip 10 is not limited to the IGBT. The present invention can also be applied to, for example, a horizontal type (a type in which a pair of main electrodes and gate electrodes are formed on the surface of the semiconductor chip 10).
In addition to the collector electrode 70, various metal members may be formed on the back surface 11 of the semiconductor chip 10. For example, a lead frame or a metal member for soldering the semiconductor chip 10 to a heat sink may be attached. When the failure location F in the plane of the semiconductor chip is identified by the IR-OBIRCH method, it is preferable to remove various metal members formed on the back surface 11 prior to the failure location identification process. Regarding the electrode (for example, the collector electrode 70), as described above, the probe contact range may be left a little.
Further, the surface member attached to the surface 12 of the semiconductor chip 10 is not limited to the wire W of the present embodiment. When various surface members are attached, it is preferable to prepare a sample for analyzing a failure in that state.
Further, in this embodiment, prior to the perforating process, a process of polishing and thinning the back surface 11 of the semiconductor chip 10 is performed. The thinning process is performed because the failure point F often exists in a shallow range from the surface 12 of the semiconductor chip 10, but the thinning process may not be performed. You may perforate from the back surface 11 of the semiconductor chip 10 toward the failure location F.

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 As mentioned above, although the Example of this invention was described in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

半導体チップ１０を表面１２側から平面視した図である。1 is a plan view of a semiconductor chip 10 from the surface 12 side. 素子形成領域Ａの要部断面図である。3 is a cross-sectional view of a main part of an element formation region A. FIG. 半導体チップ１０に故障があるか否かを検査する工程を示す。A process for inspecting whether or not the semiconductor chip 10 has a failure will be described. エミッタパッドＥとゲートパッドＧ間に印加する電圧V[V]と電流I[A](リーク電流）の特性を示す。The characteristics of voltage V [V] and current I [A] (leakage current) applied between the emitter pad E and the gate pad G are shown. コレクタ電極７０を除去する工程を示す。The process of removing the collector electrode 70 is shown. IR-OBIRCH法により、半導体チップ１０を平面視した面内における故障箇所Ｆを特定する工程を示す。A process of identifying a failure location F in a plane view of the semiconductor chip 10 by the IR-OBIRCH method is shown. IR-OBIRCH法により、半導体チップ１０を平面視した面内における故障箇所Ｆを特定する工程を示す。A process of identifying a failure location F in a plane view of the semiconductor chip 10 by the IR-OBIRCH method is shown. 裏面１１を赤外線レーザＩＲで操作したときに、リーク電流Ｉ［Ａ］が故障箇所Ｆが存在する位置で増大していることを示す。When the back surface 11 is operated by the infrared laser IR, the leakage current I [A] is increased at the position where the failure point F exists. 両面テープ３０の上面３１と半導体チップ１０の裏面１１を密着させる工程を示す。The process of sticking the upper surface 31 of the double-sided tape 30 and the back surface 11 of the semiconductor chip 10 is shown. 両面テープ３０の上面３１に型枠５０を載置する工程を示す。The process of mounting the formwork 50 on the upper surface 31 of the double-sided tape 30 is shown. ワイヤＷと半導体チップ１０の両者を樹脂６０で封止する工程を示す。A process of sealing both the wire W and the semiconductor chip 10 with the resin 60 is shown. 型枠５０から樹脂６０で封止されたワイヤＷ及び半導体チップ１０を取り出し、両面テープ３０を剥離する工程を示す。The process of taking out the wire W and the semiconductor chip 10 sealed with the resin 60 from the mold 50 and peeling the double-sided tape 30 is shown. 樹脂６０で封止されたワイヤＷ及び半導体チップ１０を裏面１１側から研磨して薄板化する工程を示す。A process of polishing and thinning the wire W and the semiconductor chip 10 sealed with the resin 60 from the back surface 11 side is shown. 穿孔工程で孔Ｈを形成する範囲１３を示す。A range 13 in which the hole H is formed in the drilling process is shown. 故障箇所Ｆを内面１３ａに露出させた孔Ｈを有する試料を作成した状態を示す。The state which produced the sample which has the hole H which exposed the failure location F to the inner surface 13a is shown. 穿孔工程で穿孔する範囲１３ａを示す。An area 13a to be drilled in the drilling process is shown. 半導体チップ１０から小片１４ａの試料を切り出した状態を示す。The state which cut out the sample of the small piece 14a from the semiconductor chip 10 is shown. ワイヤＷと半導体チップ１０の両者を樹脂１６０で封止する従来の工程を示す。A conventional process of sealing both the wire W and the semiconductor chip 10 with a resin 160 is shown. 半導体チップ１０の裏面１１から突出している樹脂１６０の突出部１６１を示す。A protruding portion 161 of the resin 160 protruding from the back surface 11 of the semiconductor chip 10 is shown.

符号の説明Explanation of symbols

１０：半導体チップ
１１，１１ａ：裏面
１２：表面
１３：範囲
１３ａ：内面
１４，１４ｃ：外周
１４ａ：小片
１４ｂ：連結部
２０，２２：プローブ
２４：電源
２６：電流計
３０：両面テープ
３１，４１：上面
４０：定盤
５０：型枠
６０：樹脂
７０：コレクタ電極
Ｅ：エミッタパッド
Ｆ：故障箇所
Ｇ：ゲートパッド
Ｈ：孔
Ｗ：ワイヤ 10: Semiconductor chip 11, 11a: Back surface 12: Front surface 13: Range 13a: Inner surface 14, 14c: Outer periphery 14a: Small piece 14b: Connection part 20, 22: Probe 24: Power supply 26: Ammeter 30: Double-sided tape 31, 41: Upper surface 40: Surface plate 50: Form 60: Resin 70: Collector electrode E: Emitter pad F: Fault location G: Gate pad H: Hole W: Wire

Claims (3)

表面部材が取付けられている半導体チップに発生している故障を解析するための試料の作成方法であり、
半導体チップを平面視した面内における故障箇所を特定する故障箇所特定工程と、
試料作成用基台の上面に、半導体チップの裏面に密着するシートを配置する工程と、
そのシートの上面に半導体チップの裏面を載置し、シート上面と半導体チップの裏面とを密着させる工程と、
前記シートの上面に半導体チップを取り囲む型枠を載置する工程と、
その型枠内に樹脂を充填し、表面部材と半導体チップの両者を樹脂で封止する工程と、
半導体チップの裏面から前記シートを剥離する工程と、
前記の故障箇所特定工程で特定した故障箇所を半導体チップの裏面から穿孔する穿孔工程とを備えており、故障箇所が断面に露出している試料を作成する試料作成方法。 A method for preparing a sample for analyzing a failure occurring in a semiconductor chip to which a surface member is attached,
A failure location identifying step for identifying a failure location in the plane of the semiconductor chip;
A step of placing a sheet in close contact with the back surface of the semiconductor chip on the upper surface of the sample preparation base;
Placing the back surface of the semiconductor chip on the top surface of the sheet, and closely contacting the top surface of the sheet and the back surface of the semiconductor chip;
Placing a mold surrounding the semiconductor chip on the upper surface of the sheet;
Filling the mold with resin, sealing both the surface member and the semiconductor chip with resin,
Peeling the sheet from the back surface of the semiconductor chip;
And a drilling step of drilling the failure location identified in the failure location identification process from the back surface of the semiconductor chip, and creating a sample in which the failure location is exposed in the cross section. 前記穿孔工程で、半導体チップを複数個に分離する切れ目を形成し、
１個の半導体チップから少なくとも２個の試料を形成することを特徴とする請求項１に記載の試料作成方法。 In the drilling step, a cut is formed to separate the semiconductor chip into a plurality of pieces,
2. The sample preparation method according to claim 1, wherein at least two samples are formed from one semiconductor chip. 試料作成用基台と、
その試料作成用基台の上面に配置されるシートと、
そのシートの上面に配置される型枠を備えており、
請求項１又は２に記載の試料作成方法を実施するための冶具。

A base for sample preparation;
A sheet disposed on the upper surface of the sample preparation base;
It has a formwork placed on the top surface of the sheet,
A jig for carrying out the sample preparation method according to claim 1 or 2.

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