JP4973157B2 - Semiconductor evaluation circuit - Google Patents
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Description
本発明は、半導体評価回路に関し、特に多数の半導体素子の特性を評価するための技術に関するものである。 The present invention relates to a semiconductor evaluation circuit, and more particularly to a technique for evaluating characteristics of a large number of semiconductor elements.
半導体の微細プロセスを開発する場合、微細素子（トランジスタ、抵抗素子等）の特性の評価解析を行うため、種々の寸法の素子からなるＴＥＧ(Test Element Group)を半導体ウェハー中に作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発している。 When developing micro processes for semiconductors, TEG (Test Element Group) consisting of elements of various dimensions is fabricated in a semiconductor wafer to evaluate and analyze the characteristics of micro elements (transistors, resistor elements, etc.). We are developing devices that can withstand mass production by setting process conditions based on analysis results.
これまでのプロセス開発では、ＴＥＧ中に作製された個々のトランジスタの特性を評価、解析することで最適なプロセス条件とトランジスタ構造を設定できたが、微細化が進むにつれて複数のトランジスタ間の特性ばらつきが無視できなくなってきた。
また、トランジスタ周辺の状態によってトランジスタに加えられるストレスが変わり、トランジスタの特性が変化するという現象も無視できなくなってきている。
In the process development so far, the optimum process conditions and transistor structure could be set by evaluating and analyzing the characteristics of individual transistors fabricated in the TEG. Can no longer be ignored.
In addition, the phenomenon that the stress applied to the transistor changes depending on the state of the transistor and the characteristics of the transistor change cannot be ignored.
このような状況から、例えば加工レベルが４５ｎｍの微細プロセスでは、隣接したトランジスタであっても両者の特性がばらついてしまうので、ＳＲＡＭ（Static Random Access Memory）等の微小信号をペアトランジスタ（隣接した２つのトランジスタ）で検知するような検知回路、増幅回路は動作マージンが低下するか、あるいは動作不能になることが予測されている。 From such a situation, for example, in a fine process with a processing level of 45 nm, the characteristics of both transistors vary even if they are adjacent transistors. Therefore, a small signal such as SRAM (Static Random Access Memory) is transferred to a pair transistor (adjacent 2 It is predicted that the detection circuit and the amplification circuit that detect with two transistors) have a reduced operating margin or become inoperable.
この場合、個々のトランジスタの評価のみでは十分なデータが得られないため、大量のトランジスタの特性を評価し、統計処理して分析を行ない、システマティックな特性差とばらつきによる特性差とを分離して解析できるような大規模なＴＥＧが必要である。 In this case, sufficient data cannot be obtained only by evaluating individual transistors. Therefore, the characteristics of a large number of transistors are evaluated, analyzed by statistical processing, and systematic characteristic differences and characteristic differences due to variations are separated. A large-scale TEG that can be analyzed is required.
従来、大規模な素子評価を行うＴＥＧとして、例えば図１（ａ）に示すように複数個のトランジスタをマトリックス状に配置して評価できるＤＭＡ（Device Matrix Array）−ＴＥＧがある（非特許文献１参照）。 Conventionally, as a TEG for performing large-scale element evaluation, for example, there is a DMA (Device Matrix Array) -TEG in which a plurality of transistors are arranged in a matrix as shown in FIG. reference).
同図を参照して従来技術に係るＤＭＡ−ＴＥＧの構成を以下に説明する。ＤＵＴ１１〜ＤＵＴｎｍは被測定トランジスタである。被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍのドレインは、共通ドレイン線Ｄ１に接続され、ソースは共通ソース線Ｓ１に接続される。共通ドレイン線Ｄ１はスイッチＳＷ２を介してドレイン電圧が供給される共通のドレインフォース線(Drain Force)に接続される。また、共通ドレイン線Ｄ１の電圧をモニターするために、ドレイン電圧センス線ＤＳ１がスイッチＳＷ１を介してドレインセンス線(Drain Sense)に接続される。 The configuration of the DMA-TEG according to the prior art will be described below with reference to FIG. DUT11 to DUTnm are transistors to be measured. The drains of the transistors under measurement DUT11 to DUT1m are connected to the common drain line D1, and the sources are connected to the common source line S1. The common drain line D1 is connected via a switch SW2 to a common drain force line (Drain Force) to which a drain voltage is supplied. In order to monitor the voltage of the common drain line D1, the drain voltage sense line DS1 is connected to the drain sense line (Drain Sense) via the switch SW1.
また、共通ソース線Ｓ１は共通のソース電源(Source Force)に接続される。さらに、この共通ソース線Ｓ１の電圧をモニターするために、共通ソース線Ｓ１はスイッチＳＷ３を介してソースセンス線(Source Sense)に接続される。なお、上記のスイッチＳＷ１〜ＳＷ３は、図示しないデコーダの出力信号によって制御される。 The common source line S1 is connected to a common source power source (Source Force). Further, in order to monitor the voltage of the common source line S1, the common source line S1 is connected to the source sense line (Source Sense) via the switch SW3. The switches SW1 to SW3 are controlled by an output signal of a decoder (not shown).
これらのセットを一組として、上述と同様な接続でｎ番目のセットである被測定トランジスタＤＵＴｎ１〜ＤＵＴｎｍまで設けられている。また、被測定トランジスタＤＵＴ１１〜ＤＵＴｎ１のゲートは共通ゲート線Ｇ１に接続され、同様にして被測定トランジスタＤＵＴ１ｍ〜ＤＵＴｎｍのゲートは共通ゲート線Ｇｍに接続される。 With these sets as one set, the transistors to be measured DUTn1 to DUTnm which are the n-th set are provided with the same connection as described above. The gates of the transistors under test DUT11 to DUTn1 are connected to the common gate line G1, and the gates of the transistors under test DUT1m to DUTnm are connected to the common gate line Gm.
また、共通ゲート線Ｇ１にはゲート選択回路１００を介してゲート電圧ＶＧ１またはゲート非選択電圧ＶＧＸの何れかが供給される。選択信号ＥＮ１がハイレベル（選択）になるとゲート電圧ＶＧ１がゲート線Ｇ１に供給され、選択信号ＥＮ１がローレベル（非選択）になると、ゲート非選択電圧ＶＧＸがゲート線Ｇ１に供給される。ゲート非選択電圧ＶＧＸは通常はゼロボルトであるが、必要に応じてマイナス電圧も設定できる。
このような構成のＤＭＡ−ＴＥＧにより、ｍ×ｎ個の被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍの特性が評価できる。
Further, either the gate voltage VG1 or the gate non-selection voltage VGX is supplied to the common gate line G1 through the gate selection circuit 100. When the selection signal EN1 becomes high level (selected), the gate voltage VG1 is supplied to the gate line G1, and when the selection signal EN1 becomes low level (non-selected), the gate non-selection voltage VGX is supplied to the gate line G1. The gate non-selection voltage VGX is normally zero volts, but a negative voltage can be set as required.
With the DMA-TEG having such a configuration, the characteristics of m × n transistors DUT11 to DUTnm can be evaluated.
ここで、上記共通ドレイン線Ｄ１にはｍ個の被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍが並列接続されているため、各被測定トランジスタにオフリーク電流（トランジスタが完全にオフできずに流れる電流）があると、非選択の被測定トランジスタを通じてリーク電流が流れるため、測定したい被測定トランジスタの特性が正確に評価できなくなる。この場合には、例えばゲート非選択電圧ＶＧＸを−０．２Ｖ程度にして、オフリーク電流を抑えるようにする。
なお、図１（ｂ）はスイッチＳＷ１〜ＳＷ３の回路図である。
FIG. 1B is a circuit diagram of the switches SW1 to SW3.
しかしながら、上述の従来技術に係るＤＭＡ−ＴＥＧによれば、大規模なＤＭＡ−ＴＥＧ（例えばｍ＝ｎ＝５１２、すなわち５１２Ｋ個のトランジスタ評価が出来るＴＥＧ）を構成した場合、共通ドレイン線Ｄ１には５１２個のトランジスタが接続される。ここで、微細トランジスタにオフリーク電流が１０ｐＡ程度流れる場合には、非選択のトランジスタに流れるリーク電流の総和は１０ｐＡ×５１１個＝５．１ｎＡとなり、選択されたトランジスタに流れるドレイン電流に対して無視できないので、高精度な測定が出来ないという問題があった。 However, according to the above-described conventional DMA-TEG, when a large-scale DMA-TEG (for example, m = n = 512, that is, a TEG that can evaluate 512K transistors) is formed, the common drain line D1 has 512 transistors are connected. Here, when an off-leakage current of about 10 pA flows through the fine transistor, the total of the leakage currents flowing through the non-selected transistors is 10 pA × 511 = 5.1 nA, and cannot be ignored with respect to the drain current flowing through the selected transistor. Therefore, there was a problem that high-precision measurement could not be performed.
この場合、非選択ゲート電圧ＶＧＸに−０．３Ｖを印加するとリーク電流は１桁〜２桁減少するため、リーク電流対策として有効である。しかし、例えばドレイン電圧が１．０Ｖであるとドレイン−ゲート間の電圧差は１．３Ｖとなり、ＧｉＤＬ(Gate induced Drain Leakage)と呼ばれるリーク電流が生じる。すなわち、ドレイン近傍の空乏層がゲート電圧で変調され、表面付近の空乏層に高電界が印加され、Band to Band（半導体のエネルギーバンド間）のリーク電流がドレインから基板に流れてしまい、測定精度が悪化するという問題があった。 In this case, when −0.3 V is applied to the non-selection gate voltage VGX, the leakage current decreases by one to two digits, which is effective as a countermeasure against leakage current. However, for example, when the drain voltage is 1.0 V, the voltage difference between the drain and the gate is 1.3 V, and a leak current called GiDL (Gate induced Drain Leakage) is generated. That is, the depletion layer near the drain is modulated by the gate voltage, a high electric field is applied to the depletion layer near the surface, and a band-to-band (between energy bands) leak current flows from the drain to the substrate, resulting in measurement accuracy. There was a problem of getting worse.
また、共通ソース線Ｓ１〜Ｓｎにはソース電圧センス端子（Source Sense）が設けられており、共通ソース線Ｓ１〜Ｓｎの電圧を測定できるが、共通ソース線Ｓ１〜Ｓｎに１本設けられているだけである。従って、例えばＴＥＧの両端に位置するＤＵＴ１１とＤＵＴ1ｍのソース電位は共通ソース線Ｓ１〜Ｓｎの抵抗によって電位差が生じてしまうので、高精度な測定が出来ないという問題もあった。
The common source lines S1 to Sn are provided with source voltage sense terminals (Source Sense), and the voltages of the common source lines S1 to Sn can be measured. However, one common source line S1 to Sn is provided. Only. Accordingly, for example, the potential difference between the source potentials of
さらに、微細トランジスタは酸化膜が非常に薄いため、ゲートリーク電流がドレイン、ソースに流れる。ここで、共通ゲート線Ｇ１〜Ｇｍにはそれぞれ５１２個のトランジスタのゲートが並列に接続されているため、上記ゲートリーク電流が無視できず高精度な測定が出来ないという問題もあった。 Further, since the oxide film of the fine transistor is very thin, gate leakage current flows to the drain and source. Here, since the gates of 512 transistors are connected in parallel to each of the common gate lines G1 to Gm, there is a problem that the gate leakage current cannot be ignored and high-precision measurement cannot be performed.
本発明は上記事情を考慮してなされたもので、その目的は、大規模な半導体素子を高精度に測定できる半導体評価回路を提供する事である。 The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor evaluation circuit capable of measuring a large-scale semiconductor element with high accuracy.
本発明は上記の課題を解決するためになされたもので、本発明に係る半導体評価回路は、トランジスタ特性を評価するための１または複数の評価セルアレイで構成される半導体評価回路であって、前記評価セルアレイは、マトリクス状に配列されたｎ行ｍ列の評価セルと、各列に属する前記評価セル用のｍ本の共通ゲート線と、各列に属する前記評価セル用のｍ本の共通ソース線と、各列に属する前記評価セル用のｍ本の共通ソースセンス線と、各行に属する前記評価セル用のｎ本の共通ドレイン線と、制御信号に応じて、前記共通ドレイン線をドレイン電圧または第１電圧に設定する第３制御手段と、前記制御信号に応じて、前記共通ドレイン線とドレインセンス端子とを接続、開放する第４制御手段と、前記制御信号に応じて、前記共通ソース線をソース電圧またはソースバイアス電圧に設定する第５制御手段と、前記制御信号に応じて、前記共通ゲート線をゲート電圧または前記第１電圧に設定する第６制御手段と、前記制御信号に応じて、前記共通ソースセンス線とソースセンス端子とを接続、開放する第７制御手段と、から構成され、前記評価セルは、ドレインが前記共通ドレイン線に接続され、ソースが前記共通ソース線に接続された被測定トランジスタと、ゲート選択信号に応じて、前記被測定トランジスタのゲートの接続先を前記共通ゲート線と前記第１電圧との間で切り替える第１制御手段と、前記被測定トランジスタのゲートが前記共通ゲート線に接続された場合に前記被測定トランジスタのソースを前記共通ソースセンス線に接続し、該被測定トランジスタのゲートが前記第１電圧に接続された場合に該被測定トランジスタのソースを開放する第２制御手段と、から構成される事を特徴とする。
本発明によれば、評価対象の被測定トランジスタが属する列以外の列に属する被測定トランジスタのソースに、被測定トランジスタのソースに印加されるソース電圧とは異なるソースバイアス電圧を与えることができる。また、ソースセンス端子とドレインセンス端子が評価対象の被測定トランジスタのソースとドレインにそれぞれ接続されるので、ソース電圧とドレイン電圧を正確に測定できる。それにより、測定精度が高くなる。
また、複数の評価セルアレイを備える事が出来るので、複数組の評価セルアレイに属する被測定トランジスタを同時に測定でき、測定速度が向上する。
The present invention has been made to solve the above problems, and a semiconductor evaluation circuit according to the present invention is a semiconductor evaluation circuit including one or a plurality of evaluation cell arrays for evaluating transistor characteristics. The evaluation cell array includes n rows and m columns of evaluation cells arranged in a matrix, m common gate lines for the evaluation cells belonging to each column, and m common sources for the evaluation cells belonging to each column. A line, m common source sense lines for the evaluation cells belonging to each column, n common drain lines for the evaluation cells belonging to each row, and the common drain line is connected to a drain voltage according to a control signal. Alternatively, the third control means for setting the first voltage, the fourth control means for connecting and releasing the common drain line and the drain sense terminal according to the control signal, and the common according to the control signal. Fifth control means for setting the source line to the source voltage or source bias voltage, sixth control means for setting the common gate line to the gate voltage or the first voltage according to the control signal, and the control signal And a seventh control means for connecting and opening the common source sense line and the source sense terminal. The evaluation cell has a drain connected to the common drain line and a source connected to the common source line. A transistor to be measured, a first control means for switching a gate connection destination of the transistor to be measured between the common gate line and the first voltage according to a gate selection signal, and the transistor to be measured The source of the transistor under test is connected to the common source sense line when the gate of the transistor under test is connected to the common gate line; Gate is characterized in that is composed of a second control means for opening the source of 該被 measuring transistor when it is connected to the first voltage.
According to the present invention, a source bias voltage different from the source voltage applied to the source of the transistor under measurement can be applied to the source of the transistor under measurement belonging to a column other than the column to which the transistor under measurement to be evaluated belongs. Further, since the source sense terminal and the drain sense terminal are respectively connected to the source and drain of the transistor under measurement to be evaluated, the source voltage and the drain voltage can be accurately measured. Thereby, the measurement accuracy is increased.
In addition, since a plurality of evaluation cell arrays can be provided, the transistors under measurement belonging to a plurality of sets of evaluation cell arrays can be measured simultaneously, and the measurement speed is improved.
上記半導体評価回路において、前記第１制御手段は、一端が前記被測定トランジスタのゲートに接続され、他端が前記共通ゲート線に接続され、ゲート選択信号に応じて開閉状態が制御される第１スイッチと、一端が前記被測定トランジスタのゲートに接続され、他端に前記第１電圧が印加され、前記第１スイッチと異なる開閉状態に制御される第２スイッチと、を含み、前記第２制御手段は、一端が前記被測定トランジスタのソースに接続され、他端が前記共通ソースセンス線に接続され、前記第１スイッチと同じ開閉状態に制御される第３スイッチを含み、前記第３制御手段は、一端が各々の前記共通ドレイン線に接続され、他端が、前記ドレイン電圧が印加されるドレイン電圧印加端子に接続された複数の第４スイッチと、一端が各々の前記共通ドレイン線に接続され、他端に前記第１電圧が印加される複数の第５スイッチと、を含み、前記第４制御手段は、一端が各々の前記共通ドレイン線に接続され、他端が前記ドレインセンス端子に接続された複数の第６スイッチを含み、前記第５制御手段は、一端が各々の前記共通ソース線に接続され、他端が、前記ソース電圧が印加されるソース電圧印加端子に接続された複数の第７スイッチと、一端が各々の前記共通ソース線に接続され、他端が、前記ソースバイアス電圧が印加されるソースバイアス電圧印加端子に接続された複数の第８スイッチと、を含み、前記第６制御手段は、一端が各々の前記共通ゲート線に接続され、他端が、前記ゲート電圧が印加されるゲート電圧印加端子に接続された複数の第９スイッチと、一端が各々の前記共通ゲート線に接続され、他端に前記第１電圧が印加される複数の第１０スイッチと、を含み、前記第７制御手段は、一端が各々の前記共通ソースセンス線に接続され、他端がソースセンス端子に接続された複数の第１１スイッチを含むことを特徴とする。 In the semiconductor evaluation circuit, the first control means has a first end connected to the gate of the transistor under measurement, the other end connected to the common gate line, and a first open / closed state controlled according to a gate selection signal. A second switch that has one end connected to the gate of the transistor under measurement and the other end to which the first voltage is applied and is controlled to be in an open / closed state different from the first switch. The means includes a third switch having one end connected to the source of the transistor under measurement and the other end connected to the common source sense line and controlled to be in the same open / close state as the first switch. Has one end connected to each of the common drain lines, the other end connected to a drain voltage application terminal to which the drain voltage is applied, and one end connected to each of the fourth switches. A plurality of fifth switches connected to the common drain line and applied to the other end with the first voltage, and the fourth control means has one end connected to each common drain line and the other end Includes a plurality of sixth switches connected to the drain sense terminal, and the fifth control means has one end connected to each of the common source lines and the other end to which the source voltage is applied. A plurality of seventh switches connected to the terminals, and a plurality of eighth switches having one end connected to each of the common source lines and the other end connected to a source bias voltage application terminal to which the source bias voltage is applied. A plurality of ninth switches having one end connected to each of the common gate lines and the other end connected to a gate voltage application terminal to which the gate voltage is applied; one end A plurality of tenth switches connected to each of the common gate lines and applied with the first voltage to the other end, and the seventh control means has one end connected to each of the common source sense lines. And a plurality of eleventh switches having the other end connected to the source sense terminal.
上記半導体評価回路において、前記複数の第４スイッチと前記複数の第６スイッチは、前記共通ドレイン線の両端に各々接続されることを特徴とする。
この発明では、被測定トランジスタの何れが選択された場合であっても、共通ドレイン線に電流が流れない位置で電圧を測定する事ができる。従って、測定精度が高くなる。
In the semiconductor evaluation circuit, the plurality of fourth switches and the plurality of sixth switches are respectively connected to both ends of the common drain line.
In the present invention, the voltage can be measured at a position where no current flows through the common drain line, regardless of which of the transistors under measurement is selected. Therefore, the measurement accuracy is increased.
上記半導体評価回路において、前記複数の第１スイッチから第１１スイッチは、前記被測定トランジスタよりも耐圧が高いトランジスタで構成される事を特徴とする。
この発明では、スイッチを構成するトランジスタに起因するリーク電流を削減できる。
In the semiconductor evaluation circuit, the plurality of first to eleventh switches are constituted by transistors having a higher withstand voltage than the transistor under measurement.
According to the present invention, the leakage current caused by the transistors constituting the switch can be reduced.
上記半導体評価回路において、前記複数の第１スイッチから第１１スイッチは、ＮＭＯＳトランジスタであることを特徴とする。
この発明では、スイッチの面積を小さくする事が出来る。
In the semiconductor evaluation circuit, the plurality of first to eleventh switches are NMOS transistors.
In the present invention, the area of the switch can be reduced.
上記半導体評価回路において、前記第１電圧は接地電圧であり、前記ソースバイアス電圧は、前記接地電圧よりも高いことを特徴とする。
この発明では、評価対象の被測定トランジスタが属する列以外の列に属する非選択の被測定トランジスタのソースに接地電圧よりも高いソースバイアス電圧を印加し、ゲートを接地するので、それら非選択の被測定トランジスタのオフリーク電流を低減させることができる。また、それら非選択の被測定トランジスタのゲート−ドレイン間電圧差を大きくする必要がないため、リーク電流ＧｉＤＬとゲートリーク電流も低減させることができる。
In the semiconductor evaluation circuit, the first voltage is a ground voltage, and the source bias voltage is higher than the ground voltage.
In the present invention, the source bias voltage higher than the ground voltage is applied to the source of the non-selected transistor under measurement belonging to a column other than the column to which the transistor under measurement to be evaluated belongs, and the gate is grounded. The off-leakage current of the measurement transistor can be reduced. Further, since it is not necessary to increase the voltage difference between the gate and the drain of these non-selected transistors under measurement, the leakage current GiDL and the gate leakage current can also be reduced.
上記半導体評価回路において、前記評価セルアレイに属する評価対象の被測定トランジスタに前記ゲート電圧と、前記ソース電圧と、前記ドレイン電圧とを印加する事を特徴とする。
この発明では、評価対象の被測定トランジスタのみに電圧を印加して評価する事が出来る。
In the semiconductor evaluation circuit, the gate voltage, the source voltage, and the drain voltage are applied to a transistor to be measured belonging to the evaluation cell array.
In the present invention, evaluation can be performed by applying a voltage only to the transistor under measurement to be evaluated.
上記半導体評価回路において、前記評価セルアレイに属する全ての被測定トランジスタに前記ゲート電圧と、前記ソース電圧と、前記ドレイン電圧とを同時に印加する事を特徴とする。
この発明では、全ての被測定トランジスタに同時に電圧を印加出来るので、ストレステストを行う事が出来る。
In the semiconductor evaluation circuit, the gate voltage, the source voltage, and the drain voltage are simultaneously applied to all the transistors under measurement belonging to the evaluation cell array.
In the present invention, since a voltage can be simultaneously applied to all the transistors under measurement, a stress test can be performed.
上記半導体評価回路において、前記複数の第１スイッチから第１１スイッチを全て開放して、該複数の第１スイッチから第１１スイッチのリーク電流を測定する事を特徴とする。
この発明では、全ての被測定トランジスタに電圧が印加されないので、スイッチのリーク電流のみを測定する事ができる。
In the semiconductor evaluation circuit, all the eleventh switches from the plurality of first switches are opened, and the leakage currents of the eleventh switches from the plurality of first switches are measured.
In the present invention, since no voltage is applied to all the transistors under measurement, only the leakage current of the switch can be measured.
本発明によれば、評価対象のトランジスタが属する列以外の列に属する非選択のトランジスタのソースに微小のソースバイアス電圧を印加し、ゲートに接地電圧を印加するようにしたので、それら非選択のトランジスタのオフリーク電流とリーク電流ＧｉＤＬとゲートリーク電流を低減させることができる。従って、大規模な半導体素子を高精度に測定できる半導体評価回路を実現出来る。 According to the present invention, the minute source bias voltage is applied to the source of the non-selected transistor belonging to the column other than the column to which the transistor to be evaluated belongs, and the ground voltage is applied to the gate. The off-leak current, leak current GiDL, and gate leak current of the transistor can be reduced. Therefore, a semiconductor evaluation circuit capable of measuring a large-scale semiconductor element with high accuracy can be realized.
＜第１の実施形態＞
以下、図２から図４を参照して本発明の第１の実施形態について説明する。
図２は、本発明の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
同図において、１−１１，２−１１，３−１１，１−１ｍ，２−１ｍ，３−１ｍ，１−ｎ１，２−ｎ１，３−ｎ１，１−ｎｍ，２−ｎｍ，３−ｎｍ、５−１，５−ｎ，７−１，７−ｍはトランジスタ、４−１，４−ｎ，６−１，６−ｎ，８−１，８−ｍ，９−１，９−ｎ，１０−１，１０−ｎ，１１−１，１１−ｎはスイッチ、ＤＵＴ１１，ＤＵＴ１ｍ，ＤＵＴｎ１，ＤＵＴｎｍは被測定トランジスタ、３０−１，３０−ｎはインバータである。
<First Embodiment>
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.
FIG. 2 is a circuit diagram of the DMA-TEG according to the embodiment of the present invention.
In the figure, 1-1-1, 21-1, 3-11, 1-1m, 2-1m, 3-1m, 1-n1, 2-n1, 3-n1, 1-nm, 2-nm, 3- nm, 5-1, 5-n, 7-1, 7-m are transistors, 4-1, 4-n, 6-1, 6-n, 8-1, 8-m, 9-1, 9- n, 10-1, 10-n, 11-1, 11-n are switches, DUT11, DUT1m, DUTn1, DUTnm are transistors to be measured, and 30-1, 30-n are inverters.
このＤＭＡ−ＴＥＧは、被測定トランジスタを含む基本ユニットがｎ行ｍ列（ｍ，ｎは正の整数）のマトリックスを構成するが、理解を容易にするためにマトリックスの４隅の評価セルのみを図示している。また、被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍは耐圧が低い例えば１Ｖ系の微細トランジスタであり、これら以外のスイッチ等は耐圧が高い例えば３Ｖ系のトランジスタから構成される。 In this DMA-TEG, a basic unit including a transistor to be measured forms a matrix of n rows and m columns (m and n are positive integers), but only evaluation cells at four corners of the matrix are provided for easy understanding. It is shown. The transistors under test DUT11 to DUTnm are, for example, 1V type fine transistors with low breakdown voltage, and the other switches are composed of, for example, 3V type transistors with high breakdown voltage.
共通ドレイン線Ｄ１には被測定トランジスタＤＵＴ１１とＤＵＴ１ｍのドレインが共通接続される。また、共通ドレイン線Ｄｎには被測定トランジスタＤＵＴｎ１，ＤＵＴｎｍのドレインが共通接続される。 The drains of the transistors DUT11 and DUT1m to be measured are commonly connected to the common drain line D1. Further, the drains of the transistors under test DUTn1 and DUTnm are commonly connected to the common drain line Dn.
また、被測定トランジスタＤＵＴ１１のソースはドレイン線Ｄ１，Ｄｎと直交する共通ソース線Ｓ１に接続されると共に、トランジスタ３−１１（第３スイッチ）を介して共通ソースセンス線Ｓｓ１に接続される。同様に、被測定トランジスタＤＵＴｎ１のソースは共通ソース線Ｓ１に接続されると共に、トランジスタ３−ｎ１（第３スイッチ）を介して共通ソースセンス線Ｓｓ１に接続される。 The source of the transistor under test DUT11 is connected to the common source line S1 orthogonal to the drain lines D1 and Dn, and is connected to the common source sense line Ss1 via the transistor 3-11 (third switch). Similarly, the source of the transistor under test DUTn1 is connected to the common source line S1, and is also connected to the common source sense line Ss1 via the transistor 3-n1 (third switch).
また、被測定トランジスタＤＵＴ１ｍのソースはドレイン線Ｄ１，Ｄｎと直交する共通ソース線Ｓｍに接続されると共に、トランジスタ３−１ｍを介して共通ソースセンス線Ｓｓｍに接続される。同様に、被測定トランジスタＤＵＴｎｍのソースは共通ソース線Ｓｍに接続されると共に、トランジスタ３−ｎｍを介して共通ソースセンス線Ｓｓｍに接続される。 The source of the transistor under test DUT1m is connected to the common source line Sm orthogonal to the drain lines D1 and Dn, and is connected to the common source sense line Ssm via the transistor 3-1m. Similarly, the source of the transistor under test DUTnm is connected to the common source line Sm and also connected to the common source sense line Ssm via the transistor 3-nm.
さらに、被測定トランジスタＤＵＴ１１のゲートは選択時オンとなるトランジスタ１−１１（第１スイッチ）を介して共通ゲート線Ｇ１に接続され、また、非選択時オンとなるトランジスタ２−１１（第２スイッチ）を介して接地される。同様に、被測定トランジスタＤＵＴｎ１のゲートは選択時オンとなるトランジスタ１−ｎ１（第１スイッチ）を介して共通ゲート線Ｇ１に接続され、また、非選択時オンとなるトランジスタ２−ｎ１（第２スイッチ）を介して接地される。 Further, the gate of the transistor under test DUT11 is connected to the common gate line G1 via the transistor 1-11 (first switch) which is turned on when selected, and the transistor 2-11 (second switch which is turned on when not selected). ) To ground. Similarly, the gate of the transistor DUTn1 to be measured is connected to the common gate line G1 via the transistor 1-n1 (first switch) that is turned on when selected, and the transistor 2-n1 (second transistor) that is turned on when not selected. It is grounded via a switch.
同様に、被測定トランジスタＤＵＴ１ｍのゲートは選択時オンとなるトランジスタ１−１ｍを介して共通ゲート線Ｇｍに接続され、また、非選択時オンとなるトランジスタ２−１ｍを介して接地される。さらに、被測定トランジスタＤＵＴｎｍのゲートは選択時オンとなるトランジスタ１−ｎｍを介して共通ゲート線Ｇｍに接続され、また、非選択時オンとなるトランジスタ２−ｎｍを介して接地される。 Similarly, the gate of the transistor DUT1m to be measured is connected to the common gate line Gm via the transistor 1-1m that is turned on when selected, and is grounded via the transistor 2-1m that is turned on when not selected. Further, the gate of the transistor DUTnm to be measured is connected to the common gate line Gm via the transistor 1-nm which is turned on when selected, and is grounded via the transistor 2-nm which is turned on when not selected.
さらに、トランジスタ１−１１，３−１１，１−１ｍ，３−１ｍのゲートは、ゲート選択信号（Gate Sel-1）に共通接続される。また、ゲート選択信号（Gate Sel-1）はインバータ３０−１に入力され、インバータ３０−１の出力はトランジスタ２−１１，２−１ｍのゲートに共通接続される。 Furthermore, the gates of the transistors 1-11, 3-11, 1-1m, and 3-1m are commonly connected to a gate selection signal (Gate Sel-1). The gate selection signal (Gate Sel-1) is input to the inverter 30-1, and the output of the inverter 30-1 is commonly connected to the gates of the transistors 2-11 and 2-1m.
同様にトランジスタ１−ｎ１，３−ｎ１，１−ｎｍ，３−ｎｍのゲートは、ゲート選択信号（Gate Sel-n）に共通接続される。また、ゲート選択信号（Gate Sel-n）はインバータ３０−ｎに入力され、インバータ３０−ｎの出力はトランジスタ２−ｎ１，２−ｎｍのゲートに共通接続される。 Similarly, the gates of the transistors 1-n1, 3-n1, 1-nm, and 3-nm are commonly connected to a gate selection signal (Gate Sel-n). The gate selection signal (Gate Sel-n) is input to the inverter 30-n, and the output of the inverter 30-n is commonly connected to the gates of the transistors 2-n1 and 2-nm.
上述した被測定トランジスタＤＵＴ１１、トランジスタ１−１１，２−１１，３−１１は、基本ユニット（評価セル）Ｕｎｉｔ１−１を構成する。この基本ユニットＵｎｉｔ１−１がｎ行ｍ列のマトリックス状に配列されて評価セルアレイが構成される。また、スイッチとして機能するトランジスタ１−１１，２−１１，３−１１は、基本ユニットＵｎｉｔ１−１の面積を出来るだけ小さくするためＮＭＯＳトランジスタのみで構成している。
そして、この評価セルアレイに以下の構成を更に備えて本実施形態に係るＤＭＡ−ＴＥＧが構成される。
The above-described measured transistor DUT11 and transistors 1-11, 21-11, and 3-11 constitute a basic unit (evaluation cell) Unit1-1. The basic units Unit1-1 are arranged in a matrix of n rows and m columns to constitute an evaluation cell array. Further, the transistors 1-11, 11-11 and 3-11 functioning as switches are composed of only NMOS transistors in order to reduce the area of the basic unit Unit1-1 as much as possible.
The evaluation cell array further includes the following configuration to configure the DMA-TEG according to the present embodiment.
共通ドレイン線Ｄ１，Ｄｎは、被評価トランジスタＤＵＴ１１側においてそれぞれスイッチ４−１，４−ｎ（第４スイッチ）を介してドレインフォース線ＤＦに共通接続され、ドレインフォース線ＤＦはドレインフォース端子（Drain Force；ドレイン電圧印加端子）に接続される。このドレインフォース端子（Drain Force）には、ドレイン電圧が印加される。 The common drain lines D1 and Dn are connected in common to the drain force line DF via switches 4-1 and 4-n (fourth switches) on the evaluated transistor DUT11 side, and the drain force line DF is connected to the drain force terminal (Drain). Force; drain voltage application terminal). A drain voltage is applied to the drain force terminal (Drain Force).
また、共通ドレイン線Ｄ１，Ｄｎは、被評価トランジスタＤＵＴ１ｍ側においてそれぞれトランジスタ５−１，５−ｎ（第５スイッチ）を介して接地されると共に、それぞれスイッチ６−１，６−ｎ（第６スイッチ）を介してドレインセンス線ＤＳに共通接続され、ドレインセンス線ＤＳはドレインセンス端子（Drain Sense）に共通接続される。 The common drain lines D1 and Dn are grounded via the transistors 5-1 and 5-n (fifth switch) on the transistor under test DUT1m side, and the switches 6-1 and 6-n (sixth switch). The drain sense line DS is commonly connected via a switch), and the drain sense line DS is commonly connected to a drain sense terminal (Drain Sense).
また、共通ソース線Ｓ１，Ｓｎは、それぞれスイッチ１１−１，１１−ｍ（第７スイッチ）を介してソースフォース線ＳＦに共通接続され、ソースフォース線ＳＦは電流計２０の一端に接続される。電流計２０の他端はソースフォース端子（Source Force；ソース電圧印加端子）に接続される。このソースフォース端子（Source Force）には、ソース電圧が印加される。
The common source lines S1 and Sn are connected in common to the source force line SF via switches 11-1 and 11-m (seventh switch), respectively, and the source force line SF is connected to one end of the
また、共通ソース線Ｓ１，Ｓｎは、それぞれスイッチ８−１，８−ｍ（第８スイッチ）を介してソースバイアス線ＳＢに共通接続され、ソースバイアス線ＳＢはソースバイアス端子（Source Bias；ソースバイアス印加端子）に共通接続される。このソースバイアス端子（Source Bias）には、ソースバイアス電圧が印加される。 The common source lines S1 and Sn are connected in common to the source bias line SB via switches 8-1 and 8-m (eighth switches), respectively. The source bias line SB is a source bias terminal (Source Bias). Common terminal). A source bias voltage is applied to the source bias terminal (Source Bias).
さらに、共通ソースセンス線Ｓｓ１，Ｓｓｍは、それぞれスイッチ９−１，９−ｍ（第１１スイッチ）を介してソースセンス線ＳＳに共通接続され、ソースセンス線ＳＳはソースセンス端子（Source Sense）に共通接続される。 Further, the common source sense lines Ss1 and Ssm are connected in common to the source sense line SS via switches 9-1 and 9-m (11th switch), respectively, and the source sense line SS is connected to the source sense terminal (Source Sense). Commonly connected.
また、共通ゲート線Ｇ１，Ｇｍは、それぞれスイッチ１０−１，１０−ｍ（第９スイッチ）を介してゲートフォース線ＧＦに共通接続され、ゲートフォース線ＧＦはゲートフォース端子（Gate Force；ゲート電圧印加端子）に接続される。このゲートフォース端子（Gate Force）には、ゲート電圧が印加される。また、共通ゲート線Ｇ１，Ｇｍは、それぞれトランジスタ７−１，７−ｍ（第１０スイッチ）を介して接地される。 The common gate lines G1 and Gm are connected in common to the gate force line GF via switches 10-1 and 10-m (9th switch), respectively. The gate force line GF is a gate force terminal (Gate Force). Application terminal). A gate voltage is applied to the gate force terminal (Gate Force). The common gate lines G1 and Gm are grounded via transistors 7-1 and 7-m (tenth switch), respectively.
図示されていない評価セルに対しても上記と同様の接続がなされ、このＤＭＡ−ＴＥＧは評価セルアレイの各列に属する評価セル用のｍ本の共通ゲート線と、各列に属する評価セル用のｍ本の共通ソース線と、各列に属する評価セル用のｍ本の共通ソースセンス線と、各行に属する評価セル用のｎ本の共通ドレイン線とを備える。 Connections similar to the above are also made for evaluation cells not shown in the figure, and this DMA-TEG has m common gate lines for evaluation cells belonging to each column of the evaluation cell array, and evaluation cells belonging to each column. m common source lines, m common source sense lines for evaluation cells belonging to each column, and n common drain lines for evaluation cells belonging to each row.
なお、上記トランジスタ１−１１〜１−ｎｍ，２−１１〜２−ｎｍ，３−１１〜３−ｎｍ，５−１〜５−ｎ，７−１〜７−ｍ、スイッチ４−１〜４−ｎ，６−１〜６−ｎ、８−１〜８−ｍ，９−１〜９−ｎ，１０−１〜１０−ｎ，１１−１〜１１−ｎは、それぞれ図示しないデコーダから出力される制御信号によって開閉状態が制御される。デコーダを含んだ全体構成については後述する。 The transistors 1-11 to 1-nm, 2-11 to 2-nm, 3-11 to 3-nm, 5-1 to 5-n, 7-1 to 7-m, and switches 4-1 to 4 are used. -N, 6-1 to 6-n, 8-1 to 8-m, 9-1 to 9-n, 10-1 to 10-n, and 11-1 to 11-n are output from a decoder (not shown). The open / close state is controlled by the control signal. The overall configuration including the decoder will be described later.
ここで、上記トランジスタ１−１１〜１−ｎｍ，２−１１〜２−ｎｍとデコーダは、本発明における第１制御手段として機能し、上記トランジスタ３−１１〜３−ｎｍとデコーダは、本発明における第２制御手段として機能する。
また、上記トランジスタスイッチ４−１〜４−ｎ，５−１〜５−ｎとデコーダは、本発明における第３制御手段として機能し、上記スイッチ６−１〜６−ｎとデコーダは、本発明における第４制御手段として機能する。さらに、上記スイッチ８−１〜８−ｍ，１１−１〜１１−ｍは、本発明における第５制御手段として機能し、上記スイッチ１０−１〜１０−ｍとトランジスタ７−１〜７−ｍとデコーダは、本発明における第６制御手段として機能する。また、上記スイッチ９−１〜９−ｍとデコーダは、本発明における第７制御手段として機能する。
Here, the transistors 1-11 to 1-nm, 2-11 to 2-nm and the decoder function as the first control means in the present invention, and the transistors 3-11 to 3-nm and the decoder are the present invention. Functions as the second control means.
The transistor switches 4-1 to 4-n, 5-1 to 5-n and the decoder function as third control means in the present invention, and the switches 6-1 to 6-n and the decoder are connected to the present invention. Functions as the fourth control means. Further, the switches 8-1 to 8-m and 11-1 to 11-m function as fifth control means in the present invention, and the switches 10-1 to 10-m and the transistors 7-1 to 7-m. And the decoder function as sixth control means in the present invention. The switches 9-1 to 9-m and the decoder function as seventh control means in the present invention.
次に、図３を参照してこのＤＭＡ−ＴＥＧの動作を説明する。
以下、被測定トランジスタＤＵＴ１１を評価対象として選択する場合を考える。まず、スイッチ４−１，９−１，１０−１，１１−１が図示しないデコーダにより選択されてオンする。また、ゲート選択信号（Gate Sel-1）がハイレベル（図中に示した“１”）に設定されトランジスタ１−１１，３−１１がオンし、ゲートにローレベル“０”が印加されるトランジスタ２−１１がオフする。また、スイッチ７−１、８−１はオフに制御される。
Next, the operation of this DMA-TEG will be described with reference to FIG.
Hereinafter, a case where the transistor under test DUT11 is selected as an evaluation target will be considered. First, the switches 4-1, 9-1, 10-1, and 11-1 are selected and turned on by a decoder (not shown). Further, the gate selection signal (Gate Sel-1) is set to the high level (“1” shown in the figure), the transistors 1-11 and 3-11 are turned on, and the low level “0” is applied to the gate. The transistor 2-11 is turned off. The switches 7-1 and 8-1 are controlled to be off.
また、ドレインフォース端子（Drain Force）には図示しない電源により１Ｖが印加され、ゲートフォース端子（Gate Force）には図示しない電源により１Ｖが印加され、ソースフォース端子（Source Force）には図示しない電源により０Ｖが印加される。これにより、共通ゲート線Ｇ１に１Ｖ、共通ドレイン線Ｄ１に１Ｖ，共通ソース線Ｓ１にＶｓｓ（０Ｖ；第１電圧）が印加される。 Further, 1 V is applied to the drain force terminal (Drain Force) by a power source (not shown), 1 V is applied to the gate force terminal (Gate Force) by a power source (not shown), and a power source (not shown) is applied to the source force terminal (Source Force). Thus, 0V is applied. As a result, 1 V is applied to the common gate line G1, 1 V is applied to the common drain line D1, and Vss (0 V; first voltage) is applied to the common source line S1.
また、ソースフォース端子（Source Force）に印加される電圧が０Ｖであっても、共通ソース線Ｓ１とスイッチ１１−１とが有する抵抗成分を介して被測定トランジスタＤＵＴ１１のソースからソースフォース端子（Source Force）に電流が流れることで、被測定トランジスタＤＵＴ１１のソース電圧に０Ｖからの浮きが生じる。ここで、共通ソースセンス線Ｓｓ１にはトランジスタ３−１１を介して被測定トランジスタＤＵＴ１１のソース電圧が印加されるので、そのソース電圧をソースセンス端子（Source Sense）に接続される図示しない電圧計で検知し、検知された電圧を基にソースフォース端子（Source Force）に接続される図示しない電源の電圧を調整して被測定トランジスタＤＵＴ１１のソース電圧を正確に０Ｖに設定できる（ケルビン測定）。
そして、電流計２０を用いて被測定トランジスタＤＵＴ１１に流れる電流が測定される。
Even if the voltage applied to the source force terminal (Source Force) is 0V, the source of the transistor DUT11 to be measured (Source Force terminal (Source) via the resistance component of the common source line S1 and the switch 11-1). Force) causes the source voltage of the transistor under test DUT11 to float from 0V. Here, since the source voltage of the transistor under test DUT11 is applied to the common source sense line Ss1 via the transistor 3-11, the source voltage is connected to a source sense terminal (Source Sense) by a voltmeter (not shown). The voltage of a power source (not shown) connected to the source force terminal (Source Force) is adjusted based on the detected voltage, and the source voltage of the
Then, the current flowing through the transistor under
また、同様の手法により、被測定トランジスタＤＵＴ１１のドレイン電圧をドレインセンス端子（Drain Sense）に接続される図示しない電圧計で検知し、検知された電圧を基にドレインフォース端子（Drain Force）に接続される図示しない電源の電圧を調整して被測定トランジスタＤＵＴ１１のドレイン電圧を正確に１Ｖに設定できる。
In the same way, the drain voltage of the transistor under test DUT11 is detected by a voltmeter (not shown) connected to the drain sense terminal (Drain Sense) and connected to the drain force terminal (Drain Force) based on the detected voltage. The drain voltage of the
なお、ドレインセンス端子（Drain Sense）は、共通ドレイン線Ｄ１の配線抵抗によって電圧降下が発生しても被測定トランジスタＤＵＴ１１のドレイン電圧を正確に検知できるようにするため、ドレインフォース端子（Drain Force）の反対側に配置される。この配置によって、被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍの何れを選択した場合であっても正確にドレイン電圧を検知できる。 The drain sense terminal (Drain Sense) is a drain force terminal (Drain Force) in order to accurately detect the drain voltage of the transistor under test DUT11 even if a voltage drop occurs due to the wiring resistance of the common drain line D1. It is arranged on the opposite side. With this arrangement, the drain voltage can be accurately detected regardless of which of the transistors under measurement DUT11 to DUT1m is selected.
次に、非選択である被測定トランジスタＤＵＴ１ｍについて説明する。図示しないデコーダによりスイッチ１０−ｍがオフに、スイッチ７−ｍがオンに制御されるため、共通ゲート線Ｇｍは０Ｖとなる。また、前述のゲート選択信号（Gate Sel-1）によりトランジスタ１−１ｍはオンであり、トランジスタ２−１ｍはオフであるため、被測定トランジスタＤＵＴ１ｍのゲートには０Ｖが印加され、オフとなる。 Next, the transistor DUT1m that is not selected will be described. Since the switch 10-m is turned off and the switch 7-m is turned on by a decoder (not shown), the common gate line Gm becomes 0V. Further, since the transistor 1-1m is turned on and the transistor 2-1m is turned off by the gate selection signal (Gate Sel-1), 0V is applied to the gate of the transistor DUT1m to be measured, and the transistor is turned off.
ここで、スイッチ１１−ｍはオフ、スイッチ８−ｍはオンであるため、共通ソース線Ｓｍにはソースバイアス端子（Source Bias）に接続された図示しない電源によって０．３Ｖが印加され、被測定トランジスタＤＵＴ１ｍのゲート−ソース間電圧差は−０．３Ｖとなり、オフリークが削減される。
なお、ソースバイアス端子（Source Bias）に印加する電圧は、リーク電流が発生しない電圧に調整される。
また、トランジスタ３−１ｍはオンであるが、スイッチ９−ｍはオフであるのでソースセンス端子（Source Sense）には影響を与えない。
Here, since the switch 11-m is off and the switch 8-m is on, 0.3 V is applied to the common source line Sm by a power source (not shown) connected to the source bias terminal (Source Bias). The voltage difference between the gate and the source of the transistor DUT1m becomes −0.3V, and off-leakage is reduced.
Note that the voltage applied to the source bias terminal (Source Bias) is adjusted to a voltage at which no leakage current occurs.
Further, although the transistor 3-1m is on, the switch 9-m is off, so that the source sense terminal (Source Sense) is not affected.
続いて、非選択である被測定トランジスタＤＵＴｎ１について説明する。図示しないデコーダによりゲート選択信号（Gate Sel-n）がローレベル“０”に制御されるので、トランジスタ１−ｎ１がオフし、トランジスタ２−ｎ１がオンする。従って、被測定トランジスタＤＵＴｎ１のゲートには０Ｖが印加される。また、スイッチ４−ｎがオフ、スイッチ６−ｎがオフ、トランジスタ５−ｎがオンに制御されるので、共通ドレイン線Ｄｎが０Ｖとなる。従って、被測定トランジスタＤＵＴｎ１は完全にオフとなり、リーク電流は生じない。 Next, the transistor DUTn1 that is not selected will be described. Since the gate selection signal (Gate Sel-n) is controlled to a low level “0” by a decoder (not shown), the transistor 1-n1 is turned off and the transistor 2-n1 is turned on. Accordingly, 0 V is applied to the gate of the transistor under test DUTn1. Further, since the switch 4-n is turned off, the switch 6-n is turned off, and the transistor 5-n is turned on, the common drain line Dn becomes 0V. Therefore, the transistor under test DUTn1 is completely turned off and no leakage current is generated.
次に、非選択である被測定トランジスタＤＵＴｎｍについて説明する。トランジスタ１−ｎｍ，３−ｎｍはオフ、トランジスタ２−ｎｍはオン、スイッチ４−ｎはオフ、スイッチ６−ｎ，８−ｍはオン、トランジスタ５−ｎはオンであるので、被測定トランジスタＤＵＴｎｍのゲートは０Ｖ、ドレインは０Ｖ、ソースは０．３Ｖとなる。この条件下では、オフリークが図中に矢印で示した経路３００に沿って逆流する可能性があるが、ドレイン電圧が０．３Ｖ程度ではオフリークも非常に少なく、また、オフリークがあってもスイッチ５−ｎを介してＶＳＳに流れるので、ドレインセンス端子（Ｄｒａｉｎ Ｓｅｎｓｅ）には流れず、測定精度に影響を与えない。
Next, the transistor DUTnm that is not selected will be described. Since the transistors 1-nm and 3-nm are off, the transistor 2-nm is on, the switch 4-n is off, the switches 6-n and 8-m are on, and the transistor 5-n is on, the measured transistor DUTnm The gate is 0V, the drain is 0V, and the source is 0.3V. Under this condition, there is a possibility that off-leakage flows backward along the
上述した構成では、同一の行に属する被測定トランジスタのソースはソース毎にケルビン測定を行える構成として、ドレインは共通ドレイン線を利用してケルビン測定を行える構成としていている（４端子ケルビン測定）。ゲートはケルビン測定を行なわないが、共通ゲート線に流れる電流はゲートリーク電流のみであり、その大きさは無視できるので特に問題はない。また、ドレインに大電流が流れるとレイアウトの場所依存性が出てくるが、静特性を測定する場合には、ＭＯＳトランジスタの特性上、５極管特性（飽和領域での特性）はドレイン電圧依存性が非常に小さくなるので、測定誤差は小さくなり大きな問題とはならない。
上述した４端子ケルビン測定を用いて被測定トランジスタＤＵＴ１１のドレイン電圧とソース電圧を正確に設定できるので、測定精度が向上する。
In the above-described configuration, the source of the transistors under measurement belonging to the same row is configured to perform Kelvin measurement for each source, and the drain is configured to perform Kelvin measurement using a common drain line (4-terminal Kelvin measurement). The gate does not perform Kelvin measurement, but the current flowing through the common gate line is only the gate leakage current, and its magnitude can be ignored, so there is no particular problem. In addition, when a large current flows through the drain, the layout depends on the location. However, when measuring static characteristics, the pentode characteristics (characteristics in the saturation region) depend on the drain voltage due to the characteristics of the MOS transistor. Therefore, the measurement error is small and not a big problem.
Since the drain voltage and the source voltage of the
このような構成のＤＭＡ−ＴＥＧを用いれば、微細トランジスタのオフリークが対策出来、３端子ケルビン測定を行う事が出来、ゲートリーク電流及びリーク電流ＧｉＤＬが対策出来るので、高精度な測定が行える大規模ＤＭＡ−ＴＥＧが提供できる。 By using the DMA-TEG having such a configuration, it is possible to take measures against off-leakage of a fine transistor, perform three-terminal Kelvin measurement, and take measures against gate leakage current and leakage current GiDL. DMA-TEG can be provided.
図４には、デコーダを含めたＤＭＡ−ＴＥＧの全回路図を示す。
このＤＭＡ−ＴＥＧは、図２に示した回路に、アドレスバッファ（Address Buffer）と、Xアドレス用プリデコーダ（Pre Dec(X)）と、Yアドレス用プリデコーダ（Pre Dec(Y)）と、Xアドレス用メインデコーダ（Main Dec(X)）と、Yアドレス用メインデコーダ（Main Dec(Y)）と、パッド（AX0〜AX8, AY0〜AY8, Drain Force, Drain Source, Source Force, Source Sense, Gate, GND, Source Bias, DUT Sub, 3V Tr Sub, VDD(3V), VSS(3V)）とを加えて構成される。Xアドレス用メインデコーダ（Main Dec(X)）は、デコーダＭＤＸ１〜ＭＤＸ５１２により構成され、Yアドレス用メインデコーダ（Main Dec(Y)）はデコーダＭＤＹ１〜ＭＤＵ５１２により構成される。また、このＤＭＡ−ＴＥＧは基本ユニットＵｎｉｔ１−１〜Ｕｎｉｔ５１２−５１２からなる５１２×５１２の評価セルアレイを構成する。
FIG. 4 shows an overall circuit diagram of the DMA-TEG including the decoder.
The DMA-TEG includes an address buffer (Address Buffer), an X address predecoder (Pre Dec (X)), a Y address predecoder (Pre Dec (Y)), and a circuit shown in FIG. X address main decoder (Main Dec (X)), Y address main decoder (Main Dec (Y)), pads (AX0 to AX8, AY0 to AY8, Drain Force, Drain Source, Source Force, Source Sense, Gate, GND, Source Bias, DUT Sub, 3V Tr Sub, VDD (3V), VSS (3V)). The X address main decoder (Main Dec (X)) is composed of decoders MDX1 to MDX512, and the Y address main decoder (Main Dec (Y)) is composed of decoders MDY1 to MDU512. The DMA-TEG constitutes a 512 × 512 evaluation cell array composed of basic units Unit1-1 to Unit512-512.
パッドから９本のＸアドレス信号ＡＸ０〜ＡＸ８と、９本のＹアドレス信号ＡＹ０〜ＡＹ８がそれぞれアドレスバッファ（Address Buffer）を介してXアドレス用プリデコーダ（Pre Dec(X)）と、Yアドレス用プリデコーダ（Pre Dec(Y)）に入力される。そして、Xアドレス用プリデコーダ（Pre Dec(X)）から出力される信号はXアドレス用メインデコーダ（Main Dec(X)）に入力され、Xアドレス用メインデコーダ（Main Dec(X)）から出力される制御信号が各スイッチを制御する。同様にして、Ｙアドレス用プリデコーダ（Pre Dec(Y)）から出力される信号はYアドレス用メインデコーダ（Main Dec(Y)）に入力され、Yアドレス用メインデコーダ（Main Dec(Y)）から出力される制御信号が各スイッチを制御する。
このＤＭＡ−ＴＥＧは５１２Ｋ個の被測定トランジスタから構成され大規模でありながら、評価対象外の被測定トランジスタからのリーク電流が少なく、４端子ケルビン測定が可能であるために高精度な測定が行える。
Nine X address signals AX0 to AX8 and nine Y address signals AY0 to AY8 from the pad are respectively sent to an X address predecoder (Pre Dec (X)) and a Y address via an address buffer (Address Buffer). It is input to the predecoder (Pre Dec (Y)). The signal output from the X address predecoder (Pre Dec (X)) is input to the X address main decoder (Main Dec (X)) and output from the X address main decoder (Main Dec (X)). The control signal to be controlled controls each switch. Similarly, the signal output from the Y address predecoder (Pre Dec (Y)) is input to the Y address main decoder (Main Dec (Y)), and the Y address main decoder (Main Dec (Y)). A control signal output from each controls each switch.
Although this DMA-TEG is composed of 512K transistors to be measured and is large-scale, there is little leakage current from the transistors to be measured that are not to be evaluated, and 4-terminal Kelvin measurement is possible, so high-precision measurement can be performed. .
＜第２の実施形態＞
次に、図５から図１３を参照して本発明の第２の実施形態について説明する。
図５は、図４のＤＭＡ−ＴＥＧにテストモードを追加するための回路である。
同図（ａ）に示すテストモードに対応したアドレスバッファ回路は、図４のＤＭＡ−ＴＥＧにおけるＸアドレス信号ＡＸ０〜ＡＸ８，ＡＹ０〜ＡＹ８が入力されるアドレスバッファ（Address Buffer）と置換される。
また、同図（ｂ）に示したテスト信号入力回路が２つ追加される。
<Second Embodiment>
Next, a second embodiment of the present invention will be described with reference to FIGS.
FIG. 5 is a circuit for adding a test mode to the DMA-TEG of FIG.
The address buffer circuit corresponding to the test mode shown in FIG. 4A is replaced with an address buffer to which X address signals AX0 to AX8 and AY0 to AY8 are input in the DMA-TEG of FIG.
In addition, two test signal input circuits shown in FIG.
テスト信号ＴＥＳＴ１，ＴＥＳＴ２は、２つのテスト信号入力回路にそれぞれ入力され、反転テスト信号ＴＥＳＴ１Ｂ，ＴＥＳＴ２Ｂがそれぞれ出力される。この反転テスト信号ＴＥＳＴ１Ｂ，ＴＥＳＴ２Ｂは、上述したテストモードに対応したアドレスバッファ回路の全てに入力される。 Test signals TEST1 and TEST2 are input to two test signal input circuits, respectively, and inverted test signals TEST1B and TEST2B are output, respectively. The inverted test signals TEST1B and TEST2B are input to all the address buffer circuits corresponding to the test mode described above.
次に、このテスト回路が追加されたＤＭＡ−ＴＥＧの動作を表１、表２を参照して説明する。
まず、表１に示すように、テスト信号ＴＥＳＴ１＝ＴＥＳＴ２＝‘０’の時はノーマルモードであり、第１の実施形態で説明した通常のＤＭＡ−ＴＥＧとして動作する。
また、テスト信号ＴＥＳＴ１＝‘１’，ＴＥＳＴ２＝‘０’の時は、アドレスバッファ出力信号ａｘｉ、ａｘｉｂはともに‘１’となり、図４に示したＤＭＡ−ＴＥＧの被評価トランジスタは全選択状態となる。
Next, the operation of the DMA-TEG to which this test circuit is added will be described with reference to Tables 1 and 2.
First, as shown in Table 1, when the test signal TEST1 = TEST2 = '0', it is in the normal mode and operates as the normal DMA-TEG described in the first embodiment.
When the test signals TEST1 = "1" and TEST2 = "0", the address buffer output signals axi and axib are both "1", and the DMA-TEG evaluated transistors shown in FIG. Become.
一方、テスト信号ＴＥＳＴ２＝‘１’の時は、テスト信号ＴＥＳＴ１の状態にかかわらず、アドレスバッファ出力ａｘｉ、ａｘｉｂはともに‘０’となり、図４に示したＤＭＡ−ＴＥＧの被評価トランジスタは全非選択状態となる。 On the other hand, when the test signal TEST2 = “1”, the address buffer outputs axi and axib are both “0” regardless of the state of the test signal TEST1, and the DMA-TEG evaluated transistors shown in FIG. Selected state.
ここで、全選択状態のときに、図４に示したゲートフォースパッド(Gate Force)、ドレインフォースパッド（Drain Force）、ソースフォースパッド（Source Force）を介して被測定トランジスタに電圧を印加する事により、ストレステストを行う事ができる。 Here, in the fully selected state, a voltage is applied to the transistor under measurement via the gate force pad (Gate Force), drain force pad (Drain Force), and source force pad (Source Force) shown in FIG. It is possible to perform a stress test.
表２は、被測定トランジスタのゲートをＧＦ、ドレインをＤＦ、ソースをＳＦとして、それらに印加する電圧とストレステストモードとの関係を記載している。具体的には、ゲートストレスモード、ドレインストレスモード１、ドレインストレスモード２の何れかを選択して表２に示す様に電圧を印加すると、その電圧が全ての被測定トランジスタＤＵＴに同時に印加され、短時間でストレステストを行うことが出来る。
また、ＴＥＳＴ２＝‘１’とすると全ての被測定トランジスタに接続されるスイッチがオフとなるので、全ての被測定トランジスタが全非選択となって電圧が印加されず、スイッチのオフリーク電流を測定することが出来る。
Table 2 shows the relationship between the voltage applied to the gate of the transistor under measurement, GF, the drain DF, and the source SF, and the stress test mode. Specifically, when any one of the gate stress mode, the
Further, when TEST2 = '1', the switches connected to all the transistors under measurement are turned off, so that all the transistors under measurement are all unselected and no voltage is applied, and the off-leak current of the switches is measured. I can do it.
次に、スイッチのオフリークについて述べる。例えば、後述する計算により、スイッチの大きさは例えばＮＭＯＳトランジスタの場合Ｌ（ゲート長）／Ｗ（ゲート幅）＝０．６ｕｍ／２０ｕｍの大きさが必要となる。このとき、例えばドレインフォース線ＤＦに接続されるスイッチを考えると、スイッチの数は５１２個あるので、スイッチの合計のＷ（ゲート幅）は１０２４０ｕｍとなり、巨大なトランジスタとなる。通常の３Ｖ系のトランジスタでは、オフリーク電流は単位Ｗ（ゲート幅）当たり（すなわちＷ＝１ｕｍ当たり）１０−１４Ａ（０．０１ｐＡ）〜１０−１３Ａ（０．１ｐＡ）程度なので、Ｗ＝１０２４０ｕｍのトランジスタのオフリーク電流は約１００ｐＡ〜１ｎＡ程度となる。 Next, the switch off-leak will be described. For example, according to the calculation described later, the size of the switch is required to be L (gate length) / W (gate width) = 0.6 μm / 20 μm in the case of an NMOS transistor, for example. At this time, considering the switches connected to the drain force line DF, for example, since there are 512 switches, the total W (gate width) of the switches is 10240 um, which is a huge transistor. In an ordinary 3V transistor, the off-leakage current is about 10 −14 A (0.01 pA) to 10 −13 A (0.1 pA) per unit W (gate width) (that is, per W = 1 μm), so W = 10240 μm. The off-leakage current of this transistor is about 100 pA to 1 nA.
通常、被測定トランジスタの閾値を測定する場合には１００ｎＡ〜１μＡ程度の電流値で判断するので、この場合はスイッチのオフリーク電流は無視できるレベルであるが、もし３Ｖトランジスタの出来具合が悪く、単位あたりのオフリーク電流が１０−１２（１ｐＡ）程度に悪化すると、オフリーク電流が１０ｎＡも流れてしまい、精度の良い被測定トランジスタの評価が出来なくなる。この場合は、前述した全非選択テストモードによりオフリーク電流の判定をしておく必要がある。 Normally, when measuring the threshold value of the transistor under measurement, the current value of about 100 nA to 1 μA is used. In this case, the off-leakage current of the switch is negligible. When the off-leakage current is deteriorated to about 10 −12 (1 pA), the off-leakage current flows as much as 10 nA, and the transistor under measurement cannot be evaluated with high accuracy. In this case, it is necessary to determine the off-leakage current in the above-described all non-selection test mode.
次に、スイッチの最適化について説明する。
上述してきた例ではスイッチとしてＣＭＯＳタイプを使用してきたが、ここで、ＣＭＯＳタイプのスイッチとＮＭＯＳのみのスイッチの比較を行う。
図６（ａ）にＣＭＯＳタイプのスイッチ、同図（ｂ）にＮＭＯＳタイプのスイッチを示す。この２つのタイプのスイッチを比較するために、まずＰＭＯＳトランジスタとＮＭＯＳトランジスタの負荷特性の比較を行う。
Next, switch optimization will be described.
In the example described above, the CMOS type is used as the switch. Here, a comparison is made between the CMOS type switch and the NMOS only switch.
FIG. 6A shows a CMOS type switch, and FIG. 6B shows an NMOS type switch. In order to compare the two types of switches, first, the load characteristics of the PMOS transistor and the NMOS transistor are compared.
図７にＰＭＯＳトランジスタとＮＭＯＳトランジスタの負荷特性を示す。同図は、ある製造プロセスにおけるＰＭＯＳトランジスタとＮＭＯＳトランジスタのドレイン電圧Ｖｄをパラメータとした時のドレイン電流Ｉｄ（縦軸）と出力電圧Ｖｏｕｔ（横軸）の関係を表す図である。同図に特性を示したＰＭＯＳトランジスタの大きさはＬ／Ｗ＝０．６／２０μｍ、ＮＭＯＳトランジスタの大きさはＬ／Ｗ＝０．６／１０μｍである。 FIG. 7 shows load characteristics of the PMOS transistor and the NMOS transistor. This figure shows the relationship between the drain current Id (vertical axis) and the output voltage Vout (horizontal axis) when the drain voltage Vd of the PMOS transistor and NMOS transistor in a certain manufacturing process is used as a parameter. The size of the PMOS transistor whose characteristics are shown in the figure is L / W = 0.6 / 20 μm, and the size of the NMOS transistor is L / W = 0.6 / 10 μm.
ＰＭＯＳトランジスタの特性は、ドレイン電圧Ｖｄ＝１．２Vの時は出力電圧Ｖｏｕｔによらず、ほとんど電流は流れない。その理由は、ＰＭＯＳトランジスタの閾値が高いので電流駆動能力が下がるためである。即ち、ＰＭＯＳトランジスタを流れる電流は、飽和領域では｜（Ｖｇ−Ｖｄ−Ｖｔｈｐ）｜の二乗に比例するので、閾値Ｖｔｈｐ＝０．８Ｖとすると｜Ｖｇ−Ｖｄ−Ｖｔｈｐ｜＝｜０−１．２−０．８｜＝０．４Ｖとなり電流駆動能力が小さい事が分かる。なお、ドレイン電圧Ｖｄを高くすると電流駆動能力は大きくなる。 The characteristic of the PMOS transistor is that almost no current flows regardless of the output voltage Vout when the drain voltage Vd = 1.2V. This is because the current drive capability is lowered because the threshold value of the PMOS transistor is high. That is, since the current flowing through the PMOS transistor is proportional to the square of | (Vg−Vd−Vthp) | in the saturation region, if the threshold Vthp = 0.8V, | Vg−Vd−Vthp | = | 0−1.2. It can be seen that −0.8 | = 0.4V and the current driving capability is small. Note that the current drive capability increases as the drain voltage Vd is increased.
一方、ＮＭＯＳトランジスタはゲート電圧が３．３Ｖなので、閾値Ｖｔｈｎ＝０．８Ｖとしても３極菅領域で動作するため負荷特性はほぼ直線となり、例えば出力電圧Ｖｏｕｔ＝１．０Ｖのときドレイン電流Ｉｄ＝５００μＡの電流を流そうとすれば、ドレイン電圧Ｖｄ＝１．２Ｖで良い。従って、１Ｖ系の被測定トランジスタＤＵＴを評価する場合のスイッチ（例えば図２に示したスイッチ４−１〜４−ｎ，６−１〜６−ｎ、８−１〜８−ｍ，９−１〜９−ｎ，１０−１〜１０−ｎ，１１−１〜１１−ｎ）は、ＮＭＯＳトランジスタのみの構成で問題ないことがわかる。これにより、スイッチ及び評価ユニットの面積を小さく出来る。 On the other hand, since the gate voltage of the NMOS transistor is 3.3V, it operates in the tripolar region even when the threshold Vthn = 0.8V, so that the load characteristic is almost linear. For example, when the output voltage Vout = 1.0V, the drain current Id = If a current of 500 μA is to be passed, the drain voltage Vd = 1.2V is sufficient. Accordingly, switches for evaluating the 1V system transistor DUT (for example, the switches 4-1 to 4-n, 6-1 to 6-n, 8-1 to 8-m, 9-1 shown in FIG. 2). ~ 9-n, 10-1 to 10-n, 11-1 to 11-n) can be seen that there is no problem with the configuration of only NMOS transistors. Thereby, the area of a switch and an evaluation unit can be made small.
次に、本発明のＤＭＡ−ＴＥＧに用いるスイッチの大きさを設定する。
図８に被測定トランジスタとスイッチの等価回路図を示す。まず、被測定トランジスタＤＵＴに流れる最大電流を決める。測定したい被測定トランジスタＤＵＴの寸法を最大Ｌ／Ｗ＝０．０６／２μｍのＮＭＯＳトランジスタとすると、例えばある製造プロセスにおいてはドレイン電圧Ｖｄ＝ゲート電圧Ｖｇ＝１．０Ｖの条件で約１ｍＡのドレイン電流が流れる。
Next, the size of the switch used for the DMA-TEG of the present invention is set.
FIG. 8 shows an equivalent circuit diagram of the transistor under measurement and the switch. First, the maximum current flowing through the transistor under test DUT is determined. If the dimension of the transistor DUT to be measured is an NMOS transistor having a maximum L / W = 0.06 / 2 μm, for example, in a certain manufacturing process, a drain current of about 1 mA under the condition of drain voltage Vd = gate voltage Vg = 1.0V. Flows.
図７に示したシミュレーション結果から、被測定トランジスタＤＵＴのドレイン電圧Ｖｄを１．０Ｖにしてドレインスイッチ（Drain SW）に１ｍＡを流すためには、ドレインスイッチ（Drain SW）のドレインとソースに印加される電圧がそれぞれ１．２Ｖ、１．０Ｖである事が分かるので、ドレインスイッチ（Drain SW）の寸法はＷ＝２０μｍが必要である。同様に、ソーススイッチ（Source SW）の寸法もＷ＝２０μｍに設定すれば良い。このとき、ソース電圧ＶＳｆｏｒｃｅ＝−０．２Ｖとなる。すなわち、この場合、ドレインスイッチ（Drain SW）及びソーススイッチ（Source SW）の抵抗値は、それぞれ２００Ωに設定された事になる。 From the simulation results shown in FIG. 7, in order to set the drain voltage Vd of the transistor under test DUT to 1.0 V and to supply 1 mA to the drain switch (Drain SW), it is applied to the drain and source of the drain switch (Drain SW). Therefore, the drain switch (Drain SW) must have a dimension of W = 20 μm. Similarly, the size of the source switch (Source SW) may be set to W = 20 μm. At this time, the source voltage VSforce = −0.2V. That is, in this case, the resistance values of the drain switch (Drain SW) and the source switch (Source SW) are each set to 200Ω.
ドレインフォース電圧ＶＤｆｏｒｃｅ（１．２Ｖ）と被測定トランジスタＤＵＴのドレイン電圧Ｖｄ（１．０Ｖ）の電圧差を０．２Ｖに設定したのは、後述するテスターを用いた四端子ケルビン測定を高速化するためである。 The reason why the voltage difference between the drain force voltage VDforce (1.2 V) and the drain voltage Vd (1.0 V) of the transistor DUT to be measured is set to 0.2 V is to speed up the four-terminal Kelvin measurement using a tester described later. Because.
次に、このＤＭＡ−ＴＥＧの測定について説明する。
図９に四端子ケルビン測定時のテスター系の概略図を示す。同図には、被測定トランジスタＤＵＴに接続されたドレインフォースパッド（Drain Force Pad）およびドレインセンスパッド（Drain Sense Pad）が、フォースプローブ（Force Probe）およびセンスプローブ（Sense Probe）と同軸ケーブル９０１とを介してテスター９００へ接続される経路が示されている。また、ＤＭＡ−ＴＥＧ内のドレインフォースパッド（Drain Force Pad）と被測定トランジスタＤＵＴまでの総抵抗を抵抗Ｒｆｏｒｃｅ、ドレインセンスパッド（Drain Sense Pad）から被測定トランジスタＤＵＴまでの総抵抗を抵抗Ｒｓｅｎｓｅとする。
Next, measurement of this DMA-TEG will be described.
FIG. 9 shows a schematic diagram of a tester system at the time of four-terminal Kelvin measurement. In the figure, a drain force pad (Drain Force Pad) and a drain sense pad (Drain Sense Pad) connected to the transistor DUT to be measured are a force probe, a sense probe, and a
ここで、テスター９００における測定に要する時間は、基本的には被測定トランジスタＤＵＴのドレイン端子からテスター９００へ接続されるまでの信号経路上の抵抗、寄生容量に依存して決まる。単体トランジスタの四端子ケルビン測定を行う場合は、抵抗Ｒｆｏｒｃｅ，Ｒｓｅｎｓｅはほとんどゼロであり、またテスター９００のプローブ系の抵抗、寄生容量はそれほど大きくないので、測定時間には影響しない。しかしながら、ＤＭＡ−ＴＥＧの場合は、設計の仕方によっては抵抗Ｒｆｏｒｃｅ，Ｒｓｅｎｓｅの値が大きくなり、この抵抗Ｒｆｏｒｃｅ，Ｒｓｅｎｓｅが大きくなると、場合によっては測定系の時定数が大きくなり測定時間が長くなるという問題が生じる。
従って、抵抗Ｒｆｏｒｃｅ，Ｒｓｅｎｓｅの値は測定時間を考慮して決める必要がある。以下に、ＤＭＡ−ＴＥＧの各配線とスイッチの抵抗値を示す。
Here, the time required for measurement in the
Therefore, it is necessary to determine the values of the resistors Rforce and Rsense in consideration of the measurement time. The resistance values of the DMA-TEG wires and switches are shown below.
図１０に、ＤＭＡ−ＴＥＧの各配線が有する抵抗値を説明するための回路図を示す。このＤＭＡ−ＴＥＧの構成は、１ブロックとして基本ユニットＵｎｉｔが縦方向（列方向）に５１２個、横方向（行方向）に１２８個並んで基本ブロック（評価セルアレイ）を構成しており、この基本ブロックが４個横（行方向）に並ぶ事により、全体で縦５１２個、横１２８×４＝５１２個の被測定トランジスタが配列されたＤＭＡ−ＴＥＧを構成する。１つの基本ユニットＵｎｉｔの大きさは、縦、横共に９μｍである。 FIG. 10 is a circuit diagram for explaining the resistance value of each DMA-TEG wiring. This DMA-TEG has a basic block (evaluation cell array) in which 512 basic units are arranged in a vertical direction (column direction) and 128 in the horizontal direction (row direction) as one block. By arranging four blocks horizontally (in the row direction), a DMA-TEG in which 512 transistors to be measured and 128 × 4 = 512 transistors in total are arranged. The size of one basic unit Unit is 9 μm in both length and width.
ここでは、最大の配線抵抗を見積もるために、基本ユニットＵｎｉｔ５１２−１２８について考える。基本ユニットＵｎｉｔ５１２−１２８は、共通ドレイン線Ｄ５１２とスイッチ４−５１２とドレインフォース線ＤＦを介してドレインフォースパッド（Drain Force）に接続され、スイッチ６−５１２とドレインセンス線ＤＳを介してドレインセンスパッド（Drain Sense）に接続され、共通ソース線Ｓ１２８とスイッチ１１−１２８とソースフォース線ＳＦを介してソースフォースパッド（Source Force）に接続され、共通ソースセンス線ＳＳ１２８とスイッチ９−１２８とソースセンス線ＳＳを介してソースセンスパッド（Source Sense）に接続されている。 Here, the basic unit Unit 512-128 is considered in order to estimate the maximum wiring resistance. The basic unit Unit 512-128 is connected to a drain force pad (Drain Force) via a common drain line D512, a switch 4-512, and a drain force line DF, and is connected to a drain sense pad via a switch 6-512 and a drain sense line DS. (Drain Sense), connected to the source force pad (Source Force) via the common source line S128, the switch 11-128, and the source force line SF, and the common source sense line SS128, the switch 9-128, and the source sense line. It is connected to the source sense pad (Source Sense) via SS.
これらの経路が有する抵抗は、主にスイッチ４−５１２，６−５１２，９−１２８，１１−１２８を構成するトランジスタの抵抗とメタル配線抵抗である。同図において、メタルで配線される経路にはメタルの配線幅と抵抗値Ｒ１〜Ｒ４が示されている。例えば、ドレインフォースパッド（Drain Force）に接続されるドレインフォース線ＤＦは、抵抗値Ｒ１となる配線幅２０μｍに設定する。 The resistances of these paths are mainly the resistances of the transistors constituting the switches 4-512, 6-512, 9-128, and 11-128 and the metal wiring resistance. In the figure, the metal wiring width and resistance values R1 to R4 are shown in the path wired by metal. For example, the drain force line DF connected to the drain force pad (Drain Force) is set to a wiring width of 20 μm that has a resistance value R1.
図１１に、このＤＭＡ−ＴＥＧの配線抵抗を加えた等価回路図を示す。同図（ａ）は被測定トランジスタのドレイン系の抵抗値を示し、同図（ｂ）はソース系の抵抗値を示す。図１０を参照して、以下に配線抵抗を見積もる過程を示す。図１１（ａ）に示すドレイン系の場合、ドレインフォース線ＤＦは縦方向（列方向）の配線であり、１つの基本ユニットＵｎｉｔ当たりの配線長は９μｍなので、全体の配線長は９μｍ×５１２＝４６０８μｍとなる。ここで、ドレインフォースパッド（Drain Force）までの配線の距離を考慮して加算すると、ドレインフォース線ＤＦの長さは約６０００μｍとなる。配線幅を２０μｍに設定すると、メタル配線の単位長さ当たりの抵抗値ρｓ＝０．１８Ω／□なので、ドレインフォース線ＤＦの総抵抗Ｒ１は、Ｒ１＝６０００÷２０×０．１８＝５４Ωとなる。 FIG. 11 shows an equivalent circuit diagram in which the wiring resistance of the DMA-TEG is added. FIG. 4A shows the resistance value of the drain system of the transistor under measurement, and FIG. 4B shows the resistance value of the source system. With reference to FIG. 10, the process of estimating the wiring resistance will be described below. In the case of the drain system shown in FIG. 11A, the drain force line DF is a wiring in the vertical direction (column direction), and the wiring length per basic unit Unit is 9 μm. Therefore, the total wiring length is 9 μm × 512 = 4608 μm. Here, if the wiring distance to the drain force pad (Drain Force) is taken into consideration, the length of the drain force line DF is about 6000 μm. When the wiring width is set to 20 μm, since the resistance value ρs = 0.18Ω / □ per unit length of the metal wiring, the total resistance R1 of the drain force line DF is R1 = 6000 ÷ 20 × 0.18 = 54Ω. .
同様に、共通ドレイン線Ｄ５１２は基本ユニット内の配線長が９μｍなので、全体の配線長は９μｍ×１２８＝１１５２μｍとなる。配線幅を３μｍに設定したので、共通ドレイン線Ｄ５１２の抵抗値Ｒ２は、Ｒ２＝１１５２÷３×０．１８＝６９Ωとなる。同様に、ドレインセンス線ＤＳの抵抗値Ｒ３は、Ｒ３＝１０８Ωとなる。 Similarly, since the common drain line D512 has a wiring length of 9 μm in the basic unit, the total wiring length is 9 μm × 128 = 1152 μm. Since the wiring width is set to 3 μm, the resistance value R2 of the common drain line D512 is R2 = 11152/3 × 0.18 = 69Ω. Similarly, the resistance value R3 of the drain sense line DS is R3 = 108Ω.
次に、スイッチの抵抗を見積もる。ドレインフォースパッド（Drain Force）側のスイッチ４−５１２のトランジスタサイズはＷ＝２０μｍ、ドレインセンスパッド（Drain Sense）側のスイッチ６−５１２のトランジスタサイズはＷ＝２μｍであるので、それぞれの抵抗値は図７を用いて説明した見積により２００Ω、２０００Ωとなる。従って、図１１（ａ）に示すように、ドレインフォースパッド（Drain Force）から被測定トランジスタＤＵＴのドレインまでの抵抗は３２３Ω、被測定トランジスタＤＵＴのドレインからドレインセンスパッド（Drain Sense）までの抵抗は２１０８Ωとなる。 Next, the resistance of the switch is estimated. The transistor size of the switch 4-512 on the drain force pad (Drain Force) side is W = 20 μm, and the transistor size of the switch 6-512 on the drain sense pad (Drain Sense) side is W = 2 μm. Based on the estimation described with reference to FIG. Accordingly, as shown in FIG. 11A, the resistance from the drain force pad (Drain Force) to the drain of the transistor under test DUT is 323Ω, and the resistance from the drain of the transistor under test DUT to the drain sense pad (Drain Sense) is 2108Ω.
同様にして、図１１（ｂ）に示すソース系の抵抗値を計算すると、ソースフォース線ＳＦの抵抗値Ｒ１＝５４Ω、共通ソース線Ｓ１２８の抵抗値Ｒ２＝２７６Ω、共通ソースセンス線Ｓｓ１２８の抵抗値Ｒ３＝２７００Ω、ソースセンス線ＳＳの抵抗値Ｒ４＝１０８Ωとなる。従って、ソースフォースパッド（Source Force）から被測定トランジスタＤＵＴのソースまでの抵抗は４３０Ω、被測定トランジスタＤＵＴからソースセンスパッド（Source Sense）までの抵抗値は３８０８Ωとなる。ここで、各パッドから被測定トランジスタＤＵＴの各端子までの抵抗値は、図９を参照して説明したテスター測定系の考察より測定時間を考慮して、５００Ω以下に設定した。 Similarly, when the resistance value of the source system shown in FIG. 11B is calculated, the resistance value R1 of the source force line SF = 54Ω, the resistance value R2 of the common source line S128 = 276Ω, and the resistance value of the common source sense line Ss128 R3 = 2700Ω, and the resistance value of the source sense line SS R4 = 108Ω. Therefore, the resistance from the source force pad (Source Force) to the source of the measured transistor DUT is 430Ω, and the resistance value from the measured transistor DUT to the source sense pad (Source Sense) is 3808Ω. Here, the resistance value from each pad to each terminal of the transistor DUT to be measured was set to 500Ω or less in consideration of the measurement time from the consideration of the tester measurement system described with reference to FIG.
次に、図１２に、このＤＭＡ−ＴＥＧの全体のブロック図を示す。同図において、アドレス入力、テスト端子等の入力パッドは記載を省略してある。
同図において、１２００はカラムアドレスバッファ、１２０１はローアドレスバッファ、１２０２はカラムプリデコーダ、１２０３はロープリデコーダ、１２１０−１〜１２１０−４はカラムデコーダ＆ＳＷ、１２２０−１〜１２２０−４はローデコーダ＆ＳＷ、１２３０−１〜１２３０−４は評価セルアレイである。
Next, FIG. 12 shows an overall block diagram of the DMA-TEG. In the figure, input pads such as address inputs and test terminals are not shown.
In the figure, 1200 is a column address buffer, 1201 is a row address buffer, 1202 is a column predecoder, 1203 is a row predecoder, 1210-1 to 1210-4 are column decoder & SW, and 1220-1 to 1220-4 are row decoders. & SWs 1230-1 to 1230-4 are evaluation cell arrays.
評価セルアレイ１２３０−１〜１２３０−４は４分割して構成されており、前述してきた様にドレインの配線抵抗を削減している。また、本構成では、ドレインフォースパッド（Drain Force）、ドレインセンスパッド（Drain Sense）、ソースフォースパッド（Source Force）、ソースセンスパッド（Source Sense）の４端子は、４つに分割した評価セルアレイ１２３０−１〜１２３０−４のそれぞれに設けて出来るだけ配線抵抗の削減を図っている。 The evaluation cell arrays 1230-1 to 1230-4 are divided into four parts, and the drain wiring resistance is reduced as described above. In this configuration, the four terminals of the drain force pad (Drain Force), the drain sense pad (Drain Sense), the source force pad (Source Force), and the source sense pad (Source Sense) are divided into four evaluation cell arrays 1230. Wiring resistance is reduced as much as possible by providing each of -1 to 1230-4.
被測定トランジスタＤＵＴに接続されるゲートパッド（DUT Gate）、Ｓｕｂ電圧パッド（DUT Sub）、ソースバイアス入力パッド（Source Bias）、３Ｖ系トランジスタのＶｃｃ（3V Tr Vcc），ＧＮＤ（3V Tr GND）等は抵抗値がほとんど問題にならないので、各アレイで共通でも良い。もちろん、トータル端子数に余裕がある場合には、例えばゲートパッド（DUT Gate）は評価セルアレイ毎に設ける等の自由度はある。 Gate pad (DUT Gate), Sub voltage pad (DUT Sub), source bias input pad (Source Bias), 3V transistor Vcc (3V Tr Vcc), GND (3V Tr GND), etc. connected to the transistor DUT to be measured Since the resistance value is hardly a problem, it may be common to each array. Of course, when there is a margin in the total number of terminals, there is a degree of freedom such as providing a gate pad (DUT Gate) for each evaluation cell array.
また、端子数に制限があり、配線抵抗を多少緩和しても良い場合には、４つの評価セルアレイで別々に設けられているドレインフォースパッド（Drain Force）、ドレインセンスパッド（Drain Sense）、ソースフォースパッド（Source Force）、ソースセンスパッド（Source Sense）の４端子を共通にしても良い。 If the number of terminals is limited and the wiring resistance can be relaxed somewhat, the drain force pad (Drain Force), drain sense pad (Drain Sense), and source provided separately in the four evaluation cell arrays The four terminals of the force pad (Source Force) and the source sense pad (Source Sense) may be shared.
次に、このＤＭＡ−ＴＥＧの動作を説明する。
まず、図示しないアドレス入力パッドからアドレスがカラムアドレスバッファ１２００とローアドレスバッファ１２０１に入力される。カラムアドレスバッファ１２００は、入力されたアドレスに応じた信号をカラムプリデコーダ１２０２に出力し、カラムプリデコーダ１２０２は、その信号をデコードしてカラムデコーダ＆ＳＷ１２１０−１〜１２１０−４に出力する。カラムデコーダ＆ＳＷ１２１０−１〜１２１０−４は、入力された信号に応じて内部のスイッチの開閉状態を制御して、アドレスに対応した評価セルアレイ１２３０−１〜１２３０−４内のそれぞれの被測定トランジスタにソースフォースパッド（Source Force）とソースセンスパッド（Source Sense）を接続する。
Next, the operation of this DMA-TEG will be described.
First, an address is input to a
同様にして、ローデコーダ＆ＳＷ１２２０−１〜１２２０−４は、入力された信号に応じて内部のスイッチの開閉状態を制御して、アドレスに対応した評価セルアレイ１２３０−１〜１２３０−４内のそれぞれの被測定トランジスタにドレインフォースパッド（Drain Force）とドレインセンスパッド（Drain Sense）とゲートパッド（DUT Gate）を接続する。 Similarly, the row decoders & SWs 1220-1 to 1220-4 control the open / close state of the internal switches according to the input signals, and each of the evaluation cell arrays 1230-1 to 1230-4 corresponding to the addresses. Connect Drain Force, Drain Sense, and DUT Gate to the transistor under test.
そして、各パッドに電圧を印加して、第１の実施形態と同様に被測定トランジスタの評価が行える。ここで、このＤＭＡ−ＴＥＧでは、４つの評価セルアレイ１２３０−１〜１２３０−４のそれぞれに属する４つの被測定トランジスタを同時に測定できるので、評価速度が４倍に向上する。
また、前述したテストモードに設定する事もできる。
Then, by applying a voltage to each pad, the transistor under measurement can be evaluated as in the first embodiment. Here, in this DMA-TEG, four transistors under measurement belonging to each of the four evaluation cell arrays 1230-1 to 1230-4 can be measured simultaneously, so that the evaluation speed is improved fourfold.
Also, the test mode described above can be set.
次に、基本ユニットのレイアウトの概略図を図１３に示す。この概略図はｎ行ｍ列に属する基本ユニットＵｎｉｔｎ−ｍを示し、理解を容易にするためにコンタクトホール、ビアホール等は省略して各構成要素の概略的な配置を表している。
同図において、１３００は被測定トランジスタＤＵＴｎｍのレイアウトを表し、１３１０はトランジスタ１−ｎｍ，２−ｎｍ，３−ｎｍのレイアウトを表す。
Next, a schematic diagram of the layout of the basic unit is shown in FIG. This schematic diagram shows a basic unit Unitn-m belonging to n rows and m columns. In order to facilitate understanding, contact holes, via holes and the like are omitted, and a schematic arrangement of each component is shown.
In the figure, 1300 represents the layout of the transistor under test DUTnm, and 1310 represents the layout of the transistors 1-nm, 2-nm, and 3-nm.
同図に示す様に、被測定トランジスタＤＵＴｎｍは基本ユニットＵｎｉｔｎ−ｍの右下に位置し、３個の３V系のスイッチ用のトランジスタ１−ｎｍ，２−ｎｍ，３−ｎｍは左側に位置する。１Ｖ系の被測定トランジスタＤＵＴｎｍと３Ｖ系のスイッチ用のトランジスタ１−ｎｍ，２−ｎｍ，３−ｎｍは、それぞれが配置されるウェルＷｅｌｌを分離して、それぞれのウェルＷｅｌｌの電位はそれぞれ設定される。
このように１つの基本ユニットＵｎｉｔｎ−ｍに属する被測定トランジスタＤＵＴｎｍとトランジスタ１−ｎｍ，２−ｎｍ，３−ｎｍは隣接して配置される。
As shown in the figure, the transistor DUTnm to be measured is located at the lower right of the basic unit Unitn-m, and the three 1-V, 2-nm, and 3-nm transistors for the 3V switch are located on the left side. . The 1V system measured transistor DUTnm and the 3V system switch transistors 1-nm, 2-nm, and 3-nm separate the wells in which they are arranged, and the potentials of the wells are set respectively. The
Thus, the transistor under test DUTnm and the transistors 1-nm, 2-nm, and 3-nm belonging to one basic unit Unitn-m are arranged adjacent to each other.
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、被測定トランジスタの個数は上述した例に限られない。また、行と列の関係を入れ替えても良い。
また、第１の実施形態で説明したＤＭＡ−ＴＥＧに用いられるスイッチは、ＮＭＯＳトランジスタでも良い。
As mentioned above, although embodiment of this invention was explained in full detail, the concrete structure is not restricted to this embodiment, The design change etc. of the range which does not deviate from the summary of this invention are included.
For example, the number of transistors to be measured is not limited to the above example. In addition, the relationship between rows and columns may be interchanged.
Further, the switch used in the DMA-TEG described in the first embodiment may be an NMOS transistor.
１−１１，２−１１，３−１１，１−１ｍ，２−１ｍ，３−１ｍ，１−ｎ１，２−ｎ１，３−ｎ１，１−ｎｍ，２−ｎｍ，３−ｎｍ、５−１，５−ｎ，７−１，７−ｍ トランジスタ、４−１，４−ｎ，５−１，５−ｎ，６−１，６−ｎ、８−１，８−ｎ，９−１，９−ｎ，１０−１，１０−ｎ，１１−１，１１−ｎ スイッチ、ＤＵＴ１１，ＤＵＴ１ｍ，ＤＵＴｎ１，ＤＵＴｎｍ 被測定トランジスタ、３０−１，３０−ｎ インバータ 1-1-1, 21-1, 3-11, 1-1m, 2-1m, 3-1m, 1-n1, 2-n1, 3-n1, 1-nm, 2-nm, 3-nm, 5- 1,5-n, 7-1,7-m transistor, 4-1,4-n, 5-1,5-n, 6-1,6-n, 8-1,8-n, 9-1 , 9-n, 10-1, 10-n, 11-1, 11-n switch, DUT11, DUT1m, DUTn1, DUTnm measured transistor, 30-1, 30-n inverter
Claims (9)
前記評価セルアレイは、
マトリクス状に配列されたｎ行ｍ列（ｎ，ｍは正の整数）の評価セルと、
各列に属する前記評価セル用のｍ本の共通ゲート線と、
各列に属する前記評価セル用のｍ本の共通ソース線と、
各列に属する前記評価セル用のｍ本の共通ソースセンス線と、
各行に属する前記評価セル用のｎ本の共通ドレイン線と、
制御信号に応じて、前記共通ドレイン線をドレイン電圧または第１電圧に設定する第３制御手段と、
前記制御信号に応じて、前記共通ドレイン線とドレインセンス端子とを接続、開放する第４制御手段と、
前記制御信号に応じて、前記共通ソース線をソース電圧またはソースバイアス電圧に設定する第５制御手段と、
前記制御信号に応じて、前記共通ゲート線をゲート電圧または前記第１電圧に設定する第６制御手段と、
前記制御信号に応じて、前記共通ソースセンス線とソースセンス端子とを接続、開放する第７制御手段と、から構成され、
前記評価セルは、
ドレインが前記共通ドレイン線に接続され、ソースが前記共通ソース線に接続された被測定トランジスタと、
ゲート選択信号に応じて、前記被測定トランジスタのゲートの接続先を前記共通ゲート線と前記第１電圧との間で切り替える第１制御手段と、
前記被測定トランジスタのゲートが前記共通ゲート線に接続された場合に前記被測定トランジスタのソースを前記共通ソースセンス線に接続し、該被測定トランジスタのゲートが前記第１電圧に接続された場合に該被測定トランジスタのソースを開放する第２制御手段と、から構成される事を特徴とする。 A semiconductor evaluation circuit including one or a plurality of evaluation cell arrays for evaluating transistor characteristics,
The evaluation cell array includes:
Evaluation cells of n rows and m columns (n and m are positive integers) arranged in a matrix,
M common gate lines for the evaluation cells belonging to each column;
M common source lines for the evaluation cells belonging to each column;
M common source sense lines for the evaluation cells belonging to each column;
N common drain lines for the evaluation cells belonging to each row;
Third control means for setting the common drain line to a drain voltage or a first voltage according to a control signal;
Fourth control means for connecting and opening the common drain line and the drain sense terminal in response to the control signal;
Fifth control means for setting the common source line to a source voltage or a source bias voltage according to the control signal;
Sixth control means for setting the common gate line to a gate voltage or the first voltage according to the control signal;
A seventh control means for connecting and opening the common source sense line and the source sense terminal according to the control signal;
The evaluation cell is
A transistor under test having a drain connected to the common drain line and a source connected to the common source line;
First control means for switching a connection destination of the gate of the transistor under measurement between the common gate line and the first voltage in response to a gate selection signal;
When the gate of the measured transistor is connected to the common gate line, the source of the measured transistor is connected to the common source sense line, and when the gate of the measured transistor is connected to the first voltage And second control means for opening the source of the transistor under measurement.
一端が前記被測定トランジスタのゲートに接続され、他端に前記第１電圧が印加され、前記第１スイッチと異なる開閉状態に制御される第２スイッチと、を含み、
前記第２制御手段は、一端が前記被測定トランジスタのソースに接続され、他端が前記共通ソースセンス線に接続され、前記第１スイッチと同じ開閉状態に制御される第３スイッチを含み、
前記第３制御手段は、一端が各々の前記共通ドレイン線に接続され、他端が、前記ドレイン電圧が印加されるドレイン電圧印加端子に接続された複数の第４スイッチと、
一端が各々の前記共通ドレイン線に接続され、他端に前記第１電圧が印加される複数の第５スイッチと、を含み、
前記第４制御手段は、一端が各々の前記共通ドレイン線に接続され、他端が前記ドレインセンス端子に接続された複数の第６スイッチを含み、
前記第５制御手段は、一端が各々の前記共通ソース線に接続され、他端が、前記ソース電圧が印加されるソース電圧印加端子に接続された複数の第７スイッチと、
一端が各々の前記共通ソース線に接続され、他端が、前記ソースバイアス電圧が印加されるソースバイアス電圧印加端子に接続された複数の第８スイッチと、を含み、
前記第６制御手段は、一端が各々の前記共通ゲート線に接続され、他端が、前記ゲート電圧が印加されるゲート電圧印加端子に接続された複数の第９スイッチと、
一端が各々の前記共通ゲート線に接続され、他端に前記第１電圧が印加される複数の第１０スイッチと、を含み、
前記第７制御手段は、一端が各々の前記共通ソースセンス線に接続され、他端がソースセンス端子に接続された複数の第１１スイッチを含むことを特徴とする請求項１に記載の半導体評価回路。 A first switch having one end connected to the gate of the transistor under measurement, the other end connected to the common gate line, and an open / closed state controlled according to a gate selection signal;
A second switch that has one end connected to the gate of the transistor under measurement and the other end to which the first voltage is applied and is controlled to be in an open / closed state different from the first switch;
The second control means includes a third switch having one end connected to the source of the transistor under measurement and the other end connected to the common source sense line and controlled to be in the same open / close state as the first switch,
A plurality of fourth switches having one end connected to each of the common drain lines and the other end connected to a drain voltage application terminal to which the drain voltage is applied;
A plurality of fifth switches having one end connected to each of the common drain lines and the other end to which the first voltage is applied;
The fourth control means includes a plurality of sixth switches having one end connected to each of the common drain lines and the other end connected to the drain sense terminal,
A plurality of seventh switches having one end connected to each of the common source lines and the other end connected to a source voltage application terminal to which the source voltage is applied;
A plurality of eighth switches having one end connected to each of the common source lines and the other end connected to a source bias voltage application terminal to which the source bias voltage is applied;
A plurality of ninth switches having one end connected to each of the common gate lines and the other end connected to a gate voltage application terminal to which the gate voltage is applied;
A plurality of tenth switches having one end connected to each of the common gate lines and the other end to which the first voltage is applied;
2. The semiconductor evaluation according to claim 1, wherein the seventh control unit includes a plurality of eleventh switches having one end connected to each of the common source sense lines and the other end connected to a source sense terminal. circuit.
前記ソースバイアス電圧は、前記接地電圧よりも高いことを特徴とする請求項１から請求項５までの何れか１項に記載の半導体評価回路。 The first voltage is a ground voltage;
6. The semiconductor evaluation circuit according to claim 1, wherein the source bias voltage is higher than the ground voltage.
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