JP4972581B2 - Video data transmission system and video data transmission method - Google Patents
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Description
本発明は、フラットパネルディスプレイ技術に関し、例えば、映像データ及び制御信号を表示手段に伝送する映像データ伝送システムおよび映像データ伝送方法に関する。 The present invention relates to a flat panel display technology, for example, a video data transmission system and a video data transmission method for transmitting video data and a control signal to display means.
液晶パネルにおける映像データ伝送システムとして、バス形式を用いたRSDS(Reduced Swing Differential Signaling)や、mini−LVDS(Low Voltage Differential Signaling)等が提案され、利用されている。 As video data transmission systems in liquid crystal panels, RSDS (Reduced Swing Differential Signaling) using a bus format, mini-LVDS (Low Voltage Differential Signaling), and the like have been proposed and used.
図9は、従来のバス形式を用いた映像データ伝送システムの構成の一例を示すブロック図である。この従来のバス形式を用いた映像データ伝送システムは、タイミングコントローラ901と、複数のソースドライバ902とを備える。ソースドライバ902は、半数ずつ左右のソースドライバ基板904に分けて配置される。
FIG. 9 is a block diagram showing an example of the configuration of a video data transmission system using a conventional bus format. This conventional video data transmission system using a bus format includes a
タイミングコントローラ901は、バックエンド(図示せず)から入力された同期信号をもとに液晶パネル900を駆動するための制御信号を生成すると共に、入力された映像データをライン方向に左右2分割し、左右それぞれのソースドライバ基板904に供給する。
The
ソースドライバ基板が左右2枚に分割されている理由は、基板の製造コスト等の問題から基板の長さは60cm程度が限界とされているためである。通常、ソースドライバ基板は、26〜50インチ程度までのパネルでは2分割、それ以上のサイズのパネルでは2分割又はそれ以上に分割する必要がある。 The reason why the source driver substrate is divided into the right and left two is that the length of the substrate is limited to about 60 cm due to problems such as the manufacturing cost of the substrate. Usually, the source driver board needs to be divided into two parts for a panel of about 26 to 50 inches, and divided into two parts or more for a panel of a larger size.
タイミングコントローラ901とソースドライバ基板904との間の信号線の接続は、一般的に別基板において行われ、比較的信号線も多いため、FPC(Flexible Printed Circuits)が用いられることが多い。
The connection of the signal line between the
ソースドライバ基板904に供給する信号は、映像データの他に、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等がある。ソースドライバ基板904上の複数のソースドライバ902に、映像データはバス形式で、スタートパルスはカスケード接続で、ラッチ信号及びクロックはマルチドロップで接続されている。
Signals supplied to the
ソースドライバ基板904上の最初のソースドライバ902は、タイミングコントローラ901から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ902に供給する。
Based on the start pulse supplied from the
このように、映像データは次々にそれぞれのソースドライバ902にサンプリングされる。すべてのソースドライバ902が映像データをサンプリングした後、ソースドライバ902は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
In this way, video data is sampled by each
このような動作を1ラインごとに行い、同時に、ゲートドライバ905がゲート動作を行うことで、映像データが液晶パネル900に表示される。
Such an operation is performed for each line, and at the same time, the
ここで映像データは、RGB各8bitのデータで、図10に示すように、RGBそれぞれ4ペア(計12ペア)の差動信号線に分割され、各ソースドライバ902にマルチドロップ接続されているクロックの立ち上がりと立ち下りの両方のエッジで転送される。
Here, the video data is 8-bit RGB data, as shown in FIG. 10, divided into 4 pairs of RGB (12 pairs in total) differential signal lines and multi-drop connected to each
また、特許文献1(特開2000−155552号公報)に記載されているように、1対1接続でソースドライバに映像データを伝送する方式も提案されている。 Further, as described in Patent Document 1 (Japanese Patent Application Laid-Open No. 2000-155552), a method of transmitting video data to a source driver through a one-to-one connection has been proposed.
図11は、従来の1対1接続を用いた映像データ伝送システムの構成の一例を示すブロック図である。この従来の1対1接続を用いた映像データ伝送システムは、タイミングコントローラ911と、複数のソースドライバ912とを備える。ソースドライバ912は、半数ずつ左右のソースドライバ基板914に分けて配置される。
FIG. 11 is a block diagram showing an example of the configuration of a conventional video data transmission system using a one-to-one connection. This conventional video data transmission system using a one-to-one connection includes a
タイミングコントローラ911は、バックエンド(図示せず)から供給された同期信号をもとに液晶パネル910を駆動するための制御信号を生成すると共に、入力された映像データをライン方向にソースドライバ912の数分に分割し、ソースドライバ基板914を介して各ソースドライバ912に供給する。
The
ソースドライバ912に供給する信号は、映像データの他に、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等がある。これらの信号は、マルチドロップで接続されている。
Signals supplied to the
ソースドライバ912は、タイミングコントローラ911から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
The
このような動作を1ラインごとに行い、同時に、ゲートドライバ915がゲート動作を行うことで、映像データが液晶パネル910に表示される。
Such an operation is performed for each line, and at the same time, the
ここで映像データは、各ソースドライバ912に1ペアもしくは複数ペアの差動信号線に分割され、各ソースドライバ912にマルチドロップ接続されているクロックの立ち上がりと立ち下がりの両方のエッジで転送される。
Here, the video data is divided into one or a plurality of pairs of differential signal lines for each
タイミングコントローラから出力される映像データの総ビットレートは、映像信号の画素数、フレーム周波数、色深度によって決定される。 The total bit rate of the video data output from the timing controller is determined by the number of pixels of the video signal, the frame frequency, and the color depth.
例えば、フルHD(1920×1080画素)、フレーム周波数60Hz、色深度8ビットの場合、RGBのデータを伝送するには、1920×1080×60×3×8=2.986Gbps(約3Gbps)の伝送レートを必要とする。 For example, in the case of full HD (1920 × 1080 pixels), a frame frequency of 60 Hz, and a color depth of 8 bits, in order to transmit RGB data, transmission of 1920 × 1080 × 60 × 3 × 8 = 2.986 Gbps (about 3 Gbps) Need a rate.
また、最近では、フレーム周波数を120Hzとした倍速駆動、色深度の増加(例えば12bit化)、さらには、画素数をフルHDの縦横約2倍にした4K2K等が提案されてきており、必要な伝送レートは増加する一方である。 Recently, double-speed driving with a frame frequency of 120 Hz, an increase in color depth (for example, 12 bits), and 4K2K, etc., in which the number of pixels is approximately double the height and width of full HD have been proposed. The transmission rate is increasing.
例えば、フルHD、フレーム周波数120Hz、色深度12bitの場合、タイミングコントローラから出力される映像データの総ビットレートは、上記の例の3倍の9Gbps、画素数を4K2Kにした場合は12倍の約36Gbpsの伝送レートを必要とする。 For example, in the case of full HD, a frame frequency of 120 Hz, and a color depth of 12 bits, the total bit rate of video data output from the timing controller is about 9 times 3 Gbps as in the above example, and about 12 times when the number of pixels is 4K2K. A transmission rate of 36 Gbps is required.
このように必要な伝送レートが増大すると、従来のバス接続方式では、伝送するクロック周波数を上げるか、差動信号線の数を増やす必要があるが、クロック周波数を上げていくと、クロックとデータ間のスキューマージンが厳しくなってきて、受信側で正しくデータを受け取れなくなる可能性がある。 When the required transmission rate increases in this way, in the conventional bus connection method, it is necessary to increase the transmission clock frequency or increase the number of differential signal lines. However, as the clock frequency is increased, the clock and data There is a possibility that the skew margin between them becomes strict and data cannot be received correctly on the receiving side.
また、信号線の増加は、配線数増加によるコストアップ、及びEMI(Electro Magnetic Interference:電磁波障害)増加の原因になる。 Further, the increase in the number of signal lines causes an increase in cost due to an increase in the number of wirings and an increase in EMI (Electro Magnetic Interference).
また、1対1接続において、例えば、液晶駆動出力端子が720ピン(RGBで1画素とすると240画素分)のソースドライバを用いると、フルHDで8個、4K2Kで16個のソースドライバを必要とし、フレーム周波数120Hz、色深度12bitの映像データを転送する場合、各ソースドライバに対し、フルHDで約1.125Gbps(9Gbps/8)、4K2Kで約2.25Gbps(36/16)の伝送レートが必要となる。 In a one-to-one connection, for example, if a source driver with a liquid crystal drive output terminal of 720 pins (one pixel for RGB is 240 pixels), 8 full HD and 16 source drivers for 4K2K are required. When transferring video data with a frame frequency of 120 Hz and a color depth of 12 bits, a transmission rate of about 1.125 Gbps (9 Gbps / 8) at full HD and about 2.25 Gbps (36/16) at 4K2K to each source driver. Is required.
従来のクロックを別に伝送する方式では、差動信号線1ペアあたり約1Gbpsの伝送レートが限界とされており、1対1接続においても1つのソースドライバに複数ペアの差動信号線を接続する必要があり、信号線の増加は避けられない。 In the conventional method of separately transmitting a clock, the transmission rate of about 1 Gbps per pair of differential signal lines is limited, and even in one-to-one connection, a plurality of pairs of differential signal lines are connected to one source driver. It is necessary to increase the number of signal lines.
本発明は、このような実情を鑑みて成されたものであり、既存のソースドライバを使用可能で、タイミングコントローラとソースドライバの間の伝送レートの増大に対応することができる映像データ伝送システムを提供するものである。 The present invention has been made in view of such circumstances, and an image data transmission system that can use an existing source driver and can cope with an increase in the transmission rate between the timing controller and the source driver. It is to provide.
本発明の映像データ伝送システムは、入力された映像データを表示手段に伝送する映像データ伝送システムであって、タイミングコントローラと、複数の受信バッファと、複数のソースドライバとを備え、前記タイミングコントローラは、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成手段と、前記映像データをライン方向に前記受信バッファの数に応じて分割する分割手段と、前記分割された映像データと前記制御信号とを重畳する重畳手段と、前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換手段と、前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に1対1接続で伝送する伝送手段とを備え、前記受信バッファは、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信手段と、前記受信された映像データ及び制御信号からクロックを再生するクロック再生手段と、前記受信された映像データ及び制御信号をパラレル変換するパラレル変換手段と、前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、前記逆ビット変換された映像データ及び制御信号を、映像データと制御信号とに分離する制御信号分離手段と、前記分離された映像データを前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、前記分離された制御信号を出力する制御信号生成部とを備え、前記ソースドライバは、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送することを特徴とする。 A video data transmission system according to the present invention is a video data transmission system that transmits input video data to a display means, and includes a timing controller, a plurality of reception buffers, and a plurality of source drivers. A control signal generating unit that generates a control signal for driving the display unit based on a synchronization signal of the input video data, and a division that divides the video data in a line direction according to the number of the reception buffers Means, superimposing means for superimposing the divided video data and the control signal, and the same bit not to be continuous more than a certain interval so that the superposed video data and control signal can be clock-reproduced on the receiving side. Bit conversion means for bit conversion and serial data for serial conversion of the bit-converted video data and control signal Conversion means; and transmission means for transmitting the serially converted video data and control signal to each of the reception buffers in a one-to-one connection, wherein the reception buffer is transmitted from the timing controller. Receiving means for receiving the received video data and control signal; clock recovery means for recovering a clock from the received video data and control signal; and parallel conversion means for converting the received video data and control signal into parallel. Inverse bit conversion means for performing reverse conversion of the bit conversion performed in the bit conversion means of the timing controller to the parallel converted video data and control signal, and the inverse bit converted video data and control signal, Control signal separating means for separating the video data and the control signal; Serial conversion means for converting and outputting video data to a format for transmission to the source driver, and a control signal generation unit for outputting the separated control signal, wherein the source driver is output from the reception buffer The video data is transmitted to the display means based on a control signal output from the reception buffer.
タイミングコントローラと受信バッファとの間をCDR(Clock Data Recovery)の1対1で接続するため、クロックとデータとの間のスキューの問題を回避でき、より高速な映像データの伝送が可能になり、従来のソースドライバを使用しつつ、タイミングコントローラとソースドライバ基板との間の信号線数を削減することができる。 Since the timing controller and the reception buffer are connected by a one-to-one CDR (Clock Data Recovery), the problem of skew between the clock and data can be avoided, and higher-speed video data transmission can be achieved. While using a conventional source driver, the number of signal lines between the timing controller and the source driver board can be reduced.
また、受信バッファとソースドライバとの間は、従来の映像データ伝送システムと同様にバス接続又は1対1接続を行うが、同じソースドライバ基板上での接続となるので、タイミングコントローラからFPCを介して接続する従来の映像データ伝送システムと比べ、クロックとデータ間のスキューマージン的にも、EMI的にも有利になる。 In addition, a bus connection or a one-to-one connection is made between the reception buffer and the source driver in the same manner as in the conventional video data transmission system. However, since the connection is made on the same source driver board, the timing controller passes through the FPC. Compared to the conventional video data transmission system connected in this manner, it becomes advantageous in terms of skew margin between clock and data and EMI.
本発明の他の映像データ伝送システムは、入力された映像データを表示手段に伝送する映像データ伝送システムであって、タイミングコントローラと、複数の受信バッファと、複数のソースドライバとを備え、前記タイミングコントローラは、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成手段と、前記映像データをライン方向に前記受信バッファの数に応じて分割する分割手段と、前記分割された映像データを圧縮する圧縮手段と、前記圧縮された映像データと前記制御信号とを重畳する重畳手段と、前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換手段と、前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に1対1接続で伝送する伝送手段とを備え、前記受信バッファは、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信手段と、前記受信された映像データ及び制御信号からクロックを再生するクロック再生手段と、前記受信された映像データ及び制御信号をパラレル変換するパラレル変換手段と、前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、前記逆ビット変換された映像データ及び制御信号を、圧縮された映像データと制御信号とに分離する制御信号分離手段と、前記分離された圧縮された映像データを伸張する伸張手段と、前記伸張された映像データを前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、前記分離された制御信号を出力する制御信号生成部とを備え、前記ソースドライバは、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送することを特徴とする。 Another video data transmission system of the present invention is a video data transmission system that transmits input video data to a display means, and includes a timing controller, a plurality of reception buffers, and a plurality of source drivers, The controller divides the video data in the line direction according to the number of the reception buffers, and a control signal generation unit that generates a control signal for driving the display unit based on the synchronization signal of the input video data Dividing means, compressing means for compressing the divided video data, superimposing means for superimposing the compressed video data and the control signal, and receiving the superposed video data and control signal on the receiving side. Bit conversion means for performing bit conversion so that the same bits do not continue for a predetermined interval or longer so that clock recovery is possible; and Serial conversion means for serially converting the video data and the control signal, and transmission means for transmitting the serially converted video data and the control signal to each of the reception buffers in a one-to-one connection. Receiving means for receiving the serial-converted video data and control signal transmitted from the timing controller; clock recovery means for recovering a clock from the received video data and control signal; and the received video data And parallel conversion means for converting the control signal into parallel, reverse bit conversion means for performing reverse conversion of the bit conversion performed in the bit conversion means of the timing controller on the parallel-converted video data and control signal, and the reverse Bit-converted video data and control signal, compressed video Control signal separating means for separating the data and control signal, decompressing means for decompressing the separated compressed video data, converting the decompressed video data into a format for transmission to the source driver, and outputting And a control signal generation unit that outputs the separated control signal, and the source driver outputs the video data output from the reception buffer based on the control signal output from the reception buffer. It transmits to the said display means, It is characterized by the above-mentioned.
タイミングコントローラと受信バッファ間の映像データを圧縮することにより、タイミングコントローラとソースドライバ基板との間の伝送レートを下げることが可能になる。 By compressing the video data between the timing controller and the reception buffer, the transmission rate between the timing controller and the source driver board can be lowered.
前記圧縮手段はDPCM圧縮によって前記映像データを圧縮してもよい。
前記受信バッファが前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式であってもよい。
The compression means may compress the video data by DPCM compression.
The format in which the reception buffer transmits the video data to the source driver may be a bus connection method.
前記受信バッファが前記映像データを前記ソースドライバに伝送するフォーマットは1対1接続方式であってもよい。 The format in which the reception buffer transmits the video data to the source driver may be a one-to-one connection method.
本発明の映像データ伝送システムは、既存のソースドライバを使用可能で、タイミングコントローラとソースドライバの間の伝送レートの増大に対応することができる。 The video data transmission system of the present invention can use an existing source driver and can cope with an increase in the transmission rate between the timing controller and the source driver.
<第1の実施形態>
本発明の第1の実施形態の映像データ伝送システムを、図1乃至図3を参照して説明する。
<First Embodiment>
A video data transmission system according to a first embodiment of the present invention will be described with reference to FIGS.
図1は、本発明の第1の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。本例の映像データ伝送システムは、タイミングコントローラ101と、複数のソースドライバ102と、2個の受信バッファ103とを備える。ソースドライバ102と受信バッファ103は、半数ずつ左右のソースドライバ基板104に分けて配置される。
FIG. 1 is a block diagram showing an example of the configuration of the video data transmission system according to the first embodiment of the present invention. The video data transmission system of this example includes a
ソースドライバ基板が左右2枚に分割されている理由は、基板の製造コスト等の問題から基板の長さは60cm程度が限界とされているためである。通常、ソースドライバ基板は、26〜50インチ程度までのパネルでは2分割、それ以上のサイズのパネルでは2分割又はそれ以上に分割する必要がある。 The reason why the source driver substrate is divided into the right and left two is that the length of the substrate is limited to about 60 cm due to problems such as the manufacturing cost of the substrate. Usually, the source driver board needs to be divided into two parts for a panel of about 26 to 50 inches, and divided into two parts or more for a panel of a larger size.
タイミングコントローラ101とソースドライバ基板104との間の信号線の接続は、一般的に別基板において行われ、比較的信号線も多いため、FPC(Flexible Printed Circuit:フレキシブル印刷回路)が用いられることが多い。
The connection of signal lines between the
図2は、タイミングコントローラ101の構成の一例を示すブロック図である。タイミングコントローラ101は、分割部200と、1/nラインメモリ201と、DPCM(Differential Pulse Code Modulation:差分パルスコード変調)圧縮部202と、制御信号重畳部203と、8B10B変換部204と、シリアル変換部205と、物理層206と、制御信号生成部207とを備える。1/nラインメモリ201と、DPCM圧縮部202と、制御信号重畳部203と、8B10B変換部204と、シリアル変換部205と、物理層206は、受信バッファ103の数だけ存在する。
FIG. 2 is a block diagram illustrating an example of the configuration of the
タイミングコントローラ101は、バックエンド(図示せず)から入力された同期信号をもとに、制御信号生成部207で液晶パネル100を駆動するための制御信号を生成すると共に、入力された映像データを、分割部200でライン方向に受信バッファ103の数(n個)分に分割し、1/nラインメモリ201に一旦書き込み、読み出した映像データをDPCM圧縮部202で圧縮し、制御信号重畳部203で制御信号と重畳し、8B10B変換部204で受信側がクロック再生しやすい符号に変換した後、シリアル変換部205でシリアルデータに変換し、物理層206を介して出力する。
The
タイミングコントローラ101から出力された圧縮画像データは、受信バッファ103に供給される。図3は、受信バッファ103の構成の一例を示すブロック図である。受信バッファ103は、物理層300と、PLL(Phase−Locked Loop:位相同期ループ)301と、パラレル変換部302と、10B8B変換部303と、制御信号分離部304と、DPCM伸張部305と、シリアル変換部306と、物理層307と、制御信号生成部308とを備える。
The compressed image data output from the
受信バッファ103は、タイミングコントローラ101から供給される圧縮映像データを物理層300で受信し、受信データをもとにPLL301でクロックを再生し、パラレル変換部302でパラレル化した後、10B8B変換部303で8B10Bの逆変換を行い、制御信号分離部304で圧縮映像データと制御信号とに分離する。
The
分離された圧縮映像データを、DPCM伸張部305でDPCM伸張し、シリアル変換部306でバス接続の伝送フォーマットに変換し、物理層307を介して出力する。
The separated compressed video data is subjected to DPCM decompression by the
一方、制御信号分離部304で分離された制御信号を、制御信号生成部308を介して出力する。
On the other hand, the control signal separated by the control
図1に戻り、受信バッファ103から出力された映像データと制御信号を、ソースドライバ基板104上でバス形式でソースドライバ102に接続する。
Returning to FIG. 1, the video data and control signals output from the
前記制御信号には、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等が含まれる。 The control signal includes a start pulse indicating the head position of the video data to be sampled, a latch signal indicating the timing for outputting the sampled video data to the liquid crystal drive output terminal, a clock, and the like.
ソースドライバ基板104上の最初のソースドライバ102は、受信バッファ103から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ102に供給する。
The
このように、映像データは次々にそれぞれのソースドライバ102にサンプリングされる。すべてのソースドライバ102が映像データをサンプリングした後、ソースドライバ102は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
In this way, video data is sampled by each
このような動作を1ラインごとに行い、同時に、ゲートドライバ105がゲート動作を行うことで、映像データが液晶パネル100に表示される。
Such an operation is performed for each line, and at the same time, the
<第2の実施形態>
本発明の第2の実施形態の映像データ伝送システムを、図2、図4及び図5を参照して説明する。第2の実施形態は、受信バッファとソースドライバ間の接続がバス形式ではなく、1対1接続である点のみ上記第1の実施形態と異なる。
<Second Embodiment>
A video data transmission system according to a second embodiment of the present invention will be described with reference to FIGS. The second embodiment differs from the first embodiment only in that the connection between the reception buffer and the source driver is not a bus type but a one-to-one connection.
図4は、本発明の第2の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。本例の映像データ伝送システムは、タイミングコントローラ401と、複数のソースドライバ402と、2個の受信バッファ403とを備える。ソースドライバ402と受信バッファ403は、半数ずつ左右のソースドライバ基板404に分けて配置される。
FIG. 4 is a block diagram showing an example of the configuration of the video data transmission system according to the second embodiment of the present invention. The video data transmission system of this example includes a
ソースドライバ基板404内の受信バッファ403とソースドライバ402との接続は、1対1である。
The connection between the
タイミングコントローラ401の構成は、図2に示す第1の実施形態のタイミングコントローラ101の構成と同様である。したがって、さらに詳細には説明しない。
The configuration of the
図5は、受信バッファ403の構成の一例を示すブロック図である。受信バッファ403は、物理層500と、PLL(Phase−Locked Loop:位相同期ループ)501と、パラレル変換部502と、10B8B変換部503と、制御信号分離部504と、DPCM伸張部505と、シリアル変換部506と、物理層507と、制御信号生成部508と、分割部509と、1/mラインメモリ510とを備える。1/mラインメモリ510と、シリアル変換部506と、物理層507は、1つのソースドライバ基板404におけるソースドライバ402の数だけ存在する。
FIG. 5 is a block diagram illustrating an example of the configuration of the
受信バッファ403は、タイミングコントローラ401から供給される圧縮映像データを物理層500で受信し、受信データをもとにPLL501でクロックを再生し、パラレル変換部502でパラレル化した後、10B8B変換部503で8B10Bの逆変換を行い、制御信号分離部504で圧縮映像データと制御信号に分離する。
The
分離された圧縮映像データを、DPCM伸張部505でDPCM伸張し、分割部509でライン方向に1枚のソースドライバ基板404におけるソースドライバ402の数(m個)分に分割し、分割されたそれぞれの映像データを1/mラインメモリ510に一旦書き込み、1/mラインメモリ510から読み出した映像データをシリアル変換部506で1対1の伝送フォーマットに変換し、物理層507を介して出力する。
The separated compressed video data is subjected to DPCM decompression by the
一方、制御信号分離部504で分離された制御信号を、制御信号生成部508を介して出力する。
On the other hand, the control signal separated by the control
図4に戻り、受信バッファ403から出力された映像データと制御信号を、ソースドライバ基板404上で1対1でソースドライバ402に接続する。
Returning to FIG. 4, the video data and the control signal output from the
前記制御信号は、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等を含む。 The control signal includes a start pulse indicating a head position of video data to be sampled, a clock, and the like.
ソースドライバ402は、受信バッファ403から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
The
このような動作を1ラインごとに行い、同時に、ゲートドライバ405がゲート動作を行うことで、映像データが液晶パネル400に表示される。
Such an operation is performed for each line, and at the same time, the
<第3の実施形態>
本発明の第3の実施形態の映像データ伝送システムを、図1、図6及び図7を参照して説明する。
<Third Embodiment>
A video data transmission system according to a third embodiment of the present invention will be described with reference to FIG. 1, FIG. 6, and FIG.
第3の実施形態の映像データ伝送システムは、タイミングコントローラから受信バッファに送られる映像データをDPCM圧縮しないことを除けば、第1の実施形態の映像データ伝送システムと同様である。したがって、全体的な構成は、図1に示すものと同様であり、タイミングコントローラ101の代わりにタイミングコントローラ111を、受信バッファ103の代わりに受信バッファ113を備えるものとする。
The video data transmission system of the third embodiment is the same as the video data transmission system of the first embodiment except that the video data sent from the timing controller to the reception buffer is not subjected to DPCM compression. Therefore, the overall configuration is the same as that shown in FIG. 1, and the
図6は、タイミングコントローラ111の構成の一例を示すブロック図である。タイミングコントローラ111は、1個の分割部600と、1/nラインメモリ601と、制御信号重畳部603と、8B10B変換部604と、シリアル変換部605と、物理層606と、制御信号生成部607とを備える。1/nラインメモリ601と、制御信号重畳部603と、8B10B変換部604と、シリアル変換部605と、物理層606は、受信バッファ113の数だけ存在する。
FIG. 6 is a block diagram illustrating an example of the configuration of the
タイミングコントローラ111は、バックエンド(図示せず)から入力された同期信号をもとに、制御信号生成部607で液晶パネル100を駆動するための制御信号を生成すると共に、入力された映像データを、分割部600でライン方向に受信バッファ113の数(n個)分に分割し、1/nラインメモリ601に一旦書き込み、読み出した映像データを制御信号重畳部603で制御信号と重畳し、8B10B変換部604で受信側がクロック再生しやすい符号に変換した後、シリアル変換部605でシリアルデータに変換し、物理層606を介して出力する。
The
タイミングコントローラ111から出力された映像データは、受信バッファ113に供給される。図7は、受信バッファ113の構成の一例を示すブロック図である。受信バッファ113は、物理層700と、PLL(Phase−Locked Loop:位相同期ループ)701と、パラレル変換部702と、10B8B変換部703と、制御信号分離部704と、シリアル変換部706と、物理層707と、制御信号生成部708とを備える。
The video data output from the
受信バッファ113は、タイミングコントローラ111から供給される映像データを物理層700で受信し、受信データをもとにPLL701でクロックを再生し、パラレル変換部702でパラレル化した後、10B8B変換部703で8B10Bの逆変換を行い、制御信号分離部704で映像データと制御信号とに分離する。
The
分離された映像データを、シリアル変換部706でバス接続の伝送フォーマットに変換し、物理層707を介して出力する。
The separated video data is converted into a bus-connected transmission format by the
一方、制御信号分離部704で分離された制御信号を、制御信号生成部708を介して出力する。
On the other hand, the control signal separated by the control
受信バッファ113から出力された映像データと制御信号を、ソースドライバ基板104上でバス形式でソースドライバ102に接続する。
The video data and control signal output from the
前記制御信号には、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等が含まれる。 The control signal includes a start pulse indicating the head position of the video data to be sampled, a latch signal indicating the timing for outputting the sampled video data to the liquid crystal drive output terminal, a clock, and the like.
ソースドライバ基板104上の最初のソースドライバ102は、受信バッファ113から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ102に供給する。
The
このように、映像データは次々にそれぞれのソースドライバ102にサンプリングされる。すべてのソースドライバ102が映像データをサンプリングした後、ソースドライバ102は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
In this way, video data is sampled by each
このような動作を1ラインごとに行い、同時に、ゲートドライバ105がゲート動作を行うことで、映像データが液晶パネル100に表示される。
Such an operation is performed for each line, and at the same time, the
<第4の実施形態>
本発明の第4の実施形態の映像データ伝送システムを、図4及び図8を参照して説明する。
<Fourth Embodiment>
A video data transmission system according to a fourth embodiment of the present invention will be described with reference to FIGS.
第4の実施形態の映像データ伝送システムは、タイミングコントローラから受信バッファに送られる映像データをDPCM圧縮しないことを除けば、第2の実施形態の映像データ伝送システムと同様である。したがって、全体的な構成は、図4に示すものと同様であり、タイミングコントローラ401の代わりにタイミングコントローラ411を、受信バッファ403の代わりに受信バッファ413を備えるものとする。
The video data transmission system of the fourth embodiment is the same as the video data transmission system of the second embodiment except that the video data sent from the timing controller to the reception buffer is not subjected to DPCM compression. Therefore, the overall configuration is the same as that shown in FIG. 4, and it is assumed that a timing controller 411 is provided instead of the
タイミングコントローラ411の構成は、図6に示す第3の実施形態のタイミングコントローラ111の構成と同様である。したがって、さらに詳細には説明しない。
The configuration of the timing controller 411 is the same as the configuration of the
図8は、受信バッファ413の構成の一例を示すブロック図である。受信バッファ413は、物理層800と、PLL(Phase−Locked Loop:位相同期ループ)801と、パラレル変換部802と、10B8B変換部803と、制御信号分離部804と、シリアル変換部806と、物理層807と、制御信号生成部808と、分割部809と、1/mラインメモリ810とを備える。1/mラインメモリ810と、シリアル変換部806と、物理層807は、1つのソースドライバ基板404におけるソースドライバ402の数だけ存在する。
FIG. 8 is a block diagram illustrating an example of the configuration of the
受信バッファ413は、タイミングコントローラ411から供給される映像データを物理層800で受信し、受信データをもとにPLL801でクロックを再生し、パラレル変換部802でパラレル化した後、10B8B変換部803で8B10Bの逆変換を行い、制御信号分離部804で映像データと制御信号に分離する。
The
分離された映像データを、分離部809でライン方向に1枚のソースドライバ基板404におけるソースドライバ402の数(m個)分に分割し、分割されたそれぞれの映像データを1/mラインメモリ810に一旦書き込み、1/mラインメモリ810から読み出した映像データをシリアル変換部806で1対1の伝送フォーマットに変換し、物理層807を介して出力する。
The separated video data is divided into the number (m) of
一方、制御信号分離部804で分離された制御信号を、制御信号生成部808を介して出力する。
On the other hand, the control signal separated by the control
図4に戻り、受信バッファ413から出力された映像データと制御信号を、ソースドライバ基板404上で1対1でソースドライバ402に接続する。
Returning to FIG. 4, the video data and the control signal output from the
前記制御信号は、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等を含む。 The control signal includes a start pulse indicating a head position of video data to be sampled, a clock, and the like.
ソースドライバ402は、受信バッファ413から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
The
このような動作を1ラインごとに行い、同時に、ゲートドライバ405がゲート動作を行うことで、映像データが液晶パネル400に表示される。
Such an operation is performed for each line, and at the same time, the
以上説明したように、本発明の映像データ伝送システムにおいては、タイミングコントローラと受信バッファとの間をCDR(Clock Data Recovery)の1対1で接続するため、クロックとデータとの間のスキューの問題を回避でき、より高速な映像データの伝送が可能になり、従来のソースドライバを使用しつつ、タイミングコントローラとソースドライバ基板との間の信号線数を削減することができる。 As described above, in the video data transmission system according to the present invention, the timing controller and the reception buffer are connected by a one-to-one CDR (Clock Data Recovery), so that there is a problem of skew between the clock and the data. Thus, the video data can be transmitted at higher speed, and the number of signal lines between the timing controller and the source driver board can be reduced while using the conventional source driver.
また、受信バッファとソースドライバとの間は、従来の映像データ伝送システムと同様にバス接続又は1対1接続を行うが、同じソースドライバ基板上での接続となるので、タイミングコントローラからFPCを介して接続する従来の映像データ伝送システムと比べ、クロックとデータ間のスキューマージン的にも、EMI的にも有利になる。 In addition, a bus connection or a one-to-one connection is made between the reception buffer and the source driver in the same manner as in the conventional video data transmission system. However, since the connection is made on the same source driver board, the timing controller passes through the FPC. Compared to the conventional video data transmission system connected in this manner, it becomes advantageous in terms of skew margin between clock and data and EMI.
また、タイミングコントローラと受信バッファ間の映像データを圧縮することにより、タイミングコントローラとソースドライバ基板との間の伝送レートを下げることが可能になる。 Further, by compressing the video data between the timing controller and the reception buffer, the transmission rate between the timing controller and the source driver board can be lowered.
本発明は、映像データ伝送システムに利用可能である。 The present invention is applicable to a video data transmission system.
100、400、900、910 液晶パネル
101、111、401、411、901、911 タイミングコントローラ
102、402、902、912 ソースドライバ
103、113、403、413 受信バッファ
104、404、904、914 ソースドライバ基板
105、405、905、915 ゲートドライバ
200、509、600、809 分割部
201、601 1/nラインメモリ
202 DPCM圧縮部
203、603 制御信号重畳部
204、604 8B10B変換部
205、306、506、605、706、806 シリアル変換部
206、300、307、500、507、606、700、707、800、807 物理層
207、308、508、607、708、808 制御信号生成部
301、501、701、801 PLL
302、502、702、802 パラレル変換部
303、503、703、803 10B8B変換部
304、504、704、804 制御信号分離部
305、505 DPCM伸張部
510、810 1/mラインメモリ
100, 400, 900, 910
302, 502, 702, 802
Claims (10)
タイミングコントローラと、複数の受信バッファと、複数のソースドライバとを備え、
前記タイミングコントローラは、
前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成手段と、
前記映像データをライン方向に前記受信バッファの数に応じて分割する分割手段と、
前記分割された映像データと前記制御信号とを重畳する重畳手段と、
前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、
前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換手段と、
前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に1対1接続で伝送する伝送手段とを備え、
前記受信バッファは、
前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信手段と、
前記受信された映像データ及び制御信号からクロックを再生するクロック再生手段と、
前記受信された映像データ及び制御信号をパラレル変換するパラレル変換手段と、
前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、
前記逆ビット変換された映像データ及び制御信号を、映像データと制御信号とに分離する制御信号分離手段と、
前記分離された映像データを前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、
前記分離された制御信号を出力する制御信号生成手段とを備え、
前記ソースドライバは、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送することを特徴とする映像データ伝送システム。 A video data transmission system for transmitting input video data to a display means,
A timing controller, a plurality of reception buffers, and a plurality of source drivers are provided.
The timing controller is
Control signal generation means for generating a control signal for driving the display means based on the synchronization signal of the input video data;
Dividing means for dividing the video data in a line direction according to the number of the reception buffers;
Superimposing means for superimposing the divided video data and the control signal;
Bit conversion means for bit-converting the superimposed video data and control signal so that the same bits do not continue over a predetermined interval so that the clock can be reproduced on the receiving side;
Serial conversion means for serially converting the bit-converted video data and control signal;
Transmission means for transmitting the serially converted video data and control signal to each of the reception buffers in a one-to-one connection;
The receive buffer is
Receiving means for receiving the serial-converted video data and control signal transmitted from the timing controller;
Clock recovery means for recovering a clock from the received video data and control signal;
Parallel conversion means for converting the received video data and control signal into parallel;
Reverse bit conversion means for performing reverse conversion of the bit conversion performed in the bit conversion means of the timing controller to the parallel-converted video data and the control signal;
Control signal separation means for separating the video data and control signal subjected to the inverse bit conversion into video data and a control signal;
Serial conversion means for converting the separated video data into a format to be transmitted to the source driver and outputting it;
Control signal generating means for outputting the separated control signal,
The video data transmission system, wherein the source driver transmits video data output from the reception buffer to the display unit based on a control signal output from the reception buffer.
タイミングコントローラと、複数の受信バッファと、複数のソースドライバとを備え、
前記タイミングコントローラは、
前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成手段と、
前記映像データをライン方向に前記受信バッファの数に応じて分割する分割手段と、
前記分割された映像データを圧縮する圧縮手段と、
前記圧縮された映像データと前記制御信号とを重畳する重畳手段と、
前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、
前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換手段と、
前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に1対1接続で伝送する伝送手段とを備え、
前記受信バッファは、
前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信手段と、
前記受信された映像データ及び制御信号からクロックを再生するクロック再生手段と、
前記受信された映像データ及び制御信号をパラレル変換するパラレル変換手段と、
前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、
前記逆ビット変換された映像データ及び制御信号を、圧縮された映像データと制御信号とに分離する制御信号分離手段と、
前記分離された圧縮された映像データを伸張する伸張手段と、
前記伸張された映像データを前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、
前記分離された制御信号を出力する制御信号生成手段とを備え、
前記ソースドライバは、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送することを特徴とする映像データ伝送システム。 A video data transmission system for transmitting input video data to a display means,
A timing controller, a plurality of reception buffers, and a plurality of source drivers are provided.
The timing controller is
Control signal generation means for generating a control signal for driving the display means based on the synchronization signal of the input video data;
Dividing means for dividing the video data in a line direction according to the number of the reception buffers;
Compression means for compressing the divided video data;
Superimposing means for superimposing the compressed video data and the control signal;
Bit conversion means for bit-converting the superimposed video data and control signal so that the same bits do not continue over a predetermined interval so that the clock can be reproduced on the receiving side;
Serial conversion means for serially converting the bit-converted video data and control signal;
Transmission means for transmitting the serially converted video data and control signal to each of the reception buffers in a one-to-one connection;
The receive buffer is
Receiving means for receiving the serial-converted video data and control signal transmitted from the timing controller;
Clock recovery means for recovering a clock from the received video data and control signal;
Parallel conversion means for converting the received video data and control signal into parallel;
Reverse bit conversion means for performing reverse conversion of the bit conversion performed in the bit conversion means of the timing controller to the parallel-converted video data and the control signal;
Control signal separation means for separating the video data and control signal subjected to the inverse bit conversion into compressed video data and a control signal;
Decompression means for decompressing the separated compressed video data;
A serial conversion means for converting the decompressed video data into a format to be transmitted to the source driver and outputting it;
Control signal generating means for outputting the separated control signal,
The video data transmission system, wherein the source driver transmits video data output from the reception buffer to the display unit based on a control signal output from the reception buffer.
タイミングコントローラにおいて、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成ステップと、
前記タイミングコントローラにおいて、前記映像データをライン方向に、複数ある受信バッファの数に応じて分割する分割ステップと、
前記タイミングコントローラにおいて、前記分割された映像データと前記制御信号とを重畳する重畳ステップと、
前記タイミングコントローラにおいて、前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換ステップと、
前記タイミングコントローラにおいて、前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換ステップと、
前記タイミングコントローラにおいて、前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に1対1接続で伝送する伝送ステップとを行い、
前記受信バッファにおいて、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信ステップと、
前記受信バッファにおいて、前記受信された映像データ及び制御信号からクロックを再生するクロック再生ステップと、
前記受信バッファにおいて、前記受信された映像データ及び制御信号をパラレル変換するパラレル変換ステップと、
前記受信バッファにおいて、前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラにおける前記ビット変換ステップにおいて行ったビット変換の逆変換を行う逆ビット変換ステップと、
前記受信バッファにおいて、前記逆ビット変換された映像データ及び制御信号を、映像データと制御信号とに分離する制御信号分離ステップと、
前記受信バッファにおいて、前記分離された映像データをソースドライバに伝送するフォーマットに変換し、出力するシリアル変換ステップと、
前記分離された制御信号を出力する制御信号生成ステップと、
複数の前記ソースドライバにおいて、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送する伝送ステップとを含むことを特徴とする映像データ伝送方法。 A video data transmission method for transmitting input video data to a display means,
In the timing controller, a control signal generating step for generating a control signal for driving the display means based on the synchronization signal of the input video data;
In the timing controller, a division step of dividing the video data in the line direction according to the number of a plurality of reception buffers;
In the timing controller, a superimposing step of superimposing the divided video data and the control signal;
In the timing controller, a bit conversion step for bit-converting the superimposed video data and the control signal so that the same bits do not continue over a certain interval so that the clock can be reproduced on the receiving side;
In the timing controller, a serial conversion step of serially converting the bit-converted video data and the control signal;
A transmission step of transmitting the serially converted video data and control signal to each of the reception buffers in a one-to-one connection in the timing controller;
In the reception buffer, a reception step of receiving the serial-converted video data and control signal transmitted from the timing controller;
A clock recovery step of recovering a clock from the received video data and control signal in the reception buffer;
A parallel conversion step of converting the received video data and the control signal in parallel in the reception buffer;
In the reception buffer, an inverse bit conversion step for performing an inverse conversion of the bit conversion performed in the bit conversion step in the timing controller to the parallel-converted video data and the control signal;
In the reception buffer, a control signal separation step of separating the video data and control signal subjected to the inverse bit conversion into video data and a control signal;
In the receiving buffer, the separated video data is converted into a format for transmission to a source driver, and a serial conversion step for output is performed.
A control signal generation step of outputting the separated control signal;
A video data transmission method comprising: a plurality of source drivers, a transmission step of transmitting video data output from the reception buffer to the display unit based on a control signal output from the reception buffer.
タイミングコントローラにおいて、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成ステップと、
前記タイミングコントローラにおいて、前記映像データをライン方向に、複数ある受信バッファの数に応じて分割する分割ステップと、
前記タイミングコントローラにおいて、前記分割された映像データを圧縮する圧縮ステップと、
前記タイミングコントローラにおいて、前記圧縮された映像データと前記制御信号とを重畳する重畳ステップと、
前記タイミングコントローラにおいて、前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換ステップと、
前記タイミングコントローラにおいて、前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換ステップと、
前記タイミングコントローラにおいて、前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に1対1接続で伝送する伝送ステップと、
前記受信バッファにおいて、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信ステップと、
前記受信バッファにおいて、前記受信された映像データ及び制御信号からクロックを再生するクロック再生ステップと、
前記受信バッファにおいて、前記受信された映像データ及び制御信号をパラレル変換するパラレル変換ステップと、
前記受信バッファにおいて、前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラにおける前記ビット変換ステップにおいて行ったビット変換の逆変換を行う逆ビット変換ステップと、
前記受信バッファにおいて、前記逆ビット変換された映像データ及び制御信号を、圧縮された映像データと制御信号とに分離する制御信号分離ステップと、
前記受信バッファにおいて、前記分離された圧縮された映像データを伸張する伸張ステップと、
前記受信バッファにおいて、前記伸張された映像データをソースドライバに伝送するフォーマットに変換し、出力するシリアル変換ステップと、
前記分離された制御信号を出力する制御信号生成ステップと、
複数の前記ソースドライバにおいて、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送する伝送ステップとを含むことを特徴とする映像データ伝送方法。 A video data transmission method for transmitting input video data to a display means,
In the timing controller, a control signal generating step for generating a control signal for driving the display means based on the synchronization signal of the input video data;
In the timing controller, a division step of dividing the video data in the line direction according to the number of a plurality of reception buffers;
In the timing controller, a compression step of compressing the divided video data;
In the timing controller, a superimposing step of superimposing the compressed video data and the control signal;
In the timing controller, a bit conversion step for bit-converting the superimposed video data and the control signal so that the same bits do not continue over a certain interval so that the clock can be reproduced on the receiving side;
In the timing controller, a serial conversion step of serially converting the bit-converted video data and the control signal;
In the timing controller, a transmission step of transmitting the serially converted video data and control signal to each of the reception buffers in a one-to-one connection;
In the reception buffer, a reception step of receiving the serial-converted video data and control signal transmitted from the timing controller;
A clock recovery step of recovering a clock from the received video data and control signal in the reception buffer;
A parallel conversion step of converting the received video data and the control signal in parallel in the reception buffer;
In the reception buffer, an inverse bit conversion step for performing an inverse conversion of the bit conversion performed in the bit conversion step in the timing controller to the parallel-converted video data and the control signal;
In the reception buffer, a control signal separation step of separating the video data and control signal subjected to inverse bit conversion into compressed video data and a control signal;
A decompression step of decompressing the separated compressed video data in the reception buffer;
In the reception buffer, the decompressed video data is converted into a format to be transmitted to a source driver, and a serial conversion step for outputting,
A control signal generation step of outputting the separated control signal;
A video data transmission method comprising: a plurality of source drivers, a transmission step of transmitting video data output from the reception buffer to the display unit based on a control signal output from the reception buffer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008044182A JP4972581B2 (en) | 2008-02-26 | 2008-02-26 | Video data transmission system and video data transmission method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008044182A JP4972581B2 (en) | 2008-02-26 | 2008-02-26 | Video data transmission system and video data transmission method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009204677A JP2009204677A (en) | 2009-09-10 |
JP4972581B2 true JP4972581B2 (en) | 2012-07-11 |
Family
ID=41147056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008044182A Expired - Fee Related JP4972581B2 (en) | 2008-02-26 | 2008-02-26 | Video data transmission system and video data transmission method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4972581B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5410848B2 (en) * | 2009-06-11 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | Display device |
JP2012042575A (en) * | 2010-08-16 | 2012-03-01 | Renesas Electronics Corp | Display device, signal line driver and data transfer method |
TWI768725B (en) * | 2020-09-16 | 2022-06-21 | 瑞昱半導體股份有限公司 | Separate display system |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04240936A (en) * | 1991-01-25 | 1992-08-28 | Fujitsu Ltd | Data transmission system |
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-
2008
- 2008-02-26 JP JP2008044182A patent/JP4972581B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2009204677A (en) | 2009-09-10 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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