JP4972581B2

JP4972581B2 - Video data transmission system and video data transmission method

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Publication number: JP4972581B2
Application number: JP2008044182A
Authority: JP
Inventors: 伊知朗紺野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2008-02-26
Filing date: 2008-02-26
Publication date: 2012-07-11
Anticipated expiration: 2028-02-26
Also published as: JP2009204677A

Description

本発明は、フラットパネルディスプレイ技術に関し、例えば、映像データ及び制御信号を表示手段に伝送する映像データ伝送システムおよび映像データ伝送方法に関する。 The present invention relates to a flat panel display technology, for example, a video data transmission system and a video data transmission method for transmitting video data and a control signal to display means.

液晶パネルにおける映像データ伝送システムとして、バス形式を用いたＲＳＤＳ（ＲｅｄｕｃｅｄＳｗｉｎｇＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）や、ｍｉｎｉ−ＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）等が提案され、利用されている。 As video data transmission systems in liquid crystal panels, RSDS (Reduced Swing Differential Signaling) using a bus format, mini-LVDS (Low Voltage Differential Signaling), and the like have been proposed and used.

図９は、従来のバス形式を用いた映像データ伝送システムの構成の一例を示すブロック図である。この従来のバス形式を用いた映像データ伝送システムは、タイミングコントローラ９０１と、複数のソースドライバ９０２とを備える。ソースドライバ９０２は、半数ずつ左右のソースドライバ基板９０４に分けて配置される。 FIG. 9 is a block diagram showing an example of the configuration of a video data transmission system using a conventional bus format. This conventional video data transmission system using a bus format includes a timing controller 901 and a plurality of source drivers 902. Half of the source drivers 902 are divided and arranged on the left and right source driver boards 904.

タイミングコントローラ９０１は、バックエンド（図示せず）から入力された同期信号をもとに液晶パネル９００を駆動するための制御信号を生成すると共に、入力された映像データをライン方向に左右２分割し、左右それぞれのソースドライバ基板９０４に供給する。 The timing controller 901 generates a control signal for driving the liquid crystal panel 900 based on a synchronization signal input from a back end (not shown), and divides the input video data into two in the line direction. The left and right source driver boards 904 are supplied.

ソースドライバ基板が左右２枚に分割されている理由は、基板の製造コスト等の問題から基板の長さは６０ｃｍ程度が限界とされているためである。通常、ソースドライバ基板は、２６〜５０インチ程度までのパネルでは２分割、それ以上のサイズのパネルでは２分割又はそれ以上に分割する必要がある。 The reason why the source driver substrate is divided into the right and left two is that the length of the substrate is limited to about 60 cm due to problems such as the manufacturing cost of the substrate. Usually, the source driver board needs to be divided into two parts for a panel of about 26 to 50 inches, and divided into two parts or more for a panel of a larger size.

タイミングコントローラ９０１とソースドライバ基板９０４との間の信号線の接続は、一般的に別基板において行われ、比較的信号線も多いため、ＦＰＣ（ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔｓ）が用いられることが多い。 The connection of the signal line between the timing controller 901 and the source driver board 904 is generally performed on a separate board, and since there are relatively many signal lines, FPC (Flexible Printed Circuits) is often used.

ソースドライバ基板９０４に供給する信号は、映像データの他に、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等がある。ソースドライバ基板９０４上の複数のソースドライバ９０２に、映像データはバス形式で、スタートパルスはカスケード接続で、ラッチ信号及びクロックはマルチドロップで接続されている。 Signals supplied to the source driver board 904 include, in addition to video data, a start pulse that indicates the start position of the video data to be sampled, a latch signal that indicates the timing at which the sampled video data is output to the liquid crystal drive output terminal, and a clock . Video data is connected to a plurality of source drivers 902 on the source driver board 904 in a bus format, start pulses are connected in cascade, and latch signals and clocks are connected in multidrop.

ソースドライバ基板９０４上の最初のソースドライバ９０２は、タイミングコントローラ９０１から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ９０２に供給する。 Based on the start pulse supplied from the timing controller 901, the first source driver 902 on the source driver board 904 detects the head of the video data sampled by itself, samples the allocated data, and then The start pulse timing is changed so as to indicate the head of data, and the data is supplied to the next source driver 902.

このように、映像データは次々にそれぞれのソースドライバ９０２にサンプリングされる。すべてのソースドライバ９０２が映像データをサンプリングした後、ソースドライバ９０２は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。 In this way, video data is sampled by each source driver 902 one after another. After all the source drivers 902 sample the video data, the source driver 902 outputs the sampled video data to the liquid crystal drive output terminals all at once according to the latch signal.

このような動作を１ラインごとに行い、同時に、ゲートドライバ９０５がゲート動作を行うことで、映像データが液晶パネル９００に表示される。 Such an operation is performed for each line, and at the same time, the gate driver 905 performs a gate operation, whereby video data is displayed on the liquid crystal panel 900.

ここで映像データは、ＲＧＢ各８ｂｉｔのデータで、図１０に示すように、ＲＧＢそれぞれ４ペア（計１２ペア）の差動信号線に分割され、各ソースドライバ９０２にマルチドロップ接続されているクロックの立ち上がりと立ち下りの両方のエッジで転送される。 Here, the video data is 8-bit RGB data, as shown in FIG. 10, divided into 4 pairs of RGB (12 pairs in total) differential signal lines and multi-drop connected to each source driver 902. Is transferred on both rising and falling edges.

また、特許文献１（特開２０００−１５５５５２号公報）に記載されているように、１対１接続でソースドライバに映像データを伝送する方式も提案されている。 Further, as described in Patent Document 1 (Japanese Patent Application Laid-Open No. 2000-155552), a method of transmitting video data to a source driver through a one-to-one connection has been proposed.

図１１は、従来の１対１接続を用いた映像データ伝送システムの構成の一例を示すブロック図である。この従来の１対１接続を用いた映像データ伝送システムは、タイミングコントローラ９１１と、複数のソースドライバ９１２とを備える。ソースドライバ９１２は、半数ずつ左右のソースドライバ基板９１４に分けて配置される。 FIG. 11 is a block diagram showing an example of the configuration of a conventional video data transmission system using a one-to-one connection. This conventional video data transmission system using a one-to-one connection includes a timing controller 911 and a plurality of source drivers 912. Half of the source drivers 912 are arranged separately on the left and right source driver boards 914.

タイミングコントローラ９１１は、バックエンド（図示せず）から供給された同期信号をもとに液晶パネル９１０を駆動するための制御信号を生成すると共に、入力された映像データをライン方向にソースドライバ９１２の数分に分割し、ソースドライバ基板９１４を介して各ソースドライバ９１２に供給する。 The timing controller 911 generates a control signal for driving the liquid crystal panel 910 based on a synchronization signal supplied from a back end (not shown), and inputs input video data in the line direction of the source driver 912. Divided into several minutes and supplied to each source driver 912 via a source driver board 914.

ソースドライバ９１２に供給する信号は、映像データの他に、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等がある。これらの信号は、マルチドロップで接続されている。 Signals supplied to the source driver 912 include, in addition to video data, a start pulse, a clock, and the like that indicate the start position of video data to be sampled. These signals are connected by multidrop.

ソースドライバ９１２は、タイミングコントローラ９１１から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。 The source driver 912 detects the head of the video data based on the start pulse input from the timing controller 911, samples the necessary data, and then outputs the sampled video data to the liquid crystal drive output terminal at a predetermined timing.

このような動作を１ラインごとに行い、同時に、ゲートドライバ９１５がゲート動作を行うことで、映像データが液晶パネル９１０に表示される。 Such an operation is performed for each line, and at the same time, the gate driver 915 performs a gate operation, whereby video data is displayed on the liquid crystal panel 910.

ここで映像データは、各ソースドライバ９１２に１ペアもしくは複数ペアの差動信号線に分割され、各ソースドライバ９１２にマルチドロップ接続されているクロックの立ち上がりと立ち下がりの両方のエッジで転送される。 Here, the video data is divided into one or a plurality of pairs of differential signal lines for each source driver 912 and transferred to both source drivers 912 at both rising and falling edges of a clock that is multidrop connected. .

特開２０００−１５５５５２号公報JP 2000-155552 A

タイミングコントローラから出力される映像データの総ビットレートは、映像信号の画素数、フレーム周波数、色深度によって決定される。 The total bit rate of the video data output from the timing controller is determined by the number of pixels of the video signal, the frame frequency, and the color depth.

例えば、フルＨＤ（１９２０×１０８０画素）、フレーム周波数６０Ｈｚ、色深度８ビットの場合、ＲＧＢのデータを伝送するには、１９２０×１０８０×６０×３×８＝２．９８６Ｇｂｐｓ（約３Ｇｂｐｓ）の伝送レートを必要とする。 For example, in the case of full HD (1920 × 1080 pixels), a frame frequency of 60 Hz, and a color depth of 8 bits, in order to transmit RGB data, transmission of 1920 × 1080 × 60 × 3 × 8 = 2.986 Gbps (about 3 Gbps) Need a rate.

また、最近では、フレーム周波数を１２０Ｈｚとした倍速駆動、色深度の増加（例えば１２ｂｉｔ化）、さらには、画素数をフルＨＤの縦横約２倍にした４Ｋ２Ｋ等が提案されてきており、必要な伝送レートは増加する一方である。 Recently, double-speed driving with a frame frequency of 120 Hz, an increase in color depth (for example, 12 bits), and 4K2K, etc., in which the number of pixels is approximately double the height and width of full HD have been proposed. The transmission rate is increasing.

例えば、フルＨＤ、フレーム周波数１２０Ｈｚ、色深度１２ｂｉｔの場合、タイミングコントローラから出力される映像データの総ビットレートは、上記の例の３倍の９Ｇｂｐｓ、画素数を４Ｋ２Ｋにした場合は１２倍の約３６Ｇｂｐｓの伝送レートを必要とする。 For example, in the case of full HD, a frame frequency of 120 Hz, and a color depth of 12 bits, the total bit rate of video data output from the timing controller is about 9 times 3 Gbps as in the above example, and about 12 times when the number of pixels is 4K2K. A transmission rate of 36 Gbps is required.

このように必要な伝送レートが増大すると、従来のバス接続方式では、伝送するクロック周波数を上げるか、差動信号線の数を増やす必要があるが、クロック周波数を上げていくと、クロックとデータ間のスキューマージンが厳しくなってきて、受信側で正しくデータを受け取れなくなる可能性がある。 When the required transmission rate increases in this way, in the conventional bus connection method, it is necessary to increase the transmission clock frequency or increase the number of differential signal lines. However, as the clock frequency is increased, the clock and data There is a possibility that the skew margin between them becomes strict and data cannot be received correctly on the receiving side.

また、信号線の増加は、配線数増加によるコストアップ、及びＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃＩｎｔｅｒｆｅｒｅｎｃｅ：電磁波障害）増加の原因になる。 Further, the increase in the number of signal lines causes an increase in cost due to an increase in the number of wirings and an increase in EMI (Electro Magnetic Interference).

また、１対１接続において、例えば、液晶駆動出力端子が７２０ピン（ＲＧＢで１画素とすると２４０画素分）のソースドライバを用いると、フルＨＤで８個、４Ｋ２Ｋで１６個のソースドライバを必要とし、フレーム周波数１２０Ｈｚ、色深度１２ｂｉｔの映像データを転送する場合、各ソースドライバに対し、フルＨＤで約１．１２５Ｇｂｐｓ（９Ｇｂｐｓ／８）、４Ｋ２Ｋで約２．２５Ｇｂｐｓ（３６／１６）の伝送レートが必要となる。 In a one-to-one connection, for example, if a source driver with a liquid crystal drive output terminal of 720 pins (one pixel for RGB is 240 pixels), 8 full HD and 16 source drivers for 4K2K are required. When transferring video data with a frame frequency of 120 Hz and a color depth of 12 bits, a transmission rate of about 1.125 Gbps (9 Gbps / 8) at full HD and about 2.25 Gbps (36/16) at 4K2K to each source driver. Is required.

従来のクロックを別に伝送する方式では、差動信号線１ペアあたり約１Ｇｂｐｓの伝送レートが限界とされており、１対１接続においても１つのソースドライバに複数ペアの差動信号線を接続する必要があり、信号線の増加は避けられない。 In the conventional method of separately transmitting a clock, the transmission rate of about 1 Gbps per pair of differential signal lines is limited, and even in one-to-one connection, a plurality of pairs of differential signal lines are connected to one source driver. It is necessary to increase the number of signal lines.

本発明は、このような実情を鑑みて成されたものであり、既存のソースドライバを使用可能で、タイミングコントローラとソースドライバの間の伝送レートの増大に対応することができる映像データ伝送システムを提供するものである。 The present invention has been made in view of such circumstances, and an image data transmission system that can use an existing source driver and can cope with an increase in the transmission rate between the timing controller and the source driver. It is to provide.

本発明の映像データ伝送システムは、入力された映像データを表示手段に伝送する映像データ伝送システムであって、タイミングコントローラと、複数の受信バッファと、複数のソースドライバとを備え、前記タイミングコントローラは、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成手段と、前記映像データをライン方向に前記受信バッファの数に応じて分割する分割手段と、前記分割された映像データと前記制御信号とを重畳する重畳手段と、前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換手段と、前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に１対１接続で伝送する伝送手段とを備え、前記受信バッファは、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信手段と、前記受信された映像データ及び制御信号からクロックを再生するクロック再生手段と、前記受信された映像データ及び制御信号をパラレル変換するパラレル変換手段と、前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、前記逆ビット変換された映像データ及び制御信号を、映像データと制御信号とに分離する制御信号分離手段と、前記分離された映像データを前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、前記分離された制御信号を出力する制御信号生成部とを備え、前記ソースドライバは、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送することを特徴とする。 A video data transmission system according to the present invention is a video data transmission system that transmits input video data to a display means, and includes a timing controller, a plurality of reception buffers, and a plurality of source drivers. A control signal generating unit that generates a control signal for driving the display unit based on a synchronization signal of the input video data, and a division that divides the video data in a line direction according to the number of the reception buffers Means, superimposing means for superimposing the divided video data and the control signal, and the same bit not to be continuous more than a certain interval so that the superposed video data and control signal can be clock-reproduced on the receiving side. Bit conversion means for bit conversion and serial data for serial conversion of the bit-converted video data and control signal Conversion means; and transmission means for transmitting the serially converted video data and control signal to each of the reception buffers in a one-to-one connection, wherein the reception buffer is transmitted from the timing controller. Receiving means for receiving the received video data and control signal; clock recovery means for recovering a clock from the received video data and control signal; and parallel conversion means for converting the received video data and control signal into parallel. Inverse bit conversion means for performing reverse conversion of the bit conversion performed in the bit conversion means of the timing controller to the parallel converted video data and control signal, and the inverse bit converted video data and control signal, Control signal separating means for separating the video data and the control signal; Serial conversion means for converting and outputting video data to a format for transmission to the source driver, and a control signal generation unit for outputting the separated control signal, wherein the source driver is output from the reception buffer The video data is transmitted to the display means based on a control signal output from the reception buffer.

タイミングコントローラと受信バッファとの間をＣＤＲ（ＣｌｏｃｋＤａｔａＲｅｃｏｖｅｒｙ）の１対１で接続するため、クロックとデータとの間のスキューの問題を回避でき、より高速な映像データの伝送が可能になり、従来のソースドライバを使用しつつ、タイミングコントローラとソースドライバ基板との間の信号線数を削減することができる。 Since the timing controller and the reception buffer are connected by a one-to-one CDR (Clock Data Recovery), the problem of skew between the clock and data can be avoided, and higher-speed video data transmission can be achieved. While using a conventional source driver, the number of signal lines between the timing controller and the source driver board can be reduced.

また、受信バッファとソースドライバとの間は、従来の映像データ伝送システムと同様にバス接続又は１対１接続を行うが、同じソースドライバ基板上での接続となるので、タイミングコントローラからＦＰＣを介して接続する従来の映像データ伝送システムと比べ、クロックとデータ間のスキューマージン的にも、ＥＭＩ的にも有利になる。 In addition, a bus connection or a one-to-one connection is made between the reception buffer and the source driver in the same manner as in the conventional video data transmission system. However, since the connection is made on the same source driver board, the timing controller passes through the FPC. Compared to the conventional video data transmission system connected in this manner, it becomes advantageous in terms of skew margin between clock and data and EMI.

本発明の他の映像データ伝送システムは、入力された映像データを表示手段に伝送する映像データ伝送システムであって、タイミングコントローラと、複数の受信バッファと、複数のソースドライバとを備え、前記タイミングコントローラは、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成手段と、前記映像データをライン方向に前記受信バッファの数に応じて分割する分割手段と、前記分割された映像データを圧縮する圧縮手段と、前記圧縮された映像データと前記制御信号とを重畳する重畳手段と、前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換手段と、前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に１対１接続で伝送する伝送手段とを備え、前記受信バッファは、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信手段と、前記受信された映像データ及び制御信号からクロックを再生するクロック再生手段と、前記受信された映像データ及び制御信号をパラレル変換するパラレル変換手段と、前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、前記逆ビット変換された映像データ及び制御信号を、圧縮された映像データと制御信号とに分離する制御信号分離手段と、前記分離された圧縮された映像データを伸張する伸張手段と、前記伸張された映像データを前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、前記分離された制御信号を出力する制御信号生成部とを備え、前記ソースドライバは、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送することを特徴とする。 Another video data transmission system of the present invention is a video data transmission system that transmits input video data to a display means, and includes a timing controller, a plurality of reception buffers, and a plurality of source drivers, The controller divides the video data in the line direction according to the number of the reception buffers, and a control signal generation unit that generates a control signal for driving the display unit based on the synchronization signal of the input video data Dividing means, compressing means for compressing the divided video data, superimposing means for superimposing the compressed video data and the control signal, and receiving the superposed video data and control signal on the receiving side. Bit conversion means for performing bit conversion so that the same bits do not continue for a predetermined interval or longer so that clock recovery is possible; and Serial conversion means for serially converting the video data and the control signal, and transmission means for transmitting the serially converted video data and the control signal to each of the reception buffers in a one-to-one connection. Receiving means for receiving the serial-converted video data and control signal transmitted from the timing controller; clock recovery means for recovering a clock from the received video data and control signal; and the received video data And parallel conversion means for converting the control signal into parallel, reverse bit conversion means for performing reverse conversion of the bit conversion performed in the bit conversion means of the timing controller on the parallel-converted video data and control signal, and the reverse Bit-converted video data and control signal, compressed video Control signal separating means for separating the data and control signal, decompressing means for decompressing the separated compressed video data, converting the decompressed video data into a format for transmission to the source driver, and outputting And a control signal generation unit that outputs the separated control signal, and the source driver outputs the video data output from the reception buffer based on the control signal output from the reception buffer. It transmits to the said display means, It is characterized by the above-mentioned.

タイミングコントローラと受信バッファ間の映像データを圧縮することにより、タイミングコントローラとソースドライバ基板との間の伝送レートを下げることが可能になる。 By compressing the video data between the timing controller and the reception buffer, the transmission rate between the timing controller and the source driver board can be lowered.

前記圧縮手段はＤＰＣＭ圧縮によって前記映像データを圧縮してもよい。
前記受信バッファが前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式であってもよい。 The compression means may compress the video data by DPCM compression.
The format in which the reception buffer transmits the video data to the source driver may be a bus connection method.

前記受信バッファが前記映像データを前記ソースドライバに伝送するフォーマットは１対１接続方式であってもよい。 The format in which the reception buffer transmits the video data to the source driver may be a one-to-one connection method.

本発明の映像データ伝送システムは、既存のソースドライバを使用可能で、タイミングコントローラとソースドライバの間の伝送レートの増大に対応することができる。 The video data transmission system of the present invention can use an existing source driver and can cope with an increase in the transmission rate between the timing controller and the source driver.

＜第１の実施形態＞
本発明の第１の実施形態の映像データ伝送システムを、図１乃至図３を参照して説明する。 <First Embodiment>
A video data transmission system according to a first embodiment of the present invention will be described with reference to FIGS.

図１は、本発明の第１の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。本例の映像データ伝送システムは、タイミングコントローラ１０１と、複数のソースドライバ１０２と、２個の受信バッファ１０３とを備える。ソースドライバ１０２と受信バッファ１０３は、半数ずつ左右のソースドライバ基板１０４に分けて配置される。 FIG. 1 is a block diagram showing an example of the configuration of the video data transmission system according to the first embodiment of the present invention. The video data transmission system of this example includes a timing controller 101, a plurality of source drivers 102, and two reception buffers 103. The source driver 102 and the reception buffer 103 are arranged in half on the left and right source driver boards 104.

タイミングコントローラ１０１とソースドライバ基板１０４との間の信号線の接続は、一般的に別基板において行われ、比較的信号線も多いため、ＦＰＣ（ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔ：フレキシブル印刷回路）が用いられることが多い。 The connection of signal lines between the timing controller 101 and the source driver board 104 is generally performed on a separate board, and since there are relatively many signal lines, an FPC (Flexible Printed Circuit) may be used. Many.

図２は、タイミングコントローラ１０１の構成の一例を示すブロック図である。タイミングコントローラ１０１は、分割部２００と、１／ｎラインメモリ２０１と、ＤＰＣＭ（ＤｉｆｆｅｒｅｎｔｉａｌＰｕｌｓｅＣｏｄｅＭｏｄｕｌａｔｉｏｎ：差分パルスコード変調）圧縮部２０２と、制御信号重畳部２０３と、８Ｂ１０Ｂ変換部２０４と、シリアル変換部２０５と、物理層２０６と、制御信号生成部２０７とを備える。１／ｎラインメモリ２０１と、ＤＰＣＭ圧縮部２０２と、制御信号重畳部２０３と、８Ｂ１０Ｂ変換部２０４と、シリアル変換部２０５と、物理層２０６は、受信バッファ１０３の数だけ存在する。 FIG. 2 is a block diagram illustrating an example of the configuration of the timing controller 101. The timing controller 101 includes a division unit 200, a 1 / n line memory 201, a DPCM (Differential Pulse Code Modulation) compression unit 202, a control signal superimposing unit 203, an 8B10B conversion unit 204, and serial conversion. Unit 205, physical layer 206, and control signal generation unit 207. The 1 / n line memory 201, the DPCM compression unit 202, the control signal superimposing unit 203, the 8B10B conversion unit 204, the serial conversion unit 205, and the physical layers 206 exist as many as the number of the reception buffers 103.

タイミングコントローラ１０１は、バックエンド（図示せず）から入力された同期信号をもとに、制御信号生成部２０７で液晶パネル１００を駆動するための制御信号を生成すると共に、入力された映像データを、分割部２００でライン方向に受信バッファ１０３の数（ｎ個）分に分割し、１／ｎラインメモリ２０１に一旦書き込み、読み出した映像データをＤＰＣＭ圧縮部２０２で圧縮し、制御信号重畳部２０３で制御信号と重畳し、８Ｂ１０Ｂ変換部２０４で受信側がクロック再生しやすい符号に変換した後、シリアル変換部２０５でシリアルデータに変換し、物理層２０６を介して出力する。 The timing controller 101 generates a control signal for driving the liquid crystal panel 100 by the control signal generation unit 207 based on a synchronization signal input from a back end (not shown) and converts the input video data. The dividing unit 200 divides the number of receiving buffers 103 in the line direction (n), writes the data once in the 1 / n line memory 201, compresses the read video data by the DPCM compressing unit 202, and controls the signal superimposing unit 203. The 8B10B conversion unit 204 converts the signal into a code that can be easily reproduced by the receiver, and the serial conversion unit 205 converts it into serial data, which is output via the physical layer 206.

タイミングコントローラ１０１から出力された圧縮画像データは、受信バッファ１０３に供給される。図３は、受信バッファ１０３の構成の一例を示すブロック図である。受信バッファ１０３は、物理層３００と、ＰＬＬ（Ｐｈａｓｅ−ＬｏｃｋｅｄＬｏｏｐ：位相同期ループ）３０１と、パラレル変換部３０２と、１０Ｂ８Ｂ変換部３０３と、制御信号分離部３０４と、ＤＰＣＭ伸張部３０５と、シリアル変換部３０６と、物理層３０７と、制御信号生成部３０８とを備える。 The compressed image data output from the timing controller 101 is supplied to the reception buffer 103. FIG. 3 is a block diagram illustrating an example of the configuration of the reception buffer 103. The reception buffer 103 includes a physical layer 300, a PLL (Phase-Locked Loop) 301, a parallel conversion unit 302, a 10B8B conversion unit 303, a control signal separation unit 304, a DPCM decompression unit 305, a serial A conversion unit 306, a physical layer 307, and a control signal generation unit 308 are provided.

受信バッファ１０３は、タイミングコントローラ１０１から供給される圧縮映像データを物理層３００で受信し、受信データをもとにＰＬＬ３０１でクロックを再生し、パラレル変換部３０２でパラレル化した後、１０Ｂ８Ｂ変換部３０３で８Ｂ１０Ｂの逆変換を行い、制御信号分離部３０４で圧縮映像データと制御信号とに分離する。 The reception buffer 103 receives the compressed video data supplied from the timing controller 101 by the physical layer 300, regenerates the clock by the PLL 301 based on the reception data, and parallelizes it by the parallel conversion unit 302, and then the 10B8B conversion unit 303. Then, 8B10B is inversely converted, and the control signal separation unit 304 separates the compressed video data and the control signal.

分離された圧縮映像データを、ＤＰＣＭ伸張部３０５でＤＰＣＭ伸張し、シリアル変換部３０６でバス接続の伝送フォーマットに変換し、物理層３０７を介して出力する。 The separated compressed video data is subjected to DPCM decompression by the DPCM decompression unit 305, converted to a bus-connected transmission format by the serial conversion unit 306, and output via the physical layer 307.

一方、制御信号分離部３０４で分離された制御信号を、制御信号生成部３０８を介して出力する。 On the other hand, the control signal separated by the control signal separation unit 304 is output via the control signal generation unit 308.

図１に戻り、受信バッファ１０３から出力された映像データと制御信号を、ソースドライバ基板１０４上でバス形式でソースドライバ１０２に接続する。 Returning to FIG. 1, the video data and control signals output from the reception buffer 103 are connected to the source driver 102 in a bus format on the source driver board 104.

前記制御信号には、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等が含まれる。 The control signal includes a start pulse indicating the head position of the video data to be sampled, a latch signal indicating the timing for outputting the sampled video data to the liquid crystal drive output terminal, a clock, and the like.

ソースドライバ基板１０４上の最初のソースドライバ１０２は、受信バッファ１０３から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ１０２に供給する。 The first source driver 102 on the source driver board 104 detects the head of the video data to be sampled based on the start pulse supplied from the reception buffer 103, samples the allocated data, and then The start pulse timing is changed so as to indicate the head of data, and the data is supplied to the next source driver 102.

このように、映像データは次々にそれぞれのソースドライバ１０２にサンプリングされる。すべてのソースドライバ１０２が映像データをサンプリングした後、ソースドライバ１０２は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。 In this way, video data is sampled by each source driver 102 one after another. After all the source drivers 102 sample the video data, the source driver 102 outputs the sampled video data to the liquid crystal drive output terminals all at once according to the latch signal.

このような動作を１ラインごとに行い、同時に、ゲートドライバ１０５がゲート動作を行うことで、映像データが液晶パネル１００に表示される。 Such an operation is performed for each line, and at the same time, the gate driver 105 performs a gate operation, whereby video data is displayed on the liquid crystal panel 100.

＜第２の実施形態＞
本発明の第２の実施形態の映像データ伝送システムを、図２、図４及び図５を参照して説明する。第２の実施形態は、受信バッファとソースドライバ間の接続がバス形式ではなく、１対１接続である点のみ上記第１の実施形態と異なる。 <Second Embodiment>
A video data transmission system according to a second embodiment of the present invention will be described with reference to FIGS. The second embodiment differs from the first embodiment only in that the connection between the reception buffer and the source driver is not a bus type but a one-to-one connection.

図４は、本発明の第２の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。本例の映像データ伝送システムは、タイミングコントローラ４０１と、複数のソースドライバ４０２と、２個の受信バッファ４０３とを備える。ソースドライバ４０２と受信バッファ４０３は、半数ずつ左右のソースドライバ基板４０４に分けて配置される。 FIG. 4 is a block diagram showing an example of the configuration of the video data transmission system according to the second embodiment of the present invention. The video data transmission system of this example includes a timing controller 401, a plurality of source drivers 402, and two reception buffers 403. The source driver 402 and the reception buffer 403 are arranged on the left and right source driver boards 404 by half.

ソースドライバ基板４０４内の受信バッファ４０３とソースドライバ４０２との接続は、１対１である。 The connection between the reception buffer 403 and the source driver 402 in the source driver board 404 is one-to-one.

タイミングコントローラ４０１の構成は、図２に示す第１の実施形態のタイミングコントローラ１０１の構成と同様である。したがって、さらに詳細には説明しない。 The configuration of the timing controller 401 is the same as that of the timing controller 101 of the first embodiment shown in FIG. Therefore, it will not be described in further detail.

図５は、受信バッファ４０３の構成の一例を示すブロック図である。受信バッファ４０３は、物理層５００と、ＰＬＬ（Ｐｈａｓｅ−ＬｏｃｋｅｄＬｏｏｐ：位相同期ループ）５０１と、パラレル変換部５０２と、１０Ｂ８Ｂ変換部５０３と、制御信号分離部５０４と、ＤＰＣＭ伸張部５０５と、シリアル変換部５０６と、物理層５０７と、制御信号生成部５０８と、分割部５０９と、１／ｍラインメモリ５１０とを備える。１／ｍラインメモリ５１０と、シリアル変換部５０６と、物理層５０７は、１つのソースドライバ基板４０４におけるソースドライバ４０２の数だけ存在する。 FIG. 5 is a block diagram illustrating an example of the configuration of the reception buffer 403. The reception buffer 403 includes a physical layer 500, a PLL (Phase-Locked Loop) 501, a parallel conversion unit 502, a 10B8B conversion unit 503, a control signal separation unit 504, a DPCM decompression unit 505, and a serial. A conversion unit 506, a physical layer 507, a control signal generation unit 508, a division unit 509, and a 1 / m line memory 510 are provided. There are as many 1 / m line memories 510, serial conversion units 506, and physical layers 507 as the number of source drivers 402 in one source driver board 404.

受信バッファ４０３は、タイミングコントローラ４０１から供給される圧縮映像データを物理層５００で受信し、受信データをもとにＰＬＬ５０１でクロックを再生し、パラレル変換部５０２でパラレル化した後、１０Ｂ８Ｂ変換部５０３で８Ｂ１０Ｂの逆変換を行い、制御信号分離部５０４で圧縮映像データと制御信号に分離する。 The reception buffer 403 receives the compressed video data supplied from the timing controller 401 by the physical layer 500, regenerates the clock by the PLL 501 based on the received data, parallelizes the parallel conversion unit 502, and then performs the 10B8B conversion unit 503. Then, 8B10B is inversely converted, and the control signal separation unit 504 separates the compressed video data and the control signal.

分離された圧縮映像データを、ＤＰＣＭ伸張部５０５でＤＰＣＭ伸張し、分割部５０９でライン方向に１枚のソースドライバ基板４０４におけるソースドライバ４０２の数（ｍ個）分に分割し、分割されたそれぞれの映像データを１／ｍラインメモリ５１０に一旦書き込み、１／ｍラインメモリ５１０から読み出した映像データをシリアル変換部５０６で１対１の伝送フォーマットに変換し、物理層５０７を介して出力する。 The separated compressed video data is subjected to DPCM decompression by the DPCM decompression unit 505, and divided by the division unit 509 into the number (m) of source drivers 402 in one source driver board 404 in the line direction. Is once written in the 1 / m line memory 510, and the video data read from the 1 / m line memory 510 is converted into a one-to-one transmission format by the serial conversion unit 506 and output via the physical layer 507.

一方、制御信号分離部５０４で分離された制御信号を、制御信号生成部５０８を介して出力する。 On the other hand, the control signal separated by the control signal separation unit 504 is output via the control signal generation unit 508.

図４に戻り、受信バッファ４０３から出力された映像データと制御信号を、ソースドライバ基板４０４上で１対１でソースドライバ４０２に接続する。 Returning to FIG. 4, the video data and the control signal output from the reception buffer 403 are connected to the source driver 402 on the source driver board 404 on a one-to-one basis.

前記制御信号は、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等を含む。 The control signal includes a start pulse indicating a head position of video data to be sampled, a clock, and the like.

ソースドライバ４０２は、受信バッファ４０３から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。 The source driver 402 detects the head of the video data based on the start pulse input from the reception buffer 403, samples the necessary data, and outputs the sampled video data to the liquid crystal drive output terminal at a predetermined timing.

このような動作を１ラインごとに行い、同時に、ゲートドライバ４０５がゲート動作を行うことで、映像データが液晶パネル４００に表示される。 Such an operation is performed for each line, and at the same time, the gate driver 405 performs a gate operation, whereby video data is displayed on the liquid crystal panel 400.

＜第３の実施形態＞
本発明の第３の実施形態の映像データ伝送システムを、図１、図６及び図７を参照して説明する。 <Third Embodiment>
A video data transmission system according to a third embodiment of the present invention will be described with reference to FIG. 1, FIG. 6, and FIG.

第３の実施形態の映像データ伝送システムは、タイミングコントローラから受信バッファに送られる映像データをＤＰＣＭ圧縮しないことを除けば、第１の実施形態の映像データ伝送システムと同様である。したがって、全体的な構成は、図１に示すものと同様であり、タイミングコントローラ１０１の代わりにタイミングコントローラ１１１を、受信バッファ１０３の代わりに受信バッファ１１３を備えるものとする。 The video data transmission system of the third embodiment is the same as the video data transmission system of the first embodiment except that the video data sent from the timing controller to the reception buffer is not subjected to DPCM compression. Therefore, the overall configuration is the same as that shown in FIG. 1, and the timing controller 111 is provided instead of the timing controller 101, and the reception buffer 113 is provided instead of the reception buffer 103.

図６は、タイミングコントローラ１１１の構成の一例を示すブロック図である。タイミングコントローラ１１１は、１個の分割部６００と、１／ｎラインメモリ６０１と、制御信号重畳部６０３と、８Ｂ１０Ｂ変換部６０４と、シリアル変換部６０５と、物理層６０６と、制御信号生成部６０７とを備える。１／ｎラインメモリ６０１と、制御信号重畳部６０３と、８Ｂ１０Ｂ変換部６０４と、シリアル変換部６０５と、物理層６０６は、受信バッファ１１３の数だけ存在する。 FIG. 6 is a block diagram illustrating an example of the configuration of the timing controller 111. The timing controller 111 includes one division unit 600, 1 / n line memory 601, control signal superimposing unit 603, 8B10B conversion unit 604, serial conversion unit 605, physical layer 606, and control signal generation unit 607. With. The 1 / n line memory 601, the control signal superimposing unit 603, the 8B10B conversion unit 604, the serial conversion unit 605, and the physical layers 606 exist as many as the number of reception buffers 113.

タイミングコントローラ１１１は、バックエンド（図示せず）から入力された同期信号をもとに、制御信号生成部６０７で液晶パネル１００を駆動するための制御信号を生成すると共に、入力された映像データを、分割部６００でライン方向に受信バッファ１１３の数（ｎ個）分に分割し、１／ｎラインメモリ６０１に一旦書き込み、読み出した映像データを制御信号重畳部６０３で制御信号と重畳し、８Ｂ１０Ｂ変換部６０４で受信側がクロック再生しやすい符号に変換した後、シリアル変換部６０５でシリアルデータに変換し、物理層６０６を介して出力する。 The timing controller 111 generates a control signal for driving the liquid crystal panel 100 by the control signal generation unit 607 based on the synchronization signal input from the back end (not shown), and the input video data Then, the dividing unit 600 divides the number of reception buffers 113 in the line direction (n), writes the data once in the 1 / n line memory 601, and superimposes the read video data on the control signal by the control signal superimposing unit 603. The conversion unit 604 converts the code into a code that can be easily reproduced by the receiving side, and the serial conversion unit 605 converts the code into serial data, which is output via the physical layer 606.

タイミングコントローラ１１１から出力された映像データは、受信バッファ１１３に供給される。図７は、受信バッファ１１３の構成の一例を示すブロック図である。受信バッファ１１３は、物理層７００と、ＰＬＬ（Ｐｈａｓｅ−ＬｏｃｋｅｄＬｏｏｐ：位相同期ループ）７０１と、パラレル変換部７０２と、１０Ｂ８Ｂ変換部７０３と、制御信号分離部７０４と、シリアル変換部７０６と、物理層７０７と、制御信号生成部７０８とを備える。 The video data output from the timing controller 111 is supplied to the reception buffer 113. FIG. 7 is a block diagram illustrating an example of the configuration of the reception buffer 113. The reception buffer 113 includes a physical layer 700, a PLL (Phase-Locked Loop) 701, a parallel conversion unit 702, a 10B8B conversion unit 703, a control signal separation unit 704, a serial conversion unit 706, A layer 707 and a control signal generation unit 708 are provided.

受信バッファ１１３は、タイミングコントローラ１１１から供給される映像データを物理層７００で受信し、受信データをもとにＰＬＬ７０１でクロックを再生し、パラレル変換部７０２でパラレル化した後、１０Ｂ８Ｂ変換部７０３で８Ｂ１０Ｂの逆変換を行い、制御信号分離部７０４で映像データと制御信号とに分離する。 The reception buffer 113 receives the video data supplied from the timing controller 111 by the physical layer 700, regenerates the clock by the PLL 701 based on the received data, parallelizes it by the parallel conversion unit 702, and then by the 10B8B conversion unit 703. 8B10B inverse conversion is performed, and the control signal separation unit 704 separates the video data and the control signal.

分離された映像データを、シリアル変換部７０６でバス接続の伝送フォーマットに変換し、物理層７０７を介して出力する。 The separated video data is converted into a bus-connected transmission format by the serial conversion unit 706 and output via the physical layer 707.

一方、制御信号分離部７０４で分離された制御信号を、制御信号生成部７０８を介して出力する。 On the other hand, the control signal separated by the control signal separation unit 704 is output via the control signal generation unit 708.

受信バッファ１１３から出力された映像データと制御信号を、ソースドライバ基板１０４上でバス形式でソースドライバ１０２に接続する。 The video data and control signal output from the reception buffer 113 are connected to the source driver 102 in a bus format on the source driver board 104.

ソースドライバ基板１０４上の最初のソースドライバ１０２は、受信バッファ１１３から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ１０２に供給する。 The first source driver 102 on the source driver board 104 detects the head of the video data sampled by itself based on the start pulse supplied from the reception buffer 113, samples the allocated data, and then The start pulse timing is changed so as to indicate the head of data, and the data is supplied to the next source driver 102.

＜第４の実施形態＞
本発明の第４の実施形態の映像データ伝送システムを、図４及び図８を参照して説明する。 <Fourth Embodiment>
A video data transmission system according to a fourth embodiment of the present invention will be described with reference to FIGS.

第４の実施形態の映像データ伝送システムは、タイミングコントローラから受信バッファに送られる映像データをＤＰＣＭ圧縮しないことを除けば、第２の実施形態の映像データ伝送システムと同様である。したがって、全体的な構成は、図４に示すものと同様であり、タイミングコントローラ４０１の代わりにタイミングコントローラ４１１を、受信バッファ４０３の代わりに受信バッファ４１３を備えるものとする。 The video data transmission system of the fourth embodiment is the same as the video data transmission system of the second embodiment except that the video data sent from the timing controller to the reception buffer is not subjected to DPCM compression. Therefore, the overall configuration is the same as that shown in FIG. 4, and it is assumed that a timing controller 411 is provided instead of the timing controller 401 and a reception buffer 413 is provided instead of the reception buffer 403.

タイミングコントローラ４１１の構成は、図６に示す第３の実施形態のタイミングコントローラ１１１の構成と同様である。したがって、さらに詳細には説明しない。 The configuration of the timing controller 411 is the same as the configuration of the timing controller 111 of the third embodiment shown in FIG. Therefore, it will not be described in further detail.

図８は、受信バッファ４１３の構成の一例を示すブロック図である。受信バッファ４１３は、物理層８００と、ＰＬＬ（Ｐｈａｓｅ−ＬｏｃｋｅｄＬｏｏｐ：位相同期ループ）８０１と、パラレル変換部８０２と、１０Ｂ８Ｂ変換部８０３と、制御信号分離部８０４と、シリアル変換部８０６と、物理層８０７と、制御信号生成部８０８と、分割部８０９と、１／ｍラインメモリ８１０とを備える。１／ｍラインメモリ８１０と、シリアル変換部８０６と、物理層８０７は、１つのソースドライバ基板４０４におけるソースドライバ４０２の数だけ存在する。 FIG. 8 is a block diagram illustrating an example of the configuration of the reception buffer 413. The reception buffer 413 includes a physical layer 800, a PLL (Phase-Locked Loop) 801, a parallel conversion unit 802, a 10B8B conversion unit 803, a control signal separation unit 804, a serial conversion unit 806, A layer 807, a control signal generation unit 808, a division unit 809, and a 1 / m line memory 810 are provided. There are as many 1 / m line memories 810, serial conversion units 806, and physical layers 807 as the number of source drivers 402 in one source driver board 404.

受信バッファ４１３は、タイミングコントローラ４１１から供給される映像データを物理層８００で受信し、受信データをもとにＰＬＬ８０１でクロックを再生し、パラレル変換部８０２でパラレル化した後、１０Ｂ８Ｂ変換部８０３で８Ｂ１０Ｂの逆変換を行い、制御信号分離部８０４で映像データと制御信号に分離する。 The reception buffer 413 receives the video data supplied from the timing controller 411 by the physical layer 800, regenerates the clock by the PLL 801 based on the received data, parallelizes it by the parallel conversion unit 802, and then by the 10B8B conversion unit 803. 8B10B reverse conversion is performed, and the control signal separation unit 804 separates the video data and the control signal.

分離された映像データを、分離部８０９でライン方向に１枚のソースドライバ基板４０４におけるソースドライバ４０２の数（ｍ個）分に分割し、分割されたそれぞれの映像データを１／ｍラインメモリ８１０に一旦書き込み、１／ｍラインメモリ８１０から読み出した映像データをシリアル変換部８０６で１対１の伝送フォーマットに変換し、物理層８０７を介して出力する。 The separated video data is divided into the number (m) of source drivers 402 on one source driver board 404 in the line direction by the separation unit 809, and each divided video data is divided into 1 / m line memory 810. The video data read from the 1 / m line memory 810 is converted into a one-to-one transmission format by the serial conversion unit 806 and output via the physical layer 807.

一方、制御信号分離部８０４で分離された制御信号を、制御信号生成部８０８を介して出力する。 On the other hand, the control signal separated by the control signal separation unit 804 is output via the control signal generation unit 808.

図４に戻り、受信バッファ４１３から出力された映像データと制御信号を、ソースドライバ基板４０４上で１対１でソースドライバ４０２に接続する。 Returning to FIG. 4, the video data and the control signal output from the reception buffer 413 are connected to the source driver 402 on the source driver board 404 on a one-to-one basis.

ソースドライバ４０２は、受信バッファ４１３から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。 The source driver 402 detects the head of the video data based on the start pulse input from the reception buffer 413, samples necessary data, and then outputs the sampled video data to the liquid crystal drive output terminal at a predetermined timing.

以上説明したように、本発明の映像データ伝送システムにおいては、タイミングコントローラと受信バッファとの間をＣＤＲ（ＣｌｏｃｋＤａｔａＲｅｃｏｖｅｒｙ）の１対１で接続するため、クロックとデータとの間のスキューの問題を回避でき、より高速な映像データの伝送が可能になり、従来のソースドライバを使用しつつ、タイミングコントローラとソースドライバ基板との間の信号線数を削減することができる。 As described above, in the video data transmission system according to the present invention, the timing controller and the reception buffer are connected by a one-to-one CDR (Clock Data Recovery), so that there is a problem of skew between the clock and the data. Thus, the video data can be transmitted at higher speed, and the number of signal lines between the timing controller and the source driver board can be reduced while using the conventional source driver.

また、タイミングコントローラと受信バッファ間の映像データを圧縮することにより、タイミングコントローラとソースドライバ基板との間の伝送レートを下げることが可能になる。 Further, by compressing the video data between the timing controller and the reception buffer, the transmission rate between the timing controller and the source driver board can be lowered.

本発明は、映像データ伝送システムに利用可能である。 The present invention is applicable to a video data transmission system.

本発明の第１の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the video data transmission system of the 1st Embodiment of this invention. タイミングコントローラ１０１の構成の一例を示すブロック図である。2 is a block diagram illustrating an example of a configuration of a timing controller 101. FIG. 受信バッファ１０３の構成の一例を示すブロック図である。3 is a block diagram illustrating an example of a configuration of a reception buffer 103. FIG. 本発明の第２の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the video data transmission system of the 2nd Embodiment of this invention. 受信バッファ４０３の構成の一例を示すブロック図である。3 is a block diagram illustrating an example of a configuration of a reception buffer 403. FIG. タイミングコントローラ１１１の構成の一例を示すブロック図である。2 is a block diagram illustrating an example of a configuration of a timing controller 111. FIG. 受信バッファ１１３の構成の一例を示すブロック図である。3 is a block diagram illustrating an example of a configuration of a reception buffer 113. FIG. 受信バッファ４１３の構成の一例を示すブロック図である。3 is a block diagram illustrating an example of a configuration of a reception buffer 413. FIG. 従来のバス形式を用いた映像データ伝送システムの構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the video data transmission system using the conventional bus format. 従来のバス形式を用いた映像データ伝送システムのタイミング図である。It is a timing diagram of a video data transmission system using a conventional bus format. 従来の１対１接続を用いた映像データ伝送システムの構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the video data transmission system using the conventional one-to-one connection.

符号の説明Explanation of symbols

１００、４００、９００、９１０液晶パネル
１０１、１１１、４０１、４１１、９０１、９１１タイミングコントローラ
１０２、４０２、９０２、９１２ソースドライバ
１０３、１１３、４０３、４１３受信バッファ
１０４、４０４、９０４、９１４ソースドライバ基板
１０５、４０５、９０５、９１５ゲートドライバ
２００、５０９、６００、８０９分割部
２０１、６０１１／ｎラインメモリ
２０２ＤＰＣＭ圧縮部
２０３、６０３制御信号重畳部
２０４、６０４８Ｂ１０Ｂ変換部
２０５、３０６、５０６、６０５、７０６、８０６シリアル変換部
２０６、３００、３０７、５００、５０７、６０６、７００、７０７、８００、８０７物理層
２０７、３０８、５０８、６０７、７０８、８０８制御信号生成部
３０１、５０１、７０１、８０１ＰＬＬ
３０２、５０２、７０２、８０２パラレル変換部
３０３、５０３、７０３、８０３１０Ｂ８Ｂ変換部
３０４、５０４、７０４、８０４制御信号分離部
３０５、５０５ＤＰＣＭ伸張部
５１０、８１０１／ｍラインメモリ 100, 400, 900, 910 LCD panel 101, 111, 401, 411, 901, 911 Timing controller 102, 402, 902, 912 Source driver 103, 113, 403, 413 Receive buffer 104, 404, 904, 914 Source driver board 105, 405, 905, 915 Gate driver 200, 509, 600, 809 Division unit 201, 601 1 / n line memory 202 DPCM compression unit 203, 603 Control signal superposition unit 204, 604 8B10B conversion unit 205, 306, 506, 605 , 706, 806 Serial conversion unit 206, 300, 307, 500, 507, 606, 700, 707, 800, 807 Physical layer 207, 308, 508, 607, 708, 808 Control signal generation unit 301, 501, 70 , 801 PLL
302, 502, 702, 802 Parallel converters 303, 503, 703, 803 10B8B converters 304, 504, 704, 804 Control signal separator 305, 505 DPCM decompressor 510, 810 1 / m line memory

Claims

入力された映像データを表示手段に伝送する映像データ伝送システムであって、
タイミングコントローラと、複数の受信バッファと、複数のソースドライバとを備え、
前記タイミングコントローラは、
前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成手段と、
前記映像データをライン方向に前記受信バッファの数に応じて分割する分割手段と、
前記分割された映像データと前記制御信号とを重畳する重畳手段と、
前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、
前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換手段と、
前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に１対１接続で伝送する伝送手段とを備え、
前記受信バッファは、
前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信手段と、
前記受信された映像データ及び制御信号からクロックを再生するクロック再生手段と、
前記受信された映像データ及び制御信号をパラレル変換するパラレル変換手段と、
前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、
前記逆ビット変換された映像データ及び制御信号を、映像データと制御信号とに分離する制御信号分離手段と、
前記分離された映像データを前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、
前記分離された制御信号を出力する制御信号生成手段とを備え、
前記ソースドライバは、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送することを特徴とする映像データ伝送システム。 A video data transmission system for transmitting input video data to a display means,
A timing controller, a plurality of reception buffers, and a plurality of source drivers are provided.
The timing controller is
Control signal generation means for generating a control signal for driving the display means based on the synchronization signal of the input video data;
Dividing means for dividing the video data in a line direction according to the number of the reception buffers;
Superimposing means for superimposing the divided video data and the control signal;
Bit conversion means for bit-converting the superimposed video data and control signal so that the same bits do not continue over a predetermined interval so that the clock can be reproduced on the receiving side;
Serial conversion means for serially converting the bit-converted video data and control signal;
Transmission means for transmitting the serially converted video data and control signal to each of the reception buffers in a one-to-one connection;
The receive buffer is
Receiving means for receiving the serial-converted video data and control signal transmitted from the timing controller;
Clock recovery means for recovering a clock from the received video data and control signal;
Parallel conversion means for converting the received video data and control signal into parallel;
Reverse bit conversion means for performing reverse conversion of the bit conversion performed in the bit conversion means of the timing controller to the parallel-converted video data and the control signal;
Control signal separation means for separating the video data and control signal subjected to the inverse bit conversion into video data and a control signal;
Serial conversion means for converting the separated video data into a format to be transmitted to the source driver and outputting it;
Control signal generating means for outputting the separated control signal,
The video data transmission system, wherein the source driver transmits video data output from the reception buffer to the display unit based on a control signal output from the reception buffer.

入力された映像データを表示手段に伝送する映像データ伝送システムであって、
タイミングコントローラと、複数の受信バッファと、複数のソースドライバとを備え、
前記タイミングコントローラは、
前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成手段と、
前記映像データをライン方向に前記受信バッファの数に応じて分割する分割手段と、
前記分割された映像データを圧縮する圧縮手段と、
前記圧縮された映像データと前記制御信号とを重畳する重畳手段と、
前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、
前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換手段と、
前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に１対１接続で伝送する伝送手段とを備え、
前記受信バッファは、
前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信手段と、
前記受信された映像データ及び制御信号からクロックを再生するクロック再生手段と、
前記受信された映像データ及び制御信号をパラレル変換するパラレル変換手段と、
前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、
前記逆ビット変換された映像データ及び制御信号を、圧縮された映像データと制御信号とに分離する制御信号分離手段と、
前記分離された圧縮された映像データを伸張する伸張手段と、
前記伸張された映像データを前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、
前記分離された制御信号を出力する制御信号生成手段とを備え、
前記ソースドライバは、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送することを特徴とする映像データ伝送システム。 A video data transmission system for transmitting input video data to a display means,
A timing controller, a plurality of reception buffers, and a plurality of source drivers are provided.
The timing controller is
Control signal generation means for generating a control signal for driving the display means based on the synchronization signal of the input video data;
Dividing means for dividing the video data in a line direction according to the number of the reception buffers;
Compression means for compressing the divided video data;
Superimposing means for superimposing the compressed video data and the control signal;
Bit conversion means for bit-converting the superimposed video data and control signal so that the same bits do not continue over a predetermined interval so that the clock can be reproduced on the receiving side;
Serial conversion means for serially converting the bit-converted video data and control signal;
Transmission means for transmitting the serially converted video data and control signal to each of the reception buffers in a one-to-one connection;
The receive buffer is
Receiving means for receiving the serial-converted video data and control signal transmitted from the timing controller;
Clock recovery means for recovering a clock from the received video data and control signal;
Parallel conversion means for converting the received video data and control signal into parallel;
Reverse bit conversion means for performing reverse conversion of the bit conversion performed in the bit conversion means of the timing controller to the parallel-converted video data and the control signal;
Control signal separation means for separating the video data and control signal subjected to the inverse bit conversion into compressed video data and a control signal;
Decompression means for decompressing the separated compressed video data;
A serial conversion means for converting the decompressed video data into a format to be transmitted to the source driver and outputting it;
Control signal generating means for outputting the separated control signal,
The video data transmission system, wherein the source driver transmits video data output from the reception buffer to the display unit based on a control signal output from the reception buffer.

前記圧縮手段はＤＰＣＭ圧縮によって前記映像データを圧縮することを特徴とする請求項２に記載の映像データ伝送システム。 The video data transmission system according to claim 2, wherein the compression means compresses the video data by DPCM compression.

前記受信バッファが前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式であることを特徴とする請求項１乃至３のいずれか１項に記載の映像データ伝送システム。 4. The video data transmission system according to claim 1, wherein a format in which the reception buffer transmits the video data to the source driver is a bus connection system.

前記受信バッファが前記映像データを前記ソースドライバに伝送するフォーマットは１対１接続方式であることを特徴とする請求項１乃至３のいずれか１項に記載の映像データ伝送システム。 4. The video data transmission system according to claim 1, wherein a format in which the reception buffer transmits the video data to the source driver is a one-to-one connection method.

入力された映像データを表示手段に伝送する映像データ伝送方法であって、
タイミングコントローラにおいて、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成ステップと、
前記タイミングコントローラにおいて、前記映像データをライン方向に、複数ある受信バッファの数に応じて分割する分割ステップと、
前記タイミングコントローラにおいて、前記分割された映像データと前記制御信号とを重畳する重畳ステップと、
前記タイミングコントローラにおいて、前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換ステップと、
前記タイミングコントローラにおいて、前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換ステップと、
前記タイミングコントローラにおいて、前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に１対１接続で伝送する伝送ステップとを行い、
前記受信バッファにおいて、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信ステップと、
前記受信バッファにおいて、前記受信された映像データ及び制御信号からクロックを再生するクロック再生ステップと、
前記受信バッファにおいて、前記受信された映像データ及び制御信号をパラレル変換するパラレル変換ステップと、
前記受信バッファにおいて、前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラにおける前記ビット変換ステップにおいて行ったビット変換の逆変換を行う逆ビット変換ステップと、
前記受信バッファにおいて、前記逆ビット変換された映像データ及び制御信号を、映像データと制御信号とに分離する制御信号分離ステップと、
前記受信バッファにおいて、前記分離された映像データをソースドライバに伝送するフォーマットに変換し、出力するシリアル変換ステップと、
前記分離された制御信号を出力する制御信号生成ステップと、
複数の前記ソースドライバにおいて、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送する伝送ステップとを含むことを特徴とする映像データ伝送方法。 A video data transmission method for transmitting input video data to a display means,
In the timing controller, a control signal generating step for generating a control signal for driving the display means based on the synchronization signal of the input video data;
In the timing controller, a division step of dividing the video data in the line direction according to the number of a plurality of reception buffers;
In the timing controller, a superimposing step of superimposing the divided video data and the control signal;
In the timing controller, a bit conversion step for bit-converting the superimposed video data and the control signal so that the same bits do not continue over a certain interval so that the clock can be reproduced on the receiving side;
In the timing controller, a serial conversion step of serially converting the bit-converted video data and the control signal;
A transmission step of transmitting the serially converted video data and control signal to each of the reception buffers in a one-to-one connection in the timing controller;
In the reception buffer, a reception step of receiving the serial-converted video data and control signal transmitted from the timing controller;
A clock recovery step of recovering a clock from the received video data and control signal in the reception buffer;
A parallel conversion step of converting the received video data and the control signal in parallel in the reception buffer;
In the reception buffer, an inverse bit conversion step for performing an inverse conversion of the bit conversion performed in the bit conversion step in the timing controller to the parallel-converted video data and the control signal;
In the reception buffer, a control signal separation step of separating the video data and control signal subjected to the inverse bit conversion into video data and a control signal;
In the receiving buffer, the separated video data is converted into a format for transmission to a source driver, and a serial conversion step for output is performed.
A control signal generation step of outputting the separated control signal;
A video data transmission method comprising: a plurality of source drivers, a transmission step of transmitting video data output from the reception buffer to the display unit based on a control signal output from the reception buffer.

入力された映像データを表示手段に伝送する映像データ伝送方法であって、
タイミングコントローラにおいて、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御信号を生成する制御信号生成ステップと、
前記タイミングコントローラにおいて、前記映像データをライン方向に、複数ある受信バッファの数に応じて分割する分割ステップと、
前記タイミングコントローラにおいて、前記分割された映像データを圧縮する圧縮ステップと、
前記タイミングコントローラにおいて、前記圧縮された映像データと前記制御信号とを重畳する重畳ステップと、
前記タイミングコントローラにおいて、前記重畳された映像データ及び制御信号を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換ステップと、
前記タイミングコントローラにおいて、前記ビット変換された映像データ及び制御信号をシリアル変換するシリアル変換ステップと、
前記タイミングコントローラにおいて、前記シリアル変換された映像データ及び制御信号を、前記受信バッファの各々に１対１接続で伝送する伝送ステップと、
前記受信バッファにおいて、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御信号を受信する受信ステップと、
前記受信バッファにおいて、前記受信された映像データ及び制御信号からクロックを再生するクロック再生ステップと、
前記受信バッファにおいて、前記受信された映像データ及び制御信号をパラレル変換するパラレル変換ステップと、
前記受信バッファにおいて、前記パラレル変換された映像データ及び制御信号に、前記タイミングコントローラにおける前記ビット変換ステップにおいて行ったビット変換の逆変換を行う逆ビット変換ステップと、
前記受信バッファにおいて、前記逆ビット変換された映像データ及び制御信号を、圧縮された映像データと制御信号とに分離する制御信号分離ステップと、
前記受信バッファにおいて、前記分離された圧縮された映像データを伸張する伸張ステップと、
前記受信バッファにおいて、前記伸張された映像データをソースドライバに伝送するフォーマットに変換し、出力するシリアル変換ステップと、
前記分離された制御信号を出力する制御信号生成ステップと、
複数の前記ソースドライバにおいて、前記受信バッファから出力された映像データを前記受信バッファから出力された制御信号に基づいて前記表示手段に伝送する伝送ステップとを含むことを特徴とする映像データ伝送方法。 A video data transmission method for transmitting input video data to a display means,
In the timing controller, a control signal generating step for generating a control signal for driving the display means based on the synchronization signal of the input video data;
In the timing controller, a division step of dividing the video data in the line direction according to the number of a plurality of reception buffers;
In the timing controller, a compression step of compressing the divided video data;
In the timing controller, a superimposing step of superimposing the compressed video data and the control signal;
In the timing controller, a bit conversion step for bit-converting the superimposed video data and the control signal so that the same bits do not continue over a certain interval so that the clock can be reproduced on the receiving side;
In the timing controller, a serial conversion step of serially converting the bit-converted video data and the control signal;
In the timing controller, a transmission step of transmitting the serially converted video data and control signal to each of the reception buffers in a one-to-one connection;
In the reception buffer, a reception step of receiving the serial-converted video data and control signal transmitted from the timing controller;
A clock recovery step of recovering a clock from the received video data and control signal in the reception buffer;
A parallel conversion step of converting the received video data and the control signal in parallel in the reception buffer;
In the reception buffer, an inverse bit conversion step for performing an inverse conversion of the bit conversion performed in the bit conversion step in the timing controller to the parallel-converted video data and the control signal;
In the reception buffer, a control signal separation step of separating the video data and control signal subjected to inverse bit conversion into compressed video data and a control signal;
A decompression step of decompressing the separated compressed video data in the reception buffer;
In the reception buffer, the decompressed video data is converted into a format to be transmitted to a source driver, and a serial conversion step for outputting,
A control signal generation step of outputting the separated control signal;
A video data transmission method comprising: a plurality of source drivers, a transmission step of transmitting video data output from the reception buffer to the display unit based on a control signal output from the reception buffer.

前記圧縮ステップにおいて、ＤＰＣＭ圧縮によって前記映像データを圧縮することを特徴とする請求項７に記載の映像データ伝送方法。 8. The video data transmission method according to claim 7, wherein in the compression step, the video data is compressed by DPCM compression.

前記受信バッファが前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式であることを特徴とする請求項６乃至８のいずれか１項に記載の映像データ伝送方法。 9. The video data transmission method according to claim 6, wherein a format in which the reception buffer transmits the video data to the source driver is a bus connection method.

前記受信バッファが前記映像データを前記ソースドライバに伝送するフォーマットは１対１接続方式であることを特徴とする請求項６乃至８のいずれか１項に記載の映像データ伝送方法。 9. The video data transmission method according to claim 6, wherein a format in which the reception buffer transmits the video data to the source driver is a one-to-one connection method.