JP4972506B2 - 信号遅延回路 - Google Patents

Description

この発明は、信号の立上りと立下りとで遅延時間が異なる信号遅延回路に関する。

従来から、例えば検査システムなどに設ける遅延回路が知られている（特許文献１参照）。

かかる遅延回路は、例えば図７に示すように抵抗Ｒ１とコンデンサＣ１とから構成される。

この遅延回路では信号の立上りと立下りとで遅延時間が同じであり、この立上りと立下りとで遅延時間を異なるようにする場合には、図８に示すように、順方向の向きを互いに逆にした２つのダイオードＤ１，Ｄ２に抵抗Ｒ２，Ｒ３を接続した２つの直列回路を並列接続したものを使用する。
特開２００６−２３６１８０号公報

しかしながら、このような遅延回路にあっては、ダイオードＤ１，Ｄ２の順電圧があるため、信号電圧が約０.６Ｖ以下の場合には動作しないという問題があった。

この発明の目的は、信号電圧または信号変化レベルがダイオードの順電圧以下であっても動作することのできる信号遅延回路を提供することにある。

請求項１の発明は、入力する信号の遅延を行う第１遅延手段と、この第１遅延手段の前段に設けら且つ前記信号の立上りと立下りとで遅延時間を異ならせるための第２遅延手段とを備え、この第２遅延手段は、互いに順方向の向きを逆にして並列接続した２つのダイオードと一方のダイオードに直列接続した抵抗とを有する信号遅延回路であって、
第２遅延手段の前段に前記信号を入力して出力信号を出力する電圧制御手段を設け、
この電圧制御手段は、入力する信号電圧と前記ダイオードと抵抗との接続点の電圧とが同じとなるように前記出力信号の電圧を制御してこの出力信号を第２遅延手段に入力させることを特徴とする。

この発明によれば、信号電圧がダイオードの順電圧以下であっても遅延回路として動作する。

以下、この発明に係る信号遅延回路の実施例を図面に基づいて説明する。

［第１実施例］
図１は例えばテレビやパーソナルコンピュータなどに使用される信号遅延回路の構成を示した回路図である。図１において、１０は抵抗Ｒ４とコンデンサＣ４とからなる第１遅延回路（第１遅延手段）であり、この第１遅延回路１０の前段に第２遅延回路（第２遅延手段）２０が設けられており、この第２遅延回路２０の前段にオペアンプ（電圧制御手段）３０が設けられている。

第２遅延回路２０は、ダイオードＤ４のカソードに抵抗Ｒ５を接続した直列回路とダイオードＤ５とを並列接続したものであり、ダイオードＤ４とダイオードＤ５の順方向の向きが互いに逆方向となっており、ダイオードＤ４のアノードとダイオードＤ５のカソードが接続されている。そして、ダイオードＤ５にコンデンサＣ５が並列接続されている。この第２遅延回路２０は、入力信号の立下がり時間を短くし、入力信号の立上り時間を長くするものである。なお、各ダイオードＤ４，Ｄ５の順電圧は約０.６Ｖである。

オペアンプ３０の非反転入力端子３１が抵抗Ｒ６を介して入力端子Ｉに接続され、オペアンプ３０の反転入力端子３２が抵抗Ｒ７を介してダイオードＤ４と抵抗Ｒ５の接続点Ａに接続されている。また、オペアンプ３０の出力端子３３はダイオードＤ５のカソードおよびダイオードＤ４のアノードに接続されている。

このオペアンプ３０は、非反転入力端子３１の電圧と接続点Ａの電圧とが等しくなるように、すなわち非反転入力端子３１の電圧と反転入力端子３２の電圧との差がゼロとなるように出力端子３３の出力電圧を制御する。
［動 作］
次に、上記のように構成される信号遅延回路の動作を説明する。

入力端子Ｉに例えばパルスＰ１が入力されると、オペアンプ３０の出力端子３３からプラスの電圧の出力電圧（出力信号）が出力され、オペアンプ３０の出力端子３３からダイオードＤ４および抵抗Ｒ５を介して第１遅延回路１０へ電流が流れていく。

すなわち、パルスＰ１の立上り時では図２に示す等価回路が形成され、遅延回路の抵抗が抵抗Ｒ４と抵抗Ｒ５の合成抵抗となるので、パルスＰ１の立上り時間の遅延時間は長くなることになる。

この場合の立上り時間ｔ（９０％到達値）は、
ｔ≒２．３０２５９＊Ｃ２＊（Ｒ５＋Ｒ４）
となる。なお、９０％到達値とは、入力端子Ｉに図５に示すパルスＰが入力した場合、出力端子（第１遅延回路１０）から出力される出力電圧の値がパルスＰの電圧Ｐｈ１の９０％に達することである。

一方、オペアンプ３０は、接続点Ａの電圧が非反転入力端子３１の電圧と等しくなるように出力端子３３の出力電圧を制御するので、非反転入力端子３１に入力する入力信号の電圧が０.６Ｖ以下であっても、その入力信号の電圧と同じ電圧が接続点Ａに現出することになる。すなわち、接続点Ａに入力信号が加わる状態となり、パルスＰ１の電圧が０.６Ｖ以下であっても、換言すれば０.６Ｖ以下の信号に対して遅延回路１０は動作することになる。

すなわち、パルスＰ１の立上り時では、０.６Ｖ以下の信号に対して信号遅延が行えることになる。

パルスＰ１の立下り時では、コンデンサＣ４に充電された電流が抵抗Ｒ４およびダイオードＤ５を介してオペアンプ３０の出力端子３３へ流れるので、パルスＰ１の立下り時では図３に示す等価回路が形成され、遅延回路の抵抗は抵抗Ｒ４のみとなる。このため、立上り時の遅延時間に対してパルスＰ１の立下り時間の遅延時間は短くなることになる。

この場合の立下り時間ｔ（１０％到達値）は、
ｔ≒２．３０２５９＊Ｃ２＊Ｒ４
となる。なお、１０％到達値とは、入力端子Ｉに図６に示すパルスＰが入力した場合、出力端子（第１遅延回路１０）から出力される出力電圧の値がパルスＰの電圧Ｐｈ２の１０％まで達すること、すなわち、電圧Ｐｈ２の９０％まで下がった電圧値になることである。

この場合も、上記と同様に、非反転入力端子３１に入力する入力信号の電圧が０.６Ｖ以下であっても、その入力信号の電圧と同じ電圧が接続点Ａに現出することになり、パルスＰ１の立上り時でも０.６Ｖ以下の信号に対して遅延回路１０は動作し、０.６Ｖ以下の信号に対して信号遅延が行えることになる。

このように、ダイオードＤ４，Ｄ５を用いて信号の立上り時と立下り時とで遅延時間が異なるようにしても、０.６Ｖ以下の信号に対して信号遅延が行えることになる。また、ダイオードＤ４，Ｄ５の順電圧が約０.６Ｖであることにより、従来のものでは１.２Ｖの不感帯を生じることになるが、この実施例によればこの不感帯も解消することになる。
［第２実施例］
図４は第２実施例の信号遅延回路の構成を示す。この信号遅延回路は、入力信号の立下がり時間を長くし、入力信号の立上り時間を短くするものである。

この信号遅延回路は、第１実施例のものに対してダイオードＤ４，Ｄ５の向きが逆になっているだけであり、他は第１実施例と同じなのでその構成の説明は省略する。

この信号遅延回路によれば、第１実施例と同様に０.６Ｖ以下の信号に対して信号遅延が行えることになり、また、１.２Ｖの不感帯も解消することができる。

また、立上り時間ｔ（９０％到達値）は、
ｔ≒２．３０２５９＊Ｃ２＊Ｒ４
である。

立下り時間ｔ（１０％到達値）は、
ｔ≒２．３０２５９＊Ｃ２＊（Ｒ５＋Ｒ４）
である。

なお、第１実施例の図１に示す抵抗Ｒ６，Ｒ７は、オペアンプ３０の保護用の抵抗であり、この保護用の抵抗Ｒ６，Ｒ７は省略してもよい。また、図１および図４に示すコンデンサＣ５は、動作の安定化のために接続したものであり、このコンデンサＣ５を省略することも可能である。また、コンデンサＣ５に抵抗Ｒを直列接続して動作の安定化を図ってもよい。

この発明は上記実施例に限定されるものではなく、例えば上記実施例ではオペアンプ３０を使用しているが、これに限らず例えば他の制御回路などを使用して行ってもよい。

この発明に係る第１実施例の信号遅延回路の構成を示した回路図である。 信号の立ち上がり時の等価回路を示した回路図である。 信号の立ち下がり時の等価回路を示した回路図である。 第２実施例の信号遅延回路の構成を示した回路図である。 入力パルスと立ち上がり電圧を示したグラフである。 入力パルスと立ち下がり電圧を示したグラフである。 従来の遅延回路を示した回路図である。 従来の他の遅延回路を示した回路図である。

符号の説明

１０ 第１遅延回路（第１遅延手段）
２０ 第２遅延回路（第２遅延手段）
３０ オペアンプ（電圧制御手段）
Ｄ４ ダイオード
Ｄ５ ダイオード
Ｒ５ 抵抗

Claims (2)

1. 入力する信号の遅延を行う第１遅延手段と、この第１遅延手段の前段に設けら且つ前記信号の立上りと立下りとで遅延時間を異ならせるための第２遅延手段とを備え、この第２遅延手段は、互いに順方向の向きを逆にして並列接続した２つのダイオードと一方のダイオードに直列接続した抵抗とを有する信号遅延回路であって、
   第２遅延手段の前段に前記信号を入力して出力信号を出力する電圧制御手段を設け、
   この電圧制御手段は、入力する信号電圧と前記ダイオードと抵抗との接続点の電圧とが同じとなるように前記出力信号の電圧を制御してこの出力信号を第２遅延手段に入力させることを特徴とする信号遅延回路。
2. 前記電圧制御手段は、オペアンプを備えていることを特徴とする請求項１に記載の信号遅延回路。