JP4963795B2 - Power-down short circuit for display device - Google Patents
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Description
本発明は、パワーダウンショート回路に関し、例えば液晶装置（ＬＣＤ）等において、表示装置への電源供給が断たれたときに、異常な表示が行われるのを防ぐためのパワーダウンショート回路に関する。 The present invention relates to a power-down short circuit, and more particularly to a power-down short circuit for preventing abnormal display when a power supply to a display device is cut off in a liquid crystal device (LCD) or the like.
近年のＬＣＤは一般にチャージポンプを用いた内蔵の電源回路を有し、これにより、例えば３Ｖと言う、比較的低いロジック系電源電圧から、例えば１２Ｖと言う比較的高い電圧を生成している。この高電圧を分圧して種々の値の電圧が生成され、分圧により生成された電圧が、液晶パネルの個々の画素に印加され、これにより画像データに応じた階調の明度或いは濃度を表現している。ＬＣＤの電源がオン、オフされると、画像データが不安定となる。そこで、内蔵の電源回路において、予め定められたシーケンスの動作が行われ、これにより意図しない高電圧が液晶パネルに印加されないようにしている。 In recent years, LCDs generally have a built-in power supply circuit using a charge pump, thereby generating a relatively high voltage such as 12V from a relatively low logic system power supply voltage such as 3V. Voltages of various values are generated by dividing this high voltage, and the voltage generated by the voltage division is applied to each pixel of the liquid crystal panel, thereby expressing the brightness or density of the gradation according to the image data. is doing. When the power of the LCD is turned on and off, the image data becomes unstable. Therefore, a predetermined sequence of operation is performed in the built-in power supply circuit, thereby preventing an unintended high voltage from being applied to the liquid crystal panel.
しかし、停電が起きたり、遮断器が動作したり、電池の電圧が規定値以下に低下したりすると、予め定めた電源オン又は電源オフのシーケンスが実行されないことがある。このような場合、チャージポンプ回路内のキャパシタが高電圧を保持しており、これが表示パネルに印加され、異常な表示が行われることがある。この異常な表示は、自然放電により電荷がなくなるまで続く。電源供給が断たれた後に高電圧が印加され続けると、液晶を劣化させる原因ともなる。 However, when a power failure occurs, a circuit breaker operates, or the battery voltage drops below a specified value, a predetermined power-on or power-off sequence may not be executed. In such a case, the capacitor in the charge pump circuit holds a high voltage, which is applied to the display panel, and abnormal display may be performed. This abnormal display continues until there is no charge due to spontaneous discharge. If a high voltage is continuously applied after the power supply is cut off, it may cause deterioration of the liquid crystal.
そこで、内蔵の電源回路は、主電源ＶＣＣが停止したときに、チャージポンプを放電させる回路を含んでいる。図１は、特許文献１に記載された、そのような回路の一例を示す。
Therefore, the built-in power supply circuit includes a circuit that discharges the charge pump when the main power supply VCC is stopped. FIG. 1 shows an example of such a circuit described in
この回路は、それぞれセグメントドライバ５１２−１及びコモンドライバ５１２−２から出力される、ＬＣＤ駆動電圧Ｖ１及びＶ５を保持するキャパシタ５３１、５３５を放電させるものであり、電荷放出回路５６０と、電圧検出回路５７０と、電圧引き抜き回路５８０とを有する。
This circuit discharges
電圧検出回路５７０は、グランド（ＧＮＤ）と、抵抗５７１を介して主電源電圧ＶＣＣを受けるノードＮ１との間に接続されたキャパシタ５７４を有する。キャパシタ５７４の役割は、電源が停止した後も暫くの間ノードＮ１をＶＣＣレベルに近い値に維持することである。電圧検出回路５７０はまた、インバータ６００を有する。このインバータ６００は、グランドとノードＮ１の間に接続されたものであり、ＰＭＯＳトランジスタ５７２と、ＮＭＯＳトランジスタ５７３とを含む。これらのＰＭＯＳトランジスタ５７２及びＮＭＯＳトランジスタ５７３のゲートには、主電源電圧ＶＣＣが供給されている。
電圧引き抜き回路５８０は、抵抗５８１と、ＮＭＯＳトランジスタ５８２とを有する。抵抗５８１とＮＭＯＳトランジスタ５８２は、電源ＶＣＣとグランドの間に直列接続されている。電荷放出回路５６０は、ＮＭＯＳトランジスタ５６１及び５６５を有する。これらのソースは、グランドに接続され、ドレインはキャパシタ５３１及び５３５に接続されている。に接続されている。ＮＭＯＳトランジスタ５８２、５６１及び５６５のゲートは、インバータ６００の出力を受けるように接続されている。
The
この回路において、主電源がオンであり、ＶＣＣがＮＭＯＳトランジスタ５７３の閾値電圧よりも高いときは、インバータ６００の出力は低レベル（グランドレベル）であり、従って、ＮＭＯＳトランジスタ５６１及び５６５はオフしている。
In this circuit, when the main power supply is on and VCC is higher than the threshold voltage of the
主電源が断たれると、ＶＣＣがグランドレベルに向けて低下するが、キャパシタ５７４に蓄積された電荷のため、ノードＮ１は通常のＶＣＣレベル（例えば３Ｖ）の近辺に維持される。このため、ＰＭＯＳトランジスタ５７２がオンし、インバータ６００の出力が高レベルとなる。従って、ＮＭＯＳトランジスタ５６１及び５６５がオンとなり、キャパシタ５３１及び５３５の放電を開始する。ＮＭＯＳトランジスタ５８２もオンなるため、主電源は放電され、ＶＣＣは急速に低下する。高電圧Ｖ１及びＶ２は、十分に早く低下して、ＬＣＤパネルに異常な表示がなされるのを防ぎ、液晶の劣化を防ぐ。
When the main power supply is cut off, VCC decreases toward the ground level, but the node N1 is maintained in the vicinity of the normal VCC level (for example, 3 V) due to the charge accumulated in the
図１に示された従来の回路の問題は、キャパシタ５３１及び５３５が放電されるとき、放電用トランジスタ５６１及び５６５のゲートの電位も低下し、急速に低下しているＶＣＣレベルに近づくことである。この結果、駆動電圧Ｖ１及びＶ５がグランドレベルに達する前に放電用トランジスタがオフとなる可能性がある。駆動電圧の最終的レベルは、図１に示された抵抗、キャパシタ、及びトランジスタのパラメータに依存する。しかし、もしも放電用トランジスタの閾値電圧が高ければ（その方が、サブスレッショールド漏れ電流を防ぐ観点からは、望ましい）、放電用トランジスタがオフとなったときに、駆動電圧は約１Ｖ程度となる。この結果、表示に望ましくないぼんやりとした像の表示が続く。
The problem with the conventional circuit shown in FIG. 1 is that when
本発明は、主電源が急に停止したときにも、主電源を昇圧することにより発生された表示用の電圧を確実に放電させるパワーダウンショート回路を提供することを目的とする。 An object of the present invention is to provide a power-down short circuit that reliably discharges a display voltage generated by boosting the main power supply even when the main power supply suddenly stops.
本発明のパワーダウンショート回路は、
主電源電圧を伝える主電源線と、
前記主電源電圧よりも低いグランド電圧を伝えるグランド電源線と、
前記主電源電圧を昇圧して表示電圧を発生し、表示電源線に表示電圧を出力する表示電圧生成部とを有する表示装置のためのパワーダウンショート回路であって、
前記主電源線に接続され、前記主電源電圧が所定のレベルよりも高いときに第１の状態を有し、前記主電源電圧が前記所定のレベルよりも低いときに第２の状態を有する電源停止信号を発生する電源変動検出部と、
制御端子を有し、前記制御端子に印加される電圧に応じて、前記表示電源線をグランド電源線に接続する短絡部と、
前記電源停止信号が前記第１の状態のときに前記短絡部の前記制御端子を、グランド電源線に接続し、前記電源停止信号が前記第２の状態のときに前記短絡部の前記制御端子を、ダイオードを介して前記表示電源線に導通させる制御部とを備え、
前記制御部が、
前記電源停止信号が前記第１の状態から前記第２の状態に変化したときにパルスを発生するパルス発生部と、
前記パルス発生部から前記パルスを受ける制御端子と、前記表示電源線及び前記短絡部の前記制御端子に接続された電流端子とを有する第１のトランジスタと、
前記電源停止信号により制御され、前記グランド電源線及び前記短絡部の前記制御端子に接続された電流端子を有する第２のトランジスタとを備え、
さらに、
前記制御部と前記短絡部の前記制御端子の間に接続された抵抗と、
前記グランド電源線と、前記短絡部の前記制御端子の間に接続されたキャパシタと
を有することを特徴とする。
The power down short circuit of the present invention is
A main power line for transmitting the main power voltage;
A ground power line for transmitting a ground voltage lower than the main power voltage;
A power down short circuit for a display device having a display voltage generation unit that boosts the main power supply voltage to generate a display voltage and outputs the display voltage to a display power supply line,
A power supply connected to the main power supply line and having a first state when the main power supply voltage is higher than a predetermined level and having a second state when the main power supply voltage is lower than the predetermined level A power fluctuation detector that generates a stop signal;
A short-circuit portion having a control terminal and connecting the display power supply line to a ground power supply line in accordance with a voltage applied to the control terminal;
The control terminal of the short-circuit portion is connected to a ground power line when the power stop signal is in the first state, and the control terminal of the short-circuit portion is connected to the ground power line when the power stop signal is in the second state. A control unit that conducts to the display power supply line through a diode,
The control unit is
A pulse generator for generating a pulse when the power stop signal changes from the first state to the second state;
A first transistor having a control terminal for receiving the pulse from the pulse generation unit, and a current terminal connected to the display power supply line and the control terminal of the short-circuit unit;
A second transistor controlled by the power supply stop signal and having a current terminal connected to the ground power supply line and the control terminal of the short-circuit portion;
further,
A resistor connected between the control unit and the control terminal of the short-circuit unit;
A capacitor connected between the ground power line and the control terminal of the short-circuit portion;
It is characterized by having .
電源が断たれ、主電源電圧が低下すると、短絡部がオンとなり、表示電源線をグランドに放電する。表示電源線の電圧が低下すると、短絡部の制御端子の電圧も低下する。しかし、ダイオードにおける電圧降下のため、制御端子の電圧は、表示電圧よりも高い値に維持され、短絡部がオンの状態に維持される。この状態は、主電源電圧が低下する速度に拘らず、表示電圧が短絡部のオン‐オフ閾値レベルよりも十分低い値になるまで維持される。 When the power supply is cut off and the main power supply voltage is lowered, the short circuit portion is turned on, and the display power supply line is discharged to the ground. When the voltage of the display power supply line decreases, the voltage of the control terminal of the short circuit portion also decreases. However, due to the voltage drop in the diode, the voltage at the control terminal is maintained at a value higher than the display voltage, and the short circuit portion is maintained in the ON state. This state is maintained until the display voltage becomes a value sufficiently lower than the on-off threshold level of the short-circuit portion, regardless of the speed at which the main power supply voltage decreases.
本発明によれば、主電源が急に停止したときにも、主電源を昇圧することにより発生された表示用の電圧を確実に放電させることができる。 According to the present invention, even when the main power supply suddenly stops, the display voltage generated by boosting the main power supply can be reliably discharged.
本発明の実施の形態につき、添付の図面を参照して説明する。添付の図面において、同一の符号は同一又は類似の素子を示す。 Embodiments of the present invention will be described with reference to the accompanying drawings. In the accompanying drawings, the same reference numerals indicate the same or similar elements.
実施の形態１．
図２に示すように、実施の形態１のパワーダウンショート回路は、電源変動検出部１０と、インバータ２０と、制御部３０と、遅延部４０と、短絡部５０とを有する。電源変動検出部１０は、主電源電圧ＶＤＤ（例えば、３Ｖ）を伝える主電源線１に接続されている。主電源電圧ＶＤＤはＬＣＤを駆動する論理回路（図示しない）にも供給される。電源変動検出部１０とパワーダウンショート回路の他の部分は、表示電圧生成部を構成するチャージポンプ７０によって生成された液晶駆動電圧ＶＬＣＤ（例えば１２Ｖ）を伝える表示電源線２と、基準電圧即ちグランド電圧ＶＳＳ（０Ｖ）を伝えるグランド電源線４にも接続されている。
As shown in FIG. 2, the power down short circuit according to the first embodiment includes a power supply
電源変動検出部１０は、抵抗１１と、ＮＭＯＳトランジスタ１２と、キャパシタ１３とを有し、ＶＤＤレベルの急速な低下を検出する。抵抗１１の一端は、表示電源線２に接続され、他端はノードＮＡに接続されている。ＮＭＯＳトランジスタ１２は、ドレインがノードＮＡに接続され、ソースがグランド電源線４に接続され、ゲート（制御端子）が主電源線１に接続されている。キャパシタ１３が、ノードＮＡとグランド電源線４の間に接続され、雑音抑制素子として作用する。
The power supply
インバータ２０は、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２とを有し、電源変動検出部１０内のノードＮＡから出力電圧（電源停止信号）を、入力信号として受ける。ＰＭＯＳトランジスタ２１は、ＮＭＯＳトランジスタ２２よりも大きなトランスコンダクタンス（相互コンダクタンス）を有するように設計され、これにより、インバータ２０のスイッチングポイント（閾値）が電源線電圧（ＶＬＣＤ／２）の１／２よりも大きくなるようにしてある。抵抗１１の抵抗値が十分に大きく、これにより、通常の動作でＮＭＯＳトランジスタ１２がオン状態になっている時に電源変動検出部１０の出力レベルがインバータ２０のスイッチングポイントよりも十分に低くなるようにしてあり、これにより雑音による誤動作を少なくしている。
The
制御部３０は、ノードＮＢでインバータ２０の出力を受け、ノードＮＣから制御信号を出力する。ノードＮＢの入力が高レベルのとき、ノードＮＣの出力は低レベルである。ノードＮＢの入力が高レベルから低レベルに変わると、ノードＮＣは、所定の期間高レベルに駆動され、その後、高インピーダンス状態となる。
制御部３０は、インバータ３１と、遅延（ＤＬＹ）部３２と、二入力否定論理積ゲート（ＮＡＮＤゲート）３３と、ＰＭＯＳトランジスタ３４と、ＮＭＯＳトランジスタ３５と、寄生ダイオード３６とを有する。インバータ３１は、ノードＮＢの信号を反転する。遅延部３２は、ノードＮＢの信号を所定時間遅延させる。ＮＡＮＤゲート３３は、インバータ３１から反転信号と、遅延部３２から遅延信号を受ける。ＰＭＯＳトランジスタ３４は、ゲート（制御端子）がＮＡＮＤゲート３３の出力端子に接続され、ソース（第１の電流端子）が表示電源線２に接続され、ドレイン（第２の電流端子）がノードＮＣに接続されている。ＮＭＯＳトランジスタ３５は、ドレイン（第１の電流端子）がノードＮＣに接続され、ソース（第２の電流端子）がグランド電源線４に接続され、ゲート（制御端子）がノードＮＢに接続されており、従って、インバータ２０の出力により制御される。
The
遅延部３２としては、抵抗とキャパシタから成る遅延回路や、縦続接続された偶数段のゲートから成る回路が用いられる。インバータ３１、遅延部３２、及びＮＡＮＤゲート３３は、表示電源線２から、図示しない分岐電源線を介して、液晶駆動電圧ＶＬＣＤを電源として受ける。寄生ダイオード３６は、図３に示すように、ＰＭＯＳトランジスタ３４のｐ型のドレイン領域とｎ型の基板の間に形成された寄生素子である。ｎ型の基板は表示電源線２に接続され、ＶＬＣＤ電位に保持されており、寄生ダイオード３６は、図２に示されるように、ＰＭＯＳトランジスタ３４のドレインと表示電源線２の間に接続されたダイオードと等価である。
As the
遅延部４０は、ノードＮＣとノードＮＤの間に接続された抵抗４１と、ノードＮＤとグランド電源線４の間に接続されたキャパシタ４２とから成る積分回路である。ノードＮＣの信号は、ノードＮＤに伝達されるが、この伝達には、抵抗４１及びキャパシタ４２の抵抗値及び静電容量値によって決まる遅延を伴う。
The
短絡部５０は、ＮＭＯＳトランジスタ５１を含み、その電流端子（ドレイン及びソース）は、それぞれ表示電源線２及びグランド電源線４に接続され、ゲート（制御端子）は、ノードＮＤに接続されている。ＮＭＯＳトランジスタ５１は、ノードＮＤの信号に応じて、表示電源線２とグランド電源線４の間の電荷を放電する。ＮＭＯＳトランジスタ５１の代わりに、ＮＭＯＳ及びＰＭＯＳトランジスタが並列に接続されたアナログスイッチを短絡部５１として用いても良い。
The short-
次に、図２に示す回路の動作を、図４の信号波形図を参照して説明する。 Next, the operation of the circuit shown in FIG. 2 will be described with reference to the signal waveform diagram of FIG.
主電源線１の主電源電圧ＶＤＤが所定のレベルよりも高いときは、ＮＭＯＳトランジスタ１２は、オン状態にあり、ノードＮＡの電圧レベルは低い。インバータ２０は、ノードＮＢを高レベルに駆動し、ＰＭＯＳトランジスタ３４をオフ状態にし、ＮＭＯＳ３５をオン状態にし、ノードＮＣ及びＮＤの電圧レベルは低くされる。この結果、ＮＭＯＳトランジスタ５１はオフ状態であり、表示電源線２からグランド電源線４へ電荷を放電することはなく、表示電源線２は、チャージポンプ７０で発生された液晶駆動電圧ＶＬＣＤを、液晶パネルに供給する。
When the main power supply voltage VDD of the main
電源が停止し、電源電圧ＶＤＤが所定のレベルよりも低くなると、ＮＭＯＳトランジスタ１２はオフ状態となり、そのドレイン電圧（ノードＮＡの電源停止信号電圧レベル）は高レベルとなる。インバータ２０はこの変化を検出し、ノードＮＢを低レベルに駆動する。
When the power supply is stopped and the power supply voltage VDD becomes lower than a predetermined level, the
制御部３０において、ノードＮＢが低レベルになると、ＮＭＯＳトランジスタ３５はオフ状態となり、インバータ３１の出力は高レベルとなる。遅延部３２の出力は所定の時間高レベルに維持された後、低レベルとなる。この結果、ＮＡＮＤゲート３３の出力（ＰＭＯＳトランジスタ３４のゲートに供給される）は、所定の時間低レベルとなり、その後高レベルに戻る。インバータ３１、遅延部３２及びＮＡＮＤゲート３３は、電源停止信号が低レベルから高レベルに変化したときに、低レベルのパルス（所定時間だけ低レベルとなるパルス）を発生するパルス発生器として機能する。
In the
従って、電源停止信号が高レベルになったとき、ＰＭＯＳトランジスタ３４は、所定の時間オン状態となり、その間にノードＮＣは表示電源線２に電気的に接続される。この間、キャパシタ４２（ノードＮＤ）は、液晶駆動電圧ＶＬＣＤに近い値に充電される。ＰＭＯＳトランジスタ３４は、その後オフ状態となり、ノードＮＣは高インピーダンス状態となり、表示電源線２に逆バイアスされた寄生ダイオード３６を介してのみ接続された状態となる。
Therefore, when the power supply stop signal becomes high level, the
ノードＮＤの電圧が高レベルとなると、ＮＭＯＳトランジスタ５１はオン状態となり、表示電源線２の液晶駆動電圧ＶＬＣＤを、グランド電源線４に放電し始める。ノードＮＤは、元のＶＬＣＤレベルに近い値に充電されているので、表示電源線２の電位が落ち始めると、寄生ダイオード３６は、順方向にバイアスされるようになり、ノードＮＤが抵抗４１及び寄生ダイオード３６を介して放電し始める。ノードＮＤの電位が表示電源線２の電位よりも、寄生ダイオード３６の順方向電圧即ちオン電圧だけ大きくなったときに、ノードＮＤの放電が始まる。ノードＮＤの電位と表示電源線２の電位は、この関係を維持しながら、低下する。従って、ノードＮＤの電圧が、ＮＭＯＳトランジスタ５１の閾値電圧Ｖｔｈにほぼ等しい値まで下がり、放電が終わったときに、表示電源線２の電圧は、Ｖｔｈ−Ｖｏｎ（約０．１乃至０．５Ｖ）よりも低い値まで低下する。
When the voltage of the node ND becomes high level, the
実施の形態１のパワーダウンショート回路は、表示電源線２を、図１の従来の回路よりも、低い値まで放電させることができ、最終的に放電されたＶＬＣＤレベルが放電トランジスタの閾値電圧よりも十分に（少なくともＶｏｎだけ）低い値にする。
The power down short circuit of the first embodiment can discharge the display
実施の形態１の変形例として、インバータ２０が通常のインバータスイッチングポイント（ＶＬＣＤ／２）を有し、インバータ２０のトランジスタ２１及び２２のトランスコンダクタンスがより高いスイッチングポイントを有するように調整されないようにすることもできる。実施の形態１の他の変形例として、制御部３０の回路構成を種々に変更することができる。
As a modification of the first embodiment, the
実施の形態２．
図５に示される実施の形態２のパワーダウンショート回路は、電源変動検出部１０Ａと、縦続接続された一対のインバータ２０Ａ及び６１と、ダイオード６２と、ＮＭＯＳトランジスタ５１と、表示電圧生成部即ちチャージポンプ７０とを有する。チャージポンプ７０は、ＶＤＤ電源電圧（例えば３Ｖ）を昇圧して、液晶駆動電圧ＶＬＣＤ（例えば１２Ｖ）を発生する。液晶駆動電圧ＶＬＣＤは、表示電源線２に供給される。チャージポンプ７０はまた、ＶＤＤとＶＬＣＤの間の値を有する昇圧された電圧ＶＸ２（例えば６Ｖ）を発生し、これを中間電源線３に供給する。
実施の形態２では、インバータ６１が、電源停止信号が低レベル状態のときに短絡部の制御端子を、グランド電源線に接続し、電源停止信号が高レベル状態のときに短絡部の制御端子を、ダイオード（３６、６２）を介して表示電源線（２）に接続する制御部として機能する。
The power-down short circuit according to the second embodiment shown in FIG. 5 includes a
In the second embodiment, the
例えば、チャージポンプ７０が３段構成のものであり、ＶＤＤ入力を順次昇圧して、２×ＶＤＤ、３×ＶＤＤ、４×ＶＤＤ（＝ＶＬＣＤ）を生成するものであれば、第１段の出力（２×ＶＤＤ）を、ＶＸ２として利用することができる。
For example, if the
電源変動検出部１０Ａ及びインバータ２０Ａは、それぞれ図２の電源変動検出部１０及びインバータ２０Ａと同じ構成を有する。但し、電源変動検出部１０Ａ及びインバータ２０Ａは、中間電源線３から電源供給を受け、（液晶駆動電圧ＶＬＣＤではなく）中間昇圧電圧ＶＸ２によって動作する。インバータ２０Ａの出力を反転するインバータ６１もまた、中間昇圧電圧ＶＸ２で動作し、ＮＭＯＳトランジスタ５１のゲートを駆動する。ＮＭＯＳトランジスタ５１は、ドレイン及びソースがそれぞれ表示電源線２及びグランド電源線４に接続されており、オン状態になったとき、表示電源線２からの電荷をグランド電源線４に放電させる。
The power
ダイオード６２は、アノードが中間電源線３に接続され、カソードが表示電源線２に接続される。ダイオード６２は、別個の素子として設けることもできるが、本実施の形態では、チャージポンプ７０内に寄生素子として存在するものを用いている。例えば、ダイオード６２は、中間電圧ＶＸ２が出力されるノードと、液晶駆動電圧ＶＬＣＤが出力されるノードの間に接続されたアナログスイッチ内のＰＭＯＳトランジスタのドレイン領域と基板（表示電源線２に接続されている）によって形成された寄生ダイオードであっても良い。
The
次に、図５の回路の動作を、図６の信号波形図を参照して説明する。 Next, the operation of the circuit of FIG. 5 will be described with reference to the signal waveform diagram of FIG.
主電源線１の供給電圧ＶＤＤが所定のレベルよりも高いときは、ＮＭＯＳトランジスタ１２はオン状態にあり、ノードＮＡの電圧は低レベルであり、インバータ２０Ａの出力が高レベルであり、インバータ６１の出力は低レベルである。その結果、ＮＭＯＳトランジスタ５１はオフ状態であり、表示電源線２とグランド電源線４の間で電荷の放電が行われず、チャージポンプ７０により発生された液晶駆動電圧ＶＬＣＤは、表示電源線２上で維持され、そこから液晶パネルに供給される。
When the supply voltage VDD of the main
電源が停止し、電源電圧ＶＤＤが所定のレベルよりも低くなると、ＮＭＯＳトランジスタ１２はオフ状態となり、ドレイン電圧（ノードＮＡの電源停止信号）は高レベルとなる。インバータ２０Ａは、電源停止信号におけるこの変化を検出し、低論理レベル（ＶＳＳ）を出力する（出力の論理レベルを低レベルにする）。これにより、インバータ６１が駆動され、その出力（ノードＮＥ）が高レベル（ＶＸ２）となる。
When the power supply is stopped and the power supply voltage VDD becomes lower than a predetermined level, the
ノードＮＥの電圧レベルが高レベルになると、ＮＭＯＳトランジスタ５１はオン状態となり、表示電源線２の液晶駆動電圧ＶＬＣＤをグランド電源線４へ放電し始める。最初、ＶＬＣＤがＶＸ２よりも高いので、ダイオード６２は逆バイアスされており、中間電源線３は、昇圧された電圧ＶＸ２を（変化させることなく）保持する。
When the voltage level of the node NE becomes high, the
表示電源線２上の電圧レベルが、昇圧された電圧ＶＸ２よりも低くなると、ダイオード６２が順方向にバイアスされる。中間電源線３は、ダイオード６２及びＮＭＯＳトランジスタ５１を介してグランド電源線４に放電し始め、図６に示すようにＶＸ２及びＶＬＣＤがともに低下する。ＶＸ２は、ＶＬＣＤよりも、少なくともダイオード６２のオン電圧Ｖｏｎだけ高い値に維持される。ノードＮＥの電圧レベル（ＮＭＯＳトランジスタ５１のゲート電圧）は、ＮＭＯＳトランジスタ５１のドレイン電圧よりも高い値に維持され、実施の形態１と同様、液晶駆動電圧ＶＬＣＤがグランドレベルＶＳＳに近い値に低下するのを可能にする。中間電源線３が十分にゆっくりと放電すれば、ＮＭＯＳトランジスタ５１は、表示電源線２が略完全に放電するまで、オン状態に保たれ、これにより、図６に示すように、ＶＬＣＤが実際にＶＳＳレベルに達することを可能にする。
When the voltage level on the display
実施の形態２では、電源変動検出部１０Ａ及びインバータ２０Ａ、６１が（表示電源線２ではなく）中間電源線３から電源供給を受け、放電過程の最後の段階において、中間電源線３が表示電源線２よりも高い電位に維持されるので、実施の形態２でも実施の形態１と同様の効果が得られる。しかも、実施の形態１で用いているより複雑な制御部及び遅延回路の代わりに簡単なインバータ６１を設けるだけで良い。
In the second embodiment, the
実施の形態３．
図７に示される実施の形態３のパワーダウンショート回路は、図５の電源変動検出部１０Ａとは少し異なる電源変動検出部１０Ｂを有する。電源変動検出部１０Ｂは抵抗１１とノードＮＡの間に接続されたＰＭＯＳトランジスタ１４を有する。ＰＭＯＳトランジスタ１４のゲート（制御端子）は、主電源線１に接続されており、電源電圧ＶＤＤによって制御される。電源変動検出部１０Ｂ内のＮＭＯＳトランジスタ１２とキャパシタ１３は図５におけるものと同じである。インバータ２０Ａ、６１及びＮＭＯＳトランジスタ５１も、図５におけるものと同じである。
The power-down short circuit according to the third embodiment shown in FIG. 7 has a
通常動作中において、電源電圧ＶＤＤが例えば３Ｖであれば、ＰＭＯＳトランジスタ１４はオフ状態か、或いはせいぜいかろうじてオンと言う状態であり、抵抗１１を流れる電流は、抵抗１１における電圧降下がＶＸ２−ＶＤＤ−Ｖｔｈｐ（ＶｔｈｐはＰＭＯＳトランジスタ１４の閾値電圧）に略等しくなるようなレベルのきわめて小さなものである。ＮＭＯＳトランジスタ１２は完全にオンであり、ノードＮＡの電圧がＶＳＳレベルに保たれる。
During normal operation, if the power supply voltage VDD is 3 V, for example, the PMOS transistor 14 is in an off state or at most barely on, and the current flowing through the
電源が停止し、電源電圧ＶＤＤがグランドレベルに落ちると、ＮＭＯＳトランジスタ１２はオフ状態となり、ＰＭＯＳトランジスタ１４は完全にオンとなり、キャパシタ１３（ノードＮＡ）は抵抗１１を介してＶＸ２レベルに充電される。それ以降の動作は図５の回路と同じである。
When the power supply is stopped and the power supply voltage VDD falls to the ground level, the
上記のように、実施の形態２の効果に加え、実施の形態３のパワーダウンショート回路は、通常動作時の電力消費が少ないという利点がある。ＰＭＯＳトランジスタ１４が、その閾値電圧ＶｔｈｐがＶＸ２−ＶＤＤよりも大きくなるように形成されれば、通常動作時における抵抗１１を流れる電流をゼロにすることができ、通常動作時の電力消費を略ゼロにすることができる。
As described above, in addition to the effects of the second embodiment, the power-down short circuit of the third embodiment has an advantage that power consumption during normal operation is small. If the PMOS transistor 14 is formed so that its threshold voltage Vthp is larger than VX2-VDD, the current flowing through the
実施の形態１の電源変動検出部１０にも、図８に示すように同様のＰＭＯＳトランジスタ１４を付加することにより、電力消費を少なくすることができる。
By adding the same PMOS transistor 14 to the power supply
当業者には、本発明の範囲内で、更なる変形を加える得ることが理解できよう。 Those skilled in the art will appreciate that further variations may be made within the scope of the present invention.
１ 主電源線、 ２ 表示電源線、 ３ 中間電源線、 ４ グランド電源線、 １０，１０Ａ，１０Ｂ 電源変動検出部、 １１ 抵抗、 １２，５１ ＮＭＯＳトランジスタ、 １４ ＰＭＯＳトランジスタ、 ２０，２０Ａ，６１ インバータ、 ３０ 制御部、 ４０ 遅延部、 ５０ 短絡部、 ６２ ダイオード、 ７０ チャージポンプ。 1 main power line, 2 display power line, 3 intermediate power line, 4 ground power line, 10, 10A, 10B power fluctuation detector, 11 resistor, 12, 51 NMOS transistor, 14 PMOS transistor, 20, 20A, 61 inverter, 30 control unit, 40 delay unit, 50 short circuit unit, 62 diode, 70 charge pump.
Claims (8)
前記主電源電圧よりも低いグランド電圧を伝えるグランド電源線と、
前記主電源電圧を昇圧して表示電圧を発生し、表示電源線に表示電圧を出力する表示電圧生成部とを有する表示装置のためのパワーダウンショート回路であって、
前記主電源線に接続され、前記主電源電圧が所定のレベルよりも高いときに第１の状態を有し、前記主電源電圧が前記所定のレベルよりも低いときに第２の状態を有する電源停止信号を発生する電源変動検出部と、
制御端子を有し、前記制御端子に印加される電圧に応じて、前記表示電源線をグランド電源線に接続する短絡部と、
前記電源停止信号が前記第１の状態のときに前記短絡部の前記制御端子を、グランド電源線に接続し、前記電源停止信号が前記第２の状態のときに前記短絡部の前記制御端子を、ダイオードを介して前記表示電源線に導通させる制御部とを備え、
前記制御部が、
前記電源停止信号が前記第１の状態から前記第２の状態に変化したときにパルスを発生するパルス発生部と、
前記パルス発生部から前記パルスを受ける制御端子と、前記表示電源線及び前記短絡部の前記制御端子に接続された電流端子とを有する第１のトランジスタと、
前記電源停止信号により制御され、前記グランド電源線及び前記短絡部の前記制御端子に接続された電流端子を有する第２のトランジスタとを備え、
さらに、
前記制御部と前記短絡部の前記制御端子の間に接続された抵抗と、
前記グランド電源線と、前記短絡部の前記制御端子の間に接続されたキャパシタと
を有することを特徴とする
パワーダウンショート回路。 A main power line for transmitting the main power voltage;
A ground power line for transmitting a ground voltage lower than the main power voltage;
A power down short circuit for a display device having a display voltage generation unit that boosts the main power supply voltage to generate a display voltage and outputs the display voltage to a display power supply line,
A power supply connected to the main power supply line and having a first state when the main power supply voltage is higher than a predetermined level and having a second state when the main power supply voltage is lower than the predetermined level A power fluctuation detector that generates a stop signal;
A short-circuit portion having a control terminal and connecting the display power supply line to a ground power supply line in accordance with a voltage applied to the control terminal;
The control terminal of the short-circuit portion is connected to a ground power line when the power stop signal is in the first state, and the control terminal of the short-circuit portion is connected to the ground power line when the power stop signal is in the second state. A control unit that conducts to the display power supply line through a diode ,
The control unit is
A pulse generator for generating a pulse when the power stop signal changes from the first state to the second state;
A first transistor having a control terminal for receiving the pulse from the pulse generation unit, and a current terminal connected to the display power supply line and the control terminal of the short-circuit unit;
A second transistor controlled by the power supply stop signal and having a current terminal connected to the ground power supply line and the control terminal of the short-circuit portion ;
further,
A resistor connected between the control unit and the control terminal of the short-circuit unit;
A capacitor connected between the ground power line and the control terminal of the short-circuit portion;
A power-down short circuit comprising:
前記インバータが、前記表示電源線及びグランド電源線から電源の供給を受けることを特徴とする請求項１に記載のパワーダウンショート回路。 Furthermore, it has an inverter connected between the power fluctuation detection unit and the control unit,
2. The power down short circuit according to claim 1 , wherein the inverter is supplied with power from the display power line and the ground power line.
ノードと、
前記ノード及び前記表示電源線に接続された抵抗と、
前記主電源線に接続された制御端子を有し、前記ノードと前記グランド電源線の間に接続された第１のトランジスタと、
前記ノードと前記グランド電源線の間に接続されたキャパシタと
を有することを特徴とする請求項１に記載のパワーダウンショート回路。 The power fluctuation detection unit
Nodes,
A resistor connected to the node and the display power line;
A first transistor having a control terminal connected to the main power supply line and connected between the node and the ground power supply line;
The power-down short circuit according to claim 1 , further comprising a capacitor connected between the node and the ground power supply line.
前記第２のトランジスタ及び前記第１のトランジスタが互いに
相補的な導電型を有することを特徴とする請求項７に記載のパワーダウンショート回路。 The power fluctuation detector has a control terminal connected to the main power line, and further includes a second transistor connected between the resistor and the node;
8. The power-down short circuit according to claim 7 , wherein the second transistor and the first transistor have conductivity types complementary to each other.
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