JP4963795B2 - Power-down short circuit for display device - Google Patents
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Description
本発明は、パワーダウンショート回路に関し、例えば液晶装置(LCD)等において、表示装置への電源供給が断たれたときに、異常な表示が行われるのを防ぐためのパワーダウンショート回路に関する。 The present invention relates to a power-down short circuit, and more particularly to a power-down short circuit for preventing abnormal display when a power supply to a display device is cut off in a liquid crystal device (LCD) or the like.
近年のLCDは一般にチャージポンプを用いた内蔵の電源回路を有し、これにより、例えば3Vと言う、比較的低いロジック系電源電圧から、例えば12Vと言う比較的高い電圧を生成している。この高電圧を分圧して種々の値の電圧が生成され、分圧により生成された電圧が、液晶パネルの個々の画素に印加され、これにより画像データに応じた階調の明度或いは濃度を表現している。LCDの電源がオン、オフされると、画像データが不安定となる。そこで、内蔵の電源回路において、予め定められたシーケンスの動作が行われ、これにより意図しない高電圧が液晶パネルに印加されないようにしている。 In recent years, LCDs generally have a built-in power supply circuit using a charge pump, thereby generating a relatively high voltage such as 12V from a relatively low logic system power supply voltage such as 3V. Voltages of various values are generated by dividing this high voltage, and the voltage generated by the voltage division is applied to each pixel of the liquid crystal panel, thereby expressing the brightness or density of the gradation according to the image data. is doing. When the power of the LCD is turned on and off, the image data becomes unstable. Therefore, a predetermined sequence of operation is performed in the built-in power supply circuit, thereby preventing an unintended high voltage from being applied to the liquid crystal panel.
しかし、停電が起きたり、遮断器が動作したり、電池の電圧が規定値以下に低下したりすると、予め定めた電源オン又は電源オフのシーケンスが実行されないことがある。このような場合、チャージポンプ回路内のキャパシタが高電圧を保持しており、これが表示パネルに印加され、異常な表示が行われることがある。この異常な表示は、自然放電により電荷がなくなるまで続く。電源供給が断たれた後に高電圧が印加され続けると、液晶を劣化させる原因ともなる。 However, when a power failure occurs, a circuit breaker operates, or the battery voltage drops below a specified value, a predetermined power-on or power-off sequence may not be executed. In such a case, the capacitor in the charge pump circuit holds a high voltage, which is applied to the display panel, and abnormal display may be performed. This abnormal display continues until there is no charge due to spontaneous discharge. If a high voltage is continuously applied after the power supply is cut off, it may cause deterioration of the liquid crystal.
そこで、内蔵の電源回路は、主電源VCCが停止したときに、チャージポンプを放電させる回路を含んでいる。図1は、特許文献1に記載された、そのような回路の一例を示す。
Therefore, the built-in power supply circuit includes a circuit that discharges the charge pump when the main power supply VCC is stopped. FIG. 1 shows an example of such a circuit described in
この回路は、それぞれセグメントドライバ512−1及びコモンドライバ512−2から出力される、LCD駆動電圧V1及びV5を保持するキャパシタ531、535を放電させるものであり、電荷放出回路560と、電圧検出回路570と、電圧引き抜き回路580とを有する。
This circuit discharges
電圧検出回路570は、グランド(GND)と、抵抗571を介して主電源電圧VCCを受けるノードN1との間に接続されたキャパシタ574を有する。キャパシタ574の役割は、電源が停止した後も暫くの間ノードN1をVCCレベルに近い値に維持することである。電圧検出回路570はまた、インバータ600を有する。このインバータ600は、グランドとノードN1の間に接続されたものであり、PMOSトランジスタ572と、NMOSトランジスタ573とを含む。これらのPMOSトランジスタ572及びNMOSトランジスタ573のゲートには、主電源電圧VCCが供給されている。
電圧引き抜き回路580は、抵抗581と、NMOSトランジスタ582とを有する。抵抗581とNMOSトランジスタ582は、電源VCCとグランドの間に直列接続されている。電荷放出回路560は、NMOSトランジスタ561及び565を有する。これらのソースは、グランドに接続され、ドレインはキャパシタ531及び535に接続されている。に接続されている。NMOSトランジスタ582、561及び565のゲートは、インバータ600の出力を受けるように接続されている。
The
この回路において、主電源がオンであり、VCCがNMOSトランジスタ573の閾値電圧よりも高いときは、インバータ600の出力は低レベル(グランドレベル)であり、従って、NMOSトランジスタ561及び565はオフしている。
In this circuit, when the main power supply is on and VCC is higher than the threshold voltage of the
主電源が断たれると、VCCがグランドレベルに向けて低下するが、キャパシタ574に蓄積された電荷のため、ノードN1は通常のVCCレベル(例えば3V)の近辺に維持される。このため、PMOSトランジスタ572がオンし、インバータ600の出力が高レベルとなる。従って、NMOSトランジスタ561及び565がオンとなり、キャパシタ531及び535の放電を開始する。NMOSトランジスタ582もオンなるため、主電源は放電され、VCCは急速に低下する。高電圧V1及びV2は、十分に早く低下して、LCDパネルに異常な表示がなされるのを防ぎ、液晶の劣化を防ぐ。
When the main power supply is cut off, VCC decreases toward the ground level, but the node N1 is maintained in the vicinity of the normal VCC level (for example, 3 V) due to the charge accumulated in the
図1に示された従来の回路の問題は、キャパシタ531及び535が放電されるとき、放電用トランジスタ561及び565のゲートの電位も低下し、急速に低下しているVCCレベルに近づくことである。この結果、駆動電圧V1及びV5がグランドレベルに達する前に放電用トランジスタがオフとなる可能性がある。駆動電圧の最終的レベルは、図1に示された抵抗、キャパシタ、及びトランジスタのパラメータに依存する。しかし、もしも放電用トランジスタの閾値電圧が高ければ(その方が、サブスレッショールド漏れ電流を防ぐ観点からは、望ましい)、放電用トランジスタがオフとなったときに、駆動電圧は約1V程度となる。この結果、表示に望ましくないぼんやりとした像の表示が続く。
The problem with the conventional circuit shown in FIG. 1 is that when
本発明は、主電源が急に停止したときにも、主電源を昇圧することにより発生された表示用の電圧を確実に放電させるパワーダウンショート回路を提供することを目的とする。 An object of the present invention is to provide a power-down short circuit that reliably discharges a display voltage generated by boosting the main power supply even when the main power supply suddenly stops.
本発明のパワーダウンショート回路は、
主電源電圧を伝える主電源線と、
前記主電源電圧よりも低いグランド電圧を伝えるグランド電源線と、
前記主電源電圧を昇圧して表示電圧を発生し、表示電源線に表示電圧を出力する表示電圧生成部とを有する表示装置のためのパワーダウンショート回路であって、
前記主電源線に接続され、前記主電源電圧が所定のレベルよりも高いときに第1の状態を有し、前記主電源電圧が前記所定のレベルよりも低いときに第2の状態を有する電源停止信号を発生する電源変動検出部と、
制御端子を有し、前記制御端子に印加される電圧に応じて、前記表示電源線をグランド電源線に接続する短絡部と、
前記電源停止信号が前記第1の状態のときに前記短絡部の前記制御端子を、グランド電源線に接続し、前記電源停止信号が前記第2の状態のときに前記短絡部の前記制御端子を、ダイオードを介して前記表示電源線に導通させる制御部とを備え、
前記制御部が、
前記電源停止信号が前記第1の状態から前記第2の状態に変化したときにパルスを発生するパルス発生部と、
前記パルス発生部から前記パルスを受ける制御端子と、前記表示電源線及び前記短絡部の前記制御端子に接続された電流端子とを有する第1のトランジスタと、
前記電源停止信号により制御され、前記グランド電源線及び前記短絡部の前記制御端子に接続された電流端子を有する第2のトランジスタとを備え、
さらに、
前記制御部と前記短絡部の前記制御端子の間に接続された抵抗と、
前記グランド電源線と、前記短絡部の前記制御端子の間に接続されたキャパシタと
を有することを特徴とする。
The power down short circuit of the present invention is
A main power line for transmitting the main power voltage;
A ground power line for transmitting a ground voltage lower than the main power voltage;
A power down short circuit for a display device having a display voltage generation unit that boosts the main power supply voltage to generate a display voltage and outputs the display voltage to a display power supply line,
A power supply connected to the main power supply line and having a first state when the main power supply voltage is higher than a predetermined level and having a second state when the main power supply voltage is lower than the predetermined level A power fluctuation detector that generates a stop signal;
A short-circuit portion having a control terminal and connecting the display power supply line to a ground power supply line in accordance with a voltage applied to the control terminal;
The control terminal of the short-circuit portion is connected to a ground power line when the power stop signal is in the first state, and the control terminal of the short-circuit portion is connected to the ground power line when the power stop signal is in the second state. A control unit that conducts to the display power supply line through a diode,
The control unit is
A pulse generator for generating a pulse when the power stop signal changes from the first state to the second state;
A first transistor having a control terminal for receiving the pulse from the pulse generation unit, and a current terminal connected to the display power supply line and the control terminal of the short-circuit unit;
A second transistor controlled by the power supply stop signal and having a current terminal connected to the ground power supply line and the control terminal of the short-circuit portion;
further,
A resistor connected between the control unit and the control terminal of the short-circuit unit;
A capacitor connected between the ground power line and the control terminal of the short-circuit portion;
It is characterized by having .
電源が断たれ、主電源電圧が低下すると、短絡部がオンとなり、表示電源線をグランドに放電する。表示電源線の電圧が低下すると、短絡部の制御端子の電圧も低下する。しかし、ダイオードにおける電圧降下のため、制御端子の電圧は、表示電圧よりも高い値に維持され、短絡部がオンの状態に維持される。この状態は、主電源電圧が低下する速度に拘らず、表示電圧が短絡部のオン‐オフ閾値レベルよりも十分低い値になるまで維持される。 When the power supply is cut off and the main power supply voltage is lowered, the short circuit portion is turned on, and the display power supply line is discharged to the ground. When the voltage of the display power supply line decreases, the voltage of the control terminal of the short circuit portion also decreases. However, due to the voltage drop in the diode, the voltage at the control terminal is maintained at a value higher than the display voltage, and the short circuit portion is maintained in the ON state. This state is maintained until the display voltage becomes a value sufficiently lower than the on-off threshold level of the short-circuit portion, regardless of the speed at which the main power supply voltage decreases.
本発明によれば、主電源が急に停止したときにも、主電源を昇圧することにより発生された表示用の電圧を確実に放電させることができる。 According to the present invention, even when the main power supply suddenly stops, the display voltage generated by boosting the main power supply can be reliably discharged.
本発明の実施の形態につき、添付の図面を参照して説明する。添付の図面において、同一の符号は同一又は類似の素子を示す。 Embodiments of the present invention will be described with reference to the accompanying drawings. In the accompanying drawings, the same reference numerals indicate the same or similar elements.
実施の形態1.
図2に示すように、実施の形態1のパワーダウンショート回路は、電源変動検出部10と、インバータ20と、制御部30と、遅延部40と、短絡部50とを有する。電源変動検出部10は、主電源電圧VDD(例えば、3V)を伝える主電源線1に接続されている。主電源電圧VDDはLCDを駆動する論理回路(図示しない)にも供給される。電源変動検出部10とパワーダウンショート回路の他の部分は、表示電圧生成部を構成するチャージポンプ70によって生成された液晶駆動電圧VLCD(例えば12V)を伝える表示電源線2と、基準電圧即ちグランド電圧VSS(0V)を伝えるグランド電源線4にも接続されている。
As shown in FIG. 2, the power down short circuit according to the first embodiment includes a power supply
電源変動検出部10は、抵抗11と、NMOSトランジスタ12と、キャパシタ13とを有し、VDDレベルの急速な低下を検出する。抵抗11の一端は、表示電源線2に接続され、他端はノードNAに接続されている。NMOSトランジスタ12は、ドレインがノードNAに接続され、ソースがグランド電源線4に接続され、ゲート(制御端子)が主電源線1に接続されている。キャパシタ13が、ノードNAとグランド電源線4の間に接続され、雑音抑制素子として作用する。
The power supply
インバータ20は、PMOSトランジスタ21とNMOSトランジスタ22とを有し、電源変動検出部10内のノードNAから出力電圧(電源停止信号)を、入力信号として受ける。PMOSトランジスタ21は、NMOSトランジスタ22よりも大きなトランスコンダクタンス(相互コンダクタンス)を有するように設計され、これにより、インバータ20のスイッチングポイント(閾値)が電源線電圧(VLCD/2)の1/2よりも大きくなるようにしてある。抵抗11の抵抗値が十分に大きく、これにより、通常の動作でNMOSトランジスタ12がオン状態になっている時に電源変動検出部10の出力レベルがインバータ20のスイッチングポイントよりも十分に低くなるようにしてあり、これにより雑音による誤動作を少なくしている。
The
制御部30は、ノードNBでインバータ20の出力を受け、ノードNCから制御信号を出力する。ノードNBの入力が高レベルのとき、ノードNCの出力は低レベルである。ノードNBの入力が高レベルから低レベルに変わると、ノードNCは、所定の期間高レベルに駆動され、その後、高インピーダンス状態となる。
制御部30は、インバータ31と、遅延(DLY)部32と、二入力否定論理積ゲート(NANDゲート)33と、PMOSトランジスタ34と、NMOSトランジスタ35と、寄生ダイオード36とを有する。インバータ31は、ノードNBの信号を反転する。遅延部32は、ノードNBの信号を所定時間遅延させる。NANDゲート33は、インバータ31から反転信号と、遅延部32から遅延信号を受ける。PMOSトランジスタ34は、ゲート(制御端子)がNANDゲート33の出力端子に接続され、ソース(第1の電流端子)が表示電源線2に接続され、ドレイン(第2の電流端子)がノードNCに接続されている。NMOSトランジスタ35は、ドレイン(第1の電流端子)がノードNCに接続され、ソース(第2の電流端子)がグランド電源線4に接続され、ゲート(制御端子)がノードNBに接続されており、従って、インバータ20の出力により制御される。
The
遅延部32としては、抵抗とキャパシタから成る遅延回路や、縦続接続された偶数段のゲートから成る回路が用いられる。インバータ31、遅延部32、及びNANDゲート33は、表示電源線2から、図示しない分岐電源線を介して、液晶駆動電圧VLCDを電源として受ける。寄生ダイオード36は、図3に示すように、PMOSトランジスタ34のp型のドレイン領域とn型の基板の間に形成された寄生素子である。n型の基板は表示電源線2に接続され、VLCD電位に保持されており、寄生ダイオード36は、図2に示されるように、PMOSトランジスタ34のドレインと表示電源線2の間に接続されたダイオードと等価である。
As the
遅延部40は、ノードNCとノードNDの間に接続された抵抗41と、ノードNDとグランド電源線4の間に接続されたキャパシタ42とから成る積分回路である。ノードNCの信号は、ノードNDに伝達されるが、この伝達には、抵抗41及びキャパシタ42の抵抗値及び静電容量値によって決まる遅延を伴う。
The
短絡部50は、NMOSトランジスタ51を含み、その電流端子(ドレイン及びソース)は、それぞれ表示電源線2及びグランド電源線4に接続され、ゲート(制御端子)は、ノードNDに接続されている。NMOSトランジスタ51は、ノードNDの信号に応じて、表示電源線2とグランド電源線4の間の電荷を放電する。NMOSトランジスタ51の代わりに、NMOS及びPMOSトランジスタが並列に接続されたアナログスイッチを短絡部51として用いても良い。
The short-
次に、図2に示す回路の動作を、図4の信号波形図を参照して説明する。 Next, the operation of the circuit shown in FIG. 2 will be described with reference to the signal waveform diagram of FIG.
主電源線1の主電源電圧VDDが所定のレベルよりも高いときは、NMOSトランジスタ12は、オン状態にあり、ノードNAの電圧レベルは低い。インバータ20は、ノードNBを高レベルに駆動し、PMOSトランジスタ34をオフ状態にし、NMOS35をオン状態にし、ノードNC及びNDの電圧レベルは低くされる。この結果、NMOSトランジスタ51はオフ状態であり、表示電源線2からグランド電源線4へ電荷を放電することはなく、表示電源線2は、チャージポンプ70で発生された液晶駆動電圧VLCDを、液晶パネルに供給する。
When the main power supply voltage VDD of the main
電源が停止し、電源電圧VDDが所定のレベルよりも低くなると、NMOSトランジスタ12はオフ状態となり、そのドレイン電圧(ノードNAの電源停止信号電圧レベル)は高レベルとなる。インバータ20はこの変化を検出し、ノードNBを低レベルに駆動する。
When the power supply is stopped and the power supply voltage VDD becomes lower than a predetermined level, the
制御部30において、ノードNBが低レベルになると、NMOSトランジスタ35はオフ状態となり、インバータ31の出力は高レベルとなる。遅延部32の出力は所定の時間高レベルに維持された後、低レベルとなる。この結果、NANDゲート33の出力(PMOSトランジスタ34のゲートに供給される)は、所定の時間低レベルとなり、その後高レベルに戻る。インバータ31、遅延部32及びNANDゲート33は、電源停止信号が低レベルから高レベルに変化したときに、低レベルのパルス(所定時間だけ低レベルとなるパルス)を発生するパルス発生器として機能する。
In the
従って、電源停止信号が高レベルになったとき、PMOSトランジスタ34は、所定の時間オン状態となり、その間にノードNCは表示電源線2に電気的に接続される。この間、キャパシタ42(ノードND)は、液晶駆動電圧VLCDに近い値に充電される。PMOSトランジスタ34は、その後オフ状態となり、ノードNCは高インピーダンス状態となり、表示電源線2に逆バイアスされた寄生ダイオード36を介してのみ接続された状態となる。
Therefore, when the power supply stop signal becomes high level, the
ノードNDの電圧が高レベルとなると、NMOSトランジスタ51はオン状態となり、表示電源線2の液晶駆動電圧VLCDを、グランド電源線4に放電し始める。ノードNDは、元のVLCDレベルに近い値に充電されているので、表示電源線2の電位が落ち始めると、寄生ダイオード36は、順方向にバイアスされるようになり、ノードNDが抵抗41及び寄生ダイオード36を介して放電し始める。ノードNDの電位が表示電源線2の電位よりも、寄生ダイオード36の順方向電圧即ちオン電圧だけ大きくなったときに、ノードNDの放電が始まる。ノードNDの電位と表示電源線2の電位は、この関係を維持しながら、低下する。従って、ノードNDの電圧が、NMOSトランジスタ51の閾値電圧Vthにほぼ等しい値まで下がり、放電が終わったときに、表示電源線2の電圧は、Vth−Von(約0.1乃至0.5V)よりも低い値まで低下する。
When the voltage of the node ND becomes high level, the
実施の形態1のパワーダウンショート回路は、表示電源線2を、図1の従来の回路よりも、低い値まで放電させることができ、最終的に放電されたVLCDレベルが放電トランジスタの閾値電圧よりも十分に(少なくともVonだけ)低い値にする。
The power down short circuit of the first embodiment can discharge the display
実施の形態1の変形例として、インバータ20が通常のインバータスイッチングポイント(VLCD/2)を有し、インバータ20のトランジスタ21及び22のトランスコンダクタンスがより高いスイッチングポイントを有するように調整されないようにすることもできる。実施の形態1の他の変形例として、制御部30の回路構成を種々に変更することができる。
As a modification of the first embodiment, the
実施の形態2.
図5に示される実施の形態2のパワーダウンショート回路は、電源変動検出部10Aと、縦続接続された一対のインバータ20A及び61と、ダイオード62と、NMOSトランジスタ51と、表示電圧生成部即ちチャージポンプ70とを有する。チャージポンプ70は、VDD電源電圧(例えば3V)を昇圧して、液晶駆動電圧VLCD(例えば12V)を発生する。液晶駆動電圧VLCDは、表示電源線2に供給される。チャージポンプ70はまた、VDDとVLCDの間の値を有する昇圧された電圧VX2(例えば6V)を発生し、これを中間電源線3に供給する。
実施の形態2では、インバータ61が、電源停止信号が低レベル状態のときに短絡部の制御端子を、グランド電源線に接続し、電源停止信号が高レベル状態のときに短絡部の制御端子を、ダイオード(36、62)を介して表示電源線(2)に接続する制御部として機能する。
The power-down short circuit according to the second embodiment shown in FIG. 5 includes a
In the second embodiment, the
例えば、チャージポンプ70が3段構成のものであり、VDD入力を順次昇圧して、2×VDD、3×VDD、4×VDD(=VLCD)を生成するものであれば、第1段の出力(2×VDD)を、VX2として利用することができる。
For example, if the
電源変動検出部10A及びインバータ20Aは、それぞれ図2の電源変動検出部10及びインバータ20Aと同じ構成を有する。但し、電源変動検出部10A及びインバータ20Aは、中間電源線3から電源供給を受け、(液晶駆動電圧VLCDではなく)中間昇圧電圧VX2によって動作する。インバータ20Aの出力を反転するインバータ61もまた、中間昇圧電圧VX2で動作し、NMOSトランジスタ51のゲートを駆動する。NMOSトランジスタ51は、ドレイン及びソースがそれぞれ表示電源線2及びグランド電源線4に接続されており、オン状態になったとき、表示電源線2からの電荷をグランド電源線4に放電させる。
The power
ダイオード62は、アノードが中間電源線3に接続され、カソードが表示電源線2に接続される。ダイオード62は、別個の素子として設けることもできるが、本実施の形態では、チャージポンプ70内に寄生素子として存在するものを用いている。例えば、ダイオード62は、中間電圧VX2が出力されるノードと、液晶駆動電圧VLCDが出力されるノードの間に接続されたアナログスイッチ内のPMOSトランジスタのドレイン領域と基板(表示電源線2に接続されている)によって形成された寄生ダイオードであっても良い。
The
次に、図5の回路の動作を、図6の信号波形図を参照して説明する。 Next, the operation of the circuit of FIG. 5 will be described with reference to the signal waveform diagram of FIG.
主電源線1の供給電圧VDDが所定のレベルよりも高いときは、NMOSトランジスタ12はオン状態にあり、ノードNAの電圧は低レベルであり、インバータ20Aの出力が高レベルであり、インバータ61の出力は低レベルである。その結果、NMOSトランジスタ51はオフ状態であり、表示電源線2とグランド電源線4の間で電荷の放電が行われず、チャージポンプ70により発生された液晶駆動電圧VLCDは、表示電源線2上で維持され、そこから液晶パネルに供給される。
When the supply voltage VDD of the main
電源が停止し、電源電圧VDDが所定のレベルよりも低くなると、NMOSトランジスタ12はオフ状態となり、ドレイン電圧(ノードNAの電源停止信号)は高レベルとなる。インバータ20Aは、電源停止信号におけるこの変化を検出し、低論理レベル(VSS)を出力する(出力の論理レベルを低レベルにする)。これにより、インバータ61が駆動され、その出力(ノードNE)が高レベル(VX2)となる。
When the power supply is stopped and the power supply voltage VDD becomes lower than a predetermined level, the
ノードNEの電圧レベルが高レベルになると、NMOSトランジスタ51はオン状態となり、表示電源線2の液晶駆動電圧VLCDをグランド電源線4へ放電し始める。最初、VLCDがVX2よりも高いので、ダイオード62は逆バイアスされており、中間電源線3は、昇圧された電圧VX2を(変化させることなく)保持する。
When the voltage level of the node NE becomes high, the
表示電源線2上の電圧レベルが、昇圧された電圧VX2よりも低くなると、ダイオード62が順方向にバイアスされる。中間電源線3は、ダイオード62及びNMOSトランジスタ51を介してグランド電源線4に放電し始め、図6に示すようにVX2及びVLCDがともに低下する。VX2は、VLCDよりも、少なくともダイオード62のオン電圧Vonだけ高い値に維持される。ノードNEの電圧レベル(NMOSトランジスタ51のゲート電圧)は、NMOSトランジスタ51のドレイン電圧よりも高い値に維持され、実施の形態1と同様、液晶駆動電圧VLCDがグランドレベルVSSに近い値に低下するのを可能にする。中間電源線3が十分にゆっくりと放電すれば、NMOSトランジスタ51は、表示電源線2が略完全に放電するまで、オン状態に保たれ、これにより、図6に示すように、VLCDが実際にVSSレベルに達することを可能にする。
When the voltage level on the display
実施の形態2では、電源変動検出部10A及びインバータ20A、61が(表示電源線2ではなく)中間電源線3から電源供給を受け、放電過程の最後の段階において、中間電源線3が表示電源線2よりも高い電位に維持されるので、実施の形態2でも実施の形態1と同様の効果が得られる。しかも、実施の形態1で用いているより複雑な制御部及び遅延回路の代わりに簡単なインバータ61を設けるだけで良い。
In the second embodiment, the
実施の形態3.
図7に示される実施の形態3のパワーダウンショート回路は、図5の電源変動検出部10Aとは少し異なる電源変動検出部10Bを有する。電源変動検出部10Bは抵抗11とノードNAの間に接続されたPMOSトランジスタ14を有する。PMOSトランジスタ14のゲート(制御端子)は、主電源線1に接続されており、電源電圧VDDによって制御される。電源変動検出部10B内のNMOSトランジスタ12とキャパシタ13は図5におけるものと同じである。インバータ20A、61及びNMOSトランジスタ51も、図5におけるものと同じである。
The power-down short circuit according to the third embodiment shown in FIG. 7 has a
通常動作中において、電源電圧VDDが例えば3Vであれば、PMOSトランジスタ14はオフ状態か、或いはせいぜいかろうじてオンと言う状態であり、抵抗11を流れる電流は、抵抗11における電圧降下がVX2−VDD−Vthp(VthpはPMOSトランジスタ14の閾値電圧)に略等しくなるようなレベルのきわめて小さなものである。NMOSトランジスタ12は完全にオンであり、ノードNAの電圧がVSSレベルに保たれる。
During normal operation, if the power supply voltage VDD is 3 V, for example, the PMOS transistor 14 is in an off state or at most barely on, and the current flowing through the
電源が停止し、電源電圧VDDがグランドレベルに落ちると、NMOSトランジスタ12はオフ状態となり、PMOSトランジスタ14は完全にオンとなり、キャパシタ13(ノードNA)は抵抗11を介してVX2レベルに充電される。それ以降の動作は図5の回路と同じである。
When the power supply is stopped and the power supply voltage VDD falls to the ground level, the
上記のように、実施の形態2の効果に加え、実施の形態3のパワーダウンショート回路は、通常動作時の電力消費が少ないという利点がある。PMOSトランジスタ14が、その閾値電圧VthpがVX2−VDDよりも大きくなるように形成されれば、通常動作時における抵抗11を流れる電流をゼロにすることができ、通常動作時の電力消費を略ゼロにすることができる。
As described above, in addition to the effects of the second embodiment, the power-down short circuit of the third embodiment has an advantage that power consumption during normal operation is small. If the PMOS transistor 14 is formed so that its threshold voltage Vthp is larger than VX2-VDD, the current flowing through the
実施の形態1の電源変動検出部10にも、図8に示すように同様のPMOSトランジスタ14を付加することにより、電力消費を少なくすることができる。
By adding the same PMOS transistor 14 to the power supply
当業者には、本発明の範囲内で、更なる変形を加える得ることが理解できよう。 Those skilled in the art will appreciate that further variations may be made within the scope of the present invention.
1 主電源線、 2 表示電源線、 3 中間電源線、 4 グランド電源線、 10,10A,10B 電源変動検出部、 11 抵抗、 12,51 NMOSトランジスタ、 14 PMOSトランジスタ、 20,20A,61 インバータ、 30 制御部、 40 遅延部、 50 短絡部、 62 ダイオード、 70 チャージポンプ。 1 main power line, 2 display power line, 3 intermediate power line, 4 ground power line, 10, 10A, 10B power fluctuation detector, 11 resistor, 12, 51 NMOS transistor, 14 PMOS transistor, 20, 20A, 61 inverter, 30 control unit, 40 delay unit, 50 short circuit unit, 62 diode, 70 charge pump.
Claims (8)
前記主電源電圧よりも低いグランド電圧を伝えるグランド電源線と、
前記主電源電圧を昇圧して表示電圧を発生し、表示電源線に表示電圧を出力する表示電圧生成部とを有する表示装置のためのパワーダウンショート回路であって、
前記主電源線に接続され、前記主電源電圧が所定のレベルよりも高いときに第1の状態を有し、前記主電源電圧が前記所定のレベルよりも低いときに第2の状態を有する電源停止信号を発生する電源変動検出部と、
制御端子を有し、前記制御端子に印加される電圧に応じて、前記表示電源線をグランド電源線に接続する短絡部と、
前記電源停止信号が前記第1の状態のときに前記短絡部の前記制御端子を、グランド電源線に接続し、前記電源停止信号が前記第2の状態のときに前記短絡部の前記制御端子を、ダイオードを介して前記表示電源線に導通させる制御部とを備え、
前記制御部が、
前記電源停止信号が前記第1の状態から前記第2の状態に変化したときにパルスを発生するパルス発生部と、
前記パルス発生部から前記パルスを受ける制御端子と、前記表示電源線及び前記短絡部の前記制御端子に接続された電流端子とを有する第1のトランジスタと、
前記電源停止信号により制御され、前記グランド電源線及び前記短絡部の前記制御端子に接続された電流端子を有する第2のトランジスタとを備え、
さらに、
前記制御部と前記短絡部の前記制御端子の間に接続された抵抗と、
前記グランド電源線と、前記短絡部の前記制御端子の間に接続されたキャパシタと
を有することを特徴とする
パワーダウンショート回路。 A main power line for transmitting the main power voltage;
A ground power line for transmitting a ground voltage lower than the main power voltage;
A power down short circuit for a display device having a display voltage generation unit that boosts the main power supply voltage to generate a display voltage and outputs the display voltage to a display power supply line,
A power supply connected to the main power supply line and having a first state when the main power supply voltage is higher than a predetermined level and having a second state when the main power supply voltage is lower than the predetermined level A power fluctuation detector that generates a stop signal;
A short-circuit portion having a control terminal and connecting the display power supply line to a ground power supply line in accordance with a voltage applied to the control terminal;
The control terminal of the short-circuit portion is connected to a ground power line when the power stop signal is in the first state, and the control terminal of the short-circuit portion is connected to the ground power line when the power stop signal is in the second state. A control unit that conducts to the display power supply line through a diode ,
The control unit is
A pulse generator for generating a pulse when the power stop signal changes from the first state to the second state;
A first transistor having a control terminal for receiving the pulse from the pulse generation unit, and a current terminal connected to the display power supply line and the control terminal of the short-circuit unit;
A second transistor controlled by the power supply stop signal and having a current terminal connected to the ground power supply line and the control terminal of the short-circuit portion ;
further,
A resistor connected between the control unit and the control terminal of the short-circuit unit;
A capacitor connected between the ground power line and the control terminal of the short-circuit portion;
A power-down short circuit comprising:
前記インバータが、前記表示電源線及びグランド電源線から電源の供給を受けることを特徴とする請求項1に記載のパワーダウンショート回路。 Furthermore, it has an inverter connected between the power fluctuation detection unit and the control unit,
2. The power down short circuit according to claim 1 , wherein the inverter is supplied with power from the display power line and the ground power line.
ノードと、
前記ノード及び前記表示電源線に接続された抵抗と、
前記主電源線に接続された制御端子を有し、前記ノードと前記グランド電源線の間に接続された第1のトランジスタと、
前記ノードと前記グランド電源線の間に接続されたキャパシタと
を有することを特徴とする請求項1に記載のパワーダウンショート回路。 The power fluctuation detection unit
Nodes,
A resistor connected to the node and the display power line;
A first transistor having a control terminal connected to the main power supply line and connected between the node and the ground power supply line;
The power-down short circuit according to claim 1 , further comprising a capacitor connected between the node and the ground power supply line.
前記第2のトランジスタ及び前記第1のトランジスタが互いに
相補的な導電型を有することを特徴とする請求項7に記載のパワーダウンショート回路。 The power fluctuation detector has a control terminal connected to the main power line, and further includes a second transistor connected between the resistor and the node;
8. The power-down short circuit according to claim 7 , wherein the second transistor and the first transistor have conductivity types complementary to each other.
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