JP4956924B2 - Semiconductor device and method of manufacturing electrode thereof - Google Patents

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Description

本発明は、高いショットキーバリアハイト（ＳＢＨ）を低減して、ｐ型半導体に対する低抵抗オーミックコンタクトの電極を実現するための手段や方法に関する。
本発明は、例えば半導体レーザーやＬＥＤやＦＥＴなどの各種の半導体デバイスの高信頼化や高性能化などに大いに有用なものであり、特に大電流を要する半導体発光素子などの分野では、高い利用価値を期待することができるものである。 The present invention relates to means and methods for reducing the high Schottky barrier height (SBH) and realizing an electrode with a low resistance ohmic contact to a p-type semiconductor.
The present invention is very useful for increasing the reliability and performance of various semiconductor devices such as semiconductor lasers, LEDs, and FETs, and has high utility value especially in the field of semiconductor light emitting devices that require a large current. Can be expected.

ｐ型半導体に対する低抵抗オーミックコンタクトの電極を実現するための手段や方法に関する従来技術としては、例えば下記の特許文献１に開示されているものなどが公知である。この特許文献１に記載されている中間層は、Ｖ族置換型窒化物半導体（例えばＧａＮＰ混晶やＧａＮＳｂ混晶など）を材料として構成されており、これらの中間層は、結晶成長によって得られるｐ型のＧａＮ結晶の上に燐ガラスまたはＳｂガラスなどを滴下し、更にこれらを長時間ベーキングして、そのガラス中のＶ族元素をｐ型のＧａＮ結晶中に熱拡散させることによって形成されるものである。
また、この特許文献１では、熱処理雰囲気中に燐（Ｐ）やＳｂなどのＶ族元素を含有させておいて、ｐ型のＧａＮ結晶中にそれらの元素を熱拡散させることによって、上記の中間層（ＧａＮＰ混晶やＧａＮＳｂ混晶など）を得る方法なども同時に提案されている。
特開平１０−２０９５６９ As a prior art relating to means and methods for realizing an electrode having a low resistance ohmic contact with respect to a p-type semiconductor, for example, one disclosed in Patent Document 1 below is known. The intermediate layer described in Patent Document 1 is made of a group V-substituted nitride semiconductor (for example, a GaNP mixed crystal or a GaNSb mixed crystal), and these intermediate layers are obtained by crystal growth. It is formed by dropping phosphorous glass or Sb glass on the p-type GaN crystal, baking these for a long time, and thermally diffusing group V elements in the glass into the p-type GaN crystal. Is.
Further, in Patent Document 1, a group V element such as phosphorus (P) or Sb is contained in a heat treatment atmosphere, and these elements are thermally diffused in a p-type GaN crystal, whereby the above-mentioned intermediate A method for obtaining a layer (such as a GaNP mixed crystal or a GaNSb mixed crystal) has also been proposed.
JP-A-10-209569

しかしながら、特許文献１に記載されているＶ族の半金属（Ｐ，ＡｓまたはＳｂ）を半導体結晶中に含有させる方法として熱処理、即ち、熱拡散による窒素原子と半金属原子との置換作用を用いた場合、ＧａＮ結晶中の窒素原子の全てをＶ族半金属原子と完全に置き換えることは非常に困難である。このため、中間層上に形成される電極に対しては、窒素（Ｎ）を含まないＧａＳｂ結晶などではなく、多量の窒素（Ｎ）を含んだＧａＮＰ混晶、ＧａＮＡｓ混晶またはＧａＮＳｂ混晶などが接続されることになる。   However, as a method of incorporating a group V metalloid (P, As or Sb) described in Patent Document 1 into a semiconductor crystal, a heat treatment, that is, a substitution action of nitrogen atoms and metalloid atoms by thermal diffusion is used. In such a case, it is very difficult to completely replace all the nitrogen atoms in the GaN crystal with group V metalloid atoms. Therefore, for an electrode formed on the intermediate layer, not a GaSb crystal containing no nitrogen (N) but a GaNP mixed crystal, a GaNAs mixed crystal, or a GaNSb mixed crystal containing a large amount of nitrogen (N). Will be connected.

したがって、上記の従来技術に従う限り、電極を構成する金属層とこの中間層との界面においては、必ずしも十分に低抵抗なオーミック特性を実現することはできない。また、従来から使用されている上記のＶ族置換型窒化物半導体（例えば、ＧａＮＰ混晶やＧａＮＳｂ混晶など）は、キャリア密度の高いｐ型半導体を容易に得ると言う観点から見ても、ＧａＳｂ結晶よりも劣っている。   Therefore, as long as the above prior art is followed, it is not always possible to achieve sufficiently low ohmic characteristics at the interface between the metal layer constituting the electrode and the intermediate layer. Further, from the viewpoint of easily obtaining a p-type semiconductor having a high carrier density, the above-mentioned group V-substituted nitride semiconductor (for example, a GaNP mixed crystal or a GaNSb mixed crystal) that has been conventionally used can be used. It is inferior to GaSb crystal.

また、結晶成長させたｐ型のＧａＮ結晶上に燐ガラスやＳｂガラスなどを滴下したり、長時間ベーキング（熱処理）したり、その後それらのガラス材を除去したりする各種の工程を電極形成の前段に新たに介在させることは、処理の容易性や生産効率などの観点からも、決して望ましい方法とは言えない。
また、熱処理雰囲気中に燐やＳｂなどのＶ族元素を含有させておいてｐ型のＧａＮ結晶中にそれらを熱拡散させる上記の従来技術では、Ｖ族元素の熱拡散作用を十分には得難く、またこの様な従来の中間層の製造方法は、制御の容易性などの観点から見ても余り現実的な方法とは言えない。 In addition, various processes such as dropping phosphorous glass or Sb glass on the grown p-type GaN crystal, baking for a long time (heat treatment), and then removing the glass material are performed for electrode formation. Newly interposing in the previous stage is never a desirable method from the viewpoint of ease of processing and production efficiency.
Further, in the above-described conventional technique in which a group V element such as phosphorus or Sb is contained in the heat treatment atmosphere and thermally diffused in the p-type GaN crystal, the thermal diffusion effect of the group V element is sufficiently obtained. It is difficult, and such a conventional method for manufacturing an intermediate layer is not very realistic from the viewpoint of ease of control.

本発明は、上記の課題を解決するために成されたものであり、その目的は、ワイドバンドギャップに起因する高いショットキーバリアハイト（ＳＢＨ）を低減して、ｐ型半導体に対する低抵抗オーミックコンタクトの電極を実現することである。
また、本発明の更なる目的は、電極とｐ型半導体層との間に積層する中間層の生産性を向上させることである。 The present invention has been made to solve the above-mentioned problems, and its object is to reduce a high Schottky barrier height (SBH) caused by a wide band gap and to reduce a low resistance ohmic contact to a p-type semiconductor. It is to realize the electrode.
A further object of the present invention is to improve the productivity of the intermediate layer laminated between the electrode and the p-type semiconductor layer.

上記の課題を解決するためには、以下の手段が有効である。
即ち、本発明の第１の手段は、基板上に III族窒化物系化合物半導体からなる半導体層を積層して形成される半導体デバイスであって、ｐ型半導体層中のＮと、中間層中のＳｂの熱拡散作用によって、中間層とｐ型半導体層との界面近傍の該界面に垂直な方向における窒素（Ｎ）及びアンチモン（Ｓｂ）の濃度分布が、それぞれ略単調かつ連続的に変化していることを特徴とする半導体デバイスである。
ただし、この中間層中には、Ｖ族のその他の半金属である燐（Ｐ）、砒素（Ａｓ）またはビスマス（Ｂｉ）が若干含まれていても特段差し支えない。 In order to solve the above problems, the following means are effective.
That is, the first means of the present invention is a semiconductor device formed by laminating a semiconductor layer made of a group III nitride compound semiconductor on a substrate, wherein N in the p-type semiconductor layer and Due to the thermal diffusion action of Sb, the concentration distributions of nitrogen (N) and antimony (Sb) in the direction perpendicular to the interface between the intermediate layer and the p-type semiconductor layer change substantially monotonously and continuously, respectively. It is a semiconductor device characterized by the above.
However, even if this intermediate layer contains a small amount of phosphorus (P), arsenic (As), or bismuth (Bi), which are other group V semimetals, there is no particular difference in level.

また、上記の第１の手段において、上記の中間層とｐ型半導体層との界面近傍の該界面に垂直な方向における窒素（Ｎ）及びアンチモン（Ｓｂ）の濃度分布は、実質的に単調かつ連続的であれば十分なのであって、よって厳密には、必ずしも完全に単調である必要はなく、また必ずしも完全に連続である必要もない。 In the first means of the concentration distribution of nitrogen (N) and antimony (Sb) in a direction perpendicular to the interface in the vicinity of the interface between said intermediate layer and the p-type semiconductor layer, substantive monotonously It is sufficient if it is continuous, and thus strictly speaking, it does not necessarily have to be completely monotonous and does not necessarily have to be completely continuous.

また、本発明の第２の手段は、上記の第１の手段において、上記のｐ型半導体層を、ｐ型のＩｎx Ａｌy Ｇａ1-x-y Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）から成る半導体結晶から形成することである。
ただし、この半導体結晶では、窒素（Ｎ）の一部がその他のＶ族元素である燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）と部分的に置換されていても良い。また、この半導体結晶をｐ型化するための不純物としては、例えばマグネシウム（Ｍｇ）や亜鉛（Ｚｎ）などのII族の適当な元素を添加することができる。 According to a second means of the present invention, in the first means, the p-type semiconductor layer is formed of p-type In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ It is formed from a semiconductor crystal composed of 1,0 ≦ x + y ≦ 1).
However, in this semiconductor crystal, a part of nitrogen (N) is partially substituted with other group V elements such as phosphorus (P), arsenic (As), antimony (Sb), or bismuth (Bi). Also good. Further, as an impurity for making the semiconductor crystal p-type, for example, an appropriate group II element such as magnesium (Mg) or zinc (Zn) can be added.

また、本発明の第３の手段は、上記の第１又は第２の手段において、上記の金属層を、チタン（Ｔｉ）から形成するか、または、少なくとも上記のｐ型半導体層との界面近傍にチタン（Ｔｉ）を含有させて上記の金属層を形成することである。   According to a third means of the present invention, in the first or second means, the metal layer is made of titanium (Ti) or at least in the vicinity of the interface with the p-type semiconductor layer. The above-mentioned metal layer is formed by adding titanium (Ti).

また、本発明の第４の手段は、 III族窒化物系化合物半導体からなるｐ型半導体層を形成する工程と、ｐ型半導体層の上にｐ型のガリウムアンチモン（ＧａＳｂ）からなる中間層を積層する中間層積層工程と、中間層の上に、金属層からなる電極を形成する工程とを、有し、前記中間層積層工程は、ガリウムアンチモン（ＧａＳｂ）の真空蒸着またはスパッタリングによって前記中間層を積層する工程であることを特徴とする半導体デバイスの電極の製造方法である。   According to a fourth means of the present invention, there is provided a step of forming a p-type semiconductor layer made of a group III nitride compound semiconductor, and an intermediate layer made of p-type gallium antimony (GaSb) on the p-type semiconductor layer. An intermediate layer stacking step for stacking, and a step of forming an electrode made of a metal layer on the intermediate layer, wherein the intermediate layer stacking step is performed by vacuum deposition or sputtering of gallium antimony (GaSb). It is the process of laminating | stacking, It is the manufacturing method of the electrode of the semiconductor device characterized by the above-mentioned.

ただし、この中間層中には、Ｖ族のその他の半金属である燐（Ｐ）、砒素（Ａｓ）またはビスマス（Ｂｉ）が若干含まれていても特段差し支えない。   However, even if this intermediate layer contains a small amount of phosphorus (P), arsenic (As), or bismuth (Bi), which are other group V semimetals, there is no particular difference in level.

また、本発明の第５の手段は、上記の第４の手段において、少なくとも中間層とｐ型半導体層とが積層された基板を４００℃よりも高く１２００℃よりも低い温度で熱処理する工程を有することである。ただし、上記の熱処理における熱処理温度は、４５０℃以上８００℃以下がより望ましい。   According to a fifth means of the present invention, in the fourth means, the step of heat-treating the substrate on which at least the intermediate layer and the p-type semiconductor layer are laminated at a temperature higher than 400 ° C. and lower than 1200 ° C. Is to have. However, as for the heat processing temperature in said heat processing, 450 to 800 degreeC is more desirable.

また、この熱処理は、上記の中間層上に形成される電極の形成前に実施しても良いし、また、電極形成後に実施しても良い。例えば、電極形成後に上記の本発明の熱処理を実施する場合には、この電極を構成する金属層と上記の中間層とを合金化するアロイ処理と同時に、上記の本発明の熱処理とこのアロイ処理とを兼ね合わせて実施することも可能となる。
また、この熱処理方法としては、例えば希ガスなどの適当な気圧の不活性ガスを用いた加熱雰囲気を用いる方法などが有用である。勿論その他の周知の適当な任意の方法を用いても良い。
以上の本発明の手段により、前記の課題を効果的、或いは合理的に解決することができる。 Further, this heat treatment may be performed before the formation of the electrode formed on the intermediate layer, or may be performed after the formation of the electrode. For example, when the heat treatment of the present invention described above is performed after the electrode is formed, the heat treatment of the present invention and the alloy treatment described above are performed simultaneously with the alloy process for alloying the metal layer and the intermediate layer constituting the electrode. It is also possible to carry out this in combination.
In addition, as this heat treatment method, for example, a method using a heating atmosphere using an inert gas having an appropriate pressure such as a rare gas is useful. Of course, any other known appropriate method may be used.
By the above means of the present invention, the above-mentioned problem can be effectively or rationally solved.

以上の本発明の手段によって得られる効果は以下の通りである。
即ち、本発明の第１の手段によれば、中間層が窒素（Ｎ）を含まないガリウムアンチモン（ＧａＳｂ）から形成されるため、電極を構成し得る種々の金属層とこの中間層との界面におけるショットキーバリアハイト（ＳＢＨ）を従来よりも更に効果的に低減することができ、これによって、従来よりも低抵抗の界面コンタクトを実現することができる。即ち、本発明の第１の手段によれば、電極と中間層との間のオーミックコンタクトを従来よりも更に良好に確保することができる。
また、ＧａＳｂは真空蒸着やスパッタリングなどによって簡単に積層することができる。このため、上記の中間層は容易に得ることができ、よって本発明の第１の手段に従えば生産性の点でも非常に有利となる。
また、ＧａＳｂは、正孔の体積密度を容易に３×１０19ｃｍ-3以上にすることができる材料であるため、上記の中間層はｐ型化することが非常に容易となる。このため、本発明の第１の手段は、中間層などのキャリア密度の向上にも寄与することができる。 The effects obtained by the above-described means of the present invention are as follows.
That is, according to the first means of the present invention, since the intermediate layer is formed of gallium antimony (GaSb) not containing nitrogen (N), the interface between the various metal layers that can constitute the electrode and the intermediate layer. The Schottky barrier height (SBH) can be reduced more effectively than in the prior art, and as a result, an interface contact having a lower resistance than in the prior art can be realized. That is, according to the first means of the present invention, the ohmic contact between the electrode and the intermediate layer can be ensured better than before.
GaSb can be easily laminated by vacuum deposition or sputtering. For this reason, the intermediate layer can be easily obtained. Therefore, according to the first means of the present invention, it is very advantageous in terms of productivity.
In addition, since GaSb is a material that can easily increase the volume density of holes to 3 × 10 19 cm −3 or more, it is very easy to make the intermediate layer p-type. For this reason, the 1st means of this invention can also contribute to the improvement of carrier density, such as an intermediate | middle layer.

また、上記の中間層とｐ型半導体層との界面近傍の該界面に垂直な方向における窒素（Ｎ）及びアンチモン（Ｓｂ）の濃度分布がそれぞれ単調かつ連続的に変化させているので、上記の界面近傍においては、窒素（Ｎ）の濃度は電極に近づくにつれて徐々に低くなり、逆にアンチモン（Ｓｂ）の濃度は電極に近づく程徐々に高くなる。このため、上記のｐ型半導体層と中間層との界面におけるＳＢＨについても同時に、効果的に低減することができる。 Further, since the concentration distribution of nitrogen (N) and antimony (Sb) in a direction perpendicular to the interface in the vicinity of the interface between said intermediate layer and the p-type semiconductor layer is monotonically and continuously varied respectively, of the In the vicinity of the interface, the concentration of nitrogen (N) gradually decreases as it approaches the electrode, and conversely, the concentration of antimony (Sb) gradually increases as it approaches the electrode. For this reason, SBH at the interface between the p-type semiconductor layer and the intermediate layer can be effectively reduced at the same time.

また、本発明の第２の手段によれば、特に発光素子等に有用なワイドバンドギャップを有するｐ型のＩｎx Ａｌy Ｇａ1-x-y Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）から成る半導体結晶に対して、上記の作用・効果を確保することができる。 Further, according to the second means of the present invention, p-type In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, having a wide band gap particularly useful for a light emitting device or the like. With respect to the semiconductor crystal composed of 0 ≦ x + y ≦ 1), the above-described operation / effect can be ensured.

また、本発明の第３の手段によれば、上記の構成において更に良好な電気特性を得ることができる。これは、原子量の大きな III族の金属元素であるチタン（Ｔｉ）が、上記の中間層との界面におけるＳＢＨの低減に寄与すると共に、中間層などのｐ型半導体のキャリア密度の向上にも寄与しているためだと考えられる。   Further, according to the third means of the present invention, better electrical characteristics can be obtained in the above configuration. This is because titanium (Ti), which is a group III metal element with a large atomic weight, contributes to the reduction of SBH at the interface with the intermediate layer, and also to the improvement in the carrier density of p-type semiconductors such as the intermediate layer. It is thought that it is because of doing.

また、本発明の第４の手段によれば、所望のガリウムアンチモン（ＧａＳｂ）の層を簡易な方法で非常に容易に形成することができるので、本発明の半導体デバイスの生産性が向上する。   Further, according to the fourth means of the present invention, a desired gallium antimony (GaSb) layer can be formed very easily by a simple method, so that the productivity of the semiconductor device of the present invention is improved.

また、本発明の第５の手段によれば、上記の中間層とｐ型半導体層との界面近傍の該界面に垂直な方向における窒素（Ｎ）及びアンチモン（Ｓｂ）の濃度分布をそれぞれ単調かつ連続的に変化させることができるので、中間層とｐ型半導体層との界面におけるＳＢＨの低減を効果的かつ確実に実施することができる。   According to the fifth means of the present invention, the concentration distributions of nitrogen (N) and antimony (Sb) in the direction perpendicular to the interface in the vicinity of the interface between the intermediate layer and the p-type semiconductor layer are monotonously and respectively Since it can be continuously changed, SBH can be effectively and reliably reduced at the interface between the intermediate layer and the p-type semiconductor layer.

なお、上記の熱処理における熱処理温度は、４５０℃以上８００℃以下がより望ましい。この温度が高過ぎるとデバイスを構成する半導体結晶にダメージを与える恐れが生じる場合がある。また、この温度が低過ぎると必要以上に熱処理時間が長く掛かったり、熱処理効果が十分に得られなかったりすることがある。
また、上記の熱処理時間は、例えば熱処理温度が５００℃の場合、約１時間〜３時間程度で上記の作用・効果を得ることができる。 In addition, as for the heat processing temperature in said heat processing, 450 to 800 degreeC is more desirable. If this temperature is too high, the semiconductor crystals constituting the device may be damaged. On the other hand, if the temperature is too low, the heat treatment time may take longer than necessary, or the heat treatment effect may not be sufficiently obtained.
Moreover, said heat processing time can obtain said effect | action and effect in about 1 hour-about 3 hours, for example, when heat processing temperature is 500 degreeC.

また、上記の中間層の厚さは、２０ｎｍ〜５００ｎｍ程度が良い。また更に望ましくは、５０ｎｍ〜２００ｎｍ程度が良い。この厚さが薄過ぎると、窒素（Ｎ）と置換されるべきＳｂの絶対量が不足してしまい、ｐ型半導体層と中間層との界面付近における窒素（Ｎ）やＳｂの密度勾配がそれぞれ何れも急峻なままに留まってしまうので望ましくない。
また、この厚さが厚過ぎると積層時間や材料コストが余計に掛かるので望ましくない。また、目的の半導体デバイスの電気抵抗がその分大きくなるので望ましくない。 The thickness of the intermediate layer is preferably about 20 nm to 500 nm. More desirably, the thickness is about 50 nm to 200 nm. If this thickness is too thin, the absolute amount of Sb to be replaced with nitrogen (N) is insufficient, and the density gradient of nitrogen (N) and Sb near the interface between the p-type semiconductor layer and the intermediate layer is respectively Both are not desirable because they remain steep.
On the other hand, if this thickness is too thick, it is not desirable because it requires additional lamination time and material cost. Further, the electrical resistance of the target semiconductor device is undesirably increased accordingly.

また、上記の金属層の厚さは、１０ｎｍ〜３００ｎｍ程度が良い。また更に望ましくは、３０ｎｍ〜１００ｎｍ程度が良い。この厚さが薄過ぎると、例えばワイヤーボンディングなどによる外部と該電極との接続に関する信頼性が低下し易くなってしまうので望ましくない。或いは、電極近傍における電流の密度分布が偏り易くなってしまうことがあり望ましくない。
また、この厚さが厚過ぎると積層時間や材料コストが余計に掛かるので望ましくない。また、該電極の電気抵抗がその分大きくなるので望ましくない。 The thickness of the metal layer is preferably about 10 nm to 300 nm. More desirably, the thickness is about 30 nm to 100 nm. If the thickness is too thin, the reliability of the connection between the outside and the electrode, for example, by wire bonding or the like tends to be lowered, which is not desirable. Alternatively, the current density distribution in the vicinity of the electrode tends to be biased, which is not desirable.
On the other hand, if this thickness is too thick, it is not desirable because it requires additional lamination time and material cost. In addition, the electrical resistance of the electrode is undesirably increased.

以下、本発明を具体的な実施例に基づいて説明する。
ただし、本発明の実施形態は、以下に示す個々の実施例に限定されるものではない。 Hereinafter, the present invention will be described based on specific examples.
However, the embodiments of the present invention are not limited to the following examples.

図１は、本発明の電極の形成形態を例示する半導体チップ１００の断面図である。ｐ型バルク基板１０１は、厚さ約５００μｍのＭｇドープのｐ型のＧａＮ結晶から成る。その上に積層されているｐ型中間層１０２は、Ｍｇドープのｐ型のＧａＳｂから形成された層で、真空蒸着によって約１００ｎｍの膜厚に積層されたものである。また、その上の電極１０３は、チタン（Ｔｉ）を真空蒸着することによって成膜された約５０ｎｍの金属層から成る。   FIG. 1 is a cross-sectional view of a semiconductor chip 100 illustrating the form of electrode formation according to the present invention. The p-type bulk substrate 101 is made of Mg-doped p-type GaN crystal having a thickness of about 500 μm. The p-type intermediate layer 102 laminated thereon is a layer formed from Mg-doped p-type GaSb and is laminated to a thickness of about 100 nm by vacuum deposition. Further, the electrode 103 thereon is composed of a metal layer of about 50 nm formed by vacuum deposition of titanium (Ti).

混晶部Ｍは、ｐ型のＧａＮＳｂから成り、熱処理によって形成されたものである。即ち、ｐ型バルク基板１０１とｐ型中間層１０２との界面付近に位置していた窒素原子（Ｎ）とアンチモン原子（Ｓｂ）とが、熱処理に基づく熱拡散作用によって置換されて形成された部位である。
測定装置ｑは、可変電圧の直流電源と電圧計と電流計から成る。この測定装置ｑは、半導体チップ１００の２つの電極１０３の間に印加された電圧と、その時にｐ型バルク基板１０１を通る電流との関係を調べるためのものである。 The mixed crystal part M is made of p-type GaNSb and is formed by heat treatment. That is, a site formed by replacing nitrogen atoms (N) and antimony atoms (Sb) located near the interface between the p-type bulk substrate 101 and the p-type intermediate layer 102 by a thermal diffusion action based on heat treatment. It is.
The measuring device q includes a variable voltage DC power source, a voltmeter, and an ammeter. This measuring device q is for examining the relationship between the voltage applied between the two electrodes 103 of the semiconductor chip 100 and the current passing through the p-type bulk substrate 101 at that time.

以下、この半導体チップ１００の製造手順について説明する。
図２−Ａ〜Ｆは、上記の半導体チップ１００の製造手順を示す半導体の断面図である。ｐ型バルク基板１０１では、そのキャリア密度を４．４×１０17ｃｍ-3とし、その結晶ｃ面を主面に選んだ。そして、このｐ型バルク基板１０１を、アセトン中で５分間、ＩＰＡ中で３分間、更に超純水中で３分間、それぞれ超音波洗浄した（図２−Ａ）。 Hereinafter, a manufacturing procedure of the semiconductor chip 100 will be described.
2A to 2F are cross-sectional views of the semiconductor showing the manufacturing procedure of the semiconductor chip 100 described above. In the p-type bulk substrate 101, the carrier density was 4.4 × 10 17 cm −3 and the crystal c plane was selected as the main surface. Then, this p-type bulk substrate 101 was ultrasonically cleaned in acetone for 5 minutes, in IPA for 3 minutes, and further in ultrapure water for 3 minutes (FIG. 2-A).

次に、フォトリソグラフィーによって、ｐ型バルク基板１０１上にパターンｆｒ１を形成した（図２−Ｂ）。
その後、加熱器のタングステン（Ｗ）ボードの上に粉末状のＧａＳｂを配置し、抵抗加熱法に基づく真空蒸着によって、上記のパターンｆｒ１を有するｐ型バルク基板１０１の主面に対して、前述のｐ型中間層１０２を約１００ｎｍ積層した（図２−Ｃ）。 Next, a pattern fr1 was formed on the p-type bulk substrate 101 by photolithography (FIG. 2-B).
Thereafter, powdery GaSb is disposed on the tungsten (W) board of the heater, and the above-described main surface of the p-type bulk substrate 101 having the pattern fr1 is formed by vacuum deposition based on the resistance heating method. The p-type intermediate layer 102 was laminated to about 100 nm (FIG. 2-C).

その後、リフトオフ法によって、パターンｆｒ１を除去し、そのサンプルを熱処理装置に移して、約５００℃のアルゴン（Ａｒ）雰囲気中にて約２時間熱処理した。その結果、図２−Ｄのサンプルを得た。符号Ｍで示す部位が、この熱処理によって生成されたｐ型のＧａＮＳｂから成る上記の混晶部である。また、この時のｐ型中間層１０２のキャリア密度は、３．５×１０19ｃｍ-3程度であった。 Thereafter, the pattern fr1 was removed by a lift-off method, the sample was transferred to a heat treatment apparatus, and was heat-treated in an argon (Ar) atmosphere at about 500 ° C. for about 2 hours. As a result, the sample of FIG. 2-D was obtained. The portion indicated by the symbol M is the above mixed crystal portion made of p-type GaNSb generated by this heat treatment. At this time, the carrier density of the p-type intermediate layer 102 was about 3.5 × 10 19 cm −3 .

その後、再度、フォトリソグラフィーによって、ｐ型バルク基板１０１上にパターンｆｒ２を形成し（図２−Ｅ）、その上からＴｉを真空蒸着することによって厚さ約５０ｎｍの金属層からなる電極１０３を形成した（図２−Ｆ）。図１の半導体チップ１００は、この図２−Ｆのチップから、リフトオフ法によってパターンｆｒ２を除去することによって得られたものである。   Thereafter, again by photolithography, a pattern fr2 is formed on the p-type bulk substrate 101 (FIG. 2-E), and Ti is vacuum-deposited thereon to form an electrode 103 made of a metal layer having a thickness of about 50 nm. (FIG. 2-F). The semiconductor chip 100 of FIG. 1 is obtained by removing the pattern fr2 from the chip of FIG. 2-F by the lift-off method.

図３に、図１の測定装置ｑを使用して得られたこの半導体チップ１００のオーミック特性を例示する。ただし、比較のために上記の熱処理を、別途４００℃で実施して得られた半導体チップのオーミック特性と、上記の熱処理を実施せずに得られた半導体チップのオーミック特性をグラフ中にそれぞれ併記して示した。このグラフから、例えば５００℃程度の適当な温度で上記の加熱処理を実施することによって、電極１０３のオーミック特性が劇的に改善されることが分かる。例えば、熱処理温度５００℃にて得られた半導体チップ１００の図３の原点における微分抵抗値は、約１．２×１０3 Ωであり、これに対する接触抵抗の換算値は、約１０-3Ω・ｃｍ2 であった。 FIG. 3 illustrates the ohmic characteristics of this semiconductor chip 100 obtained using the measuring apparatus q of FIG. For comparison, however, the ohmic characteristics of a semiconductor chip obtained by separately performing the above heat treatment at 400 ° C. and the ohmic characteristics of a semiconductor chip obtained without performing the above heat treatment are shown in the graph. Showed. From this graph, it can be seen that the ohmic characteristics of the electrode 103 are dramatically improved by performing the above heat treatment at an appropriate temperature of about 500 ° C., for example. For example, the differential resistance value at the origin of FIG. 3 of the semiconductor chip 100 obtained at the heat treatment temperature of 500 ° C. is about 1.2 × 10 3 Ω, and the converted value of the contact resistance is about 10 −3 Ω. - it was cm 2.

図４−Ａは上記の熱処理を４００℃にて実施した際のｐ型中間層１０２近傍のバンドギャップ構造を推定したグラフであり、図４−Ｂは上記の熱処理を５００℃にて実施した際のｐ型中間層１０２近傍のバンドギャップ構造を推定したグラフである。
上記のｐ型中間層１０２を導入すること（図４−Ａ，−Ｂ）によって、ショットキーバリアが２箇所に分散されると同時に、更に、５００℃程度の適当な熱処理に基づくＮ，Ｓｂの熱拡散作用によって、図４−Ｂに示す様に、ｐ型中間層１０２とｐ型バルク基板１０１との界面のＳＢＨが非常に効果的に低減するものと考えられる。 FIG. 4-A is a graph in which the band gap structure near the p-type intermediate layer 102 is estimated when the above heat treatment is performed at 400 ° C., and FIG. 4-B is the graph when the above heat treatment is performed at 500 ° C. 6 is a graph in which a band gap structure in the vicinity of the p-type intermediate layer 102 is estimated.
By introducing the p-type intermediate layer 102 (FIGS. 4-A and -B), the Schottky barrier is dispersed at two locations, and at the same time, N and Sb based on an appropriate heat treatment at about 500 ° C. It is considered that SBH at the interface between the p-type intermediate layer 102 and the p-type bulk substrate 101 is very effectively reduced by the thermal diffusion action as shown in FIG.

また、この様なＳＢＨの低減作用は、上記のｐ型中間層１０２とｐ型バルク基板１０１との界面近傍の該界面に垂直な方向における窒素（Ｎ）及びアンチモン（Ｓｂ）の濃度分布が、上記のＮ，Ｓｂの熱拡散作用によって、それぞれ略単調かつ連続的に変化したことによって、混晶部Ｍ中の充満帯の上部のエネルギー準位Ｅv が、鋭いショットキー形状ではなくなったためだと考えられる。
これらの作用により、電極１０３の接触抵抗は大幅に低下するので、この様な電極を半導体デバイスに用いることにより、中間層の上下両界面でそれぞれ界面抵抗が低くなり、よって、その半導体デバイスの高信頼化や高性能化を図ることができる。 In addition, such a reduction effect of SBH is caused by the concentration distribution of nitrogen (N) and antimony (Sb) in the direction perpendicular to the interface near the interface between the p-type intermediate layer 102 and the p-type bulk substrate 101. It is because the energy level E v at the upper part of the full zone in the mixed crystal part M is no longer a sharp Schottky shape due to the monotonic and continuous change by the thermal diffusion action of N and Sb. Conceivable.
Due to these effects, the contact resistance of the electrode 103 is greatly reduced. By using such an electrode for a semiconductor device, the interface resistance is lowered at both the upper and lower interfaces of the intermediate layer. Reliability and high performance can be achieved.

図５は、本実施例２の発光ダイオード１０の積層構成を示す該チップの模式的な断面図である。サファイア基板１の上には窒化アルミニウム（ＡｌＮ）から成る膜厚約２５ｎｍのバッファ層２が設けられ、その上にはシリコン( Ｓｉ) ドープのＧａＮから成る膜厚約４.0μｍのｎ型コンタクト層３（ｎ型の高キャリア濃度層）が形成されている。   FIG. 5 is a schematic cross-sectional view of the chip showing a stacked configuration of the light emitting diode 10 of the second embodiment. A buffer layer 2 made of aluminum nitride (AlN) and having a thickness of about 25 nm is provided on the sapphire substrate 1, and an n-type contact layer having a thickness of about 4.0 μm and made of silicon (Si) -doped GaN. 3 (n-type high carrier concentration layer) is formed.

そして、ｎ型コンタクト層３の上に、ノンドープのＧａＮから成る膜厚１０５Åのｎ型クラッド層４（低キャリア濃度層）が形成されている。更に、その上には、膜厚約３５ÅのＩｎ0.30Ｇａ0.70Ｎから成る井戸層５１と膜厚約７０ÅのＧａＮから成るバリア層５２とが交互に合計５層積層されたＭＱＷ構造の活性層５が形成されている。また、この活性層５の上には、Ｍｇドープのｐ型Ａｌ0.15Ｇａ0.85Ｎから成る膜厚約５０ｎｍのｐ型クラッド層６が形成されている。更に、ｐ型クラッド層６の上にはＭｇドープのｐ型ＧａＮから成る膜厚約１００ｎｍのｐ型コンタクト層７が形成されている。 On the n-type contact layer 3, an n-type cladding layer 4 (low carrier concentration layer) made of non-doped GaN and having a thickness of 105 mm is formed. Furthermore, an active layer 5 having an MQW structure in which a well layer 51 made of In 0.30 Ga 0.70 N having a thickness of about 35 と and a barrier layer 52 made of GaN having a thickness of about 70 交互 are alternately stacked. Is formed. A p-type cladding layer 6 made of Mg-doped p-type Al 0.15 Ga 0.85 N and having a thickness of about 50 nm is formed on the active layer 5. Further, a p-type contact layer 7 made of Mg-doped p-type GaN and having a thickness of about 100 nm is formed on the p-type cladding layer 6.

また、ｐ型コンタクト層７の上に積層されたｐ型中間層８は、ｐ型のＧａＳｂから形成された層で、ＣＶＤ装置を用いたスパッタリングによって約１００ｎｍの膜厚に形成されたものである。そして、このｐ型中間層８の上には正電極９２が、ｎ型コンタクト層３上には負電極９１が形成されている。負電極９１は膜厚約２０0 Åのバナジウム（Ｖ）と膜厚約1.８μｍのアルミニウム( Ａｌ) 又はＡｌ合金で構成されている。
一方、上記の正電極９２は、チタン（Ｔｉ）をｐ型中間層８上に真空蒸着することによって成膜された約５０ｎｍの金属層で構成されている。 The p-type intermediate layer 8 stacked on the p-type contact layer 7 is a layer formed of p-type GaSb, and is formed to a thickness of about 100 nm by sputtering using a CVD apparatus. . A positive electrode 92 is formed on the p-type intermediate layer 8, and a negative electrode 91 is formed on the n-type contact layer 3. The negative electrode 91 is made of vanadium (V) having a film thickness of about 200 mm and aluminum (Al) or Al alloy having a film thickness of about 1.8 μm.
On the other hand, the positive electrode 92 is composed of a metal layer of about 50 nm formed by vacuum-depositing titanium (Ti) on the p-type intermediate layer 8.

次に、この発光ダイオード１０の製造方法について説明する。
上記発光ダイオード１０は、有機金属気相成長法（以下「ＭＯＶＰＥ」と略す）による気相成長により製造された。用いられたガスは、アンモニア(NH3) 、キャリアガス( Ｈ2 , Ｎ2 ) 、トリメチルガリウム( Ｇａ(CH3)3) （以下「ＴＭＧ」と記す）、トリメチルアルミニウム( Ａｌ(CH3)3) （以下「ＴＭＡ」と記す）、トリメチルインジウム( Ｉｎ(CH3)3) （以下「ＴＭＩ」と記す）、シラン( ＳｉH4) とシクロペンタジエニルマグネシウム( Ｍｇ(C5H5)2)（以下「ＣＰ2 Ｍｇ」と記す）である。 Next, a method for manufacturing the light emitting diode 10 will be described.
The light emitting diode 10 was manufactured by vapor phase growth by metal organic chemical vapor deposition (hereinafter abbreviated as “MOVPE”). The gases used were ammonia (NH 3 ), carrier gas (H 2 , N 2 ), trimethylgallium (Ga (CH 3 ) 3 ) (hereinafter referred to as “TMG”), trimethylaluminum (Al (CH 3 ) 3 (Hereinafter referred to as “TMA”), trimethylindium (In (CH 3 ) 3 ) (hereinafter referred to as “TMI”), silane (SiH 4 ) and cyclopentadienyl magnesium (Mg (C 5 H 5 ) 2 ) (Hereinafter referred to as “CP 2 Mg”).

まず、有機洗浄及び熱処理により洗浄したａ面を主面とした単結晶のサファイア基板１をＭＯＶＰＥ装置の反応室に載置されたサセプタに装着する。次に、常圧でＨ2 を流速２リットル／分で約30分間反応室に流しながら温度１１００℃でサファイア基板１をベーキングした。 First, a single-crystal sapphire substrate 1 having an a-plane cleaned by organic cleaning and heat treatment as a main surface is mounted on a susceptor mounted in a reaction chamber of a MOVPE apparatus. Next, the sapphire substrate 1 was baked at a temperature of 1100 ° C. while flowing H 2 at normal pressure at a flow rate of 2 liters / minute for about 30 minutes.

次に、温度を４０0 ℃まで低下させて、Ｈ2 を２０リットル／分、ＮＨ3 を１０リットル／分、ＴＭＡを1.8 ×１０-5モル／分で供給してＡｌＮから成るバッファ層２を約２５ｎｍの膜厚に形成した。
次に、サファイア基板１の温度を１１５０℃に保持し、Ｈ2 を２０リットル／分、ＮＨ3 を１０リットル／分、ＴＭＧを1.7 ×１０-4モル／分、Ｈ2 ガスにより0.86ppm に希釈されたシランを２×１０-7モル／分で供給し、膜厚約４.0μｍ、電子濃度２×１０18／ｃｍ3 、Ｓｉ濃度4 ×１０18／ｃｍ3 のＧａＮから成るｎ型コンタクト層３を形成した。 Next, the temperature is lowered to 400 ° C., H 2 is supplied at 20 liters / minute, NH 3 is supplied at 10 liters / minute, and TMA is supplied at 1.8 × 10 −5 mol / minute to form a buffer layer 2 made of AlN. The film was formed to a thickness of 25 nm.
Next, the temperature of the sapphire substrate 1 is kept at 1150 ° C., H 2 is 20 liters / minute, NH 3 is 10 liters / minute, TMG is 1.7 × 10 −4 mol / minute, and diluted to 0.86 ppm with H 2 gas. silane was supplied at 2 × 10 -7 mol / min, a thickness of about 4.0 .mu.m, electron concentration 2 × 10 18 / cm 3, Si concentration 4 × 10 18 / cm n-type contact layer made of GaN of 3 3 was formed.

その後、サファイア基板１の温度を１１５０℃に保持して、Ｈ2 を２０リットル／分、ＮＨ3 を１０リットル／分、ＴＭＧを1.7 ×１０-4モル／分で供給し、ノンドープのＧａＮから成る膜厚１０５Åのｎ型クラッド層４（低キャリア濃度層）を形成した。 Thereafter, the temperature of the sapphire substrate 1 is maintained at 1150 ° C., H 2 is supplied at 20 liters / minute, NH 3 is supplied at 10 liters / minute, and TMG is supplied at 1.7 × 10 −4 mol / minute, and is composed of non-doped GaN. An n-type cladding layer 4 (low carrier concentration layer) having a thickness of 105 mm was formed.

そして、上記のｎ型クラッド層４を形成した後、合計５層から成る前記のＭＱＷ構造（図１）の活性層５を形成した。
即ち、まず最初に、サファイア基板１の温度を７３０℃まで低下させ、それと同時にＨ2 からＮ2 にキャリアガスを変更し、このキャリアガスとＮＨ3 の供給量を維持しながら、ＴＭＧを３.1×１０-6モル／分、ＴＭＩを0.７×１０-6モル／分で供給することにより、膜厚約３５ÅのＩｎ0.30Ｇａ0.70Ｎから成る井戸層５１をｎ型クラッド層４の上に形成した。 Then, after forming the n-type cladding layer 4, the active layer 5 having the MQW structure (FIG. 1) composed of a total of five layers was formed.
That is, first, the temperature of the sapphire substrate 1 is lowered to 730 ° C., and at the same time, the carrier gas is changed from H 2 to N 2 , while maintaining the supply amount of this carrier gas and NH 3 , TMG 3. By supplying 1 × 10 −6 mol / min and TMI at 0.7 × 10 −6 mol / min, a well layer 51 made of In 0.30 Ga 0.70 N having a thickness of about 35 mm is formed on the n-type cladding layer 4. Formed.

次に、サファイア基板１の温度を８８５℃にまで昇温し、上記の井戸層５１上に、Ｎ2 を２０リットル／分、ＮＨ3 を１０リットル／分、ＴＭＧを1.２×１０-5モル／分で供給して、膜厚約７０ÅのＧａＮから成るバリア層５２を形成した。
以下、これを繰り返して、井戸層５１とバリア層５２とを交互に積層し、合計５層（井戸層５１、バリア層５２、井戸層５１、バリア層５２、最後の井戸層５１）から成る前記の活性層５を形成した。 Next, the temperature of the sapphire substrate 1 is raised to 885 ° C., and N 2 is 20 liters / minute, NH 3 is 10 liters / minute, and TMG is 1.2 × 10 −5 on the well layer 51. The barrier layer 52 made of GaN having a thickness of about 70 mm was formed by supplying at a mol / minute.
Hereinafter, this is repeated, and the well layers 51 and the barrier layers 52 are alternately stacked to form a total of five layers (the well layer 51, the barrier layer 52, the well layer 51, the barrier layer 52, and the last well layer 51). The active layer 5 was formed.

（ｐ型クラッド層６の結晶成長）
その後、サファイア基板１の温度を８９０℃に昇温し、Ｎ2 を１０リットル／分、ＴＭＧを1.６×１０-5モル／分、ＴＭＡを６×１０-6モル／分、ＣＰ2 Ｍｇを４×１０-7モル／分で供給して、膜厚約２００Å、濃度５×１０19／ｃｍ3 のマグネシウム（Ｍｇ）をドープしたｐ型Ａｌ0.15Ｇａ0.85Ｎから成るｐ型クラッド層６を形成した。 (Crystal growth of p-type cladding layer 6)
Thereafter, the temperature of the sapphire substrate 1 is raised to 890 ° C., N 2 is 10 liter / min, TMG is 1.6 × 10 −5 mol / min, TMA is 6 × 10 −6 mol / min, CP 2 Mg supplied with 4 × 10 -7 mol / min, a film thickness of about 200 Å, a p-type cladding layer 6 made of magnesium concentration 5 × 10 19 / cm 3 ( Mg) doped at p-type Al 0.15 Ga 0.85 N Formed.

（ｐ型コンタクト層７の結晶成長）
最後に、サファイア基板１の温度を１０００℃に昇温し、同時にキャリアガスを再びＨ2 に変更し、Ｈ2 を２０リットル／分、ＮＨ3 を１０リットル／分、ＴＭＧを1.２×１０-4モル／分、ＣＰ2 Ｍｇを２×１０-5モル／分で供給して、膜厚約８５ｎｍ、濃度５×１０19／ｃｍ3 のＭｇをドープしたｐ型ＧａＮから成るｐ型コンタクト層７を形成した。
以上に示した工程が、 III族窒化物系化合物半導体から成る各半導体層の結晶成長工程である。 (Crystal growth of p-type contact layer 7)
Finally, the temperature of the sapphire substrate 1 is raised to 1000 ° C., and at the same time, the carrier gas is changed to H 2 again, H 2 is 20 liters / minute, NH 3 is 10 liters / minute, and TMG is 1.2 × 10. -4 mol / min, CP 2 Mg is supplied at 2 × 10 −5 mol / min, p-type contact layer made of p-type GaN doped with Mg having a thickness of about 85 nm and a concentration of 5 × 10 19 / cm 3 7 was formed.
The process described above is the crystal growth process of each semiconductor layer made of a group III nitride compound semiconductor.

（ｐ型中間層８の積層）
以上の結晶成長工程の後、上記のｐ型コンタクト層７の上に、真空蒸着法に基づき、真空蒸着装置を用いて、ＧａＳｂを蒸着することにより、膜厚１００ｎｍのｐ型中間層８を得た。 (Lamination of p-type intermediate layer 8)
After the above crystal growth step, a p-type intermediate layer 8 having a film thickness of 100 nm is obtained by vapor-depositing GaSb on the p-type contact layer 7 based on the vacuum vapor deposition method using a vacuum vapor deposition apparatus. It was.

（負電極９１の形成）
その後、このｐ型中間層８の上にエッチングマスクを形成し、所定領域のエッチングマスクを除去して、エッチングマスクで覆われていない部分のｐ型中間層８、ｐ型コンタクト層７、ｐ型クラッド層６、活性層５、ｎ型クラッド層４、及びｎ型コンタクト層３の一部を塩素を含むガスによる反応性イオンエッチングによって浸食して、ｎ型コンタクト層３を露出させた。 (Formation of negative electrode 91)
Thereafter, an etching mask is formed on the p-type intermediate layer 8, the etching mask in a predetermined region is removed, and a portion of the p-type intermediate layer 8, the p-type contact layer 7, and the p-type not covered with the etching mask. A part of the cladding layer 6, the active layer 5, the n-type cladding layer 4, and the n-type contact layer 3 was eroded by reactive ion etching with a gas containing chlorine to expose the n-type contact layer 3.

次に、エッチングマスクを残した状態で、全面にフォトレジストを塗布し、フォトリソグラフィによりｎ型コンタクト層３の露出面上の所定領域に窓を形成し、１０-4Ｐａオーダ以下の高真空に排気した後、膜厚約２００Åのバナジウム(V) と膜厚約1.8 μｍのＡｌを蒸着することによって、負電極９１を形成した。この後、上記のフォトレジスト及びエッチングマスクを除去した。 Next, a photoresist is applied to the entire surface with the etching mask left, and a window is formed in a predetermined region on the exposed surface of the n-type contact layer 3 by photolithography, and a high vacuum of 10 −4 Pa order or less is obtained. After evacuation, a negative electrode 91 was formed by vapor-depositing vanadium (V) with a thickness of about 200 mm and Al with a thickness of about 1.8 μm. Thereafter, the photoresist and the etching mask were removed.

（正電極９２の形成）
続いて、該チップの表面上にフォトレジストを塗布し、フォトリソグラフによりｐ型中間層８上の電極形成領域のフィトレジストを除去して、電極成膜用の窓を形成することによって、ｐ型中間層８の上面を露出させる。次に、該チップを真空蒸着装置の中に配置し、その室内を１０-4Ｐａオーダ以下の高真空に排気した後、露出させたこのｐ型中間層８の表面上にＴｉを約５０ｎｍ成膜した。次に、該チップを蒸着装置から取り出し、リフトオフ法によりフォトレジスト等を除去することによって、図５の正電極９２を得た。 (Formation of positive electrode 92)
Subsequently, a photoresist is applied on the surface of the chip, the photoresist in the electrode formation region on the p-type intermediate layer 8 is removed by photolithography, and a window for electrode film formation is formed. The upper surface of the intermediate layer 8 is exposed. Next, the chip is placed in a vacuum deposition apparatus, and the chamber is evacuated to a high vacuum of the order of 10 −4 Pa or less, and Ti is formed on the exposed surface of the p-type intermediate layer 8 by about 50 nm. Filmed. Next, the chip was taken out from the vapor deposition apparatus, and the photoresist and the like were removed by a lift-off method to obtain the positive electrode 92 of FIG.

（熱処理：混晶部Ｍの生成）
その後、熱処理装置内に配置された該チップの雰囲気を真空ポンプで排気し、Ｏ2 ガスを供給して圧力３Paとし、その状態で雰囲気温度を約５２０℃にして、凡そ１００分程度加熱し、ｐ型コンタクト層７、ｐ型クラッド層６をｐ型低抵抗化させた。この時同時に、ｐ型中間層８とｐ型コンタクト層７との間では、ｐ型中間層８の構成元素であるＳｂとｐ型コンタクト層７の構成元素である窒素（Ｎ）との置換が、この熱処理の熱拡散作用に基づいて順調に進んだ。その結果、ｐ型中間層８とｐ型コンタクト層７との間には、前述の実施例１と同様に、混晶部Ｍが良好に生成された。 (Heat treatment: generation of mixed crystal part M)
Thereafter, the atmosphere of the chip disposed in the heat treatment apparatus is evacuated with a vacuum pump, O 2 gas is supplied to a pressure of 3 Pa, the atmosphere temperature is set to about 520 ° C., and heating is performed for about 100 minutes. The p-type contact layer 7 and the p-type cladding layer 6 were reduced in p-type resistance. At the same time, between the p-type intermediate layer 8 and the p-type contact layer 7, Sb that is a constituent element of the p-type intermediate layer 8 and nitrogen (N) that is a constituent element of the p-type contact layer 7 are replaced. On the basis of the heat diffusion effect of this heat treatment, it proceeded smoothly. As a result, a mixed crystal portion M was satisfactorily generated between the p-type intermediate layer 8 and the p-type contact layer 7 as in Example 1 described above.

更に、この熱処理によって、ｐ型中間層８と正電極９２との合金化や、ｎ型コンタクト層３と負電極９１との合金化も同時に順調に進んだ。このようにして、ｎ型コンタクト層３に良好に接続された負電極９１とｐ型中間層８に良好に接続された正電極９２を形成することができた。
例えばこの様に、本発明の熱処理は、ｐ型半導体層の低抵抗化のためや、電極とコンタクト層の合金化のためなどに実施される従来のその他の熱処理と、兼ね合わせて同時に実行することも可能である。言い換えれば、本発明の熱処理は、該当する電極の積層前に実施しても良いし、その電極の積層後に実施しても良い。 Furthermore, by this heat treatment, the alloying of the p-type intermediate layer 8 and the positive electrode 92 and the alloying of the n-type contact layer 3 and the negative electrode 91 proceeded smoothly at the same time. In this way, the negative electrode 91 well connected to the n-type contact layer 3 and the positive electrode 92 well connected to the p-type intermediate layer 8 could be formed.
For example, as described above, the heat treatment of the present invention is simultaneously performed in combination with other conventional heat treatments performed for reducing the resistance of the p-type semiconductor layer or alloying the electrode and the contact layer. It is also possible. In other words, the heat treatment of the present invention may be performed before the corresponding electrodes are stacked, or may be performed after the electrodes are stacked.

〔その他の変形例〕
本発明の実施形態は、上記の形態に限定されるものではなく、その他にも以下に例示される様な変形を行っても良い。この様な変形や応用によっても、本発明の作用に基づいて本発明の効果を得ることができる。 [Other variations]
The embodiment of the present invention is not limited to the above-described embodiment, and other modifications as exemplified below may be made. Even with such modifications and applications, the effects of the present invention can be obtained based on the functions of the present invention.

例えば、上記の実施例１では、正電極の金属層にチタン（Ｔｉ）を用いたが、必ずしもその必要はなく、任意の電極材料に対して本発明の作用・効果を得ることができる。
また、上記の正電極には、単層構造の金属層を用いても多層構造の金属層を用いても良い。正電極を多層構造にする場合、例えば、その一部を構成するチタン（Ｔｉ）から成る金属層の上に、後からその他の任意の適当な単層または複層の金属層を蒸着する様にすると良い。
なお、上記の中間層中には、Ｖ族のその他の半金属である燐（Ｐ）、砒素（Ａｓ）またはビスマス（Ｂｉ）が若干含まれていても特段差し支えない。 For example, in Example 1 described above, titanium (Ti) is used for the metal layer of the positive electrode, but this is not always necessary, and the effects and advantages of the present invention can be obtained for any electrode material.
The positive electrode may be a single-layer metal layer or a multilayer metal layer. When the positive electrode has a multilayer structure, for example, any other appropriate single layer or multiple layers of metal layer may be deposited later on a metal layer made of titanium (Ti) constituting a part thereof. Good.
Note that even if the intermediate layer contains a small amount of phosphorus (P), arsenic (As), or bismuth (Bi), which are other group V metalloids, there is no particular difference in level.

上記の実施例ではＬＥＤに対する本発明の適用態様を例示したが、本発明は、その他にも例えば半導体レーザーやＦＥＴなどのあらゆる半導体デバイスに対して適用することができるものである。   In the above-described embodiment, the application mode of the present invention to the LED has been exemplified. However, the present invention can be applied to any other semiconductor device such as a semiconductor laser or an FET.

本発明の電極の形成形態を例示する半導体チップ１００の断面図。FIG. 6 is a cross-sectional view of a semiconductor chip 100 illustrating the form of electrode formation according to the invention. 半導体チップ１００の製造手順を示す半導体の断面図。2 is a cross-sectional view of a semiconductor showing a manufacturing procedure of a semiconductor chip 100. FIG. 半導体チップ１００の製造手順を示す半導体の断面図。2 is a cross-sectional view of a semiconductor showing a manufacturing procedure of a semiconductor chip 100. FIG. 半導体チップ１００の製造手順を示す半導体の断面図。2 is a cross-sectional view of a semiconductor showing a manufacturing procedure of a semiconductor chip 100. FIG. 半導体チップ１００の製造手順を示す半導体の断面図。2 is a cross-sectional view of a semiconductor showing a manufacturing procedure of a semiconductor chip 100. FIG. 半導体チップ１００の製造手順を示す半導体の断面図。2 is a cross-sectional view of a semiconductor showing a manufacturing procedure of a semiconductor chip 100. FIG. 半導体チップ１００の製造手順を示す半導体の断面図。2 is a cross-sectional view of a semiconductor showing a manufacturing procedure of a semiconductor chip 100. FIG. 半導体チップ１００のオーミック特性を例示するグラフ。3 is a graph illustrating the ohmic characteristics of the semiconductor chip 100. ｐ型中間層１０２近傍のバンドギャップ構造を示すグラフ（熱処理温度４００℃）。The graph which shows the band gap structure of p-type intermediate | middle layer 102 vicinity (heat processing temperature 400 degreeC). ｐ型中間層１０２近傍のバンドギャップ構造を示すグラフ（熱処理温度５００℃）。The graph which shows the band gap structure of p-type intermediate | middle layer 102 vicinity (heat processing temperature 500 degreeC). 実施例２の発光ダイオード１０の積層構成を示す該チップの断面図。FIG. 4 is a cross-sectional view of the chip showing a stacked configuration of the light-emitting diode 10 of Example 2.

１００ ： 半導体チップ
１０１ ： ｐ型バルク基板（ｐ−ＧａＮ）
１０２ ： ｐ型中間層（ｐ−ＧａＳｂ）
１０３ ： 電極（Ｔｉ金属層）
Ｍ ： 混晶部（ｐ−ＧａＮＳｂ）
１０ ： 発光ダイオード
１ ： サファイア基板
２ ： バッファ層
３ ： ｎ型コンタクト層（ｎ型の高キャリア濃度層）
４ ： ｎ型クラッド層（ノンドープ低キャリア濃度層）
５ ： 活性層
５１： 井戸層
５２： バリア層
６ ： ｐ型クラッド層
７ ： ｐ型コンタクト層
８ ： ｐ型中間層（ｐ−ＧａＳｂ）
９１： 負電極
９２： 正電極 100: Semiconductor chip 101: p-type bulk substrate (p-GaN)
102: p-type intermediate layer (p-GaSb)
103: Electrode (Ti metal layer)
M: Mixed crystal part (p-GaNSb)
10: Light-emitting diode 1: Sapphire substrate 2: Buffer layer 3: N-type contact layer (n-type high carrier concentration layer)
4: n-type cladding layer (non-doped low carrier concentration layer)
5: Active layer 51: Well layer 52: Barrier layer 6: p-type cladding layer 7: p-type contact layer 8: p-type intermediate layer (p-GaSb)
91: Negative electrode 92: Positive electrode

Claims (5)

基板上に III族窒化物系化合物半導体からなる半導体層を積層して形成される半導体デバイスにおいて、
III族窒化物系化合物半導体からなるｐ型半導体層と、
前記ｐ型半導体層の上に積層されたｐ型のガリウムアンチモン（ＧａＳｂ）からなる中間層と、
前記中間層の上に積層された金属層と
を有することを特徴とする半導体デバイスであって、
前記ｐ型半導体層中のＮと、前記中間層中のＳｂの熱拡散作用によって、前記中間層と前記ｐ型半導体層との界面近傍の該界面に垂直な方向における窒素（Ｎ）及びアンチモン（Ｓｂ）の濃度分布が、それぞれ略単調かつ連続的に変化していることを特徴とする半導体デバイス。 In a semiconductor device formed by laminating a semiconductor layer made of a group III nitride compound semiconductor on a substrate,
A p-type semiconductor layer made of a group III nitride compound semiconductor;
An intermediate layer made of p-type gallium antimony (GaSb) stacked on the p-type semiconductor layer;
A semiconductor device comprising: a metal layer laminated on the intermediate layer ,
Due to the thermal diffusion action of N in the p-type semiconductor layer and Sb in the intermediate layer, nitrogen (N) and antimony (N) in a direction perpendicular to the interface near the interface between the intermediate layer and the p-type semiconductor layer ( A semiconductor device characterized in that the concentration distribution of Sb) changes substantially monotonously and continuously. 前記ｐ型半導体層は、ｐ型のＩｎx Ａｌy Ｇａ1-x-y Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）から成る半導体結晶から形成されていることを特徴とする請求項１に記載の半導体デバイス。 Wherein the p-type semiconductor layer is formed of a semiconductor crystal made of p-type In x Al y Ga 1-xy N (0 ≦ x ≦ 1,0 ≦ y ≦ 1,0 ≦ x + y ≦ 1) The semiconductor device according to claim 1. 前記金属層は、チタン（Ｔｉ）から成るか、または、少なくとも前記ｐ型半導体層との界面近傍にチタン（Ｔｉ）を含んでいることを特徴とする請求項１又は請求項２に記載の半導体デバイス。   3. The semiconductor according to claim 1, wherein the metal layer is made of titanium (Ti) or contains at least titanium (Ti) in the vicinity of an interface with the p-type semiconductor layer. 4. device. 基板上に III族窒化物系化合物半導体からなる半導体層を積層して形成される半導体デバイスの電極の製造方法であって、
III族窒化物系化合物半導体からなるｐ型半導体層を形成する工程と、
前記ｐ型半導体層の上にｐ型のガリウムアンチモン（ＧａＳｂ）からなる中間層を積層する中間層積層工程と、
中間層の上に、金属層からなる電極を形成する工程とを、
有し、
前記中間層積層工程は、ガリウムアンチモン（ＧａＳｂ）の真空蒸着またはスパッタリングによって前記中間層を積層する工程である
ことを特徴とする半導体デバイスの電極の製造方法。 A method of manufacturing an electrode of a semiconductor device formed by laminating a semiconductor layer made of a group III nitride compound semiconductor on a substrate,
Forming a p-type semiconductor layer made of a group III nitride compound semiconductor;
An intermediate layer stacking step of stacking an intermediate layer made of p-type gallium antimony (GaSb) on the p-type semiconductor layer;
Forming an electrode made of a metal layer on the intermediate layer;
Have
The intermediate layer stacking step is a step of stacking the intermediate layer by vacuum deposition or sputtering of gallium antimony (GaSb). 少なくとも前記中間層と前記ｐ型半導体層とが積層された前記基板を４００℃よりも高く１２００℃よりも低い温度で熱処理する工程を有する
ことを特徴とする請求項４に記載の半導体デバイスの電極の製造方法。 The electrode for a semiconductor device according to claim 4, further comprising a step of heat-treating the substrate on which at least the intermediate layer and the p-type semiconductor layer are stacked at a temperature higher than 400 ° C and lower than 1200 ° C. Manufacturing method.
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