JP4956900B2 - アドレススヌープ方法及びマルチプロセッサシステム - Google Patents
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- 238000000034 method Methods 0.000 title claims description 46
- 230000008878 coupling Effects 0.000 claims description 77
- 238000010168 coupling process Methods 0.000 claims description 77
- 238000005859 coupling reaction Methods 0.000 claims description 77
- 230000008569 process Effects 0.000 claims description 16
- 230000004044 response Effects 0.000 claims description 16
- 238000005192 partition Methods 0.000 claims description 14
- 230000015654 memory Effects 0.000 claims description 12
- 230000001629 suppression Effects 0.000 claims description 7
- 230000005764 inhibitory process Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000003786 synthesis reaction Methods 0.000 description 6
- 239000000872 buffer Substances 0.000 description 4
- 230000000717 retained effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
- G06F12/0835—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means for main memory peripheral accesses (e.g. I/O or DMA)
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1016—Performance improvement
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
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Description
(付記1) 複数のプロセッサと複数のメモリからなるプロセッサブロックが複数個アドレス結合装置を介して複数のI/Oブロックと接続された構成のマルチプロセッサシステムにおけるアドレススヌープ方法であって、
任意の1つのプロセッサブロックからアクセスリクエストが発生したときに、該アクセスリクエストに対して応答するか否かを判断するアドレススヌープ処理を、各I/Oブロックに代わって該アドレス結合装置において行うことを特徴とする、アドレススヌープ方法。
(付記2) 該任意の1つのプロセッサブロック及び任意の1つのI/Oブロックから該アドレス結合装置に入力されたアドレスのうち1つを選択してスヌープアドレスとして該任意の1つのプロセッサブロックに出力し、
該スヌープアドレスのコマンド種と、該アドレス結合装置内に保持されているアドレス情報から、該アクセスリクエストに対して該任意の1つのI/Oブロックが応答するべきであるか否かを判定することを特徴とする、付記1記載のアドレススヌープ方法。
(付記3) 該任意の1つのI/Oブロックが応答する必要が無いと、キャッシュステータスとしてノーヒット応答を該任意の1つのプロセッサブロックへ出力し、
該任意の1つのI/Oブロックが応答する必要があると、キャッシュステータスとしてヒット応答を該任意の1つのプロセッサブロックへ出力することを特徴とする、付記2記載のアドレススヌープ方法。
(付記4) 該当I/Oブロックに対してヒット応答をしたキャッシュステータスに対して、他のプロセッサブロックからのアクセス抑止がないか否かを判定し、
該他のCPUブロックからのアクセス抑止がないと、該当I/Oブロック向けのリクエストを生成して該当I/Oブロックに対して出力することを特徴とする、付記3記載のアドレススヌープ方法。
(付記5) 生成したリクエストがアドレススヌープ処理に関わるデータを含むコンフィギュレーションアクセスであると該アドレス結合装置内にそのデータを保持、或いは、コピーして保持し、以降のアドレススヌープ処理を保持されたデータによる新しい設定に従って行うことを特徴とする、付記4記載のアドレススヌープ方法。
(付記6) 該アドレス結合装置内にアドレススヌープ処理を行うアドレススヌープ回路を該I/Oブロックの数だけ対応させて設け、
各パーティションを、少なくとも1つのプロセッサブロックと、少なくとも1つのI/Oブロックと、該少なくとも1つのI/Oに対応する各アドレススヌープ回路とで構成可能としたことを特徴とする、付記1〜5のいずれか1項記載のアドレススヌープ方法。
(付記7) 複数のプロセッサと複数のメモリからなるプロセッサブロックが複数個アドレス結合装置を介して複数のI/Oブロックと接続された構成のマルチプロセッサシステムであって、
任意の1つのプロセッサブロックからアクセスリクエストが発生したときに、該アクセスリクエストに対して応答するか否かを判断するアドレススヌープ処理を、各I/Oブロックに代わって該アドレス結合装置において行うことを特徴とする、マルチプロセッサシステム。
(付記8) 該アドレス結合装置は、
該任意の1つのプロセッサブロック及び任意の1つのI/Oブロックから該アドレス結合装置に入力されたアドレスのうち1つを選択してスヌープアドレスとして該任意の1つのプロセッサブロックに出力するキャッシュステータス生成手段と、
該スヌープアドレスのコマンド種と、該アドレス結合装置内に保持されているアドレス情報から、該アクセスリクエストに対して該任意の1つのI/Oブロックが応答するべきであるか否かを判定する手段とを備えたことを特徴とする、付記7記載のマルチプロセッサシステム。
(付記9) 該キャッシュステータス生成手段は、該任意の1つのI/Oブロックが応答する必要が無いとキャッシュステータスとしてノーヒット応答を該任意の1つのプロセッサブロックへ出力し、該任意の1つのI/Oブロックが応答する必要があるとキャッシュステータスとしてヒット応答を該任意の1つのプロセッサブロックへ出力することを特徴とする、付記8記載のマルチプロセッサシステム。
(付記10) 該キャッシュステータス生成手段は、該当I/Oブロックに対してヒット応答をしたキャッシュステータスに対して他のプロセッサブロックからのアクセス抑止がないか否かを判定し、該他のCPUブロックからのアクセス抑止がないと該当I/Oブロック向けのリクエストを生成して該当I/Oブロックに対して出力することを特徴とする、付記9記載のマルチプロセッサシステム。
(付記11) 該アドレス結合装置は、
生成したリクエストがアドレススヌープ処理に関わるデータを含むコンフィギュレーションアクセスであると該アドレス結合装置内にそのデータを保持、或いは、コピーして保持する手段を備え、
以降のアドレススヌープ処理を保持されたデータによる新しい設定に従って行うことを特徴とする、付記10記載のマルチプロセッサシステム。
(付記12) 該アドレス結合装置は、
アドレススヌープ処理を行うアドレススヌープ回路を該I/Oブロックの数だけ対応させて備え、
各パーティションを、少なくとも1つのプロセッサブロックと、少なくとも1つのI/Oブロックと、該少なくとも1つのI/Oに対応する各アドレススヌープ回路とで構成可能としたことを特徴とする、付記7〜11のいずれか1項記載のマルチプロセッサシステム。
11−1〜11−L CPUブロック
12 データ結合装置
13 アドレス結合装置
14−1〜14−M I/Oブロック
132−1〜132−M スヌープ回路
201 アドレスチェック部
202 キャッシュステータス生成部
203 I/Oブロック向けリクエスト生成部
Claims (12)
- 複数のプロセッサブロックがアドレス結合装置を介して複数のI/Oブロックと接続され、各プロセッサブロックが複数のプロセッサ及び複数のメモリを含む構成のマルチプロセッサシステムにおけるアドレススヌープ方法であって、
任意の1つのプロセッサブロックからのアクセスリクエストが発生したときに、該アクセスリクエストに対して応答するか否かを判断するアドレススヌープ処理を、各I/Oブロックに代わって該アドレス結合装置において行い、
該アドレス結合装置はI/Oブロックへのアドレススヌープに対してのみ応答するか否かを判定し、
該アドレススヌープ処理はプロセッサから入力される全てのコマンドに対して行われることを特徴とする、アドレススヌープ方法。 - 各プロセッサブロックと前記アドレス結合装置の間を第1のビット幅の信号線で接続し、各I/Oブロックと前記アドレス結合装置の間を前記第1のビット幅とは異なる第2のビット幅の信号線で接続することを特徴とする、請求項1記載のアドレススヌープ方法。
- 該任意の1つのプロセッサブロック及び任意の1つのI/Oブロックから該アドレス結合装置に入力されたアドレスのうち1つを選択してスヌープアドレスとして該アドレス結合装置から全てのプロセッサブロックへブロードキャストし、
該スヌープアドレスのコマンド種と、該アドレス結合装置内に保持されているアドレス情報から、該アクセスリクエストに対して該任意の1つのI/Oブロックが応答するべきであるか否かを判定することを特徴とする、請求項1又は2記載のアドレススヌープ方法。 - 該任意の1つのI/Oブロックが応答する必要が無いと、キャッシュステータスとしてノーヒット応答を該任意の1つのプロセッサブロックへ出力し、
該任意の1つのI/Oブロックが応答する必要があると、キャッシュステータスとしてヒット応答を該任意の1つのプロセッサブロックへ出力することを特徴とする、請求項3記載のアドレススヌープ方法。 - 該当I/Oブロックに対してヒット応答をしたキャッシュステータスに対して、他のプロセッサブロックからのアクセス抑止がないか否かを前記選択されブロードキャストされたスヌープアドレスに従って判定し、
該他のプロセッサブロックからのアクセス抑止がないと、該当I/Oブロック向けのリクエストを生成して該当I/Oブロックに対して出力することを特徴とする、請求項4記載のアドレススヌープ方法。 - 生成したリクエストがアドレススヌープ処理に関わるデータを含むコンフィギュレーションアクセスであると該アドレス結合装置内にそのデータを保持、或いは、コピーして保持し、以降のアドレススヌープ処理を保持されたデータによる新しい設定に従って行うことを特徴とする、請求項5記載のアドレススヌープ方法。
- 複数のプロセッサブロックがアドレス結合装置を介して複数のI/Oブロックと接続され、各プロセッサブロックが複数のプロセッサ及び複数のメモリを含む構成のマルチプロセッサシステムであって、
任意の1つのプロセッサブロックからアクセスリクエストが発生したときに、該アクセスリクエストに対して応答するか否かを判断するアドレススヌープ処理を、各I/Oブロックに代わって、該アドレス結合装置内に設けられたスヌープ回路において行い、
該アドレス結合装置はI/Oブロックへのアドレススヌープに対してのみ応答するか否かを判定し、
該アドレススヌープ処理はプロセッサから入力される全てのコマンドに対して行われることを特徴とする、マルチプロセッサシステム。 - 各プロセッサブロックと前記アドレス結合装置との間は第1のビット幅の信号線で接続され、各I/Oブロックと前記アドレス結合装置との間は前記第1のビット幅とは異なる第2のビット幅の信号線で接続されたことを特徴とする、請求項7記載のマルチプロセッサシステム。
- 該アドレス結合装置は、
該任意の1つのプロセッサブロック及び任意の1つのI/Oブロックから該アドレス結合装置に入力されたスヌープアドレスのうち1つを選択してブロードキャストスヌープアドレスとして全てのプロセッサブロックにブロードキャストするキャッシュステータス生成手段と、
前記選択されたスヌープアドレスのコマンド種と、該アドレス結合装置内に保持されているアドレス情報から、該アクセスリクエストに対して該任意の1つのI/Oブロックが応答するべきであるか否かを判定する手段とを備えたことを特徴とする、請求項7又は8記載のマルチプロセッサシステム。 - 該キャッシュステータス生成手段は、該任意の1つのI/Oブロックが応答する必要が無いとキャッシュステータスとしてノーヒット応答を該任意の1つのプロセッサブロックへ出力し、該任意の1つのI/Oブロックが応答する必要があるとキャッシュステータスとしてヒット応答を該任意の1つのプロセッサブロックへ出力することを特徴とする、請求項9記載のマルチプロセッサシステム。
- 該キャッシュステータス生成手段は、該当I/Oブロックに対してヒット応答をしたキャッシュステータスに対して他のプロセッサブロックからのアクセス抑止がないか否かを前記選択されブロードキャストされたスヌープアドレスに従って判定し、該他のプロセッサブロックからのアクセス抑止がないと該当I/Oブロック向けのリクエストを生成して該当I/Oブロックに対して出力することを特徴とする、請求項10記載のマルチプロセッサシステム。
- 該アドレス結合装置は、
アドレススヌープ処理を行うアドレススヌープ回路を該I/Oブロックの数だけ対応させて備え、
各パーティションを、少なくとも1つのプロセッサブロックと、少なくとも1つのI/Oブロックと、該少なくとも1つのI/Oに対応する各アドレススヌープ回路とで構成可能としたことを特徴とする、請求項7〜11のいずれか1項記載のマルチプロセッサシステム。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005062661A JP4956900B2 (ja) | 2005-03-07 | 2005-03-07 | アドレススヌープ方法及びマルチプロセッサシステム |
US11/259,605 US7418559B2 (en) | 2005-03-07 | 2005-10-27 | Address snoop method and multi-processor system |
EP05256911.8A EP1701267B8 (en) | 2005-03-07 | 2005-11-08 | Address snoop method and multi-processor system |
KR1020050116205A KR100813789B1 (ko) | 2005-03-07 | 2005-12-01 | 어드레스 스누프 방법 및 멀티프로세서 시스템 |
CN200510127445A CN100587674C (zh) | 2005-03-07 | 2005-12-02 | 地址探测方法和多处理器*** |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005062661A JP4956900B2 (ja) | 2005-03-07 | 2005-03-07 | アドレススヌープ方法及びマルチプロセッサシステム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011112553A Division JP5375876B2 (ja) | 2011-05-19 | 2011-05-19 | マルチプロセッサシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006244388A JP2006244388A (ja) | 2006-09-14 |
JP4956900B2 true JP4956900B2 (ja) | 2012-06-20 |
Family
ID=36579175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005062661A Expired - Fee Related JP4956900B2 (ja) | 2005-03-07 | 2005-03-07 | アドレススヌープ方法及びマルチプロセッサシステム |
Country Status (5)
Country | Link |
---|---|
US (1) | US7418559B2 (ja) |
EP (1) | EP1701267B8 (ja) |
JP (1) | JP4956900B2 (ja) |
KR (1) | KR100813789B1 (ja) |
CN (1) | CN100587674C (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10713169B2 (en) | 2018-01-17 | 2020-07-14 | International Business Machines Corporation | Remote node broadcast of requests in a multinode data processing system |
US10579527B2 (en) | 2018-01-17 | 2020-03-03 | International Business Machines Corporation | Remote node broadcast of requests in a multinode data processing system |
US10387310B2 (en) * | 2018-01-17 | 2019-08-20 | International Business Machines Corporation | Remote node broadcast of requests in a multinode data processing system |
US11068407B2 (en) | 2018-10-26 | 2021-07-20 | International Business Machines Corporation | Synchronized access to data in shared memory by protecting the load target address of a load-reserve instruction |
US10884740B2 (en) | 2018-11-08 | 2021-01-05 | International Business Machines Corporation | Synchronized access to data in shared memory by resolving conflicting accesses by co-located hardware threads |
US11119781B2 (en) | 2018-12-11 | 2021-09-14 | International Business Machines Corporation | Synchronized access to data in shared memory by protecting the load target address of a fronting load |
CN111694770B (zh) * | 2019-03-15 | 2022-12-02 | 杭州宏杉科技股份有限公司 | 一种处理io请求的方法及装置 |
US11106608B1 (en) | 2020-06-22 | 2021-08-31 | International Business Machines Corporation | Synchronizing access to shared memory by extending protection for a target address of a store-conditional request |
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-
2005
- 2005-03-07 JP JP2005062661A patent/JP4956900B2/ja not_active Expired - Fee Related
- 2005-10-27 US US11/259,605 patent/US7418559B2/en not_active Expired - Fee Related
- 2005-11-08 EP EP05256911.8A patent/EP1701267B8/en not_active Expired - Fee Related
- 2005-12-01 KR KR1020050116205A patent/KR100813789B1/ko not_active IP Right Cessation
- 2005-12-02 CN CN200510127445A patent/CN100587674C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1831789A (zh) | 2006-09-13 |
CN100587674C (zh) | 2010-02-03 |
KR100813789B1 (ko) | 2008-03-13 |
JP2006244388A (ja) | 2006-09-14 |
EP1701267A2 (en) | 2006-09-13 |
EP1701267A3 (en) | 2009-01-28 |
EP1701267B1 (en) | 2017-06-14 |
KR20060097550A (ko) | 2006-09-14 |
EP1701267B8 (en) | 2017-08-02 |
US7418559B2 (en) | 2008-08-26 |
US20060200633A1 (en) | 2006-09-07 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150330 Year of fee payment: 3 |
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R150 | Certificate of patent or registration of utility model |
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