JP4953425B2 - 通信装置 - Google Patents
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Description
フレーマ回路11及び12はそれぞれ、基地局内部からDL:C&Mプレーンデータ、DL:Uプレーンデータを入力され、CPRI準拠のフレーム化を行ってCPRI回線31及び32に出力する。また、CPRI回線31及び32から入力されたUL信号をデフレーム化し、基地局内部にUL:C&Mプレーンデータ、UL:Uプレーンデータとして出力する。
I/F回路200は、CPRI回線31及び32から入力されたUL信号に個々に同期し、信号をデフレーム化して送信信号処理部250にDL:C&Mプレーンデータ、DL:Uプレーンデータとして出力する。また受信信号処理部290からUL:C&Mプレーンデータ、UL:Uプレーンデータを入力され、フレーム化してCPRI回線31及び32に出力する。
また、各系の再生クロックの位相もずれているため、switchover時にクロックを切り替えると、デジタルPLLを用いてもクロックの不連続を解消できず、まれに誤作動を起こすことがあった。
それぞれのシリアル回線毎に、
当該シリアル回線からの下り信号に基づき再生クロックを再生するとともに、当該シリアル回線との間で上り及び下り信号の8B10Bエンコード若しくはデコードを行うSERDES回路と、
当該シリアル回線から受信したフレームの同期はずれを検出する同期はずれ検出回路と、
前記SERDES回路からKコードを検出しフレーム同期を確保する同期回路と、
SERDES回路からの下り信号を、前記再生クロックから通信装置内の動作クロックに乗換えを行うメモリと、
前記再生クロックに基づいて前記メモリの書込アドレスを生成する書込アドレス生成回路と、
前記動作クロックもしくはその逓倍クロックに基づいて前記メモリの読出アドレスを生成する読出アドレス生成回路と、
前記書込アドレスと前記読出アドレスの差を監視するアドレスギャップ検出回路と、を備えるとともに、
それぞれのシリアル回線毎の同期はずれ検出回路における検出に基づいて、現用と予備を切り替えを判定する切替判定回路と、
それぞれのシリアル回線毎の再生クロックのうち、前記切替判定回路により現用と判定されたシリアル回線の再生クロックに基づいて、(水晶発振子を用いて)前記動作クロックを再生するPLL回路と、
それぞれのSERDES回路からの下り信号をKコードの位相が一致するように動作クロック単位で遅延して出力するKコード位相合わせブロックと、を備え、
前記アドレスギャップ検出回路は前記差を少なくとも動作クロックの1/2を単位に検出するとともに、前記差が規定の範囲を超えたことを検出すると、そのシリアル回線の書込アドレス生成回路若しくは読出アドレス生成回路の少なくとも一方がリセットされ、且つ同期回路が同期を確保し直すことを特徴とする通信装置。
SERDES(SERial-DESerial)回路401は、CPRI回線31に接続され、入力されたDL信号に対しデエンファシス、クロック再生、デシリアル化、8B10Bデコードなどを行って、再生クロックとDLデータを出力するとともに、入力された動作クロック(後述する)とULデータに対し8B10Bエンコード、シリアル化、プリエンファシス等を行って、UL信号としてCPRI回線31に出力する。本例では、再生クロックはワード周期で発生し、DLデータは18bit(データ用16bit、制御用2bit)のパラレル信号である。
乗換え用メモリ405は、SERDES回路401から入力されたDLデータを、再生クロックのタイミングで、乗換え用メモリ405から指定されたアドレスに記憶する。
アドレスギャップ検出回路407は、書込アドレスと読出アドレスを入力され、2逓倍クロック周期で書込アドレスが8になるタイミングを検出し、そのときの読出アドレスが15、0及び1となる窓枠に収まっているか否かを判定し、窓枠から外れたときに再同期指示信号を同期回路403に出力する。
切替判定回路422は、LOS/LOF検出回路402、412からLOS、LOF信号をそれぞれ入力され、LOS若しくはLOFがどちらか一方の系で検出されたときに、その系とは異なる系へ切り替えるような切替信号を出力する。
DL切替回路424は、切替判定回路422からの切替信号に基づき、Kコード位相合わせブロック423からの0系及び1系のDLデータのうち、どちらか一方を選択して出力する。
DL-C&Mプレーン生成回路427は、デフレーマ425の出力を入力され、C&Mプレーンデータ(HDLCなど)を取り出し、データフォーマットの変換などを施して出力する。
UL-C&Mプレーン生成回路432は、上りC&Mプレーンデータを入力され、バッファやフォーマット変換などを行って出力する。
UL切替回路434は、フレーマ433からULデータ等を入力され、SERDES回路401、411に分配(若しくは切替え)して出力する。なお、UL切替回路434をフレーマより前に設け、分配後のULデータ0系、1系毎にそれぞれのタイミングでフレーム化してもよい。
DLに関して、DL C&MプレーンデータとDL Uプレーンデータが、基地局1のフレーマ11等によって図3のCPRIのフレームの構造で示す様に結合され、CPRI回線31を介してRRH2のI/F回路200に送達される。
ULも同様のフレーム構造を有するが、RRH(RE)において入力されるDL信号のハイパーフレームと、出力されるUL信号のハイパーフレームには時間差がある。つまり、フレーム同期を基地局に従属させるシステムであるので、RRH2は、DL側のKコード(特にHFN=0のKコード)を起点に同期抽出などに必要な時間(Toffsetと称す)だけフレームを遅らせてCPRI回線31にUL信号を送出する。Toffsetは1ハイパーフレーム未満であれば任意であるが、一定値でなければならない。図3にCPRIの1ハイパーフレームの構造を示したように、1ベーシックフレームは1chipであり、260.42nsである。1ハイパーフレームの時間は256ベーシックフレームからなり、66.66μsになる。
図6のタイミング波形は、上から順に、SERDES401からのDL信号中のKコードタイミング、SERDES401からの再生クロック、DL書込アドレス生成回路404からの書込アドレス、乗換え用メモリ405から読み出されるDL信号中のKコードタイミング、DPLL421からの動作クロック、DL読出アドレス生成回路406からの読出アドレスを示している。Kコードの書込みタイミングは、同期回路403の検出信号によるリセットにより、書込アドレスが0になるタイミングと一致している。再生クロックと動作クロックは位相に任意のずれがあるが、約8クロック(130.2ns)後に読出アドレスが0になってKコードが読み出される。
図5のFF(Flip-Flop)群501、502のシフト量は、現用のKコードタイミングと予備のKコードタイミングの有限時間以内の位相差で決まる。電源投入時は、コードタイミング制御回路508は、選択回路503、504の双方に、32番目のFFの出力を選択するように指示する。そして、FF群501で遅延され、選択回路503で選択された0系のDLデータは、外部のDL切替回路424へ出力されるとともに0系Kコード検出回路505に入力される。1系も同様に処理され、0系Kコード検出回路505、1系Kコード検出回路506で検出されたのそれぞれのKコードのタイミングは、タイミング差検出回路507に入力され、カウンタなどにより0系と1系のKコードのタイミング差が算出される。コードタイミング制御回路508はタイミング差検出回路507からタイミング差が入力されると、32番目からタイミング差だけずらしたFFの出力を選択するように予備系の選択回路504に指示を与える。
本実施例によれば、遅延調整を乗換え用メモリではなく、Kコード位相合わせブロック423で行うようにしたので、アドレスギャップ制御を単純化でき、メモリ容量を削減でき、乗換えに伴う遅延を縮小できる。またアドレスギャップやK28.5ギャップ等を監視し適切なリセット処理を行うだけで、switchover時の異常を回避できる。
先に述べたように、Toffsetは0系および1系の各CPRIインタフェースにおいて一定でなければならないが、switchioverに伴いずれることがあった。そのため、K28.5ギャップ検出機能は、1ハイパーフレーム(66.67μs)単位でDLとULのKコードのギャップを検出し、適切な範囲(例えば±1ベーシックフレーム以下)からずれたことを検出すると、同期回路403、413或いはデフレーマ425若しくはKコード位相合わせブロック423のフレームカウンタにリセットをかけて、再同期を行う。
図11は、UL/DL,K28.5ギャップ検出4.4の回路図である。図中左側のNB0,1RXLOS(LOSに相当)、NB0,1RXER、NB0,1DTから検出されるDL側のK28.5と、NBTXENで表されるUL側のK28.5とのギャップずれの検出回数が最大値を超えるとkgap_maxが真になって、再アドレス生成信号であるwcnt_rstad、wcnt_rstk及びRCNT_RST、RCNT_RSTHBを発生する。
図12は、アドレス制御・アドレスギャップ検出4.5の回路図である。アドレス制御・アドレスギャップ検出4.5は、実施例1の407におよそ対応し、wcntとrcntのギャップが6回検出されたところで再同期信号であるad_gap_maxを発生する。
11、12…フレーマ回路
2…RRH(Remote Radio Head)
200…I/F回路
250…送信信号処理部
260…送信RF部
270…アンテナ共用器(DUP)
280…受信RF部
290…受信信号処理部
31、32…CPRI回線
400…I/F回路
401、411…SERDES(SERial-DESerial)回路
402、412…LOS/LOF検出回路
403、413…同期回路
404、414…DL書込アドレス生成回路
405、415…乗換え用メモリ405
406、416…DL読出アドレス生成回路
407、417…アドレスギャップ検出回路31…メモリレスPD
421…DPLL(Digital Phase Locked Loop)
422…切替判定回路
423…Kコード位相合わせブロック
424…DL切替回路
425…デフレーマ
426…DL-Uプレーン生成回路
427…DL-C&Mプレーン生成回路
431…UL-Uプレーン生成回路
432…UL-C&Mプレーン生成回路
433…フレーマ
434…UL切替回路
Claims (2)
- 上位装置と少なくとも2つのシリアル回線で接続され、CPRI信号フレーム構成によって一つを現用、他方を予備とし、現用の回線を用いて上位装置と無線通信用のスペクトル拡散信号の双方向通信を行う通信装置において、
それぞれのシリアル回線毎に、
当該シリアル回線からの下り信号に基づき再生クロックを再生するとともに、当該シリアル回線との間で上り及び下り信号の8B10Bエンコード若しくはデコードを行うSERDES回路と、
当該シリアル回線から受信したフレームの同期はずれを検出する同期はずれ検出回路と、
前記SERDES回路からKコードを検出しフレーム同期を確保する同期回路と、
SERDES回路からの下り信号を、前記再生クロックから通信装置内の動作クロックに乗換えを行うメモリと、
前記再生クロックに基づいて前記メモリの書込アドレスを生成する書込アドレス生成回路と、
前記動作クロックもしくはその逓倍クロックに基づいて前記メモリの読出アドレスを生成する読出アドレス生成回路と、
前記書込アドレスと前記読出アドレスの差を監視するアドレスギャップ検出回路と、を備えるとともに、
それぞれのシリアル回線毎の同期はずれ検出回路における検出に基づいて、現用と予備を切り替えを判定する切替判定回路と、
それぞれのシリアル回線毎の再生クロックのうち、前記切替判定回路により現用と判定されたシリアル回線の再生クロックに基づいて前記動作クロックを再生するPLL回路と、
それぞれのSERDES回路からの下り信号をKコードの位相が一致するように動作クロック単位で遅延して出力するKコード位相合わせブロックと、を備え、
前記アドレスギャップ検出回路は前記差を動作クロックの立上がりと立下りの両エッジを使用、もしくは動作クロックを2逓倍したクロックにより、動作クロックの1/2を単位に検出するとともに、前記差が規定の範囲を超えたことを検出すると、そのシリアル回線の書込アドレス生成回路若しくは読出アドレス生成回路の少なくとも一方がリセットされ、且つ同期回路が同期を確保し直すことを特徴とする通信装置。 - それぞれのシリアル回線毎に、SERDES回路からの下り信号のKコードと、SERDES回路への上り信号のKコードとの位相を監視し、その位相が変動したときに、当該シリアル回線のフレームカウントをリセットするとともに、同期回路が同期を確保し直すことを特徴とする請求項1記載の通信装置。
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