JP4948846B2 - Power supply device with inrush current suppression circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a power supply for sufficiently suppressing an inrush current. <P>SOLUTION: The power supply is provided with a main conductive path connected between a DC voltage source and a smoothing capacitor, an output transistor having conductivity changed by a voltage supplied to a control electrode, a control circuit for outputting a control signal for turning on/off the power supply, an output voltage detecting section for detecting a change in charging voltage when the smoothing capacitor is charged and outputting a detection signal when the charging voltage approaches an input voltage supplied from the DC voltage source, and a bias circuit for gradually controlling the voltage at the control electrode of the output transistor in response to the control signal for turning on/off the power supply and the detection signal, controlling the output transistor so as to have the intermediate conductivity based on the control signal for indicating the turn-on of the power supply and controlling so as to additionally enhance the conductivity of the output transistor based on the detection signal. <P>COPYRIGHT: (C)2007,JPO&amp;INPIT

Description

本発明は、電源の初期動作時の突入電流を抑制する突入電流抑制回路を備えた電源装置に関する。   The present invention relates to a power supply apparatus including an inrush current suppressing circuit that suppresses an inrush current during an initial operation of a power supply.

一般的に各種電気回路においては所定の電源電圧が供給されて動作するようになっているが、電源投入の初期動作時には過大な電流が流れることがあった。この過大な電流は突入電流と呼ばれ、供給元電源の過電流保護機能がシャットダウンしたり、電圧降下を招いたり、さらに電気回路を構成する集積回路や他の部品に損傷を与えることがある。   In general, various electric circuits are operated by being supplied with a predetermined power supply voltage. However, an excessive current may flow during an initial operation when the power is turned on. This excessive current is called inrush current, and the overcurrent protection function of the supply source power supply may shut down, cause a voltage drop, and may damage the integrated circuit and other components constituting the electric circuit.

このような突入電流を抑制するため特許文献１では、電源から出力端子に電流を供給する出力トランジスタと、基準電圧を基に出力トランジスタの電流供給を制御する差動増幅器と、電源回路の初期動作時に出力トランジスタの電流供給量を徐々に増大される突入電流抑制手段とを備えた電源回路が記載されている。   In order to suppress such inrush current, Patent Document 1 discloses an output transistor that supplies current from a power supply to an output terminal, a differential amplifier that controls current supply of the output transistor based on a reference voltage, and an initial operation of the power supply circuit. A power supply circuit is described that includes inrush current suppression means that sometimes gradually increase the amount of current supplied to the output transistor.

しかしながら、特許文献１の上記突入電流抑制手段は、充電用スイッチを介してコンデンサの充電を行い、このコンデンサを徐々に放電させて抑制トランジスタのゲート電位を制御する方法であるため、元々何らかの電源供給によりコンデンサを充電させている状況でしか使用できない。また、出力トランジスタを構成するＦＥＴのゲート・ソース間の電圧（ＶＧＳ）を電源投入時に徐々に上げ、ＦＥＴのオン抵抗を徐々に制御するものであるが、オン抵抗は徐々には小さくならず、ＦＥＴが急激に立ち上がってしまうので、制御し難い面がある。   However, the inrush current suppression means of Patent Document 1 is a method of charging a capacitor via a charging switch and gradually discharging the capacitor to control the gate potential of the suppression transistor. It can only be used in situations where the capacitor is being charged. Also, the voltage between the gate and source of the FET constituting the output transistor (VGS) is gradually increased when the power is turned on to gradually control the on-resistance of the FET, but the on-resistance is not gradually reduced, Since the FET rises suddenly, it is difficult to control.

一方、一般的にはＦＥＴを２段構成にして、どちらか一方のＦＥＴに並列に低抵抗を接続し、低抵抗が接続されたＦＥＴの立ち上がりを遅延する方法もあるが、同定格のパワーＭＯＳＦＥＴを２つ使用しなければならず、コスト高になってしまうという欠点があった。
特開２０００−８９８４０号公報 On the other hand, in general, there is a method of delaying the rise of an FET to which a low resistance is connected by connecting a low resistance in parallel to one of the FETs in a two-stage configuration. 2 had to be used, resulting in a high cost.
JP 2000-89840 A

特許文献１の電源回路では、コンデンサの放電を利用して抑制トランジスタを制御する方法であるため、元々何らかの電源供給によりコンデンサを充電させていなければ使用できないという不具合があった。また、ＦＥＴを２段構成にして、どちらか一方のＦＥＴの立ち上がりを遅延する方法もあるが、コスト高になってしまうという問題点があった。   Since the power supply circuit of Patent Document 1 is a method of controlling the suppression transistor using the discharge of the capacitor, there is a problem that it cannot be used unless the capacitor is originally charged by some power supply. In addition, there is a method of delaying the rise of one of the FETs with a two-stage configuration, but there is a problem that the cost increases.

本発明は、上記事情に鑑み、突入電流を十分に抑制することができる電源装置を提供することを目的とする。   An object of this invention is to provide the power supply device which can fully suppress an inrush current in view of the said situation.

請求項１記載の本発明の突入電流抑制回路を備えた電源装置は、直流電圧源と平滑コンデンサとの間に主導電路が接続され、制御電極に供給される電圧によって導通度が変化する出力トランジスタと、電源オンオフ用の制御信号を出力する制御回路と、前記出力トランジスタを介して充電される前記平滑コンデンサの充電電圧が所定レベル以上になったときに導通する第１のツェナーダイオードと、この第１のツェナーダイオードを介して所定の時定数で充電される第２のコンデンサと、この第２のコンデンサの電圧と所定の電圧値を有する第１の基準電圧とを比較する第１のコンパレータとを有し、前記充電電圧が前記直流電圧源から供給される入力電圧近傍になった時点で前記第１のコンパレータの出力端子に検出信号を出力する出力電圧検出部と、電源オンオフ用の制御信号、及び前記検出信号に応答して前記出力トランジスタの制御電極の電圧を段階的に制御し、電源オンを指示する前記制御信号によって前記出力トランジスタを中間的な導通度に制御し、前記検出信号によって前記出力トランジスタの導通度をさらに高めるように制御するバイアス回路と、を具備したことを特徴とする。 The power supply device having the inrush current suppressing circuit according to claim 1 is an output transistor in which a main conductive path is connected between a DC voltage source and a smoothing capacitor, and the conductivity varies depending on the voltage supplied to the control electrode. A control circuit that outputs a control signal for power on / off, a first Zener diode that conducts when a charging voltage of the smoothing capacitor charged through the output transistor exceeds a predetermined level, A second capacitor charged through a Zener diode with a predetermined time constant, and a first comparator for comparing the voltage of the second capacitor with a first reference voltage having a predetermined voltage value. a, output voltage of the charging voltage and outputs a detection signal to an output terminal of said first comparator when it becomes the input voltage near supplied from the DC voltage source In response to the detection unit, a control signal for power on / off, and a voltage of the control electrode of the output transistor in response to the detection signal, the output transistor is intermediated by the control signal instructing power on. And a bias circuit that controls the conductivity so that the conductivity of the output transistor is further increased by the detection signal.

本発明によれば、電源投入時に出力トランジスタを段階的に制御して、オン抵抗を高い抵抗状態から低い抵抗状態に切り替えることで、確実に突入電流を抑制することが可能となる。   According to the present invention, the inrush current can be surely suppressed by controlling the output transistor step by step when the power is turned on and switching the on-resistance from the high resistance state to the low resistance state.

［実施例１］
以下、この発明の一実施の形態について図面を参照して詳細に説明する。図１は本発明の電源回路の一実施形態を示す回路図であり、図２は動作説明用の波形図である。 [Example 1]
Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of a power supply circuit of the present invention, and FIG. 2 is a waveform diagram for explaining operations.

先ず、図１の回路構成について説明する。１１は、入力電圧Ｖｉｎを供給する直流電圧源であり、例えば２４Ｖの直流電源である。直流電圧源１１からの入力電圧Ｖｉｎは、出力トランジスタであるＰチャンネルＦＥＴ１２のソース・ドレイン（主導電路）を介して平滑コンデンサ１３に供給され、出力端子１４には出力電圧Ｖｏｕｔが得られる。出力端子１４には出力電圧Ｖｏｕｔによって動作する負荷１５が接続されている。   First, the circuit configuration of FIG. 1 will be described. Reference numeral 11 denotes a DC voltage source that supplies the input voltage Vin, for example, a 24V DC power source. The input voltage Vin from the DC voltage source 11 is supplied to the smoothing capacitor 13 via the source / drain (main conductive path) of the P-channel FET 12 which is an output transistor, and an output voltage Vout is obtained at the output terminal 14. A load 15 that is operated by the output voltage Vout is connected to the output terminal 14.

また、１６はＣＰＵ等の制御回路であり、前記負荷１５への電源供給をオンオフ制御する制御信号Ｓ１を出力する。オンオフ制御信号Ｓ１は、トランジスタＱ１のベースに供給される。このトランジスタＱ１のコレクタは直流電圧源１１に抵抗Ｒ１を介して接続され、エミッタが基準電位点（アース）に接続されている。   Reference numeral 16 denotes a control circuit such as a CPU, which outputs a control signal S1 for controlling on / off of power supply to the load 15. The on / off control signal S1 is supplied to the base of the transistor Q1. The collector of the transistor Q1 is connected to the DC voltage source 11 via a resistor R1, and the emitter is connected to a reference potential point (ground).

トランジスタＱ１のコレクタは、トランジスタＱ２のベースに接続され、トランジスタＱ２のエミッタは基準電位点に接続されている。また、トランジスタＱ２のコレクタはトランジスタＱ３のベースに接続されている。   The collector of the transistor Q1 is connected to the base of the transistor Q2, and the emitter of the transistor Q2 is connected to the reference potential point. The collector of the transistor Q2 is connected to the base of the transistor Q3.

直流電圧源１１と基準電位点間にはツェナーダイオードＺＤ１と抵抗Ｒ４，Ｒ５を直列に接続した分圧回路が接続され、ツェナーダイオードＺＤ１と並列に抵抗Ｒ２，Ｒ３からなる分圧回路が接続されている。前記トランジスタＱ３のエミッタ・コレクタ間は抵抗Ｒ２に並列に接続され、抵抗Ｒ２とＲ３の接続点が抵抗Ｒ７を介して出力トランジスタ１２のゲート（制御電極）に接続されている。   A voltage dividing circuit in which a Zener diode ZD1 and resistors R4 and R5 are connected in series is connected between the DC voltage source 11 and a reference potential point, and a voltage dividing circuit including resistors R2 and R3 is connected in parallel with the Zener diode ZD1. Yes. The emitter and collector of the transistor Q3 are connected in parallel to the resistor R2, and the connection point between the resistors R2 and R3 is connected to the gate (control electrode) of the output transistor 12 via the resistor R7.

抵抗Ｒ４とＲ５の接続点は、コンパレータ１７の反転入力端子（−）に接続され、コンパレータ１７の非反転入力端子（＋）は第１の基準電圧源１９に接続され、その出力端子はトランジスタＱ５のベースに接続されている。トランジスタＱ５は、エミッタが基準電位点に接続され、ベースは抵抗Ｒ１１を介して直流電圧源１１に接続され、コレクタがトランジスタＱ３のベースに接続されている。   The connection point between the resistors R4 and R5 is connected to the inverting input terminal (−) of the comparator 17, the non-inverting input terminal (+) of the comparator 17 is connected to the first reference voltage source 19, and its output terminal is the transistor Q5. Connected to the base. The transistor Q5 has an emitter connected to the reference potential point, a base connected to the DC voltage source 11 via the resistor R11, and a collector connected to the base of the transistor Q3.

また、前記平滑コンデンサ１３と並列にツェナーダイオードＺＤ２と抵抗Ｒ８の直列回路が接続され、ツェナーダイオードＺＤ２と抵抗Ｒ８の接続点は、ダイオードＤ１と抵抗Ｒ９の並列回路を介してコンパレータ１８の非反転入力端子（＋）に接続されている。コンパレータ１８の非反転入力端子（＋）は、コンデンサＣ１を介して基準電位点に接続され、反転入力端子（−）は第２の基準電圧源２０に接続され、出力端子は制御回路１６に接続されて信号Ｓ２を供給する。   Further, a series circuit of a Zener diode ZD2 and a resistor R8 is connected in parallel with the smoothing capacitor 13, and the connection point of the Zener diode ZD2 and the resistor R8 is a non-inverting input of the comparator 18 through a parallel circuit of the diode D1 and the resistor R9. Connected to terminal (+). The non-inverting input terminal (+) of the comparator 18 is connected to the reference potential point via the capacitor C1, the inverting input terminal (−) is connected to the second reference voltage source 20, and the output terminal is connected to the control circuit 16. To supply the signal S2.

さらに、コンパレータ１８の出力は、トランジスタＱ４のベースに接続され、トランジスタＱ４のベースはさらに抵抗Ｒ１０を介して電圧源Ｖｃｃに接続されている。またトランジスタＱ４のコレクタ・エミッタ電流路は、抵抗Ｒ２とＲ３の分圧点と基準電位点間に接続されている。   Further, the output of the comparator 18 is connected to the base of the transistor Q4, and the base of the transistor Q4 is further connected to the voltage source Vcc via the resistor R10. The collector-emitter current path of the transistor Q4 is connected between the voltage dividing points of the resistors R2 and R3 and the reference potential point.

前記トランジスタＱ２，Ｑ３，Ｑ４，Ｑ５と抵抗Ｒ２，Ｒ３，Ｒ６は、出力トランジスタ１２のゲート電極の電圧を制御するバイアス回路を構成し、コンパレータ１７は入力電圧Ｖｉｎの電圧変化を検出してトランジスタＱ５，Ｑ３を制御する。また、コンパレータ１８は出力電圧Ｖｏｕｔの変化を検出して、トランジスタＱ４を制御する。   The transistors Q2, Q3, Q4, and Q5 and the resistors R2, R3, and R6 constitute a bias circuit that controls the voltage of the gate electrode of the output transistor 12, and the comparator 17 detects a change in the input voltage Vin to detect the transistor Q5. , Q3 are controlled. The comparator 18 detects a change in the output voltage Vout and controls the transistor Q4.

次に図２の波形図を参照して、本発明の電源装置の動作を説明する。尚、図２において、（ａ）は直流電圧源１１から供給される入力電圧Ｖｉｎの波形であり、（ｂ）はコンパレータ１７の出力波形、（ｃ）は制御回路１６からのオンオフ制御信号Ｓ１の波形を示す。また、（ｄ）は出力トランジスタ１２のゲート・ソース間電圧Ｖｇｓを示し、（ｅ）はコンパレータ１８の＋端子の波形を示し、（ｆ）はコンパレータ１８の出力信号Ｓ２の波形を示す。さらに、（ｇ）は出力端子１４の電圧波形Ｖｏｕｔを示し、（ｈ）は出力端子１４の電流波形を示している。また、波形（ｅ）におけるＶｒｅｆ２は、コンパレータ１８の基準電圧レベルを示している。   Next, the operation of the power supply apparatus of the present invention will be described with reference to the waveform diagram of FIG. 2A shows the waveform of the input voltage Vin supplied from the DC voltage source 11, FIG. 2B shows the output waveform of the comparator 17, and FIG. 2C shows the ON / OFF control signal S1 from the control circuit 16. Waveform is shown. Further, (d) shows the gate-source voltage Vgs of the output transistor 12, (e) shows the waveform of the + terminal of the comparator 18, and (f) shows the waveform of the output signal S2 of the comparator 18. Further, (g) shows the voltage waveform Vout of the output terminal 14, and (h) shows the current waveform of the output terminal 14. Further, Vref2 in the waveform (e) indicates the reference voltage level of the comparator 18.

先ず、直流電源が起動すると（ａ）で示すように直流電圧源１１から入力電圧Ｖｉｎ（２４Ｖ）が供給される。これにより、抵抗Ｒ１を介してトランジスタＱ２のベースに電圧が供給され、強制的にＱ２がオンし、トランジスタＱ３もオンする。このため、抵抗Ｒ２がトランジスタＱ３によって短絡され、ＦＥＴ１２のゲート・ソース間の電位差がなくなる。これによってＦＥＴ１２は、オフとなり、低いオン抵抗を呈しオフとなり、電源は遮断されたままになる。   First, when the DC power supply is activated, the input voltage Vin (24V) is supplied from the DC voltage source 11 as shown in FIG. As a result, a voltage is supplied to the base of the transistor Q2 via the resistor R1, Q2 is forcibly turned on, and the transistor Q3 is also turned on. For this reason, the resistor R2 is short-circuited by the transistor Q3, and the potential difference between the gate and source of the FET 12 is eliminated. As a result, the FET 12 is turned off, exhibits a low on-resistance and is turned off, and the power supply remains cut off.

次に制御回路（ＣＰＵ）１６が動作を開始し、２４Ｖを負荷側へ供給するために、（ｃ）で示すオンオフ信号Ｓ１をハイレベルＨにする。ハイレベルの信号Ｓ１によってトランジスタＱ１はオンし、トランジスタＱ２，Ｑ３がオフになる。これにより、ＦＥＴ１２のゲート・ソース間電圧Ｖｇｓは（ｄ）で示すようにツェナーダイオードＺＤ１のツェナー電圧を抵抗Ｒ２，Ｒ３で分圧した値（Ｖｇｓ１）になる。   Next, the control circuit (CPU) 16 starts operation, and the on / off signal S1 shown in FIG. The transistor Q1 is turned on by the high level signal S1, and the transistors Q2 and Q3 are turned off. As a result, the gate-source voltage Vgs of the FET 12 becomes a value (Vgs1) obtained by dividing the Zener voltage of the Zener diode ZD1 by the resistors R2 and R3 as shown in (d).

この値Ｖｇｓ１は、ＦＥＴ１２が非飽和領域で動作する値であり、オン抵抗は高くなる。これによりＦＥＴ１２は少しずつ電流を出力端子１４に流し始める。流れてきた電流は負荷側の平滑コンデンサ１３に比較的ゆっくりとチャージされる。これにより、平滑コンデンサ１３の電圧は（ｇ）で示すように徐々に上昇する。   This value Vgs1 is a value at which the FET 12 operates in the non-saturated region, and the on-resistance becomes high. As a result, the FET 12 starts to flow current to the output terminal 14 little by little. The flowing current is charged in the smoothing capacitor 13 on the load side relatively slowly. As a result, the voltage of the smoothing capacitor 13 gradually increases as indicated by (g).

そして、平滑コンデンサ１３の電圧がツェナーダイオードＺＤ２のツェナー電圧を越えると、抵抗Ｒ８を介して電流が流れ、抵抗Ｒ８の両端電圧によって（ｅ）で示すように、抵抗Ｒ９を介してコンデンサＣ１がチャージされる。コンデンサＣ１のチャージ電圧が、コンパレータ１８の基準電圧Ｖｒｅｆ２を越えると、コンパレータ１８の出力は（ｆ）で示すようにローからハイレベルになり、トランジスタＱ４を導通させ、抵抗Ｒ６がプルダウンされ、ＦＥＴ１２のゲート・ソース間電圧電Ｖｇｓは、ＦＥＴ１２を飽和オンするための電位差（Ｖｇｓ２）になり、ＦＥＴ１２は完全にオンとなる。   When the voltage of the smoothing capacitor 13 exceeds the Zener voltage of the Zener diode ZD2, a current flows through the resistor R8, and the capacitor C1 is charged through the resistor R9 by the voltage across the resistor R8 as shown by (e). Is done. When the charge voltage of the capacitor C1 exceeds the reference voltage Vref2 of the comparator 18, the output of the comparator 18 changes from low to high as shown by (f), the transistor Q4 is turned on, the resistor R6 is pulled down, and the FET 12 The gate-source voltage Vgs becomes a potential difference (Vgs2) for saturating the FET 12, and the FET 12 is completely turned on.

一方、ツェナーダイオードＺＤ２でクランプされてからコンパレータ１８の出力が反転するまでの間にも平滑コンデンサ１３はチャージが続き、２４Ｖに限りなく近づく。つまり、抵抗Ｒ９とコンデンサＣ１の時定数Ｒ９・Ｃ１によりコンパレータ１８の出力端子での信号Ｓ２の発生を遅らせ、そのあとにＦＥＴ１２は完全にオンするため、突入電流の発生を確実に抑えることができる。   On the other hand, the smoothing capacitor 13 continues to be charged from the time when it is clamped by the Zener diode ZD2 until the output of the comparator 18 is inverted, and approaches 24V as much as possible. In other words, the time constant R9 · C1 of the resistor R9 and the capacitor C1 delays the generation of the signal S2 at the output terminal of the comparator 18, and then the FET 12 is completely turned on. .

突入電流は平滑コンデンサ１３の充電途中に発生しやすいが、図１の実施形態によれば、平滑コンデンサ１３の充電途中はＦＥＴ１２のオン抵抗を高くし、平滑コンデンサ１３の電圧が電源電圧近傍になるのを待ってからＦＥＴ１２を完全オンすることになるため、突入電流をほぼゼロにすることができる。   Inrush current is likely to occur during charging of the smoothing capacitor 13, but according to the embodiment of FIG. 1, the on-resistance of the FET 12 is increased during charging of the smoothing capacitor 13, and the voltage of the smoothing capacitor 13 is close to the power supply voltage. Since the FET 12 is completely turned on after waiting for this, the inrush current can be made substantially zero.

また、コンパレータ１８の出力信号Ｓ２は、平滑コンデンサ１３へのチャージが完了したことを示す信号となり、制御回路１６は、これをトリガーとして負荷１５を制御することができる。   Further, the output signal S2 of the comparator 18 becomes a signal indicating that the charging of the smoothing capacitor 13 is completed, and the control circuit 16 can control the load 15 using this as a trigger.

さらに、コンパレータ１７は、入力電圧Ｖｉｎが異常に低くなったような場合に、その出力端子にハイレベルＨ（図２（ｂ）の破線）の信号を出力し、トランジスタＱ５，Ｑ３をオンにして、ＦＥＴ１２をオフさせるものである。つまり、入力電圧が低下してもが後段に影響を及ぼさない規定電圧をＶｏｎとし、基準電圧Ｖｒｅｆ１の下限値をＶｍｉｎとしたとき、下限値Ｖｍｉｎ＞規定電圧Ｖｏｎに設定しておけば、入力電圧Ｖｉｎの電圧が異常に低くなったときにコンパレータ１７の出力端子はハイレベルになり、トランジスタＱ５，Ｑ３をオンにして、ＦＥＴ１２をオフさせることができ発熱、発火を防ぐことができる。   Further, when the input voltage Vin becomes abnormally low, the comparator 17 outputs a signal of a high level H (broken line in FIG. 2B) to its output terminal to turn on the transistors Q5 and Q3. The FET 12 is turned off. That is, if the specified voltage that does not affect the subsequent stage even if the input voltage is reduced is Von and the lower limit value of the reference voltage Vref1 is Vmin, the input voltage can be reduced by setting the lower limit value Vmin> the specified voltage Von. When the voltage of Vin becomes abnormally low, the output terminal of the comparator 17 becomes high level, the transistors Q5 and Q3 are turned on, the FET 12 can be turned off, and heat generation and ignition can be prevented.

尚、図１の構成においては、オンオフ制御信号Ｓ１をハイレベに保持した状態で、直流電圧源１１をオンオフして電源供給を制御する場合にも同様に動作する。つまり、直流電圧源１１の供給をインターロックスイッチ、リレー等の素子によって制御したとしても、突入電流は防止することができる。   In the configuration of FIG. 1, the same operation is performed when the power supply is controlled by turning on / off the DC voltage source 11 with the on / off control signal S1 held at a high level. That is, even if the supply of the DC voltage source 11 is controlled by an element such as an interlock switch or a relay, an inrush current can be prevented.

また、ツェナーダイオードＺＤ１は、入力電圧Ｖｉｎがある程度変動しても、ＦＥＴ１２のＶｇｓがばらつくのを防止する効果があり、抵抗Ｒ４とＲ５は、コンパレータ１７が入力電圧Ｖｉｎを検出する際に、検出しやすいレベルに調整する役割がある。抵抗Ｒ８は、ツェナーダイオードＺＤ２のツェナー電流を一定範囲に押えるように調整され、さらに、ダイオードＤ１は、コンデンサＣ１の電荷をすばやく放電させ、回路の応答性を早め、誤動作を防止する役割がある。   Further, the Zener diode ZD1 has an effect of preventing the Vgs of the FET 12 from varying even if the input voltage Vin varies to some extent. The resistors R4 and R5 are detected when the comparator 17 detects the input voltage Vin. There is a role to adjust to an easy level. The resistor R8 is adjusted so as to suppress the Zener current of the Zener diode ZD2 within a certain range. Further, the diode D1 has a role of quickly discharging the charge of the capacitor C1, speeding up the response of the circuit, and preventing malfunction.

また直流電源Ｖｉｎが投入されても、制御信号Ｓ１が出力されない場合は、ＦＥＴ１２はオフとなるし、電源電圧が異常に低い場合は、コンパレータ１７の出力によってＦＥＴ１２はオフとなる。   When the control signal S1 is not output even when the DC power supply Vin is turned on, the FET 12 is turned off. When the power supply voltage is abnormally low, the FET 12 is turned off by the output of the comparator 17.

このように、本発明では、電源投入時にＦＥＴ１２を高オン抵抗から低オン抵抗状態に順次切り替える２段階オン制御と、充電電圧検出を遅延させることにより、確実に突入電流を抑制することができる。また、大電流用ＦＥＴの使用は１個だけで済むため、よりコスト低減が見込める。   As described above, in the present invention, the inrush current can be reliably suppressed by delaying the two-stage on control for sequentially switching the FET 12 from the high on-resistance state to the low on-resistance state when the power is turned on and the charging voltage detection. Further, since only one high-current FET is used, cost reduction can be expected.

尚、本発明の実施形態は上記した例に限られず、特許請求の範囲を逸脱しない範囲で他の変形が可能である。   The embodiment of the present invention is not limited to the above-described example, and other modifications can be made without departing from the scope of the claims.

本発明の電源装置の一実施形態を示す回路図。The circuit diagram which shows one Embodiment of the power supply device of this invention. 同実施形態の動作を説明するための各部の信号波形を示す波形図。The wave form diagram which shows the signal waveform of each part for demonstrating operation | movement of the embodiment.

符号の説明Explanation of symbols

１１…直流電圧源
１２…出力トランジスタ（ＦＥＴ）
１３…平滑コンデンサ
１４…出力端子
１５…負荷
１６…制御回路
１７，１８…コンパレータ
１９，２０…基準電圧源
Ｑ１〜Ｑ５…トランジスタ
ＺＤ１，ＺＤ２…ツェナーダイオード
Ｒ９，Ｃ１…時定数回路 11 ... DC voltage source 12 ... Output transistor (FET)
DESCRIPTION OF SYMBOLS 13 ... Smoothing capacitor 14 ... Output terminal 15 ... Load 16 ... Control circuit 17, 18 ... Comparator 19, 20 ... Reference voltage source Q1-Q5 ... Transistor ZD1, ZD2 ... Zener diode R9, C1 ... Time constant circuit

Claims (4)

直流電圧源と平滑コンデンサとの間に主導電路が接続され、制御電極に供給される電圧によって導通度が変化する出力トランジスタと、
電源オンオフ用の制御信号を出力する制御回路と、
前記出力トランジスタを介して充電される前記平滑コンデンサの充電電圧が所定レベル以上になったときに導通する第１のツェナーダイオードと、この第１のツェナーダイオードを介して所定の時定数で充電される第２のコンデンサと、この第２のコンデンサの電圧と所定の電圧値を有する第１の基準電圧とを比較する第１のコンパレータとを有し、前記充電電圧が前記直流電圧源から供給される入力電圧近傍になった時点で前記第１のコンパレータの出力端子に検出信号を出力する出力電圧検出部と、
電源オンオフ用の制御信号、及び前記検出信号に応答して前記出力トランジスタの制御電極の電圧を段階的に制御し、電源オンを指示する前記制御信号によって前記出力トランジスタを中間的な導通度に制御し、前記検出信号によって前記出力トランジスタの導通度をさらに高めるように制御するバイアス回路と、
を具備したことを特徴とする突入電流抑制回路を備えた電源装置。 An output transistor in which the main conductive path is connected between the DC voltage source and the smoothing capacitor, and the conductivity changes depending on the voltage supplied to the control electrode;
A control circuit for outputting a control signal for power on / off;
A first Zener diode that conducts when the charging voltage of the smoothing capacitor charged through the output transistor exceeds a predetermined level, and is charged with a predetermined time constant through the first Zener diode. A second capacitor and a first comparator for comparing the voltage of the second capacitor with a first reference voltage having a predetermined voltage value, and the charging voltage is supplied from the DC voltage source An output voltage detection unit that outputs a detection signal to the output terminal of the first comparator when the input voltage becomes close to the input voltage;
In response to the control signal for power on / off and the detection signal, the voltage of the control electrode of the output transistor is controlled stepwise, and the output transistor is controlled to an intermediate conductivity by the control signal instructing power on. And a bias circuit for controlling the output transistor to further increase the conductivity according to the detection signal;
A power supply device comprising an inrush current suppression circuit . 前記バイアス回路は、前記直流電圧源から供給される入力電圧を分圧して前記出力トランジスタの制御電極に供給する分圧回路と、この分圧回路の分圧点と前記直流電圧源との間に接続された第１のトランジスタと、前記出力トランジスタの制御電極と基準電位点間に接続された第２のトランジスタとを有し、
電源投入時に、前記入力電圧によって前記第１のトランジスタをオン動作させるとともに、電源オンを指示する前記制御信号によって前記第１のトランジスタをオフ動作させ、前記出力電圧検出部からの検出信号によって前記第２のトランジスタをオン動作させることを特徴とする請求項１記載の突入電流抑制回路を備えた電源装置。 The bias circuit divides an input voltage supplied from the DC voltage source and supplies the divided voltage to the control electrode of the output transistor, and between the voltage dividing point of the voltage dividing circuit and the DC voltage source A first transistor connected; and a second transistor connected between a control electrode of the output transistor and a reference potential point;
When the power is turned on, the first transistor is turned on by the input voltage, the first transistor is turned off by the control signal instructing to turn on the power, and the first transistor is turned on by a detection signal from the output voltage detector. 2. The power supply device having an inrush current suppression circuit according to claim 1, wherein two transistors are turned on. さらに、前記直流電圧源から供給される入力電圧を検出し、この入力電圧が所定のレベル以下に低下したときに検出信号を出力する入力電圧検出部を有し、
前記入力電圧検出部からの検出信号によって前記出力トランジスタをオフするようにしたことを特徴とする請求項１記載の突入電流抑制回路を備えた電源装置。 Furthermore, an input voltage detector that detects an input voltage supplied from the DC voltage source and outputs a detection signal when the input voltage drops below a predetermined level,
2. The power supply device with an inrush current suppression circuit according to claim 1, wherein the output transistor is turned off by a detection signal from the input voltage detection unit. 前記入力電圧検出部は、前記入力電圧を第２のツェナーダイオードを含む分圧回路で分圧した第１の電圧と、所定の電圧値を有する第２の基準電圧とを比較する第２のコンパレータを有し、この第２のコンパレータの出力端子から検出信号を得ることを特徴とする請求項３記載の突入電流抑制回路を備えた電源装置。 The input voltage detection unit compares a first voltage obtained by dividing the input voltage with a voltage dividing circuit including a second Zener diode and a second reference voltage having a predetermined voltage value. 4. A power supply apparatus having an inrush current suppression circuit according to claim 3 , wherein a detection signal is obtained from an output terminal of the second comparator.
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