JP4947910B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は半導体装置およびその製造方法に関し、特に、液晶表示デバイスや有機ＥＬ（Electro Luminescence）表示デバイスなどの表示デバイスに適用される半導体装置と、そのような半導体装置の製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device applied to a display device such as a liquid crystal display device or an organic EL (Electro Luminescence) display device, and a manufacturing method of such a semiconductor device.
表示デバイスには薄膜トランジスタが使用されている。そのような薄膜トランジスタの一例として、特許文献１に記載されたＧＯＬＤ（Gate Overlapped Lightly Doped Drain）構造の薄膜トランジスタについて説明する。ＧＯＬＤ構造のｎ型薄膜トランジスタは、ソース領域、ドレイン領域、チャネル領域、ＧＯＬＤ領域、ゲート絶縁膜およびゲート電極等を有してガラス基板上に形成される。特に、ＧＯＬＤ領域は、チャネル領域とドレイン領域との間の領域において、特に、ゲート電極の直下に位置する領域に形成されて、ゲート電極と平面的にオーバラップしている。そのＧＯＬＤ領域はチャネル領域の不純物濃度よりも高く、ドレイン領域の不純物濃度よりも低い不純物濃度に設定されている。
Thin film transistors are used for display devices. As an example of such a thin film transistor, a thin film transistor having a GOLD (Gate Overlapped Lightly Doped Drain) structure described in
次に、表示デバイスに使用される薄膜トランジスタの他の例として、特許文献２に記載されたＬＤＤ（Lightly Doped Drain）構造の薄膜トランジスタについて説明する。ＬＤＤ構造のｎ型薄膜トランジスタは、ソース領域、ドレイン領域、チャネル領域、ＬＤＤ領域、ゲート絶縁膜およびゲート電極等を有してガラス基板上に形成される。ＬＤＤ領域はチャネル領域とドレイン領域との間の領域に形成されている。また、ＬＤＤ領域は、チャネル領域の不純物濃度よりも高くドレイン領域の不純物濃度よりも低い不純物濃度に設定されている。
Next, as another example of a thin film transistor used in a display device, a thin film transistor having an LDD (Lightly Doped Drain) structure described in
次に、薄膜トランジスタの動作について説明する。たとえばｎ型の薄膜トランジスタでは、ゲートに所定の正電圧を印加するとチャネル領域にチャネルが形成されて、ソース領域とドレイン領域との間の抵抗が小さくなり、ソース領域とドレイン領域との間に電流を流すことができる状態となる。一方、ゲートに負電圧を印加するとチャネル領域にチャネルは形成されないため、ソース領域とドレイン領域との間の抵抗が大きくなって、ソース領域とドレイン領域との間に実質的な電流を流すことはできなくなり、微小なリーク電流が流れるだけの状態となる。 Next, the operation of the thin film transistor will be described. For example, in an n-type thin film transistor, when a predetermined positive voltage is applied to the gate, a channel is formed in the channel region, the resistance between the source region and the drain region is reduced, and a current is passed between the source region and the drain region. It will be ready to flow. On the other hand, when a negative voltage is applied to the gate, a channel is not formed in the channel region, so the resistance between the source region and the drain region increases, and a substantial current flows between the source region and the drain region. It becomes impossible to enter a state where only a minute leak current flows.
表示デバイスでは、画面を書き換えるまでの１フレームの時間中、液晶に印加された電圧を保持する必要がある。このとき、その電圧保持のために使用される画素トランジスタにおいてリーク電流が多い場合には、液晶に印加された電圧が時間とともに下降して表示特性を劣化させることになる。そのため、画素トランジスタとしては、このリーク電流の影響を抑えられるＬＤＤ構造が採用される。 In the display device, it is necessary to hold the voltage applied to the liquid crystal during the time of one frame until the screen is rewritten. At this time, when the leak current is large in the pixel transistor used for holding the voltage, the voltage applied to the liquid crystal decreases with time, and the display characteristics are deteriorated. Therefore, an LDD structure that can suppress the influence of this leakage current is adopted as the pixel transistor.
また、ＧＯＬＤ構造は、以下のようなホットキャリアによるトランジスタ特性の低下を防止するために形成される。ゲートに比べてドレインにより高い電圧を印加することによって、ドレイン側の接合部分に比較的大きな電界が生じる。この電界により加速された電子がインパクトイオン化現象を引き起こして、電子と正孔の対が生成される。この現象が繰り返されて電子と正孔の対が増大しドレイン電流が増加して、アバランシェ破壊に至ることになる。このときのドレイン電圧がソース・ドレイン耐圧となる。 The GOLD structure is formed in order to prevent deterioration of transistor characteristics due to hot carriers as described below. By applying a higher voltage to the drain than to the gate, a relatively large electric field is generated at the junction on the drain side. Electrons accelerated by this electric field cause an impact ionization phenomenon, and pairs of electrons and holes are generated. This phenomenon is repeated, the number of electron-hole pairs increases, the drain current increases, and avalanche breakdown occurs. The drain voltage at this time becomes the source / drain breakdown voltage.
インパクトイオン化によって生成した電子・正孔対は極めて高いエネルギを有するため、ゲート酸化膜・半導体間のエネルギ障壁を超えて酸化膜中に入ることがある。このような高いエネルギを持つ電子・正孔対は、ホットキャリアと呼ばれる。ゲート酸化膜・半導体間のエネルギ障壁は正孔よりも電子の方が低いため、酸化膜中に注入されるのは主に電子である。酸化膜中に入った電子は負の固定電荷となり、薄膜トランジスタのしきい値電圧を正の側に変化させる。その結果、薄膜トランジスタのＯＮ電流の低下を招くことになる。
従来の半導体装置では次のような問題点があった。まず、ＬＤＤ構造の薄膜トランジスタでは、実用レベルでのＬＤＤ領域の長さ（ＬＤＤ長）では十分なソース・ドレイン耐圧が得られず、ソース・ドレイン耐圧を高くしようとするとＯＮ電流が低くなってしまうという問題があった。 The conventional semiconductor device has the following problems. First, in a thin film transistor having an LDD structure, a sufficient source / drain breakdown voltage cannot be obtained with the length (LDD length) of the LDD region at a practical level, and an ON current decreases if an attempt is made to increase the source / drain breakdown voltage. There was a problem.
また、ＧＯＬＤ構造の薄膜トランジスタでは、ゲート電圧として負電圧が印加されるとＧＯＬＤ領域に蓄積層が形成され、ＧＯＬＤ領域よりも高い不純物濃度を有するソース領域・ドレイン領域近傍に高い電界が生じてしまう。そのため、ＯＦＦ時のリーク電流が増加して、ＬＣＤ（Liquid Crystal Display）用の画素回路には、このＧＯＬＤ構造の薄膜トランジスタを適用することができないという問題があった。 In addition, in a thin film transistor having a GOLD structure, when a negative voltage is applied as a gate voltage, a storage layer is formed in the GOLD region, and a high electric field is generated in the vicinity of the source region / drain region having a higher impurity concentration than the GOLD region. For this reason, there is a problem that the leakage current at the time of OFF increases, and this thin film transistor having the GOLD structure cannot be applied to a pixel circuit for an LCD (Liquid Crystal Display).
このような問題を解消するために、ＧＯＬＤ構造とＬＤＤ構造の双方の構造を備えた薄膜トランジスタが要求されているが、そのような薄膜トランジスタの製造においては、製造工程が増加するとともに、ＧＯＬＤ領域とＬＤＤ領域をゲート電極を挟んで対称に製造することが困難であるという問題があった。 In order to solve such a problem, a thin film transistor having both a GOLD structure and an LDD structure is required. In the manufacture of such a thin film transistor, the number of manufacturing steps increases, and the GOLD region and the LDD There is a problem that it is difficult to manufacture the region symmetrically across the gate electrode.
本発明は、上記問題点を解決するためになされたものであり、一つの目的は、工程数を増やすことなくＬＤＤ領域とＧＯＬＤ領域の双方を備えた半導体素子を有する半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。 The present invention has been made to solve the above problems, and one object of the present invention is to provide a semiconductor device having a semiconductor element having both an LDD region and a GOLD region without increasing the number of steps. Another object is to provide a method of manufacturing such a semiconductor device.
本発明に係る半導体装置は、半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置である。その半導体素子は、第１不純物領域と第２不純物領域と第３不純物領域と第４不純物領域と第５不純物領域と第６不純物領域とチャネル領域とを含むトランジスタを備えている。第１不純物領域は半導体層に形成され、第１不純物濃度を有している。第２不純物領域は、第１不純物領域と距離を隔てて半導体層に形成され、第１不純物濃度を有している。第３不純物領域は、第１不純物領域と第２不純物領域との間に位置する半導体層の部分に第１不純物領域と接するように形成され、第１不純物濃度よりも低い第２不純物濃度を有している。第４不純物領域は、第１不純物領域と第２不純物領域との間に位置する半導体層の部分に第２不純物領域と接するように形成され、第２不純物濃度を有している。第５不純物領域は、第３不純物領域と第４不純物領域との間に位置する半導体層の部分に第３不純物領域と接するように形成され、第２不純物濃度よりも低い第３不純物濃度を有している。第６不純物領域は、第３不純物領域と第４不純物領域との間に位置する半導体層の部分に第４不純物領域と接するように形成され、第３不純物濃度を有している。チャネル領域は、第５不純物領域と第６不純物領域との間に位置する半導体層の部分に第５不純物領域および第６不純物領域と接するように形成され、第３不純物濃度よりも低い第４不純物濃度を有し、所定のチャネル長を有している。そのトランジスタでは、電極と半導体層との間に絶縁膜が形成され、電極は、下部電極と上部電極とを備えている。下部電極は、互いに対向する一方側部および他方側部を有し、第５不純物領域、第６不純物領域およびチャネル領域と対向してオーバラップするように形成されて第１の幅を有している。上部電極は、第１の幅よりも短い第２の幅を有して下部電極上に形成され、第５不純物領域および第６不純物領域とは対向せずにチャネル領域と対向するようにオーバラップして形成されている。 A semiconductor device according to the present invention is a semiconductor device including a semiconductor element having a semiconductor layer, an insulating film, and an electrode and formed on a predetermined substrate. The semiconductor element includes a transistor including a first impurity region, a second impurity region, a third impurity region, a fourth impurity region, a fifth impurity region, a sixth impurity region, and a channel region. The first impurity region is formed in the semiconductor layer and has a first impurity concentration. The second impurity region is formed in the semiconductor layer at a distance from the first impurity region and has a first impurity concentration. The third impurity region is formed in a portion of the semiconductor layer located between the first impurity region and the second impurity region so as to be in contact with the first impurity region, and has a second impurity concentration lower than the first impurity concentration. is doing. The fourth impurity region is formed at a portion of the semiconductor layer located between the first impurity region and the second impurity region so as to be in contact with the second impurity region, and has a second impurity concentration. The fifth impurity region is formed in contact with the third impurity region at a portion of the semiconductor layer located between the third impurity region and the fourth impurity region, and has a third impurity concentration lower than the second impurity concentration. is doing. The sixth impurity region is formed in a portion of the semiconductor layer located between the third impurity region and the fourth impurity region so as to be in contact with the fourth impurity region, and has a third impurity concentration. The channel region is formed in a portion of the semiconductor layer located between the fifth impurity region and the sixth impurity region so as to be in contact with the fifth impurity region and the sixth impurity region, and has a fourth impurity lower than the third impurity concentration. It has a concentration and a predetermined channel length. In the transistor, an insulating film is formed between the electrode and the semiconductor layer, and the electrode includes a lower electrode and an upper electrode. The lower electrode has one side and the other side facing each other, and is formed so as to be opposed to and overlap with the fifth impurity region, the sixth impurity region, and the channel region, and has a first width. Yes. The upper electrode has a second width shorter than the first width and is formed on the lower electrode, and overlaps with the channel region without facing the fifth impurity region and the sixth impurity region. Is formed.
本発明に係る半導体装置の製造方法は以下の工程を備えている。主表面を有する基板上に半導体層を形成する。その半導体層を覆うように基板上に絶縁膜を形成する。その絶縁膜上にそれぞれ電極となり互いにエッチング特性の異なる第１の層および第２の層を順次形成する。第２の層上に所定の幅を有するマスク部材を形成する。そのマスク部材をマスクとして第２の層の部分を少なくとも除去することにより、所定の幅よりも短い幅を有する第２の層の部分からなる上部電極を形成する。上部電極が形成された状態で、マスク部材をマスクとして半導体層に所定の不純物を導入することにより、互いに所定の幅に対応する間隔を隔てて第１の不純物濃度を有する第１不純物領域および第２不純物領域をそれぞれ形成する。マスク部材および上部電極のいずれかに基づいて第１の層に所定のエッチングを施して、所定の幅よりも短く上部電極の幅よりも長い幅を有する下部電極を形成することにより、下部電極および上部電極を含む電極を形成する。その電極をマスクとして半導体層に所定の不純物を導入することにより、第１不純物領域と第２不純物領域との間に、下部電極の幅に対応する間隔を隔てて第１の不純物濃度よりも低い第２の不純物濃度を有する第３不純物領域および第４不純物領域を形成するとともに、電極の直下に位置する半導体層の部分の領域に、上部電極の幅に対応する間隔を隔てて第２の不純物濃度よりも低い第３の不純物濃度を有する第５不純物領域および第６不純物領域を形成する。 A manufacturing method of a semiconductor device according to the present invention includes the following steps. A semiconductor layer is formed on a substrate having a main surface. An insulating film is formed over the substrate so as to cover the semiconductor layer. A first layer and a second layer, which are respectively electrodes and have different etching characteristics, are sequentially formed on the insulating film. A mask member having a predetermined width is formed on the second layer. Using the mask member as a mask, at least a portion of the second layer is removed, thereby forming an upper electrode composed of a portion of the second layer having a width shorter than a predetermined width. In the state where the upper electrode is formed, by introducing a predetermined impurity into the semiconductor layer using the mask member as a mask, the first impurity region having the first impurity concentration and the first impurity region spaced apart from each other by an interval corresponding to a predetermined width. Two impurity regions are formed respectively. A predetermined etching is performed on the first layer based on either the mask member or the upper electrode to form a lower electrode having a width shorter than the predetermined width and longer than the width of the upper electrode. An electrode including the upper electrode is formed. By introducing a predetermined impurity into the semiconductor layer using the electrode as a mask, the first impurity concentration is lower than the first impurity concentration with an interval corresponding to the width of the lower electrode between the first impurity region and the second impurity region. The third impurity region and the fourth impurity region having the second impurity concentration are formed, and the second impurity is formed in a region of the semiconductor layer located immediately below the electrode with an interval corresponding to the width of the upper electrode. A fifth impurity region and a sixth impurity region having a third impurity concentration lower than the concentration are formed.
本発明に係る半導体装置の製造方法によれば、第５不純物領域および第６不純物領域（ＧＯＬＤ領域）と第３不純物領域および第４不純物領域（ＬＤＤ領域）の双方の構造を有するトランジスタを、一つの所定のマスク部材に基づいて自己整合的に形成することができる。すなわち、トランジスタの電極を形成するための所定のマスク部材をマスクとして第１不純物領域（ソース領域）および第２不純物領域（ドレイン領域）が形成され、その所定のマスク部材をマスクとして少なくとも上部電極が形成され、そのように形成される上部電極およびマスク部材のいずれかに基づいて下部電極が形成されて、下部電極と上部電極を有する電極が形成される。そして、その電極をマスクとして第５不純物領域および第６不純物領域（ＧＯＬＤ領域）と第３不純物領域および第４不純物領域（ＬＤＤ領域）が形成される。その結果、アライメントのずれに伴うトランジスタの特性のばらつきを抑制することができ、しかも、第３不純物領域〜第６不純物領域（ＬＤＤ領域およびＧＯＬＤ領域）を一つの工程において同時に形成することができて、工程の簡略化も図ることができ、ひいては生産コストの削減および歩留まりの向上に寄与することができる。 According to the method of manufacturing a semiconductor device according to the present invention, transistors having structures of both the fifth impurity region and the sixth impurity region (GOLD region) and the third impurity region and the fourth impurity region (LDD region) are integrated. It can be formed in a self-aligned manner based on two predetermined mask members. That is, the first impurity region (source region) and the second impurity region (drain region) are formed using a predetermined mask member for forming the electrode of the transistor as a mask, and at least the upper electrode is formed using the predetermined mask member as a mask. A lower electrode is formed on the basis of either the upper electrode and the mask member thus formed, and an electrode having the lower electrode and the upper electrode is formed. Then, a fifth impurity region, a sixth impurity region (GOLD region), a third impurity region, and a fourth impurity region (LDD region) are formed using the electrode as a mask. As a result, variation in transistor characteristics due to misalignment can be suppressed, and the third to sixth impurity regions (LDD region and GOLD region) can be simultaneously formed in one process. Further, the process can be simplified, and as a result, the production cost can be reduced and the yield can be improved.
この半導体装置の製造方法によって形成された半導体装置が本発明に係る半導体装置ということになる。したがって、この半導体装置では、第３不純物領域〜第６不純物領域（ＬＤＤ領域およびＧＯＬＤ領域）が、一つの所定のマスク部材に基づいて自己整合的に形成されることで、電極の中心に対して第３不純物領域〜第６不純物領域（ＬＤＤ領域およびＧＯＬＤ領域）がほぼ対称に配置されることになる。 The semiconductor device formed by this semiconductor device manufacturing method is the semiconductor device according to the present invention. Therefore, in this semiconductor device, the third to sixth impurity regions (LDD region and GOLD region) are formed in a self-aligned manner based on one predetermined mask member, so that the center of the electrode is The third to sixth impurity regions (LDD region and GOLD region) are arranged almost symmetrically.
実施の形態１
本発明の実施の形態１に係る半導体装置について説明する。図１に示すように、ガラス基板１上にシリコン窒化膜２が形成され、そのシリコン窒化膜２上にシリコン酸化膜３が形成されている。そのシリコン酸化膜３上にアイランド状の多結晶シリコン膜が形成されている。その多結晶シリコン膜では、所定の不純物濃度を有するソース領域４５と、そのソース領域４５と距離を隔てられた所定の不純物濃度を有するドレイン領域４６が形成されている。
A semiconductor device according to the first embodiment of the present invention will be described. As shown in FIG. 1, a
ソース領域４５とドレイン領域４６との間に位置する領域では、ＬＤＤ領域４３，４４が形成されている。ＬＤＤ領域４３はソース領域４５と接し、ＬＤＤ領域４４はドレイン領域４６と接している。そのＬＤＤ領域４３とＬＤＤ領域４４との間に位置する領域では、ＧＯＬＤ領域４１，４２が形成されている。ＧＯＬＤ領域４１はＬＤＤ領域４３と接し、ＧＯＬＤ領域４２はＬＤＤ領域４４と接している。
In a region positioned between the
ＧＯＬＤ領域４１とＧＯＬＤ領域４２との間にはチャネル領域４０が形成されている。ＬＤＤ領域４３，４４およびＧＯＬＤ領域４１，４２のそれぞれの不純物濃度はチャネル領域４０の不純物濃度よりも高く、ソース領域４５およびドレイン領域４６の不純物濃度よりも低く設定されている。そして、ＬＤＤ領域４３，４４の不純物濃度はＧＯＬＤ領域４１，４２の不純物濃度よりも高く設定されている。
A
そのアイランド状の多結晶シリコン膜を覆うように、シリコン酸化膜からなるゲート絶縁膜５が形成されている。そのゲート絶縁膜５上にゲート電極９が形成されている。そのゲート電極９を覆うように、たとえばシリコン酸化膜からなる層間絶縁膜１０が形成されている。その層間絶縁膜１０にソース領域４５の表面を露出するコンタクトホール１０ａと、ドレイン領域４６の表面を露出するコンタクトホール１０ｂとがそれぞれ形成されている。
A
そのコンタクトホール１０ａ，１０ｂを充填するように、層間絶縁膜１０上にソース電極１１ａとドレイン電極１１ｂとが形成されている。ゲート電極９、ソース領域４５、ドレイン領域４６、ＬＤＤ領域４３，４４、ＧＯＬＤ領域４１，４２、チャネル領域４０を含んで薄膜トランジスタＴが構成される。
A
この半導体装置では、特に、ゲート電極９は、下部電極６ａ，８ａと上部電極７ａとから構成されている。下部電極６ａ，８ａは幅Ｗ１をもって互いに対向する側部を有し、ＧＯＬＤ領域４１、チャネル領域４０およびＧＯＬＤ領域４２と対向してオーバラップするように形成されている。上部電極７ａは幅Ｗ１よりも短い幅Ｗ２をもって下部電極６ａ，８ａ上に形成され、ＧＯＬＤ領域４１，４２とは対向せずにチャネル領域４０と対向してオーバラップするように形成されている。そして、ゲート電極９の中心に対してＬＤＤ領域４３，４４およびＧＯＬＤ領域４１，４２がほぼ対称に配置されることになる。
In this semiconductor device, in particular, the
そのＧＯＬＤ領域４１，４２はチャネル長方向にそれぞれ長さ（ＧＯＬＤ長）Ｇ１，Ｇ２を有し、また、ＬＤＤ領域４３，４４はチャネル長方向にそれぞれ長さ（ＬＤＤ長）Ｌ１，Ｌ２を有している。後述するように、そのＧＯＬＤ長Ｇ１とＧＯＬＤ長Ｇ２とは実質的にそれぞれ同じ長さとなり、また、ＬＤＤ長Ｌ１とＬＤＤ長Ｌ２も実質的にそれぞれ同じ長さとなる。
The
次に、上述した半導体装置の製造方法の一例について説明する。図２に示すように、まず、基板として、コーニング社製１７３７のガラス基板１の主表面上に、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法により膜厚約１００ｎｍのシリコン窒化膜２が形成される。そのシリコン窒化膜２上に、膜厚約１００ｎｍのシリコン酸化膜３が形成される。次に、そのシリコン酸化膜３上に膜厚約５０ｎｍ〜１００ｎｍの非晶質シリコン酸化膜（図示せず）が形成される。
Next, an example of a method for manufacturing the semiconductor device described above will be described. As shown in FIG. 2, first, as a substrate, a
なお、シリコン窒化膜２はガラス基板１に含まれる不純物が上方に拡散するのを阻止するために形成される。この不純物の拡散を阻止するための膜としてはシリコン窒化膜の他に、ＳｉＯＮ、ＳｉＣ、ＡｌＮ、Ａｌ2Ｏ3などの材料を適用してもよい。また、非晶質シリコン膜の下地膜としてシリコン窒化膜２とシリコン酸化膜３との２層構造としたが、２層構造に限られるものではなく、これらの膜を省いたり、あるいはさらに膜を積層してもよい。
The
次に、非晶質シリコン膜を所定の真空中にて熱処理を施すことにより、非晶質シリコン膜中に存在する不要な水素が除去される。次に、非晶質シリコン膜に、たとえばＸｅＣｌレーザによるレーザ光を照射することにより、非晶質シリコン膜が多結晶化されて多結晶シリコン膜とされる。多結晶シリコン膜４の粒径は約０．５μｍ程度である。
Next, the amorphous silicon film is subjected to heat treatment in a predetermined vacuum, whereby unnecessary hydrogen existing in the amorphous silicon film is removed. Next, the amorphous silicon film is irradiated with laser light from, for example, a XeCl laser, thereby polycrystallizing the amorphous silicon film into a polycrystalline silicon film. The grain size of the
なお、ＸｅＣｌレーザの他に、たとえばＹＡＧレーザ、ＣＷレーザを用いてもよい。また、熱アニールにより非晶質シリコン膜の多結晶化を行なってもよい。特に、熱アニールを施す場合には、ニッケルなどの触媒を用いることで、より粒径の大きい多結晶シリコンが得られる。その多結晶シリコン膜上にレジストパターン（図示せず）が形成される。 In addition to the XeCl laser, for example, a YAG laser or a CW laser may be used. Further, the amorphous silicon film may be polycrystallized by thermal annealing. In particular, when thermal annealing is performed, polycrystalline silicon having a larger particle diameter can be obtained by using a catalyst such as nickel. A resist pattern (not shown) is formed on the polycrystalline silicon film.
次に、そのレジストパターンをマスクとして多結晶シリコン膜に異方性エッチングを施すことにより、図２に示すように、アイランド状の多結晶シリコン膜４が形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが除去される。次に、図２に示すように、多結晶シリコン膜４を覆うように、たとえばプラズマＣＶＤ法により膜厚約１００ｎｍのシリコン酸化膜からなるゲート絶縁膜５が形成される。なお、この場合、シリコン酸化膜の原料として液体原料のＴＥＯＳ（Tetra Ethyl Ortho Silicate）が用いられる。
Next, by performing anisotropic etching on the polycrystalline silicon film using the resist pattern as a mask, an island-shaped
次に、図３に示すように、ゲート電極を形成するための膜として、非晶質シリコン膜６と金属膜７が順次形成される。金属膜７として、たとえばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）等の金属、あるいはその合金が適用される。また、非晶質シリコン膜６としては、リン（Ｐ）、ボロン（Ｂ）などの不純物のを比較的多く含む膜を適用してもよい。
Next, as shown in FIG. 3, an
次に、図４に示すように、熱アニール処理を施して、金属膜７と非晶質シリコン膜６との界面とその近傍に位置する金属膜７中の金属と非晶質シリコン膜６中のシリコンとを反応させることにより金属シリサイド膜８が形成される。なお、この熱処理としては、たとえばＹＡＧレーザを用いてガラス基板１の裏面からレーザ光を照射するようにしてもよい。この金属シリサイド化においては、図４に示すように、非晶質シリコン膜６の部分を残すようにして金属シリサイド膜８を形成してもよいし、あるいは、非晶質シリコン膜６の全体を金属シリサイド膜にしてもよい。なお、非晶質シリコン膜６の厚さと金属シリサイド膜８の厚さは、熱処理時間や温度などの熱処理条件によって容易に制御される。
Next, as shown in FIG. 4, a thermal annealing process is performed so that the metal in the
次に、図５に示すように、所定の写真製版処理を施すことにより、ゲート電極を形成するためのレジストパターン２１が形成される。次に、図６に示すように、そのレジストパターン２１をマスクとして、金属膜７、金属シリサイド膜８および非晶質シリコン膜６にそれぞれ所定のエッチングを施すことにより、レジストパターン２１の直下に位置する部分を残して他の領域に位置する部分が除去されてゲート絶縁膜５の表面が露出する。
Next, as shown in FIG. 5, a resist
次に、図７に示すように、レンジストパターン２１を残した状態で、ウエットエッチングを施して露出している金属膜７の側面部分を後退（サイドエッチング）させることにより、金属膜７の幅Ｗ２がレンジストパターン２１の幅ＲＬよりも短くされる。金属膜７の側面部分を後退させる量（長さ）は、エッチング時間により制御される。次に、たとえばＣＦ4等のエッチングガスを使用してドライエッチングを施して、露出している金属シリサイド膜８および非晶質シリコン膜６の側面部分を後退（サイドエッチング）させることにより、金属シリサイド膜８および非晶質シリコン膜６の幅Ｗ１が、レンジストパターン２１の幅ＲＬよりも短く、金属膜７の幅Ｗ２よりも長くされる。金属シリサイド膜８および非晶質シリコン膜６の側面部分を後退させる量（長さ）も、エッチング時間により制御される。このようにして、金属シリサイド膜８と非晶質シリコン膜６の部分によって下部電極６ａ，８ａが形成され、金属膜７の部分によって上部電極７ａが形成される。その下部電極６ａ，８ａと上部電極７ａとによってゲート電極９が構成されることになる。
Next, as shown in FIG. 7, the width of the
次に、図７に示すように、レジストパターン２１を残した状態で、たとえばリン（Ｐ）イオンを注入することにより、多結晶シリコン膜４にレジストパターン２１の幅ＲＬに対応する間隔を隔ててソース領域となる不純物領域４ａｄと、ドレイン領域となる不純物領域４ａｅとが形成される。このとき、注入条件として、不純物領域４ａｄ，４ａｅの不純物濃度がたとえば１×１０20ａｔｏｍ/ｃｍ3以上になるようにドーズ量、加速エネルギ等が設定される。その後、レジストパターン２１が除去される。
Next, as shown in FIG. 7, for example, phosphorus (P) ions are implanted while leaving the resist
次に、図８に示すように、ゲート電極９をマスクとして、リン（Ｐ）イオンを注入することにより、多結晶シリコン膜４にＬＤＤ領域となる不純物領域４ａｆ，４ａｇと、ＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃとがそれぞれ形成される。
Next, as shown in FIG. 8, by implanting phosphorus (P) ions using the
このとき、ゲート電極９のうち上部電極７ａが直上に形成されていない下部電極６ａ，８ａの部分の直下に位置する多結晶シリコン膜４の部分に不純物領域４ａｂ，４ａｃが形成される。不純物領域４ａｂと不純物領域４ａｃとは、上部電極７ａの幅Ｗ２に対応する間隔をもって隔てられる。そして、ゲート電極９が直上に位置していない多結晶シリコン膜４の部分に不純物領域４ａｆ，４ａｇが形成される。不純物領域４ａｆと不純物領域４ａｇとは、下部電極６ａ，８ａの幅Ｗ１に対応する間隔をもって隔てられる。不純物領域４ａｂと不純物領域４ａｃとの間に位置する多結晶シリコン膜４の部分はチャネル領域４ａａとなる。
At this time, impurity regions 4ab and 4ac are formed in the portion of the
注入条件としては、不純物領域４ａｂ，４ａｃの不純物濃度が１×１０17ａｔｏｍ／ｃｍ3以上１×１０19ａｔｏｍ／ｃｍ3以下となり、不純物領域４ａｆ，４ａｇの不純物濃度が不純物領域４ａｂ，４ａｃの不純物濃度よりも高く、５×１０19ａｔｏｍ／ｃｍ3以下となるようにドーズ量、加速エネルギ等が設定される。 As the implantation conditions, the impurity concentration of the impurity regions 4ab and 4ac is 1 × 10 17 atoms / cm 3 or more and 1 × 10 19 atoms / cm 3 or less, and the impurity concentrations of the impurity regions 4af and 4ag are the impurities of the impurity regions 4ab and 4ac. The dose, acceleration energy, and the like are set so as to be higher than the concentration and 5 × 10 19 atoms / cm 3 or less.
次に、図９に示すように、ゲート電極９を覆うように、たとえばプラズマＣＶＤ法により膜厚約４００ｎｍのシリコン酸化膜からなる層間絶縁膜１０が形成される。次に、その層間絶縁膜１０上に所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、層間絶縁膜１０およびゲート絶縁膜５に異方性エッチングを施すことにより、不純物領域４ａｄの表面を露出するコンタクトホール１０ａと、不純物領域４ａｅの表面を露出するコンタクトホール１０ｂとがそれぞれ形成される。
Next, as shown in FIG. 9, an
次に、コンタクトホール１０ａ，１０ｂを充填するように、層間絶縁膜１０上にクロム膜とアルミニウム膜との積層膜（図示せず）が形成される。その積層膜上に所定の写真製版処理を施すことにより、電極を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとしてウエットエッチングを施すことにより、ソース電極１１ａとドレイン電極１１ｂが形成される。
Next, a laminated film (not shown) of a chromium film and an aluminum film is formed on the
以上のようにして薄膜トランジスタＴを備えた半導体装置の主要部分が形成される。この薄膜トランジスタＴでは、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となる。また、不純物領域４ａｆ，４ａｇがＬＤＤ領域４３，４４となり、不純物領域４ａｂ，４ａｃがＧＯＬＤ領域４１，４２となる。そして、不純物領域４ａａがチャネル領域４０となる。
As described above, the main part of the semiconductor device including the thin film transistor T is formed. In the thin film transistor T, the impurity region 4ad becomes the
そのＬＤＤ領域４３，４４はそれぞれチャネル長方向に所定の長さＬ１，Ｌ２を有し、ＧＯＬＤ領域４１，４２はそれぞれチャネル長方向に所定の長さＧ１，Ｇ２を有している。ＬＤＤ領域４３，４４のＬＤＤ長Ｌ１とＬ２はほぼ同じ長さとされ、ＧＯＬＤ領域４１，４２のＧＯＬＤ領域長Ｇ１とＧ２はほぼ同じ長さとされる。
The
上述した半導体装置の製造方法によれば、ＧＯＬＤ構造とＬＤＤ構造の双方の構造を有する薄膜トランジスタを、一つのマスクパターン（レジストパターン２１）に基づいて自己整合的に形成することができる。すなわち、ゲート電極９を形成するためのレジストパターン２１をマスクとしてソース領域４５およびドレイン領域４６が形成され、そのレジストパターン２１をマスクとして下部電極６ａ，８ａと上部電極７ａを有するゲート電極９が形成され、そして、そのゲート電極９をマスクとしてＧＯＬＤ領域４１，４２とＬＤＤ領域４３，４４が形成される。その結果、アライメントのずれに伴う薄膜トランジスタの特性のばらつきを抑制することができ、しかも、ＧＯＬＤ構造とＬＤＤ構造とを一つの工程において同時に形成することができて、工程の簡略化も図ることができる。
According to the semiconductor device manufacturing method described above, the thin film transistor having both the GOLD structure and the LDD structure can be formed in a self-aligned manner based on one mask pattern (resist pattern 21). That is, the
また、金属シリサイド膜と非晶質シリコン膜の膜厚を制御することで、次のような効果が得られる。シリサイド化反応によって非晶質シリコン膜を残すことはその分金属シリサイド膜の厚さが薄くなっていることである。金属シリサイド膜は金属膜中の金属と非晶質シリコン膜中のシリコンとが反応することによって形成された反応膜である。そのため、金属シリサイド膜は非晶質シリコン膜に比べて密度が高く、同一の注入エネルギをもって不純物イオンを注入すると、金属シリサイド膜の膜厚が厚いほど不純物が到達する深さはより浅くなる。このことにより、金属シリサイド膜と非晶質シリコン膜の膜厚の比を制御することで、不純物濃度のプロファイルに違いをもたせることが容易にできる。 Further, the following effects can be obtained by controlling the film thickness of the metal silicide film and the amorphous silicon film. Leaving the amorphous silicon film by silicidation reaction means that the thickness of the metal silicide film is reduced accordingly. The metal silicide film is a reaction film formed by a reaction between a metal in the metal film and silicon in the amorphous silicon film. Therefore, the metal silicide film has a higher density than the amorphous silicon film, and when impurity ions are implanted with the same implantation energy, the depth that the impurity reaches becomes shallower as the thickness of the metal silicide film increases. Thus, by controlling the ratio between the thickness of the metal silicide film and the amorphous silicon film, it is possible to easily make a difference in the impurity concentration profile.
この金属シリサイド膜の厚さとして、ゲート電極の動作の観点から１ｎｍ程度以上であれば抵抗的に問題はないと考えられる。一方、金属シリサイド膜の厚さが厚くなると不純物を注入する際に不純物イオンが金属シリサイド膜に阻止されてしまい、所望のＧＯＬＤ領域を形成することができなくなる。そのため、そのような不純物の注入が阻止されない厚さに設定することが必要とされる。金属シリサイド膜の厚さは、上述したように熱処理条件によって制御されるが、チャネル領域に位置する多結晶シリコンに影響を与えるため、金属シリサイド膜の厚さの上限としては２０ｎｍが適当であると考えられる。以上より、金属シリサイド膜の厚さとしては、１ｎｍ以上２０ｎｍ以下となるように熱処理条件を設定することが好ましい。 If the thickness of the metal silicide film is about 1 nm or more from the viewpoint of the operation of the gate electrode, it is considered that there is no problem in resistance. On the other hand, when the thickness of the metal silicide film is increased, impurity ions are blocked by the metal silicide film when the impurities are implanted, and a desired GOLD region cannot be formed. Therefore, it is necessary to set the thickness so that such impurity implantation is not prevented. Although the thickness of the metal silicide film is controlled by the heat treatment conditions as described above, it affects the polycrystalline silicon located in the channel region. Therefore, an appropriate upper limit of the thickness of the metal silicide film is 20 nm. Conceivable. From the above, it is preferable to set the heat treatment conditions so that the thickness of the metal silicide film is 1 nm or more and 20 nm or less.
次に、上述した薄膜トランジスタＴについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を１０μｍ、実効ゲート長を５μｍ、ＧＯＬＤ領域４１，４２のチャネル長方向の長さを１μｍ、ＬＤＤ領域４３，４４のチャネル長方向の長さを０．５μｍ、ゲート電極６ａのチャネル長方向の長さを７μｍとした薄膜トランジスタを用いた。一方、比較のために、従来の薄膜トランジスタとして、ゲート幅を１０μｍ、ゲート長を５μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍとしたＬＤＤ構造の薄膜トランジスタを用いた。
Next, the results of measuring the source / drain breakdown voltage of the above-described thin film transistor T will be described. In the measurement, the gate width is 10 μm, the effective gate length is 5 μm, the length of the
測定に際して、ゲートを接地し、ソース・ドレイン間に電圧を印加してドレイン電流を測定した。そして、ドレイン電流が０．１μＡとなるときのドレイン電圧をソース・ドレイン耐圧と定義した。図１０に、ソース・ドレイン耐圧の測定結果を示す。図１０に示すように、実施の形態１に係る薄膜トランジスタのソース・ドレイン耐圧は、従来のＬＤＤ構造の薄膜トランジスタと比べてより高いソース・ドレイン耐圧を達成できることが確認された。 In the measurement, the gate was grounded, a voltage was applied between the source and the drain, and the drain current was measured. The drain voltage when the drain current was 0.1 μA was defined as the source / drain breakdown voltage. FIG. 10 shows the measurement results of the source / drain breakdown voltage. As shown in FIG. 10, it was confirmed that the source / drain breakdown voltage of the thin film transistor according to the first embodiment can be higher than that of the conventional LDD structure thin film transistor.
次に、ＯＮ電流を測定した結果について説明する。測定に際して、ソースを接地して、ゲートに８Ｖを、ドレインに５Ｖをそれぞれ印加した。そして、このとき測定されるドレイン電流をＯＮ電流とした。そのＯＮ電流の測定結果を図１１に示す。図１１に示すように、実施の形態１に係る薄膜トランジスタでは、ＬＤＤ領域として同じ長さを有する従来のＬＤＤ構造の薄膜トランジスタのＯＮ電流とほぼ同じＯＮ電流が得られることが確認された。 Next, the result of measuring the ON current will be described. In the measurement, the source was grounded, 8V was applied to the gate, and 5V was applied to the drain. The drain current measured at this time was defined as the ON current. The measurement result of the ON current is shown in FIG. As shown in FIG. 11, in the thin film transistor according to the first embodiment, it was confirmed that the ON current substantially the same as the ON current of the conventional LDD structure thin film transistor having the same length as the LDD region was obtained.
実施の形態２
ここでは、前述した半導体装置の製造方法の他の例について説明する。まず、前述した図２に示す工程と同様の工程を経て、図１２に示すように、多結晶シリコン膜４を覆うようにゲート絶縁膜５が形成される。次に、図１３に示すように、そのゲート絶縁膜５上にゲート電極を形成するための膜として、非晶質シリコン膜６と金属膜７が順次形成される。金属膜７として、たとえばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）等の金属、あるいはその合金が適用される。その金属膜５上に所定の写真製版処理を施すことにより、ゲート電極を形成するためのレジストパターン２１が形成される。
Here, another example of the semiconductor device manufacturing method described above will be described. First, the
次に、図１４に示すように、レジストパターン２１をマスクとして金属膜７にウエットエッチングを施して、レジストパターン２１の直下に位置する金属膜７の部分の側面を露出させ、その金属膜７の側面部分を後退（サイドエッチング）させることにより、金属膜７の幅Ｗ２が、レジストパターン２１の幅ＲＬよりも短くされる。この金属膜７の側面部分を後退させる量（長さ）は、エッチング時間により制御される。次に、この状態で、たとえばリン（Ｐ）イオンを注入することにより、多結晶シリコン膜４にレジストパターン２１の幅ＲＬに対応する間隔を隔ててソース領域となる不純物領域４ａｄと、ドレイン領域となる不純物領域４ａｅとが形成される。このとき、注入条件として、不純物領域４ａｄ，４ａｅの不純物濃度がたとえば１×１０20ａｔｏｍ/ｃｍ3以上なるようにドーズ量、加速エネルギ等が設定される。その後、レジストパターン２１が除去される。
Next, as shown in FIG. 14, wet etching is performed on the
次に、熱アニール処理を施して、金属膜７と非晶質シリコン膜６との界面とその近傍に位置する金属膜７中の金属と非晶質シリコン膜６中のシリコンとを反応させることにより、図１５に示すように、金属シリサイド膜８が形成される。このとき、反応は金属膜７が位置する部分から金属膜７が位置していない領域に向かって進む。これにより、その金属シリサイド膜８の幅Ｗ１は、レンジストパターン２１の幅ＲＬよりも短く、金属膜７の幅Ｗ２よりも長くされる。この金属シリサイド化においては、図１５に示すように、金属シリサイド膜８とゲート絶縁膜５との間に非晶質シリコン膜６の部分を残すようにして金属シリサイド膜８を形成してもよい。また、金属膜７の直下およびその近傍に位置する非晶質シリコン膜６の部分を、その上面からゲート絶縁膜５に接する下面に至るまで金属シリサイド膜にしてもよい。
Next, a thermal annealing process is performed to react the metal in the
なお、この熱処理としては、たとえばＹＡＧレーザを用いてガラス基板１の裏面からレーザ光を照射するようにしてもよい。また、非晶質シリコン膜６の厚さと金属シリサイド膜８の厚さは、熱処理時間や温度などの熱処理条件によって容易に制御される。
In addition, as this heat processing, you may make it irradiate a laser beam from the back surface of the
次に、金属膜７および金属シリサイド膜８をマスクとして、リン（Ｐ）イオンを注入することにより、多結晶シリコン膜４にＬＤＤ領域となる不純物領域４ａｆ，４ａｇと、ＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃとがそれぞれ形成される。
Next, phosphorus (P) ions are implanted using the
このとき、金属膜７が直上に形成されていない金属シリサイド膜８の部分の直下に位置する多結晶シリコン膜４の部分に不純物領域４ａｂ，４ａｃが形成される。不純物領域４ａｂと不純物領域４ａｃとは、金属膜７の幅Ｗ２に対応する間隔をもって隔てられる。そして、金属膜７および金属シリサイド膜８が直上に位置していない多結晶シリコン膜４の部分に不純物領域４ａｆ，４ａｇが形成される。不純物領域４ａｆと不純物領域４ａｇとは、金属シリサイド膜８の幅Ｗ１に対応する間隔をもって隔てられる。不純物領域４ａｂと不純物領域４ａｃとの間に位置する多結晶シリコン膜４の部分はチャネル領域４ａａとなる。
At this time, impurity regions 4ab and 4ac are formed in the portion of the
注入条件としては、不純物領域４ａｂ，４ａｃの不純物濃度が１×１０17ａｔｏｍ／ｃｍ3以上１×１０19ａｔｏｍ／ｃｍ3以下となり、不純物領域４ａｆ，４ａｇの不純物濃度が不純物領域４ａｂ，４ａｃの不純物濃度よりも高く、５×１０19ａｔｏｍ／ｃｍ3以下となるようにドーズ量、加速エネルギ等が設定される。 As the implantation conditions, the impurity concentration of the impurity regions 4ab and 4ac is 1 × 10 17 atoms / cm 3 or more and 1 × 10 19 atoms / cm 3 or less, and the impurity concentrations of the impurity regions 4af and 4ag are the impurities of the impurity regions 4ab and 4ac. The dose, acceleration energy, and the like are set so as to be higher than the concentration and 5 × 10 19 atoms / cm 3 or less.
次に、図１６に示すように、たとえばＣＦ4等のエッチングガスを使用してドライエッチングを施して、シリサイド化していない非晶質シリコン膜６の部分が除去されてゲート絶縁膜５の表面が露出する。このようにして、金属シリサイド膜８と非晶質シリコン膜６の部分によって下部電極６ａ，８ａが形成され、金属膜７の部分によって上部電極７ａが形成される。その下部電極６ａ，８ａと上部電極７ａとによってゲート電極９が構成されることになる。
Next, as shown in FIG. 16, for example, dry etching is performed using an etching gas such as CF 4 to remove the non-silicided
次に、図１７に示すように、ゲート電極９を覆うようにシリコン酸化膜からなる層間絶縁膜１０が形成される。次に、その層間絶縁膜１０に不純物領域４ａｄの表面を露出するコンタクトホール１０ａと、不純物領域４ａｅの表面を露出するコンタクトホール１０ｂが形成される。次に、コンタクトホール１０ａ，１０ｂを充填するように、ソース電極１１ａとドレイン電極１１ｂがそれぞれ形成される。以上のようにして薄膜トランジスタＴを備えた半導体装置の主要部分が形成される。
Next, as shown in FIG. 17, an
上述した半導体装置の製造方法によれば、ゲート電極９を形成するためのレジストパターン２１をマスクとしてソース領域４５およびドレイン領域４６が形成され、そのレジストパターン２１をマスクとして、まず、上部電極７ａが形成される。次に、熱処理により上部電極７ａ中の金属と非晶質シリコン膜６中のシリコンとを反応させることで、上部電極７ａに基づいて自己整合的に金属シリサイド膜８が形成される。そして、未反応の非晶質シリコン膜の部分を除去することによって下部電極６ａ，８ａが形成され、その下部電極６ａ，８ａと上部電極７ａを有するゲート電極９が形成される。さらに、そのゲート電極９をマスクとしてＧＯＬＤ領域４１，４２とＬＤＤ領域４３，４４が形成される。
According to the semiconductor device manufacturing method described above, the
このように、レジストパターン２１に基づいて、ソース領域４５、ドレイン領域４６および上部電極７ａが形成され、その上部電極７ａに基づいて金属シリサイド膜を含む下部電極６ａ，８ａが自己整合的に形成され、そして、その上部電極７ａと下部電極６ａ，８ａを含むゲート電極９をマスクとしてＧＯＬＤ領域４１，４２とＬＤＤ領域４３，４４が形成されることで、１つのレジストパターン２１に基づいて薄膜トランジスタが形成されることになる。
Thus, the
その結果、アライメントのずれに伴う薄膜トランジスタの特性のばらつきを抑制することができ、ＧＯＬＤ構造とＬＤＤ構造の双方の構造を有する薄膜トランジスタを、一つのマスクパターン（レジストパターン２１）に基づいて自己整合的に形成することができる。しかも、ＧＯＬＤ構造とＬＤＤ構造とを一つの工程において同時に形成することができて、工程の簡略化も図ることができる。 As a result, variation in characteristics of the thin film transistor due to misalignment can be suppressed, and the thin film transistor having both the GOLD structure and the LDD structure can be self-aligned based on one mask pattern (resist pattern 21). Can be formed. In addition, the GOLD structure and the LDD structure can be simultaneously formed in one process, and the process can be simplified.
実施の形態３
ここでは、薄膜トランジスタにおけるＧＯＬＤ領域の不純物濃度（上限値）について説明する。不純物濃度の範囲を求めるために、ＧＯＬＤ領域の不純物濃度を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍ、ゲート電極のチャネル長方向の長さを７μｍとして、実施の形態１において説明した方法と同様の方法により作製した。また、ＬＤＤ領域の不純物濃度をＧＯＬＤ領域の不純物濃度よりも２×１０19ａｔｏｍ／ｃｍ3高い値とした。
Here, the impurity concentration (upper limit value) of the GOLD region in the thin film transistor will be described. In order to determine the range of the impurity concentration, various thin film transistors in which the impurity concentration in the GOLD region was changed were manufactured and the electrical characteristics were evaluated. The gate width of the thin film transistor is 10 μm, the gate length is 5 μm, the length of the GOLD region in the channel length direction is 1 μm, the length of the LDD region in the channel length direction is 0.5 μm, and the length of the gate electrode in the channel length direction is 7 μm. As described above, it was manufactured by a method similar to the method described in
図１８に、ＧＯＬＤ領域の不純物濃度を変化させたときのソース・ドレイン耐圧のグラフを示す。図１８に示すように、ＧＯＬＤ領域の不純物濃度が１×１０19ａｔｏｍ／ｃｍ3よりも高くなると、ソース・ドレイン耐圧が下がる傾向が強くなっていることがわかる。このことにより、ＧＯＬＤ領域の不純物濃度を１×１０19ａｔｏｍ／ｃｍ3を超えないように設定することで、高いソース・ドレイン耐圧が得られることがわかる。 FIG. 18 shows a graph of the source / drain breakdown voltage when the impurity concentration in the GOLD region is changed. As shown in FIG. 18, it can be seen that when the impurity concentration in the GOLD region is higher than 1 × 10 19 atoms / cm 3 , the source / drain breakdown voltage tends to decrease. Thus, it can be seen that a high source / drain breakdown voltage can be obtained by setting the impurity concentration of the GOLD region so as not to exceed 1 × 10 19 atoms / cm 3 .
実施の形態４
ここでは、さらに、薄膜トランジスタにおけるＧＯＬＤ領域の不純物濃度（下限値）について説明する。不純物濃度の範囲を求めるために、ＧＯＬＤ領域の不純物濃度を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍ、ゲート電極のチャネル長方向の長さを７μｍとして、実施の形態１において説明した方法と同様の方法により作製した。また、ＬＤＤ領域の不純物濃度を１．５×１０18ａｔｏｍ／ｃｍ3とした。ＧＯＬＤ領域の注入量とＬＤＤ領域の注入量とは、実施の形態１の場合と同様に、ＳＩＭＳ測定により得られた注入量と不純物濃度との関係に基づいて設定される。
Here, the impurity concentration (lower limit value) of the GOLD region in the thin film transistor will be further described. In order to determine the range of the impurity concentration, various thin film transistors in which the impurity concentration in the GOLD region was changed were manufactured and the electrical characteristics were evaluated. The gate width of the thin film transistor is 10 μm, the gate length is 5 μm, the length of the GOLD region in the channel length direction is 1 μm, the length of the LDD region in the channel length direction is 0.5 μm, and the length of the gate electrode in the channel length direction is 7 μm. As described above, it was manufactured by a method similar to the method described in
図１９に、ＧＯＬＤ領域の不純物濃度を変化させたときのソース・ドレイン耐圧のグラフを示す。図１９に示すように、ＧＯＬＤ領域の不純物濃度が１×１０17ａｔｏｍ／ｃｍ3よりも低くなると、ソース・ドレイン耐圧が下がる傾向が強くなっていることがわかる。このことにより、ＧＯＬＤ領域の不純物濃度を１×１０17ａｔｏｍ／ｃｍ3よりも低くならないように設定することで、高いソース・ドレイン耐圧が得られることがわかる。 FIG. 19 shows a graph of source / drain breakdown voltage when the impurity concentration in the GOLD region is changed. As shown in FIG. 19, when the impurity concentration in the GOLD region is lower than 1 × 10 17 atoms / cm 3 , the source / drain breakdown voltage tends to decrease. Thus, it can be seen that a high source / drain breakdown voltage can be obtained by setting the impurity concentration of the GOLD region so as not to be lower than 1 × 10 17 atoms / cm 3 .
実施の形態５
ここでは、薄膜トランジスタにおけるＬＤＤ領域の不純物濃度について説明する。不純物濃度の範囲を求めるために、ＬＤＤ領域の不純物濃度を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍ、ゲート電極のチャネル長方向の長さを７μｍとして、実施の形態１において説明した方法と同様の方法により作製した。また、ＧＯＬＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とした。
Here, the impurity concentration of the LDD region in the thin film transistor will be described. In order to obtain the impurity concentration range, various thin film transistors having different impurity concentrations in the LDD region were fabricated and their electrical characteristics were evaluated. The gate width of the thin film transistor is 10 μm, the gate length is 5 μm, the length of the GOLD region in the channel length direction is 1 μm, the length of the LDD region in the channel length direction is 0.5 μm, and the length of the gate electrode in the channel length direction is 7 μm. As described above, it was manufactured by a method similar to the method described in
図２０に、ＬＤＤ領域の不純物濃度を変化させたときのソース・ドレイン耐圧のグラフを示す。図２０に示すように、ＬＤＤ領域の不純物濃度が５×１０19ａｔｏｍ／ｃｍ3よりも高くなると、ソース・ドレイン耐圧が下がる傾向が強くなっていることがわかる。このことにより、ＬＤＤ領域の不純物濃度を５×１０19ａｔｏｍ／ｃｍ3を超えないように設定することで、高いソース・ドレイン耐圧が得られることがわかる。 FIG. 20 shows a graph of the source / drain breakdown voltage when the impurity concentration in the LDD region is changed. As shown in FIG. 20, when the impurity concentration in the LDD region is higher than 5 × 10 19 atoms / cm 3 , it is understood that the source / drain breakdown voltage tends to decrease. Thus, it can be seen that a high source / drain breakdown voltage can be obtained by setting the impurity concentration of the LDD region so as not to exceed 5 × 10 19 atoms / cm 3 .
実施の形態６
ここでは、薄膜トランジスタにおけるＧＯＬＤ領域のチャネル長方向の長さについて説明する。ＧＯＬＤ領域のチャネル長方向の長さ（ＧＯＬＤ長）の範囲を求めるために、ＧＯＬＤ長を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍとし、また、ゲート電極のチャネル長方向の長さをＧＯＬＤ領域のチャネル長方向の長さに応じて変化させ、実施の形態１において説明した方法と同様の方法により作製した。また、ＧＯＬＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とし、ＬＤＤ領域の不純物濃度を１．５×１０18ａｔｏｍ／ｃｍ3とした。
Here, the length of the GOLD region in the thin film transistor in the channel length direction will be described. In order to obtain the range of the length of the GOLD region in the channel length direction (GOLD length), various thin film transistors having different GOLD lengths were manufactured and their electrical characteristics were evaluated. The gate width of the thin film transistor is 10 μm, the gate length is 5 μm, the length of the LDD region in the channel length direction is 0.5 μm, and the length of the gate electrode in the channel length direction is the length of the GOLD region in the channel length direction. The manufacturing method was changed according to the method described in the first embodiment. Further, the impurity concentration of the GOLD region was set to 5 × 10 17 atoms / cm 3, and the impurity concentration of the LDD region was set to 1.5 × 10 18 atoms / cm 3 .
図２１に、ＧＯＬＤ領域のＧＯＬＤ長を変化させたときのソース・ドレイン耐圧のグラフを示す。図２１に示すように、ＧＯＬＤ領域のチャネル長方向の長さが０．３μｍ以上になるとソース・ドレイン耐圧が上昇し、従来のＬＤＤ構造の薄膜トランジスタの場合よりもソース・ドレイン耐圧が改善されることがわかった。このことにより、ＧＯＬＤ領域のチャネル長方向の長さを０．３μｍ以上に設定することで、より高いソース・ドレイン耐圧が得られることがわかる。一方、ＧＯＬＤ長の上限値は、チャネル長からＧＯＬＤ長の２倍の値を差し引いた値（チャネル長−（ＧＯＬＤ長×２）：ＧＯＬＤ長上限値条件）が１μｍ以上になるように設定される。この要件を満たさない場合には、薄膜トランジスタのオフ電流が増加したりしきい値電圧が低下したりするなどの不具合が発生するからである。 FIG. 21 shows a graph of the source / drain breakdown voltage when the GOLD length of the GOLD region is changed. As shown in FIG. 21, when the length of the GOLD region in the channel length direction is 0.3 μm or more, the source / drain breakdown voltage increases, and the source / drain breakdown voltage is improved as compared with the conventional LDD structure thin film transistor. I understood. Thus, it can be seen that a higher source / drain breakdown voltage can be obtained by setting the length of the GOLD region in the channel length direction to 0.3 μm or more. On the other hand, the upper limit value of the GOLD length is set such that a value obtained by subtracting a value twice the GOLD length from the channel length (channel length− (GOLD length × 2): GOLD length upper limit condition) is 1 μm or more. . If this requirement is not satisfied, problems such as an increase in the off current of the thin film transistor and a decrease in the threshold voltage occur.
実施の形態７
ここでは、薄膜トランジスタにおけるＬＤＤ領域のチャネル長方向の長さについて説明する。ＬＤＤ領域のチャネル長方向の長さ（ＬＤＤ長）の範囲を求めるために、ＬＤＤ長を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを０．７μｍ、ゲート電極のチャネル長方向の長さを７μｍとして、実施の形態１において説明した方法と同様の方法により作製した。なお、ＧＯＬＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とし、ＬＤＤ領域の不純物濃度を１．５×１０18ａｔｏｍ／ｃｍ3とした。
Here, the length of the LDD region in the thin film transistor in the channel length direction will be described. In order to obtain the range of the length in the channel length direction (LDD length) of the LDD region, various thin film transistors having different LDD lengths were produced and their electrical characteristics were evaluated. The gate width of the thin film transistor is 10 μm, the gate length is 5 μm, the length of the GOLD region in the channel length direction is 0.7 μm, and the length of the gate electrode in the channel length direction is 7 μm. It was produced by the method. The impurity concentration in the GOLD region was set to 5 × 10 17 atoms / cm 3, and the impurity concentration in the LDD region was set to 1.5 × 10 18 atoms / cm 3 .
図２２に、ＬＤＤ領域のＬＤＤ長を変化させたときのソース・ドレイン耐圧のグラフを示す。図２２に示すように、ＬＤＤ領域のチャネル長方向の長さが０．３μｍ以上になるとソース・ドレイン耐圧が上昇し、従来のＬＤＤ構造の薄膜トランジスタの場合よりもソース・ドレイン耐圧が改善されることがわかった。このことにより、ＬＤＤ領域のチャネル長方向の長さを０．３μｍ以上に設定することで、より高いソース・ドレイン耐圧が得られることがわかる。 FIG. 22 shows a graph of the source / drain breakdown voltage when the LDD length of the LDD region is changed. As shown in FIG. 22, when the length of the LDD region in the channel length direction is 0.3 μm or more, the source / drain breakdown voltage increases, and the source / drain breakdown voltage is improved as compared with the conventional LDD structure thin film transistor. I understood. Thus, it can be seen that higher source / drain breakdown voltage can be obtained by setting the length of the LDD region in the channel length direction to 0.3 μm or more.
実施の形態８
ここでは、薄膜トランジスタにおけるＬＤＤ領域のチャネル長方向の長さ（ＬＤＤ長）とＯＮ電流との関係について説明する。ＯＮ電流のＬＤＤ長依存性を求めるために、ＬＤＤ長を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを０．５μｍ、ゲート電極のチャネル長方向の長さを７μｍとして、実施の形態１において説明した方法と同様の方法により作製した。なお、ＧＯＬＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とし、ＬＤＤ領域の不純物濃度を１．５×１０18ａｔｏｍ／ｃｍ3とした。
Here, the relationship between the length in the channel length direction (LDD length) of the LDD region in the thin film transistor and the ON current will be described. In order to determine the dependence of the ON current on the LDD length, various thin film transistors having different LDD lengths were fabricated and their electrical characteristics were evaluated. Similar to the method described in the first embodiment, the gate width of the thin film transistor is 10 μm, the gate length is 5 μm, the length of the GOLD region in the channel length direction is 0.5 μm, and the length of the gate electrode in the channel length direction is 7 μm. It was produced by the method. The impurity concentration in the GOLD region was set to 5 × 10 17 atoms / cm 3, and the impurity concentration in the LDD region was set to 1.5 × 10 18 atoms / cm 3 .
図２３に、ＬＤＤ領域のＬＤＤ長を変化させたときのＯＮ電流のグラフを示す。図２３に示すように、ＬＤＤ領域のチャネル長方向の長さが１．５μｍを超えるとＯＮ電流は低くなる傾向にあることがわかる。このことにより、ＬＤＤ領域のチャネル長方向の長さを１．５μｍ以下に設定することでＯＮ電流が低下するのを防止できることがわかる。 FIG. 23 shows a graph of the ON current when the LDD length of the LDD region is changed. As shown in FIG. 23, it can be seen that the ON current tends to decrease when the length of the LDD region in the channel length direction exceeds 1.5 μm. This shows that the ON current can be prevented from decreasing by setting the length of the LDD region in the channel length direction to 1.5 μm or less.
実施の形態９
ここでは、薄膜トランジスタにおけるＧＯＬＤ領域のチャネル長方向の長さ（ＧＯＬＤ長）とＬＤＤ領域のチャネル長方向の長さ（ＬＤＤ長）との和と、ソース・ドレイン耐圧との関係について説明する。ソース・ドレイン耐圧のＧＯＬＤ長とＬＤＤ長との和の依存性を求めるために、ＧＯＬＤ長とＬＤＤ長との和を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。
Here, the relationship between the sum of the length of the GOLD region in the channel length direction (GOLD length) and the length of the LDD region in the channel length direction (LDD length) of the thin film transistor and the source / drain breakdown voltage will be described. In order to determine the dependency of the sum of the GOLD length and the LDD length on the source / drain breakdown voltage, various thin film transistors in which the sum of the GOLD length and the LDD length was changed were fabricated and their electrical characteristics were evaluated.
図２４に、ＧＯＬＤ長とＬＤＤ長との和を変化させたときのソース・ドレイン耐圧のグラフを示す。図２４に示すように、ＧＯＬＤ長とＬＤＤ長との和が０．８μｍ以上になるとソース・ドレイン耐圧が上昇し、従来のＬＤＤ構造の薄膜トランジスタの場合よりもソース・ドレイン耐圧が改善されることがわかった。このことにより、ＧＯＬＤ長とＬＤＤ長との和を０．８μｍ以上に設定することで、より高いソース・ドレイン耐圧が得られることがわかる。 FIG. 24 shows a graph of the source / drain breakdown voltage when the sum of the GOLD length and the LDD length is changed. As shown in FIG. 24, when the sum of the GOLD length and the LDD length becomes 0.8 μm or more, the source / drain breakdown voltage increases, and the source / drain breakdown voltage is improved as compared with the case of the conventional LDD structure thin film transistor. all right. Thus, it can be seen that a higher source / drain breakdown voltage can be obtained by setting the sum of the GOLD length and the LDD length to 0.8 μm or more.
一方、ＧＯＬＤ長とＬＤＤ長との和の上限値は次のように見積もられる。まず、ＬＤＤ長の上限値は前述したＬＤＤ長とＯＮ電流との関係のグラフから求められる。そして、その求められたＬＤＤ長の上限値と、前述したＧＯＬＤ長の上限値条件によって見積もられるＧＯＬＤ長の上限値との和が、ＧＯＬＤ長とＬＤＤ長との和の上限値として見積もられる。 On the other hand, the upper limit value of the sum of the GOLD length and the LDD length is estimated as follows. First, the upper limit value of the LDD length is obtained from the above-described graph of the relationship between the LDD length and the ON current. Then, the sum of the obtained upper limit value of the LDD length and the upper limit value of the GOLD length estimated by the above-described upper limit value condition of the GOLD length is estimated as the upper limit value of the sum of the GOLD length and the LDD length.
なお、上述した各薄膜トランジスタでは、一つのゲート電極を備えた薄膜トランジスタを例に挙げて説明したが、この他に、たとえば図２５に示すように、ドレイン領域とソース領域との間に２つのゲート電極を備えたデュアルゲート構造の薄膜トランジスタであってもよい。また、３以上のゲート電極を備えた薄膜トランジスタであってもよい。 In each of the thin film transistors described above, the thin film transistor provided with one gate electrode has been described as an example. In addition, for example, as shown in FIG. 25, two gate electrodes are provided between the drain region and the source region. It may be a thin film transistor having a dual gate structure. A thin film transistor including three or more gate electrodes may be used.
また、上述した各半導体装置における薄膜トランジスタのゲート電極として、金属シリサイド膜８を含む下部電極８ａと、金属膜７からなる上部電極７ａとを備えたゲート電極９を例に挙げて説明した。この他に、互いにエッチング特性の異なる導電性膜を形成し、所定のレジストパターンをマスクとして導電性膜にエッチングを施すことにより、自己整合的に第１の幅Ｗ１を有する下部電極とその第１の幅Ｗ１よりも短い第２の幅を有する上部電極を備えたゲート電極を形成することができるとともに、そのようなゲート電極をマスクとしてＬＤＤ領域およびＧＯＬＤ領域を自己整合的に形成することができる。
Further, the
なお、今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。 The embodiment disclosed this time is an example, and the present invention is not limited to this. The present invention is defined by the terms of the claims, rather than the scope described above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１ ガラス基板、２ シリコン窒化膜、３ シリコン酸化膜、４ 多結晶シリコン膜、４ａａ，４ａｂ，４ａｃ，４ａｄ，４ａｅ，４ａｆ，４ａｇ 不純物領域、５ ゲート絶縁膜、６ 非晶質シリコン膜、７ 金属膜、８ 金属シリサイド膜、９ ゲート電極、１０ 層間絶縁膜、１０ａ，１０ｂ コンタクトホール、１１ａ ソース電極、１１ｂ ドレイン電極、４０ チャネル領域、４１，４２ ＧＯＬＤ領域、４３，４４ ＬＤＤ領域、４５ ソース領域、４６ ドレイン領域。 1 glass substrate, 2 silicon nitride film, 3 silicon oxide film, 4 polycrystalline silicon film, 4aa, 4ab, 4ac, 4ad, 4ae, 4af, 4ag impurity region, 5 gate insulating film, 6 amorphous silicon film, 7 metal Film, 8 metal silicide film, 9 gate electrode, 10 interlayer insulating film, 10a, 10b contact hole, 11a source electrode, 11b drain electrode, 40 channel region, 41, 42 GOLD region, 43, 44 LDD region, 45 source region, 46 Drain region.
Claims (6)
前記半導体素子は、
チャネル長方向に所定の幅を有するマスク部材をマスクとして、互いにエッチング特性が異なる導電性膜にエッチングを施すことにより自己整合的に形成され、チャネル長方向に前記所定の幅よりも短い第１の幅をもって対向する側部を有する下部電極および前記第１の幅よりも短い第２の幅をもって対向する側部を有する上部電極を有する電極と、
前記所定の幅を有する前記マスク部材をマスクとして、前記半導体層に所定導電型の不純物を注入することにより形成され、第１不純物濃度をそれぞれ有する第１不純物領域および第２不純物領域と、
前記電極をマスクとして、前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体層の部分に所定導電型の不純物を注入することにより形成され、前記第１不純物濃度よりも低い第２不純物濃度をそれぞれ有する第３不純物領域および第４不純物領域ならびに前記第２不純物濃度よりも低い第３不純物濃度をそれぞれ有する第５不純物領域および第６不純物領域と、
前記第５不純物領域と前記第６不純物領域とによって挟まれた前記半導体層の部分に前記第５不純物領域と前記第６不純物領域とに接するように形成され、前記第３不純物濃度よりも低い第４不純物濃度を有し、所定のチャネル長を有するチャネル領域と
を含むトランジスタを備え、
前記トランジスタでは、
前記電極と前記半導体層との間に前記絶縁膜が形成され、
前記導電性膜は、非晶質シリコン膜およびポリシリコン膜のいずれかの膜、前記いずれかの膜の上に形成された金属シリサイド膜および前記金属シリサイド膜の上に形成された金属膜を含み、
前記電極の前記下部電極は、非晶質シリコン膜およびポリシリコン膜の前記いずれかの膜および前記金属シリサイド膜から形成され、
前記電極の前記上部電極は前記金属膜から形成され、
前記下部電極は、前記第５不純物領域の全体、前記第６不純物領域の全体および前記チャネル領域と対向してオーバラップし、前記第１不純物領域の全体、前記第２不純物領域
の全体、前記第３不純物領域の全体および前記第４不純物領域の全体とは対向せずオーバラップしないように形成され、
前記第１不純物領域および前記第２不純物領域の導電型と、前記第３不純物領域、前記第４不純物領域、前記第５不純物領域および前記第６不純物領域の導電型とは同じ導電型であり、
前記第５不純物領域は、前記下部電極のうち前記上部電極によって覆われていないチャネル長方向の一方の側に位置する部分の直下に位置する前記半導体層の部分に形成され、
前記第６不純物領域は、前記下部電極のうち前記上部電極によって覆われていないチャネル長方向の他方の側に位置する部分の直下に位置する前記半導体層の部分に形成され、
前記第３不純物領域のチャネル長方向の長さと、前記第４不純物領域のチャネル長方向の長さとは同じ長さであり、
前記第５不純物領域のチャネル長方向の長さと、前記第６不純物領域のチャネル長方向の長さとは同じ長さであり、
前記第１不純物領域および前記第２不純物領域の前記第１不純物濃度はチャネル長方向で一定であり、
前記第３不純物領域および前記第４不純物領域の前記第２不純物濃度はチャネル長方向で一定であり、
前記第５不純物領域および前記第６不純物領域の前記第３不純物濃度はチャネル長方向で一定である、半導体装置。 A semiconductor device including a semiconductor element having a semiconductor layer, an insulating film, and an electrode and formed on a predetermined substrate,
The semiconductor element is
Using a mask member having a predetermined width in the channel length direction as a mask, the first conductive film is formed in a self-aligned manner by etching conductive films having different etching characteristics, and the first length shorter than the predetermined width in the channel length direction. An electrode having a lower electrode having opposite sides with a width and an upper electrode having opposite sides with a second width shorter than the first width;
A first impurity region and a second impurity region each having a first impurity concentration formed by implanting impurities of a predetermined conductivity type into the semiconductor layer using the mask member having the predetermined width as a mask;
Using the electrode as a mask, it is formed by implanting an impurity of a predetermined conductivity type into the portion of the semiconductor layer located between the first impurity region and the second impurity region, and is lower than the first impurity concentration A third impurity region and a fourth impurity region each having a second impurity concentration, and a fifth impurity region and a sixth impurity region each having a third impurity concentration lower than the second impurity concentration;
A portion of the semiconductor layer sandwiched between the fifth impurity region and the sixth impurity region is formed so as to be in contact with the fifth impurity region and the sixth impurity region, and has a lower concentration than the third impurity concentration. A transistor including a channel region having a four impurity concentration and a predetermined channel length;
In the transistor,
The insulating film is formed between the electrode and the semiconductor layer;
The conductive film includes any one of an amorphous silicon film and a polysilicon film, a metal silicide film formed on any of the films, and a metal film formed on the metal silicide film. ,
The lower electrode of the electrode is formed from any one of the amorphous silicon film and the polysilicon film and the metal silicide film,
The upper electrode of the electrode is formed from the metal film;
The lower electrode overlaps the entire fifth impurity region, the entire sixth impurity region, and the channel region, and overlaps the entire first impurity region, the entire second impurity region, and the first impurity region. The whole of the three impurity regions and the whole of the fourth impurity region are not opposed and do not overlap,
The conductivity types of the first impurity region and the second impurity region are the same as the conductivity types of the third impurity region, the fourth impurity region, the fifth impurity region, and the sixth impurity region,
The fifth impurity region is formed in a portion of the semiconductor layer located immediately below a portion of the lower electrode that is not covered by the upper electrode and is located on one side in the channel length direction;
The sixth impurity region is formed in a portion of the semiconductor layer located immediately below a portion of the lower electrode that is not covered by the upper electrode and located on the other side in the channel length direction,
The length of the third impurity region in the channel length direction and the length of the fourth impurity region in the channel length direction are the same length,
The length of the fifth impurity region in the channel length direction and the length of the sixth impurity region in the channel length direction are the same length,
The first impurity concentration of the first impurity region and the second impurity region is constant in the channel length direction;
The second impurity concentration of the third impurity region and the fourth impurity region is constant in the channel length direction,
The semiconductor device, wherein the third impurity concentration of the fifth impurity region and the sixth impurity region is constant in the channel length direction.
前記半導体層を覆うように前記基板上に絶縁膜を形成する工程と、
前記絶縁膜上にそれぞれ電極となり互いにエッチング特性の異なる所定のシリコンからなる膜および所定の金属膜を順次形成する工程と、
前記金属膜中の金属と前記シリコンからなる膜中のシリコンとを反応させることにより、下部電極となる金属シリサイド膜を形成するための所定の熱処理を施す工程と、
前記所定の熱処理を施した後、前記金属膜上にチャネル長方向に所定の幅を有するマスク部材を形成する工程と、
前記マスク部材をマスクとして前記金属膜の部分を除去することにより、前記所定の幅よりも短い幅をもって対向する側部を有する、前記金属膜の部分からなる上部電極を形成する工程と、
前記マスク部材を残した状態で、前記金属シリサイド膜および前記シリコンからなる膜に所定のエッチングを施して、前記所定の幅よりも短く前記上部電極の幅よりも長い幅をもって対向する側部を有する、前記シリコンからなる膜および前記金属シリサイド膜の部分からなる下部電極を形成することにより、前記下部電極および前記上部電極を含む電極を形成する工程と、
前記マスク部材をマスクとして前記半導体層に所定の不純物を導入することにより、互いに前記所定の幅に対応する間隔を隔ててチャネル長方向に一定の第１の不純物濃度をそれぞれ有する第１不純物領域および第２不純物領域を形成する工程と、
前記下部電極および前記上部電極を含む前記電極をマスクとして前記半導体層に所定の不純物を導入することにより、前記第１不純物領域と前記第２不純物領域との間に、前記下部電極の幅に対応する間隔を隔てて前記第１の不純物濃度よりも低くチャネル長方向に一定の第２の不純物濃度をそれぞれ有する第３不純物領域および第４不純物領域を形成す
るとともに、前記電極の直下に位置する前記半導体層の部分の領域に、前記上部電極の幅に対応する間隔を隔てて前記第２の不純物濃度よりも低くチャネル長方向に一定の第３の不純物濃度をそれぞれ有する第５不純物領域および第６不純物領域を形成する工程と
を備え、
前記第１不純物領域および前記第２不純物領域を形成する工程と、前記第３不純物領域、前記第４不純物領域、前記第５不純物領域および前記第６不純物領域を形成する工程では、前記第１不純物領域および前記第２不純物領域の導電型と、前記第３不純物領域、前記第４不純物領域、前記第５不純物領域および前記第６不純物領域の導電型とは同じ導電型とされ、
前記第３不純物領域〜前記第６不純物領域を形成する工程では、マスクとなる前記電極を、前記マスク部材をマスクとして前記金属膜、前記金属シリサイド膜および前記シリコンからなる膜にエッチングを施すことによって形成することで、前記第３不純物領域のチャネル長方向の長さと、前記第４不純物領域のチャネル長方向の長さとが同じ長さにされるとともに、前記第５不純物領域のチャネル長方向の長さと、前記第６不純物領域のチャネル長方向の長さとが同じ長さにされた、半導体装置の製造方法。 Forming a semiconductor layer on a substrate having a main surface;
Forming an insulating film on the substrate so as to cover the semiconductor layer;
A step of sequentially forming a predetermined silicon film and a predetermined metal film, each of which serves as an electrode on the insulating film and has different etching characteristics;
Applying a predetermined heat treatment to form a metal silicide film to be a lower electrode by reacting a metal in the metal film with silicon in the silicon film; and
After performing the predetermined heat treatment, forming a mask member having a predetermined width in the channel length direction on the metal film;
Removing the metal film portion using the mask member as a mask to form an upper electrode made of the metal film portion having opposing side portions with a width shorter than the predetermined width; and
With the mask member left, the metal silicide film and the film made of silicon are subjected to predetermined etching, and have side portions facing each other with a width shorter than the predetermined width and longer than the width of the upper electrode. Forming an electrode including the lower electrode and the upper electrode by forming a lower electrode made of the silicon film and the metal silicide film.
By introducing predetermined impurities into the semiconductor layer using the mask member as a mask, a first impurity region having a constant first impurity concentration in the channel length direction and spaced apart from each other by an interval corresponding to the predetermined width; Forming a second impurity region;
By introducing a predetermined impurity into the semiconductor layer using the electrode including the lower electrode and the upper electrode as a mask, it corresponds to the width of the lower electrode between the first impurity region and the second impurity region. Forming a third impurity region and a fourth impurity region each having a constant second impurity concentration lower than the first impurity concentration in the channel length direction with an interval of the first impurity concentration, and being located immediately below the electrode A fifth impurity region and a sixth impurity region each having a third impurity concentration that is lower than the second impurity concentration and constant in the channel length direction with an interval corresponding to the width of the upper electrode in the region of the semiconductor layer portion. A step of forming an impurity region,
In the step of forming the first impurity region and the second impurity region, and the step of forming the third impurity region, the fourth impurity region, the fifth impurity region, and the sixth impurity region, the first impurity The conductivity type of the region and the second impurity region and the conductivity type of the third impurity region, the fourth impurity region, the fifth impurity region, and the sixth impurity region are the same conductivity type,
In the step of forming the third impurity region to the sixth impurity region, the electrode serving as a mask is etched into the metal film, the metal silicide film, and the silicon film using the mask member as a mask. By forming, the length of the third impurity region in the channel length direction and the length of the fourth impurity region in the channel length direction are the same, and the length of the fifth impurity region in the channel length direction And a method of manufacturing a semiconductor device , wherein the sixth impurity region has the same length in the channel length direction .
前記半導体層を覆うように前記基板上に絶縁膜を形成する工程と、
前記絶縁膜上にそれぞれ電極となり互いにエッチング特性の異なる所定のシリコンからなる膜および所定の金属膜を順次形成する工程と、
前記金属膜上にチャネル長方向に所定の幅を有するマスク部材を形成する工程と、
前記マスク部材をマスクとして前記金属膜の部分を除去することにより、前記所定の幅よりも短い幅をもって対向する側部を有する、前記金属膜の部分からなる上部電極を形成する工程と、
前記上部電極が形成された状態で、前記マスク部材をマスクとして前記半導体層に所定の不純物を導入することにより、互いに前記所定の幅に対応する間隔を隔ててチャネル長方向に一定の第１の不純物濃度をそれぞれ有する第１不純物領域および第２不純物領域を形成する工程と、
前記上部電極が形成された後、前記金属膜中の金属と前記シリコンからなる膜中のシリコンとを反応させることにより、前記所定の幅よりも短く前記上部電極の幅よりも長い、下部電極の一部となる金属シリサイド膜を形成するための所定の熱処理を施す工程と、
前記上部電極および前記金属シリサイド膜をマスクとして、前記半導体層に所定の不純物を導入することにより、前記第１不純物領域と前記第２不純物領域との間に、前記金属シリサイド膜の幅に対応する間隔を隔てて前記第１の不純物濃度よりも低くチャネル長方向に一定の第２の不純物濃度をそれぞれ有する第３不純物領域および第４不純物領域を形成するとともに、前記金属シリサイド膜の直下に位置する前記半導体層の部分の領域に、前記上部電極の幅に対応する間隔を隔てて前記第２の不純物濃度よりも低くチャネル長方向に一定の第３の不純物濃度をそれぞれ有する第５不純物領域および第６不純物領域を形成する工程と、
露出しているシリサイド化していない未反応の前記シリコンからなる膜を除去することにより、前記金属シリサイド膜および前記金属シリサイド膜の直下に残される前記シリコンからなる膜の部分により下部電極を形成する工程と
を備え、
前記第１不純物領域および前記第２不純物領域を形成する工程と、前記第３不純物領域、前記第４不純物領域、前記第５不純物領域および前記第６不純物領域を形成する工程では、前記第１不純物領域および前記第２不純物領域の導電型と、前記第３不純物領域、前記第４不純物領域、前記第５不純物領域および前記第６不純物領域の導電型とは同じ導電型とされ、
前記第３不純物領域〜前記第６不純物領域を形成する工程では、マスクとなる前記上部電極および前記金属シリサイド膜を、前記マスク部材をマスクとして前記金属膜にエッチングを施すことによって前記上部電極を形成し、前記上部電極が形成された状態で前記シリコンからなる膜中のシリコンと前記金属膜中の金属とを反応させることによって前記金属シリサイド膜を形成することで、前記第３不純物領域のチャネル長方向の長さと、前記第４不純物領域のチャネル長方向の長さとが同じ長さにされるとともに、前記第５不純物領域のチャネル長方向の長さと、前記第６不純物領域のチャネル長方向の長さとが同じ長さにされた、半導体装置の製造方法。 Forming a semiconductor layer on a substrate having a main surface;
Forming an insulating film on the substrate so as to cover the semiconductor layer;
A step of sequentially forming a predetermined silicon film and a predetermined metal film, each of which serves as an electrode on the insulating film and has different etching characteristics;
Forming a mask member having a predetermined width in the channel length direction on the metal film;
Removing the metal film portion using the mask member as a mask to form an upper electrode made of the metal film portion having opposing side portions with a width shorter than the predetermined width; and
In the state where the upper electrode is formed, by introducing a predetermined impurity into the semiconductor layer using the mask member as a mask, a first constant constant in the channel length direction with an interval corresponding to the predetermined width from each other. Forming a first impurity region and a second impurity region each having an impurity concentration;
After the upper electrode is formed, by reacting the metal in the metal film with the silicon in the film made of silicon, the lower electrode is shorter than the predetermined width and longer than the width of the upper electrode. Performing a predetermined heat treatment for forming a metal silicide film to be a part;
By introducing a predetermined impurity into the semiconductor layer using the upper electrode and the metal silicide film as a mask, the width of the metal silicide film corresponds to the width between the first impurity region and the second impurity region. A third impurity region and a fourth impurity region each having a constant second impurity concentration in the channel length direction lower than the first impurity concentration and spaced apart from each other are formed, and are located immediately below the metal silicide film. A fifth impurity region having a third impurity concentration lower than the second impurity concentration and having a constant third impurity concentration in the channel length direction at an interval corresponding to the width of the upper electrode is provided in a region of the semiconductor layer portion. Forming six impurity regions;
Removing the exposed unreacted silicon film that is not silicided to form a lower electrode by the metal silicide film and the portion of the silicon film that is left immediately below the metal silicide film; And
In the step of forming the first impurity region and the second impurity region, and the step of forming the third impurity region, the fourth impurity region, the fifth impurity region, and the sixth impurity region, the first impurity The conductivity type of the region and the second impurity region and the conductivity type of the third impurity region, the fourth impurity region, the fifth impurity region, and the sixth impurity region are the same conductivity type,
In the step of forming the third impurity region to the sixth impurity region, the upper electrode is formed by etching the upper electrode and the metal silicide film serving as a mask with the mask member as a mask. Then, the channel length of the third impurity region is formed by forming the metal silicide film by reacting silicon in the silicon film with the metal in the metal film in a state where the upper electrode is formed. The length in the channel length direction is the same as the length in the channel length direction of the fourth impurity region, the length in the channel length direction of the fifth impurity region, and the length in the channel length direction of the sixth impurity region. A method for manufacturing a semiconductor device, wherein
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