JP4946103B2 - Power converter - Google Patents
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Description
本発明は、複数個直列接続された自己消弧型半導体素子(以下素子という)によって構成される電力変換装置に関し、特に直列接続された素子のいずれかに短絡故障が発生した時にゲート駆動条件を変更することにより、装置を止めることなく運転を継続させる技術に関する。 The present invention relates to a power conversion device configured by a plurality of self-extinguishing semiconductor elements (hereinafter referred to as elements) connected in series, and in particular, when a short-circuit failure occurs in any of the elements connected in series, It is related with the technique which continues driving | running | working without stopping an apparatus by changing.
図5に、従来の技術を用いたインバータの回路構成例を示す。適用素子11〜14はIGBTであり、これを4個直列接続し、上アーム1と下アーム2を構成している。ここでの素子の直列数は、直流電圧Edcに対し、必要最小限としている。即ち、素子オフ時に、各素子に印加される直流電圧はEdc/4となるため、ターンオフ時のサージ電圧ΔVを考慮し、図6(a)のように素子印加電圧が定格電圧内となるように素子の直列数を設定している。ここで、4個の素子の中でIGBT11が破壊してコレクタ−エミッタ間が短絡状態になったと仮定する。この時、残り3個の素子、IGBT12〜14により直流電圧Edcが分担されるようになるため、1素子当りに印加される直流電圧は、Edc/3となり、正常時と比べると印加される直流電圧が増加する。
FIG. 5 shows a circuit configuration example of an inverter using a conventional technique. The
素子のスイッチング速度が同等であれば、サージ電圧の電圧増加分は図6(a)と同じとなり、図6(b)のように素子の耐圧を超えることになる。この結果、アームを構成する全素子が破壊されてしまい、装置の運転が継続できなくなる。図7に、継続運転を可能にした回路構成を示す。図5と比較すると、素子の直列数を4個から5個に増加させている。この時の1素子当たりのターンオフ波形を図8に示す。図6(a)と比較すると、正常時には1素子に印加される直流電圧分がEdc/5と小さくなるため、スパイク電圧(直流電圧分にサージ電圧を加えた素子への印加電圧)のピーク値が素子定格電圧に対して余裕があることが分かる。この状態でIGBT11が破壊して短絡状態となると、直流電圧分担は図6(a)と同じEdc/4となるため、スパイク電圧のピーク値は素子定格電圧を超えることはない。これにより、継続運転が可能である。 この方式の詳細については、特許文献1に記載されている。
上述のように、素子破壊が生じたことを考慮して、素子の直列数を予め増加しておくことでアームに素子破壊が発生した場合においても、残りの正常な素子により継続運転が可能であるが、余分な素子が必要となり、装置の大型化やコスト増加などが問題になる。
従って、本発明の課題は、必要最小限の素子数による直列接続によってアームを構成し、素子故障が発生した場合においても、継続運転を可能にすることにより、装置の小型化と低コスト化を図ることである。
As described above, in consideration of the occurrence of element destruction, it is possible to continue operation with the remaining normal elements even when element destruction occurs in the arm by increasing the number of elements in series. However, an extra element is required, which causes problems such as an increase in size and cost of the apparatus.
Therefore, an object of the present invention is to reduce the size and cost of the apparatus by configuring the arm by series connection with the minimum number of elements and enabling continuous operation even when an element failure occurs. It is to plan.
上述の課題を解決するため、第1の発明においては、アーム内で複数個直列接続された自己消弧型半導体素子と,前記各半導体素子に設けられたゲート駆動回路とからなる半導体スイッチ回路において,前記半導体素子のいずれかが破壊し,コレクタ−エミッタ間が短絡状態になった時,残りの正常な素子のターンオフ動作が遅くなるように,当該ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる。 In order to solve the above-mentioned problem, in a first invention, in a semiconductor switch circuit comprising a plurality of self-extinguishing semiconductor elements connected in series in an arm and a gate driving circuit provided in each of the semiconductor elements. Therefore, when one of the semiconductor devices is destroyed and the collector-emitter is short-circuited, the forward bias voltage and the reverse bias voltage of the gate drive circuit are set so that the turn-off operation of the remaining normal devices is delayed. Change one or both values.
第2の発明においては、アーム内で複数個直列接続された自己消弧型半導体素子と,前記各半導体素子に設けられたゲート駆動回路とからなる半導体スイッチ回路を直列接続した上下アームにおいて,前記上下アームのいずれかの半導体素子が破壊し,コレクタ−エミッタ間が短絡状態になった時,当該アームと対向のアームの半導体スイッチ回路の半導体素子のターンオン動作が遅くなるように,当該ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる。 In the second invention, in the upper and lower arms in which a plurality of self-extinguishing semiconductor elements connected in series in the arm and a semiconductor switch circuit composed of a gate drive circuit provided in each of the semiconductor elements are connected in series, When one of the semiconductor elements of the upper and lower arms is destroyed and the collector-emitter is short-circuited, the gate drive circuit is arranged so that the turn-on operation of the semiconductor element of the semiconductor switch circuit of the arm opposite to the arm is delayed. The value of one or both of the forward bias voltage and the reverse bias voltage is changed.
第3の発明においては、第1または第2の発明において、ゲート駆動回路の順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる手段は、電流制限特性を持たせた上下アーム共通の交流電源と、ゲート駆動回路内の順バイアス用半導体スイッチと逆バイアス用半導体スイッチを同時にオンさせ交流電源を過負荷にする手段とを備える。 In the third invention, in the first or second invention, the means for changing the value of one or both of the forward bias voltage and the reverse bias voltage of the gate drive circuit is common to the upper and lower arms having a current limiting characteristic. AC power supply and means for simultaneously turning on the forward bias semiconductor switch and the reverse bias semiconductor switch in the gate drive circuit to overload the AC power supply.
本発明では、複数個直列接続されたアーム内の素子のいずれかに短絡故障が発生した場合、残りの素子のゲート駆動条件や対向アームの素子の駆動条件を変更してサージ電圧を抑制するようにしているため、素子に印加されるスパイク電圧が素子の定格電圧以下に抑制され、装置の運転を継続可能となる。この結果、従来のように素子が破壊されたことを前提に余裕を持たせて直列素子数を決める必要がなくなり、装置の小型化と低コスト化が可能となる。 In the present invention, when a short circuit failure occurs in any of the elements in the arm connected in series, the surge voltage is suppressed by changing the gate driving conditions of the remaining elements and the driving conditions of the elements of the opposite arm. Therefore, the spike voltage applied to the element is suppressed below the rated voltage of the element, and the operation of the apparatus can be continued. As a result, it is no longer necessary to determine the number of series elements with a margin on the assumption that the elements have been destroyed as in the prior art, and the apparatus can be reduced in size and cost.
本発明の要点は、複数個直列接続したアーム内の素子のいずれかに短絡故障が発生した場合、残りの素子のゲート駆動条件や対向アームの素子の駆動条件を変更してサージ電圧を抑制するようにして、素子に印加されるスパイク電圧を素子の定格電圧以下に抑制し、運転を継続させるようにした点である。 The main point of the present invention is that, when a short circuit failure occurs in any of the elements in the plurality of arms connected in series, the surge voltage is suppressed by changing the gate driving conditions of the remaining elements and the driving conditions of the elements of the opposite arm. In this way, the spike voltage applied to the element is suppressed below the rated voltage of the element, and the operation is continued.
図1に,本発明の第1の実施例(全体構成)を示す。この回路は,2レベルインバータの一相分を構成しており,素子としてIGBT(11〜14)を4個直列接続している。ここでは,図5と同様,必要最小限の直列数としている。21〜24は各素子のゲート駆動回路,3は交流出力の駆動回路用AC電源であり,各ゲート駆動回路へ順バイアス用,逆バイアス用の電力を供給している。また,各素子のコレクタ−エミッタ間電圧を検出するため,各素子のコレクタは各ゲート駆動回路21〜24に各々抵抗31〜34を介して入力される。
FIG. 1 shows a first embodiment (overall configuration) of the present invention. This circuit constitutes one phase of a two-level inverter, and four IGBTs (11 to 14) are connected in series as elements. Here, as in FIG. 5, the minimum number of series is required. Reference numerals 21 to 24 denote gate drive circuits for the respective elements, and
図2に,ゲート駆動回路1素子分の詳細な構成図を示す。56が順バイアス用トランジスタ,57が逆バイアス用トランジスタで,入力信号Viがオン信号の時トランジスタ56がオン,オフ信号の時トランジスタ57がオンして,IGBT11のゲートにバイアス電圧を印加する。VFBとVRBは各々順バイアス電圧,逆バイアス電圧で,58、59は各々順バイアス用,逆バイアス用のゲート抵抗で、Rg(on)は抵抗58の抵抗値、Rg(off)は抵抗59の抵抗値である。54は各ゲート駆動回路と絶縁するためのトランス,55は整流回路で,AC電源から順バイアス電圧VFBと逆バイアス電圧VRBを生成している。ここで、P−M間にはコンデンサ60が、M−N間にはコンデンサ61が接続され、平滑された駆動用電源を得ている。電圧検出回路51は,IGBT11のコレクタ−エミッタ間電圧を検出して,基準値との比較によって電圧の有無を検出し,そのロジック信号を出力する回路,故障判別回路52は,電圧検出回路51からの信号と入力信号Viの関係から故障を検出し,この故障信号をパルス分配回路53に出力する回路である。また,パルス分配回路53では,正常時,入力信号に応じた信号をトランジスタ56,57へ出力し,故障判別回路52から素子故障の信号を受けた時には,トランジスタ56、57の両方をオンとする信号を出力させるようにする。
FIG. 2 shows a detailed configuration diagram for one element of the gate drive circuit. 56 is a forward bias transistor, 57 is a reverse bias transistor, the
図3に,各信号のタイムチャートを示す。ここでは,IGBT11がオフ時に素子破壊が発生してコレクタ−エミッタ間が短絡状態になったと仮定する。IGBT11が破壊すると,図3に示すように入力信号がオフにもかかわらず、電圧検出回路51から“電圧無し“の信号が出力される。入力信号ViとIGBT電圧VCE1との関係により,故障判別回路52によって故障と判断され,パルス分配回路53にこの信号が出力される。その後,パルス分配回路53からはトランジスタ56と57の両方をオンにする信号を出力する。この時,駆動用電源の出力(整流器55の出力)には,通常時に流れる電流と比較すると,非常に大きな電流Ipsが流れる。Ipsの最大値Ips(max)は,次式で表される。
FIG. 3 shows a time chart of each signal. Here, it is assumed that element breakdown occurs when the
Ips(max)=(VFB+VRB)/{Rg(on)+Rg(off)}
ここで,AC電源3の過電流制限レベルをIps(max)となるように設定し,この電流が流れた時にAC電源内において電流制限機能が働き,出力電圧が低下するようにする。これにより,図3に示すようにVFB,VRB共にレベルが低下する。
Ips (max) = (VFB + VRB) / {Rg (on) + Rg (off)}
Here, the overcurrent limit level of the
この時の正常素子のターンオフ波形を図4に示す。図4(a)が正常時,図4(b)が故障検出時の波形である。 図4(a)では,4つの素子で電圧を均等に分担しているため,1素子の波形は図に示すように,素子の最大印加電圧は,Edc/4+ΔVとなる。1素子が破壊して短絡状態となると,他の3素子で電圧を分担するため,直流印加電圧はEdc/3となり,図4(b)のように直流電圧の分担が増加する。その後,素子がターンオフする時,上記したように順バイアス電圧と逆バイアス電圧の差電圧ΔVBが減少する。これによって,ゲート電流が小さくなるため,ゲート抵抗を増加させた場合と等価な動作となる。即ち、ゲート電圧をVFBからVRBに緩やかに変化させる。その結果,ターンオフ動作が遅くなり,サージ電圧ΔVが抑制される。以上の動作により,正常素子が定格電圧を超えること無く,継続運転をすることができる。 The turn-off waveform of the normal element at this time is shown in FIG. FIG. 4A shows a waveform when normal, and FIG. 4B shows a waveform when a failure is detected. In FIG. 4A, since the voltage is equally shared by the four elements, the maximum applied voltage of the element is Edc / 4 + ΔV as shown in the figure for the waveform of one element. When one element breaks down and becomes short-circuited, the voltage is shared by the other three elements, so the DC applied voltage becomes Edc / 3, and the sharing of the DC voltage increases as shown in FIG. 4B. Thereafter, when the element is turned off, the difference voltage ΔVB between the forward bias voltage and the reverse bias voltage decreases as described above. As a result, the gate current is reduced, and the operation is equivalent to the case where the gate resistance is increased. That is, the gate voltage is gradually changed from VFB to VRB. As a result, the turn-off operation is delayed and the surge voltage ΔV is suppressed. With the above operation, the normal element can be continuously operated without exceeding the rated voltage.
上アームがオン状態で電流が並列接続された還流ダイオード(FWD)を流れているモードで、下アームIGBTがターンオンするとIGBT11〜14に内蔵されている還流ダイオード(FWD)が逆回復し,スパイク電圧が印加される。しかし,AC電源3が上・下アームに共通であれば,故障検出した時には上記の動作と同様に下アーム素子のターンオン動作が遅くなる。即ち、ゲート電圧をVRBからVFBに緩やかに変化させる。これより,還流ダイオード(FWD)の逆回復が緩やかになり、スパイク電圧が抑制され,継続運転を可能にできる。
When the lower arm IGBT is turned on in the mode in which the upper arm is turned on and the current flows through the parallel-connected free-wheeling diode (FWD), the free-wheeling diode (FWD) built in the
以上の説明のように、素子故障が発生した時、駆動用電源の電圧を低下させることにより、IGBTのゲートを充放電するスピード(ゲート電圧の時間変化率)が緩やかになり、結果としてIGBTターンオフ時のスパイク電圧と還流ダイオードの逆回復時のスパイク電圧が低減される。 As described above, when an element failure occurs, the speed of charging / discharging the gate of the IGBT (time change rate of the gate voltage) is reduced by reducing the voltage of the driving power supply, and as a result, the IGBT is turned off. The spike voltage at the time and the spike voltage at the reverse recovery of the freewheeling diode are reduced.
また、順バイアス電圧と逆バイアス電圧の一方または両方の値を変化させる手段としては、IGBTの故障情報を各ゲート駆動回路から上下アーム共通のAC電源へ送出し、AC電源の中で出力電圧の設定値を変更する方式でも実現可能である。 As means for changing one or both of the forward bias voltage and the reverse bias voltage, IGBT failure information is sent from each gate drive circuit to the AC power supply common to the upper and lower arms, and the output voltage of the AC power supply is changed. This can also be realized by changing the set value.
本発明は,自己消弧型半導体素子を複数個直列接続して構成する高圧大容量の変換装置、半導体式高圧遮断機などへの適用が可能である。 The present invention can be applied to a high-voltage and large-capacity conversion device configured by connecting a plurality of self-extinguishing semiconductor elements in series, a semiconductor high-voltage circuit breaker, and the like.
1・・・上アーム 2・・・下アーム 3・・・AC電源
4・・・直流電源 11〜15・・・IGBT
21〜24・・・ゲート駆動回路 31〜34、58、59・・・抵抗
51・・・電圧検出回路 52・・・故障判別回路
53・・・パルス分配回路 54・・・トランス 55・・・整流回路
56、57・・・トランジスタ 60、61・・・コンデンサ
DESCRIPTION OF
21-24 ... Gate drive circuit 31-34, 58, 59 ...
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