JP4945366B2 - 信号遅延回路およびこれを用いたパルス発生回路 - Google Patents
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Description
2…遅延時間制御回路
3,3a,3b…発振回路
4,4a,4b…ドライバ回路
5,5a,5b…レシーバ回路
6…信号伝送モジュール
7…演算システム
8…データ交換システム
9…パルス発生回路
30…PLL回路
40…伝送回路
60,61,62,63…回路基板
70a,70b…電算機
80a,80b…通信機
75,85…伝送媒体
91…クロック計数回路
92…パルス遅延回路
93…データ演算回路
94,96…遅延テーブル
95…遅延粗調整回路
101,102…インバータ回路
105…帰還抵抗
106,106a,106b…MOSトランジスタ
401,401a,401b…タイミング調整回路
601,602,603…信号伝送路。
Claims (11)
- 第1のインバータ回路と、該第1のインバータの出力端子に接続する第2のインバータ回路とを有してなる信号遅延回路において、
上記第2のインバータ回路の出力端子から該第2のインバータ回路の入力端子に至る帰還回路を備え、
該帰還回路の帰還量を制御することで上記第1のインバータ回路の遅延時間を調整することを特徴とする信号遅延回路。 - 請求項1記載の信号遅延回路において、
前記第1および第2のインバータ回路をCMOSトランジスタにて構成し、
前記帰還回路をMOSトランジスタにて構成し、
該帰還回路の帰還量は、該MOSトランジスタのゲート電圧を制御することで前記第1のインバータ回路の遅延時間を調整することを特徴とする信号遅延回路。 - 請求項1または2記載の信号遅延回路において、
前記帰還回路を制御する制御回路を備え、
該制御回路は、電源電圧の変動に応じて上記帰還回路の帰還量を調整し、当該信号遅延回路の遅延時間の変動を抑制することを特徴とする信号遅延回路。 - 信号遅延回路を複数個直列接続し、その出力を入力側に帰還させた構成の発振回路において、
上記各信号遅延回路は、それぞれ、第1のインバータ回路と、該第1のインバータの出力端子に接続する第2のインバータ回路と、上記第2のインバータ回路の出力端子から該第2のインバータ回路の入力端子に至る帰還回路を備え、
該帰還回路の帰還量を制御することで上記各信号遅延回路の遅延時間を調整し、当該発振回路の発振周波数を制御することを特徴とする発振回路。 - 請求項3記載の信号遅延回路において、
前記制御回路は、前記電源電圧に基づき発振周波数が変化する発振回路を有し、該発振周波数に応じて前記帰還回路の帰還量を調整するものであって、
該発振回路は、前記電源電圧により遅延時間の変化する第2の信号遅延回路からなり、該第2の信号遅延回路の出力を入力側に帰還させた構成とすることを特徴とする信号遅延回路。 - 出力するタイミングを調整して信号を送信するドライバ回路において、
送信のタイミングを調整するタイミング調整回路と、
該タイミング調整回路からの信号の遅延時間を調整する信号遅延回路を備え、
該信号遅延回路は、第1のインバータ回路と、該第1のインバータの出力端子に接続する第2のインバータ回路と、上記第2のインバータ回路の出力端子から該第2のインバータ回路の入力端子に至る帰還回路を有し、該帰還回路の帰還量を制御することで上記送信する信号の遅延時間を調整することを特徴とするドライバ回路。 - 請求項6記載のドライバ回路を複数系統備えたドライバ回路において、
各ドライバ回路における信号遅延回路の遅延時間を調整し、送信する複数系統の信号間の時間差を解消することを特徴とするドライバ回路。 - 回路基板上に実装したドライバ回路から、信号伝送路を経由して回路基板上に実装したレシーバ回路へ信号を伝送する信号伝送モジュールにおいて、
上記ドライバ回路は、送信する信号の遅延時間を調整する信号遅延回路を備え、
該信号遅延回路は、第1のインバータ回路と、該第1のインバータの出力端子に接続する第2のインバータ回路と、上記第2のインバータ回路の出力端子から該第2のインバータ回路の入力端子に至る帰還回路を有し、
該帰還回路の帰還量を制御することで上記信号伝送路における信号の遅延時間を調整することを特徴とする信号伝送モジュール。 - 複数の計算機を伝送媒体を介して接続し互いにデータ信号を送受信可能な演算システムにおいて、
各計算機は、演算部と、記憶部と、論理部と、データ信号を送信するドライバ回路と、データ信号を受信するレシーバ回路を備え、
上記ドライバ回路は、送信するデータ信号の遅延時間を調整する信号遅延回路を有し、
該信号遅延回路は、第1のインバータ回路と、該第1のインバータの出力端子に接続する第2のインバータ回路と、上記第2のインバータ回路の出力端子から該第2のインバータ回路の入力端子に至る帰還回路を有し、
該帰還回路の帰還量を制御することで上記伝送媒体における信号の遅延時間を調整することを特徴とする演算システム。 - 複数の通信機を伝送媒体を介して接続し互いにデータ信号を送受信可能なデータ交換システムにおいて、
各通信機は、外部ネットワークと接続される入出力部と、記憶部と、論理部と、データ信号を送信するドライバ回路と、データ信号を受信するレシーバ回路を備え、
上記ドライバ回路は、送信するデータ信号の遅延時間を調整する信号遅延回路を有し、
該信号遅延回路は、第1のインバータ回路と、該第1のインバータの出力端子に接続する第2のインバータ回路と、上記第2のインバータ回路の出力端子から該第2のインバータ回路の入力端子に至る帰還回路を有し、
該帰還回路の帰還量を制御することで上記伝送媒体における信号の遅延時間を調整することを特徴とするデータ交換システム。 - マスタクロックに同期してパルスを生成するパルス発生回路において、
該マスタクロックの整数倍を計数してパルスを発生させるクロック計数回路と、
上記パルスを所定時間遅延させて出力するパルス遅延回路と、
上記クロック計数回路の発生するパルスの周期と、上記パルス遅延回路の遅延時間を制御するためのデータを供給するデータ演算回路と、
上記パルス遅延回路の遅延量を記憶しておく遅延テーブルとを備え、
上記パルス遅延回路として請求項1ないし3のいずれか1項に記載の信号遅延回路を用いたことを特徴とするパルス発生回路。
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