JP4932644B2 - Image data processing device - Google Patents

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Description

データの間引き処理機能を備える画像データ処理装置に関する。   The present invention relates to an image data processing apparatus having a data thinning processing function.

現在、液晶表示装置等の平面表示装置が様々な電子機器に採用されており、これらの表示装置のパネルは多様なサイズを備えている。したがって、パネルに供給する画像データを処理する処理装置においては、用いる表示装置のパネルサイズ、特にその画素数が、外部より供給される映像信号等の画像データよりも少ない場合、画像データの間引き処理する必要がある。   Currently, flat display devices such as liquid crystal display devices are employed in various electronic devices, and panels of these display devices have various sizes. Therefore, in a processing device that processes image data supplied to a panel, if the panel size of the display device to be used, especially the number of pixels is smaller than that of image data such as a video signal supplied from the outside, image data thinning processing is performed. There is a need to.

このような間引き処理について、例えば、特許文献１等では、間引き率に応じたカウント数のカウンタを用い、入力される画像データの同期信号をカウントし、画素数に応じて出力データを選択することが開示されている。   With regard to such a thinning process, for example, in Patent Document 1 or the like, a counter having a count number corresponding to a thinning rate is used to count a synchronization signal of input image data, and output data is selected according to the number of pixels. Is disclosed.

このような処理により間引き処理は達成されるが、間引きの結果、表示品質を低下させないためには、採用する入力データの画素位置と、実際に間引いた後に出力する画素位置の差を考慮し、出力すべきデータを入力データから演算して補正をすることが考えられる。   Although thinning processing is achieved by such processing, in order not to reduce display quality as a result of thinning, in consideration of the difference between the pixel position of the input data to be adopted and the pixel position to be output after actual thinning, It is conceivable to perform correction by calculating data to be output from input data.

図５は、このような補正を行う間引き処理回路、図６はこのような間引き処理の方法を概念的に示している。間引き回路は、９進カウンタ４１０、デコーダ４１２、ラッチ回路４１４、演算回路４１６を備える。カウンタ４１０は、１サイクルを９クロックとして、０〜８をカウントを実行し、８までカウントすると、リセットされて再び０に戻る。０〜８までのカウント結果は、デコーダ４１２に供給される。   FIG. 5 conceptually shows a thinning processing circuit for performing such correction, and FIG. 6 conceptually shows such a thinning processing method. The thinning circuit includes a decimal counter 410, a decoder 412, a latch circuit 414, and an arithmetic circuit 416. The counter 410 counts 0 to 8 with 9 clocks per cycle, and when it counts to 8, it is reset and returns to 0 again. Count results from 0 to 8 are supplied to the decoder 412.

デコーダ４１２は、ＲＯＭを内蔵し、このＲＯＭ内に、行毎、Ｒ，Ｇ，Ｂ毎に、カウント値に応じた入力データの選択タイミングと、選択する入力データに対し、実画素位置に応じて入力データを補正演算するための補正係数とがテーブルとして記憶されている。カウンタ４１０から図６（ｃ）に示すようなカウント信号が順次供給されると、デコーダ４１２は、カウント値に応じ、ＲＯＭを参照し、対応する入力データの属する行毎、かつ、Ｒ，Ｇ，Ｂ毎に設定されているデータ選択信号（取込許可信号）ＢＥＮ、ＲＥＮ、ＧＥＮを作成し、これをラッチ回路４１４に出力する（図６の波形（ｄ）〜（ｉ）参照）。また、デコーダ４１２は、実画素位置に応じた補正係数をラッチ回路４１４に出力する。   The decoder 412 has a built-in ROM, and in this ROM, the input data selection timing corresponding to the count value for each row, R, G, and B, and the input data to be selected according to the actual pixel position. A correction coefficient for correcting the input data is stored as a table. When the count signal as shown in FIG. 6C is sequentially supplied from the counter 410, the decoder 412 refers to the ROM according to the count value, and for each row to which the corresponding input data belongs, and R, G, Data selection signals (take-in permission signals) BEN, REN, and GEN set for each B are generated and output to the latch circuit 414 (see waveforms (d) to (i) in FIG. 6). The decoder 412 outputs a correction coefficient corresponding to the actual pixel position to the latch circuit 414.

なお、図６（ｂ）に示すように、Ｒ，Ｇ，Ｂの同色画素が各行で互いにその位置がずれて配置（いわゆるデルタ配列）されているパネルを採用の場合、各行の１番目（１列目）の画素の存在位置は互いにずれている（図６（ｂ）の例では１．５画素分）。したがって、奇数行と偶数行で、Ｒ，Ｇ，Ｂ毎に、補正係数及びデータ選択信号の波形が個別に設定されている。   As shown in FIG. 6B, in the case of adopting a panel in which the same color pixels of R, G, B are shifted in each row (so-called delta arrangement), the first (1 The positions of the pixels in the (column) are shifted from each other (1.5 pixels in the example of FIG. 6B). Therefore, the correction coefficient and the waveform of the data selection signal are individually set for each of R, G, and B in the odd and even rows.

ここで、Ｒ，Ｇ，Ｂについてそれぞれ水平走査方向７２０画素の入力データ［ＩＴＵＲ６０１規格］をそれぞれ３２０画素［ＱＶＧＡ型パネル］に間引く場合を例にすると、補正係数は、以下の通りである。この場合、水平方向における間引き率は、４／９であり、図６（ｂ）において、この水平走査方向７２０画素の入力データの内、各行の先頭データＤ０に対応するパネルの画素位置を０とした場合、水平走査方向３２０画素のＢ画素の０番（０列）目［Ｂ０］は、偶数行では、実位置でも０位置であり、奇数行では１．１２５の位置となる。また、Ｒ画素の０番目［Ｒ０］は、奇数行では１．８７５の位置、偶数行では０．７５の位置となる。補正係数は、この入力データＤ０に対応する実位置を０としたときの相対位置を利用することができ、一例として、１行目のＢ０に関する補正係数は、相対位置１．１２５の小数点以下の数値「０．１２５」、同じく１行目のＲ０に関する補正係数は、相対位置１．８７５の小数点以下「０．８７５」をＲＯＭに格納する。   Here, for R, G, and B, the correction coefficient is as follows, taking as an example the case where the input data [ITUR601 standard] of 720 pixels in the horizontal scanning direction is thinned out to 320 pixels [QVGA type panel]. In this case, the thinning rate in the horizontal direction is 4/9. In FIG. 6B, among the input data of 720 pixels in the horizontal scanning direction, the pixel position of the panel corresponding to the head data D0 of each row is 0. In this case, the 0th (0th column) [B0] of the B pixel of 320 pixels in the horizontal scanning direction is the 0 position even in the actual position in the even-numbered row, and the position of 1.125 in the odd-numbered row. In addition, the 0th [R0] of the R pixel is at a position of 1.875 in the odd-numbered row and at a position of 0.75 in the even-numbered row. As the correction coefficient, the relative position when the actual position corresponding to the input data D0 is set to 0 can be used. As an example, the correction coefficient related to B0 in the first row is less than the decimal point of the relative position 1.125. The numerical value “0.125”, and the correction coefficient related to R0 in the first row stores “0.875” below the decimal point of the relative position 1.875 in the ROM.

デコーダ４１２は、１行目のＢ０画素を例に簡単に説明すると、カウンタ４１０からカウント値「１」が出力されると、図６（ｄ）に示すように入力データＤ１の出力期間中、その取込を許可するレベル（ここではＨレベル）となる波形のデータ選択信号ＢＥＮを出力する。また、補正係数として、「０．１２５」を出力する。ラッチ回路４１４は、データ選択信号ＢＥＮのＨレベル期間に入力データＤ１をラッチし、演算回路４１６にラッチした入力データＤ１が送られ、演算回路４１６は、ラッチ回路４１４を介して供給される上述の補正係数を利用して、入力データＤ１から位置が０．１２５ずれた実位置に適した画像データを演算し、これがパネルの対応する１行目のＢ０画素に供給する。他の色の画素及び他の行についても同様にＲＯＭにそれぞれ全て対応するテーブルが予め記憶されており、そのテーブルを参照することで画像データの間引きと補正を実行することができる。   The decoder 412 will be briefly described by taking the B0 pixel in the first row as an example. When the count value “1” is output from the counter 410, as shown in FIG. 6D, during the output period of the input data D1, A data selection signal BEN having a waveform at a level permitting the capture (here, H level) is output. Also, “0.125” is output as the correction coefficient. The latch circuit 414 latches the input data D1 during the H level period of the data selection signal BEN, the latched input data D1 is sent to the arithmetic circuit 416, and the arithmetic circuit 416 is supplied via the latch circuit 414 as described above. Using the correction coefficient, image data suitable for the actual position shifted by 0.125 from the input data D1 is calculated and supplied to the corresponding B0 pixel in the first row of the panel. Similarly, a table corresponding to each of the other color pixels and other rows is stored in advance in the ROM, and image data thinning and correction can be executed by referring to the tables.

特開２００６−８５０２１号公報JP 2006-85021 A

特許文献１に示すようなラッチ回路を用いて間引きを行えば、簡易な構成で確実に間引き処理を実行することが可能となるが、採用する画素データの示す位置と、これを出力する画素位置とが相対的に一致するとは限らず、一致しない場合には表示品質が低下する可能性がある。また、上述のような補正を行う間引き処理回路によれば、精度良く間引き処理をすることができる。   If thinning is performed using a latch circuit such as that disclosed in Patent Document 1, thinning processing can be reliably executed with a simple configuration. However, the position indicated by the pixel data to be employed and the pixel position where this is output Are not necessarily consistent with each other, and if they do not match, the display quality may be degraded. Further, according to the thinning processing circuit that performs the correction as described above, the thinning processing can be performed with high accuracy.

しかし、何れの処理においても、採用するパネルの画素数と、入力データの仕様（規格）等に応じたカウンタ回路を採用する必要があり、回路設計の簡略化のために共通の構成の処理回路で複数の多様なパネルに対応させるためには、予め処理回路に複数種類のカウントが可能なカウント回路が必要となってしまう。   However, in any processing, it is necessary to employ a counter circuit according to the number of pixels of the panel to be employed and the specification (standard) of input data, etc., and a processing circuit having a common configuration for simplifying circuit design Therefore, in order to cope with a plurality of various panels, a count circuit capable of counting a plurality of types is required in advance in the processing circuit.

さらに、間引き処理と共に補正を実行するためには、補正係数についても想定されるパネルの種類だけ全て記憶する必要があり、回路規模の増大が著しくなってしまう。   Furthermore, in order to execute correction together with the thinning-out process, it is necessary to store all of the assumed panel types for the correction coefficient, resulting in a significant increase in circuit scale.

本発明は、多様なパネルに適用可能であって簡易な構成で間引き処理を実行可能な画像データ処理装置を実現する。   The present invention realizes an image data processing apparatus that can be applied to various panels and that can perform thinning processing with a simple configuration.

本発明は、供給される入力画像データを間引き処理し、表示装置に供給するための画像データ処理装置であり、入力画素データの間隔値ＰＸを設定可能な入力画素間隔設定部と、出力画素データの間隔値ＰＹを設定可能な出力画素間隔設定部と、入力画像データの位置情報である入力位置カウント値Ｘmを、前記入力画素データの間隔値刻みでカウントする入力位置カウンタと、前記表示装置への出力画像データの位置情報である出力位置カウント値Ｙnを、前記出力画像データの間隔値刻みでカウントする出力位置カウンタと、前記入力位置カウンタの入力位置カウント値Ｘm及び前記出力位置カウンタの出力位置カウント値Ｙnに基づいて、前記入力画素データを出力画素データとして採用するための間引き制御信号を作成する間引き制御信号出力部と、を有し、前記入力位置カウンタは、前記入力画素間隔設定部からの間隔値ＰＸに、直前の入力位置カウント値Ｘm-1を加算して加算結果Ｘmを求め、所定のタイミングで該加算結果Ｘmを保持し、入力位置カウント値Ｘmとして出力し、前記出力位置カウンタは、前記出力画素間隔設定部からの間隔値ＰＹに、直前の出力画素データカウント値Ｙnを加算して加算結果を求め、前記間引き制御信号の出力に応じて、保持値を前記加算値に更新し、該加算値を出力位置カウント値Ｙn+1として出力し、前記間引き制御信号作成部は、前記出力位置カウンタからの出力位置カウント値Ｙnが、前記入力位置カウンタからの入力位置カウント値ＸmとＸm+1との間の場合に、前記間引き制御信号を出力する。 The present invention is an image data processing device for performing thinning processing on supplied input image data and supplying it to a display device, an input pixel interval setting unit capable of setting an interval value PX of input pixel data, and output pixel data and spacing value PY a configurable output pixel interval setting unit, an input position count value X m is the position information of the input image data, an input position counter for counting an interval value increments of the input pixel data, said display device An output position counter that counts an output position count value Y n that is position information of output image data to the output image data in increments of interval values, an input position count value X m of the input position counter, and the output position counter based on the output position count value Y n, decimation control to create a thinning control signals for employing the input pixel data as output pixel data Has a signal output portion, the input position counter, the interval value PX from the input pixel interval setting unit adds the input position count value X m-1 of the immediately preceding addition result sought X m, a predetermined and at the timing holding the addition result X m, and outputs as the input position count value X m, the output position counter, the interval value PY from the output pixel spacing setting section, immediately preceding output pixel data count value Y n Is added to obtain the addition result, and the holding value is updated to the addition value according to the output of the decimation control signal, and the addition value is output as the output position count value Y n + 1 to generate the decimation control signal The unit outputs the thinning control signal when the output position count value Y n from the output position counter is between the input position count values X m and X m + 1 from the input position counter.

本発明の他の態様では、上記画像データ処理装置において、前記出力位置カウンタは、前記間引き制御信号に応じて採用される出力画素データを補正するための間引き係数信号として、前記間引き制御信号の出力時における前記出力位置カウント値Ｙnに基づいた信号を出力する。 In another aspect of the present invention, in the image data processing device, the output position counter outputs the decimation control signal as a decimation coefficient signal for correcting output pixel data adopted according to the decimation control signal. A signal based on the output position count value Y n at the time is output.

本発明の他の態様では、上記画像データ処理装置において、前記出力位置カウンタに対し、前記表示装置の画素位置に応じて前記出力位置カウント値の初期値を設定する初期値設定部を有する。   In another aspect of the present invention, the image data processing apparatus includes an initial value setting unit that sets an initial value of the output position count value in accordance with a pixel position of the display device with respect to the output position counter.

本発明の他の態様では、上記画像データ処理装置において、前記出力位置カウンタは、カラー表示のために画素に割り当てられた色毎に複数系列設けられ、系列毎に、前記出力位置カウント値の初期値を設定する初期値設定部が設けられ、該初期値設定部には、前記表示装置の対応色の先頭画素位置に応じて、初期値が設定される。   In another aspect of the present invention, in the image data processing device, the output position counter is provided in a plurality of series for each color assigned to a pixel for color display, and the initial output position count value is set for each series. An initial value setting unit for setting a value is provided, and an initial value is set in the initial value setting unit in accordance with the top pixel position of the corresponding color of the display device.

本発明の他の態様では、上記画像データ処理装置において、前記入力位置カウンタは、前記入力画素間隔設定部からの間隔値ＰＸに、直前の入力位置カウント値Ｘm-1を加算して加算結果Ｘmを得る入力カウント加算部と、供給される前記入力カウント加算部からの加算結果Ｘmを所定タイミングで保持し、入力位置カウント値Ｘmとして出力する入力位置カウント保持部と、を備え、前記出力位置カウンタは、前記出力画素間隔設定部からの間隔値ＰＹに、直前の出力位置カウント値Ｙnを加算して加算結果Ｙn+1を得る出力カウント加算部と、前記間引き制御信号に応じて、前記出力カウント加算部からの出力と、前記直前の出力位置カウント値のいずれかを選択的に出力するセレクタと、前記セレクタから供給される前記直前の出力位置カウント値Ｙn又は前記加算結果Ｙn+1を保持し、出力する出力位置カウント保持部と、を備える。 In another aspect of the present invention, in the image data processing device, the input position counter adds an immediately preceding input position count value X m-1 to an interval value PX from the input pixel interval setting unit, and adds the result. An input count addition unit that obtains X m, and an input position count holding unit that holds the addition result X m supplied from the input count addition unit at a predetermined timing and outputs it as an input position count value X m , The output position counter adds an immediately preceding output position count value Y n to the interval value PY from the output pixel interval setting unit to obtain an addition result Y n + 1 , and the decimation control signal In response, a selector that selectively outputs one of the output from the output count adder and the immediately preceding output position count value, and the immediately preceding output position count supplied from the selector. An output position count holding unit that holds and outputs the output value Y n or the addition result Y n + 1 .

本発明の他の態様では、上記画像データ処理装置において、前記セレクタは、前記間引き制御信号に応じて出力が切り替わり、前記間引き制御信号の非出力時は、前記出力位置カウント保持部は、前記直前の出力位置カウント値Ｙｎを保持して出力し、前記間引き制御信号が出力されると、前記出力カウント加算部からの新たな加算結果Ｙn+1を保持して出力する。 In another aspect of the present invention, in the image data processing device, the selector switches output according to the decimation control signal, and when the decimation control signal is not output, the output position count holding unit When the output position count value Yn is held and outputted, and the decimation control signal is outputted, the new addition result Y n + 1 from the output count adder is held and outputted.

本発明では、入力画素データ及び出力画素データの位置情報を、入出力画素数に応じて決まる比で管理するための所定クロックの回数ではなく、それぞれ入力画素間隔値及び出力画素間隔値を数値として設定し、入力位置カウント値及び出力位置カウント値を対応する画素間隔値刻みでカウントしていく。   In the present invention, the position information of the input pixel data and the output pixel data is not the number of predetermined clocks for managing the position information according to the number of input / output pixels, but the input pixel interval value and the output pixel interval value are numerical values, respectively. The input position count value and the output position count value are counted in increments of the corresponding pixel interval value.

入力データの仕様、出力先の表示装置の仕様（画素数、画素レイアウト等）に応じて間引き比率が様々な値になる場合であっても、入力画素データ及び出力画素データの間隔値を相対的な数値で設定すれば、間引き制御信号を作成することができる。また、表示装置の画素位置に応じて出力位置カウント値の初期値を設定すれば、行毎に画素位置の異なる配列の表示装置のための間引き処理も実行することができる。   Even when the decimation ratio varies depending on the specifications of the input data and the display device of the output destination (number of pixels, pixel layout, etc.), the relative interval values of the input pixel data and the output pixel data are relative to each other. If set with a simple numerical value, a thinning control signal can be created. In addition, if the initial value of the output position count value is set according to the pixel position of the display device, it is possible to execute thinning processing for a display device having an array having different pixel positions for each row.

したがって、本発明の画像データ処理装置では、表示装置のサイズや入力画素データ規格などによって記憶テーブルに格納した間引き条件にしか対応できないなどの制限を受けることなく、様々な条件に対応して入力画素データの間引き処理を実行することができる。   Therefore, in the image data processing apparatus of the present invention, input pixels corresponding to various conditions are not subject to limitations such as being able to handle only the thinning conditions stored in the storage table depending on the size of the display device, the input pixel data standard, and the like. Data thinning processing can be executed.

以下、図面を用いてこの発明の最良の実施の形態（以下実施形態という）について説明する。   The best mode for carrying out the present invention (hereinafter referred to as an embodiment) will be described below with reference to the drawings.

図１は、本発明の実施形態に係る画像データ処理装置の概略ブロック構成、図２は、この画像データ処理装置のより具体的な構成を示す。本実施形態に係る画像データ処理装置は、間引き制御信号作成部２００を備え、処理装置外部より供給される入力画像データを出力先である表示装置の表示パネルの仕様に応じて間引き処理する。   FIG. 1 shows a schematic block configuration of an image data processing apparatus according to an embodiment of the present invention, and FIG. 2 shows a more specific configuration of the image data processing apparatus. The image data processing apparatus according to this embodiment includes a thinning control signal creation unit 200, and thins out input image data supplied from the outside of the processing apparatus according to the specifications of the display panel of the display device that is the output destination.

間引き制御信号作成部２００は、大別して入力位置情報生成部２０、出力位置情報生成部３０、間引き制御信号出力部４０を備える。入力画素位置情報生成部２０は、入力画素間隔設定部２１０及び入力位置カウンタ２２０を備え、出力位置情報生成部３０は、出力画素間隔設定部２３０、出力位置カウンタ２５０、初期値設定部２４０を備える。   The thinning control signal creation unit 200 is roughly divided into an input position information generation unit 20, an output position information generation unit 30, and a thinning control signal output unit 40. The input pixel position information generation unit 20 includes an input pixel interval setting unit 210 and an input position counter 220, and the output position information generation unit 30 includes an output pixel interval setting unit 230, an output position counter 250, and an initial value setting unit 240. .

入力画素間隔設定部２１０に対しては、入力画素データの間隔値ＰＸを任意の数値として設定可能であり、この間隔値ＰＸは入力位置カウンタ２２０に供給される。   The input pixel interval setting unit 210 can set the interval value PX of the input pixel data as an arbitrary numerical value, and this interval value PX is supplied to the input position counter 220.

入力位置カウンタ２２０でカウントされ、出力される入力位置カウント値Ｘは、入力画像データの位置情報を表しており、入力位置カウンタ２２０は、入力画素データの間隔値ＰＸ刻みのカウント処理を行う。具体的には、入力位置カウンタ２２０は、間隔値ＰＸに、直前の入力位置カウント値Ｘm-1を加算して加算結果Ｘmを求めて、これを所定タイミングで保持し、入力位置カウント値Ｘmとして出力する。 The input position count value X counted and output by the input position counter 220 represents the position information of the input image data, and the input position counter 220 performs a count process for the interval value PX of the input pixel data. Specifically, the input position counter 220 adds the immediately preceding input position count value X m−1 to the interval value PX to obtain an addition result X m , holds this at a predetermined timing, and stores the input position count value. and outputs it as X m.

出力画素間隔設定部２３０に対しては、出力画素データの間隔値ＰＹを任意の数値として設定可能であり、間隔値ＰＹは、出力位置カウンタ２５０に供給される。出力位置カウンタ２５０は、表示装置への出力画像データの位置情報である出力位置カウント値Ｙを、上記出力画像データの間隔値ＰＹ刻みでカウントする。具体的には、出力位置カウンタ２５０は、間隔値ＰＹに、直前の出力画素データカウント値Ｙnを加算して加算結果Ｙn+1を求め、間引き制御信号に応じて、直前の保持値であるカウント値Ｙnをこの該加算結果Ｙn+1を更新し、出力位置カウント値Ｙn+1として出力する。また、出力位置カウンタ２５０は、出力位置カウント値Ｙn+1に基づいて、出力画素データとして採用する入力画素データを補正するための補正信号（係数信号）を作成してラッチ回路７０に出力する。 For the output pixel interval setting unit 230, the interval value PY of the output pixel data can be set as an arbitrary numerical value, and the interval value PY is supplied to the output position counter 250. The output position counter 250 counts an output position count value Y, which is position information of output image data to the display device, in increments of the interval value PY of the output image data. Specifically, the output position counter 250 adds the previous output pixel data count value Y n to the interval value PY to obtain an addition result Y n + 1, and uses the previous held value according to the thinning control signal. The addition result Y n + 1 is updated for a certain count value Y n and output as the output position count value Y n + 1 . The output position counter 250 creates a correction signal (coefficient signal) for correcting input pixel data adopted as output pixel data based on the output position count value Y n + 1 and outputs the correction signal to the latch circuit 70. .

初期値設定部２４０には、例えば表示装置の画素配列など、各行の画素の先頭列位置に応じた数値が、初期値Ｙｉとして設定される。表示装置の表示パネルにマトリクス配置されるＲ，Ｇ，Ｂの各画素について、その列位置が、行（水平走査方向）毎に所定画素間隔毎にずらして配置された、いわゆるデルタ配列が採用されている場合、初期値Ｙｉは、奇数行と偶数行とで異なる値が設定される。   In the initial value setting unit 240, for example, a numerical value corresponding to the leading column position of the pixel in each row, such as the pixel arrangement of the display device, is set as the initial value Yi. For each of R, G, and B pixels arranged in a matrix on the display panel of the display device, a so-called delta arrangement is adopted in which the column positions are shifted at predetermined pixel intervals for each row (horizontal scanning direction). In this case, the initial value Yi is set to a different value between the odd and even rows.

間引き制御信号出力部４０は、入力位置カウンタ２２０から供給される入力位置カウント値Ｘと、出力位置カウンタ２５０から供給される出力位置カウント値Ｙに基づいて間引き制御信号を作成する。具体的には、間引き制御信号作成部２５０は、出力位置カウンタ２５０からの出力位置カウント値Ｙnが、入力位置カウント値ＸmとＸm+1との間の場合に、入力画素データを出力画素データとして採用するための間引き制御信号をラッチ回路７０に出力する。 The thinning control signal output unit 40 creates a thinning control signal based on the input position count value X supplied from the input position counter 220 and the output position count value Y supplied from the output position counter 250. Specifically, the thinning control signal creation unit 250 outputs input pixel data when the output position count value Y n from the output position counter 250 is between the input position count values X m and X m + 1. A thinning control signal for use as pixel data is output to the latch circuit 70.

なお、カラー表示装置においては、例えば、Ｒ，Ｇ，Ｂ毎の画素が存在し、Ｒ，Ｇ，Ｂ入力画素データに対し、それぞれＲ，Ｇ，Ｂ出力画素データを選択、作成するためにＲ，Ｇ，Ｂ毎の間引き制御信号（ＲＥＮ、ＧＥＮ、ＢＥＮ）及び係数を作成する。また、カラーの場合、初期値Ｙｉは、Ｒ，Ｇ，Ｂ毎に設定される。   In a color display device, for example, there are pixels for each of R, G, and B, and R for selecting, creating R, G, and B output pixel data for R, G, and B input pixel data, respectively. , G, and B, a decimation control signal (REN, GEN, BEN) and a coefficient are created. In the case of color, the initial value Yi is set for each of R, G, and B.

ラッチ回路７０には、上記のような間引き制御信号作成部２００から出力されるＲ，Ｇ，Ｂ毎の間引き制御信号と係数が供給される。このラッチ回路７０は、外部回路などから供給されるＲ，Ｇ，Ｂ入力画素データをそれぞれ上記Ｒ，Ｇ，Ｂの間引き制御信号（ＲＥＮ、ＧＥＮ、ＢＥＮ）に応じて取捨選択する。また、選択した入力画素データについては、出力画素データの実位置とにずれが存在することがあるので、上記間引き制御信号作成部２００から供給される間引き制御信号に応じた係数を利用し、選択する入力画素データを実出力位置とのずれに応じてを補正する。このようにして、ラッチ回路７０は、入力画素データに対して間引き及び補正し、これを演算回路８０に出力画素データとして供給する。演算回路８０では、表示装置の画素に供給するために必要な様々な処理、一例として、γ補正、コントラスト調整、輝度調整等の演算を実行する。   The latch circuit 70 is supplied with the decimation control signal and coefficient for each of R, G, and B output from the decimation control signal creation unit 200 as described above. The latch circuit 70 selects R, G, B input pixel data supplied from an external circuit or the like according to the R, G, B thinning-out control signals (REN, GEN, BEN). Further, since there may be a deviation in the actual position of the output pixel data for the selected input pixel data, it is selected using a coefficient corresponding to the thinning control signal supplied from the thinning control signal creation unit 200. The input pixel data to be corrected is corrected according to the deviation from the actual output position. In this way, the latch circuit 70 thins out and corrects the input pixel data, and supplies this to the arithmetic circuit 80 as output pixel data. The arithmetic circuit 80 executes various processes necessary for supplying to the pixels of the display device, for example, calculations such as γ correction, contrast adjustment, and brightness adjustment.

図２は、間引き制御信号作成部２００のより具体的な構成を示す。入力位置情報生成部２０は、上記のように入力画素間隔設定部２１０と、入力位置カウンタ２２０を備え、この入力位置カウンタ２２０は、加算器２４、セレクタ２６、フリップフロップ（Ｄ型のＦ／Ｆ、以下ＦＦと記載）２８を備える。   FIG. 2 shows a more specific configuration of the thinning control signal creation unit 200. As described above, the input position information generation unit 20 includes the input pixel interval setting unit 210 and the input position counter 220. The input position counter 220 includes an adder 24, a selector 26, a flip-flop (D-type F / F). , Hereinafter referred to as FF) 28.

入力位置情報生成部２０では、セレクタ２６が、演算開始信号に応じて、“０”データ（初期値）と、ＦＦ２８からの直前のカウント値Ｘm-1に間隔値ＰＸを加算した加算値「Ｘm-1＋ＰＸ」（＝Ｘm）と、のいずれかを選択する。選択されたデータは、基準クロックＣＬＫに従ってＦＦ２８に取り込まれ、ＦＦ２８から入力位置カウント値Ｘmとして出力される。 In the input position information generating unit 20, the selector 26 adds “0” data (initial value) and an immediately preceding count value X m−1 from the FF 28 to the added value “ X m−1 + PX ”(= X m ) is selected. The selected data is taken into FF28 in accordance with the reference clock CLK, and output as the input position count value X m from FF28.

また、出力位置情報生成部３０も、上記のように、出力画素間隔設定部２３０、初期値設定部２４０、出力位置カウンタ２５０を備えるが、このうち、本実施形態において、出力位置カウンタ２５０及び初期値設定部２４０は、Ｒ，Ｇ，Ｂ毎に設けられている。一方、Ｒ，Ｇ，Ｂでそれぞれ画素間隔が等しいため、出力画素間隔設定部２３０は、Ｒ，Ｇ，Ｂに共通で設けられている。間引き制御信号出力部４０については、出力位置カウンタ２５０がＲ，Ｇ，Ｂ毎であることから、Ｒ，Ｇ，Ｂ毎に設けている。   As described above, the output position information generation unit 30 also includes the output pixel interval setting unit 230, the initial value setting unit 240, and the output position counter 250. Of these, in this embodiment, the output position counter 250 and the initial value counter The value setting unit 240 is provided for each of R, G, and B. On the other hand, since the pixel intervals are the same for R, G, and B, the output pixel interval setting unit 230 is provided in common for R, G, and B. The thinning control signal output unit 40 is provided for each of R, G, and B because the output position counter 250 is for each of R, G, and B.

出力位置カウンタ２５０（２５０ｒ，２５０ｇ，２５０ｂ）は、それぞれ加算器５２、第１セレクタ５４、第２セレクタ５６、フリップフロップ（Ｄ型Ｆ／Ｆ、以下ＦＦと記す）５８を備える。Ｂ用の出力位置カウンタ２５０ｂについて説明すると、第１セレクタ５４ｂは、出力画素間隔設定部２３０からの間隔値ＰＹと、ＦＦ５８ｂからのカウント値Ｙnとの加算値「Ｙn＋ＰＹ」を第１セレクタ５４ｂに供給する。第１セレクタ５４ｂは、この加算値「Ｙn＋ＰＹ」と、ＦＦ５８ｂからの直前カウント値Ｙnとのいずれかを選択して第２セレクタ５６ｂに供給する。第２セレクタ５６ｂは、演算開始信号に応じて、初期値設定部２４０ｂからの初期値Ｙｉか、上記第１セレクタ５４ｂからの出力と、のいずれかを選択する。ＦＦ５８は、第２セレクタ５６ｂから選択的に供給されるデータ（初期値Ｙｉ、直前カウント値Ｙn又は加算値Ｙn＋ＰＹ）を、別途供給される基準クロックＣＬＫに従って取り込み、出力位置カウント値Ｙとして出力する。 The output position counter 250 (250r, 250g, 250b) includes an adder 52, a first selector 54, a second selector 56, and a flip-flop (D-type F / F, hereinafter referred to as FF) 58, respectively. Referring to the output position counter 250b for B, the first selector 54b has a distance value PY from the output pixel interval setting unit 230, the sum of the count value Y n from FF58b "Y n + PY" the first selector 54b. The first selector 54b selects either the added value “Y n + PY” or the immediately preceding count value Y n from the FF 58b and supplies the selected value to the second selector 56b. The second selector 56b selects either the initial value Yi from the initial value setting unit 240b or the output from the first selector 54b according to the calculation start signal. The FF 58 takes in data (initial value Yi, previous count value Y n or added value Y n + PY) selectively supplied from the second selector 56b in accordance with a separately supplied reference clock CLK, and outputs it as an output position count value Y. Output.

間引き制御信号出力部４０ｂには、上記入力位置情報生成部２０のＦＦ２８ｂからの入力位置カウント値Ｘmと、出力位置カウンタ２５０ｂのＦＦ５８ｂからの出力位置カウント値Ｙnが供給される。上述のように出力位置カウント値Ｙnが、入力位置カウント値Ｘmと、Ｘm＋ＰＸ（＝Ｘm+1）との間に入っているという条件を満たす場合、間引き制御信号ＢＥＮを図１の上述のラッチ回路７０に出力する。 A thinning control signal output section 40b includes an input position count value X m from FF28b of the input position information generating unit 20, an output position count value Y n from FF58b output position counter 250b is supplied. When the condition that the output position count value Y n is between the input position count value X m and X m + PX (= X m + 1 ) as described above is satisfied, the thinning control signal BEN is set as shown in FIG. To the above-described latch circuit 70.

具体的には、条件を満たす場合には、間引き制御信号ＢＥＮを入力画素データを選択するためのＨレベルとし、このＨレベルの間引き制御信号ＢＥＮを図１に示す上述のラッチ回路７０に出力する。間引き制御信号ＢＥＮは、第１セレクタ５４ｂにも供給されており、第１セレクタ５４ｂは、間引き制御信号ＢＥＮがＬレベルの時（ノンアクティブ、つまり間引き制御信号ＢＥＮの非出力時に相当）は、直前の出力位置カウント値Ｙnを選択して第２セレクタ５６ｂに供給し、間引き制御信号ＢＥＮがＨレベルになると、加算部５２ｂからの加算値「Ｙn＋ＰＹ」を選択して第２セレクタ５６ｂに供給する。第２セレクタ５６ｂは、演算開始前は、初期値Ｙｉを選択し、演算開始後には、第１セレクタ５４ｂからの出力を選択してＦＦ５８ｂに供給する。 Specifically, when the condition is satisfied, the thinning control signal BEN is set to the H level for selecting the input pixel data, and the H level thinning control signal BEN is output to the above-described latch circuit 70 shown in FIG. . The thinning control signal BEN is also supplied to the first selector 54b, and the first selector 54b immediately before the thinning control signal BEN is L level (non-active, that is, when the thinning control signal BEN is not output). Output position count value Y n is selected and supplied to the second selector 56b, and when the thinning control signal BEN becomes H level, the addition value “Y n + PY” from the adder 52b is selected and sent to the second selector 56b. Supply. The second selector 56b selects the initial value Yi before the calculation starts, and after the calculation starts, selects the output from the first selector 54b and supplies it to the FF 58b.

上述のように、本実施形態では、表示装置の画素配置が行毎に所定ピッチずれたいわゆるデルタ配列などに対応する。具体的には、画像データ処理対象が奇数（ODD）行であるか偶数行（EVEN）であるかを示すＯＤＤ／ＥＶＥＮ制御信号が、Ｒ，Ｇ，Ｂの各初期値設定部２４０（２４０ｒ，２４０ｇ，２４０ｂ）に供給されており、初期値設定部２４０は、このＯＤＤ／ＥＶＥＮ制御信号に応じて、奇数行と偶数行でそれぞれ適した初期値を算出し、第２セレクタ５６ｂに初期値Ｙｉとして供給している。   As described above, the present embodiment corresponds to a so-called delta arrangement in which the pixel arrangement of the display device is shifted by a predetermined pitch for each row. Specifically, an ODD / EVEN control signal indicating whether the image data processing target is an odd (ODD) row or an even row (EVEN) is an R, G, B initial value setting unit 240 (240r, 240g, 240b), and the initial value setting unit 240 calculates appropriate initial values for the odd and even rows according to the ODD / EVEN control signal, and sends the initial value Yi to the second selector 56b. As a supply.

入力画素間隔設定部２１０及び出力画素間隔設定部２３０への間隔値ＰＸ，ＰＹの設定は、画像データ処理回路とは別に設けられているＣＰＵなどの制御部６０から実行でき、図２の例では３線利用のインターフェース（Ｉ／Ｆ）を介したデータ書き込み処理によって行っている。もちろん間隔値ＰＸ，ＰＹは、他の制御部により、又は他の方法によって設定することが可能である。   The setting of the interval values PX and PY to the input pixel interval setting unit 210 and the output pixel interval setting unit 230 can be executed from a control unit 60 such as a CPU provided separately from the image data processing circuit. In the example of FIG. This is performed by data writing processing via a 3-wire interface (I / F). Of course, the interval values PX and PY can be set by other control units or by other methods.

入力画素間隔値ＰＸは、入力画素データの仕様に応じたその間隔を数値化した値であり、出力画素間隔値ＰＹは、出力画素データに要求される仕様（表示装置の仕様、画素数、画素大きさ、解像度等）に応じた間隔を数値化した値である。さらに、この入力画素間隔値ＰＸ及び出力画素間隔値ＰＹは、互いの比に応じた数値に設定する。一例として、ＩＴＵ−Ｒ．ＢＴ６０１規格の水平方向画素数７２０＊Ｒ，Ｇ，Ｂ画素データが入力データであり、出力先の表示装置がＱＶＧＡ（Quarter Video Graphics Array）型である場合（水平方向画素数３２０＊Ｒ，Ｇ，Ｂ）、上記入力画素間隔値ＰＸとしては「１２８」を設定し、出力画素間隔値ＰＹとしては「２８８」を設定することができる。なお、表示装置がＶＧＡ型である場合には、出力画素の間隔は半分であるから（水平方向の画素数がＱＶＧＡの２倍のため）、「１４４」を設定する。   The input pixel interval value PX is a value obtained by quantifying the interval according to the specifications of the input pixel data, and the output pixel interval value PY is a specification required for the output pixel data (display device specification, number of pixels, pixel This is a value obtained by quantifying the interval according to the size, resolution, and the like. Further, the input pixel interval value PX and the output pixel interval value PY are set to numerical values corresponding to the ratio between them. As an example, ITU-R. BT601 standard horizontal pixel number 720 * R, G, B pixel data is input data and output destination display device is QVGA (Quarter Video Graphics Array) type (horizontal pixel number 320 * R, G, B) “128” can be set as the input pixel interval value PX, and “288” can be set as the output pixel interval value PY. If the display device is a VGA type, the output pixel interval is half (because the number of pixels in the horizontal direction is twice that of QVGA), so “144” is set.

ここで、これらの設定値は、画素データに対する要求位置精度によって決定することができ、例えば、上記ＰＸの数値は、より低精度で良い場合「６４」、より高精度が要求される場合、「２５６」等を採用することができる。   Here, these set values can be determined according to the required position accuracy with respect to the pixel data. For example, the numerical value of PX is “64” when lower accuracy is sufficient, and when higher accuracy is required, “ 256 "or the like can be employed.

次に、上述の画像データ処理装置の処理方法について、図３をさらに参照して説明する。なお、この図３は、図２の各部の動作タイミングを示す波形図の一例である。   Next, the processing method of the above-described image data processing apparatus will be described with further reference to FIG. FIG. 3 is an example of a waveform diagram showing the operation timing of each part in FIG.

まず、図３（ａ）に示すように、演算開始信号が例えばＨレベルの時（演算未開始の時）、セレクタ２６は、上記入力画素データの初期値である「０」を選択し、ＦＦ２８に供給する。   First, as shown in FIG. 3A, when the calculation start signal is at H level, for example (when calculation is not started), the selector 26 selects “0” which is the initial value of the input pixel data, and the FF 28 To supply.

演算開始信号がＬレベルとなって、演算開始が命ぜられると、入力画素データの位置は、図３（ｂ）に位置情報として示すように、０番目（先頭データ）から、１番目、２番目と順に進むこととなり、これと同期したドットクロックＤＣＬＫが基準クロックＣＬＫとしてＦＦ２８に供給される。ＦＦ２８は、最初のドットクロックＤＣＬＫの立ち上がりで、セレクタ２６から供給される「０」を取り込んで保持し、かつその出力端子から入力位置カウント値Ｘmとして出力する。ここで、ＦＦ２８は、デジタル信号としてデータを保持・出力しており、このデジタル信号のビット数は、この例では１０ビットである。 When the calculation start signal becomes L level and the calculation start is commanded, the position of the input pixel data is changed from 0th (first data) to 1st and 2nd as shown as position information in FIG. The dot clock DCLK synchronized with this is supplied to the FF 28 as the reference clock CLK. The FF 28 captures and holds “0” supplied from the selector 26 at the rising edge of the first dot clock DCLK, and outputs it from the output terminal as the input position count value X m . Here, the FF 28 holds and outputs data as a digital signal, and the number of bits of the digital signal is 10 bits in this example.

ＦＦ２８から出力される入力位置カウント値Ｘmは、間引き制御信号出力部４０ｂに出力されると共に加算器２４に供給され、入力画素間隔値ＰＸに加算される。なお、間隔値ＰＸ「１２８」についても、デジタル信号として設定されている（ここでは、上記ＦＦ２８と同様１０ビット）。 Input position count value X m output from FF28 is supplied to the adder 24 is outputted to the thinning control signal output section 40b, it is added to the input pixel spacing value PX. The interval value PX “128” is also set as a digital signal (here, 10 bits as with the FF 28).

セレクタ２６は、演算開始信号がＬレベルとなると、加算器２４からの出力を選択するように切り替わる。このため、セレクタ２６から「０」の次にＦＦ２８のデータ入力端に供給される信号は「１２８」となり、入力画素データの２番目のタイミングに相当するドットクロックＤＣＬＫの立ち上がりで、ＦＦ２８は、「１２８」を取り込み、入力位置カウント値Ｘｎとしてこの「１２８」を出力する。入力カウント値Ｘm「１２８」は、加算器２４に供給されて間隔値ＰＸ［１２８］が加算され、ＦＦ２８に供給される。よって、３番目のクロックＤＣＬＫの立ち上がりの際に、ＦＦ２８は、Ｘm＋ＰＸに等しい「２５６」を取り込んで保持し、出力することとなる。以後、同様にして、直前のカウント値Ｘmに間隔値ＰＸが加算されて得られた加算値「３８４」、「５１２」、「６４０」が、順次、クロックＤＣＬＫの立ち上がり毎にＦＦ２８に保持され、入力位置カウント値Ｘmとして出力される。 The selector 26 switches to select the output from the adder 24 when the calculation start signal becomes L level. For this reason, the signal supplied from the selector 26 to the data input terminal of the FF 28 after “0” is “128”, and at the rising edge of the dot clock DCLK corresponding to the second timing of the input pixel data, the FF 28 128 "is taken in and this" 128 "is output as the input position count value Xn. The input count value X m “128” is supplied to the adder 24, added with the interval value PX [128], and supplied to the FF 28. Therefore, at the rising edge of the third clock DCLK, the FF 28 captures and holds “256” equal to X m + PX and outputs it. Thereafter, similarly, the count value X added value interval value PX is obtained by being added to the m last minute "384" and "512", "640", held sequentially in FF28 for each rising edge of the clock DCLK Are output as the input position count value Xm.

次に、出力位置情報生成部３０及び間引き制御信号出力部４０での動作を説明する。出力画素間隔設定部２３０には、上記入力画素間隔設定部２１０と同様、少なくとも演算処理の開始前（例えば本処理回路を組み込んだ表示装置の工場出荷時）に、間隔値ＰＹが設定される。ここで、間隔値ＰＹ「２８８」は、デジタル信号にて設定されている。   Next, operations in the output position information generation unit 30 and the thinning control signal output unit 40 will be described. Similar to the input pixel interval setting unit 210, the output pixel interval setting unit 230 is set with an interval value PY at least before the start of the arithmetic processing (for example, at the time of factory shipment of a display device incorporating the processing circuit). Here, the interval value PY “288” is set by a digital signal.

本実施形態において、表示装置の画素配列は、Ｒ，Ｇ，Ｂでそれぞれ等しく、表示装置の同一行の同色画素は、いずれもそれぞれ「２８８」に相当する間隔に配置され、同一行で互いに隣接するＲ，Ｇ，Ｂの画素位置は、２８８／３（＝９６）ずれている場合を例にしている。また、表示装置の画素がデルタ配列をとり、奇数行と偶数行とで同色画素の行方向に１．５画素分の距離ずれて配置されている場合を例にしている。   In this embodiment, the pixel arrangement of the display device is the same for each of R, G, and B, and the same color pixels in the same row of the display device are all arranged at intervals corresponding to “288” and adjacent to each other in the same row. A case where the pixel positions of R, G, and B to be shifted is 288/3 (= 96) is taken as an example. Further, an example is shown in which the pixels of the display device have a delta arrangement and are shifted by a distance of 1.5 pixels in the row direction of the same color pixels in the odd and even rows.

この場合、Ｒ，Ｇ，Ｂの各色の初期値設定部２４０ｒ、２４０ｇ、２４０ｂは、ＯＤＤ／ＥＶＥＮ制御信号と、間隔値ＰＹ「２８８」から、奇数行、偶数行において行の先頭位置情報を示す初期値Ｙｉを算出する。例えばＢ用の出力位置情報生成処理について着目すると、図３の例では、処理対象が奇数行の場合、Ｂ出力画素データの先頭位置は、位置情報０のスタート位置から０．５画素分ずれている（なお、位置情報としては、１．１２５に相当し、画素の間隔（２．２５−０）の半分に相当する）。   In this case, the initial value setting units 240r, 240g, and 240b for each color of R, G, and B indicate the head position information of the rows in the odd and even rows from the ODD / EVEN control signal and the interval value PY “288”. An initial value Yi is calculated. For example, paying attention to the output position information generation process for B, in the example of FIG. 3, when the processing target is an odd number row, the head position of the B output pixel data is shifted by 0.5 pixels from the start position of the position information 0. (The positional information corresponds to 1.125 and corresponds to half of the pixel interval (2.25-0)).

初期値設定部２４０ｂは、このＢ出力画素データの先頭位置（初期値）として、上記「２８８」から、その半分の「１４４」を求め、初期値Ｙｉとして第２セレクタ５６ｂに出力する。第２セレクタ５６ｂは、上述のように演算開始制御信号がＬレベルになる前には、初期値設定部２４０ｂから出力を選択する。よってこの初期値Ｙｉは演算開始時にＦＦ５８ｂに供給されている。ＦＦ５８ｂのクロック端子には、入力位置情報生成部２０のＦＦ２８と同一のドットクロックＤＣＬＫが供給されており、ＦＦ５８ｂは、演算開始信号がＬレベルになってドットクロックＤＣＬＫが供給されると、その立ち上がりに応じて上記初期値Ｙｉを取り込み、図３（ｄ）に示すように出力位置カウント値Ｙn「１４４」を出力する。 The initial value setting unit 240b obtains “144”, which is half of the “288” as the head position (initial value) of the B output pixel data, and outputs it to the second selector 56b as the initial value Yi. The second selector 56b selects the output from the initial value setting unit 240b before the calculation start control signal becomes L level as described above. Therefore, the initial value Yi is supplied to the FF 58b at the start of calculation. The same dot clock DCLK as that of the FF 28 of the input position information generation unit 20 is supplied to the clock terminal of the FF 58b. The FF 58b rises when the operation start signal becomes L level and the dot clock DCLK is supplied. Accordingly, the initial value Yi is taken in, and the output position count value Y n “144” is output as shown in FIG.

このＦＦ５８ｂからの出力位置カウント値Ｙnは、Ｂ用の間引き制御信号出力部４０ｂに供給される。間引き制御信号出力部４０ｂでは、ＦＦ２８から供給される入力位置カウント値Ｘmと、上記ＦＦ５８ｂから供給される出力位置カウント値Ｙnとの比較をする。具体的には、この出力部４０ｂは、現在の入力位置カウント値Ｘmに入力画素間隔値ＰＸを加算して得られる値（＝Ｘm+1）を求め、この入力位置カウント値Ｘmと、入力位置カウント値Ｘm＋ＰＸとの間に、出力位置カウント値Ｙnが位置するかどうか比較判定する。より具体的には、出力部４０ｂは、Ｙnが条件［Ｘm≦Ｙn＜（Ｘm＋ＰＸ）］を満たすかどうかを判定し、条件が満たされている時は、対応するタイミングで供給される入力画素データを選択するとして、図３（ｇ）に示すように、間引き制御信号ＢＥＮをＨレベルとする。例えば、Ｘｍが１２８、Ｘｍ＋ＰＸが２５６であって、Ｙｎがこの間の１４４の場合、間引き制御信号ＢＥＮがＨレベルとなる。 The output position count value Y n from the FF 58b is supplied to the thinning control signal output unit 40b for B. The thinning-out control signal output section 40b, to the input position count value X m supplied from FF 28, compared with the output position count value Y n supplied from the FF58b. Specifically, the output section 40b obtains a value obtained by adding the input pixel interval value PX to the current input position count value X m (= X m + 1), and the input position count value X m Whether or not the output position count value Y n is positioned between the input position count value X m + PX is determined. More specifically, the output unit 40b determines whether Y n satisfies the condition [X m ≦ Y n <( X m + PX)], when the condition is satisfied, the supply at the corresponding timing When the input pixel data to be selected is selected, the thinning control signal BEN is set to the H level as shown in FIG. For example, when Xm is 128, Xm + PX is 256, and Yn is 144 during this period, the thinning control signal BEN is at the H level.

間引き制御信号出力部４０ｂからの間引き制御信号ＢＥＮがＨレベルとなると、セレクタ５４ｂは、制御端子への入力が“１”となって加算器５２ｂの出力選択に切り替わる。ＦＦ５８ｂからの出力位置カウント値Ｙnは、加算器５２と第１セレクタ５４ｂに供給されており、カウント値Ｙnが上記「１４４」の場合、加算器５２ｂでは、上記Ｙn「１４４」に間隔値ＰＹ「２８８」を加算し、得られた加算値Ｙn＋ＰＹ「４３２」が第１セレクタ５４ｂ、第２セレクタ５６ｂを介してＦＦ５８ｂに供給される。 When the thinning control signal BEN from the thinning control signal output unit 40b becomes H level, the selector 54b is switched to the output selection of the adder 52b because the input to the control terminal becomes “1”. The output position count value Y n from the FF 58b is supplied to the adder 52 and the first selector 54b. When the count value Y n is “144”, the adder 52b has an interval of Y n “144”. The value PY “288” is added, and the obtained addition value Y n + PY “432” is supplied to the FF 58b via the first selector 54b and the second selector 56b.

入力画素データの位置情報２（３番目）のタイミングで、ドットクロックＤＣＬＫが立ち上がると、上述のように、ＦＦ２８からは入力位置カウント値Ｘｎとして「２５６」が出力され、出力位置カウンタ２５０ｂのＦＦ５８ｂからは、出力位置カウント値Ｙnとして上記「４３２」が出力される。出力位置カウント値Ｙｎ「４３２」は、入力位置カウント値Ｘｎ「２５６」と、Ｘn+ＰＸ「３８４」との間にないため、間引き制御信号出力部４０ｂは、図３（ｇ）に示すように間引き制御信号ＢＥＮをＬレベルとする。 When the dot clock DCLK rises at the timing of the position information 2 (third) of the input pixel data, as described above, “256” is output from the FF 28 as the input position count value Xn, and from the FF 58b of the output position counter 250b. Outputs “432” as the output position count value Y n . Since the output position count value Yn “432” is not between the input position count value Xn “256” and X n + PX “384”, the decimation control signal output unit 40b is as shown in FIG. The thinning control signal BEN is set to L level.

間引き制御信号ＢＥＮがＬレベルとなると、第１セレクタ５４ｂは、制御端子への入力が“０”となるため、加算器５２ｂではなく、ＦＦ５８ｂからの出力位置カウント値Ｙnの選択モードに切り替わり、直前の出力位置カウント値Ｙnが第２セレクタ５６ｂを介してＦＦ５８ｂに供給される。したがって、次に、入力画素データの位置４（５番目）に同期したドットクロックＤＣＬＫの立ち上がりタイミングになると、ＦＦ５８ｂからの出力位置カウント値は更新されず、図３（ｄ）に示すように、同じ「４３２」のままとなる。一方、入力位置カウンタ２２０からは、図３（ｃ）に示すように、カウント値Ｘm＋ＰＸに等しい新たな入力位置カウント値Ｘm+1「３８４」が出力される。出力位置カウント値Ｙn「４３２」は、入力位置カウント値Ｘm+1「３８４」と、カウント値Ｘm+1＋ＰＸ「５１２」との間であるため、間引き制御信号出力部４０ｂは、間引き制御信号ＢＥＮを再びＨレベルとする。以下同様に、奇数行のＢ画素データについての間引き制御信号ＢＥＮが作成され、これが図１のラッチ回路７０及び第１セレクタ５４ｂに出力される。 When the thinning control signal BEN becomes L level, the first selector 54b switches to the selection mode of the output position count value Y n from the FF 58b instead of the adder 52b because the input to the control terminal is “0”. The immediately preceding output position count value Y n is supplied to the FF 58b via the second selector 56b. Therefore, at the next rise timing of the dot clock DCLK synchronized with the position 4 (fifth) of the input pixel data, the output position count value from the FF 58b is not updated, and the same as shown in FIG. It remains “432”. On the other hand, as shown in FIG. 3C, the input position counter 220 outputs a new input position count value X m + 1 “384” equal to the count value X m + PX. Since the output position count value Y n “432” is between the input position count value X m + 1 “384” and the count value X m + 1 + PX “512”, the decimation control signal output unit 40b The control signal BEN is again set to the H level. Similarly, a thinning control signal BEN is generated for odd-numbered B pixel data, which is output to the latch circuit 70 and the first selector 54b in FIG.

ここで、本実施形態では、出力画素データとして採用する入力画素データを補正するために用いられる間引き係数として、ＦＦ５８ｂのカウント値Ｙnの下位７ビットを採用している。そして、この下位ビットの間引き係数が、ＦＦ５８ｂから図１のラッチ回路７０に出力される。なお、図１の演算回路８０等における演算処理の負荷を低減するため、演算回路８０に対しては、この出力位置カウント値Ｙnの下位７ビットの上位３ビットのみを補正用の間引き係数として用いている。 In the present embodiment, as decimation factor used for correcting the input pixel data to be used as output pixel data, it adopts a lower 7 bits of the count value Y n of FF58b. The lower-order bit thinning coefficient is output from the FF 58b to the latch circuit 70 of FIG. In order to reduce the processing load on the arithmetic circuit 80 in FIG. 1, for the arithmetic circuit 80, only the upper 7 bits of the lower 7 bits of the output position count value Y n are used as thinning coefficients for correction. Used.

奇数行が処理対象の場合、以上のＢ用の処理と同様の手順で、Ｒ用の初期値Ｙｉには「２４０」、Ｇ用の初期値Ｙｉには「３３６」が設定される。初期値Ｙｉは、各第２セレクタ５６ｒ、５６ｇを介して対応するＦＦ５８ｒ、５８ｇに供給され、演算開始信号がＬレベルになるとＦＦ５８ｒ、５８ｇは、ドットクロックＤＣＬＫの立ち上がりに応じて初期値Ｙｉを取り込み、図３（ｅ）、図３（ｆ）に示すように、これを出力位置カウント値Ｙnとして、それぞれ対応する間引き制御信号出力部４０ｒ、４０ｇに出力する。 When an odd-numbered row is a processing target, “240” is set as the initial value Yi for R and “336” is set as the initial value Yi for G in the same procedure as the processing for B described above. The initial value Yi is supplied to the corresponding FFs 58r and 58g via the second selectors 56r and 56g. When the calculation start signal becomes L level, the FFs 58r and 58g capture the initial value Yi in response to the rising edge of the dot clock DCLK. As shown in FIGS. 3 (e) and 3 (f), this is output as the output position count value Y n to the corresponding thinning control signal output units 40r and 40g.

間引き制御信号出力部４０ｒ、４０ｇは、上述の間引き制御信号出力部４０ｂと同様に、対応する色の出力位置カウント値Ｙnが、入力位置カウント値Ｘm及びＸm＋ＰＸの間の条件を満たすかどうか判断し、満たす場合に、Ｈレベルとなる間引き制御信号ＲＥＮ、ＧＥＮを出力する（図３（ｈ）、図３（ｉ）参照）。 Similarly to the above-described thinning control signal output unit 40b, the thinning control signal output units 40r and 40g satisfy the condition that the output position count value Y n of the corresponding color satisfies the input position count value X m and X m + PX. If the condition is satisfied, the thinning control signals REN and GEN that are at the H level are output (see FIGS. 3 (h) and 3 (i)).

この間引き制御信号ＲＥＮ、ＧＥＮについても、それぞれがＨレベルとなると、該間引き制御信号ＲＥＮ、ＧＥＮによって第１セレクタ５４ｒ、５４ｇが対応する加算器５２ｒ、５２ｇからの加算値「Ｙn＋ＰＹ」を選択する。この加算値「Ｙn＋ＰＹ」は、第２セレクタ５６ｒ、５６ｇを介してＦＦ５８ｒ、５８ｇに供給され、ドットクロックＤＣＬＫの立ち上がりに応じて該ＦＦ５８ｒ、５８ｇに取り込まれ、出力される。また、間引き制御信号出力部４０ｒ、４０ｇでの比較の結果、条件を満たさないとして、間引き制御信号ＲＥＮ、ＧＥＮがそれぞれＬレベルになると、第１セレクタ５４ｒ、５４ｇは、ＦＦ５８ｒ、５８ｇからの直前の出力位置カウント値Ｙnを選択して、ＦＦ５８ｒ、５８ｇに供給するため、出力位置カウント値Ｙnの値は更新されない。 When the decimation control signals REN and GEN are also at the H level, the decimation control signals REN and GEN select the addition value “Y n + PY” from the adders 52r and 52g corresponding to the first selectors 54r and 54g. To do. The added value “Y n + PY” is supplied to the FFs 58r and 58g via the second selectors 56r and 56g, and is taken in and output to the FFs 58r and 58g in response to the rising edge of the dot clock DCLK. As a result of the comparison at the thinning control signal output units 40r and 40g, if the conditions are not satisfied and the thinning control signals REN and GEN are at L level, the first selectors 54r and 54g Since the output position count value Y n is selected and supplied to the FFs 58r and 58g, the output position count value Y n is not updated.

以上のような動作により、奇数行について、Ｒ，Ｇ，Ｂの各出力画素データを作成するために必要な間引き制御信号ＲＥＮ，ＧＥＮ，ＢＥＮと、対応する間引き係数が得られる。   With the operation as described above, the thinning control signals REN, GEN, BEN and the corresponding thinning coefficients necessary for generating the R, G, B output pixel data are obtained for the odd rows.

奇数行の処理が終了すると、演算開始信号はＨレベルとなり、次の偶数行が開始する前に、図２に示すＯＤＤ／ＥＶＥＮ制御信号が偶数行用に切り替わる。この制御信号に応じて、初期値設定部２４０（２４０ｒ，２４０ｇ，２４０ｂ）は、間隔値ＰＹから偶数行用の初期値Ｙｉを算出する。なお、本実施形態では、この偶数行用の初期値は、Ｒ，Ｇ，Ｂについてそれぞれ「０」、「９６」、「１９２」である。第２セレクタ５６ｒ、５６ｇ、５６ｂは、演算開始信号がＨレベルの時、対応する上記偶数行用の初期値Ｙｉを選択し、ＦＦ５８ｒ、５８ｇ、５８ｂに供給する。   When the processing of odd-numbered rows ends, the calculation start signal becomes H level, and the ODD / EVEN control signal shown in FIG. 2 is switched for even-numbered rows before the next even-numbered row starts. In response to this control signal, the initial value setting unit 240 (240r, 240g, 240b) calculates the initial value Yi for even rows from the interval value PY. In the present embodiment, the initial values for even rows are “0”, “96”, and “192” for R, G, and B, respectively. When the calculation start signal is at the H level, the second selectors 56r, 56g, and 56b select the corresponding initial value Yi for the even-numbered row and supply it to the FFs 58r, 58g, and 58b.

演算開始信号がＨレベルからＬレベルに変化して演算開始が命ぜられると、最初のドットクロックＤＣＬＫで、初期値ＹｉがＦＦ５８ｒ、５８ｇ、５８ｂに取り込まれ、図３（ｊ）〜（ｄ）に示すように、出力位置カウント値Ｙｎとして出力される。以後、各出力位置カウンタ２５０ｒ、２５０ｇ、２５０ｂのカウントは、各初期値Ｙｉから出力画素の間隔値ＰＹ刻みで実行され、上記奇数行に対する処理と同様の処理により、間引き制御信号ＲＥＮ，ＧＥＮ，ＢＥＮ（図３（ｍ）〜図３（ｋ）参照）が作成されてラッチ回路７０に出力されると共に加算器５２ｒ、５２ｇ、５２ｂ又は第１セレクタ５６ｒ、５６ｇ、５６ｂに供給され、同時にＲ，Ｇ，Ｂ用の間引き係数がラッチ回路７０に供給される。   When the calculation start signal changes from the H level to the L level and the calculation start is commanded, the initial value Yi is taken into the FFs 58r, 58g, and 58b at the first dot clock DCLK, and the results shown in FIGS. As shown, it is output as an output position count value Yn. Thereafter, the counts of the output position counters 250r, 250g, and 250b are executed in increments of the output pixel interval value PY from each initial value Yi, and the thinning control signals REN, GEN, and BEN are performed by the same processing as that for the odd rows. (Refer to FIG. 3 (m) to FIG. 3 (k)) is generated and output to the latch circuit 70 and supplied to the adders 52r, 52g, and 52b or the first selectors 56r, 56g, and 56b. , B thinning coefficients are supplied to the latch circuit 70.

本実施形態のようなデータ処理装置によって得られる間引き制御信号（図３（ｇ）〜（ｉ）、（ｍ）〜（ｋ））は、従来のようにデータ処理装置が予め記憶テーブル等に固定的に設定された入出力比に基づいて作成される間引き制御信号（図６（ｄ）〜（ｉ））と同様である。即ち、本実施形態のように、入力画素間隔値ＰＸ、出力画素間隔値ＰＹを入力出力データの仕様と、これらの比に応じた数値として設定し、カウンタがこの間隔値刻みで位置情報を更新していけば、固定テーブルなどを持つことなく、任意の入力画素データを適切なタイミングで間引き処理することが可能であることが理解できる。   The thinning control signals (FIGS. 3 (g) to (i) and (m) to (k)) obtained by the data processing apparatus as in the present embodiment are fixed in advance in a storage table or the like by the data processing apparatus as in the past. This is the same as the thinning-out control signal (FIGS. 6D to 6I) created based on the input / output ratio set automatically. That is, as in this embodiment, the input pixel interval value PX and the output pixel interval value PY are set as numerical values according to the specifications of the input output data and the ratio thereof, and the counter updates the position information in increments of the interval value. By doing so, it can be understood that any input pixel data can be thinned out at an appropriate timing without having a fixed table or the like.

なお、初期値設定部２４０では、上述の例では、出力画素の間隔値ＰＹから演算して求めていると説明しているが、制御部６０などから、直接、初期値を設定可能としてもよい。なお、表示装置として、同一色の画素が列方向にずれずに配列されているいわゆるストライプ配列が採用されている場合には、奇数行及び偶数行の何れも画素の先頭位置は同一であるから、初期値設定部２４０ｒ、２４０ｇ、２４０ｂは、奇数行でも偶数行でも同一の初期値Ｙｉを求めて出力すればよい。デルタ配列と上記ストライプ配列の切替は、図２に示したＯＤＤ／ＥＶＥＮ制御信号によって実行することが出来る（ストライプ配列の場合、奇数行でも偶数行で同一の制御信号を供給すればよい）。   In the above example, the initial value setting unit 240 has been described as being calculated from the output pixel interval value PY. However, the initial value may be set directly from the control unit 60 or the like. . If a so-called stripe arrangement in which pixels of the same color are arranged without shifting in the column direction is adopted as the display device, the leading positions of the pixels are the same in both odd and even rows. The initial value setting units 240r, 240g, and 240b may obtain and output the same initial value Yi for both odd and even rows. Switching between the delta arrangement and the stripe arrangement can be performed by the ODD / EVEN control signal shown in FIG. 2 (in the case of the stripe arrangement, the same control signal may be supplied in even rows even in odd rows).

また、以上の図３を参照した動作説明においては、入力位置カウンタ２２０のＦＦ２８、出力位置カウンタ２５０のＦＦ５８は、１行分のデータをカウントアップするように示しているが、図２に示すように、各ＦＦが例えば１０ビットの処理回路である場合、１０２４でカウント値が桁あふれにより、順次リセットされる。図４の動作波形は、このリセットの様子を表している。入力一カウンタのＦＦ２８は、初期値「０」から１２８毎にカウント値を更新し、入力データの０番目から８番目に到達すると、「ＰＸ＋１２８」の値が丁度２10に等しい「１０２４」に到達するため、桁あふれとなり上位桁を破棄し、これにより入力データの８番目の位置でカウント値が「０」に戻り、再び１２８刻みでの加算を行う。 In the above description of the operation with reference to FIG. 3, the FF 28 of the input position counter 220 and the FF 58 of the output position counter 250 are shown to count up one row of data, but as shown in FIG. In addition, when each FF is a 10-bit processing circuit, for example, the count value is sequentially reset at 1024 due to overflow of digits. The operation waveform of FIG. 4 represents the state of this reset. The FF 28 of the input one counter updates the count value every 128 from the initial value “0”. When the input data reaches 0th to 8th, the value “PX + 128” reaches “1024” which is exactly equal to 2 10. Therefore, the digit overflows and the upper digit is discarded, whereby the count value returns to “0” at the eighth position of the input data, and the addition is performed in increments of 128 again.

一方、出力位置カウンタの各ＦＦ５８ｒ、５８ｇ、５８ｂについても、対応するセレクタ５６ｒ、５６ｇ、５６ｂから供給される加算値が「１０２４」を超えると桁あふれする。入力位置カウンタ２２０とは異なり、本実施形態では、出力位置カウンタでは、２８８刻みでカウントし、かつ初期値も０に限らないため、桁があふれて上位桁が破棄されても必ずしも「０」には戻らない。例えば、奇数行のＢ用の出力位置カウンタ２５０ｂの値は、「１４４」からスタートし、「４３２」、「７２０」、「１００８」と進む。「１００８」に２８８を加算すると「１２９６」となり、上位桁が破棄される結果、「１２９６−１０２４」に等しい「２７２」がＢ用のＦＦ５８ｂに保持される。同様に奇数行のＲ用の出力位置カウンタ２５０ｒにおいて、ＦＦ５８ｒに供給される値が「２４０」、「５２８」、「８１６」と進み、次に、「８１６＋２８８」に等しい「１１０４」が供給されると上位桁が破棄され、「８０」を保持する。奇数行のＧ用の出力位置カウンタ２５０ｇでは、ＦＦ５８ｇには、「３３６」、「６２４」、「９１２」が順次供給され、「９１２＋２８８＝１２００」で上位桁が破棄され、これによりＦＦ５８ｇにはカウント値「１７６」が保持されることとなる。以上のように、ＦＦ２８、ＦＦ５８において、保持・出力するカウント値が、設定されたビット数に応じて上位桁を破棄しながら自動的に進む場合においても、互いの位置・間隔の関係を維持したままカウント値の保持・出力をすることが出来る。なお、図４に示すように、間引き計数としては、各ＦＦ５８から出力されるカウント値の下位７ビットが利用されており、この下位７ビットデータは、それぞれ、Ｒ，Ｇ，Ｂの出力画素４つ毎に等しい値を示している。   On the other hand, each of the FFs 58r, 58g, and 58b of the output position counter overflows when the addition value supplied from the corresponding selectors 56r, 56g, and 56b exceeds “1024”. Unlike the input position counter 220, in this embodiment, the output position counter counts in 288 increments, and the initial value is not limited to 0. Therefore, even if the digit overflows and the upper digit is discarded, it is not necessarily “0”. Will not return. For example, the value of the output position counter 250b for odd-numbered rows B starts from “144” and proceeds to “432”, “720”, and “1008”. When 288 is added to “1008”, it becomes “1296”, and as a result of discarding the upper digits, “272” equal to “1296-1024” is held in the B FF 58b. Similarly, in the output position counter 250r for the odd row R, the value supplied to the FF 58r advances to “240”, “528”, “816”, and then “1104” equal to “816 + 288” is supplied. And the upper digits are discarded and "80" is held. In the odd-numbered G output position counter 250g, “336”, “624”, and “912” are sequentially supplied to the FF 58g, and the upper digits are discarded when “912 + 288 = 1200”, thereby causing the FF 58g to count. The value “176” is held. As described above, in the FF28 and FF58, even when the count value to be held / output advances automatically while discarding the upper digits according to the set number of bits, the relationship between the positions and the intervals is maintained. The count value can be held and output as it is. As shown in FIG. 4, the lower 7 bits of the count value output from each FF 58 are used as the thinning-out count, and the lower 7-bit data is output from the output pixels 4 of R, G, and B, respectively. The same value is shown for each.

なお、本実施形態の画像データ処理装置は、複数の画素が配列されている様々な表示装置のための間引き処理装置として利用することが出来る。この表示装置としては、例えば各画素の表示素子として液晶を利用した液晶表示装置（ＬＣＤ）や、有機エレクトロルミネッセンス（ＥＬ）素子、無機ＥＬ素子等の自発光素子を用いたＥＬ表示装置、あるいはプラズマ表示装置などのプラットパネルディスプレイと称される省スペースの平面表示装置の他、ＣＲＴ表示装置などが挙げられる。   Note that the image data processing apparatus of the present embodiment can be used as a thinning processing apparatus for various display devices in which a plurality of pixels are arranged. As this display device, for example, a liquid crystal display device (LCD) using liquid crystal as a display element of each pixel, an EL display device using a self-luminous element such as an organic electroluminescence (EL) element, an inorganic EL element, or a plasma In addition to a space-saving flat display device called a platform display such as a display device, a CRT display device or the like can be used.

本発明の実施形態に係る画像データ処理装置の概略構成を示す図である。1 is a diagram illustrating a schematic configuration of an image data processing apparatus according to an embodiment of the present invention. 図１の間引き制御信号作成部の具体的な構成の例を示す図である。It is a figure which shows the example of a specific structure of the thinning-out control signal preparation part of FIG. 本発明の実施形態に係る画像データ処理装置による間引き処理の方法を示す動作波形の一例である。It is an example of the operation | movement waveform which shows the method of the thinning process by the image data processing apparatus which concerns on embodiment of this invention. 本発明の実施形態に係る画像データ処理装置による間引き処理におけるカウンタの動作を説明する動作波形の一例である。It is an example of the operation | movement waveform explaining the operation | movement of the counter in the thinning process by the image data processing apparatus which concerns on embodiment of this invention. 従来の画像データ処理装置の概略構成を示す図である。It is a figure which shows schematic structure of the conventional image data processing apparatus. 従来の画像データ処理装置による間引き処理の方法を示す動作波形図である。It is an operation | movement waveform diagram which shows the method of the thinning process by the conventional image data processing apparatus.

符号の説明Explanation of symbols

２０ 入力位置情報生成部、３０ 出力位置情報生成部、４０，４０ｒ，４０ｂ，４０ｂ 間引き制御信号出力部、６０ 制御部（ＣＰＵ）、２１０ 入力画素間隔設定部、２２０ 入力位置カウンタ、２３０ 出力画素間隔設定部、２４０、２４０ｒ、２４０ｇ、２４０ｂ 初期値設定部、２５０ 出力位置カウンタ。   20 input position information generation unit, 30 output position information generation unit, 40, 40r, 40b, 40b decimation control signal output unit, 60 control unit (CPU), 210 input pixel interval setting unit, 220 input position counter, 230 output pixel interval Setting unit 240, 240r, 240g, 240b Initial value setting unit, 250 Output position counter.

Claims (6)

供給される入力画像データを間引き処理し、表示装置に供給するための画像データ処理装置であり、
入力画素データの間隔値ＰＸを設定可能な入力画素間隔設定部と、
出力画素データの間隔値ＰＹを設定可能な出力画素間隔設定部と、
入力画像データの位置情報である入力位置カウント値Ｘｍを、前記入力画素データの間隔値刻みでカウントする入力位置カウンタと、
前記表示装置への出力画像データの位置情報である出力位置カウント値Ｙｎを、前記出力画像データの間隔値刻みでカウントする出力位置カウンタと、
前記入力位置カウンタの入力位置カウント値Ｘｍ及び前記出力位置カウンタの出力位置カウント値Ｙｎに基づいて、前記入力画素データを出力画素データとして採用するための間引き制御信号を作成する間引き制御信号出力部と、
を有し、
前記入力位置カウンタは、
前記入力画素間隔設定部からの間隔値ＰＸに、直前の入力位置カウント値Ｘｍ−１を加算して加算結果Ｘｍを求め、所定のタイミングで該加算結果Ｘｍを保持し、入力位置カウント値Ｘｍとして出力し、
前記出力位置カウンタは、
前記出力画素間隔設定部からの間隔値ＰＹに、直前の出力画素データカウント値Ｙｎを加算して加算結果を求め、前記間引き制御信号の出力に応じて、保持値を前記加算値に更新し、該加算値を出力位置カウント値Ｙｎ＋１として出力し、
前記間引き制御信号作成部は、前記出力位置カウンタからの出力位置カウント値Ｙｎが、前記入力位置カウンタからの入力位置カウント値ＸｍとＸｍ＋１との間の場合に、前記間引き制御信号を出力することを特徴とする画像データ処理装置。 An image data processing device for thinning out input image data to be supplied and supplying the input image data to a display device,
An input pixel interval setting unit capable of setting an interval value PX of input pixel data;
An output pixel interval setting unit capable of setting an interval value PY of output pixel data;
An input position counter that counts an input position count value Xm that is position information of the input image data at intervals of the input pixel data;
An output position counter that counts an output position count value Yn that is position information of output image data to the display device at intervals of the output image data; and
A decimation control signal output unit for creating a decimation control signal for adopting the input pixel data as output pixel data based on the input position count value Xm of the input position counter and the output position count value Yn of the output position counter; ,
Have
The input position counter is
An immediately preceding input position count value Xm−1 is added to the interval value PX from the input pixel interval setting unit to obtain an addition result Xm, and the addition result Xm is held at a predetermined timing to obtain an input position count value Xm. Output,
The output position counter is
The previous output pixel data count value Yn is added to the interval value PY from the output pixel interval setting unit to obtain an addition result, and the holding value is updated to the addition value according to the output of the thinning control signal, The added value is output as an output position count value Yn + 1,
The decimation control signal generation unit outputs the decimation control signal when the output position count value Yn from the output position counter is between the input position count values Xm and Xm + 1 from the input position counter. A featured image data processing apparatus. 請求項１に記載の画像データ処理装置において、
前記出力位置カウンタは、前記間引き制御信号に応じて採用される出力画素データを補正するための間引き係数信号として、前記間引き制御信号の出力時における前記出力位置カウント値Ｙｎに基づいた信号を出力することを特徴とする画像データ処理装置。 The image data processing apparatus according to claim 1,
The output position counter outputs a signal based on the output position count value Yn when the decimation control signal is output, as a decimation coefficient signal for correcting the output pixel data adopted according to the decimation control signal. An image data processing apparatus. 請求項１または２に記載の画像データ処理装置において、
前記出力位置カウンタに対し、前記表示装置の画素位置に応じて前記出力位置カウント値の初期値を設定する初期値設定部を有することを特徴とする画像データ処理装置。 The image data processing apparatus according to claim 1 or 2 ,
An image data processing apparatus, comprising: an initial value setting unit that sets an initial value of the output position count value in accordance with a pixel position of the display device with respect to the output position counter. 請求項１または２に記載の画像データ処理装置において、
前記出力位置カウンタは、カラー表示のために画素に割り当てられた色毎に複数系列設けられ、
系列毎に、前記出力位置カウント値の初期値を設定する初期値設定部が設けられ、
該初期値設定部には、前記表示装置の対応色の先頭画素位置に応じて、初期値が設定されることを特徴とする画像データ処理装置。 The image data processing apparatus according to claim 1 or 2 ,
The output position counter is provided in a plurality of series for each color assigned to a pixel for color display,
An initial value setting unit for setting an initial value of the output position count value is provided for each series,
An image data processing apparatus, wherein an initial value is set in the initial value setting unit in accordance with a leading pixel position of a corresponding color of the display device. 請求項１から請求項４のいずれか一項に記載の画像データ処理装置において、
前記入力位置カウンタは、
前記入力画素間隔設定部からの間隔値ＰＸに、直前の入力位置カウント値Ｘｍ−１を加算して加算結果Ｘｍを得る入力カウント加算部と、
供給される前記入力カウント加算部からの加算結果Ｘｍを所定タイミングで保持し、入力位置カウント値Ｘｍとして出力する入力位置カウント保持部と、を備え、
前記出力位置カウンタは、
前記出力画素間隔設定部からの間隔値ＰＹに、直前の出力位置カウント値Ｙｎを加算して加算結果Ｙｎ＋１を得る出力カウント加算部と、
前記間引き制御信号に応じて、前記出力カウント加算部からの出力と、前記直前の出力位置カウント値のいずれかを選択的に出力するセレクタと、
前記セレクタから供給される前記直前の出力位置カウント値Ｙｎ又は前記加算結果Ｙｎ＋１を保持し、出力する出力位置カウント保持部と、を備えることを特徴とする画像データ処理装置。 In the image data processing device according to any one of claims 1 to 4 ,
The input position counter is
An input count addition unit that adds the immediately preceding input position count value Xm-1 to the interval value PX from the input pixel interval setting unit to obtain an addition result Xm;
An input position count holding unit that holds the supplied addition result Xm from the input count addition unit at a predetermined timing and outputs it as an input position count value Xm;
The output position counter is
An output count addition unit that adds the immediately preceding output position count value Yn to the interval value PY from the output pixel interval setting unit to obtain an addition result Yn + 1;
In accordance with the thinning control signal, a selector that selectively outputs either the output from the output count adding unit or the immediately preceding output position count value;
An image data processing apparatus comprising: an output position count holding unit that holds and outputs the immediately preceding output position count value Yn or the addition result Yn + 1 supplied from the selector. 請求項５に記載の画像データ処理装置において、
前記セレクタは、前記間引き制御信号に応じて出力が切り替わり、
前記間引き制御信号の非出力時は、前記出力位置カウント保持部は、前記直前の出力位置カウント値Ｙｎを保持して出力し、前記間引き制御信号が出力されると、前記出力カウント加算部からの新たな加算結果Ｙｎ＋１を保持して出力することを特徴とする画像データ処理装置。 The image data processing apparatus according to claim 5, wherein
The selector switches output according to the thinning control signal,
When the decimation control signal is not output, the output position count holding unit holds and outputs the previous output position count value Yn, and when the decimation control signal is output, the output count addition unit outputs An image data processing apparatus characterized by holding and outputting a new addition result Yn + 1.
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Publication number Priority date Publication date Assignee Title
JPH01183273A (en) * 1988-03-03 1989-07-21 Minolta Camera Co Ltd Picture processor
JP2670200B2 (en) * 1991-08-30 1997-10-29 富士写真フイルム株式会社 Thinning circuit in image data reproducing device
JPH1011009A (en) * 1996-04-23 1998-01-16 Hitachi Ltd Processor for video signal and display device using the same
JP2001309231A (en) * 2000-04-20 2001-11-02 Sharp Corp Image processing apparatus
JP3983500B2 (en) * 2001-06-01 2007-09-26 株式会社メガチップス Data conversion circuit and digital camera
JP2003123066A (en) * 2001-10-10 2003-04-25 Fujitsu Ten Ltd Image reduction display method and device
JP4260616B2 (en) * 2003-12-17 2009-04-30 株式会社リコー Color image forming apparatus
JP4670403B2 (en) * 2005-03-08 2011-04-13 セイコーエプソン株式会社 Image processing apparatus, image processing method, display controller, and electronic apparatus
JP2007028225A (en) * 2005-07-15 2007-02-01 Sharp Corp Data thinning-out circuit
JP5439703B2 (en) * 2005-07-20 2014-03-12 ブラザー工業株式会社 Image display device

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