JP4921730B2 - 半導体装置 - Google Patents

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Description

本発明は、電流検出用セルを備えた半導体装置に関する。
パワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Filed Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)に代表されるパワーデバイスに短絡等が原因で過電流が流れるとパワーデバイスが破壊するので、パワーデバイスに過電流が流れないように制御する必要がある。また、パワーデバイスを例えばモータの回転制御に利用する場合、パワーデバイスに流れる電流を精密に制御する必要がある。これらの目的のためにパワーデバイスとは別に電流検出部が設けられる。パワーデバイスと電流検出部の間に抵抗を接続し、その間の電位差を検出することによって電流検出をするのが一般的である。
電流検出部である電流検出用セルをパワーデバイス（メインセル）と一緒に一つのチップに形成すると（例えば特許文献１，２，３参照）、電流プローブ等の外付け部品が不要になると共に小型化を図れる。しかしながら、電流検出用セルをメインセルから分離しないと、電流検出用セルとメインセルの電位差が生じないので、電流検出をすることができない。その一方で、電流検出用セルが配置される領域（センス領域）の面積を確保する必要もある。
特開平７−２４０５２０号公報（図１） 特許第３４００２３７号公報（図１〜図３、図６〜図８） 特許第３４５０６５０号公報（図１〜図４、図７、図８）
本発明の目的は、電流検出用セルが配置される領域（センス領域）の面積を確保しつつ電流検出用セルをメインセルから分離できる半導体装置を提供することである。
本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板の裏面上に配置された裏面電極と、前記半導体基板の表面上に、前記半導体基板の表面側から見た平面視で、第１の方向に延伸してストライプ状に配置された第１導電型の第１半導体層と第２導電型の第２半導体層とを含む半導体部と、ゲート電極、前記第２半導体層上に形成された第２導電型のウェル、前記ウェル中に形成された第１導電型のソース層又はエミッタ層、及び、前記半導体基板の表面側に配置されると共に前記ウェル及び前記ソース層又は前記エミッタ層と接続された第１表面電極を含むメイン領域と、センスゲート電極、前記第２半導体層上に形成された第２導電型のセンスウェル、前記センスウェル中に形成された第１導電型のセンスソース層又はセンスエミッタ層、及び、前記半導体基板の表面側に配置されると共に前記センスウェル及び前記センスソース層又は前記センスエミッタ層と接続され、前記第１表面電極と分離され、前記第１の方向を長手方向とする矩形形状をなす第２表面電極を含むセンス領域と、を備え、前記第１表面電極は、前記第２表面電極の２辺の長辺と１辺の短辺を囲んでいることを特徴とする。
本発明の別態様に係る半導体装置は、半導体基板と、前記半導体基板の裏面上に配置された裏面電極と、前記半導体基板の表面上に、前記半導体基板の表面側から見た平面視で、第１の方向に延伸してストライプ状に配置された第１導電型の第１半導体層と第２導電型の第２半導体層とを含む半導体部と、ゲート電極、前記第２半導体層上に形成された第２導電型のウェル、前記ウェル中に形成された第１導電型のソース層又はエミッタ層、及び、前記半導体基板の表面側に配置されると共に前記ウェル及び前記ソース層又は前記エミッタ層と接続された第１表面電極を含むメイン領域と、センスゲート電極、前記第２半導体層上に形成された第２導電型のセンスウェル、前記センスウェル中に形成された第１導電型のセンスソース層又はセンスエミッタ層、及び、前記半導体基板の表面側に配置されると共に前記センスウェル及び前記センスソース層又は前記センスエミッタ層と接続され、前記第１表面電極と分離され、前記第１の方向を長手方向とする矩形形状をなす第２表面電極を含むセンス領域と、を備え、前記第１表面電極は前記第１半導体層と前記第２半導体層が交互に配置される第２の方向の一方側に位置し、前記第２表面電極は前記第２の方向の他方側に位置することを特徴とする。
本発明によれば、センス領域の面積を確保しつつ電流検出用セルをメインセルから分離することが可能となる。
本発明の実施形態について図面を用いて説明する。各実施形態を説明する図において、既に説明した図の符号で示すものと同一又は同等のものについては、同一符号を付すことにより説明を省略する。
［第１実施形態］
図１は、第１実施形態に係る半導体装置１の断面の模式図である。半導体装置１は、多数のメインセル３と多数の電流検出用セル５を備え、これらのセルが同じチップに形成されている。これらのセルはパワーＭＯＳＦＥＴである。メインセル３の配置される領域がメイン領域７であり、電流検出用セル５の配置される領域がセンス領域９である。以下、半導体装置１の構造を詳細に説明する。
半導体装置１は、ｎ＋型の半導体基板（例えばシリコン基板）１１と、その表面１３上に交互に配置されたｎ型の第１半導体層１５及びｐ型の第２半導体層１７を含む単結晶半導体部１９と、半導体基板１１の裏面２１上に配置された裏面電極２３と、を備える。ｎ型は第１導電型の一例であり、ｐ型は第２導電型の一例である。
ｎ＋型の半導体基板１１はドレイン領域として機能する。したがって、裏面電極２３はドレイン電極となる。複数の第１半導体層１５は、半導体基板１１の表面１３上に配置されたｎ型の単結晶シリコン層に、複数のトレンチ２５を設けることにより形成される。第１半導体層１５は、ドリフト領域として機能する。複数の第２半導体層１７は、エピタキシャル成長法により、複数のトレンチ２５のそれぞれに埋め込まれたｐ型の単結晶シリコン層である。
第１半導体層１５及び第２半導体層１７は柱状を有しており、これらによりスーパージャンクション構造が構成されている。詳しくは、ｎ型の第１半導体層１５とｐ型の第２半導体層１７は、半導体装置１のオフ時にこれらの半導体層１５,１７の完全空乏化が可能なように、半導体基板１１の表面１３と平行な方向に交互に繰り返し配置されている。このような、スーパージャンクション構造によれば、パワーＭＯＳＦＥＴの低オン抵抗化と高耐圧化を同時に達成することができる。
メイン領域７の第２半導体層１７上には、ｐ型のウェル２７が形成されている。一方、センス領域９の第２半導体層１７上には、ｐ型のセンスウェル２９が形成されている。ウェル２７やセンスウェル２９は、ベース領域（又はボディ領域）と称される。ウェル２７中にはｎ＋型のソース層３１が形成されており、センスウェル２９中にはｎ＋型のセンスソース層３３が形成されている。ソース層３１は、ソース／エミッタ層の一例である。ソース／エミッタ層とは、ソース層及びエミッタ層のうち少なくとも一方の機能を有するものである。センスソース層３３は、センスソース／エミッタ層の一例である。センスソース／エミッタ層とは、センスソース層及びセンスエミッタ層のうち少なくとも一方の機能を有するものである。
メイン領域７において、ゲート電極３５がゲート絶縁膜を介して第１半導体層１５上に配置されている。ゲート電極３５はウェル２７の端部上まで延びている。一方、センス領域９において、センスゲート電極３７がセンスゲート絶縁膜を介して第１半導体層１５上に配置されている。センスゲート電極３７はセンスウェル２９の端部上まで延びている。ゲート電極３５やセンスゲート電極３７は、例えばポリシリコンからなる。ウェル２７の端部やセンスウェル２９の端部は、チャネル領域３９として機能する。
ゲート電極３５、センスゲート電極３７は、それぞれ絶縁膜４１で覆われている。メイン領域７上の絶縁膜４１は、第１表面電極４３で覆われている。第１表面電極４３は、ウェル２７及びソース層３１に接続され、ソース電極として機能する。したがって、第１表面電極４３は、半導体基板１１の表面１３側に配置され、メインセル３を流れる電流の経路となる。
センス領域９において、絶縁膜４１を覆うと共にセンスウェル２９及びセンスソース層３３に接続された第２表面電極４５が配置されている。第２表面電極４５は、半導体基板１１の表面１３側に配置されると共に電流検出用セル５を流れる電流の経路となる。
一つのメインセル３（電流検出用セル５）は、一つの第１半導体層１５と、その両側の第２半導体層１７の半分ずつと、これらの半導体層に対応する位置にあるウェル２７（センスウェル２９）、ソース層３１（センスソース層３３）、ゲート電極３５（センスゲート電極３７）等とにより構成される。メイン領域７では、多数のメインセル３が規則的に配置され、これらが並列接続されている。同様に、センス領域９において、並列接続された多数の電流検出用セル５が規則的に配置されている。
なお、メイン領域７とセンス領域９の境界４７では、メインセル３、電流検出用セル５がそれぞれ半セル分だけ配置されている。但し、メインセル３側は、ソース層３１を形成していないので、この部分のメインセル３は機能しない。よって、境界４７において、メインセル３と電流検出用セル５が分離されている。これは、メインセル３の電流が電流検出用セル側に流れたり、電流検出用セル５の電流がメインセル側に流れたりすると、メインセル３と電流検出用セル５の電位差がなくなり、電流を検出できなくなるからである。
メインセル３と電流検出用セル５は裏面電極２３を共用し、ドレインＤが共通である。ゲート電極３５とセンスゲート電極３７は共通接続され、メインセル３と電流検出用セル５はゲートＧが共通である。これに対して、第１表面電極４３と第２表面電極４５は共通接続されておらず、ソースＳが第１表面電極４３に接続され、センスソースＳＳが第２表面電極４５に接続されている。
次に、半導体装置１の平面構造を説明する。図２は、半導体装置１の平面全体の模式図であり、図３はセンス領域９付近の平面の模式図である。図３のＡ１−Ａ２線に沿った断面の模式図が図１である。図２や図３において、ｎ型の第１半導体層１５やｐ型の第２半導体層１７より上側は省略されている。第１半導体層１５と第２半導体層１７によりストライプ状の平面が構成される。
センス領域９はチップの中央に配置されている。センス領域９の平面は長方形であり、第１半導体層１５と第２半導体層１７が交互に配置されるＸ方向に対して単結晶半導体部１９上で交差するＹ方向が長手方向である。メイン領域７はセンス領域９の三方を囲んでおり、センス領域９の一つの短辺側に配置されていない。
ｐ＋型のリング層４９は、メイン領域７及びセンス領域９を囲んで単結晶半導体部１９上に位置する。リング層４９はｐ型の不純物拡散層である。リング層４９は、図１の第１表面電極４３と接続されている。したがって、リング層４９の電位は、メインセル３のソース層３１の電位と同じにされている。ドレイン電圧（例えば６００Ｖ）が、直接、メイン領域７やセンス領域９に印加されると、メインセル３や電流検出用セル５が破壊される可能性がある。そこで、リング層４９を設けて、ドレイン電圧がメインセル３や電流検出用セル５に直接印加されないようにしている。
次に、図１のＡ１−Ａ２断面以外の他の断面について説明する。図４は、図３のＢ１−Ｂ２線に沿った断面の模式図である。この断面はセンス領域９の境界であり、Ｘ方向に沿っている。センスソース層３３は境界まで延びておらず、境界のセンスウェル２９中にはセンスソース層３３が形成されていない。第２表面電極４５はここまで延びており、センスウェル２９に接続されている。これに対して、メイン領域７はセンス領域９よりもリング層４９側に延びているので、ウェル２７中にはソース層３１が形成されている。
図５は、図３のＣ１−Ｃ２線に沿った断面の模式図である。図４よりさらにリング層４９側の断面である。センス領域９において、センスウェル２９が配置されておらず、また、第２表面電極４５も配置されていない。第１半導体層１５や第２半導体層１７は絶縁膜４１で覆われている。メイン領域７側は図４と同様である。
図６は、図３のＤ１−Ｄ２線に沿った断面の模式図である。これは、メイン領域７及びセンス領域９の第２半導体層１７の断面を示している。第１表面電極４３はリング層４９と接続されている。
次に、半導体装置１の動作について図１を用いて説明する。この動作において、各メインセル３のソース層３１及びウェル２７は、ソースＳを介して接地される。同様に、各電流検出用セル５のセンスソース層３３及びセンスウェル２９は、センスソースＳＳを介して接地されている。ドレイン領域である半導体基板１１には、裏面電極２３を介して所定の正電圧が印加されている。
半導体装置１をオン動作させる場合、ゲートＧを介して所定の正電圧を各メインセル３のゲート電極３５及び各電流検出用セル５のセンスゲート電極３７に印加する。これにより、チャネル領域３９にはｎ型の反転層が形成される。ソース層３１からの電子はこの反転層を通り、ドリフト領域であるｎ型の第１半導体層１５に注入され、ドレイン領域である半導体基板１１に達する。よって、メインの電流が裏面基板２３からメインセル３を通り第１表面電極４３へ流れることになる。
このとき、電流検出用の電流が裏面基板２３から電流検出用セル５を通り第２表面電極４５へ流れる。ソースＳとセンスソースＳＳとの間には抵抗（図示せず）が接続されており、その間の電位差を検出することにより電流の検出がなされる。
一方、半導体装置１をオフ動作させる場合、ゲート電極３５及びセンスゲート電極３７に印加する電圧を制御して、ゲート電極３５の電位をソース層３１の電位以下にし、かつセンスゲート電極３７の電位をセンスソース層３３の電位以下にする。これにより、チャネル領域３９のｎ型の反転層が消失し、ソース層３１及びセンスソース層３３からｎ型の第１半導体層１５への電子の注入が停止する。よって、ドレイン領域である半導体基板１１からソース層３１やセンスソース層３３に電流が流れない。そして、オフ時、第１半導体層１５と第２半導体層１７により形成されるｐｎ接合から横方向に延びる空乏層により、第１半導体層１５及び第２半導体層１７が完全空乏化され、半導体装置１の耐圧が保持される。
次に、第１実施形態に係る半導体装置の主な効果を説明する。この理解の前提として、平面がストライプ状のスーパージャンクション構造に由来する問題を説明する。電流を検出するためには、メインセル３と電流検出用セル５を分離しなければならない。そこで、図１に示すように、メイン領域７とセンス領域９の境界４７において、メインセル３のソース層３１を形成しないことにより、メインセル３と電流検出用セル５を分離している。
しかし、ｐ型の第２半導体層１７が存在するため、図６に示すように、メインセルのウェル２７やソース層３１はｐ型の第２半導体層１７を介して、電流検出用セルのセンスウェル２９やセンスソース層３３と接続されることになる。したがって、この断面では分離が不十分となる可能性がある。仮に、図２のＸ方向に沿って、センス領域９をメイン領域７の隣に配置しても、同じである。なぜなら、ｐ＋型のリング層４９は、ｐ型の第２半導体層１７と接続されるのが不可避なので、メインセルのウェル２７やソース層３１は、ｐ型の第２半導体層１７及びｐ＋型のリング層４９を介して、電流検出用セルのセンスウェル２９やセンスソース層３３と接続されるからである。
図３に示すセンス領域９とリング層４９の間の領域５１やセンス領域９とメイン領域７の間の領域５３に第２半導体層１７を形成しないようにすれば、メインセル３と電流検出用セル５を分離することが可能である。しかし、このようにすれば、スーパージャンクション構造が単純なパターンにならないので、半導体装置１の歩留まりが悪くなる。
領域５１，５３の第２半導体層１７の数を少なくすれば、領域５１，５３の抵抗Ｒが大きくなるため、メインセル３と電流検出用セル５を分離することができる。図７は、上記抵抗Ｒを含む半導体装置１の等価回路図である。一方、センス領域９の面積を確保する必要もある。そこで、第１実施形態では、センス領域９の平面を長方形とし、第１半導体層１５と第２半導体層１７が交互に配置されるＸ方向に対して単結晶半導体部上で交差するＹ方向を長手方向としている。これにより、領域５１，５３の抵抗を大きくしつつ（つまり、メインセル３と電流検出用セル５を分離しつつ）、センス領域９の面積を確保している。
また、領域５１，５３の第２半導体層１７の長さを大きくすれば、抵抗Ｒを大きくすることができる。そこで、第１実施形態では、センス領域９とリング層４９の距離Ｌ１及びセンス領域９とメイン領域７の距離Ｌ２を、メイン領域７とリング層４９の距離Ｌ３より大きくして、抵抗Ｒを大きくしている。
第１実施形態では、図２に示すように、センス領域９を半導体装置１のチップの中央部に配置している。これによる効果を説明する。電流はチップ全体に均一に流れないので、センス領域９の位置が適切でないと電流を正確に検出することができない。センス領域９はチップの中央部に配置されているので、センス領域９はメイン領域７に配置された各メインセル３の近くに位置することになる。したがって、電流検出の精度が向上する。
また、第１実施形態では、センス領域９の三方をメイン領域７で囲んでいる。したがって、センス領域９の第２表面電極４５のワイヤボンディングは、メイン領域７が配置されていない側からできるので、第２表面電極４５のワイヤボンディングが容易となる。
次に、第１実施形態の変形例を説明する。図８は、この変形例を示す断面図であり、図６と対応する。領域５１（つまりセンス領域９とリング層４９の間）及び領域５３（つまりセンス領域９とメイン領域７の間）のｐ型の第２半導体層１７中に、第２半導体層１７よりｐ型の不純物濃度が高い第３半導体層５５が配置されている。第２半導体層１７が空乏化すると抵抗Ｒの値が大きく上昇して、電流検出の精度が低下する可能性がある。変形例では、第３半導体層５５を配置しているので、抵抗Ｒの値の変化を小さくでき、その結果、電流検出の精度を向上させることができる。
［第２実施形態］
図９は、第２実施形態に係る半導体装置６１の平面全体の模式図であり、図２と対応する。メイン領域７は第１半導体層１５と第２半導体層１７が交互に配置されるＸ方向の一方側に位置し、センス領域９はＸ方向の他方側に位置している。
センス領域９とリング層４９の間の領域５１に配置される第２半導体層１７の数を減らせば、抵抗Ｒを大きくでき、メインセルと電流検出用セルの分離がより確実になる。そこで、第２実施形態では領域５１の第２半導体層１７の数を三本とし、図２に示す第１実施形態の四本より少なくしている。
一方、第２実施形態では、センス領域９の面積を確保するために、センス領域９の長手方向の寸法をさらに大きくしなければならない。この場合、センス領域９をチップの中央部に配置すると、メイン領域７は二つの部分に分断されるため、各部分でソース層のワイヤボンディングをしなければならない。第２実施形態では、メイン領域７をＸ方向の一方側に配置し、センス領域９をＸ方向の他方側に配置することにより、メイン領域７を二つに分断することなく、センス領域９の長手方向の寸法を大きくしている。
なお、第１及び第２実施形態に係る半導体装置はパワーＭＯＳＦＥＴであるが、ＩＧＢＴにも本発明を適用することができる。ＩＧＢＴの場合、図１に示す構造の裏面電極２３と半導体基板１１との間に、コレクタ領域として機能するｐ＋型半導体層が追加される。また、ソース層３１やセンスソース層３３は、それぞれ、エミッタ層、センスエミッタ層となる。
第１実施形態に係る半導体装置の断面（Ａ１−Ａ２）の模式図である。 第１実施形態に係る半導体装置の平面全体の模式図である。 第１実施形態に係る半導体装置のセンス領域付近の平面の模式図である。 第１実施形態に係る半導体装置の断面（Ｂ１−Ｂ２）の模式図である。 第１実施形態に係る半導体装置の断面（Ｃ１−Ｃ２）の模式図である。 第１実施形態に係る半導体装置の断面（Ｄ１−Ｄ２）の模式図である。 第１実施形態に係る半導体装置の等価回路図である。 第１実施形態に係る半導体装置の変形例の断面の模式図である。 第２実施形態に係る半導体装置の平面全体の模式図である。
符号の説明
１・・・半導体装置、３・・・メインセル、５・・・電流検出用セル、７・・・メイン領域、９・・・センス領域、１１・・・半導体基板、１３・・・半導体基板の表面、１５・・・第１半導体層、１７・・・第２半導体層、１９・・・単結晶半導体部、２１・・・半導体基板の裏面、２３・・・裏面電極、２７・・・ウェル、２９・・・センスウェル、３１・・・ソース層、３３・・・センスソース層、３５・・・ゲート電極、３７・・・センスゲート電極、４３・・・第１表面電極、４５・・・第２表面電極、４９・・・リング層、５５・・・第３半導体層、６１・・・半導体装置

Claims (5)

  1. 半導体基板と、
    前記半導体基板の裏面上に配置された裏面電極と、
    前記半導体基板の表面上に、前記半導体基板の表面側から見た平面視で、第１の方向に延伸してストライプ状に配置された第１導電型の第１半導体層と第２導電型の第２半導体層とを含む半導体部と、
    ゲート電極、前記第２半導体層上に形成された第２導電型のウェル、前記ウェル中に形成された第１導電型のソース層又はエミッタ層、及び、前記半導体基板の表面側に配置されると共に前記ウェル及び前記ソース層又は前記エミッタ層と接続された第１表面電極を含むメイン領域と、
    センスゲート電極、前記第２半導体層上に形成された第２導電型のセンスウェル、前記センスウェル中に形成された第１導電型のセンスソース層又はセンスエミッタ層、及び、前記半導体基板の表面側に配置されると共に前記センスウェル及び前記センスソース層又は前記センスエミッタ層と接続され、前記第１表面電極と分離され、前記第１の方向を長手方向とする矩形形状をなす第２表面電極を含むセンス領域と、を備え、
    前記第１表面電極は、前記第２表面電極の２辺の長辺と１辺の短辺を囲んでいる
    ことを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板の裏面上に配置された裏面電極と、
    前記半導体基板の表面上に、前記半導体基板の表面側から見た平面視で、第１の方向に延伸してストライプ状に配置された第１導電型の第１半導体層と第２導電型の第２半導体層とを含む半導体部と、
    ゲート電極、前記第２半導体層上に形成された第２導電型のウェル、前記ウェル中に形成された第１導電型のソース層又はエミッタ層、及び、前記半導体基板の表面側に配置されると共に前記ウェル及び前記ソース層又は前記エミッタ層と接続された第１表面電極を含むメイン領域と、
    センスゲート電極、前記第２半導体層上に形成された第２導電型のセンスウェル、前記センスウェル中に形成された第１導電型のセンスソース層又はセンスエミッタ層、及び、前記半導体基板の表面側に配置されると共に前記センスウェル及び前記センスソース層又は前記センスエミッタ層と接続され、前記第１表面電極と分離され、前記第１の方向を長手方向とする矩形形状をなす第２表面電極を含むセンス領域と、を備え、
    前記第１表面電極は前記第１半導体層と前記第２半導体層が交互に配置される第２の方向の一方側に位置し、
    前記第２表面電極は前記第２の方向の他方側に位置する
    ことを特徴とする半導体装置。
  3. 前記メイン領域及び前記センス領域から分離して、前記メイン領域及び前記センス領域を囲み、前記半導体部上に位置すると共に前記第１表面電極と接続された第２導電型のリング層を更に備える
    ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記センス領域と前記リング層の距離は、前記メイン領域と前記リング層の距離より大きい
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記センス領域と前記リング層の間の前記第２半導体層中に配置されると共に前記第２半導体層よりも第２導電型の不純物濃度が高い第３半導体層を、さらに備える
    ことを特徴とする請求項３又は４に記載の半導体装置。
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