JP4918440B2 - 製造システム、製造方法、管理装置、管理方法、およびプログラム - Google Patents
製造システム、製造方法、管理装置、管理方法、およびプログラム Download PDFInfo
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Description
基板表面のパーティクルまたは金属汚染等を除去して基板表面を清浄にする工程である。ウェット洗浄またはドライ洗浄等が用いられる。
(2)熱処理(Thermal Process)
ウェハを加熱する工程である。熱酸化膜の形成を目的とする熱酸化プロセス、イオン注入後の活性化等のためのアニールプロセス等がある。
基板上に不純物を導入する。例えば、シリコン基板等の半導体基板にボロン(B)、またはリン(P)等の不純物をイオン注入等により導入し、pn接合を形成する等である。
(4)成膜工程(薄膜形成工程)
CVD(Chemical Vapor Deposition)、PVD(Physical Vapor Deposition)、塗布・コーティング、電気メッキ等により基板上にSi酸化膜、Si窒化膜、ポリシリコン膜、Cu膜等の薄膜を堆積させる。
基板上にホトレジストを塗布し、マスクによりパターンを露光した後、ホトレジストを現像する。
(6)エッチング工程
ホトレジストの下層の膜における、ホトレジストが現像により除去された結果露出した部分をエッチングにより除去した後、ホトレジストを除去する。プラズマエッチング法、反応性イオンエッチング(RIE)法、または、薬液によるウェットエッチング法等を用いる。
(7)平坦化工程
基板表面を研削し、平坦化する。CMP(Chemical and Mechanical Polishing)法等を用いる。
製造制御部140は、製造ライン100を管理し、製造ライン100によるウェハの製造を制御する。測定部145は、ウェハ上に形成されたテスト回路が有する複数の被測定トランジスタのそれぞれの電気的特性を測定する。測定部145は、例えば半導体試験装置等であってよく、テスト回路上に設けられた、それぞれが被測定トランジスタを含む複数の被測定回路のそれぞれを順次選択する測定制御部146と、選択された被測定回路が出力する出力信号に基づいて被測定トランジスタの電気的特性を測定する出力測定部148とを有する。
また、特定部150は、複数のテスト回路および複数の電子デバイスを有するウェハを製造した場合、電気的特性が予め定められた基準を満たさない被測定トランジスタのウェハ上における分布に基づいて、複数の電子デバイスのうち不良が生じうる不良デバイスを特定する。
まず、製造制御部140は、複数の被測定トランジスタを含むテスト回路300を有するウェハを製造ライン100により製造させる(S500)。製造ライン100は、製造制御部140からの指示を受けて、複数の製造装置105により当該ウェハを製造する。
まず、製造制御部140は、それぞれが複数の被測定トランジスタを含む複数のテスト回路300と、複数の電子デバイス510とを有するウェハ500を製造する(S600)。次に、測定部145は、ウェハ上に形成された各テスト回路300内の複数の被測定トランジスタのそれぞれの電気的特性を測定する(S510)。次に、特定部150は、電気的特性が予め定められた基準を満たさない被測定トランジスタのウェハ上における分布に基づいて、複数の電子デバイス510のうち不良が生じうる不良デバイスを特定する(S620)。次に、選別部165は、複数の電子デバイス510のうち不良デバイスを除く電子デバイス510を組立工程群120による処理において選別する(S630)。そして、組立工程群120および試験工程群130は、本発明に係る製品出力部として機能し、選別された電子デバイス510の組立・試験を行って、製品用に出力する(S640)。
まず、測定制御部146は、テスト回路300に、図7において説明した電圧VDD、電圧VG、電圧φj、電圧VREFを供給する(S440)。このとき、測定制御部146は、一定の電圧VREFを各電流源318に供給し、各電流源318に同一の定電流を生成させる電流制御部として機能する。また、測定制御部146は、被測定トランジスタ314をオン状態に制御するゲート電圧VGを供給し、それぞれのスイッチ用トランジスタ312をオン状態に制御する電圧φjを供給する。このような制御により、測定制御部146は、それぞれの被測定トランジスタ314のゲート端子に、当該被測定トランジスタ314をオン状態に制御するゲート電圧を印加させるゲート制御部として機能する。
まず、測定制御部146は、テスト回路300に、図7において説明した電圧VDD、電圧VG、電圧φj、電圧VREFを供給する(S400)。このとき、測定制御部146は、一定の電圧VREFを各電流源318に供給し、各電流源318に同一の定電流を生成させる。また、測定制御部146は、被測定トランジスタ314をオン状態に制御するゲート電圧VGを供給し、それぞれのスイッチ用トランジスタ312をオン状態に制御する電圧φjを供給する。
それぞれのスイッチ用トランジスタ312は、対応する被測定トランジスタ314のゲート端子と接続されるPN接合を有する。本例においては、当該PN接合におけるリーク電流を測定する。
(1)FN(Fowler−Nordheim) Gate injection
(2)FN Substrate injection
(3)Hot Electron injection
(4)Source Erase
12 ADC
16 特性測定部
18 表示装置
20 テストヘッド
100 製造ライン
105a〜c 製造装置
110 素子分離工程群
114 素子形成工程群
118 配線形成工程群
120 組立工程群
130 試験工程群
140 製造制御部
142 管理装置
145 測定部
146 測定制御部
148 出力測定部
150 特定部
155 条件変更部
160 設定変更部
165 選別部
170 廃棄部
300 テスト回路
302 列選択部
304 行選択部
306−1〜2 列選択トランジスタ
310−1〜4 セル
312 スイッチ用トランジスタ
314 被測定トランジスタ
316 行選択トランジスタ
318 電流源
320 出力部
330 領域
370 ゲートリーク電流測定領域
371 ゲート電圧制御部
372 被測定トランジスタ
374 第1スイッチ
376 第2スイッチ
378 リセット用トランジスタ
380 リセット用トランジスタ
382 電圧印加部
384 NMOSトランジスタ
386 PMOSトランジスタ
388 キャパシタ
390 出力用トランジスタ
392 行選択トランジスタ
394 ストレス印加部
500 ウェハ
510 電子デバイス
1300a〜b 円状領域
1302a〜b 円状領域
1500 露光領域
1900 コンピュータ
2000 CPU
2010 ROM
2020 RAM
2030 通信インターフェイス
2040 ハードディスクドライブ
2050 フレキシブルディスク・ドライブ
2060 CD−ROMドライブ
2070 入出力チップ
2075 グラフィック・コントローラ
2080 表示装置
2082 ホスト・コントローラ
2084 入出力コントローラ
2090 フレキシブルディスク
2095 CD−ROM
Claims (20)
- 複数の製造工程により電子デバイスを製造する製造ラインによる製造品質を管理する管理方法であって、
複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造段階と、
前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定段階と、
前記電気的特性のバラツキとして許容する基準範囲外の前記電気的特性を有する前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定段階と
を備え、
前記製造段階は、2次元マトリクス状に配列され、それぞれが前記被測定トランジスタを含む複数の被測定回路と、指定された一の前記被測定回路の出力信号を前記複数の被測定回路に共通して設けられた出力信号線に出力させる選択部とを含む前記テスト回路を有する前記ウェハを前記製造ラインにより製造させ、
それぞれの前記被測定回路は、
指定されたゲート電圧を前記被測定トランジスタのゲート端子に印加するゲート電圧制御部と、
外部から入力される基準電圧を前記被測定トランジスタのドレイン端子およびソース端子のうち一方の基準電圧側端子に供給する基準電圧入力部と、
外部から選択信号が入力されたことを条件として、前記被測定トランジスタのドレイン端子およびソース端子のうち前記基準電圧側端子以外の端子の端子電圧を前記出力信号として出力する端子電圧出力部と
を含み、
前記選択部は、
2次元マトリクス状に配列された前記複数の被測定回路のうち、指定された行に対応する前記被測定回路に前記選択信号を出力する行選択部と、
前記選択信号が入力された前記被測定回路のうち、指定された列に対応する前記被測定回路の端子電圧を選択して前記出力信号線に出力させる列選択部と
を含み、
前記テスト回路は、前記複数の被測定回路の各列に対応して設けられ、前記行選択部により前記選択信号が入力された前記被測定回路に指定されたソースドレイン間電流を流す複数の電流源を更に含み、
前記測定段階は、
前記選択部により前記複数の被測定回路を順次選択させるトランジスタ選択段階と、
選択された前記被測定回路が前記出力信号線に出力する前記出力信号に基づいて、それぞれの前記被測定回路が有する前記被測定トランジスタの電気的特性として、前記端子電圧を測定する出力測定段階と
を有する管理方法。 - 前記測定段階は、それぞれの前記被測定トランジスタについて前記基準電圧および前記端子電圧に基づいて、当該被測定トランジスタのしきい値電圧を前記電気的特性として測定する
請求項1に記載の管理方法。 - 前記被測定トランジスタの電流電圧特性の測定において、前記出力測定段階は、
測定対象の前記被測定トランジスタをオン状態とするゲート電圧を前記複数の被測定トランジスタのゲート端子に印加し、
前記複数の電流源が測定対象の前記被測定トランジスタに流すソースドレイン間電流を変化させ、
測定対象の前記被測定トランジスタから前記出力信号線に出力されるソース電圧を測定する
請求項1に記載の管理方法。 - 測定対象の前記被測定トランジスタのPN接合リーク電流の測定において、前記出力測定段階は、
測定対象の前記被測定トランジスタをオン状態とするゲート電圧を前記複数の被測定トランジスタのゲート端子に印加し、
前記複数の被測定トランジスタをオフ状態に切り替えるゲート電圧を前記複数の被測定トランジスタのゲート端子に印加し、
測定対象の前記被測定トランジスタから前記出力信号線に出力される、オン状態時のソース電圧およびオフ状態に切り替わってから所定の時間経過した後のソース電圧を測定する
請求項1に記載の管理方法。 - 前記製造段階は、
複数の前記電子デバイスを前記ウェハ上に格子状に形成するデバイス形成段階と、
前記ウェハ上における前記電子デバイスの間に位置する複数の領域のそれぞれに、複数の前記テスト回路のそれぞれを形成するテスト回路形成段階と
を有し、
前記特定段階は、前記複数のテスト回路に含まれる、前記電気的特性が前記基準範囲外の前記被測定トランジスタの前記ウェハ上における分布に基づいて、不良が生じた前記製造工程を特定する
請求項1に記載の管理方法。 - 前記特定段階は、前記電気的特性が前記基準範囲外の2以上の前記被測定トランジスタが前記ウェハ上において円状に位置すると判断したことを条件として、前記ウェハを回転させて処理する前記製造工程に不良が生じたことを特定する請求項1に記載の管理方法。
- 前記特定段階は、前記電気的特性が前記基準範囲外の2以上の前記被測定トランジスタが前記ウェハ上において十字形状に位置すると判断したことを条件として、プラズマを用いる前記製造工程に不良が生じたことを特定する請求項1に記載の管理方法。
- 前記特定段階は、前記電気的特性が前記基準範囲外の2以上の前記被測定トランジスタが前記ウェハ上において各露光領域の同一箇所に位置すると判断したことを条件として、露光装置を用いる前記製造工程に不良が生じたことを特定する請求項1に記載の管理方法。
- 前記特定段階は、前記電気的特性が前記基準範囲外の2以上の前記被測定トランジスタが前記ウェハ上において帯状に位置すると判断したことを条件として、ウェット処理を用いる前記製造工程に不良が生じたことを特定する請求項1に記載の管理方法。
- 前記特定段階は、前記電気的特性が前記基準範囲外の2以上の前記被測定トランジスタが、前記ウェハ上において研削されるパターン面積の割合が上限値より大きい領域または下限値より小さい領域に位置すると判断したことを条件として、CMP(Chemical and Mechanical Polishing)を行う前記製造工程を不良が生じた製造工程として特定する請求項1に記載の管理方法。
- 前記測定段階は、前記複数の被測定トランジスタのそれぞれの電気的特性として、当該被測定トランジスタのしきい値電圧を測定し、
前記特定段階は、予め定められた基準上限値を超える前記しきい値電圧を有する前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する
請求項1に記載の管理方法。 - 前記測定段階は、前記複数の被測定トランジスタのそれぞれの電気的特性として、当該被測定トランジスタのしきい値電圧を測定し、
前記特定段階は、予め定められた基準下限値未満の前記しきい値電圧を有する前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する
請求項1に記載の管理方法。 - 請求項1に記載の管理方法により製造品質が管理された前記製造ラインにより前記電子デバイスを製造する製造方法。
- 複数の製造工程により電子デバイスを製造する製造ラインによる製造品質を管理する管理装置であって、
複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造制御部と、
前記複数の被測定トランジスタのそれぞれの電気的特性を測定した結果を受け取り、前記電気的特性のバラツキとして許容する基準範囲外の前記電気的特性を有する前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定部と
を備え、
前記製造制御部は、2次元マトリクス状に配列され、それぞれが前記被測定トランジスタを含む複数の被測定回路と、指定された一の前記被測定回路の出力信号を前記複数の被測定回路に共通して設けられた出力信号線に出力させる選択部とを含む前記テスト回路を有する前記ウェハを前記製造ラインにより製造させ、
それぞれの前記被測定回路は、
指定されたゲート電圧を前記被測定トランジスタのゲート端子に印加するゲート電圧制御部と、
外部から入力される基準電圧を前記被測定トランジスタのドレイン端子およびソース端子のうち一方の基準電圧側端子に供給する基準電圧入力部と、
外部から選択信号が入力されたことを条件として、前記被測定トランジスタのドレイン端子およびソース端子のうち前記基準電圧側端子以外の端子の端子電圧を前記出力信号として出力する端子電圧出力部と
を含み、
前記選択部は、
2次元マトリクス状に配列された前記複数の被測定回路のうち、指定された行に対応する前記被測定回路に前記選択信号を出力する行選択部と、
前記選択信号が入力された前記被測定回路のうち、指定された列に対応する前記被測定回路の端子電圧を選択して前記出力信号線に出力させる列選択部と
を含み、
前記テスト回路は、前記複数の被測定回路の各列に対応して設けられ、前記行選択部により前記選択信号が入力された前記被測定回路に指定されたソースドレイン間電流を流す複数の電流源を更に含み、
前記複数の被測定トランジスタのそれぞれの電気的特性の測定は、前記複数の被測定回路を順次選択し、選択した前記被測定回路が前記出力信号線に出力する前記出力信号に基づくものである
管理装置。 - 複数の製造工程に対応する処理を行う複数の製造装置を有する製造ラインにより電子デバイスを製造する製造方法であって、
複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造段階と、
前記テスト回路に含まれる前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定段階と、
前記電気的特性のバラツキとして許容する基準範囲外の前記電気的特性を有する前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定段階と、
前記不良が生じた製造工程に対応する処理を行う前記製造装置の処理条件を変更する条件変更段階と
を備え、
前記製造段階は、2次元マトリクス状に配列され、それぞれが前記被測定トランジスタを含む複数の被測定回路と、指定された一の前記被測定回路の出力信号を前記複数の被測定回路に共通して設けられた出力信号線に出力させる選択部とを含む前記テスト回路を有する前記ウェハを前記製造ラインにより製造させ、
それぞれの前記被測定回路は、
指定されたゲート電圧を前記被測定トランジスタのゲート端子に印加するゲート電圧制御部と、
外部から入力される基準電圧を前記被測定トランジスタのドレイン端子およびソース端子のうち一方の基準電圧側端子に供給する基準電圧入力部と、
外部から選択信号が入力されたことを条件として、前記被測定トランジスタのドレイン端子およびソース端子のうち前記基準電圧側端子以外の端子の端子電圧を前記出力信号として出力する端子電圧出力部と
を含み、
前記選択部は、
2次元マトリクス状に配列された前記複数の被測定回路のうち、指定された行に対応する前記被測定回路に前記選択信号を出力する行選択部と、
前記選択信号が入力された前記被測定回路のうち、指定された列に対応する前記被測定回路の端子電圧を選択して前記出力信号線に出力させる列選択部と
を含み、
前記テスト回路は、前記複数の被測定回路の各列に対応して設けられ、前記行選択部により前記選択信号が入力された前記被測定回路に指定されたソースドレイン間電流を流す複数の電流源を更に含み、
前記測定段階は、
前記選択部により前記複数の被測定回路を順次選択させるトランジスタ選択段階と、
選択された前記被測定回路が前記出力信号線に出力する前記出力信号に基づいて、それぞれの前記被測定回路が有する前記被測定トランジスタの電気的特性として、前記端子電圧を測定する出力測定段階と
を有し、
前記製造段階は、更に、少なくとも1つの前記製造装置の処理条件が変更されたことに応じて、処理条件変更後の前記製造ラインにより前記電子デバイスを製造させる
製造方法。 - 前記製造段階は、前記電子デバイスを有する少なくとも1つの製品ウェハと、前記テスト回路を有するテストウェハとを前記製造ラインにより交互に製造させ、
不良が生じた前記製造工程が特定されたことを条件として、前回前記テストウェハを製造してから前記処理条件を変更するまでの間に製造された前記少なくとも1つの製品ウェハを廃棄する廃棄段階を更に備える請求項15に記載の製造方法。 - 電子デバイスを製造する製造方法であって、
それぞれが複数の被測定トランジスタを含む複数のテスト回路と、複数の前記電子デバイスとを有するウェハを製造する製造段階と、
それぞれの前記テスト回路に含まれる前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定段階と、
前記電気的特性のバラツキとして許容する基準範囲外の前記電気的特性を有する前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の電子デバイスのうち不良が生じうる不良デバイスを特定する特定段階と、
前記複数の電子デバイスのうち前記不良デバイスを除く前記電子デバイスを選別する選別段階と、
前記選別段階により選別された前記電子デバイスを製品用に出力する製品出力段階と
を備え、
前記製造段階は、2次元マトリクス状に配列され、それぞれが前記被測定トランジスタを含む複数の被測定回路と、指定された一の前記被測定回路の出力信号を前記複数の被測定回路に共通して設けられた出力信号線に出力させる選択部とを含む前記テスト回路を有する前記ウェハを製造ラインにより製造させ、
それぞれの前記被測定回路は、
指定されたゲート電圧を前記被測定トランジスタのゲート端子に印加するゲート電圧制御部と、
外部から入力される基準電圧を前記被測定トランジスタのドレイン端子およびソース端子のうち一方の基準電圧側端子に供給する基準電圧入力部と、
外部から選択信号が入力されたことを条件として、前記被測定トランジスタのドレイン端子およびソース端子のうち前記基準電圧側端子以外の端子の端子電圧を前記出力信号として出力する端子電圧出力部と
を含み、
前記選択部は、
2次元マトリクス状に配列された前記複数の被測定回路のうち、指定された行に対応する前記被測定回路に前記選択信号を出力する行選択部と、
前記選択信号が入力された前記被測定回路のうち、指定された列に対応する前記被測定回路の端子電圧を選択して前記出力信号線に出力させる列選択部と
を含み、
前記テスト回路は、前記複数の被測定回路の各列に対応して設けられ、前記行選択部により前記選択信号が入力された前記被測定回路に指定されたソースドレイン間電流を流す複数の電流源を更に含み、
前記測定段階は、
前記選択部により前記複数の被測定回路を順次選択させるトランジスタ選択段階と、
選択された前記被測定回路が前記出力信号線に出力する前記出力信号に基づいて、それぞれの前記被測定回路が有する前記被測定トランジスタの電気的特性として、前記端子電圧を測定する出力測定段階と
を有する製造方法。 - 複数の製造工程により電子デバイスを製造する製造システムであって、
前記複数の製造工程に対応する処理を行う複数の製造装置を有し、前記電子デバイスを製造する製造ラインと、
複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造制御部と、
前記テスト回路に含まれる前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定部と、
前記電気的特性のバラツキとして許容する基準範囲外の前記電気的特性を有する前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定部と、
前記不良が生じた製造工程に対応する処理を行う前記製造装置の設定を変更する設定変更部と
を備え、
前記製造制御部は、2次元マトリクス状に配列され、それぞれが前記被測定トランジスタを含む複数の被測定回路と、指定された一の前記被測定回路の出力信号を前記複数の被測定回路に共通して設けられた出力信号線に出力させる選択部とを含む前記テスト回路を有する前記ウェハを前記製造ラインにより製造させ、
それぞれの前記被測定回路は、
指定されたゲート電圧を前記被測定トランジスタのゲート端子に印加するゲート電圧制御部と、
外部から入力される基準電圧を前記被測定トランジスタのドレイン端子およびソース端子のうち一方の基準電圧側端子に供給する基準電圧入力部と、
外部から選択信号が入力されたことを条件として、前記被測定トランジスタのドレイン端子およびソース端子のうち前記基準電圧側端子以外の端子の端子電圧を前記出力信号として出力する端子電圧出力部と
を含み、
前記選択部は、
2次元マトリクス状に配列された前記複数の被測定回路のうち、指定された行に対応する前記被測定回路に前記選択信号を出力する行選択部と、
前記選択信号が入力された前記被測定回路のうち、指定された列に対応する前記被測定回路の端子電圧を選択して前記出力信号線に出力させる列選択部と
を含み、
前記テスト回路は、前記複数の被測定回路の各列に対応して設けられ、前記行選択部により前記選択信号が入力された前記被測定回路に指定されたソースドレイン間電流を流す複数の電流源を更に含み、
前記測定部は、
前記選択部により前記複数の被測定回路を順次選択させ、
選択された前記被測定回路が前記出力信号線に出力する前記出力信号に基づいて、それぞれの前記被測定回路が有する前記被測定トランジスタの電気的特性として、前記端子電圧を測定する
製造システム。 - 電子デバイスを製造する製造システムであって、
それぞれが複数の被測定トランジスタを含む複数のテスト回路と、複数の前記電子デバイスとを有するウェハを製造する製造ラインと、
それぞれの前記テスト回路に含まれる前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定部と、
前記電気的特性のバラツキとして許容する基準範囲外の前記電気的特性を有する前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の電子デバイスのうち不良が生じうる不良デバイスを特定する特定部と、
前記複数の電子デバイスのうち前記不良デバイスを除く前記電子デバイスを選別する選別部と、
前記選別部により選別された前記電子デバイスを製品用に出力する製品出力部と
を備え、
前記テスト回路は、2次元マトリクス状に配列され、それぞれが前記被測定トランジスタを含む複数の被測定回路と、指定された一の前記被測定回路の出力信号を前記複数の被測定回路に共通して設けられた出力信号線に出力させる選択部とを含み、
それぞれの前記被測定回路は、
指定されたゲート電圧を前記被測定トランジスタのゲート端子に印加するゲート電圧制御部と、
外部から入力される基準電圧を前記被測定トランジスタのドレイン端子およびソース端子のうち一方の基準電圧側端子に供給する基準電圧入力部と、
外部から選択信号が入力されたことを条件として、前記被測定トランジスタのドレイン端子およびソース端子のうち前記基準電圧側端子以外の端子の端子電圧を前記出力信号として出力する端子電圧出力部と
を含み、
前記選択部は、
2次元マトリクス状に配列された前記複数の被測定回路のうち、指定された行に対応する前記被測定回路に前記選択信号を出力する行選択部と、
前記選択信号が入力された前記被測定回路のうち、指定された列に対応する前記被測定回路の端子電圧を選択して前記出力信号線に出力させる列選択部と
を含み、
前記テスト回路は、前記複数の被測定回路の各列に対応して設けられ、前記行選択部により前記選択信号が入力された前記被測定回路に指定されたソースドレイン間電流を流す複数の電流源を更に含み、
前記測定部は、
前記選択部により前記複数の被測定回路を順次選択させ、
選択された前記被測定回路が前記出力信号線に出力する前記出力信号に基づいて、それぞれの前記被測定回路が有する前記被測定トランジスタの電気的特性として、前記端子電圧を測定する
製造システム。 - 複数の製造工程により電子デバイスを製造する製造ラインによる製造品質を管理する管理装置用のプログラムであって、
前記管理装置を、
複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造制御部と、
前記複数の被測定トランジスタのそれぞれの電気的特性を測定した結果を受け取り、前記電気的特性のバラツキとして許容する基準範囲外の前記電気的特性を有する前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定部と
して機能させ、
前記製造制御部は、2次元マトリクス状に配列され、それぞれが前記被測定トランジスタを含む複数の被測定回路と、指定された一の前記被測定回路の出力信号を前記複数の被測定回路に共通して設けられた出力信号線に出力させる選択部とを含む前記テスト回路を有する前記ウェハを前記製造ラインにより製造させ、
それぞれの前記被測定回路は、
指定されたゲート電圧を前記被測定トランジスタのゲート端子に印加するゲート電圧制御部と、
外部から入力される基準電圧を前記被測定トランジスタのドレイン端子およびソース端子のうち一方の基準電圧側端子に供給する基準電圧入力部と、
外部から選択信号が入力されたことを条件として、前記被測定トランジスタのドレイン端子およびソース端子のうち前記基準電圧側端子以外の端子の端子電圧を前記出力信号として出力する端子電圧出力部と
を含み、
前記選択部は、
2次元マトリクス状に配列された前記複数の被測定回路のうち、指定された行に対応する前記被測定回路に前記選択信号を出力する行選択部と、
前記選択信号が入力された前記被測定回路のうち、指定された列に対応する前記被測定回路の端子電圧を選択して前記出力信号線に出力させる列選択部と
を含み、
前記テスト回路は、前記複数の被測定回路の各列に対応して設けられ、前記行選択部により前記選択信号が入力された前記被測定回路に指定されたソースドレイン間電流を流す複数の電流源を更に含み、
前記複数の被測定トランジスタのそれぞれの電気的特性の測定は、前記複数の被測定回路を順次選択し、選択した前記被測定回路が前記出力信号線に出力する前記出力信号に基づくものである
プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007233025A JP4918440B2 (ja) | 2007-09-07 | 2007-09-07 | 製造システム、製造方法、管理装置、管理方法、およびプログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006531579A Division JP4095101B2 (ja) | 2005-09-13 | 2005-09-13 | 製造システム、製造方法、管理装置、管理方法、およびプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007335902A JP2007335902A (ja) | 2007-12-27 |
JP4918440B2 true JP4918440B2 (ja) | 2012-04-18 |
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ID=38935005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007233025A Expired - Fee Related JP4918440B2 (ja) | 2007-09-07 | 2007-09-07 | 製造システム、製造方法、管理装置、管理方法、およびプログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4918440B2 (ja) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57194543A (en) * | 1981-05-27 | 1982-11-30 | Hitachi Ltd | Device for measuring characteristics of semiconductor device |
JP2640047B2 (ja) * | 1991-05-24 | 1997-08-13 | 三洋電機株式会社 | 半導体評価装置とその評価方法 |
JP3265129B2 (ja) * | 1994-08-10 | 2002-03-11 | 株式会社東芝 | 不揮発性半導体記憶装置のセル特性測定回路 |
JPH11103418A (ja) * | 1997-09-29 | 1999-04-13 | Canon Inc | 光電変換装置 |
JPH11186353A (ja) * | 1997-12-18 | 1999-07-09 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP3645129B2 (ja) * | 1999-06-25 | 2005-05-11 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP3555859B2 (ja) * | 2000-03-27 | 2004-08-18 | 広島日本電気株式会社 | 半導体生産システム及び半導体装置の生産方法 |
JP2005109056A (ja) * | 2003-09-30 | 2005-04-21 | Matsushita Electric Ind Co Ltd | 半導体素子の検査装置 |
-
2007
- 2007-09-07 JP JP2007233025A patent/JP4918440B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007335902A (ja) | 2007-12-27 |
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A521 | Written amendment |
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R150 | Certificate of patent or registration of utility model |
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