JP4917269B2 - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置、特に「ノーマリオフ」特性を有する半導体装置に関する。また、本発明は、比較的オン電圧が低く、さらに「ノーマリオフ」特性を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having “normally off” characteristics. The present invention also relates to a semiconductor device having a relatively low on-voltage and further having “normally off” characteristics.
結晶の歪みによって生じる２次元キャリア層（２次元電子ガス層あるいは２次元ホールガス層）を利用した半導体装置が多く利用されている。特に、窒化物系化合物半導体は、他の半導体材料であるシリコンやＧａＡｓなどに比べて、結晶の歪みが大きく、ヘテロ界面近傍に発生する２次元キャリア（２次元電子ガスあるいは２次元ホールガス）は高濃度となる。そこで、窒化物系化合物半導体を利用した開発が盛んに行われている。また、ＧａＮ，ＡｌＧａＮ，ＩｎＧａＮ，ＡｌＩｎＧａＮに代表されるIII−Ｖ族窒化物系化合物半導体は、禁制帯幅が大きく、且つ高温動作に優れている。また、従来のシリコンやＧａＡｓを材料とした半導体装置に比べ、窒化物系化合物半導体を利用した半導体装置は低いオン電圧が得られる。このことからIII−Ｖ族窒化物系化合物半導体材料を用いた発光ダイオード及びレーザダイオードなどの発光素子、フォトダイオード及びフォトトランジスタなどの受光素子、バイポーラトランジスタ（ＨＢＴ）、電界効果トランジスタ（ＨＦＥＴ）、高移動度トランジスタ（ＨＥＭＴ）などのスイッチング素子が開発されている。（特許文献１参照）。
ＡｌＧａＮ／ＧａＮ等のヘテロ界面を有し、ヘテロ界面近傍に発生する２次元キャリアを利用した特許文献１に代表される窒化物系化合物半導体装置（図７参照）は、図２の点線のような電圧−電流特性を示す。すなわち、２次元キャリアを利用した半導体装置は、通常の状態であるゲート・ソース間電圧がゼロボルトのときにオン状態となる「ノーマリオン」型のスイッチング素子となる。「ノーマリオン」型のスイッチング素子は、電源投入時における電源電圧と制御信号のタイミングなどで制御が不安定となり易い。例えば、従来の「ノーマリオン」型のスイッチング素子を電源回路のスイッチング用半導体素子として用いた場合、電源電圧と制御信号のタイミングでショートする恐れがあるため、ショート防止回路などが必要となり、コストアップ及び実装面積の増加を招く。
A nitride-based compound semiconductor device (see FIG. 7) represented by
また、図７に示すような窒化物系化合物半導体装置において、ＡｌＧａＮからなる第１の半導体層３を薄くすると、電流通路である２次元キャリア層（４ａ）のキャリア濃度が低くなる。さらに、２次元キャリア層（４ａ）はゲート電極７から広がる空乏層によって狭まっていく（さらには断絶される）。その結果、ゲート・ソース間電圧がほぼゼロボルトのときにオフ状態となり、「ノーマリオン」の特性を「ノーマリオフ」の特性に近づけることができる。しかしながら、ゲート電極（７）の底面部位を薄くすると、２次元キャリア層（４ａ）の２次元キャリア濃度が低くなってしまい、オン電圧が高くなるという不都合が生じてしまう。この理由について具体的に説明する。例えば、図７に示す半導体装置において、ＧａＮからなる第２の半導体層（４）上に格子緩和せずにＡｌＧａＮからなる第１の半導体層（３）を成長させると、格子定数差により第１の半導体層（３）が引張歪みを受けた状態となる。この引張歪みによって生ずる分極電界により、第１の半導体層（３）と第２の半導体層（４）との界面付近の伝導帯（Ｅｃ）のエネルギーバンド図は図３の点線で示すエネルギーバンド図となり、第１の半導体層（３）と第２の半導体層（４）との界面（１１）の近傍に高濃度の２次元キャリアが誘発される。第１の半導体層（３）を薄くすると、引張歪みによって生ずる分極電界が弱まり、２次元キャリアの濃度が減少する。電流は抵抗値の小さい誘発された高濃度の２次元キャリアを流れようとするので、第１の半導体層（３）を薄くすると、「ノーマリオフ」の特性に近づくが、半導体装置のオン電圧は逆に増大してしまう。また、近年、更なるオン電圧の低いノーマリオフ型の半導体装置が望まれている。
In the nitride-based compound semiconductor device as shown in FIG. 7, when the
本発明は、上記課題を解決するためになされたものであり、「ノーマリオフ」特性を有する半導体装置を提供することを目的とする。
また、本発明は、比較的オン電圧が低く、さらに「ノーマリオフ」特性を有する半導体装置を提供することを目的とする。
The present invention has been made to solve the above-described problems, and an object thereof is to provide a semiconductor device having “normally off” characteristics.
Another object of the present invention is to provide a semiconductor device having a relatively low on-voltage and further having “normally off” characteristics.
上記課題を解決し、上記目的を達成するための本発明は、一方の主面（５）を有する第１の半導体からなる第１の半導体層（３）と、前記第１の半導体層（３）と第２の半導体からなる第２の半導体層（４）とは、前記第１の半導体層（３）の一方の主面（５）に対向する面でヘテロ接合されており、前記第１の半導体層（３）と前記第２の半導体層（４）との界面（１１）近傍に２次元キャリアが発生し、一方の主面（５）上に形成された第１の電極（７）は、制御電極として機能し、前記一方の主面（５）の上方から見て、前記第１の電極（７）は第２の電極（８）と第３の電極（９）との間に配置されており、前記一方の主面（５）に複数の凹部が形成されており、前記複数の凹部は、前記第２の電極（８）から前記第３の電極（９）へ向かう方向に対して、横切るように繰り返し配置されており、第１の電極（７）は、前記複数の凹部をまたがるように形成されており、隣り合う前記凹部の間に形成され前記第１の半導体からなる凸部（６ｂ）の上面が、前記一方の主面（５）よりも低く形成されていることを特徴とする半導体装置に係るものである。 In order to solve the above problems and achieve the above object, the present invention provides a first semiconductor layer (3) made of a first semiconductor having one main surface (5), and the first semiconductor layer (3 ) And the second semiconductor layer (4) made of the second semiconductor are heterojunctioned on a surface facing one main surface (5) of the first semiconductor layer (3), The first electrode (7) formed on one main surface (5) by generating two-dimensional carriers in the vicinity of the interface (11) between the semiconductor layer (3) and the second semiconductor layer (4) Functions as a control electrode, and the first electrode (7) is located between the second electrode (8) and the third electrode (9) when viewed from above the one main surface (5). The plurality of recesses are formed on the one main surface (5), and the plurality of recesses are formed from the second electrode (8) to the third electrode (9). Relative heading direction, are repeatedly arranged across the first electrode (7), the plurality of being formed so as to straddle the concave portion is formed between the adjacent concave portions of the first The semiconductor device is characterized in that the upper surface of the convex portion (6b) made of a semiconductor is formed lower than the one main surface (5) .
また、請求項２に示すように、前記第１の半導体と前記第２の半導体とは、ともに窒化物系化合物半導体からなることを特徴とする請求項１に記載の半導体装置であることが望ましい。
The semiconductor device according to
また、請求項３に示すように、前記第２の半導体層（４）は、前記第１の半導体層（３）よりもバンドギャップエネルギーの小さいことを特徴とする請求項１または２のいずれか一項に記載の半導体装置であることが望ましい。
Moreover, as shown in
また、請求項４に示すように、前記複数の凹部は、前記界面（１１）よりも深く形成されていることを特徴とする請求項１から３のいずれか一項に記載の半導体装置であることが望ましい。
4. The semiconductor device according to
また、請求項５に示すように、前記複数の凹部を含むように切断した断面において、前記複数の凹部はほぼ矩形波形状となっており、前記複数の凹部における凹部（６ａ）の側面から、隣の凹部（６ａ´）の、該凹部（６ａ）に対向する側面までの幅（ｙ１）は、該凹部（６ａ）の底面の幅（ｙ２）よりも大きいことを特徴とする請求項１から４のいずれか一項に記載の半導体装置であることが望ましい。
Further, as shown in
また、請求項６に示すように、前記複数の凹部を含むように切断した断面において、前記複数の凹部の各凹部の側面が一方の主面に向かって末広がりであることを特徴とする請求項１から４のいずれか一項に記載の半導体装置であることが望ましい。 Moreover, as shown in claim 6, in a cross section cut so as to include the plurality of recesses, a side surface of each recess of the plurality of recesses is diverging toward one main surface. The semiconductor device according to any one of 1 to 4 is desirable.
また、請求項７に示すように、前記第１の電極（７）は、前記第１の半導体層（３）に対してショットキー接合を有していることを特徴とする請求項１から６のいずれか一項に記載の半導体装置であることが望ましい。
Moreover, as shown in
また、請求項８に示すように、前記第１の電極（７）と前記一方の主面（５）との間に絶縁膜を有することを特徴とする請求項１から６のいずれか一項に記載の半導体装置であることが望ましい。
Moreover, as shown in
また、請求項９に示すように、「ノーマリオフ」型の動作をすることを特徴とする請求項１から８のいずれか一項に記載の半導体装置であることが望ましい。
Further, as described in
本願各請求項の発明は次の効果を有する。請求項１の発明によれば、第１の半導体層（３）の一方の主面（５）に形成された複数の凹部が形成されており、複数の凹部をまたがるように第１の電極（７）が形成されており、第１の電極（７）によって複数の凹部及び複数の凹部の各凹部で挟まれる凸部（６ｂ）直下に連続して空乏層（２０）を発生させることができる。さらに、第１の電極（７）の、複数の凹部の各凹部の上の側面及び底面から広がる空乏層（２０）によって、２次元キャリア層を狭める（さらには２次元キャリア層を断絶する）ことができ、良好な「ノーマリオフ」型の半導体装置を提供することができる。 The invention of each claim of the present application has the following effects. According to the first aspect of the present invention, the plurality of recesses formed in the one main surface (5) of the first semiconductor layer (3) are formed, and the first electrode ( 7) is formed, and the depletion layer (20) can be generated continuously immediately below the convex portions (6b) sandwiched between the concave portions and the concave portions of the plurality of concave portions by the first electrode (7). . Further, the two-dimensional carrier layer is narrowed (and the two-dimensional carrier layer is cut off) by the depletion layer (20) extending from the side surface and the bottom surface of the plurality of concave portions of the first electrode (7). Therefore, a favorable “normally off” type semiconductor device can be provided.
また、請求項１の発明によれば、複数の凹部を形成したことによって、各凹部の直下近傍の第１の半導体層（３）の厚みは薄いため、２次元キャリアの濃度は低いが、各凹部の直下近傍を除く２次元キャリアの濃度は、従来の半導体装置と同じく高濃度を維持している。複数の凹部は、前記第２の電極（８）から前記第３の電極（９）へ向かう方向に対して、横切るように繰り返し配置されており、複数の凹部の上に第１の電極（７）が配置されている。つまり、第１の電極（７）直下において、複数の凹部の各凹部直下近傍における２次元キャリア濃度が低い領域と、それ以外の２次元キャリア濃度が高い領域とが第２の電極（８）から第３の電極（９）へ流れる電流通路（第２の電極（８）から第３の電極（９）へ向かう方向）に対して繰り返し交互に誘発されている。換言すれば、第２の電極（８）と第３の電極（９）との間に、２次元キャリアの濃度が高くオン抵抗の低い領域と、２次元キャリア濃度が低くオン抵抗の高い領域とが、並列となるように形成されている。その結果、複数の凹部を形成したことよるオン電圧の増加を抑制することができる。
According to the invention of
以上の事柄により、請求項１の発明によれば、第１の半導体層（３）を全面的に薄くすることなく、良好な「ノーマリオフ」特性を得ることができる。特に、本発明によれば、比較的オン電圧の低い、良好な「ノーマリオフ」型の半導体装置を提供することができる。また、複数の凹部にまたがるように第１の電極（７）が形成されているので、第１の電極（７）と第１の半導体層（３）との接触面積が広くなり、第１の電極（７）と第１の半導体層（３）との密着性を向上することもできる。 As described above, according to the first aspect of the present invention, good “normally off” characteristics can be obtained without making the first semiconductor layer (3) thin entirely. In particular, according to the present invention, a good “normally off” type semiconductor device having a relatively low on-voltage can be provided. In addition, since the first electrode (7) is formed so as to extend over the plurality of recesses, the contact area between the first electrode (7) and the first semiconductor layer (3) is increased, and the first electrode The adhesion between the electrode (7) and the first semiconductor layer (3) can also be improved.
さらに、請求項２の発明によれば、第１の半導体と前記第２の半導体とは、ともに窒化物系化合物半導体からなるので、第１の半導体層（３）と第２の半導体層（４）との界面近傍に自発分極とピエゾ（圧電）分極によって高濃度の２次元キャリアが発生する。よって、オン電圧が低い「ノーマリオフ」型の半導体装置を提供することができる。
Furthermore, according to the invention of
さらに、請求項３の発明によれば、第２の半導体層（４）は第１の半導体層（３）よりもバンドギャップエネルギーが小さいので、第２の半導体層（４）の近傍に高濃度の２次元キャリアが形成し、オン電圧を抑制することができる。よって、オン電圧が低い「ノーマリオフ」型の半導体装置を提供することができる。
Furthermore, according to the invention of
さらに、請求項４の発明によれば、ヘテロ接合の界面（１１）よりも深く複数の凹部が形成され、その凹部の底面と側面に第１の電極（７）が設けられているので、複数の凹部と第１の電極（７）から広がる空乏層（２０）とによって第２の電極（８）と第３の電極（９）とを繋ぐ２次元キャリアの電気的接続を良効に分断することができる。よって、オン電圧が低い「ノーマリオフ」型の半導体装置を提供することができる。
Furthermore, according to the invention of
さらに、請求項５の発明によれば、複数の凹部を含むように切断した断面において、複数の凹部における凹部（６ａ）の側面から隣の凹部（６ａ´）の、凹部（６ａ）に対向する側面までの幅（ｙ１）は、凹部（６ａ）の底面の幅（ｙ２）よりも大きいので、２次元キャリアの低減を抑制することでオン電圧を低く抑えることができ、凹部の上に形成された第１の電極（７）から広がる良好な空乏層（２０）によって「ノーマリオフ」型の半導体装置を提供することができる。
Furthermore, according to invention of
さらに、請求項６の発明によれば、複数の凹部を含むように切断した断面において、複数の凹部の各凹部の側面が一方の主面に向かって末広がりとなるように形成されており、複数の凹部の各凹部の底面近傍について空乏層（２０）を滑らかに形成することができる。また、各凹部の底面の面積を最小限に抑制することによって、２次元キャリアの低減を抑制し、オン電圧を低く抑えた、「ノーマリオフ」型の半導体装置を提供することができる。 Furthermore, according to the invention of claim 6, in the cross section cut so as to include a plurality of recesses, the side surfaces of the respective recesses of the plurality of recesses are formed so as to be divergent toward one main surface. The depletion layer (20) can be smoothly formed in the vicinity of the bottom surface of each of the recesses. In addition, by suppressing the area of the bottom surface of each recess to a minimum, it is possible to provide a “normally off” type semiconductor device in which the reduction of two-dimensional carriers is suppressed and the on-voltage is kept low.
さらに、請求項７の発明によれば、第１の電極（７）は、第１の半導体層（３）に対してショットキー接合を有しており、比較的オン電圧の低い良好な「ノーマリオフ」特性を有するショットキー接合型の半導体装置を提供することができる。
Further, according to the invention of
さらに、請求項８の発明によれば、第１の電極（７）と一方の主面（５）との間に絶縁膜を有しており、比較的オン電圧が低い「ノーマリオフ」特性を有するＭＩＳ型の半導体装置を提供することができる。
Furthermore, according to the invention of
また、請求項９の発明によれば、例えば、第１の電極（７）がゲート電極、第２の電極（８）がソース電極、第３の電極がドレイン電極をなしており、良好な「ノーマリオフ」特性を示す半導体装置を提供することができる。
According to the invention of
次に、本発明の実施形態に係る半導体装置として窒化物系化合物半導体を有してなるＨＥＭＴを例に挙げて説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置を示す模式図であり、図１（ａ）は本発明の第１の実施形態に係る半導体装置の斜視図、図１（ｂ）は本発明の第１の実施形態に係る半導体装置において一方の主面（５）に形成された複数の凹部を含むように（図１（ａ）の部位ＡＡで縦方向に）切断した断面図の一部を示したものである。第１の実施形態の半導体装置は、シリコン（Ｓｉ）基板（１）と、シリコン（Ｓｉ）基板（１）の上に形成された窒化物系化合物半導体からなる緩衝層（バッファ層）（２）と、緩衝層（２）の上に形成された窒化物系化合物半導体からなる第２の半導体層（４）と、第２の半導体層（４）の上に形成された窒化物系化合物半導体からなる第１の半導体層（３）とを有している。
Next, a HEMT having a nitride compound semiconductor will be described as an example of a semiconductor device according to an embodiment of the present invention.
(First embodiment)
FIG. 1 is a schematic view showing a semiconductor device according to the first embodiment of the present invention. FIG. 1A is a perspective view of the semiconductor device according to the first embodiment of the present invention, and FIG. Sectional drawing cut | disconnected so that the several recessed part formed in one main surface (5) may be included in the semiconductor device which concerns on the 1st Embodiment of this invention (it is the vertical direction in site | part AA of Fig.1 (a)). Some are shown. The semiconductor device according to the first embodiment includes a silicon (Si) substrate (1) and a buffer layer (buffer layer) (2) made of a nitride-based compound semiconductor formed on the silicon (Si) substrate (1). A second semiconductor layer (4) made of a nitride compound semiconductor formed on the buffer layer (2), and a nitride compound semiconductor formed on the second semiconductor layer (4). And a first semiconductor layer (3).
第１の半導体層（３）と第２の半導体層（４）との界面（１１）はヘテロ接合となっており、界面（１１）の近傍に２次元キャリアが集まった２次元キャリア層（４ａ）が発生している。 The interface (11) between the first semiconductor layer (3) and the second semiconductor layer (4) is a heterojunction, and a two-dimensional carrier layer (4a) in which two-dimensional carriers gather near the interface (11). ) Has occurred.
第１の半導体層（３）と第２の半導体層（４）との界面（１１）に対向する、第１の半導体層（３）の一方の主面（５）には、エッチングにて形成された複数の凹部（凹部（６ａ）と凹部（６ａ）の隣の凹部（６ａ´）とを構成要素として含み、繰り返し形成された凹部）を有している。さらに、複数の凹部をまたがるように、第１の半導体層（３）とショットキー接合を有するゲート電極（７）とを有している。換言すれば、一方の主面（５）には、凹部（６ａ）と隣の凹部（６ａ´）に挟まれた凸部（６ｂ）とからなる凹凸を繰り返し有しており、凹部（６ａ）の底面から側面、凸部（６ｂ）の上面、さらに隣の凹部（６ａ´）の側面から底面へと延伸するように、第１の半導体層に対してショットキー接合を有するゲート電極（７）が形成されている。 Etching is performed on one main surface (5) of the first semiconductor layer (3) opposite to the interface (11) between the first semiconductor layer (3) and the second semiconductor layer (4). A plurality of concave portions (recesses formed repeatedly including the concave portion (6a) and the concave portion (6a ') adjacent to the concave portion (6a) as constituent elements). Furthermore, it has the 1st semiconductor layer (3) and the gate electrode (7) which has a Schottky junction so that a some recessed part may be straddled. In other words, one main surface (5) has repeatedly the concave and convex portions composed of the concave portion (6a) and the convex portion (6b) sandwiched between the adjacent concave portions (6a ′), and the concave portion (6a). Gate electrode (7) having a Schottky junction with respect to the first semiconductor layer so as to extend from the bottom surface to the side surface, the top surface of the convex portion (6b), and further from the side surface to the bottom surface of the adjacent concave portion (6a ′). Is formed.
また、一方の主面（５）上には、ソース電極（第２の電極）（８）と、ドレイン電極（第３の電極）（９）とを有している。なお、一方の主面（５）の上方から見て、ソース電極（８）とドレイン電極（９）とはゲート電極（７）を挟むように形成されている。 On one main surface (5), a source electrode (second electrode) (8) and a drain electrode (third electrode) (9) are provided. Note that the source electrode (8) and the drain electrode (9) are formed so as to sandwich the gate electrode (7) when viewed from above the one main surface (5).
また、凹部（６ａ）から隣の凹部（６ａ´）へ向かう方向（凹部（６ａ）から凸部（６ｂ）を通り隣の凹部（６ａ´）へ向かう方向：図１（ｂ）の左右方向）は、ソース電極（８）からドレイン電極（９）へ向かう方向（ソース電極（８）からドレイン電極（９）に電流が流れる経路の方向（Ｍ）：図１（ａ）の左右方向）に対して横切るように延伸している。 Also, the direction from the recess (6a) to the adjacent recess (6a ') (the direction from the recess (6a) through the projection (6b) to the adjacent recess (6a'): the left-right direction in FIG. 1 (b)) Is the direction from the source electrode (8) to the drain electrode (9) (the direction (M) of the path through which current flows from the source electrode (8) to the drain electrode (9): the left-right direction in FIG. 1A) Stretches across.
ちなみに、横切るように延伸しているとは、凹部（６ａ）から隣の凹部（６ａ´）に向かう方向は、ソース電極（８）からドレイン電極（９）に向かう方向に対して平行でない状態であって、例えば各々の方向を含む面同士が交差する関係であればよい。 By the way, the term “stretching across” means that the direction from the recess (6a) to the adjacent recess (6a ′) is not parallel to the direction from the source electrode (8) to the drain electrode (9). Thus, for example, a relationship in which planes including respective directions intersect with each other may be used.
一方の主面（５）に複数の凹部を形成すると、凹部（例えば、凹部（６ａ））直下近傍の第１の半導体層（３）の結晶の歪みが減少し、凹部直下の界面（１１）近傍に発生する２次元キャリア層（４ａ）の２次元キャリア濃度が低下するので、凹部近傍の伝導帯（Ｅｃ）のエネルギーバンドは図３の実線で示すようになる。本発明の第１の実施形態に係る半導体装置において、複数の凹部の上に形成されたゲート電極（７）は、複数の凹部をまたがるように形成されており、ゲート電極（７）は、ソース電極（８）からドレイン電極（９）へ向かう方向に対して、横切るように延伸している。つまり、２次元キャリア層（４ａ）において、２次元キャリア濃度の高い領域と２次元キャリア濃度の低い領域が、ソース電極（８）からドレイン電極（９）へ流れる電流通路に対して並列に繰り返し順番となるように形成されている。よって、複数の凹部直下近傍の２次元キャリア層（４ａ）の２次元キャリア濃度の低下を抑制し、比較的低いオン電圧を有することができる。 When a plurality of recesses are formed on one main surface (5), the crystal distortion of the first semiconductor layer (3) immediately below the recess (for example, the recess (6a)) is reduced, and the interface (11) immediately below the recess is reduced. Since the two-dimensional carrier concentration of the two-dimensional carrier layer (4a) generated in the vicinity decreases, the energy band of the conduction band (Ec) in the vicinity of the recess is as shown by the solid line in FIG. In the semiconductor device according to the first embodiment of the present invention, the gate electrode (7) formed on the plurality of recesses is formed so as to straddle the plurality of recesses, and the gate electrode (7) is the source It extends so as to cross the direction from the electrode (8) to the drain electrode (9). That is, in the two-dimensional carrier layer (4a), a region where the two-dimensional carrier concentration is high and a region where the two-dimensional carrier concentration is low are repeated in parallel with the current path flowing from the source electrode (8) to the drain electrode (9). It is formed to become. Therefore, it is possible to suppress a decrease in the two-dimensional carrier concentration of the two-dimensional carrier layer (4a) in the vicinity of the plurality of recesses and to have a relatively low on-voltage.
また、図４は、空乏層（２０）の広がり状態を複数の凹部を含むように図１（ａ）の部位ＡＡにおいて縦方向に切断した部分断面図である。図４で示すように、複数の凹部の上に形成されたゲート電極（７）の底面と側面そして凸部（６ｂ）の上面から連続して空乏層（２０）が広がる。ソース電極（８）とドレイン電極（９）との電気的接続を遮断できるように、複数の凹部及び複数の凹部の凹部（６ａ）と隣の凹部（６ａ´）に挟まれた凸部（６ｂ）を決定することが望ましい。 FIG. 4 is a partial cross-sectional view of the expanded state of the depletion layer (20) cut in the vertical direction at a part AA in FIG. 1 (a) so as to include a plurality of recesses. As shown in FIG. 4, the depletion layer (20) spreads continuously from the bottom and side surfaces of the gate electrode (7) formed on the plurality of recesses and from the top surface of the projections (6b). Projections (6b) sandwiched between the plurality of recesses and the recesses (6a) of the plurality of recesses and the adjacent recess (6a ′) so that the electrical connection between the source electrode (8) and the drain electrode (9) can be interrupted. ) Is desirable.
以上の事柄を踏まえ、オン電圧が低い「ノーマリオフ」型の半導体装置を提供するために、複数の凹部を含むように切断した図１（ａ）の部位ＡＡにおける縦方向の部分断面において、複数の凹部がほぼ矩形波形状となるように形成された場合、複数の凹部における凹部（６ａ）の側面から隣の凹部（６ａ´）の、凹部（６ａ）に対向する側面までの幅（ｙ１）は、凹部（６ａ）の底面の幅（ｙ２）よりも大きいことが望ましい。 In view of the above, in order to provide a “normally off” type semiconductor device having a low on-voltage, a plurality of cross-sections in a vertical direction in a portion AA of FIG. When the recess is formed to have a substantially rectangular wave shape, the width (y1) from the side surface of the recess (6a) to the side surface of the adjacent recess (6a ′) facing the recess (6a) in the plurality of recesses is It is desirable that the width is smaller than the width (y2) of the bottom surface of the recess (6a).
また、前記第２の半導体層（４）は、前記第１の半導体層（３）よりもバンドギャップの小さいことが望ましい。このように形成することによって、第２の半導体層（４）は第１の半導体層（３）よりもバンドギャップが小さいので、第２の半導体層（４）の近傍に高濃度の２次元キャリア層（４ａ）が発生し、オン電圧を低くすることができる。例えば、窒化物系化合物半導体からなる第１の半導体層（３）をＡｌＸＧａ１−ＸＮとし、（第１の半導体層（３）の下に形成される）窒化物系化合物半導体からなる第２の半導体層（４）をＡｌＹＧａ１−ＹＮとした時、
Ｘ＞Ｙ≧０
となるように各半導体層を形成することが望ましい。つまり、第１の半導体層（３）のＡｌ含有率を第２の半導体層（４）のＡｌ含有率に比べて大きくすることが望ましい。
The second semiconductor layer (4) preferably has a smaller band gap than the first semiconductor layer (3). By forming in this way, the second semiconductor layer (4) has a smaller band gap than the first semiconductor layer (3), so that a high-concentration two-dimensional carrier is located in the vicinity of the second semiconductor layer (4). A layer (4a) is generated, and the on-voltage can be lowered. For example, the first semiconductor layer (3) made of a nitride compound semiconductor is Al X Ga 1-X N, and is made of a nitride compound semiconductor (formed under the first semiconductor layer (3)). When the second semiconductor layer (4) is Al Y Ga 1-Y N,
X> Y ≧ 0
It is desirable to form each semiconductor layer so that That is, it is desirable to make the Al content of the first semiconductor layer (3) larger than the Al content of the second semiconductor layer (4).
ただし、第１の半導体層と第２の半導体層は、界面（１１）近傍に２次元キャリア層（４ａ）を発生することができる半導体材料であればよく、ＡｌＸＧａ１−ＸＮやＡｌＡＩｎBＧａ１−Ａ−ＢＮのような窒化物系化合物半導体以外に、例えばヒ化ガリウム系（ＡｓＧａ系）のような半導体材料を用いることもできる。しかしながら、第１の半導体と前記第２の半導体を窒化物系化合物半導体で形成すると、自発分極とピエゾ（圧電）分極によって第１の半導体層（３）と第２の半導体層（４）との界面近傍に高濃度の２次元キャリアを発生させることができる。よってオン電圧が低い「ノーマリオフ」型の半導体装置を提供することができる。 However, the first semiconductor layer and the second semiconductor layer may be any semiconductor material that can generate the two-dimensional carrier layer (4a) in the vicinity of the interface (11), and may be Al X Ga 1-X N or Al In addition to the nitride compound semiconductor such as A In B Ga 1- ABN, a semiconductor material such as gallium arsenide (AsGa) can also be used. However, when the first semiconductor and the second semiconductor are formed of a nitride compound semiconductor, the first semiconductor layer (3) and the second semiconductor layer (4) are separated by spontaneous polarization and piezoelectric (piezoelectric) polarization. A high-concentration two-dimensional carrier can be generated in the vicinity of the interface. Therefore, a “normally off” type semiconductor device with low on-voltage can be provided.
以上の事柄により、第１の実施形態の半導体装置は、オン電圧が低い「ノーマリオフ」型の半導体装置とすることができる。すなわち、第１の実施形態の半導体装置は、図２の実線のような電圧−電流特性を得ることができ、その実線の傾斜を急峻にすることができる。 From the above, the semiconductor device of the first embodiment can be a “normally off” type semiconductor device having a low on-voltage. That is, the semiconductor device of the first embodiment can obtain voltage-current characteristics as shown by the solid line in FIG. 2, and the slope of the solid line can be made steep.
逆に、凹部（６ａ）から隣の凹部（６ａ´）へ向かう方向（ゲート電極（７）が延伸する方向）がソース電極（８）からドレイン電極（９）へ向かう方向に対して平行に延伸している場合、２次元キャリア層（４ａ）の２次元キャリア濃度の高い領域と２次元キャリア濃度の低い領域がソース電極（８）からドレイン電極（９）へ流れる電流通路に対して直列かつ繰り返し形成されるので、本発明に示す効果は得られない。 Conversely, the direction from the recess (6a) to the adjacent recess (6a ′) (the direction in which the gate electrode (7) extends) extends in parallel to the direction from the source electrode (8) to the drain electrode (9). In this case, a region where the two-dimensional carrier concentration is high and a region where the two-dimensional carrier concentration is low in the two-dimensional carrier layer (4a) are series and repeated with respect to the current path flowing from the source electrode (8) to the drain electrode (9) Therefore, the effects shown in the present invention cannot be obtained.
（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体装置において、一方の主面（５）に形成された複数の凹部を含むように縦方向に切断した、主要部を示す部分断面図である。図５において、第１の実施形態の半導体装置における構成要素と同一のものは同一符号を付けている。第２の実施形態の半導体装置における、第１の実施形態の半導体装置との相違点は、第２の実施形態の半導体装置において複数の凹部がヘテロ接合の界面（１１）よりも深く形成され、第１の電極（７）の、複数の凹部上に形成された凹部の底面がヘテロ接合の界面（１１）に達するように形成されている点である。このような構成により、２次元キャリア層（４ａ）を分断するようにゲート電極（７）を配置することができる。さらに、ゲート電極（７）の凹部（６ａ）の側面及び底面からの空乏層（２０）の広がりとゲート電極（７）における隣の凹部（６ａ）の側面及び底面からの空乏層（２０）の広がりとが互いに重なるように連続的に発生し、２次元キャリア層（４ａ）の電気的接続を良好に遮断することができる。したがって、第２の実施形態の半導体装置は、第１の実施形態の半導体装置よりもオン電圧が低く、さらに「ノーマリオフ」型の半導体装置を提供することができる。
(Second Embodiment)
FIG. 5 is a partial cross-sectional view showing the main part of the semiconductor device according to the second embodiment of the present invention, which is cut in the vertical direction so as to include a plurality of recesses formed on one main surface (5). is there. In FIG. 5, the same components as those in the semiconductor device of the first embodiment are denoted by the same reference numerals. The difference between the semiconductor device of the second embodiment and the semiconductor device of the first embodiment is that a plurality of recesses are formed deeper than the interface (11) of the heterojunction in the semiconductor device of the second embodiment. The first electrode (7) is formed such that the bottom surfaces of the recesses formed on the plurality of recesses reach the heterojunction interface (11). With such a configuration, the gate electrode (7) can be disposed so as to divide the two-dimensional carrier layer (4a). Further, the depletion layer (20) extends from the side and bottom surfaces of the recess (6a) of the gate electrode (7) and the depletion layer (20) from the side and bottom surfaces of the adjacent recess (6a) in the gate electrode (7). The spread is continuously generated so as to overlap each other, and the electrical connection of the two-dimensional carrier layer (4a) can be favorably interrupted. Therefore, the semiconductor device of the second embodiment has a lower on-voltage than the semiconductor device of the first embodiment, and can provide a “normally off” type semiconductor device.
（第３の実施形態）
図６は、本発明の第３の実施形態に係る半導体装置において、一方の主面（５）に形成された複数の凹部を含むように縦方向に切断した、主要部を示す部分断面図である。図６において、第１の実施形態の半導体装置の構成要素と同一のものには同一符号を付けている。第３の実施形態の半導体装置における第１の実施形態の半導体装置との相違点は、第３の実施形態の半導体装置において複数の凹部の各凹部の側面が一方の主面（５）に向かって末広がりとなっており、凹部（６ａ）の側面が傾斜状になっている点である。このような構成によって、第１の電極（３）の凹部の底面及び側面から広がる空乏層（２０）と第１の電極（３）の凸部から広がる空乏層（２０）とが連続的に且つ滑らかに発生し、２次元キャリア層（４ａ）の電気的接続を良好に遮断することができる。さらに、凹部（６ａ）の側面を傾斜状にすることによって、複数の凹部直下近傍の２次元キャリア層（４ａ）の２次元キャリア濃度の低下を抑制し、比較的低いオン電圧を有することができる。よって、第３の実施形態の半導体装置は、さらにオン電圧が低く、「ノーマリオフ」型の半導体装置を提供することができる。
(Third embodiment)
FIG. 6 is a partial cross-sectional view showing the main part of the semiconductor device according to the third embodiment of the present invention, which is cut in the vertical direction so as to include a plurality of recesses formed on one main surface (5). is there. In FIG. 6, the same components as those of the semiconductor device of the first embodiment are denoted by the same reference numerals. The difference between the semiconductor device of the third embodiment and the semiconductor device of the first embodiment is that the side surface of each recess of the plurality of recesses faces one main surface (5) in the semiconductor device of the third embodiment. This is that the side surface of the recess (6a) is inclined. With such a configuration, the depletion layer (20) extending from the bottom surface and the side surface of the concave portion of the first electrode (3) and the depletion layer (20) extending from the convex portion of the first electrode (3) continuously and It is generated smoothly and the electrical connection of the two-dimensional carrier layer (4a) can be favorably interrupted. Furthermore, by making the side surface of the recess (6a) inclined, it is possible to suppress a decrease in the two-dimensional carrier concentration of the two-dimensional carrier layer (4a) near the plurality of recesses and to have a relatively low on-voltage. . Therefore, the semiconductor device of the third embodiment has a lower on-voltage and can provide a “normally off” type semiconductor device.
（その他の実施形態）
上記第１から第３の実施形態の半導体装置は、以下に述べる構造に変形してもよい。上記第１から第３の実施形態の半導体装置において、ドレイン電極（９）及びソース電極（８）が接する第１の半導体層（３）との界面が低抵抗接触となるように、第１の半導体層（３）とドレイン電極（９）及びソース電極（８）との間に、第１の半導体層（３）と異なる半導体からなるコンタクト層を挟んでもよい。また、上記第１から第３の実施形態の半導体装置のゲート電極（７）を、第１の半導体層（３）に対してショットキー特性となる構造から、ゲート電極（７）と第１の半導体層（３）との間に薄い高抵抗な絶縁膜を挟んだＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造へ変更してもよい。
(Other embodiments)
The semiconductor devices of the first to third embodiments may be modified to the structures described below. In the semiconductor devices of the first to third embodiments, the first resistance is set so that the interface with the first semiconductor layer (3) in contact with the drain electrode (9) and the source electrode (8) is a low resistance contact. A contact layer made of a semiconductor different from the first semiconductor layer (3) may be sandwiched between the semiconductor layer (3) and the drain electrode (9) and the source electrode (8). In addition, the gate electrode (7) of the semiconductor device of the first to third embodiments has a structure having Schottky characteristics with respect to the first semiconductor layer (3), and thus the gate electrode (7) and the first electrode A MIS (Metal-Insulator-Semiconductor) structure in which a thin high-resistance insulating film is sandwiched between the semiconductor layer (3) may be used.
また、上記第１から第３実施形態では、本発明に係る半導体装置の構成要素としてシリコン（Ｓｉ）基板（１）を例に挙げたが、サファイア基板、ＧａＡｓ基板、ＧａＮ基板、又は炭化珪素基板（ＳｉＣ基板）を用いてもよい。 In the first to third embodiments, the silicon (Si) substrate (1) is taken as an example of the component of the semiconductor device according to the present invention. However, the sapphire substrate, the GaAs substrate, the GaN substrate, or the silicon carbide substrate. (SiC substrate) may be used.
また、凸部（６ｂ）の上面をエッチングして、凸部（６ｂ）の上に形成したゲート電極（７）の位置がゲート電極（７）を設けていない一方の主面（５）の位置よりも深い（低い）位置であっても良い。凸部（６ｂ）の上面をエッチングしすぎると、凸部（６ｂ）直下近傍の２次元キャリア濃度は減少し、オン電圧は増加してしまうが、本発明の効果を得ることはできる。 Moreover, the upper surface of the convex portion (6b) is etched, and the position of the gate electrode (7) formed on the convex portion (6b) is the position of one main surface (5) where the gate electrode (7) is not provided. It may be a deeper (lower) position. If the upper surface of the convex portion (6b) is etched too much, the two-dimensional carrier concentration immediately below the convex portion (6b) decreases and the on-voltage increases, but the effect of the present invention can be obtained.
以上、本発明の実施の形態について説明したが、本発明の半導体装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加えることができる。また、凹部（６ａ）と隣の凹部（６ａ´）は本発明の実施形態について説明するために区別したものであって、凹部（６ａ）と隣の凹部（６ａ´）とが区別できない同一形状であっても良い。 Although the embodiments of the present invention have been described above, the semiconductor device of the present invention is not limited to the illustrated examples described above, and various modifications can be made without departing from the scope of the present invention. . Further, the concave portion (6a) and the adjacent concave portion (6a ′) are distinguished in order to explain the embodiment of the present invention, and the concave portion (6a) and the adjacent concave portion (6a ′) cannot be distinguished from each other. It may be.
本発明は、スイッチング素子構造を有する各種の半導体装置に有用である。すなわち、本発明は、電界効果トランジスタ（ＭＯＳＦＥＴ）、高移動度トランジスタ（ＨＥＭＴ）などの半導体装置に適用することができる。 The present invention is useful for various semiconductor devices having a switching element structure. That is, the present invention can be applied to semiconductor devices such as a field effect transistor (MOSFET) and a high mobility transistor (HEMT).
１…基板、２…緩衝層、３…第１の半導体層、４…第２の半導体層、４ａ…２次元キャリア層、５…一方の主面、６ａ…凹部、６ｂ…凸部、７…ゲート電極（第１の電極）、８…ソース電極（第２の電極）、９…ドレイン電極（第３の電極）、１１…界面（ヘテロ接合の界面）
DESCRIPTION OF
Claims (9)
前記第１の半導体層（３）と第２の半導体からなる第２の半導体層（４）とは、前記第１の半導体層（３）の一方の主面（５）に対向する面でヘテロ接合されており、
前記第１の半導体層（３）と前記第２の半導体層（４）との界面（１１）近傍に２次元キャリアが発生し、
一方の主面（５）上に形成された第１の電極（７）は、制御電極として機能し、前記一方の主面（５）の上方から見て、前記第１の電極（７）は第２の電極（８）と第３の電極（９）との間に配置されており、
前記一方の主面（５）に複数の凹部が形成されており、
前記複数の凹部は、前記第２の電極（８）から前記第３の電極（９）へ向かう方向に対して、横切るように繰り返し配置されており、
第１の電極（７）は、前記複数の凹部をまたがるように形成されており、
隣り合う前記凹部の間に形成され前記第１の半導体からなる凸部（６ｂ）の上面が、前記一方の主面（５）よりも低く形成されていることを特徴とする半導体装置。 A first semiconductor layer (3) made of a first semiconductor having one main surface (5);
The first semiconductor layer (3) and the second semiconductor layer (4) made of the second semiconductor are heterogeneous on a surface facing one main surface (5) of the first semiconductor layer (3). Are joined,
Two-dimensional carriers are generated in the vicinity of the interface (11) between the first semiconductor layer (3) and the second semiconductor layer (4),
The first electrode (7) formed on one main surface (5) functions as a control electrode, and when viewed from above the one main surface (5), the first electrode (7) Arranged between the second electrode (8) and the third electrode (9),
A plurality of recesses are formed on the one main surface (5),
The plurality of recesses are repeatedly arranged so as to cross the direction from the second electrode (8) to the third electrode (9),
The first electrode (7) is formed so as to straddle the plurality of recesses ,
A semiconductor device, wherein an upper surface of a convex portion (6b) formed between adjacent concave portions and made of the first semiconductor is formed lower than the one main surface (5) .
前記複数の凹部はほぼ矩形波形状となっており、
前記複数の凹部における凹部（６ａ）の側面から、隣の凹部（６ａ´）の、該凹部（６ａ）に対向する側面までの幅（ｙ１）は、該凹部（６ａ）の底面の幅（ｙ２）よりも大きいことを特徴とする請求項１から４のいずれか一項に記載の半導体装置。 In a cross section cut to include the plurality of recesses,
The plurality of recesses have a substantially rectangular wave shape,
The width (y1) from the side surface of the recess (6a) in the plurality of recesses to the side surface of the adjacent recess (6a ′) facing the recess (6a) is the width (y2) of the bottom surface of the recess (6a). 5. The semiconductor device according to claim 1, wherein the semiconductor device is larger than
前記複数の凹部の凹部の側面が一方の主面に向かって末広がりであることを特徴とする請求項１から４のいずれか一項に記載の半導体装置。 In a cross section cut to include the plurality of recesses,
5. The semiconductor device according to claim 1, wherein a side surface of each of the plurality of recesses is diverging toward one main surface. 6.
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