JP4913200B2 - Parallel optical transmission method, parallel optical transmission system, and parallel optical transmitter - Google Patents

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本発明は、光信号を並列化して送信するパラレル光伝送方法、パラレル光伝送システム、及びパラレル光送信装置に関する。  The present invention relates to a parallel optical transmission method, a parallel optical transmission system, and a parallel optical transmitter that transmit optical signals in parallel.

近年の光通信技術の進展はめざましく、現在、シリアル伝送の分野では４０Ｇｂｉｔ／ｓの送受信技術を用いた製品が商用化されている、しかしながら、現在の通信需要の増大から、現在開発されている４０Ｇｂｉｔ／ｓシリアル送受信モジュールよりも、もっと安価な技術または製品を用いて４０Ｇｂｉｔ／ｓのバルクデータを伝送したいという要望が高まっている。さらに、通信容量への要望は４０Ｇｂｉｔ／ｓに留まらず、一例では１００Ｇ Ｅｔｈｅｒｎｅｔ（登録商標）の標準化が米国電気電子技術者協会（ＩＥＥＥ）により既に開始されている。  In recent years, the progress of optical communication technology is remarkable, and products using 40 Gbit / s transmission / reception technology are commercialized in the field of serial transmission. However, due to the increase in current communication demand, 40 Gbit currently being developed. There is a growing demand to transmit 40 Gbit / s bulk data using a cheaper technology or product than the / s serial transceiver module. Furthermore, the demand for communication capacity is not limited to 40 Gbit / s, and in one example, standardization of 100 G Ethernet (registered trademark) has already been started by the Institute of Electrical and Electronics Engineers (IEEE).

一方、シリアル伝送技術よりもシステムを安価に構成できる技術にパラレル伝送技術がある。将来、技術が成熟してくれば、パラレル伝送よりシリアル伝送がコスト的に有利であることを歴史が証明しているが、現段階ではトラフィックデマンドの急増に見合う程４０Ｇｂｉｔ／ｓシリアル伝送モジュールのコスト低下が十分に進んでいない。それに対し、パラレル光伝送技術は４０Ｇｂｉｔ／ｓでバルクデータを送信する際に、１０Ｇｂｉｔ／ｓの伝送技術を用いて、４本のレーンにデータを並列化して伝送するので、１０Ｇ Ｅｔｈｅｒｎｅｔ（登録商標）の標準化によって劇的に安価になった１０Ｇｂｉｔ／ｓ技術及び製品を利用できる利点がある。しかしながら、ひと塊のバルクデータを並列化して伝送する場合、ビットシーケンスインテグリティ（ＢＳＩ）をどのように保証するのか、言い換えれば並列化した各レーン間の遅延差（スキュー）をいかに調整するのかといった課題が生じる。  On the other hand, there is a parallel transmission technology as a technology capable of configuring a system at a lower cost than a serial transmission technology. In the future, as technology matures, history has proven that serial transmission is more cost-effective than parallel transmission, but at this stage the cost of a 40 Gbit / s serial transmission module is enough to meet the rapid increase in traffic demand. The decline has not progressed sufficiently. On the other hand, when transmitting bulk data at 40 Gbit / s, the parallel optical transmission technology uses 10 Gbit / s transmission technology to transmit data in parallel in four lanes, so that 10G Ethernet (registered trademark) is transmitted. There is an advantage that 10 Gbit / s technology and products that have become dramatically cheaper due to standardization can be used. However, when transmitting a batch of bulk data in parallel, how to guarantee bit sequence integrity (BSI), in other words, how to adjust the delay difference (skew) between each paralleled lane Occurs.

また、現在、世界各地でクライアントがネットワークに接続しており、ネットワークを介して長距離遠方までデータを伝送したいという要求が高まっている。クライアントは、種々の規格（プロトコル）で接続しているが、その中でも、注目すべきはＥｔｈｅｒｎｅｔ（登録商標）、ＳＯＮＥＴ (Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ ＮＥＴｗｏｒｋ：同期光伝送網) ／ＳＤＨ (Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ：同期デジタル・ハイアラーキ)（非特許文献１）およびＯＴＮ(Ｏｐｔｉｃａｌ Ｔｒａｎｓｐｏｒｔ Ｎｅｔｗｏｒｋ)（非特許文献２）のプロトコルである。
まず、Ｅｔｈｅｒｎｅｔ（登録商標）はコンピュータネットワークの規格のひとつで、世界中のオフィスや家庭で一般的に使用されているＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）で最も使用されている技術規格である。
次に、ＳＯＮＥＴ／ＳＤＨとは、ＳＯＮＥＴとＳＤＨの総称で、光ファイバーを用いた高速デジタル通信方式の国際規格である。低速な回線を階層的に積み上げて多重化することにより、回線の高速化を実現する光伝送技術の規格であり、インターネットサービスプロバイダ間を結ぶインターネットのバックボーン回線などに用いられる。ＳＯＮＥＴとＳＤＨでは、細かな部分は異なるが、殆ど同じ規格と考えてよく、相互接続も可能である。ＳＤＨという名称は主にヨーロッパで用いられ、北アメリカではＳＯＮＥＴと呼ばれることが多いので、混乱を避けるため、ＳＯＮＥＴ／ＳＤＨと表記するのが一般的となっている。
一方、ＯＴＮは、現在の光コア網において基本プラットフォームとして幅広く利用されている光伝送規格であり、電話サービスだけではなく、ＩＰ（Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）やイーサネット（登録商標）系サービスの信号も統一的に扱うことができる。Ｅｔｈｅｒｎｅｔ（登録商標）のデータフレームもＳＯＮＥＴ／ＳＤＨのデータフレームも、ＯＴＮのデータフレームにマッピングされて、光ファイバーで伝送されるので、ＯＴＮはベースになるプロトコルである。上記３つのプロトコルは世界的に最も普及した規格（プロトコル）であるので、まずこれら３つのプロトコルで、パラレル光伝送を実現する必要がある。 At present, clients around the world are connected to a network, and there is an increasing demand for transmitting data over long distances over the network. Clients are connected by various standards (protocols). Among them, Ethernet (registered trademark), SONET (Synchronous Optical NETwork) / SDH (Synchronous Digital Hierarchy: Synchronous Digital Hierarchy: Hierarchy (Non-Patent Document 1) and OTN (Optical Transport Network) (Non-Patent Document 2).
First, Ethernet (registered trademark) is one of the standards for computer networks, and is the technical standard most used in LANs (Local Area Networks) commonly used in offices and homes around the world.
Next, SONET / SDH is a general term for SONET and SDH and is an international standard for high-speed digital communication systems using optical fibers. It is a standard for optical transmission technology that realizes high-speed lines by hierarchically stacking and multiplexing low-speed lines, and is used for the Internet backbone lines that connect Internet service providers. Although SONET and SDH have different details, they can be considered almost the same standard and can be interconnected. The name SDH is mainly used in Europe and is often referred to as SONET in North America. Therefore, in order to avoid confusion, it is generally written as SONET / SDH.
On the other hand, OTN is an optical transmission standard widely used as a basic platform in the current optical core network, and not only for telephone services but also for IP (Internet Protocol) and Ethernet (registered trademark) services. Can be handled. Since both Ethernet (registered trademark) data frames and SONET / SDH data frames are mapped to OTN data frames and transmitted by optical fibers, OTN is a base protocol. Since the above three protocols are the most popular standards (protocols) in the world, it is first necessary to realize parallel optical transmission using these three protocols.

次に、従来の３種類のデスキュー方法について説明する。まず、Ｅｔｈｅｒｎｅｔ(登録商標)に適用されている第１のデスキュー方法について図面を参照しながら説明する。図１１はマルチレーンディストリビューション（Ｍｕｌｔｉ−Ｌａｎｅ Ｄｉｓｔｒｉｂｕｔｉｏｎ：ＭＬＤ）による遅延差を無くす（デスキュー）方法の概念図を示す。ＭＬＤはＩＥＥＥで議論されているデスキュー技術であり、非特許文献３で知られている。この技術は物理レイヤより上で且つＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）レイヤ直下にあるサブレイヤに属する。まず、ＭＬＤ送信装置１１は、データブロックの後にスキュー調整ブロックＡを付けて送信する。伝送路では、伝送路に応じたスキュー１２ａ、１２ｂ、１２ｃ、１２ｄが付与される。ＭＬＤ受信装置１３ではスキュー調整ブロックＡの位相を基に、遅延調整部１４で受信側バッファメモリの遅延量を調整し、各レーンのスキューを補償する。ＭＬＤ技術はＭＡＣレイヤ直下のサブレイヤに属することからも分かるようにＥｔｈｅｒｎｅｔ(登録商標)に特化した技術であり、種々のプロトコルに準拠するシステムを持つ種々のクライアントに対応できない。   Next, three conventional deskew methods will be described. First, a first deskew method applied to Ethernet (registered trademark) will be described with reference to the drawings. FIG. 11 is a conceptual diagram of a method for eliminating a delay difference (deskew) due to multi-lane distribution (MLD). MLD is a deskew technique discussed in IEEE and is known from Non-Patent Document 3. This technology belongs to a sublayer above the physical layer and immediately below the MAC (Media Access Control) layer. First, the MLD transmitter 11 transmits a data block after adding a skew adjustment block A. In the transmission path, skews 12a, 12b, 12c, and 12d corresponding to the transmission path are given. In the MLD receiver 13, based on the phase of the skew adjustment block A, the delay adjustment unit 14 adjusts the delay amount of the reception side buffer memory to compensate the skew of each lane. As can be seen from the fact that the MLD technology belongs to a sub-layer immediately below the MAC layer, it is a technology specialized for Ethernet (registered trademark), and cannot support various clients having systems conforming to various protocols.

そこで、種々のクライアントに対応できる第２のデスキュー方法が考案されている。まず、そのうちの１つであるＳＦＩ−５（Ｓｅｒｄｅｓ Ｆｒａｍｅｒ Ｉｎｔｅｒｆａｃｅ Ｌｅｖｅｌ ５）によるデスキュー方法の概要を説明する。ここで、ＳＦＩ−５とは、４０Ｇｂｉｔ／ｓのアプリケーションをターゲットとする光モジュールと信号処理ＬＳＩあるいは信号処理ＬＳＩ間のインターフェースであり、２．５Ｇｂｉｔ／ｓ×１６チャンネルで構成され、合計で４０Ｇｂｉｔ／ｓの信号を扱うことができる。まず、ＳＦＩ−５インターフェースは、複数のチャネルに並列にデータを送信し、各チャネルは送信装置と受信装置の間で異なるスキューが発生する。次に、ＳＦＩ−５受信装置は、すべてのチャネルで受信したデータを最大の遅延が発生したチャネルに合わせて遅延を与えることにより、チャネル間のスキューのばらつきを排除する。このＳＦＩ−５によるデスキュー方法は、サービスまたはクライアント種別によらないデスキュー方法であり、光パラレル伝送にも適用可能である。また、この技術は標準化団体ＯＩＦ（Ｏｐｔｉｃａｌ Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ Ｆｏｒｕｍ）にて標準化されており、非特許文献４で知られている。   Therefore, a second deskew method that can cope with various clients has been devised. First, the outline of the deskew method by SFI-5 (Serdes Framer Interface Level 5) which is one of them will be described. Here, SFI-5 is an interface between an optical module targeting a 40 Gbit / s application and a signal processing LSI or signal processing LSI, and is configured with 2.5 Gbit / s × 16 channels, for a total of 40 Gbit / s. s signals can be handled. First, the SFI-5 interface transmits data in parallel to a plurality of channels, and different skews occur between the transmission device and the reception device in each channel. Next, the SFI-5 receiving apparatus eliminates variations in skew between channels by giving data received in all channels in accordance with the channel in which the maximum delay has occurred. This deskew method by SFI-5 is a deskew method that does not depend on the service or client type, and can also be applied to optical parallel transmission. This technology is standardized by a standardization organization OIF (Optical Internetworking Forum) and is known from Non-Patent Document 4.

次に、ＳＦＩ−５のデスキューアルゴリズムについて、図面を参照しながら詳細に説明する。まず、並列信号を伝送する１６本のレーンに加えて、デスキューレーンとしてもう一本のレーンが設けられる。図１２に示される送信装置は、データ復元部２１で受信したデータを１：１６デマルチプレクサ２２で１６個の信号に分離し、そのデータをバッファー２０１から２１６に保存する。マルチプレクサ２４で、１６パラレルレーンの各レーンの信号をブロックごとに、順番にコピーする。最初に、フレーム制御部２６は２つのＡ１バイト、２つのＡ２バイトを挿入し、次にＥＨ１−ＥＨ４までの拡大ヘッダー４バイトをデスキューレーンに書き込んだ後に、マルチプレクサ２５で、コピーした信号をデスキューレーンに順番に書き込む。最初はレーン１の信号の書き込み、次はレーン２の信号の書き込みという順に、順番に書き込み、１６番目のレーンの信号を書き込み後、再度レーン１の信号の書き込みに戻る。このようにして書き込んだ信号は、光伝送路で受信装置へ伝送する。   Next, the SFI-5 deskew algorithm will be described in detail with reference to the drawings. First, in addition to 16 lanes for transmitting parallel signals, another lane is provided as a deskew lane. The transmission apparatus shown in FIG. 12 separates the data received by the data restoration unit 21 into 16 signals by the 1:16 demultiplexer 22 and stores the data in the buffers 201 to 216. The multiplexer 24 copies the signals of each lane of the 16 parallel lanes in order for each block. First, the frame control unit 26 inserts two A1 bytes, two A2 bytes, and then writes the expanded header 4 bytes up to EH1 to EH4 to the deskew lane. Write in order. First, the lane 1 signal is written, and then the lane 2 signal is written in order, the 16th lane signal is written, and then the lane 1 signal is written again. The signal written in this way is transmitted to the receiving device through the optical transmission path.

次に、図１３に示される受信装置は、光伝送された信号を受信し、データ復元部Ｒ３０１からＲ３１７で復元された１６本の受信信号とデスキューレーンの受信信号をバッファーＢ３０１からＢ３１７で保存する。デスキュー制御機３１でデスキューレーンの信号と各レーンの信号を比較し、お互いのビット列が揃うまで、遅延Ｄ３０１からＤ３１６を用いて各レーンの信号をビットシフトさせる。このようにすることで、１６：１マルチプレクサ３２の入力時点で、各レーンの信号間の遅延差がなくなる。また、デスキュー制御部３１は、遅延差を検出できない時は、遅延差調整不可のアラームＴＸ００Ａを発信する。次に、マルチプレクサ３２は、各レーンの信号間の遅延差がなくなった１６本の信号をひとつの信号にして、データを他の機器に送信する。   Next, the receiving apparatus shown in FIG. 13 receives the optically transmitted signal, and stores the 16 reception signals restored by the data restoration units R301 to R317 and the reception signal of the deskew lane in the buffers B301 to B317. . The deskew controller 31 compares the signal of the deskew lane with the signal of each lane, and bit-shifts the signal of each lane using delays D301 to D316 until the respective bit strings are aligned. By doing so, there is no delay difference between the signals of each lane at the time of input of the 16: 1 multiplexer 32. In addition, when the delay difference cannot be detected, the deskew control unit 31 issues an alarm TX00A incapable of adjusting the delay difference. Next, the multiplexer 32 converts the 16 signals from which there is no delay difference between the signals in each lane into one signal and transmits the data to another device.

次に、送信側での具体的なデスキュー信号生成について説明する。図１４に送信側におけるデスキュー信号生成のタイミングチャートを示す。送信装置は、デスキューレーンに同期用の２つのＡ１、２つのＡ２合わせて４バイト、及び拡張ヘッダＥＨ１−ＥＨ４の４バイトの計８バイトのビット列１４１を書き込んだ後、１６レーンの９バイト目から１６バイト目までの８バイト分の信号１４２ａをデスキューレーンの１４２ｂへ書き込み、１５レーンの１７バイト目から２４バイト目までの８バイト分の信号１４３ａをデスキューレーンの１４３ｂへ書き込む。その後、送信装置は８バイトずつレーンをずらしながら書き込み、２レーンの１２１バイト目から１２８バイト目までの８バイト分の信号１４４ａをデスキューレーンの１４４ｂへ書き込み、１レーンの１２９バイト目から１３６バイト目までの８バイト分の信号１４５ａをデスキューレーンの１４５ｂへ書き込む。その後、送信装置は再度、デスキューレーンに同期用の２つのＡ１、２つのＡ２合わせて４バイト、及び拡張ヘッダＥＨ１−ＥＨ４の４バイトの計８バイトのビット列を書き込んだ後に、１６レーンから１レーンまで順に、８バイトずつデスキューレーンに書き込むという一連の処理を各レーンの信号がなくなるまで繰り返す。   Next, specific deskew signal generation on the transmission side will be described. FIG. 14 shows a timing chart of deskew signal generation on the transmission side. The transmission apparatus writes a total of 8 bytes of a bit string 141 including two A1, 2 A2 for synchronization, and 4 bytes of extension headers EH1 to EH4 to the deskew lane, and then starts from the 9th byte of the 16th lane. The 8-byte signal 142a up to the 16th byte is written to the deskew lane 142b, and the 8-byte signal 143a from the 17th byte to the 24th byte of the 15th lane is written to the deskew lane 143b. After that, the transmitting apparatus writes while shifting the lane by 8 bytes, writes the signal 144a for 8 bytes from the 121st byte to the 128th byte of the 2nd lane to the deskew lane 144b, and writes from the 129th byte to the 136th byte of the 1st lane. Up to 8 bytes of signal 145a are written to deskew lane 145b. After that, the transmitter again writes a bit string of 8 bytes in total including 4 bytes of 2 A1, 2 A2 for synchronization and 4 bytes of extension headers EH1-EH4 to the deskew lane, and then 1 lane from 16 lanes In this order, a series of processes of writing 8 bytes at a time in the deskew lane is repeated until there is no signal in each lane.

次に、受信側での具体的なデスキュー動作について説明する。図１５に受信側におけるデスキューレーンを用いたデスキュー操作のタイミングチャートを示す。図１５に示すように受信装置はデスキューレーンを参照し、デスキューレーンに書かれた８バイト毎のビット列と各レーンのビット列が同一になるように遅延を調整する。具体的には、デスキューレーンにある同期用のビット列１５１直後の８バイト分の信号１５２ｂと１６レーンの９バイト目から１６バイト目までの８バイト分の信号１５２ａを比較し、そのビット列が同一になるまで１６レーンのビット列をビットシフトさせる。同様にして、デスキューレーンの８バイト分の信号１５３ｂと１５レーンの１７バイト目から２４バイト目までの８バイト分の信号１５３ｂを比較し、そのビット列が同一になるまで１５レーンのビット列をビットシフトさせる。受信装置は、上記処理を他のレーンに対しても順番に繰り返し、２レーンの信号１５４ａをデスキューレーンの信号１５４ｂと同一になるように２レーンの信号をビットシフトさせ、１レーンの信号１５５ａをデスキューレーンの信号１５５ｂと同一になるようにビットシフトさせた後に、再度１６レーンから１レーンの信号に対して、上記と同様の処理を各レーンの信号がなくなるまで繰り返す。   Next, a specific deskew operation on the receiving side will be described. FIG. 15 shows a timing chart of the deskew operation using the deskew lane on the receiving side. As shown in FIG. 15, the receiving apparatus refers to the deskew lane, and adjusts the delay so that the bit string of every 8 bytes written in the deskew lane is the same as the bit string of each lane. Specifically, the 8-byte signal 152b immediately after the synchronization bit string 151 in the deskew lane is compared with the 8-byte signal 152a from the 9th byte to the 16th byte of the 16 lanes, and the bit string is the same. The bit train of 16 lanes is bit-shifted until Similarly, the 8-byte signal 153b of the deskew lane is compared with the 8-byte signal 153b of the 17th to 24th bytes of the 15 lanes, and the bit string of the 15 lanes is bit-shifted until the bit strings become the same. Let The receiving apparatus repeats the above processing for other lanes in order, bit-shifts the two-lane signal 154a so that the two-lane signal 154a is the same as the deskew lane signal 154b, and outputs the one-lane signal 155a. After bit-shifting to be the same as the signal 155b of the deskew lane, the same processing as described above is repeated again for the signals of 16 lanes to 1 lane until there is no signal in each lane.

各レーンへの信号の分離及び各レーンからの信号の多重については、それぞれ１：１６デマルチプレクサ２２、１６：１マルチプレクサ３２を用いて実施され、分離時は１ビット毎に各レーンに分配され、多重時には、各レーンの信号が１ビット毎順番に多重化される。
以上のように、ＳＦＩ−５を用いると主信号のプロトコルによらずデスキューが可能であるが、レーンを一本追加しなければならない欠点がある。特に、パラレル光伝送の場合は光送受信回路を一式追加する必要があり、一般的に回路規模が増大してしまうという問題がある。 Separation of signals to each lane and multiplexing of signals from each lane are performed using a 1:16 demultiplexer 22 and a 16: 1 multiplexer 32, respectively, and each bit is distributed to each lane at the time of separation. At the time of multiplexing, the signals of each lane are multiplexed in order of 1 bit.
As described above, when SFI-5 is used, deskewing is possible regardless of the main signal protocol, but there is a disadvantage that one lane must be added. In particular, in the case of parallel optical transmission, it is necessary to add a set of optical transmission / reception circuits, and there is a problem that the circuit scale generally increases.

次に、第３のデスキュー方法について説明する。ＶＳＲ５（Ｖｅｒｙ Ｓｈｏｒｔ Ｒｅａｃｈ Ｉｎｔｅｒｆａｃｅ Ｌｅｖｅｌ ５）は標準化団体ＯＩＦで定義された近距離ＳＯＮＥＴ／ＳＤＨインターフェースであり、非特許文献５で知られている。ＶＳＲ５で定義されたパラレル電気インターフェースもパラレル光伝送システムに適用可能である。このインターフェースでは、送信側で任意のパラレルビット列に対して６４Ｂ／６６Ｂ符号化を行う。すなわち、ビットレートが１．０３１２５倍だけ上昇する。受信側では、各レーンに書き込まれた６４Ｂ／６６Ｂヘッダを基に、各レーンのデスキューを行う。この方法は、主信号プロトコルに依存しないが、ビットレートが上昇することによる外部回路の増大、特にＰＬＬ（位相同期ループ）回路が煩雑になってしまう。さらに周波数変換を複数回行うことによるジッタ上昇の懸念が避けられないという問題がある。   Next, the third deskew method will be described. VSR5 (Very Short Reach Interface Level 5) is a short-range SONET / SDH interface defined by the standardization organization OIF and is known in Non-Patent Document 5. The parallel electrical interface defined by VSR5 is also applicable to a parallel optical transmission system. In this interface, 64B / 66B encoding is performed on an arbitrary parallel bit string on the transmission side. That is, the bit rate increases by 1.03125 times. On the receiving side, deskewing of each lane is performed based on the 64B / 66B header written in each lane. Although this method does not depend on the main signal protocol, an increase in external circuits due to an increase in the bit rate, particularly a PLL (phase locked loop) circuit, becomes complicated. Furthermore, there is a problem that the risk of an increase in jitter due to multiple frequency conversions cannot be avoided.

「ITU-T G.707/Y.1322 Network Node Interface for the synchronous digital hierarchy (SDH)」、ITU-T、 2007年1月ITU-T G.707 / Y.1322 Network Node Interface for the synchronous digital hierarchy (SDH), ITU-T, January 2007 「ITU-T G.709/Y.1331 Interfaces for the Optical Transport Network (OTN)」、ITU-T、2003年3月ITU-T G.709 / Y.1331 Interfaces for the Optical Transport Network (OTN), ITU-T, March 2003 「100GE and 40GE PCS(MLD) proposal」、IEEE (Institute of Electrical and Electronics Engineers) 802.3Ｂａ、ミュンヘン、2008、 http://www.ieee802.org/3/ba/public/jan08/gustlin_01_0108.pdf"100GE and 40GE PCS (MLD) proposal", IEEE (Institute of Electrical and Electronics Engineers) 802.3Ba, Munich, 2008, http://www.ieee802.org/3/ba/public/jan08/gustlin_01_0108.pdf 「Serdes Framer Interface Level 5 (SFI-5) : Implementation Ａgreement for 40GＢ/s Interface for Physical Layer Devices」、OIF(optical Internetworking Forum) 、2002年1月29日、http://www.oiforum.com/public/documents/OIF-SFI5-01.0.pdf"Serdes Framer Interface Level 5 (SFI-5): Implementation Agreement for 40GB / s Interface for Physical Layer Devices", OIF (optical Internetworking Forum), January 29, 2002, http://www.oiforum.com/public /documents/OIF-SFI5-01.0.pdf 「Very Short Reach Interface Level 5 (VSR-5) : SONET/SDH OC-768 interface for Very Short Reach (VSR) application」、2002年9月、http://www.oiforum.com/public/document/OIF-VSR5.01.0.pdf`` Very Short Reach Interface Level 5 (VSR-5): SONET / SDH OC-768 interface for Very Short Reach (VSR) application '', September 2002, http://www.oiforum.com/public/document/OIF -VSR5.01.0.pdf

前述した３つのデスキュー方法（ＭＬＤ、ＳＦＩ−５、ＶＳＲ５）の中では、世界的に普及したプロトコルであるＥｔｈｅｒｎｅｔ（登録商標）、ＳＯＮＥＴ／ＳＤＨ及びＯＴＮのすべてに適用しようとした場合、光伝送路にレーンを一本追加する必要がなくかつ、ビットレート上昇によるジッタ増大もないＭＬＤが最も望ましいが、Ｅｔｈｅｒｎｅｔ（登録商標）にしか適用できない。なぜなら、従来のＥｔｈｅｒｎｅｔ（登録商標）用のＭＬＤの利用においては、伝送リンクでのビットエラー発生を想定していないため、複数の伝送路があるＳＤＨ／ＳＯＮＥＴ及びＯＴＮへ転用した場合、誤り率が高い伝送路だと、受信側でレーンの誤識別が発生するという問題があり、転用できないからである。   Among the above-mentioned three deskew methods (MLD, SFI-5, VSR5), when trying to apply to all of the globally popular protocols Ethernet (registered trademark), SONET / SDH, and OTN, an optical transmission line It is most desirable to use an MLD that does not require an additional lane and does not increase jitter due to an increase in bit rate, but is applicable only to Ethernet (registered trademark). This is because the use of the conventional Ethernet (registered trademark) MLD does not assume the occurrence of a bit error in the transmission link. Therefore, when the MLD is used for SDH / SONET and OTN having a plurality of transmission paths, the error rate is increased. This is because a high transmission path has a problem of erroneous lane identification on the receiving side, and cannot be diverted.

そこで本発明は、上記問題に鑑みてなされたものであり、光伝送路にレーンを一本追加する必要がなくかつ、外部回路を加える必要がなくかつ、ビットエラー発生が起こりえるＳＯＮＥＴ／ＳＤＨ及びＯＴＮに適用できるという３つの要件を満たす同期確立用の符号パターンを生成する同期パターン変更処理部を有することを特徴としたパラレル光伝送方法、パラレル光伝送システム、及びパラレル光送信装置を提供することを課題とする。   Therefore, the present invention has been made in view of the above problems, and it is not necessary to add one lane to the optical transmission line, and it is not necessary to add an external circuit, and SONET / SDH and a bit error can occur. To provide a parallel optical transmission method, a parallel optical transmission system, and a parallel optical transmission device characterized by having a synchronization pattern change processing unit that generates a code pattern for establishing synchronization that satisfies the three requirements applicable to OTN Is an issue.

本発明は、上記の課題を解決するために、以下［１］−［９］の態様を提供するものである。
［１］送信装置からバルク信号を複数の伝送レーンに展開したデータを前記複数の伝送レーンを介して受信装置へ伝送する光伝送方法において、前記送信装置が、前記伝送レーン間で異なり、前記伝送レーン間で相互相関性が低い同期パターンであって、同期パターンを構成する符号の出現率が略１／２である同期パターンを生成する同期パターン生成手順と、前記データの一部を前記パターン生成手順により生成された同期パターンに書き換えるデータ書き換え手順と、前記書き換え手順にて書き換えられた前記伝送レーンデータを光信号へ変換する電気光変換手順と、を有し、前記受信装置が、伝送された光信号を電気信号に変換する光電気変換手順と、前記変換した電気信号に含まれる同期パターンを前記伝送レーン毎に検出し、検出した前記同期パターンから伝送レーン間遅延時間差を算出し、算出した前記遅延時間差に基づき、前記伝送レーン毎に受信したデータを遅延させる遅延付与手順と、前記同期パターン生成手順により生成された前記同期パターンを前記データの一部へ復元するためのデータ書き換え手順と、を有することを特徴とするパラレル光伝送方法。
本発明の第１の態様によれば、光信号の送信側において、バルク伝送データに含まれる同期確立用シリアルビット列（ＯＴＮの場合Ａ1、Ａ2バイト）をパラレルのビット列に変換し、その各ビット列を各レーンのデータの先頭に割り当てた時に、レーン毎に互いに異なるビット列になるようにすることを特徴とする。これにより、光信号の受信側において、どのレーンの信号を受信しているのか識別できるようになる。また、バルク伝送データに含まれる同期確立用パターンをパラレルレーンに展開した時に、当該同期確立用パターンをレーン毎に直交性があるようにすることで、ビットエラーの発生する環境下でも、レーンの誤検出を防ぐことができる。さらに、０もしくは１が連続して続く符合連続を防ぐことができるので、受信側において、レーン毎のフレーム同期先頭位置を検出する際の、誤検出を防ぐことができる。 In order to solve the above-described problems, the present invention provides the following aspects [1]-[9].
[1] In an optical transmission method in which data obtained by expanding a bulk signal from a transmission device to a plurality of transmission lanes is transmitted to the reception device via the plurality of transmission lanes, the transmission device differs between the transmission lanes, and the transmission A synchronization pattern generation procedure for generating a synchronization pattern having a low cross-correlation between lanes and having an appearance rate of codes constituting the synchronization pattern being approximately ½, and generating a part of the data as the pattern A data rewriting procedure for rewriting the synchronization pattern generated by the procedure, and an electro-optical conversion procedure for converting the transmission lane data rewritten by the rewriting procedure into an optical signal, and the receiving device is transmitted A photoelectric conversion procedure for converting an optical signal into an electrical signal and a synchronization pattern included in the converted electrical signal are detected and detected for each transmission lane. Calculating a delay time difference between the transmission lanes from the synchronization pattern, delaying the received data for each transmission lane based on the calculated delay time difference, and the synchronization pattern generated by the synchronization pattern generation procedure And a data rewriting procedure for restoring the data to a part of the data.
According to the first aspect of the present invention, on the optical signal transmission side, a serial bit string for synchronization establishment (A1, A2 bytes in the case of OTN) included in bulk transmission data is converted into a parallel bit string, and each bit string is converted into a bit string. When assigned to the head of the data of each lane, the lanes have different bit strings. This makes it possible to identify which lane of signal is received on the optical signal receiving side. In addition, when the synchronization establishment pattern included in the bulk transmission data is expanded to parallel lanes, by making the synchronization establishment pattern orthogonal to each lane, even in an environment where bit errors occur, the lane False detection can be prevented. Furthermore, since it is possible to prevent code continuation in which 0 or 1 continues, it is possible to prevent erroneous detection when detecting the frame synchronization head position for each lane on the receiving side.

［２］前記伝送レーン毎に生成される前記同期パターンは、Ｍ系列符号あるいはＧｏｌｄ系列符号あるいはＰＮ系列符号の組み合わせ、または、これらの一部からなることを特徴とする上記［１］記載のパラレル光伝送方法。
本発明の第２の態様によれば、フレーム同期確立用パターンに擬似ランダムなビット列を使用することができる。 [2] The parallel according to [1], wherein the synchronization pattern generated for each transmission lane includes an M sequence code, a Gold sequence code, a combination of PN sequence codes, or a part thereof. Optical transmission method.
According to the second aspect of the present invention, a pseudo-random bit string can be used for the frame synchronization establishment pattern.

［３］前記送信装置は、前記各伝送レーンにて伝送される伝送フレームの同期確立用パターン長と同じ長さで誤検出が最も少ないビット列を予め記憶する記憶部を有しており、前記記憶部から読み出した前記ビット列と、前記読み出したビット列のビットを逆順にした逆順ビット列と、前記読み出したビット列をビット反転した反転ビット列と、前記読み出したビット列をビット逆順とビット反転の組み合わせにより変更した変更ビット列と、を前記各伝送レーンの同期パターンとする同期パターン生成手順を有することを特徴とする上記［１］記載のパラレル光伝送方法。
本発明の第３の態様によれば、各レーンのビット数に応じて、受信装置で誤検出が最も少なくなるようなビット列を同期確立用のパターンとしてフレームに付与することができる。 [3] The transmission apparatus includes a storage unit that stores in advance a bit string having the same length as the synchronization establishment pattern length of the transmission frame transmitted in each transmission lane and having the least number of false detections. The bit string read from the unit, the reverse bit string obtained by reversing the bits of the read bit string, the inverted bit string obtained by bit inverting the read bit string, and the read bit string changed by a combination of bit reverse order and bit reverse. The parallel optical transmission method according to the above [1], further comprising a synchronization pattern generation procedure using a bit string as a synchronization pattern of each transmission lane.
According to the third aspect of the present invention, according to the number of bits in each lane, a bit string that minimizes the number of erroneous detections in the receiving device can be added to the frame as a pattern for establishing synchronization.

［４］前記伝送レーンの数が４であることを特徴とする上記［１］から［３］のいずれかに記載のパラレル光伝送方法。
本発明の第４の態様によれば、光伝送レーンを４本並列化して、単線の４倍のデータを光伝送できる。 [4] The parallel optical transmission method according to any one of [1] to [3], wherein the number of transmission lanes is four.
According to the fourth aspect of the present invention, four optical transmission lanes can be arranged in parallel to optically transmit four times the data of a single line.

［５］前記バルク信号がＳＴＭ−２５６もしくはＯＣ−７６８の信号あるいはＯＴＵ３信号もしくはＯＴＵ３ｅ１信号もしくはＯＴＵ３ｅ２信号であることを特徴とする上記［１］から［４］のいずれかに記載のパラレル光伝送方法。
本発明の第５の態様によれば、ＳＴＭ−２５６もしくＯＣ−７６８の信号あるいはＯＴＵ３信号もしくはＯＴＵ３ｅ１信号もしくはＯＴＵ３ｅ２信号でパラレル伝送を行うことができる。 [5] The parallel optical transmission method according to any one of [1] to [4], wherein the bulk signal is an STM-256 or OC-768 signal, an OTU3 signal, an OTU3e1 signal, or an OTU3e2 signal. .
According to the fifth aspect of the present invention, parallel transmission can be performed using an STM-256 or OC-768 signal, an OTU3 signal, an OTU3e1 signal, or an OTU3e2 signal.

［６］送信装置からバルク信号を複数の伝送レーンに展開したデータを前記複数の伝送レーンを介して受信装置へ伝送する光伝送システムにおいて、前記送信装置が、前記伝送レーン間で異なり前記伝送レーン間で相互相関性が低い同期パターンであって同期パターンを構成する符号の出現率が略１／２である同期パターンを生成する同期パターン生成部と、前記データの一部を前記パターン生成部により生成された同期パターンに書き換えるデータ書き換え部と、前記データ書き換え部にて書き換えられた前記伝送レーンデータを光信号へ変換する電気光変換部と、を有し、前記受信装置が、伝送された光信号を電気信号に変換する光電気変換部と、前記変換した電気信号に含まれる同期パターンを前記伝送レーン毎に検出し、検出した前記同期パターンから伝送レーン間遅延時間差を算出し、算出した前記遅延時間差に基づき、前記伝送レーン毎に受信した電気信号に含まれるデータを遅延させる遅延付与部と、前記同期パターン生成部により生成された前記同期パターンを前記データの一部へ復元するためのデータ書き換え部と、を有することを特徴とするパラレル光伝送システム。   [6] In an optical transmission system that transmits data obtained by expanding a bulk signal from a transmission device to a plurality of transmission lanes to a reception device via the plurality of transmission lanes, the transmission device differs between the transmission lanes and the transmission lanes. A synchronization pattern generating unit that generates a synchronization pattern that has a low cross-correlation between them and an appearance rate of codes constituting the synchronization pattern is approximately ½, and a part of the data is generated by the pattern generation unit. A data rewriting unit that rewrites the generated synchronization pattern; and an electro-optical conversion unit that converts the transmission lane data rewritten by the data rewriting unit into an optical signal, wherein the receiving device transmits the transmitted light A photoelectric conversion unit that converts a signal into an electrical signal, and a synchronization pattern included in the converted electrical signal is detected for each transmission lane, before detection A delay time difference between transmission lanes is calculated from the synchronization pattern, and based on the calculated delay time difference, a delay adding unit that delays data included in the electrical signal received for each transmission lane, and generated by the synchronization pattern generation unit A parallel optical transmission system comprising: a data rewriting unit for restoring the synchronization pattern to a part of the data.

［７］前記送信装置は、前記各伝送レーンにて伝送される伝送フレームの同期確立用パターン長と同じ長さで誤検出が最も少ないビット列を予め記憶する記憶部を有しており、前記記憶部から読み出した前記ビット列と、前記読み出したビット列のビットを逆順にした逆順ビット列と、前記読み出したビット列をビット反転した反転ビット列と、前記読み出したビット列をビット逆順とビット反転の組み合わせにより変更した変更ビット列と、を前記各伝送レーンの同期パターンとする同期パターン生成部を有することを特徴とする上記［６］記載のパラレル光伝送システム。   [7] The transmission device includes a storage unit that stores in advance a bit string having the same length as the synchronization establishment pattern length of the transmission frame transmitted in each transmission lane and having the least number of false detections. The bit string read from the unit, the reverse bit string obtained by reversing the bits of the read bit string, the inverted bit string obtained by bit inverting the read bit string, and the read bit string changed by a combination of bit reverse order and bit reverse. The parallel optical transmission system according to the above [6], further comprising a synchronization pattern generation unit that uses a bit string as a synchronization pattern of each transmission lane.

［８］送信装置と受信装置の間にある伝送レーン間で異なる信号到達時刻の時間差を検出するのに用いられる同期パターンであって前記伝送レーン間で異なり前記伝送レーン間で相互相関性が低い同期パターンでありかつ同期パターンを構成する符号の出現率が略１／２である同期パターンを生成する同期パターン生成部と、前記データの一部を前記パターン生成部により生成された同期パターンに書き換えるデータ書き換え部と、前記データ書き換え部にて書き換えられた前記伝送レーンデータを光信号へ変換する電気光変換部と、を有することを特徴とするパラレル光送信装置。   [8] A synchronization pattern used for detecting a time difference between different signal arrival times between transmission lanes between a transmission device and a reception device, which is different between the transmission lanes and has low cross-correlation between the transmission lanes. A synchronization pattern generation unit that generates a synchronization pattern that is a synchronization pattern and has an appearance rate of a code constituting the synchronization pattern of approximately ½, and rewrites a part of the data to the synchronization pattern generated by the pattern generation unit A parallel optical transmission device comprising: a data rewriting unit; and an electro-optical conversion unit that converts the transmission lane data rewritten by the data rewriting unit into an optical signal.

［９］前記送信装置は、前記各伝送レーンにて伝送される伝送フレームの同期確立用パターン長と同じ長さで誤検出が最も少ないビット列を予め記憶する記憶部を有しており、前記記憶部から読み出した前記ビット列と、前記読み出したビット列のビットを逆順にした逆順ビット列と、前記読み出したビット列をビット反転した反転ビット列と、前記読み出したビット列をビット逆順とビット反転の組み合わせにより変更した変更ビット列と、を各レーンの同期パターンとする同期パターン生成部を有することを特徴とする上記［８］記載のパラレル光送信装置。   [9] The transmission device includes a storage unit that stores in advance a bit string having the same length as the synchronization establishment pattern length of the transmission frame transmitted in each transmission lane and having the least number of false detections. The bit string read from the unit, the reverse bit string obtained by reversing the bits of the read bit string, the inverted bit string obtained by bit inverting the read bit string, and the read bit string changed by a combination of bit reverse order and bit reverse. The parallel optical transmitter according to [8], further including a synchronization pattern generation unit that uses a bit string as a synchronization pattern for each lane.

以上説明したように、本発明によれば、デスキューを実現する方法において、光伝送路にレーンを一本追加する必要がなくかつ、外部回路を加える必要がなくかつ、ＳＯＮＥＴ／ＳＤＨ及びＯＴＮに適用できるという３つの要件を満たす同期確立用の符号パターンを生成することができる。   As described above, according to the present invention, in the method for realizing deskew, it is not necessary to add one lane to the optical transmission line, and it is not necessary to add an external circuit, and the method is applied to SONET / SDH and OTN. It is possible to generate a code pattern for establishing synchronization that satisfies the three requirements of being capable.

本発明の実施形態であるパラレル光伝送装置の構成を示したブロック図である。It is the block diagram which showed the structure of the parallel optical transmission apparatus which is embodiment of this invention. パラレル光伝送装置の遅延差吸収処理部４３の構成を示したブロック図である。It is the block diagram which showed the structure of the delay difference absorption process part 43 of a parallel optical transmission apparatus. ４０Ｇｂｉｔ／ｓ級ＯＴＵ３信号のフレーム構成を示した図である。It is the figure which showed the frame structure of 40 Gbit / s class OTU3 signal. ＯＴＵ３フレームの同期パタンバイト（ＦＡＳバイト）をシリアルのビット列に展開した後に、４レーンパラレルのビット列に展開した例を示した図である。It is the figure which showed the example which expand | deployed the synchronous pattern byte (FAS byte) of the OTU3 frame to the bit string of 4-lane parallel, after expand | deploying to the serial bit string. ＯＴＵ３フレームの同期確立用パラレルビット列の変更例（４ビットの直交パターンを３回繰り返したもの）を示した図である。It is the figure which showed the example of a change of the parallel bit string for the synchronization establishment of OTU3 frame (what repeated the orthogonal pattern of 4 bits 3 times). ＯＴＵ３フレームの同期確立用パラレルビット列の変更例（８ビットの直交パターンに４ビットの直交パターンを加えたもの）を示した図である。It is the figure which showed the example of a change of the parallel bit string for the synchronization establishment of an OTU3 frame (what added the 4-bit orthogonal pattern to the 8-bit orthogonal pattern). Ｍ系列符号発生回路とＧｏｌｄ符号発生回路を示した図である。It is the figure which showed the M series code generation circuit and the Gold code generation circuit. 各レーンの同期確立用のビット数に応じて、誤同期確率が最も低いビット列を用いて設定された同期確立用ビット列の例を示した図であるIt is the figure which showed the example of the bit string for a synchronization establishment set using the bit string with the lowest false synchronization probability according to the number of bits for the synchronization establishment of each lane パラレル光伝送装置の信号処理を説明するためのフローチャートである。It is a flowchart for demonstrating the signal processing of a parallel optical transmission apparatus. パラレル光伝送装置の遅延差吸収処理部４３の信号処理を説明するためのフローチャートである。It is a flowchart for demonstrating the signal processing of the delay difference absorption process part 43 of a parallel optical transmission apparatus. ＭＬＤによるデスキュー方法の概念図である。It is a conceptual diagram of the deskew method by MLD. ＳＦＩ−５によるデスキュー方法を説明するための送信装置の概略図である。It is the schematic of the transmitter for demonstrating the deskew method by SFI-5. ＳＦＩ−５によるデスキュー方法を説明するための受信装置の概略図である。It is the schematic of the receiver for demonstrating the deskew method by SFI-5. 送信側におけるデスキュー信号生成のタイミングチャートを示した図である。It is the figure which showed the timing chart of deskew signal generation in the transmission side. 受信側におけるデスキューレーンを用いたデスキュー操作のタイミングチャートを示した図である。It is the figure which showed the timing chart of the deskew operation using the deskew lane in the receiving side.

以下、図面を参照しながら本発明の実施形態を詳細に説明する。図１は、本発明の実施形態であるパラレル光伝送システムの構成図である。同図において、パラレル光伝送システムは、光送信装置と光受信装置と光伝送路４４から構成されている。光送信装置は、送信用フレーマ４１ａと、送信フレーマ用同期パターン変更処理部４１ｂと、送信側インターフェース変換処理部４１ｃと、パラレル光送信モジュール４１ｄを備えている。光受信装置は、受信側フレーマ４２ａと、受信フレーマ用同期パターン変更処理部４２ｂと、遅延差吸収処理部４３と、受信側インターフェース変換処理部４２ｃと、パラレル光受信モジュール４２ｄとを備えている。また、パラレル光送信モジュール４１ｄとパラレル光受信モジュール４２ｄとの間に光伝送路４４を有し、４０Ｇｂｉｔ／ｓの信号を４本のＣＷＤＭ （Ｃｏａｒｓｅ−ＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）：低密度波長多重)または４本のＤＷＤＭ（Ｄｅｎｓｅ−ＷＤＭ：高密度波長多重）伝送路等の４本の１０Ｇｂｉｔ／ｓ伝送路でパラレル伝送する。ここで、矢印は信号の流れを表し、矢印の下に書いてある数字は、伝送レーン数を表している。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a configuration diagram of a parallel optical transmission system according to an embodiment of the present invention. In the figure, the parallel optical transmission system includes an optical transmission device, an optical reception device, and an optical transmission path 44. The optical transmission device includes a transmission framer 41a, a transmission framer synchronization pattern change processing unit 41b, a transmission-side interface conversion processing unit 41c, and a parallel optical transmission module 41d. The optical receiver includes a reception side framer 42a, a reception framer synchronization pattern change processing unit 42b, a delay difference absorption processing unit 43, a reception side interface conversion processing unit 42c, and a parallel optical reception module 42d. In addition, an optical transmission path 44 is provided between the parallel optical transmission module 41d and the parallel optical reception module 42d, and a 40 Gbit / s signal is converted into four CWDMs (Coarse-WDM (Wavelength Division Multiplexing): low density wavelength multiplexing). Alternatively, parallel transmission is performed using four 10 Gbit / s transmission lines such as four DWDM (Dense-WDM: high-density wavelength division multiplexing) transmission lines. Here, the arrows represent the signal flow, and the numbers written under the arrows represent the number of transmission lanes.

送信用フレーマ４１ａは、実際のデータに対して、ＳＯＮＥＴ／ＳＤＨまたはＯＴＮの規格で、あるデータ量ごとに同期確立用バイトと誤り訂正符合を付与する。ここで、データに同期確立用バイトと誤り訂正符合を付与したものをフレームと呼ぶこととする。また、ＯＴＵ３規格は，光コア網のプラットフォームＯＴＮ規格の一つとして国際標準化されていて、ＯＴＵ３信号は、ＬＡＮ信号などさまざまなクライアント信号を柔軟に多重・収容できることが知られている。   The transmission framer 41a gives a synchronization establishment byte and an error correction code to actual data according to SONET / SDH or OTN standards for each data amount. Here, data obtained by adding a synchronization establishment byte and an error correction code is referred to as a frame. The OTU3 standard is internationally standardized as one of the optical core network platform OTN standards, and it is known that the OTU3 signal can flexibly multiplex and accommodate various client signals such as LAN signals.

次に、送信用フレーマ４１ａで形成するフレームについて、ＯＴＵ３信号のフレーム構成を例に、図３を参照しながら説明する。図３は４０Ｇｂｉｔ／ｓのＯＴＵ３信号のフレーム構成を示した図である。フレームの先頭にあたる６バイトの領域について、フレーム同期を確立するためのフレーム同期確立用バイト（ＦＡＳ）が規定されている。図４のＯＴＵ３信号のフレームは、ＦＡ ＯＨ（Ｆｒａｍｅ Ａｌｉｇｎｍｅｎｔ ＯｖｅｒＨｅａｄ）５１、ＯＴＵｋ ＯＨ（Ｏｐｔｉｃａｌ ｃｈａｎｎｅｌ Ｔｒａｎｓｐｏｒｔ Ｕｎｉｔ ｋ ＯｖｅｒＨｅａｄ）５２、ＯＴＵｋ ＦＥＣ（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）５３を有する。ここで、インデックスｋは、サポートするビットレートを表しており、ｋの値が違えば、別バージョンのＯＴＵを表す。ＦＡ ＯＨ５１は、６バイトのＦＡＳ （Ｆｒａｍｅ Ａｌｉｇｎｍｅｎｔ Ｓｉｇｎａｌ）５１ａと１バイトのＭＦＡＳ （ＭｕｌｔｉＦｒａｍｅ Ａｌｉｇｎｍｅｎｔ Ｓｉｇｎａｌ）５１ｂとで表される。ここで、フレーム同期確立用バイトＦＡＳが、１６進数表示で、Ｆ６Ｆ６Ｆ６２８２８２８のパターンで規定されている。ＯＴＵｋ ＯＨ５２は、３ｂｙｔｅのＳＭ（Ｓｅｃｔｉｏｎ Ｍｏｎｉｔｏｒｉｎｇ）５２ａ、２バイトのＧＣＣ０（Ｇｅｎｅｒａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｃｈａｎｎｅｌ ０）５２ｂ、２バイトのＲＥＳ（Ｒｅｓｅｒｖｅｄ ｆｏｒ ｆｕｔｕｒｅ ｉｎｔｅｒｎａｔｉｏｎａl Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ）５２ｃを有している。   Next, the frame formed by the transmission framer 41a will be described with reference to FIG. 3, taking the frame configuration of the OTU3 signal as an example. FIG. 3 is a diagram showing a frame configuration of a 40 Gbit / s OTU3 signal. A frame synchronization establishment byte (FAS) for establishing frame synchronization is defined for a 6-byte area at the head of a frame. 4 includes an FA OH (Frame Alignment OverHead) 51, an OTUk OH (Optical channel Transport Unit overHead) 52, and an OTUk FEC (Forward Error Correction) 53. Here, the index k represents the bit rate to be supported, and if the value of k is different, it represents another version of OTU. The FA OH 51 is represented by a 6-byte FAS (Frame Alignment Signal) 51a and a 1-byte MFAS (Multi Frame Alignment Signal) 51b. Here, the frame synchronization establishment byte FAS is defined by a pattern of F6F6F6282828 in hexadecimal notation. The OTUk OH 52 has a 3-byte SM (Section Monitoring) 52a, a 2-byte GCC0 (General Communication Channel 0) 52b, and a 2-byte RES (Reserved for Future International Standard) 52c.

送信用フレーマ４１ａは、上記のように基本的な伝送単位であるフレームを形成し、そのフレームをＳＦＩ−５（２．５Ｇｂｉｔ／ｓ×（１６＋１））インターフェース規格に従い、１６本の主信号レーンと１本のデスキューレーンを介して送信フレーマ用同期パターン変更処理部４１ｂへ送信する。ここで、１本のデスキューレーンは、チップ間並列伝送時の伝送遅延差を吸収するための専用レーンである。ＳＦＩ−５の基本動作については背景技術で説明したように、４０Ｇｂｉｔ／ｓのシリアル信号を１６レーンに１ビット毎に分配し、その各レーンの信号の一部をデスキューレーンにコピーし、受信側でのデスキューレーンの信号を用いて、各レーンの遅延時間のずれを吸収するデスキュー方式であり、一般的に、ＬＳＩ間の信号のパラレル伝送に使用されている。本実施形態では、各処理ブロックをＬＳＩのチップに見立てた形で説明をしているが、実際には、複数のブロックを１つのＬＳＩチップ内に実装することも可能である。   The transmission framer 41a forms a frame which is a basic transmission unit as described above, and the frame is divided into 16 main signal lanes according to the SFI-5 (2.5 Gbit / s × (16 + 1)) interface standard. The data is transmitted to the transmission framer synchronization pattern change processing unit 41b via one deskew lane. Here, one deskew lane is a dedicated lane for absorbing a transmission delay difference during interchip parallel transmission. As described in the background art for the basic operation of SFI-5, a 40 Gbit / s serial signal is distributed to 16 lanes for each bit, and a part of the signal of each lane is copied to the deskew lane, and the receiving side This is a deskew method that absorbs a delay time difference between the lanes using a signal in the deskew lane, and is generally used for parallel transmission of signals between LSIs. In the present embodiment, the processing blocks are described as if they were LSI chips, but actually, a plurality of blocks can be mounted in one LSI chip.

送信フレーマ用同期パターン変更処理部４１ｂは、受信装置の遅延差吸収処理部４３で遅延差が検出できるように、入力されたＳＯＮＥＴ／ＳＤＨもしくはＯＴＮフレームの先頭に付与されたフレーム同期確立用バイトＦＡＳを変更する。   The transmission framer synchronization pattern change processing unit 41b has a frame synchronization establishment byte FAS added to the head of the input SONET / SDH or OTN frame so that the delay difference absorption processing unit 43 of the receiving apparatus can detect the delay difference. To change.

フレーム同期確立用バイトＦＡＳを変更する具体的な方法について、ＯＴＵ３フレームを例に説明する。まず、ＦＡＳを変更する第１の実施例を説明する。図４（ａ）は、変更前の１６進数表示されたＯＴＵ３フレームの同期確立用バイト（ＦＡＳ）をシリアルのビット列に展開した例を示した図である。図４（ｂ）は、図４（ａ）で示したＦＡＳをシリアル展開したものを４レーンパラレルのビット列に展開した例を示した図である。変更前のＦＡＳでは、図４（ｂ）の囲いの中のビット列が示すように、符号“１”または、符号“０”が連続しているという問題があった。   A specific method for changing the frame synchronization establishment byte FAS will be described using an OTU3 frame as an example. First, a first embodiment for changing the FAS will be described. FIG. 4A is a diagram showing an example in which the synchronization establishment byte (FAS) of the OTU3 frame displayed in hexadecimal before the change is expanded into a serial bit string. FIG. 4B is a diagram showing an example in which the FAS shown in FIG. 4A is serially expanded into a 4-lane parallel bit string. The FAS before the change has a problem that the code “1” or the code “0” is continuous as indicated by the bit string in the box of FIG.

なお、ＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｅ）−２５６信号の場合にも、フレームの先頭にあたる６４バイトの領域についてフレーム同期を確立するためのフレーム同期確立用バイト（Ａ1バイト、Ａ2バイト）が規定されている。ここで、ＳＴＭとは、ＳＤＨの基本速度の何倍であるかを表す表現の１つであり、ＳＴＭ−1は１５５．５２Ｍｂｉｔ／ｓと同速であり、ＳＴＭ−２５６は約４０Ｇｂｉｔ／ｓの伝送速度である。ここでは図示しないが、ＳＴＭ−２５６の場合には同期確立用の符号パターンをビット列に展開した時に、特に同じ符号が連続するため、クロック成分が失われてしまうという問題がある。   In the case of an STM (Synchronous Transport Module) -256 signal, frame synchronization establishment bytes (A1 byte, A2 byte) for establishing frame synchronization are defined for a 64-byte area at the head of the frame. Here, STM is one of the expressions representing how many times the basic speed of SDH, STM-1 is the same speed as 155.52 Mbit / s, and STM-256 is about 40 Gbit / s. Transmission speed. Although not shown here, in the case of STM-256, when the code pattern for establishing synchronization is developed into a bit string, there is a problem that the clock component is lost because the same code continues particularly.

そこで、送信フレーマ用同期パターン変更処理部４１ｂでは、例えば４レーンパラレルで伝送する場合には、ＯＴＵ３のフレーム同期確立用バイトＦＡＳを４レーンにパラレルに展開した際に、符号“１”と符号“０”の出現確率が約１／２となり、レーン毎に異なるパターンであり、パターン間の相互相関性が低い同期パターンに変更する。ここで、同期パターンを符号“１”と符号“０”の出現確率が約１／２とすることで、クロック成分が抽出できる。また、同期パターンをレーン毎に異なるパターンにすることで、どのレーン信号を受信しているのか識別できるようになる。さらに、同期パターンをパターン間の相互相関性が低くすることで、パラレル伝送時のビットエラーレートが悪い環境下においてもレーン識別が可能となる。その同期パターンの生成方法についての詳細は後述する。以上のように、送信フレーマ用同期パターン変更処理部４１ｂは、フレーム同期用の同期パターンを変更し、その変更された信号を送信側インターフェース変換処理部４１ｃにＳＦＩ−５インターフェースを介して出力する。   Therefore, in the transmission framer synchronization pattern change processing unit 41b, for example, when transmission is performed in four lanes in parallel, when the frame synchronization establishment byte FAS of the OTU3 is expanded in four lanes in parallel, the codes “1” and “ The appearance probability of 0 ″ is about ½, the pattern is different for each lane, and the pattern is changed to a synchronization pattern with low cross-correlation between patterns. Here, when the appearance probability of the code “1” and the code “0” is about ½, the clock component can be extracted. Further, by making the synchronization pattern different for each lane, it becomes possible to identify which lane signal is received. Furthermore, by reducing the cross-correlation between the synchronization patterns, lane identification is possible even in an environment where the bit error rate during parallel transmission is poor. Details of the method of generating the synchronization pattern will be described later. As described above, the transmission framer synchronization pattern change processing unit 41b changes the synchronization pattern for frame synchronization, and outputs the changed signal to the transmission side interface conversion processing unit 41c via the SFI-5 interface.

送信側インターフェース変換処理部４１ｃは、入力された信号を１６：４にビット多重化し、２．５Ｇｂｉｔ／ｓ×１６レーンの信号を１０Ｇｂｉｔ／ｓ×４レーンの信号に変換し、４レーンの電気信号として、パラレル光送信モジュール４１ｄへ出力する。
ビット多重化の具体的な方法は、例えば、１６レーンのうち第４、８、１２、１６レーンの信号が変換後に、４レーン中の第４レーンに、１６レーンのうち第３、７、１１、１５レーンの信号が変換後に、４レーン中の第３レーンに、１６レーンのうち第２、６、１０、１４レーンの信号が変換後に、４レーン中の第２レーンに、１６レーンのうち第１、５、９、１３レーンの信号が変換後に、４レーン中の第１レーンに割り当てられるように信号を変換する。 The transmission side interface conversion processing unit 41c performs 16: 4 bit multiplexing on the input signal, converts a 2.5 Gbit / s × 16 lane signal into a 10 Gbit / s × 4 lane signal, and converts the 4 lane electrical signal. Is output to the parallel optical transmission module 41d.
A specific method of bit multiplexing is, for example, after the signals of the fourth, eighth, twelfth, and sixteen lanes in 16 lanes are converted to the fourth lane in the four lanes, and the third, seventh, and eleven of the 16 lanes. After the conversion of the 15 lane signal, the third lane of the 4 lanes, and the second, 6, 10, 14 lane signals of the 16 lanes after the conversion, the second lane of the 4 lanes, of the 16 lanes The signals are converted so that the signals of the first, fifth, ninth and thirteenth lanes are allocated to the first lane among the four lanes after the conversion.

パラレル光送信モジュール４１ｄは、入力された電気信号を光信号へ変換して、光伝送路４４へ出力する。
光伝送路４４に入力された光信号は、４レーン並列でパラレル光受信モジュール４２ｄへ伝送される。ここで、パラレル伝送方式としてはＣＷＤＭ方式、ＤＷＤＭ方式、パラレルファイバ方式、偏波多重方式、多値変調方式等を想定することとする。 The parallel optical transmission module 41 d converts the input electrical signal into an optical signal and outputs the optical signal to the optical transmission path 44.
The optical signal input to the optical transmission line 44 is transmitted to the parallel optical receiving module 42d in parallel in four lanes. Here, a CWDM system, a DWDM system, a parallel fiber system, a polarization multiplexing system, a multi-level modulation system, and the like are assumed as the parallel transmission system.

パラレル光受信モジュール４２ｄは、伝送された光信号を受信し、受信した光信号を電気信号へ変換し、１０Ｇｂｉｔ／ｓ×４レーンの信号を受信側インターフェース変換処理部４２ｃへ出力する。
受信側インターフェース変換処理部４２ｃは、１０Ｇｂｉｔ／ｓ×４レーンの信号に対して４：１６分離処理を行い、２．５Ｇｂｉｔ／ｓ×１６レーンの信号へ変換する。後段の受信フレーマ用同期パターン変更処理部４２ｂとＳＦＩ−５でインターフェースを取るため、受信側インターフェース変換処理部４２ｃは、１６レーンのパラレルデータよりスキュー調整用信号を生成し、１７レーンのＳＦＩ−５信号を遅延差吸収処理部４３へ出力する。 The parallel optical receiving module 42d receives the transmitted optical signal, converts the received optical signal into an electrical signal, and outputs a 10 Gbit / s × 4 lane signal to the reception-side interface conversion processing unit 42c.
The reception-side interface conversion processing unit 42c performs 4:16 separation processing on the 10 Gbit / s × 4 lane signal and converts it to a 2.5 Gbit / s × 16 lane signal. Since the receiving framer synchronization pattern change processing unit 42b and the SFI-5 interface with the subsequent stage, the receiving-side interface conversion processing unit 42c generates a skew adjustment signal from the 16-lane parallel data and generates the 17-lane SFI-5. The signal is output to the delay difference absorption processing unit 43.

遅延差吸収処理部４３は、レーン間遅延時間差を補正し、受信フレーマ用同期パターン変更処理部４２ｂにＳＦＩ−５インターフェースを介して出力する。この遅延時間差補正処理（デスキュー処理）により、レーン間の信号の遅延差を解消し、信号を４０Ｇｂｉｔ／ｓのバルク信号として復元することができる。この遅延差吸収処理部４３の処理の詳細は後述することとする。次に、受信フレーマ用同期パターン変更処理部４２ｂは、送信側でパラレル伝送用に変更した同期パターンをＳＯＮＥＴ／ＳＤＨ及びＯＴＮ用のフレーム同期パターンへ変更し、受信側フレーマ４２ａへＳＦＩ−５インターフェースを介して出力する。受信側フレーマ４２ａで受信した信号は、送信側フレーマで送信した信号を復元したものであり、元のフレーム同期パターンを持つ。   The delay difference absorption processing unit 43 corrects the delay time difference between lanes and outputs it to the reception framer synchronization pattern change processing unit 42b via the SFI-5 interface. By this delay time difference correction process (deskew process), the delay difference of the signal between lanes can be eliminated, and the signal can be restored as a 40 Gbit / s bulk signal. Details of the processing of the delay difference absorption processing unit 43 will be described later. Next, the reception framer synchronization pattern change processing unit 42b changes the synchronization pattern changed for parallel transmission on the transmission side to the frame synchronization pattern for SONET / SDH and OTN, and sets the SFI-5 interface to the reception side framer 42a. Output via. The signal received by the reception side framer 42a is obtained by restoring the signal transmitted by the transmission side framer and has the original frame synchronization pattern.

図２は、パラレル光伝送装置の遅延差吸収処理部４３の概略構成を示したブロック図である。遅延差吸収処理部４３は、ＳＦＩ−５信号受信部４３ａと、１６：４信号多重部４３ｂと、フレーム同期パターン検出部４３ｃと、遅延時間差検出部４３ｄと、遅延付与部４３eと、４：１６信号分離部４３ｆと、ＳＦＩ−５信号送信部４３ｇとを有している。ここで、矢印は信号の流れを表し、矢印の下に書いてある数字は、伝送レーン数を表している。   FIG. 2 is a block diagram showing a schematic configuration of the delay difference absorption processing unit 43 of the parallel optical transmission apparatus. The delay difference absorption processing unit 43 includes an SFI-5 signal receiving unit 43a, a 16: 4 signal multiplexing unit 43b, a frame synchronization pattern detecting unit 43c, a delay time difference detecting unit 43d, a delay applying unit 43e, and 4:16. It has a signal separation unit 43f and an SFI-5 signal transmission unit 43g. Here, the arrows represent the signal flow, and the numbers written under the arrows represent the number of transmission lanes.

ＳＦＩ−５信号受信部４３ａは、受信側インターフェース変換処理部４３から入力された１７レーンのＳＦＩ−５信号から１６レーンのパラレルデータのみ取り出し、１６：４信号多重部４３ｂに出力する。
１６：４信号多重部４３ｂは、入力された信号を１６：４に多重化し、１６レーンの信号から４レーンの信号に戻し、フレーム同期パターン検出部４３ｃへ出力する。
フレーム同期パターン検出部４３ｃは、レーン毎にフレーム同期パターンを探し出し、レーン毎のフレーム同期先頭位置を遅延時間差検出部４３ｄに出力する。
遅延時間差検出部４３ｄは、入力されたレーン毎のフレーム同期先頭位置の差からレーン間の遅延時間差を算出し、遅延付与部４３eへ出力する。 The SFI-5 signal receiving unit 43a extracts only 16-lane parallel data from the 17-lane SFI-5 signal input from the receiving-side interface conversion processing unit 43, and outputs the parallel data to the 16: 4 signal multiplexing unit 43b.
The 16: 4 signal multiplexing unit 43b multiplexes the input signal into 16: 4, returns the 16-lane signal to the 4-lane signal, and outputs the signal to the frame synchronization pattern detection unit 43c.
The frame synchronization pattern detection unit 43c searches for a frame synchronization pattern for each lane, and outputs the frame synchronization head position for each lane to the delay time difference detection unit 43d.
The delay time difference detection unit 43d calculates a delay time difference between the lanes from the input frame synchronization head position difference for each lane, and outputs the delay time difference to the delay adding unit 43e.

遅延付与部４３eは、入力されたレーン間の遅延時間差を用いて、その遅延時間差を相殺するように、各レーンに遅延を与えることにより、レーン間遅延時間差を無くし、その信号を４：１６信号分離部４３ｆへ出力する。
４：１６信号分離部４３ｆは、レーン間遅延時間差の無い４レーンの信号を１６レーンに変換し、ＳＦＩ−５信号送信部４３ｇへ出力する。
ＳＦＩ−５信号送信部４３ｇは、１６レーンのパラレルデータよりスキュー調整用信号を生成し、１７レーンのＳＦＩ−５信号に変換し、受信フレーマ用同期パターン変更処理部４２ｂへ出力する。 The delay applying unit 43e uses the input delay time difference between the lanes to give a delay to each lane so as to cancel the delay time difference, thereby eliminating the inter-lane delay time difference and converting the signal into a 4:16 signal. Output to the separation unit 43f.
The 4:16 signal separation unit 43f converts the signal of 4 lanes having no inter-lane delay time difference into 16 lanes and outputs the converted signal to the SFI-5 signal transmission unit 43g.
The SFI-5 signal transmission unit 43g generates a skew adjustment signal from the 16-lane parallel data, converts the signal to a 17-lane SFI-5 signal, and outputs the signal to the reception framer synchronization pattern change processing unit 42b.

送信フレーマ用同期パターン変更処理部４１ｂにおいて、同期確立用ビット列を変更する第１の実施例を説明する。図５は、互いに異なり、互いに相互相関性が低く、符号のマーク率が約１／２であるという３つの要件を満たすＯＴＵ３フレームの同期確立用パラレルビット列の例である。図５（ａ）に示すように、ビット長４の場合の直交符号において”１”と”０”のマーク率が１／２になる組み合わせとして“１０１０”、“０１０１”、“１００１”、“０１１０”が考えられる。これら４つの符号を組み合わせることで、図５（ｂ）に示すように、ビット長１２となる直交パターンができる。ＯＴＵ３のフレームを４レーンパラレルでパラレル伝送する場合、変更可能な領域であるＦＡＳ ６ｂｙｔｅ (Ｆ６Ｆ６Ｆ６２８２８２８)の部分を、上記の符号におきかえる。これにより、直交性が高いため、相互相関性が低く、伝送時のエラーレートが悪い状況においても各レーンの識別が容易となり、また、これら同期確立用パターンの先頭位置から遅延時間差を求めることが容易にでき、スキュー調整を行うことができる。   A description will be given of a first embodiment in which the transmission framer synchronization pattern change processing unit 41b changes the synchronization establishment bit string. FIG. 5 is an example of a parallel bit string for establishing synchronization of an OTU3 frame that satisfies three requirements that are different from each other, have a low cross-correlation, and have a code mark rate of approximately ½. As shown in FIG. 5A, “1010”, “0101”, “1001”, “1001”, “1001”, “1001”, “1001” 0110 "is conceivable. By combining these four codes, an orthogonal pattern having a bit length of 12 can be formed as shown in FIG. When the OTU3 frame is transmitted in parallel in 4-lane parallel, the FAS 6-byte (F6F6F62828228) portion, which can be changed, is replaced with the above code. As a result, since orthogonality is high, cross-correlation is low, and even when the error rate during transmission is low, each lane can be easily identified, and the delay time difference can be obtained from the start position of these synchronization establishment patterns. It is easy and skew adjustment can be performed.

上記の組み合わせについては他の組み合わせも考えられる。図６は図５と同様に直交パターンを用いたレーン毎の同期確立用パターンの例を示している。図６（ａ）に示す８ビット長の直交パターンに、図６（ｂ）に示す４ビット長の直交パターンをシリアルに加えると、図６（ｃ）に示す１２ビット長の直交パターンが得られる。図示した以外にも多数の組み合わせが考えられる。また、１６ビット長や３２ビット長等長い直交パターンから１２ビット長のパターンを抜き出して疑似的な直交パターンを発生させることもできる。   Other combinations are possible for the above combinations. FIG. 6 shows an example of a synchronization establishment pattern for each lane using orthogonal patterns as in FIG. When the 4-bit orthogonal pattern shown in FIG. 6B is serially added to the 8-bit orthogonal pattern shown in FIG. 6A, the 12-bit orthogonal pattern shown in FIG. 6C is obtained. . Many combinations other than those illustrated are possible. It is also possible to generate a pseudo orthogonal pattern by extracting a 12-bit pattern from a long orthogonal pattern such as a 16-bit length or a 32-bit length.

その疑似的な直交パターンを発生させる疑似ランダム系列（ＰＮ系列）のうち、最も良く知られているものが、Ｍ系列符号やＧｏｌｄ系列符号である。Ｍ系列符号やＧｏｌｄ系列符号は相互相関性が低く、ランダム性の高い符号として知られている。しかしながら、その符号長は２Ｎ−１であり、ＳＯＮＥＴ／ＳＤＨやＯＴＵのフレーム同期確立用ビット列とは、ビット長が異なるためそのままでは適用できない。従って、複数のＭ系列符号やＧｏｌｄ系列符号を組み合わせることによりパターン間の直交性が高く、ＳＯＮＥＴ／ＳＤＨやＯＴＵフレーム同期パターンの置き換え可能なパターンを発生させることができる。 Among the pseudo-random sequences (PN sequences) that generate the pseudo orthogonal patterns, the most well-known ones are the M-sequence code and the Gold sequence code. M-sequence codes and Gold-sequence codes are known as codes having low cross-correlation and high randomness. However, the code length is 2 N −1, and the bit length is different from that of SONET / SDH or OTU frame synchronization establishment bit strings. Therefore, by combining a plurality of M-sequence codes and Gold sequence codes, it is possible to generate a pattern having high orthogonality between patterns and capable of replacing SONET / SDH or OTU frame synchronization patterns.

その疑似的な直交パターンを発生させる回路を説明する。図７（ａ）はM系列符号発生回路を示している。ここで、Ｃｊ (ｊは１からｎまでの整数)は、シフトレジスタにかける係数（０または１）、Ｐｊ （ｊは１からｎまでの整数)は、シフトレジスタの各段の内容である。Ｍ系列符号はＣｊ×Ｐｊの排他的論理和（ＸＯＲ）９１を演算することにより得られる。Ｍ系列符号では符号長２Ｎ−１のパターンが発生できることから、Ｎ＝２の場合には３ビット長のパターンを発生することができる。 A circuit for generating the pseudo orthogonal pattern will be described. FIG. 7A shows an M-sequence code generation circuit. Here, Cj (j is an integer from 1 to n) is a coefficient (0 or 1) to be applied to the shift register, and Pj (j is an integer from 1 to n) is the contents of each stage of the shift register. The M-sequence code is obtained by calculating an exclusive OR (XOR) 91 of Cj × Pj. Since an M-sequence code can generate a pattern with a code length of 2 N −1, a pattern with a 3-bit length can be generated when N = 2.

図７（ｂ）はＧｏｌｄ系列符号発生回路例を示している。Ｇｏｌｄ系列符号発生回路は、シフトレジスタＱ１からＱｎと排他的論理和９１から構成されるＭ系列符号発生回路とシフトレジスタＲ1からＲnと排他的論理和９２から構成されるＭ系列符号発生回路を有している。Ｇｏｌｄ系列符号は異なる２つのＭ系列の出力Ｍ１とＭ２の排他的論理和９３で演算することにより得られる。Ｇｏｌｄ系列符号では符号長２Ｎ−１のパターンを２Ｎ−１種類発生することができるため、Ｎ＝２の場合、３ビット長のパターンを3種類発生することができるため、送信フレーマ用同期パターン変更処理部４１ｂは、これらを組み合わせせることにより１２ビット長のパターンを発生させる。また、Ｎ＝４の場合には、１５ビット長のパターンが１５種類できるため、送信フレーマ用同期パターン変更処理部４１ｂは、これらのパターンから１２ビット長を抜き出すことにより、１２ビット長の同期確立用パターンを発生させる。 FIG. 7B shows an example of a Gold sequence code generation circuit. The Gold sequence code generation circuit includes an M sequence code generation circuit including shift registers Q1 to Qn and an exclusive OR 91, and an M sequence code generation circuit including shift registers R1 to Rn and an exclusive OR 92. is doing. The Gold sequence code is obtained by calculating with the exclusive OR 93 of the outputs M1 and M2 of two different M sequences. Since a Gold sequence code can generate 2 N -1 types of patterns with a code length of 2 N -1 and N = 2, three types of patterns with a length of 3 bits can be generated. The pattern change processing unit 41b generates a 12-bit pattern by combining these. In addition, when N = 4, 15 types of 15-bit patterns can be created. Therefore, the transmission framer synchronization pattern change processing unit 41b extracts the 12-bit length from these patterns, thereby establishing 12-bit synchronization. Generate a pattern.

次に、同期確立用ビット列を規定する第２の実施例を説明する。図８は各レーンの同期確立用のビット数に応じて、誤同期確率が最も低いビット列を用いて設定された同期確立用ビット列の例を示した図である。ＯＴＵ３フレームの場合、４つのレーンにパラレル展開するとＦ６Ｆ６Ｆ６２８２８２８のＦＡＳバイト（４８バイト）が１２ビットずつのパターンとなる。同期確立用パターンのビット長が確定した場合、そのビット長において、似たようなパターンに誤って同期する（誤同期）確率が最も低い同期確立用パターン１０１は「M. Nazir Ａl-Subbagh, and E. V. Jones, ”Optimum patterns for frame alignment”, IEE Proceedings, Vol. 135, No.6, December 1988」によれば、図８（ａ）に示すように“０００００１１０１０１１”となる。送信フレーマ用同期パターン変更処理部４１ｂは、光送信装置の記憶部に予め保存された上記パターンを記憶部から読み出す。   Next, a second embodiment for defining the synchronization establishment bit string will be described. FIG. 8 is a diagram showing an example of a synchronization establishment bit string set using a bit string having the lowest false synchronization probability in accordance with the number of synchronization establishment bits in each lane. In the case of an OTU3 frame, when parallel development is performed on four lanes, the FAS byte (48 bytes) of F6F6F6282828 becomes a 12-bit pattern. When the bit length of the synchronization establishment pattern is determined, the synchronization establishment pattern 101 having the lowest probability of erroneous synchronization (false synchronization) with a similar pattern in the bit length is “M. Nazir Al-Subbagh, and According to EV Jones, “Optimum patterns for frame alignment”, IEE Proceedings, Vol. 135, No. 6, December 1988 ”, it becomes“ 00000101101 ”as shown in FIG. The transmission framer synchronization pattern change processing unit 41b reads the pattern stored in advance in the storage unit of the optical transmission device from the storage unit.

当該ビット列をＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：最上位ビット）からＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：最下位ビット）の順序を入れ替えたもの、ビットを反転させたものについても、同様に１２ビットの同期パターンで、誤同期確率が最も低い同期確立用パターンとなる。送信フレーマ用同期パターン変更処理部４１ｂは、図８（ｂ）に示すように、同期確立用パターン１０２のレーン＃１を、誤同期確率が最も低い同期確立用パターン１０１とし、レーン＃２は、当該同期確立用パターン１０１のビットを反転させものとし、レーン＃３は、当該同期確立用パターン１０１のＭＳＢからＬＳＢの順序を入れ替えたものとし、＃４はレーン＃２のパターンのＭＳＢからＬＳＢの順序を入れ替えたものにする。従って、４レーンパラレル伝送において、ＯＴＵフレームの同期確立用ＦＡＳバイトを上記４つのパターン１０２で置き換えることにより、受信装置のフレーム同期パターン検出部４３ｃにおける誤同期確率を最も低くすることができる。   The same bit sequence of the MSB (Most Significant Bit: most significant bit) to the LSB (Least Significant Bit) is reversed and the bit is inverted with a 12-bit synchronization pattern. The pattern for establishing synchronization has the lowest synchronization probability. As shown in FIG. 8B, the transmission framer synchronization pattern change processing unit 41b sets the lane # 1 of the synchronization establishment pattern 102 to the synchronization establishment pattern 101 with the lowest false synchronization probability, and the lane # 2 Assume that the bit of the synchronization establishment pattern 101 is inverted, lane # 3 is the MSB to LSB order of the synchronization establishment pattern 101, and # 4 is the MSB to LSB of the pattern of lane # 2. Change the order. Therefore, by replacing the FAS byte for establishing synchronization in the OTU frame with the four patterns 102 in 4-lane parallel transmission, the false synchronization probability in the frame synchronization pattern detection unit 43c of the receiving apparatus can be minimized.

次に、第１の実施形態および第２の実施形態で示した同期確立用のビット列を使ったパラレル光伝送方法の処理の流れを説明する。図９は、パラレル光伝送装置の信号処理を説明するためのフローチャートである。送信側フレーマ４１ａはＳＯＮＥＴ／ＳＤＨまたはＯＴＮフレームを形成し、当該フレームをＳＦＩ−５インターフェース規格に従い、送信フレーマ用同期パターン変更処理部４１ｂへ送信する（Ｓ１２０１）。   Next, a processing flow of the parallel optical transmission method using the bit string for establishing synchronization shown in the first embodiment and the second embodiment will be described. FIG. 9 is a flowchart for explaining signal processing of the parallel optical transmission apparatus. The transmission side framer 41a forms a SONET / SDH or OTN frame, and transmits the frame to the transmission framer synchronization pattern change processing unit 41b according to the SFI-5 interface standard (S1201).

次に、送信フレーマ用同期パターン変更処理部４１ｂでは、後段の送信側インターフェース変換処理部４１ｃにて変換される１６：４の多重化の変換条件を考慮し、ＳＯＮＥＴ／ＳＤＨもしくはＯＴＮフレームのフレーム同期用のパターンを４レーンに変換した時に、図５（ｂ）の同期確立用パターン、図６（ｃ）の同期確立用パターンまたは図８（ｂ）の同期確立用パターン１０２になるように、１６レーンの状態で変更し、送信側インターフェース変換処理部４１ｃにＳＦＩ−５インターフェースを介して出力する（Ｓ１２０３）。   Next, the transmission framer synchronization pattern change processing unit 41b considers the 16: 4 multiplexing conversion condition converted by the transmission side interface conversion processing unit 41c at the subsequent stage, and performs frame synchronization of the SONET / SDH or OTN frame. When the pattern for use is converted into 4 lanes, the synchronization establishment pattern in FIG. 5B, the synchronization establishment pattern in FIG. 6C, or the synchronization establishment pattern 102 in FIG. The lane state is changed, and the data is output to the transmission side interface conversion processing unit 41c via the SFI-5 interface (S1203).

次に、送信側インターフェース変換処理部４１ｃは、入力された信号を１６：４でビット多重化し、４０Ｇｂｉｔ／ｓの信号を１０Ｇｂｉｔ／ｓ×４レーンの信号に変換し、４レーンの電気信号としてパラレル光送信モジュール４１ｄに出力する(Ｓ１２０５)。次に、パラレル光送信モジュール４１ｄは入力された電気信号を光信号へ変換し、光伝送路４４に出力する（Ｓ１２０７）。次に、光伝送路４４に入力された光信号は４レーン並列でパラレル光受信モジュール４２ｄへ伝送される（Ｓ１２０９）。   Next, the transmission side interface conversion processing unit 41c bit-multiplexes the input signal at 16: 4, converts the 40 Gbit / s signal into a 10 Gbit / s × 4 lane signal, and converts it into a 4-lane electrical signal in parallel. The data is output to the optical transmission module 41d (S1205). Next, the parallel optical transmission module 41d converts the input electrical signal into an optical signal and outputs it to the optical transmission path 44 (S1207). Next, the optical signal input to the optical transmission path 44 is transmitted to the parallel optical receiving module 42d in parallel in four lanes (S1209).

次に、パラレル光受信モジュール４２ｄは、受信した光信号を電気信号へ変換し、受信側インターフェース変換処理部４２ｃへ出力する。次に、受信側インターフェース変換処理部４２ｃは、１０Ｇｂｉｔ／ｓ×４レーンの信号に対して４:１６分離処理を行い、２．５Ｇｂｉｔ／ｓ×１６レーンの信号へ変換し、１６レーンのパラレルデータよりスキュー調整用信号を生成し、１７レーンのＳＦＩ−５信号を遅延差吸収処理部４３へ出力する（Ｓ１２１３）。   Next, the parallel optical reception module 42d converts the received optical signal into an electrical signal and outputs the electrical signal to the reception-side interface conversion processing unit 42c. Next, the reception-side interface conversion processing unit 42c performs 4:16 separation processing on the 10 Gbit / s × 4 lane signal, converts it to a 2.5 Gbit / s × 16 lane signal, and converts the 16-lane parallel data. Thus, a skew adjustment signal is generated, and the 17-lane SFI-5 signal is output to the delay difference absorption processing unit 43 (S1213).

次に、遅延差吸収処理部４３は、レーン間遅延時間差を補正し、受信フレーマ用フレーム同期パターン変更処理部４２ｂに、ＳＦＩ−５のインターフェースを介して出力する。（Ｓ１２１５）。次に、受信フレーマ用同期パターン変更処理部４２ｂは、送信側でパラレル伝送用に変更した同期パターンをＳＯＮＥＴ／ＳＤＨ及びＯＴＵ用フレーム同期パターンへ変更し、受信側フレーマ４１ａにＳＦＩ−５インターフェースを介して出力する。（Ｓ１２１７）。受信側フレーマ４１ａで受信した信号は、送信用フレーマ用で生成したデータを復元したものであり、これをもってデータ伝送が完了する（Ｓ１２１９）。   Next, the delay difference absorption processing unit 43 corrects the delay time difference between the lanes and outputs it to the reception framer frame synchronization pattern change processing unit 42b via the SFI-5 interface. (S1215). Next, the reception framer synchronization pattern change processing unit 42b changes the synchronization pattern changed for parallel transmission on the transmission side to the SONET / SDH and OTU frame synchronization pattern, and connects to the reception side framer 41a via the SFI-5 interface. Output. (S1217). The signal received by the reception side framer 41a is obtained by restoring the data generated for the transmission framer, and this completes the data transmission (S1219).

次に、遅延差吸収処理部４３の処理の流れを説明する。図１０は、パラレル光伝送装置の遅延差吸収処理部４３の信号処理を説明するためのフローチャートである。まず、ＳＦＩ−５信号受信部４３ａは、パラレル光受信モジュール４２ｄから入力された１７レーンのＳＦＩ−５信号を１６レーンのパラレルデータに変換し、１６：４信号多重部４３ｂへ出力する（Ｓ１３０１）。１６：４信号多重部４３ｂは、入力信号を１６：４で多重化し、４レーン毎の信号に戻し、フレーム同期パターン検出部４３ｃへ出力する（Ｓ１３０３）。次に、フレーム同期パターン検出部４３ｃは、レーン毎にフレーム同期パターンを探し出し、レーン毎のフレーム同期パターンの先頭位置をレーン間遅延時間差検出部４３ｄに出力する（Ｓ１３０５）。次に、レーン間遅延時間差検出部４３ｄは、レーン毎のフレーム同期パターンの先頭位置の差からレーン間遅延時間差を算出し、遅延付与部４３ｅへ出力する（Ｓ１３０７）。次に、レーン毎の遅延付与部４３ｅは、入力された遅延時間差を用いて、その時間差を相殺するように、各レーンに遅延を与えることにより、レーン間遅延時間差を無くし、そのレーン間遅延時間差の無い信号を４：１６信号分離部４３ｆへ出力する（Ｓ１３０９）。次に、４：１６信号分離部４３ｆは、レーン間遅延時間差の無い４レーンの信号を１６レーンに変換し、ＳＦＩ−５信号送信部４３ｇに出力する（Ｓ１３１１）。次に、ＳＦＩ−５信号送信部４３ｇでは、１６レーンのパラレルデータよりスキュー調整用信号を生成し、１７レーンのＳＦＩ−５信号を受信フレーマ用同期パターン変更処理部４２ｂに出力する（Ｓ１３１３）。このように、レーン毎に異なり直交性の高いパターンを各レーンの同期確立用として用いることにより、ビット誤り耐性を持ち、レーン識別を可能とし、それらと同時にレーン間遅延量を検出することができる。   Next, the processing flow of the delay difference absorption processing unit 43 will be described. FIG. 10 is a flowchart for explaining signal processing of the delay difference absorption processing unit 43 of the parallel optical transmission apparatus. First, the SFI-5 signal reception unit 43a converts the 17-lane SFI-5 signal input from the parallel optical reception module 42d into 16-lane parallel data, and outputs the parallel data to the 16: 4 signal multiplexing unit 43b (S1301). . The 16: 4 signal multiplexing unit 43b multiplexes the input signal at 16: 4, returns the signal to every four lanes, and outputs the signal to the frame synchronization pattern detection unit 43c (S1303). Next, the frame synchronization pattern detection unit 43c searches for the frame synchronization pattern for each lane, and outputs the head position of the frame synchronization pattern for each lane to the inter-lane delay time difference detection unit 43d (S1305). Next, the inter-lane delay time difference detection unit 43d calculates the inter-lane delay time difference from the difference in the head position of the frame synchronization pattern for each lane, and outputs it to the delay adding unit 43e (S1307). Next, the delay assigning unit 43e for each lane eliminates the inter-lane delay time difference by giving a delay to each lane so as to cancel the time difference using the input delay time difference, and the inter-lane delay time difference. A signal with no signal is output to the 4:16 signal separation unit 43f (S1309). Next, the 4:16 signal separation unit 43f converts the signal of 4 lanes having no inter-lane delay time difference into 16 lanes and outputs the converted signal to the SFI-5 signal transmission unit 43g (S1311). Next, the SFI-5 signal transmission unit 43g generates a skew adjustment signal from the 16-lane parallel data, and outputs the 17-lane SFI-5 signal to the reception framer synchronization pattern change processing unit 42b (S1313). In this way, by using a pattern having different orthogonality and high orthogonality for establishing synchronization of each lane, it has bit error resistance, enables lane identification, and simultaneously detects the delay amount between lanes. .

本実施例においては、送信フレーマ用同期パターン変更処理部４１ｂと送信フレーマ４１ａ、受信フレーマ用同期パターン変更処理部４２ｂと受信側フレーマ４２ａは別々のものとして記載したが、それぞれのフレーマにそれぞれの同期パターン変更処理部を内蔵させることができる。また、遅延時間差吸収処理部について独立した処理部として説明したが、受信側のインターフェース変換処理部４２ｃの中に実現することも可能であり、受信フレーマ用同期パターン変更処理部４２ｂ、受信側フレーマ４２ａと一体となって実現することも可能であると考えられる。また、上記実施例では、４０Ｇｂｉｔ／ｓの信号について１０Ｇｂｉｔ／ｓ×４レーンのパラレル伝送方法について説明したが、１００Ｇｂｉｔ／ｓ信号の２５Ｇｂｉｔ／ｓ×４レーンのパラレル伝送や１０Ｇｂｉｔ／ｓ×１０レーンのパラレル伝送にも適用可能である。   In the present embodiment, the transmission framer synchronization pattern change processing unit 41b and the transmission framer 41a, and the reception framer synchronization pattern change processing unit 42b and the reception side framer 42a are described as being separate, but each framer has its own synchronization. A pattern change processing unit can be incorporated. The delay time difference absorption processing unit has been described as an independent processing unit. However, the delay time difference absorption processing unit may be implemented in the reception-side interface conversion processing unit 42c, and includes a reception framer synchronization pattern change processing unit 42b and a reception-side framer 42a. It is thought that it can be realized as a unit. In the above embodiment, a 10 Gbit / s × 4 lane parallel transmission method has been described for a 40 Gbit / s signal. However, a 25 Gbit / s × 4 lane parallel transmission of a 100 Gbit / s signal and a 10 Gbit / s × 10 lane parallel transmission method have been described. It can also be applied to parallel transmission.

なお、伝送速度４０Ｇｂｉｔ／ｓのＳＯＮＥＴ／ＳＤＨ伝送で用いるフレームパターンは、ＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｅ）−２５６だけでなく、ＯＣ（Ｏｐｔｉｃａｌ Ｃａｒｒｉｅｒ）−７６８でもよい。ここで、ＯＣはＳＯＮＥＴの基本伝送速度である５１．８５Ｍｂｉｔ／ｓの何倍速かをあらわす表現の1つであり、ＯＣ−１は５１．８５Ｍｂｉｔ／ｓの伝送速度を有する規格であり、ＯＣ−７６８は３９．８１Ｇｂｉｔ／ｓの伝送速度を有する規格である。また、ＯＴＵ３信号は、ＯＴＵ３ｅ１信号もしくはＯＴＵ３ｅ２信号であってもよい。ここで、ＯＴＵ３ｅ１およびＯＴＵ３ｅ２は、ＯＴＮの規格の一つであり、ＯＴＵ３ｅ１は４４．５７Ｇｂｉｔ／ｓの伝送速度を有する規格であり、ＯＴＵ３ｅ２は４４．５８Ｇｂｉｔ／ｓの伝送速度を有する規格である。   The frame pattern used in SONET / SDH transmission at a transmission rate of 40 Gbit / s is not limited to STM (Synchronous Transport Module) -256, but may be OC (Optical Carrier) -768. Here, OC is one of the expressions representing the multiple of 51.85 Mbit / s, which is the basic transmission rate of SONET, and OC-1 is a standard having a transmission rate of 51.85 Mbit / s. 768 is a standard having a transmission rate of 39.81 Gbit / s. The OTU3 signal may be an OTU3e1 signal or an OTU3e2 signal. Here, OTU3e1 and OTU3e2 are one of OTN standards, OTU3e1 is a standard having a transmission speed of 44.57 Gbit / s, and OTU3e2 is a standard having a transmission speed of 44.58 Gbit / s.

以上、説明したように、パラレルレーン化した際に、各レーンの同期確立用ビット列が異なるため、遅延量補償のためのフレーム同期パターン検出に際し、レーン識別が簡単に実現できる。また、各レーンの同期確立用ビット列同士に直交性があるので、光伝送時にビット列中に誤りが発生したとしても、フレーム同期パターン検出に際し、レーン識別を間違う可能性が極めて低い。 As described above, when parallel lanes are formed, the lane synchronization bit strings are different, so that lane identification can be easily realized when detecting a frame synchronization pattern for delay compensation. In addition, since the synchronization establishment bit strings in each lane are orthogonal to each other, even if an error occurs in the bit string during optical transmission, it is very unlikely that the lane identification is wrong in detecting the frame synchronization pattern.

以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。   As mentioned above, although embodiment of this invention was explained in full detail with reference to drawings, the concrete structure is not restricted to this embodiment, The design etc. of the range which does not deviate from the summary of this invention are included.

１１ ＭＬＤ送信装置
１３ ＭＬＤ受信装置
１４ 遅延調整部
２１ データ復元部
２２ １：１６デマルチプレクサ
２４ １６：１マルチプレクサ
２５ マルチプレクサ
２６ フレーム制御部
３１ デスキュー制御機
３２ １６：１マルチプレクサ
４１ａ 送信用フレーマ
４１ｂ 送信フレーマ用同期パターン変更処理部
４１ｃ 送信側インターフェース変換処理部
４１ｄ パラレル光送信モジュール
４２ａ 受信側フレーマ
４２ｂ 受信フレーマ用フレーム同期パターン変更処理部
４２ｃ 受信側インターフェース変換処理部
４２ｄ パラレル光受信モジュール
４３ 遅延差吸収処理部
４３ａ ＳＦＩ−５信号受信部
４３ｂ １６：４信号多重部
４３ｃ フレーム同期パターン検出部
４３ｄ 遅延時間差検出部
４３e 遅延付与部
４３ｆ ４：１６信号分離部
４３ｇ ＳＦＩ−５信号送信部
４４ 光伝送路
５１ ＦＡ ＯＨ（Ｆｒａｍｅ Ａｌｉｇｎｍｅｎｔ ＯｖｅｒＨｅａｄ）
５１ａ ＦＡＳ（Ｆｒａｍｅ Ａｌｉｇｎｍｅｎｔ Ｓｉｇｎａl）
５１ｂ ＭＦＡＳ（ＭｕｌｔｉＦｒａｍｅ Ａｌｉｇｎｍｅｎｔ Ｓｉｇｎａｌ）
５２ ＯＴＵｋ ＯＨ（Ｏｐｔｉｃａｌ ｃｈａｎｎｅｌ Ｔｒａｎｓｐｏｒｔ Ｕｎｉｔ ｋ ＯｖｅｒＨｅａｄ）
５２ａ ＳＭ（Ｓｅｃｔｉｏｎ Ｍｏｎｉｔｏｒｉｎｇ）
５２ｂ ＧＣＣ０（Ｇｅｎｅｒａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｃｈａｎｎｅｌ ０）
５２ｃ ＲＥＳ（Ｒｅｓｅｒｖｅｄ ｆｏｒ ｆｕｔｕｒｅ ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ）
５３ ＯＴＵｋ ＦＥＣ（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）
９０ 排他的論理和
９１ 排他的論理和
９２ 排他的論理和
９３ 排他的論理和
１０１ １２ビット長の時の誤検出が最も少ない同期確立パターン
１０２ １２ビット長の時の誤検出が最も少ない４レーン同期確立パターン 11 MLD Transmitter 13 MLD Receiver 14 Delay Adjustment Unit 21 Data Restoration Unit 22 1:16 Demultiplexer 24 16: 1 Multiplexer 25 Multiplexer 26 Frame Control Unit 31 Deskew Controller 32 16: 1 Multiplexer 41a Transmission Framer 41b For Transmission Framer Synchronization pattern change processing unit 41c Transmission side interface conversion processing unit 41d Parallel optical transmission module 42a Reception side framer 42b Reception framer frame synchronization pattern change processing unit 42c Reception side interface conversion processing unit 42d Parallel optical reception module 43 Delay difference absorption processing unit 43a SFI-5 signal receiving unit 43b 16: 4 signal multiplexing unit 43c frame synchronization pattern detecting unit 43d delay time difference detecting unit 43e delay applying unit 43f 4:16 signal separating unit 43g SFI-5 No. transmitting unit 44 the optical transmission line 51 FA OH (Frame Alignment OverHead)
51a FAS (Frame Alignment Signal)
51b MFAS (MultiFrame Alignment Signal)
52 OTUk OH (Optical channel Transport Unit overhead)
52a SM (Section Monitoring)
52b GCC0 (General Communication Channel 0)
52c RES (Reserved for future international Standardization)
53 OTUk FEC (Forward Error Correction)
90 Exclusive OR 91 Exclusive OR 92 Exclusive OR 93 Exclusive OR 101 Synchronization establishment pattern with least false detection when 12 bits long 102 Lane synchronization with least false detection when 12 bits long Establishment pattern

Claims (9)

送信装置からバルク信号を複数の伝送レーンに展開したデータを前記複数の伝送レーンを介して受信装置へ伝送する光伝送方法において、
前記送信装置が、
前記伝送レーン間で異なり前記伝送レーン間で相互相関性が低い同期パターンであって同期パターンを構成する符号の出現率が略１／２である同期パターンを生成する同期パターン生成手順と、
前記データの一部を前記パターン生成手順により生成された同期パターンに書き換えるデータ書き換え手順と、
前記書き換え手順にて書き換えられた前記伝送レーンデータを光信号へ変換する電気光変換手順と、
を有し、
前記受信装置が、
伝送された光信号を電気信号に変換する光電気変換手順と、
前記変換した電気信号に含まれる同期パターンを前記伝送レーン毎に検出し、検出した前記同期パターンから伝送レーン間遅延時間差を算出し、算出した前記遅延時間差に基づき、前記伝送レーン毎に受信した電気信号に含まれるデータを遅延させる遅延付与手順と、
前記同期パターン生成手順により生成された前記同期パターンを前記データの一部へ復元するためのデータ書き換え手順と、
を有することを特徴とするパラレル光伝送方法。 In an optical transmission method for transmitting data obtained by developing a bulk signal from a transmission device to a plurality of transmission lanes to the reception device via the plurality of transmission lanes,
The transmitting device is
A synchronization pattern generating procedure for generating a synchronization pattern that is different between the transmission lanes and has a low cross-correlation between the transmission lanes, and that has an appearance rate of codes constituting the synchronization pattern of approximately ½,
A data rewriting procedure for rewriting a part of the data to the synchronous pattern generated by the pattern generating procedure;
An electro-optical conversion procedure for converting the transmission lane data rewritten by the rewriting procedure into an optical signal;
Have
The receiving device is
A photoelectric conversion procedure for converting the transmitted optical signal into an electrical signal;
A synchronization pattern included in the converted electrical signal is detected for each transmission lane, a delay time difference between transmission lanes is calculated from the detected synchronization pattern, and an electrical signal received for each transmission lane is calculated based on the calculated delay time difference. A delay adding procedure for delaying data included in the signal;
A data rewriting procedure for restoring the synchronization pattern generated by the synchronization pattern generation procedure to a part of the data;
A parallel optical transmission method characterized by comprising: 前記伝送レーン毎に生成される前記同期パターンは、
Ｍ系列符号あるいはＧｏｌｄ系列符号あるいはＰＮ系列符号の組み合わせ、または、これらの一部からなる
ことを特徴とする請求項１記載のパラレル光伝送方法。 The synchronization pattern generated for each transmission lane is:
The parallel optical transmission method according to claim 1, comprising a combination of an M-sequence code, a Gold sequence code, or a PN sequence code, or a part thereof. 前記送信装置は、前記各伝送レーンにて伝送される伝送フレームの同期確立用パターン長と同じ長さで誤検出が最も少ないビット列を予め記憶する記憶部を有しており、
前記記憶部から読み出した前記ビット列と、前記読み出したビット列のビットを逆順にした逆順ビット列と、前記読み出したビット列をビット反転した反転ビット列と、前記読み出したビット列をビット逆順とビット反転の組み合わせにより変更した変更ビット列と、を前記各伝送レーンの同期パターンとする同期パターン生成手順
を有することを特徴とする請求項１記載のパラレル光伝送方法。 The transmission device has a storage unit that stores in advance a bit string having the same length as the pattern length for synchronization establishment of a transmission frame transmitted in each transmission lane and having the least number of false detections,
The bit string read from the storage unit, a reverse bit string obtained by reversing the bits of the read bit string, an inverted bit string obtained by bit-inverting the read bit string, and the read bit string changed by a combination of bit reverse order and bit inversion The parallel optical transmission method according to claim 1, further comprising: a synchronization pattern generation procedure using the changed bit string as a synchronization pattern of each transmission lane. 前記伝送レーンの数が４であることを特徴とする請求項１から３のいずれかに記載のパラレル光伝送方法。   4. The parallel optical transmission method according to claim 1, wherein the number of transmission lanes is four. 前記バルク信号がＳＴＭ−２５６もしくはＯＣ−７６８の信号あるいはＯＴＵ３信号もしくはＯＴＵ３ｅ１信号もしくはＯＴＵ３ｅ２信号であることを特徴とする請求項１から４のいずれかに記載のパラレル光伝送方法。   5. The parallel optical transmission method according to claim 1, wherein the bulk signal is an STM-256 or OC-768 signal, an OTU3 signal, an OTU3e1 signal, or an OTU3e2 signal. 送信装置からバルク信号を複数の伝送レーンに展開したデータを前記複数の伝送レーンを介して受信装置へ伝送する光伝送システムにおいて、
前記送信装置が、
前記伝送レーン間で異なり前記伝送レーン間で相互相関性が低い同期パターンであって同期パターンを構成する符号の出現率が略１／２である同期パターンを生成する同期パターン生成部と、
前記データの一部を前記パターン生成部により生成された同期パターンに書き換えるデータ書き換え部と、
前記データ書き換え部にて書き換えられた前記伝送レーンデータを光信号へ変換する電気光変換部と、
を有し、
前記受信装置が、
伝送された光信号を電気信号に変換する光電気変換部と、
前記変換した電気信号に含まれる同期パターンを前記伝送レーン毎に検出し、検出した前記同期パターンから伝送レーン間遅延時間差を算出し、算出した前記遅延時間差に基づき、前記伝送レーン毎に受信した電気信号に含まれるデータを遅延させる遅延付与部と、
前記同期パターン生成部により生成された前記同期パターンを前記データの一部へ復元するためのデータ書き換え部と、
を有することを特徴とするパラレル光伝送システム。 In an optical transmission system for transmitting data obtained by developing a bulk signal from a transmission device to a plurality of transmission lanes to a reception device via the plurality of transmission lanes,
The transmitting device is
A synchronization pattern generation unit that generates a synchronization pattern that is different between the transmission lanes and has a low cross-correlation between the transmission lanes, and that has an appearance rate of codes constituting the synchronization pattern of approximately ½,
A data rewriting unit for rewriting a part of the data to the synchronization pattern generated by the pattern generation unit;
An electro-optical conversion unit that converts the transmission lane data rewritten by the data rewriting unit into an optical signal;
Have
The receiving device is
A photoelectric conversion unit that converts the transmitted optical signal into an electrical signal;
A synchronization pattern included in the converted electrical signal is detected for each transmission lane, a delay time difference between transmission lanes is calculated from the detected synchronization pattern, and an electrical signal received for each transmission lane is calculated based on the calculated delay time difference. A delay adding unit that delays data included in the signal;
A data rewriting unit for restoring the synchronization pattern generated by the synchronization pattern generation unit to a part of the data;
A parallel optical transmission system comprising: 前記送信装置は、前記各伝送レーンにて伝送される伝送フレームの同期確立用パターン長と同じ長さで誤検出が最も少ないビット列を予め記憶する記憶部を有しており、
前記記憶部から読み出した前記ビット列と、前記読み出したビット列のビットを逆順にした逆順ビット列と、前記読み出したビット列をビット反転した反転ビット列と、前記読み出したビット列をビット逆順とビット反転の組み合わせにより変更した変更ビット列と、を前記各伝送レーンの同期パターンとする同期パターン生成部
を有することを特徴とする請求項６記載のパラレル光伝送システム。 The transmission device has a storage unit that stores in advance a bit string having the same length as the pattern length for synchronization establishment of a transmission frame transmitted in each transmission lane and having the least number of false detections,
The bit string read from the storage unit, a reverse bit string obtained by reversing the bits of the read bit string, an inverted bit string obtained by bit-inverting the read bit string, and the read bit string changed by a combination of bit reverse order and bit inversion The parallel optical transmission system according to claim 6, further comprising: a synchronization pattern generation unit that uses the changed bit string as a synchronization pattern of each transmission lane. 送信装置と受信装置の間にある伝送レーン間で異なる信号到達時刻の時間差を検出するのに用いられる同期パターンであって前記伝送レーン間で異なり前記伝送レーン間で相互相関性が低い同期パターンでありかつ同期パターンを構成する符号の出現率が略１／２である同期パターンを生成する同期パターン生成部と、
前記データの一部を前記パターン生成部により生成された同期パターンに書き換えるデータ書き換え部と、
前記データ書き換え部にて書き換えられた前記伝送レーンデータを光信号へ変換する電気光変換部と、
を有することを特徴とするパラレル光送信装置。 A synchronization pattern used for detecting a time difference between different signal arrival times between transmission lanes between a transmission device and a reception device, and a synchronization pattern that is different between the transmission lanes and has low cross-correlation between the transmission lanes. A synchronization pattern generating unit that generates a synchronization pattern that is present and has an appearance rate of codes constituting the synchronization pattern of approximately ½,
A data rewriting unit for rewriting a part of the data to the synchronization pattern generated by the pattern generation unit;
An electro-optical conversion unit that converts the transmission lane data rewritten by the data rewriting unit into an optical signal;
A parallel optical transmitter characterized by comprising: 前記送信装置は、前記各伝送レーンにて伝送される伝送フレームの同期確立用パターン長と同じ長さで誤検出が最も少ないビット列を予め記憶する記憶部を有しており、
前記記憶部から読み出した前記ビット列と、前記読み出したビット列のビットを逆順にした逆順ビット列と、前記読み出したビット列をビット反転した反転ビット列と、前記読み出したビット列をビット逆順とビット反転の組み合わせにより変更した変更ビット列と、を各レーンの同期パターンとする同期パターン生成部
を有することを特徴とする請求項８記載のパラレル光送信装置。 The transmission device has a storage unit that stores in advance a bit string having the same length as the pattern length for synchronization establishment of a transmission frame transmitted in each transmission lane and having the least number of false detections,
The bit string read from the storage unit, a reverse bit string obtained by reversing the bits of the read bit string, an inverted bit string obtained by bit-inverting the read bit string, and the read bit string changed by a combination of bit reverse order and bit inversion The parallel optical transmission device according to claim 8, further comprising: a synchronization pattern generation unit that uses the changed bit string as a synchronization pattern of each lane.
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JP2012010070A (en) * 2010-06-24 2012-01-12 Nec Corp Polarization multiplexed light transmission system, polarization multiplexed light receiver and polarization multiplexed light transmission method
EP2819362B1 (en) 2012-02-22 2017-04-26 Nippon Telegraph and Telephone Corporation Multi-lane transmission device and multi-lane transmission method
JP5263428B1 (en) * 2012-05-15 2013-08-14 富士ゼロックス株式会社 Communication apparatus, communication system, and image forming system
JP5945244B2 (en) * 2013-05-09 2016-07-05 日本電信電話株式会社 Multiplex transmission system and multiple transmission method
EP3142269A4 (en) * 2014-05-08 2017-10-04 Mitsubishi Electric Corporation Optical transmission method and optical transmission system
CN105323033A (en) * 2014-06-30 2016-02-10 深圳市中兴微电子技术有限公司 Multipath frame header detection method and device
JP6379957B2 (en) * 2014-10-06 2018-08-29 富士通株式会社 Base station equipment
CA3005164A1 (en) * 2015-12-10 2017-06-15 Sony Corporation Receiving apparatus and data processing method for delay compensation
JP7028113B2 (en) * 2018-09-06 2022-03-02 日本電信電話株式会社 Optical transmission system and optical transmission method

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4062078B2 (en) * 2002-12-10 2008-03-19 株式会社日立製作所 Skew adjustment device
JP5230367B2 (en) * 2008-06-03 2013-07-10 日本電信電話株式会社 Parallel optical transmission apparatus and method
JP5203153B2 (en) * 2008-11-28 2013-06-05 日本電信電話株式会社 Parallel transmission method and parallel transmission apparatus

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