JP4910576B2 - 動画像処理装置 - Google Patents

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Description

本発明は、外部メモリが記憶する参照画の一部分をプリフェッチして記憶するためのプリフェッチメモリを備える動画像処理装置に関する。
ＭＰＥＧ（Moving Picture Experts Group）などの動画像圧縮方式を用いたデコーダ又はエンコーダでは、外部メモリに参照画を格納しておき、復号過程又は符号化過程において外部メモリが記憶する参照画内の矩形領域を読み出す必要があるが、処理によっては、外部メモリ内の同一参照画領域に複数回の読み出しアクセスを行う必要があり、これが外部メモリとの間のデータ転送量増大の一因になっている。
そこで、外部メモリ内の同一参照画領域に複数回の読み出しアクセスを行うことを避ける方法として、デコーダ又はエンコーダにプリフェッチメモリを搭載し、外部メモリが記憶する参照画の一部分を更新可能にプリフェッチメモリに記憶し、デコーダ又はエンコーダは、必要とする参照画像をプリフェッチメモリから読み出すという方法が考えられる。このようにすると、外部メモリとの間のデータ転送量を削減することができる。
図１１は第１従来例のＭＰＥＧエンコーダを外部メモリとともに示す図である。図１１中、１は第１従来例のＭＰＥＧエンコーダであり、画像信号をＭＰＥＧ方式で圧縮符号化してＭＰＥＧストリームを作成するものである。２はＭＰＥＧエンコーダ１が動きベクトル算出のために参照する参照画を記憶する外部メモリである。
また、ＭＰＥＧエンコーダ１において、３、４はＭＰＥＧストリームの作成に必要な演算処理を行うエンコード処理部であり、エンコード処理部３は画面の上半分のスライスを担当し、エンコード処理部４は画面の下半分のスライスを担当するものとされている。
５はエンコード処理部３に対応して設けられたプリフェッチメモリであり、外部メモリ２が記憶する参照画の上半分のスライスの一部分をプリフェッチして記憶するために使用されるものである。６はエンコード処理部４に対応して設けられたプリフェッチメモリであり、外部メモリ２が記憶する参照画の下半分のスライスの一部分をプリフェッチして記憶するために使用されるものである。
第１従来例のＭＰＥＧエンコーダ１においては、エンコード処理部３は、動きベクトル算出のためにプリフェッチメモリ５が記憶する画像内の矩形領域を使用する場合には、プリフェッチメモリ５に対して矩形領域の読み出し要求（以下、矩形読み出し要求という場合がある。）を発行することになる。また、エンコード処理部４は、動きベクトル算出のためにプリフェッチメモリ６が記憶する画像内の矩形領域を使用する場合には、プリフェッチメモリ６に対して矩形読み出し要求を発行することになる。
図１２はプリフェッチメモリ５、６がプリフェッチするプリフェッチ領域を具体的に説明するための図であり、図１２（Ａ）はプリフェッチメモリ５、６が担当する参照画内の領域を示し、図１２（Ｂ）はプリフェッチメモリ５、６がプリフェッチするプリフェッチ領域の遷移の様子を示している。
図１２中、１０は外部メモリ２が記憶する参照画、ＭＢＬ０〜ＭＢＬ１５は参照画１０のマクロブロックラインである。プリフェッチメモリ５は、参照画１０のマクロブロックラインＭＢＬ０〜ＭＢＬ７までの８マクロブロックラインからなるスライスＳＬ０を担当し、スライスＳＬ０内の連続する３マクロブロックラインがプリフェッチ領域１１とされる。
また、プリフェッチメモリ６は、参照画１０のマクロブロックラインＭＢＬ８〜ＭＢＬ１５までの８マクロブロックラインからなるスライスＳＬ１を担当し、スライスＳＬ１内の連続する３マクロブロックラインをプリフェッチ領域１２とされる。
また、図１２（Ｂ）において、（ｂ１）は処理画面内のエンコード処理部３が処理するマクロブロックラインの遷移、（ｂ２）は処理画面内のエンコード処理部４が処理するマクロブロックラインの遷移、（ｂ３）はプリフェッチメモリ５がスライスＳＬ０からプリフェッチするプリフェッチ領域１１の遷移、（ｂ４）はプリフェッチメモリ６がスライスＳＬ１からプリフェッチするプリフェッチ領域１２の遷移を示している。
即ち、第１従来例のＭＰＥＧエンコーダ１においては、エンコード処理部３がマクロブロックラインＭＢＬ０を処理する場合には、エンコード処理部４はマクロブロックラインＭＢＬ８を処理する。この場合、プリフェッチメモリ５がプリフェッチするプリフェッチ領域１１はマクロブロックラインＭＢＬ０〜ＭＢＬ２とされ、プリフェッチメモリ６がプリフェッチするプリフェッチ領域１２はマクロブロックラインＭＢＬ８〜ＭＢＬ１０とされる。
次に、エンコード処理部３がマクロブロックラインＭＢＬ１を処理する場合には、エンコード処理部４はマクロブロックラインＭＢＬ９を処理する。この場合、プリフェッチメモリ５がプリフェッチするプリフェッチ領域１１はマクロブロックラインＭＢＬ０〜ＭＢＬ２とされ、プリフェッチメモリ６がプリフェッチするプリフェッチ領域１２はマクロブロックラインＭＢＬ８〜ＭＢＬ１０とされる。
次に、エンコード処理部３がマクロブロックラインＭＢＬ２を処理する場合には、エンコード処理部４はマクロブロックラインＭＢＬ１０を処理する。この場合、プリフェッチメモリ５がプリフェッチするプリフェッチ領域１１は、１マクロブロックライン分だけ下方向にシフトし、マクロブロックラインＭＢＬ１〜ＭＢＬ３とされる。また、プリフェッチメモリ６のプリフェッチ領域１２は、１マクロブロックライン分だけ下方向にシフトし、マクロブロックラインＭＢＬ９〜ＭＢＬ１１とされる。
その後、エンコード処理部３が１マクロブロックラインの処理を終了するごとに、プリフェッチメモリ５がプリフェッチするプリフェッチ領域１１は、１マクロブロックライン分だけ下方向にシフトする。また、エンコード処理部４が１マクロブロックラインの処理を終了するごとに、プリフェッチメモリ６がプリフェッチするプリフェッチ領域１２は、１マクロブロックライン分だけ下方向にシフトする。
そして、エンコード処理部３がマクロブロックラインＭＢＬ５を処理する場合には、エンコード処理部４はマクロブロックラインＭＢＬ１３を処理する。この場合、プリフェッチメモリ５がプリフェッチするプリフェッチ領域１１は、マクロブロックラインＭＢＬ４〜ＭＢＬ６とされ、プリフェッチメモリ６がプリフェッチするプリフェッチ領域１２は、マクロブロックラインＭＢＬ１２〜ＭＢＬ１４とされる。
次に、エンコード処理部３がマクロブロックラインＭＢＬ６を処理する場合には、エンコード処理部４はマクロブロックラインＭＢＬ１４を処理する。この場合、プリフェッチメモリ５がプリフェッチするプリフェッチ領域１１は、マクロブロックラインＭＢＬ５〜ＭＢＬ７とされ、プリフェッチメモリ６がプリフェッチするプリフェッチ領域１２は、マクロブロックラインＭＢＬ１３〜ＭＢＬ１５とされる。
次に、エンコード処理部３がマクロブロックラインＭＢＬ７を処理する場合には、エンコード処理部４はマクロブロックラインＭＢＬ１５を処理する。この場合、プリフェッチメモリ５がプリフェッチするプリフェッチ領域１１は、マクロブロックラインＭＢＬ５〜ＭＢＬ７とされ、プリフェッチメモリ６がプリフェッチするプリフェッチ領域１２は、マクロブロックラインＭＢＬ１３〜ＭＢＬ１５とされる。
図１３はプリフェッチメモリ５、６にプリフェッチされることが望ましい参照画１０内のプリフェッチ領域を説明するための図である。図１３中、１５はエンコード処理部３が現在処理しているマクロブロックと同じ位置の参照画１０内のマクロブロック、１６はエンコード処理部４が現在処理しているマクロブロックと同じ位置の参照画１０内のマクロブロックを示している。
ここで、エンコード処理部３、４で行われる動きベクトル算出は、ブロックマッチング法により行われるのが一般的である。ブロックマッチング法は、参照画内の探索領域中から、処理マクロブロックと最も近い画像を探す方法であり、図１３中、１７はエンコード処理部３がマクロブロック１５と同じ位置の処理画面内のマクロブロックを処理する場合に探索する探索領域、１８はエンコード処理部４がマクロブロック１６と同じ位置の処理画面内のマクロブロックを探索する探索領域を示している。
ブロックマッチング処理を行うためには、エンコード処理部３は、探索領域１７の画像データを読み出す必要があるので、エンコード処理部３用のプリフェッチメモリ５がプリフェッチするプリフェッチ領域１１には探索領域１７の全てが含まれていることが望ましいし、また、エンコード処理部４は、探索領域１８の画像データを読み出す必要があるので、エンコード処理部４用のプリフェッチメモリ６がプリフェッチするプリフェッチ領域１２には探索領域１８の全てが含まれていることが望ましい。
図１４は第２従来例のＭＰＥＧエンコーダを外部メモリとともに示す図である。図１４中、２０は第２従来例のＭＰＥＧエンコーダ、２１、２２はＭＰＥＧエンコーダ２０が動きベクトル算出のために参照する参照画を格納するための外部メモリであり、外部メモリ２１には参照画の偶数ラインが割り当てられ、外部メモリ２２には参照画の奇数ラインが割り当てられる。
また、ＭＰＥＧエンコーダ２０において、２３はＭＰＥＧストリームの作成に必要な演算処理を行うエンコード処理部、２４は外部メモリ２１が記憶する参照画の偶数ラインの一部分をプリフェッチして記憶するためのプリフェッチメモリ、２５は外部メモリ２２が記憶する参照画の奇数ラインの一部分をプリフェッチして記憶するためのプリフェッチメモリである。
第２従来例のＭＰＥＧエンコーダ２０においては、エンコード処理部２３は、動きベクトル算出のために必要とする参照画内の矩形領域のうち、プリフェッチメモリ２４が記憶する奇数ライン部分については、プリフェッチメモリ２４に矩形読み出し要求を発行し、プリフェッチメモリ２５が記憶する偶数ライン部分については、プリフェッチメモリ２５に矩形読み出し要求を発行することになる。
図１５は第２従来例のＭＰＥＧエンコーダ２０におけるプリフェッチメモリ２４、２５からの読み出し動作を具体的に説明するための図である。図１５中、３０は参照画であり、３１は参照画３０内の偶数ラインＬ０、Ｌ２、…、Ｌ２５４部分の参照画、３２は参照画３０内の奇数ラインＬ１、Ｌ３、…、Ｌ２５５部分の参照画であり、参照画３１は外部メモリ２１に格納され、参照画３２は外部メモリ２２に格納される。
この例では、参照画３０内のラインＬ６４〜Ｌ１２７がプリフェッチ領域３３とされ、プリフェッチ領域３３内の偶数ラインＬ６４、Ｌ６６、…、Ｌ１２６の部分は、プリフェッチ領域３４としてプリフェッチメモリ２４にプリフェッチされ、プリフェッチ領域３３内の奇数ラインＬ６５、Ｌ６７、…、Ｌ１２７の部分は、プリフェッチ領域３５としてプリフェッチメモリ２５にプリフェッチされる。
ここで、エンコード処理部２３が参照画３０内の矩形領域３６を必要とする場合には、エンコード処理部２３は、矩形領域３６内の偶数ライン部分３７については、プリフェッチメモリ２４に矩形読み出し要求を発行し、矩形領域３６内の奇数ライン部分３８については、プリフェッチメモリ２５に矩形読み出し要求を発行することになる。
この結果、矩形領域３６内の偶数ライン部分３７の画像データについては、プリフェッチメモリ２４から読み出されてエンコード処理部２３に転送され、矩形領域３６内の奇数ライン部分３８の画像データについては、プリフェッチメモリ２５から読み出されてエンコード処理部２３に転送される。
特開２００５−１０２１４４号公報 特開２００６−３１４８０号公報
第１従来例のＭＰＥＧエンコーダ１においては、エンコード処理部３、４に対応させてプリフェッチメモリ５、６を設けているので、エンコード処理部３、４が必要とする探索領域の合計縦サイズは、それぞれが必要とする探索領域の縦サイズの２倍となり、プリフェッチメモリ５、６がプリフェッチするプリフェッチ領域の合計縦サイズは、それぞれがプリフェッチするプリフェッチ領域の縦サイズの２倍となる。このため、プリフェッチメモリ５、６の合計記憶容量が大きくなり、外部メモリ２とプリフェッチメモリ５、６との間のデータ転送量が増大してしまうという問題点があった。
また、第２従来例のＭＰＥＧエンコーダ２０においては、外部メモリ２１、２２に対応させてプリフェッチメモリ２４、２５を設け、プリフェッチメモリ２４には参照画３０内のプリフェッチ領域内の偶数ラインの一部分を記憶し、プリフェッチメモリ２５には参照画３０内のプリフェッチ領域内の奇数ラインの一部分を記憶するようにしているので、エンコード処理部２３は、プリフェッチメモリ２４、２５に対して別々に矩形読み出し要求を発行しなければならず、画像データ読み出し効率が悪いという問題点があった。
本発明は、かかる点に鑑み、外部メモリとプリフェッチメモリとの間のデータ転送量の削減を図ることができるようにした動画像処理装置を提供することを第１の目的とし、プリフェッチメモリからの画像データ読み出しの効率化を図ることができるようにした動画像処理装置を提供することを第２の目的とする。
本発明中、第１発明は、複数のデコード処理部又は複数のエンコード処理部を備える動画像処理装置であって、前記複数のデコード処理部又は前記複数のエンコード処理部に共有されるプリフェッチメモリを備えるというものである。
本発明中、第２発明は、デコード処理部又はエンコード処理部を備え、参照画を分割して格納する複数の外部メモリを使用する動画像処理装置であって、前記参照画の一部分をプリフェッチして記憶するプリフェッチメモリとして前記複数の外部メモリに共有されるプリフェッチメモリを備えるものである。
本発明中、第１発明においては、複数のデコード処理部又は複数のエンコード処理部に共有されるプリフェッチメモリを備えるとしているが、この場合、複数のデコード処理部又は複数のエンコード処理部に、例えば、処理画面内の上下に隣接するマクロブロックライン又はマクロブロックペアラインを並行処理させることができる。
このようにする場合には、複数のデコード処理部の各々の参照領域の縦サイズ又は複数のエンコード処理部の各々の探索領域の縦サイズを従来のように複数のデコード処理部の各々又は複数のエンコード処理部の各々に対応させて複数のプリフェッチメモリを設ける場合と同様にしても、参照領域又は探索領域の縦サイズを従来のように複数のプリフェッチメモリを設けるようにした場合の参照領域又は探索領域の合計縦サイズよりも小さくすることができる。
したがって、プリフェッチメモリにプリフェッチさせるプリフェッチ領域の縦サイズを従来のように複数のプリフェッチメモリを設けるようにした場合のプリフェッチ領域の合計縦サイズよりも小さくすることができ、プリフェッチメモリに要求される記憶容量を従来のように複数のプリフェッチメモリを設けるようにした場合の合計記憶容量よりも小さくすることができる。
また、複数のデコード処理部又は複数のエンコード処理部に、例えば、参照画を共通とする所定の複数処理画面を並行処理させることもできる。このようにする場合には、所定の複数処理画面が必要とする共通の参照画の一部分を別々にプリフェッチする必要はなく、外部メモリとプリフェッチメモリとの間のデータ転送量を削減することができる。
本発明中、第２発明においては、参照画を分割して格納する複数の外部メモリを使用する場合であっても、プリフェッチメモリとして複数の外部メモリで共有されるプリフェッチメモリを備えるとしているので、デコード処理部又はエンコード処理部は、従来例のように複数のプリフェッチメモリに対して別々に矩形読み出し要求を発行する必要はなく、共有されるプリフェッチメモリに対して矩形読み出し要求を発行すれば足りる。したがって、プリフェッチメモリからの画像データ読み出しの効率化を図ることができる。
（第１発明の動画像処理装置の一実施形態）
図１は第１発明の動画像処理装置の一実施形態であるＭＰＥＧエンコーダを外部メモリとともに示す図である。図１中、４０は第１発明の動画像処理装置の一実施形態であるＭＰＥＧエンコーダであり、画像信号をＭＰＥＧ方式で圧縮符号化してＭＰＥＧストリームを作成するものである。４１はＭＰＥＧエンコーダ４０が動きベクトル算出のために参照する参照画を格納するための外部メモリである。
また、ＭＰＥＧエンコーダ４０において、４２、４３はＭＰＥＧストリームの作成に必要な演算処理を行うエンコード処理部である。これらエンコード処理部４２、４３は、上下に隣接したマクロブロックラインを並列処理するか、又は、参照画を共通とする複数の画面を並列処理するか、又は、上下に隣接したマクロブロックラインの並列処理と、参照画を共通とする複数の画面の並列処理とを切り替えて行うものである。
また、４４は外部メモリ４１が記憶する参照画の一部分をプリフェッチして記憶するプリフェッチメモリ、４５はエンコード処理部４２が発行したプリフェッチメモリ４４への矩形読み出し要求の転送とエンコード処理部４３が発行したプリフェッチメモリ４４への矩形読み出し要求の転送を調停する調停部である。
エンコード処理部４２、４３は、プリフェッチメモリ４４が記憶する画像内の矩形領域を参照画像として使用する場合には、それぞれ、矩形読み出し要求を調停部４５に対して発行することになる。この矩形読み出し要求には、読み出し対象の矩形領域の位置情報及びサイズ情報などが含まれる。
図２はエンコード処理部４２、４３が上下に隣接したマクロブロックラインを並列処理する場合にプリフェッチメモリ４４にプリフェッチされることが望ましい参照画内のプリフェッチ領域を説明するための図である。図２中、５０は外部メモリ４１が記憶する参照画、５１はエンコード処理部４２が現在処理しているマクロブロックと同じ位置の参照画５０内のマクロブロック、５２はエンコード処理部４３が現在処理しているマクロブロックと同じ位置の参照画５０内のマクロブロックを示している。
また、５３はエンコード処理部４２がマクロブロック５１と同じ位置の処理画面内のマクロブロックについてのブロックマッチング処理のために探索する探索領域、５４はエンコード処理部４３がマクロブロック５２と同じ位置の処理画面内のマクロブロックについてのブロックマッチング処理のために探索する探索領域を示している。
ここで、エンコード処理部４２、４３による探索領域５３、５４の縦サイズを、図１３に示すように、第１従来例のＭＰＥＧエンコーダ１が備えるエンコード処理部３、４の場合と同様に３マクロブロック分とすると、エンコード処理部４２、４３は、上下に隣接したマクロブロックラインを並行処理するので、エンコード処理部４２、４３が探索する探索領域５３、５４は、縦サイズを４マクロブロック分とする領域に含まれることになる。
そこで、例えば、エンコード処理部４２がマクロブロックラインＭＢＬ４を処理し、エンコード処理部４３がマクロブロックラインＭＢＬ５を処理する場合には、エンコード処理部４２の探索領域５３の縦領域はマクロブロックラインＭＢＬ３〜ＭＢＬ５部分であり、エンコード処理部４３の探索領域５４の縦領域はマクロブロックラインＭＢＬ４〜ＭＢＬ６部分である。したがって、この場合には、プリフェッチメモリ４４がプリフェッチすべきプリフェッチ領域５５は、マクロブロックラインＭＢＬ３〜ＭＢＬ６の４マクロブロックラインということになる。
即ち、エンコード処理部４２、４３が上下に隣接したマクロブロックラインを並列処理する場合には、エンコード処理部４２、４３の探索領域５３、５４の縦サイズがそれぞれ３マクロブロックライン分であっても、プリフェッチメモリ４４がプリフェッチすべきプリフェッチ領域５５の縦サイズは、エンコード処理部４２、４３の探索領域５３、５４の縦サイズの２倍である６マクロブロックライン分ではなく、「エンコード処理部４２、４３の探索領域５３、５４の縦サイズの２倍−α」である４マクロブロックライン分で足りる。
図３はエンコード処理部４２、４３が上下に隣接したマクロブロックラインを並列処理する場合にプリフェッチメモリ４４がプリフェッチするプリフェッチ領域の具体例を説明するための図であり、図３（Ａ）はエンコード処理部４２が処理するマクロブロックラインの遷移、図３（Ｂ）はエンコード処理部４３が処理するマクロブロックラインの遷移、図３（Ｃ）はプリフェッチメモリ４４がプリフェッチする参照画５０内のプリフェッチ領域５５の遷移を示している。
即ち、エンコード処理部４２、４３が上下に隣接したマクロブロックラインを並列処理する場合においては、図３（Ａ）に示すように、エンコード処理部４２がマクロブロックラインＭＢＬ０を処理し、エンコード処理部４３がマクロブロックラインＭＢＬ１を処理する場合には、プリフェッチメモリ４４がプリフェッチするプリフェッチ領域５５は、例えば、マクロブロックラインＭＢＬ０〜ＭＢＬ３とされる。
次に、エンコード処理部４２がマクロブロックラインＭＢＬ２を処理し、エンコード処理部４３がマクロブロックラインＭＢＬ３を処理する場合には、プリフェッチメモリ４４がプリフェッチするプリフェッチ領域５５は、例えば、マクロブロックラインＭＢＬ１〜ＭＢＬ４とされる。
次に、エンコード処理部４２がマクロブロックラインＭＢＬ４を処理し、エンコード処理部４３がマクロブロックラインＭＢＬ５を処理する場合には、プリフェッチメモリ４４がプリフェッチするプリフェッチ領域５５は、例えば、マクロブロックラインＭＢＬ３〜ＭＢＬ６とされる。
その後、エンコード処理部４２、４３が１マクロブロックラインの処理を終了するごとに、プリフェッチメモリ４４がプリフェッチするプリフェッチ領域５５は、２マクロブロックライン分だけ下方向にシフトする。そして、エンコード処理部４２がマクロブロックラインＭＢＬ１０を処理し、エンコード処理部４３がマクロブロックラインＭＢＬ１１を処理する場合には、プリフェッチメモリ４４がプリフェッチするプリフェッチ領域５５は、例えば、マクロブロックラインＭＢＬ９〜ＭＢＬ１２とされる。
次に、エンコード処理部４２がマクロブロックラインＭＢＬ１２を処理し、エンコード処理部４３がマクロブロックラインＭＢＬ１３を処理する場合には、プリフェッチメモリ４４がプリフェッチするプリフェッチ領域５５は、例えば、マクロブロックラインＭＢＬ１１〜ＭＢＬ１４とされる。
次に、エンコード処理部４２がマクロブロックラインＭＢＬ１４を処理し、エンコード処理部４３がマクロブロックラインＭＢＬ１５を処理する場合には、プリフェッチメモリ４４がプリフェッチするプリフェッチ領域５５は、例えば、マクロブロックラインＭＢＬ１２〜ＭＢＬ１５とされる。
図４はフィールド構造のＭＰＥＧストリームの一部分を示す図である。フィールド構造の画像信号を符号化する場合において、Ｐフィールド画面を符号化する場合には、必要とする参照画は２枚である。例えば、Ｐn+3トップフィールド画面を符号化する場合には、Ｐnトップフィールド及びＰnボトムフィールドの復号画面が参照され、Ｐn+3ボトムフィールド画面を符号化する場合には、Ｐn+3トップフィールド及びＰnボトムフィールドの復号画面が参照される。なお、図４及び図５では、トップを（Ｔ）、ボトムを（Ｂ）で示している。
また、Ｐn+6トップフィールド画面を符号化する場合には、Ｐn+3トップフィールド及びＰn+3ボトムフィールドの復号画面が参照され、Ｐn+6ボトムフィールド画面を符号化する場合には、Ｐn+6トップフィールド及びＰn+3ボトムフィールドの復号画面が参照される。
これに対して、Ｂフィールド画面を符号化する場合には、必要とする参照画は４枚である。例えば、Ｂn+1トップフィールド画面、Ｂn+1ボトムフィールド画面、Ｂn+2トップフィールド画面及びＢn+2ボトムフィールド画面を符号化する場合には、Ｐn+3トップフィールド、Ｐnトップフィールド、Ｐn+3ボトムフィールド及びＰnボトムフィールドの復号画面が参照される。
図５は図４に示すＰn+3トップ／ボトム、Ｂn+1トップ／ボトム、Ｂn+2トップ／ボトム及びＰn+6トップ／ボトムの各フィールド画面を符号化する場合に適用して好適な処理領域のエンコード処理部４２、４３への第１の割り当て方法及びプリフェッチメモリ４４にプリフェッチさせるプリフェッチ領域を示す図である。この第１の割り当て方法は、エンコード処理部４２、４３は、画面によらず、上下に隣接したマクロブロックラインを並列処理する場合である。
即ち、第１の割り当て方法では、エンコード処理部４２には、Ｐn+3トップフィールド画面、Ｐn+3ボトムフィールド画面、Ｂn+1トップフィールド画面、Ｂn+1ボトムフィールド画面、Ｂn+2トップフィールド画面、Ｂn+2ボトムフィールド画面、Ｐn+6トップフィールド画面及びＰn+6ボトムフィールド画面の各偶数マクロブロックラインが割り当てられる。
また、エンコード処理部４３には、Ｐn+3トップフィールド画面、Ｐn+3ボトムフィールド画面、Ｂn+1トップフィールド画面、Ｂn+1ボトムフィールド画面、Ｂn+2トップフィールド画面、Ｂn+2ボトムフィールド画面、Ｐn+6トップフィールド画面及びＰn+6ボトムフィールド画面の各奇数マクロブロックラインが割り当てられる。
そして、エンコード処理部４２によるＰn+3トップフィールド画面の偶数マクロブロックラインの符号化処理と、エンコード処理部４３によるＰn+3トップフィールド画面の奇数マクロブロックラインの符号化処理とが並行して実行される。この場合、プリフェッチメモリ４４にはＰnトップフィールド及びＰnボトムフィールドの各復号画面の一部分が記憶される。
次に、エンコード処理部４２によるＰn+3ボトムフィールド画面の偶数マクロブロックラインの符号化処理と、エンコード処理部４３によるＰn+3ボトムフィールド画面の奇数マクロブロックラインの符号化処理とが並行して実行される。この場合、プリフェッチメモリ４４にはＰn+3トップフィールド及びＰnボトムフィールドの各復号画面の一部分が記憶される。
次に、エンコード処理部４２によるＢn+1トップフィールド画面の偶数マクロブロックラインの符号化処理と、エンコード処理部４３によるＢn+1トップフィールド画面の奇数マクロブロックラインの符号化処理とが並行して実行される。この場合、プリフェッチメモリ４４にはＰnトップフィールド、Ｐnボトムフィールド、Ｐn+3トップフィールド及びＰn+3ボトムフィールドの各復号画面の一部分が記憶される。
次に、エンコード処理部４２によるＢn+1ボトムフィールド画面の偶数マクロブロックラインの符号化処理と、エンコード処理部４３によるＢn+1ボトムフィールド画面の奇数マクロブロックラインの符号化処理とが並行して実行される。この場合、プリフェッチメモリ４４にはＰnトップフィールド、Ｐnボトムフィールド、Ｐn+3トップフィールド及びＰn+3ボトムフィールドの各復号画面の一部分が記憶される。
次に、エンコード処理部４２によるＢn+2トップフィールド画面の偶数マクロブロックラインの符号化処理と、エンコード処理部４３によるＢn+2トップフィールド画面の奇数マクロブロックラインの符号化処理とが並行して実行される。この場合、プリフェッチメモリ４４にはＰnトップフィールド、Ｐnボトムフィールド、Ｐn+3トップフィールド及びＰn+3ボトムフィールドの各復号画面の一部分が記憶される。
次に、エンコード処理部４２によるＢn+2ボトムフィールド画面の偶数マクロブロックラインの符号化処理と、エンコード処理部４３によるＢn+2ボトムフィールド画面の奇数マクロブロックラインの符号化処理とが並行して実行される。この場合、プリフェッチメモリ４４にはＰnトップフィールド、Ｐnボトムフィールド、Ｐn+3トップフィールド及びＰn+3ボトムフィールドの各復号画面の一部分が記憶される。
次に、エンコード処理部４２によるＰn+6トップフィールド画面の偶数マクロブロックラインの符号化処理と、エンコード処理部４３によるＰn+6トップフィールド画面の奇数マクロブロックラインの符号化処理とが並行して実行される。この場合、プリフェッチメモリ４４にはＰn+3トップフィールド及びＰn+3ボトムフィールドの各復号画面の一部分が記憶される。
次に、エンコード処理部４２によるＰn+6ボトムフィールド画面の偶数マクロブロックラインの符号化処理と、エンコード処理部４３によるＰn+6ボトムフィールド画面の奇数マクロブロックラインの符号化処理とが並行して実行される。この場合、プリフェッチメモリ４４にはＰn+6トップフィールド及びＰn+3ボトムフィールドの各復号画面の一部分が記憶される。
図６は図４に示すＢn+1トップ／ボトムの各フィールドを図５に示す第１の割り当て方法を使用して符号化する場合におけるエンコード処理部４２、４３の処理領域の遷移とプリフェッチメモリ４４がプリフェッチするプリフェッチ領域の遷移を示す図である。
図６（Ａ）はエンコード処理部４２が処理するマクロブロックラインの遷移、図６（Ｂ）はエンコード処理部４３が処理するマクロブロックラインの遷移、図６（Ｃ）はプリフェッチメモリ４４がプリフェッチするＰnトップフィールド参照画のプリフェッチ領域の遷移、図６（Ｄ）はプリフェッチメモリ４４がプリフェッチするＰnボトムフィールド参照画のプリフェッチ領域の遷移を示している。
なお、６０はＰnトップフィールド参照画、６１はプリフェッチメモリ４４がプリフェッチするＰnトップフィールド参照画６０内のプリフェッチ領域、６２はＰnボトムフィールド参照画、６３はプリフェッチメモリ４４がプリフェッチするＰnボトムフィールド参照画６２内のプリフェッチ領域である。
また、図６では、プリフェッチメモリ４４がプリフェッチするＰn+3トップフィールド参照画のプリフェッチ領域の遷移及びＰn+3ボトムフィールド参照画のプリフェッチ領域の遷移は、図示を省略しているが、それぞれ図６（Ｃ）及び図６（Ｄ）に示す場合と同様である。
図７は図４に示すＰn+3トップ／ボトム、Ｂn+1トップ／ボトム、Ｂn+2トップ／ボトム及びＰn+6トップ／ボトムの各フィールド画面を符号化する場合に適用して好適な処理領域のエンコード処理部４２、４３への第２の割り当て方法及びプリフェッチメモリ４４にプリフェッチさせるプリフェッチ領域を示す図である。
この第２の割り当て方法は、エンコード処理部４２、４３に、上下に隣接したマクロブロックラインの並列処理と、参照画を共通とする複数の画面の並列処理とを切り替えて行わせるというものであり、具体的には、Ｐn+3トップ／ボトム及びＰn+6トップ／ボトムの各フィールド画面を符号化する場合には、エンコード処理部４２、４３に上下に隣接したマクロブロックラインの並列処理を行わせ、Ｂn+1トップ／ボトム及びＢn+2トップ／ボトムの各フィールド画面を符号化する場合には、エンコード処理部４２、４３にトップフィールド画面とボトムフィールド画面の並列処理を行わせるというものである。
即ち、第２の割り当て方法では、エンコード処理部４２には、Ｐn+3トップフィールド画面の偶数マクロブロックライン、Ｐn+3ボトムフィールド画面の偶数マクロブロックライン、Ｂn+1トップフィールド画面、Ｂn+2トップフィールド画面、Ｐn+6トップフィールド画面の偶数マクロブロックライン及びＰn+6ボトムフィールド画面の偶数マクロブロックラインが割り当てられる。
また、エンコード処理部４３には、Ｐn+3トップフィールド画面の奇数マクロブロックライン、Ｐn+3ボトムフィールド画面の奇数マクロブロックライン、Ｂn+1ボトムフィールド画面、Ｂn+2ボトムフィールド画面、Ｐn+6トップフィールド画面の奇数マクロブロックライン及びＰn+6ボトムフィールド画面の奇数マクロブロックラインが割り当てられる。
そして、エンコード処理部４２によるＰn+3トップフィールド画面の偶数マクロブロックラインの符号化処理と、エンコード処理部４３によるＰn+3トップフィールド画面の奇数マクロブロックラインの符号化処理とが並行して実行される。この場合、プリフェッチメモリ４４にはＰnトップフィールド及びＰnボトムフィールドの各復号画面の一部分が記憶される。
次に、エンコード処理部４２によるＰn+3ボトムフィールド画面の偶数マクロブロックラインの符号化処理と、エンコード処理部４３によるＰn+3ボトムフィールド画面の奇数マクロブロックラインの符号化処理とが並行して実行される。この場合、プリフェッチメモリ４４にはＰn+3トップフィールド及びＰnボトムフィールドの各復号画面の一部分が記憶される。
次に、エンコード処理部４２によるＢn+1トップフィールド画面の符号化処理と、エンコード処理部４３によるＢn+1ボトムフィールド画面の符号化処理とが並行して実行される。この場合、プリフェッチメモリ４４にはＰnトップフィールド、Ｐnボトムフィールド、Ｐn+3トップフィールド及びＰn+3ボトムフィールドの各復号画面の一部分が記憶される。
次に、エンコード処理部４２によるＢn+2トップフィールド画面の符号化処理と、エンコード処理部４３によるＢn+2ボトムフィールド画面の符号化処理とが並行して実行される。この場合、プリフェッチメモリ４４にはＰnトップフィールド、Ｐnボトムフィールド、Ｐn+3トップフィールド及びＰn+3ボトムフィールドの各復号画面の一部分が記憶される。
次に、エンコード処理部４２によるＰn+6トップフィールド画面の偶数マクロブロックラインの符号化処理と、エンコード処理部４３によるＰn+6トップフィールド画面の奇数マクロブロックラインの符号化処理とが並行して実行される。この場合、プリフェッチメモリ４４にはＰn+3トップフィールド及びＰn+3ボトムフィールドの各復号画面の一部分が記憶される。
次に、エンコード処理部４２によるＰn+6ボトムフィールド画面の偶数マクロブロックラインの符号化処理と、エンコード処理部４３によるＰn+6ボトムフィールド画面の奇数マクロブロックラインの符号化処理とが並行して実行される。この場合、プリフェッチメモリ４４にはＰn+6トップフィールド及びＰn+3ボトムフィールドの各復号画面の一部分が記憶される。
図８は図４に示すＢn+1トップ／ボトムの各フィールドを図７に示す第２の割り当て方法を使用して符号化する場合におけるエンコード処理部４２、４３の処理領域の遷移とプリフェッチメモリ４４がプリフェッチするプリフェッチ領域の遷移を示す図である。
図８（Ａ）はエンコード処理部４２が処理するマクロブロックラインの遷移、図８（Ｂ）はエンコード処理部４３が処理するマクロブロックラインの遷移、図８（Ｃ）はプリフェッチメモリ４４がプリフェッチするＰnトップフィールド参照画のプリフェッチ領域の遷移、図８（Ｄ）はプリフェッチメモリ４４がプリフェッチするＰnボトムフィールド参照画のプリフェッチ領域の遷移を示している。
なお、６５はＰnトップフィールド参照画、６６はプリフェッチメモリ４４がプリフェッチするＰnトップフィールド参照画６５内のプリフェッチ領域、６７はＰnボトムフィールド参照画、６８はプリフェッチメモリ４４がプリフェッチするＰnボトムフィールド参照画６７内のプリフェッチ領域である。
また、図８では、プリフェッチメモリ４４がプリフェッチするＰn+3トップフィールド参照画のプリフェッチ領域の遷移及びＰn+3ボトムフィールド参照画のプリフェッチ領域の遷移は、図示を省略しているが、それぞれ図８（Ｃ）及び図８（Ｄ）に示す場合と同様である。
ここで、図５に示す処理領域のエンコード処理部４２、４３への第１の割り当て方法の場合には、Ｂn+1トップフィールド画面とＢn+1ボトムフィールド画面を符号化処理する場合、これらの符号化処理を並行して実行していないので、Ｂn+1トップフィールド画面を符号化処理する場合とＢn+1ボトムフィールド画面を符号化処理する場合のそれぞれの場合にプリフェッチが必要であり、合計２回のプリフェッチが必要である。Ｂn+2トップフィールド画面及びＢn+2ボトムフィールド画面を符号化する場合も同様である。
これに対して、図７に示す処理領域のエンコード処理部４２、４３への第２の割り当て方法の場合には、Ｂn+1トップフィールド画面の符号化処理とＢn+1ボトムフィールド画面の符号化処理は並行して実行されるので、プリフェッチは１回で済む。この結果、外部メモリ４１からプリフェッチメモリ４４にプリフェッチするデータ量は、２分の１で済むことになる。Ｂn+2トップフィールド画面及びＢn+2ボトムフィールド画面を符号化する場合も同様である。
以上のように、第１発明の動画像処理装置の一実施形態であるＭＰＥＧエンコーダ４０においては、エンコード処理部４２、４３は、プリフェッチメモリ４４を共有するとしているが、この場合、エンコード処理部４２、４３に、例えば、処理画面内の上下に隣接するマクロブロックラインを並行処理させることができる。
このようにする場合には、エンコード処理部４２、４３の各々の探索領域の縦サイズを図１１に示す第１従来例のＭＰＥＧエンコーダ１のようにエンコード処理部３、４の各々に対応させてプリフェッチメモリ５、６を設ける場合と同様にしても、探索領域の縦サイズを第１従来例のＭＰＥＧエンコーダ１のように２個のプリフェッチメモリ５、６を設けるようにした場合の探索領域の合計縦サイズよりも小さくすることができる。
したがって、プリフェッチメモリ４４にプリフェッチさせるプリフェッチ領域の縦サイズを第１従来例のＭＰＥＧエンコーダ１のように２個のプリフェッチメモリ５、６を設けるようにした場合のプリフェッチ領域の合計縦サイズよりも小さくすることができ、プリフェッチメモリ４４に要求される記憶容量を第１従来例のＭＰＥＧエンコーダ１のように２個のプリフェッチメモリ５、６を設けるようにした場合の合計記憶容量よりも小さくし、外部メモリ４１とプリフェッチメモリ４４との間のデータ転送量を削減することができる。
なお、Ｈ.２６４／ＡＶＣのＭＢＡＦＦ（macroblock-adaptive frame/field coding）による符号化を行う場合には、エンコード処理部４２は画面の偶数マクロブロックペアラインを担当し、エンコード処理部４３は画面の奇数マクロブロックペアラインを担当し、これらエンコード処理部４２、４３は、上下に隣接したマクロブロックペアラインを並列処理するようにしても良い。
また、第１発明の動画像処理装置の一実施形態であるＭＰＥＧエンコーダ４０においては、エンコード処理部４２、４３に、参照画を共通とする所定の複数処理画面を並行処理させることもできる。例えば、図７に示すように、Ｂn+1トップ／ボトム及びＢn+2トップ／ボトムの各フィールド画面を符号化する場合、エンコード処理部４２、４３にトップフィールド画面とボトムフィールド画面の並列処理を行わせることができる。このようにする場合にも、外部メモリとプリフェッチメモリとの間のデータ転送量を削減することができる。
また、第１発明の動画像処理装置の一実施形態では、第１発明の動画像処理装置をＭＰＥＧエンコーダに適用した場合について説明したが、第１発明の動画像処理装置は、ＭＰＥＧデコーダにも適用することができ、この場合、エンコード処理部４２、４３の代わりに、２個のデコード処理部を備えることになる。
（第２発明の動画像処理装置の一実施形態）
図９は第２発明の動画像処理装置の一実施形態であるＭＰＥＧエンコーダを外部メモリとともに示す図である。図９中、７０は第２発明の動画像処理装置の一実施形態であるＭＰＥＧエンコーダ、７１、７２はＭＰＥＧエンコーダ７０が動きベクトル算出のために参照する参照画を格納するための外部メモリであり、外部メモリ７１には参照画の偶数ラインが割り当てられ、外部メモリ７２には参照画の奇数ラインが割り当てられる。
また、ＭＰＥＧエンコーダ７０において、７３はＭＰＥＧストリームの作成に必要な演算処理を行うエンコード処理部、７４は外部メモリ７１、７２が記憶する参照画の一部分をプリフェッチして記憶するために使用されるプリフェッチメモリである。
エンコード処理部７３は、動きベクトル算出のためにプリフェッチメモリ７４が記憶する画像内の矩形領域を使用する場合には、プリフェッチメモリ７４に対して矩形読み出し要求を発行することになる。この矩形読み出し要求には、読み出し対象の矩形領域の位置情報及びサイズ情報などが含まれる。
図１０はプリフェッチメモリ７４からの読み出し動作を具体的に説明するための図である。図１０中、８０は参照画であり、８１は参照画８０内の偶数ラインＬ０、Ｌ２、…、Ｌ２５４部分の参照画、８２は参照画８０内の奇数ラインＬ１、Ｌ３、…、Ｌ２５５部分の参照画であり、参照画８１は外部メモリ７１に格納され、参照画８２は外部メモリ７２に格納される。
この例では、参照画８０内のラインＬ６４〜Ｌ１２７がプリフェッチ領域８３とされており、プリフェッチ領域８３内の偶数ラインＬ６４、Ｌ６６、…、Ｌ１２６の部分は、プリフェッチ領域８４としてプリフェッチメモリ７４にプリフェッチされ、プリフェッチ領域８３内の奇数ラインＬ６５、Ｌ６７、…、Ｌ１２７の部分は、プリフェッチ領域８５としてプリフェッチメモリ７４にプリフェッチされている。
したがって、プリフェッチメモリ７４には、参照画８０内のラインＬ６４〜Ｌ１２７が記憶される。この結果、エンコード処理部７３が参照画８０内の矩形領域８６を必要とする場合には、エンコード処理部７３は、矩形領域８６を要求する矩形読み出し要求をプリフェッチメモリ７４に発行することになり、矩形領域８６の画像データは、プリフェッチメモリ７４から読み出されてエンコード処理部７３に転送される。なお、８７は矩形領域８６内の偶数ライン部分、８８は矩形領域８６内の奇数ライン部分である。
ここで、図１４に示す従来のＭＰＥＧエンコーダ２０においては、１個のエンコード処理部２３に対して２個のプリフェッチメモリ２４、２５を設け、プリフェッチメモリ２４には参照画３０内のプリフェッチ領域内の偶数ラインの一部分を記憶させ、プリフェッチメモリ２５には参照画３０内のプリフェッチ領域内の奇数ラインの一部分を記憶させるようにしているので、エンコード処理部２３は、プリフェッチメモリ２４、２５に対して別々に矩形読み出し要求を発行しなければならず、読み出し効率が悪いという問題点があった。
これに対して、第２発明の動画像処理装置の一実施形態であるＭＰＥＧエンコーダ７０によれば、参照画の一部分をプリフェッチして記憶するプリフェッチメモリとして１個のプリフェッチメモリ４４を備えるとしているので、参照画を振り分けて記憶する２個の外部メモリ７１、７２を使用する場合であっても、エンコード処理部７３は、図１４に示す第２従来例のＭＰＥＧエンコーダ２０のように２個のプリフェッチメモリ２４、２５を備える場合のように２個の矩形読み出し要求を発行する必要はなく、１個のプリフェッチメモリ４４に対して矩形読み出し要求を発行すれば足りる。したがって、プリフェッチメモリ４４からの画像データ読み出しの効率化を図ることができる。
また、第２発明の動画像処理装置の一実施形態では、第２発明の動画像処理装置をＭＰＥＧエンコーダに適用した場合について説明したが、第２発明の動画像処理装置は、ＭＰＥＧデコーダにも適用することができ、この場合、図１４に示すエンコード処理部２３の代わりに、デコード処理部を備えることになる。
なお、Ｈ.２６４／ＡＶＣのＭＢＡＦＦによる符号化を行う場合には、外部メモリ７１には参照画の偶数マクロブロックペアラインを割り当て、外部メモリ７２には参照画の奇数マクロブロックペアラインを割り当てるようにしても良い。
ここで、本発明の動画像処理装置を整理すると、本発明の動画像処理装置には、少なくとも、以下の動画像処理装置が含まれる。
（付記１）複数のデコード処理部又は複数のエンコード処理部を備える動画像処理装置であって、前記複数のデコード処理部又は前記複数のエンコード処理部に共有されるプリフェッチメモリを備えることを特徴とする動画像処理装置。
（付記２）前記複数のデコード処理部又は前記複数のエンコード処理部は、処理画面内の上下に隣接するマクロブロックライン又はマクロブロックペアラインを並行処理することを特徴とする付記１に記載の動画像処理装置。
（付記３）前記複数のデコード処理部又は前記複数のエンコード処理部は、参照画を共通とする所定の複数処理画面を並行処理することを特徴とする付記１に記載の動画像処理装置。
（付記４）前記複数のデコード処理部又は前記複数のエンコード処理部は、処理画面内の上下に隣接するマクロブロックライン又はマクロブロックペアラインの並行処理と、参照画を共通とする所定の複数処理画面の並行処理とを切り替えて行うことを特徴とする付記１に記載の動画像処理装置。
（付記５）前記複数のデコード処理部又は前記複数のエンコード処理部は、２個のデコード処理部又は２個のエンコード処理部であり、前記所定の複数処理画面は、同一フレームのトップフィールド画面とボトムフィールド画面であることを特徴とする付記３又は付記４に記載の動画像処理装置。
（付記５）デコード処理部又はエンコード処理部を備え、参照画を分割して格納する複数の外部メモリを使用する動画像処理装置であって、前記参照画の一部分をプリフェッチして記憶するプリフェッチメモリとして前記複数の外部メモリに共有されるプリフェッチメモリを備えることを特徴とする動画像処理装置。
（付記６）前記複数の外部メモリは、第１の外部メモリ及び第２の外部メモリであり、前記第１の外部メモリには、前記参照画の偶数ライン部分が格納され、前記第２の外部メモリには、前記参照画の奇数ライン部分が格納されることを特徴とする付記５に記載の動画像処理装置。
第１発明の動画像処理装置の一実施形態であるＭＰＥＧエンコーダを外部メモリとともに示す図である。 第１発明の動画像処理装置の一実施形態において、２個のエンコード処理部が上下に隣接したマクロブロックラインを並列処理する場合にプリフェッチメモリにプリフェッチされることが望ましい参照画内のプリフェッチ領域を説明するための図である。 第１発明の動画像処理装置の一実施形態において、２個のエンコード処理部が上下に隣接したマクロブロックラインを並列処理する場合にプリフェッチメモリがプリフェッチするプリフェッチ領域の具体例を説明するための図である。 フィールド構造のＭＰＥＧストリームの一部分を示す図である。 図４に示すＰn+3トップ／ボトム、Ｂn+1トップ／ボトム、Ｂn+2トップ／ボトム及びＰn+6トップ／ボトムの各フィールド画面を符号化する場合に適用して好適な処理領域の２個のエンコード処理部への第１の割り当て方法及びプリフェッチメモリにプリフェッチさせるプリフェッチ領域を示す図である。 図４に示すＢn+1トップ／ボトムの各フィールドを図５に示す第１の割り当て方法を使用して符号化する場合における２個のエンコード処理部の処理領域の遷移とプリフェッチメモリがプリフェッチするプリフェッチ領域の遷移を示す図である。 図４に示すＰn+3トップ／ボトム、Ｂn+1トップ／ボトム、Ｂn+2トップ／ボトム及びＰn+6トップ／ボトムの各フィールド画面を符号化する場合に適用して好適な処理領域の２個のエンコード処理部への第２の割り当て方法及びプリフェッチメモリ４４にプリフェッチさせるプリフェッチ領域を示す図である。 図４に示すＢn+1トップ／ボトムの各フィールドを図７に示す第２の割り当て方法を使用して符号化する場合における２個のエンコード処理部の処理領域とプリフェッチメモリ４４がプリフェッチするプリフェッチ領域の遷移を示す図である。 第２発明の動画像処理装置の一実施形態であるＭＰＥＧエンコーダを外部メモリとともに示す図である。 第２発明の動画像処理装置の一実施形態であるＭＰＥＧエンコーダが備えるプリフェッチメモリからの読み出し動作を具体的に説明するための図である。 第１従来例のＭＰＥＧエンコーダを外部メモリとともに示す図である。 第１従来例のＭＰＥＧエンコーダが備えるプリフェッチメモリがプリフェッチするプリフェッチ領域を具体的に説明するための図である。 第１従来例のＭＰＥＧエンコーダが備えるプリフェッチメモリにプリフェッチされることが望ましい参照画内のプリフェッチ領域を説明するための図である。 第２従来例のＭＰＥＧエンコーダを外部メモリとともに示す図である。 第２従来例のＭＰＥＧエンコーダにおけるプリフェッチメモリからの読み出し動作を具体的に説明するための図である。
符号の説明
１…第１従来例のＭＰＥＧエンコーダ
２…外部メモリ
３、４…エンコード処理部
５、６…プリフェッチメモリ
１０…参照画
１１、１２…プリフェッチ領域
１５、１６…マクロブロック
１７、１８…探索領域
２０…第２従来例のＭＰＥＧエンコーダ
２１、２２…外部メモリ
２３…エンコード処理部
２４、２５…プリフェッチメモリ
３０〜３２…参照画
３３〜３５…プリフェッチ領域
３６〜３８…矩形領域
４０…第１発明の動画像処理装置の一実施形態であるＭＰＥＧエンコーダ
４１…外部メモリ
４２、４３…エンコード処理部
４４…プリフェッチメモリ
４５…調停部
５０…参照画
５１、５２…マクロブロック
５３、５４…探索領域
５５…プリフェッチ領域
６０…Ｐnトップフィールド参照画
６１…プリフェッチ領域
６２…Ｐnボトムフィールド参照画
６３…プリフェッチ領域
６５…Ｐnトップフィールド参照画
６６…プリフェッチ領域
６７…Ｐnボトムフィールド参照画
６８…プリフェッチ領域
７０…第２発明の動画像処理装置の一実施形態であるＭＰＥＧエンコーダ
７１、７２…外部メモリ
７３…エンコード処理部
７４…プリフェッチ領域
８０〜８２…参照画
８３〜８５…プリフェッチ領域
８６〜８８…矩形領域

Claims (1)

  1. 複数のデコード処理部又は複数のエンコード処理部を備える動画像処理装置であって、
    前記複数のデコード処理部又は前記複数のエンコード処理部に共有されるプリフェッチメモリを備え、
    前記複数のデコード処理部又は前記複数のエンコード処理部は、
    トップフィールドとボトムフィールドで構成される処理画面に対し、
    参照画を全て共通とするトップフィールドとボトムフィールドについては、該トップフィールドと該ボトムフィールドを並行に処理し、
    参照画を共通としない又は参照画の一部を共通とするトップフィールド及びボトムフィールドについては、該トップフィールド及び該ボトムフィールドの処理画面内の上下に隣接するマクロブロックライン又はマクロブロックペアラインを並行に処理すること
    を特徴とする動画像処理装置。
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