JP4907521B2 - 再構成可能な半導体集積回路及びその処理割り当て方法 - Google Patents
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Description
編集部;動的再構成可能デバイス、その素性と実力、pp.19-29、Design Wave Magazine、2004年8月号
図1は、本発明の第1の実施形態に係る再構成可能な半導体集積回路の構成を示す図である。
図2は、図1に示した再構成可能な半導体集積回路に他の構成を追加した半導体集積回路を示す。
次に、図1に示した再構成可能な半導体集積回路に対して処理を割り当てる処理割り当て方法を説明する。
図4は、図1の再構成可能な半導体集積回路への処理割り当て方法の手順の他の例を示す。
図5は、図1に示した再構成可能な半導体集積回路への処理の割り当て方法の変形例を示す。
図6は、図1に示した再構成可能な半導体集積回路への処理の割り当て方法の他の変形例を示す。
図7は、本発明の第2の実施形態に係る再構成可能な半導体集積回路の概略構成を示す。
図8は、本実施形態に係る再構成可能な半導体集積回路へ処理を割り当てる方法を示す。
図9は、本発明の第3の実施形態に係る再構成可能な半導体集積回路の構成を示す。
従って、前記構成では、クロック供給点からのクロック信号の遅延時間が最も小さい論理エレメントグループ11は1個、その次にクロック信号の遅延時間が小さい論理エレメントグループ12、21の個数は2個、クロック信号の遅延時間が大きい論理エレメントグループ13、22、31の個数は3個であるので、このようなクロック信号遅延関係がある論理エレメントグループに対して、時間的に処理量が増加するような処理を割り当てると、論理エレメントグループの利用効率が高くなる。
31〜33 論理エレメントグループ
101〜112 遅延素子
201〜208 論理積回路(論理ゲート)
301、302、
310〜312 フィードバックパス
401 中継回路(中継手段)(データ中継手段)
S501 処理解析ステップ
S502 並び替えステップ
503 処理割り当てステップ
511 タスク判定ステップ
512 処理割り当てステップ
Claims (25)
- 構成要素である論理エレメントを複数備えた再構成可能な半導体集積回路であって、
前記論理エレメントを少なくとも1つ有する論理エレメントグループを複数有し、
前記複数の論理エレメントグループの各々は、データ入力、データ出力、クロック入力及びクロック出力を各々少なくとも1つ有し、
前記複数の論理エレメントグループのうちk+1番目(kは任意の自然数)の論理エレメントグループへのクロック信号の供給は、k番目の論理エレメントグループのクロック出力を前記k+1番目の論理エレメントグループのクロック入力へ接続することによって実現され、
前記k番目の論理エレメントグループから前記k+1番目の論理エレメントグループへのデータラインには、前記k+1番目の論理エレメントグループのホールド制約を満たすように、遅延素子が挿入されている
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項1記載の再構成可能な半導体集積回路において、
k番目の論理エレメントグループのデータ入力には、l番目(lはl<kを満たす自然数)の論理エレメントグループのデータ出力が接続されている
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項1記載の再構成可能な半導体集積回路において、
k番目の論理エレメントグループのデータ入力には、m番目(mはm>kを満たす自然数)の論理エレメントグループのデータ出力が接続されている
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項3記載の再構成可能な半導体集積回路において、
前記m番目の論理エレメントグループから前記k番目の論理エレメントグループへのデータラインには、データを転送するための中継手段が設けられている
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項1記載の再構成可能な半導体集積回路において、
ホールド制約を満たすために挿入される前記遅延素子は、前記データ出力側であるk番目の論理エレメントグループ内に備えられる
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項1記載の再構成可能な半導体集積回路において、
ホールド制約を満たすために挿入される前記遅延素子は、前記データ出力側であるk番目の論理エレメントグループと前記データ入力側であるk+1番目の論理エレメントグループとの間のデータラインに備えられる
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項1記載の再構成可能な半導体集積回路において、
ホールド制約を満たすために挿入される前記遅延素子は、前記データ入力側であるk+1番目の論理エレメントグループ内に備えられる
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項1記載の再構成可能な半導体集積回路において、
ホールド制約を満たすために挿入される前記遅延素子は、
前記データ出力側であるk番目の論理エレメントグループ内、前記データ出力側であるk番目の論理エレメントグループと前記データ入力側であるk+1番目の論理エレメントグループとの間のデータライン、及び前記データ入力側であるk+1番目の論理エレメントグループ内の少なくとも1つに備えられる
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項1記載の再構成可能な半導体集積回路において、
前記k番目の論理エレメントグループのクロック出力と前記k+1番目の論理エレメントグループのクロック入力との間のクロックラインには、
前記k+1番目の論理エレメントグループにクロック信号を供給するか否かを選択できる論理ゲートが配置される
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項1記載の再構成可能な半導体集積回路において、
前記複数の論理エレメントグループは、2次元行列状に配列されていて、
前記2次元行列において同一の行に配置されている複数の論理エレメントグループは、クロックソースからの遅延時間が等しく設定されている
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項1記載の再構成可能な半導体集積回路において、
前記複数の論理エレメントグループは、2次元行列状に配列されていて、
前記2次元行列において同一の列に配置されている複数の論理エレメントグループは、クロックソースからの遅延時間が等しく設定されている
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項1記載の再構成可能な半導体集積回路において、
クロックソースからの遅延時間が大きい位置に配置される同期化された論理エレメントグループの個数は、クロックソースからの遅延時間が小さい位置に配置される同期化された論理エレメントグループの個数に比べて、多く設定される
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項12記載の再構成可能な半導体集積回路において、
前記複数の論理エレメントグループは、M×Nの2次元行列状(M、Nは自然数)に配列されていて、
2次元行列においてxy(xは1〜M間の任意の自然数、yは1〜N間の任意の自然数)の位置にある論理エレメントグループにクロック信号を入力するとき、
2次元行列においてab(aはa≠x且つa≦Mの自然数、bはb≠y且つy<b≦Nの自然数)の位置にある論理エレメントグループのうち、
|x−a|+|y−b|の値が等しい複数の論理エレメントグループ同士は、クロック遅延が等しく設定されている
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項10、11及び13の何れか1項に記載の再構成可能な半導体集積回路において、
複数の論理エレメントグループは、3次元行列状に配列される
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項1記載の再構成可能な半導体集積回路において、
前記各論理エレメントグループ相互間のデータラインの遅延量は、前記各論理エレメントグループ相互間のクロックラインの遅延量に応じて決定される
ことを特徴とする再構成可能な半導体集積回路。 - 前記請求項1記載の再構成可能な半導体集積回路において、
前記各論理エレメントグループには、相互に遅延が異なるクロック信号が供給される
ことを特徴とする再構成可能な半導体集積回路。 - 論理エレメントを少なくとも1つ有する論理エレメントグループを複数備え、
前記複数の論理エレメントグループのうちk+1番目(kは任意の自然数)の論理エレメントグループへのクロック信号の供給は、k番目の論理エレメントグループのクロック出力を前記k+1番目の論理エレメントグループのクロック入力へ接続することによって実現され、
前記k番目の論理エレメントグループから前記k+1番目の論理エレメントグループへのデータラインには、前記k+1番目の論理エレメントグループのホールド制約を満たすように、遅延素子が挿入されている
再構成可能な半導体集積回路に対して処理を割り当てる方法であって、
1つの処理を構成する2以上のタスクを時系列に並べ、
前記時系列に並んだタスクのうち、順番の早いタスクほど、クロックソースに近い論理エレメントグループに割り当てる
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。 - 前記請求項17記載の再構成可能な半導体集積回路の処理割り当て方法において、
常時動作する処理か常時動作しない処理化を判断し、
常時動作する処理を、クロックソースからの遅延時間が小さい論理エレメントグループに割り当て、
常時動作しない処理を、クロックソースからの遅延時間が大きい論理エレメントグループに割り当てる
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。 - 前記請求項17記載の再構成可能な半導体集積回路の処理割り当て方法において、
クロックソースからの遅延時間が大きい第1の論理エレメントグループから前記クロックソースからの遅延時間が小さい第2の論理エレメントグループにデータを転送するに際して、前記第2の論理エレメントグループのセットアップ時間が保証される範囲か否かを判断し、
前記第2の論理エレメントグループのセットアップ時間が保証される範囲であるとき、前記第1の論理エレメントグループから前記第2の論理エレメントグループに対してデータを直接転送するように、処理を前記第1及び第2の論理エレメントグループに割り当てる
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。 - 前記請求項17記載の再構成可能な半導体集積回路の処理割り当て方法において、
クロックソースからの遅延時間が大きい第1の論理エレメントグループから前記クロックソースからの遅延時間が小さい第2の論理エレメントグループにデータを転送するに際して、前記第2の論理エレメントグループのセットアップ時間が保証される範囲か否かを判断し、
前記第2の論理エレメントグループのセットアップ時間が保証される範囲でないとき、前記第1の論理エレメントグループから、前記セットアップ時間が保証される少なくとも1つのデータ中継用の論理エレメントグループを介して前記第2の論理エレメントグループへデータを順次転送するように、処理を前記第1及び第2の論理エレメントグループに割り当てる
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。 - 前記請求項17記載の再構成可能な半導体集積回路の処理割り当て方法において、
クロックソースからの遅延時間が大きい第1の論理エレメントグループから前記クロックソースからの遅延時間が小さい第2の論理エレメントグループにデータを転送するに際して、前記第2の論理エレメントグループのセットアップ時間が保証される範囲か否かを判断し、
前記第2の論理エレメントグループのセットアップ時間が保証される範囲でないとき、前記第1の論理エレメントグループから、前記セットアップ時間が保証される少なくとも1つのデータ中継手段を介して前記第2の論理エレメントグループへデータを順次転送するように、処理を前記第1及び第2の論理エレメントグループに割り当てる
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。 - 前記請求項20記載の再構成可能な半導体集積回路の処理割り当て方法において、
前記第1の論理エレメントグループから前記第2の論理エレメントグループへのデータラインの遅延時間を複数に等分するように、前記少なくとも1つのデータ中継用の論理エレメントグループを選択する
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。 - 前記請求項21記載の再構成可能な半導体集積回路の処理割り当て方法において、
前記第1の論理エレメントグループから前記第2の論理エレメントグループ
へのデータラインの遅延時間を複数に等分するように、前記少なくとも1つのデータ中継手段を配置する
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。 - 論理エレメントを少なくとも1つ有する論理エレメントグループを複数備え、
前記複数の論理エレメントグループのうちk+1番目(kは任意の自然数)の論理エレメントグループへのクロック信号の供給は、k番目の論理エレメントグループのクロック出力を前記k+1番目の論理エレメントグループのクロック入力へ接続することによって実現され、
前記k番目の論理エレメントグループから前記k+1番目の論理エレメントグループへのデータラインには、前記k+1番目の論理エレメントグループのホールド制約を満たすように、遅延素子が挿入されている
再構成可能な半導体集積回路に対して処理を割り当てる方法であって、
クロックソースからのクロック遅延時間が大きい論理エレメントグループからクロック遅延時間が小さい論理エレメントグループへのデータ転送経路であるフィードバックパスを検索し、
前記検索したフィードバックパスの遅延時間が所定範囲になるように、前記クロック遅延時間が大きい論理エレメントグループに処理を割り当てる
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。 - 前記請求項24記載の再構成可能な半導体集積回路の処理割り当て方法において、
前記所定範囲は、データを受ける論理エレメントグループのセットアップ制約を満たす遅延時間範囲である
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。
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