JP4906727B2 - Method for producing defect-free high Ge content SiGe-on-insulator (SGOI) substrates using wafer bonding technology - Google Patents
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Description
本発明は、SiGeオン・インシュレータ(SGOI)基板の製造に関し、より具体的には、ほぼ欠陥のない高Ge含有量(25原子%より大きい)のSGOI基板及びその製造方法に関する。本発明の方法は、Si、Ge及びOの元素を含む界面接合層を形成することができるウェハ接合技術を含む。界面接合層は、ここでは界面SiGeO層と呼ばれる。 The present invention relates to the manufacture of SiGe-on-insulator (SGOI) substrates, and more specifically to SGOI substrates having a high Ge content (greater than 25 atomic%) that are substantially free of defects and methods of manufacturing the same. The method of the present invention includes a wafer bonding technique capable of forming an interfacial bonding layer containing Si, Ge and O elements. The interface bonding layer is referred to herein as the interface SiGeO layer.
歪みシリコンは、バルク・シリコンと比較すると、電子及び正孔両方のキャリア移動度を増大させ得ることが、当業者には公知である。さらに、移動度の増大の程度は、歪みシリコン層における歪みレベルに大きく依存している。すなわち、与えられる「引っ張り」歪みが大きい程、移動度の増大も大きくなる。引っ張り歪みをシリコン層に加える又は生じさせる最も一般的な方法は、一般に、バルク・シリコンと比べてより大きい格子定数を有する緩和SiGe層である、下にあるシリコン・ゲルマニウム(SiGe)バッファ層を用いるものである。したがって、下にあるSiGeバッファ層のGe含有量を増大させ、SiGeバッファ層の格子定数を増大させることによって、2つの層間のより大きい格子不整合のために、シリコン層により大きい「引っ張り」歪みを与えることができる。 It is known to those skilled in the art that strained silicon can increase both electron and hole carrier mobility compared to bulk silicon. Furthermore, the degree of increase in mobility greatly depends on the strain level in the strained silicon layer. That is, the greater the “tensile” strain applied, the greater the increase in mobility. The most common method of applying or generating tensile strain to a silicon layer is generally to use an underlying silicon germanium (SiGe) buffer layer, which is a relaxed SiGe layer that has a larger lattice constant compared to bulk silicon. Is. Therefore, by increasing the Ge content of the underlying SiGe buffer layer and increasing the lattice constant of the SiGe buffer layer, a greater “tensile” strain in the silicon layer due to a greater lattice mismatch between the two layers. Can be given.
シリコン・オン・インシュレータ(SOI)基板上に製造される金属酸化物半導体電界効果トランジスタ(MOSFET)デバイスは、ソース/ドレイン接合部のより低い寄生容量、減少した短チャネル効果及びより良好なデバイス分離のために、バルクSiウェハ上に形成されるものより最大25%−35%良好な性能を持ち得ることも公知である。このことは、例えば、非特許文献1において報告される。したがって、これらの2つの効果を組み合わせて、SiGeオン・インシュレータ(SGOI)基板上に増大されたキャリア移動度を有する歪みシリコン層を生成し、さらに高いデバイス性能向上を達成することが望ましい。 Metal oxide semiconductor field effect transistor (MOSFET) devices fabricated on silicon-on-insulator (SOI) substrates have lower parasitic capacitance at source / drain junctions, reduced short channel effects, and better device isolation. Thus, it is also known that it can have up to 25% -35% better performance than that formed on bulk Si wafers. This is reported in Non-Patent Document 1, for example. Therefore, it is desirable to combine these two effects to produce a strained silicon layer with increased carrier mobility on a SiGe on insulator (SGOI) substrate to achieve even higher device performance improvements.
しかしながら、この従来の方法は、SGOI上の歪みシリコンのこの相乗的な組み合わせから最良のデバイス性能を獲得しようとして、2つの大きな問題又は課題に直面する。1つの課題は、格子定数がGe含有量の値によって厳密に決定され、緩和度に左右されないように、高Ge含有量を有する完全に緩和されたSiGeバッファ層を生成する能力である。他の方法では、シリコン層に与えられる「引っ張り」歪みは、所望されるほど高くならない。さらに、部分的に緩和されたSiGeバッファの場合には、与えられた歪みが、望ましくない後の熱処理又は統合ステップのために、容易に変動又は変化することがある。 However, this conventional method faces two major problems or challenges in attempting to obtain the best device performance from this synergistic combination of strained silicon on SGOI. One challenge is the ability to produce a fully relaxed SiGe buffer layer with a high Ge content such that the lattice constant is strictly determined by the value of Ge content and does not depend on the degree of relaxation. In other methods, the “tensile” strain imparted to the silicon layer is not as high as desired. Furthermore, in the case of partially relaxed SiGe buffers, the applied strain can easily fluctuate or change due to undesirable subsequent thermal processing or integration steps.
第2の課題は、高Ge含有量を有する、ほぼ欠陥のないSGOI基板を生成する能力であり、これは、対処がより困難な問題である。熱混合された(TM)SGOIは、SGOI基板を生成するための代替的な手法を提供したが、一般的に、TM−SGOIウェハ上に形成されたSiGe層は、部分的に緩和されたものであり、すなわち、せいぜい約50%から60%まで混合されたものであり、今のところ、90%より大きい緩和を有する完全に緩和されたSiGe層を達成していない。 The second challenge is the ability to produce a nearly defect-free SGOI substrate with a high Ge content, which is a more difficult problem to deal with. Thermally mixed (TM) SGOI provided an alternative approach to producing SGOI substrates, but in general, SiGe layers formed on TM-SGOI wafers were partially relaxed That is, at most about 50% to 60% blended, and so far has not achieved a fully relaxed SiGe layer with a relaxation greater than 90%.
同様に、代替的なSIMOX手法によって生成されるSGOI基板の準備において、同じ問題に遭遇した。例えば、非特許文献2を参照されたい。 Similarly, the same problem was encountered in preparing an SGOI substrate produced by an alternative SIMOX approach. For example, see Non-Patent Document 2.
最近では、ウェハ接合技術によって、完全に緩和されたSiGeバッファ層をハンドル・ウェハに転写できることが実証された。D.F.Canaperi他への特許文献1を参照されたい。しかしながら、この従来技術のプロセスで準備された接合SGOIウェハは、特にGe含有量が25原子(at.)%より大きい高Ge含有量のSGOIウェハの場合に、ブリスター、気泡、ボイド等のような、接合によって生じる種々の欠陥に依然として悩まされる。 Recently, it has been demonstrated that wafer bonding techniques can transfer a fully relaxed SiGe buffer layer to a handle wafer. D. F. See US Pat. However, bonded SGOI wafers prepared by this prior art process are particularly sensitive to SGeI wafers with high Ge content greater than 25 atomic (at.)%, Such as blisters, bubbles, voids, etc. And still suffer from various defects caused by bonding.
本発明は、低温ウェハ接合技術を用いて、約25原子%より大きい高Ge含有量を有するSiGe層を含むほぼ欠陥のないSGOI基板を達成する方法を説明する。「ほぼ欠陥のない」という用語は、約104欠陥/cm2から約105欠陥/cm2まで、又はそれより少ない、ミスフィット、スレッド欠陥、マイクロツイン、スタック欠陥及び他の欠陥を含む欠陥密度を有するSiGe層を示すために用いられ、最初のSiGeバッファによって求められる。現在のところ、103−104欠陥/cm2の範囲の低欠陥密度を有する高含有量SiGeバッファを成長させるために、高温RT−CVD成長技術が開発されている。本出願において説明されるウェハ接合プロセスは、SiGe層と酸化物との間に、Si、Ge及びOの元素を含む接合界面、すなわち界面SiGeO層を形成することができる最初の接合前アニール・ステップを含み、この最初の接合前アニール・ステップは、接合が引き起こす何らかの欠陥をほぼ削除するか又は減少させ、SGOI基板の接合歩留まりを増大させる。 The present invention describes a method for achieving a substantially defect free SGOI substrate comprising a SiGe layer having a high Ge content greater than about 25 atomic percent using low temperature wafer bonding techniques. The term “substantially defect-free” includes defects including misfit, thread defects, micro-twin, stack defects and other defects from about 10 4 defects / cm 2 to about 10 5 defects / cm 2 or less. Used to indicate a SiGe layer with a density, determined by the initial SiGe buffer. Currently, high temperature RT-CVD growth techniques have been developed to grow high content SiGe buffers with low defect density in the range of 10 3 -10 4 defects / cm 2 . The wafer bonding process described in this application is the first pre-bonding annealing step that can form a bonding interface comprising Si, Ge, and O elements, ie, an interfacial SiGeO layer, between the SiGe layer and the oxide. This first pre-bond anneal step substantially eliminates or reduces any defects caused by the bond and increases the bond yield of the SGOI substrate.
具体的には、堆積された低温酸化物の層(後に、埋込み酸化物すなわちBOXとして働く)で覆われた最初の高Ge含有量SiGeウェハに適切な熱アニール・ステップを施すことによって、本発明において、SiGe層と低温酸化物との間にSiGeOの薄い層又はSi/Ge酸化物の混合物を含む接合界面が形成される。この互いによく混じり合ったSiGeO層又は酸素富化SiGeO層、すなわち接合界面又は界面SiGeO層は、緻密化ステップの際、欠陥を閉じ込めるための、或いは、揮発性ガス又は残留物(水酸基、水素、酸素等のような)がBOX層又は接合BOX/SiGe界面のいずれからSiGe膜内に浸透するのを防ぐための、ゲッタリング層として働くと考えられ、これにより、閉じ込められた残りの揮発性種による何らかの望ましくないブリスタリングを減少又は除去することができる。 Specifically, by subjecting the first high Ge content SiGe wafer covered with a deposited low temperature oxide layer (which later serves as a buried oxide or BOX) to an appropriate thermal annealing step, A junction interface comprising a thin layer of SiGeO or a mixture of Si / Ge oxides is formed between the SiGe layer and the low temperature oxide. This well-mixed SiGeO layer or oxygen-enriched SiGeO layer, i.e. the junction interface or interface SiGeO layer, serves to confine defects during the densification step or to form volatile gases or residues (hydroxyl, hydrogen, oxygen). Etc.) is considered to act as a gettering layer to prevent penetration into the SiGe film from either the BOX layer or the bonded BOX / SiGe interface, and thus by the remaining trapped volatile species Any unwanted blistering can be reduced or eliminated.
さらに、接合界面層、すなわち界面SiGeO層はさらに、次の接合後アニール及びウェハ分割アニール・ステップの間、水素が、高濃度領域(スマートカット領域の)からSiGe/BOX界面に拡散又は移動するのを抑制するように働くことができる。このようなアニール・ステップが実施されず、このような界面層が存在しない場合には、高Ge含有量の層を有する接合されたSGOIは、一般に、ウェハ接合プロセスにおける低い歩留まりと関連したひどいブリスタリング、気泡及びボイドを生成する問題に悩む。それにもかかわらず、アニールの温度及び時間を調整することによって、界面SiGeO層の厚さを調整することが可能である。 In addition, the bonded interface layer, ie, the interfacial SiGeO layer, further allows hydrogen to diffuse or migrate from the high concentration region (of the smart cut region) to the SiGe / BOX interface during the subsequent post-bond anneal and wafer split anneal steps. Can work to suppress. If such an annealing step is not performed and such an interfacial layer is not present, bonded SGOI having a high Ge content layer is generally a poor blister associated with low yield in the wafer bonding process. Trouble with the problem of creating rings, bubbles and voids. Nevertheless, it is possible to adjust the thickness of the interfacial SiGeO layer by adjusting the annealing temperature and time.
大まかに言うと、本発明の方法は、
犠牲基板上に配置された完全に緩和されたSiGe層を含む構造体の上に低温酸化物を形成するステップと、
第1の温度で低温酸化物を含む構造体に第1のアニールを行い、低温酸化物とSiGe層との間にSi、Ge及びOの元素を含む界面層を形成するステップと、
完全に緩和されたSiGe層内に注入領域を形成するステップと、
低温酸化物を半導体基板の表面に接合するステップであって、低温酸化物の露出面と半導体基板との間に接合部を形成するための接触接合と、接合部を強化するために第2の温度で行われる第2のアニールと、完全に緩和されたSiGe層内の注入領域において分離を生じさせ、犠牲基板と完全に緩和されたSiGe層の一部を除去するために、第2の温度より高い第3の温度で行われる第3のアニールとを含む、ステップと、
半導体基板、該半導体基板上に配置された低温酸化物、及び約104欠陥/cm2から約105欠陥/cm2まで又はそれより低い欠陥密度と、該低温酸化物の上に配置された25原子%より大きいGe含有量とを有する完全に緩和されたSiGe層を含むSiGeオン・インシュレータ(SGOI)を形成するために、第3の温度より高い第4の温度で構造体を再アニールするステップであって、低温酸化物及び完全に緩和されたSiGe層は、界面層によって分離される、ステップと
を含む。
Roughly speaking, the method of the present invention comprises:
Forming a low temperature oxide on a structure comprising a fully relaxed SiGe layer disposed on a sacrificial substrate;
First annealing the structure including the low temperature oxide at a first temperature to form an interface layer including elements of Si, Ge, and O between the low temperature oxide and the SiGe layer;
Forming an implantation region in the fully relaxed SiGe layer;
Bonding a low temperature oxide to a surface of the semiconductor substrate, the contact bonding for forming a bonding portion between the exposed surface of the low temperature oxide and the semiconductor substrate, and a second for strengthening the bonding portion. A second anneal performed at a temperature and a separation at the implantation region in the fully relaxed SiGe layer to remove a portion of the sacrificial substrate and the fully relaxed SiGe layer. A third anneal performed at a higher third temperature;
A semiconductor substrate, a low temperature oxide disposed on the semiconductor substrate, and a defect density from about 10 4 defects / cm 2 to about 10 5 defects / cm 2 or lower, and disposed on the low temperature oxide; Reanneal the structure at a fourth temperature higher than the third temperature to form a SiGe-on-insulator (SGOI) that includes a fully relaxed SiGe layer having a Ge content greater than 25 atomic percent. A step wherein the low temperature oxide and the fully relaxed SiGe layer are separated by an interface layer.
幾つかの実施形態においては、再アニール・ステップ後、完全に緩和されたSiGe層を滑らかにし、薄層化することができる。本発明のさらに別の実施形態においては、再アニール・ステップ後、薄いSiGeバッファ層を完全に緩和されたSiGe層の上に成長させ、歪み半導体層をその上に形成することができる。代替的に、再アニール・ステップ後、完全に緩和されたSiGe層上に歪みSi又はSiGe半導体層を直接形成することができる。当該技術分野に公知の従来のCMOS処理ステップを用いて、歪み半導体層の上に、nFET又はpFETのような少なくとも1つの相補型金属酸化膜半導体(CMOS)デバイスを形成することができる。
別の実施形態においては、低温酸化物を形成する前に、完全に緩和されたSiGe層上に高温酸化物が形成される。
In some embodiments, after the re-annealing step, the fully relaxed SiGe layer can be smoothed and thinned. In yet another embodiment of the invention, after the re-annealing step, a thin SiGe buffer layer can be grown on the fully relaxed SiGe layer and a strained semiconductor layer can be formed thereon. Alternatively, a strained Si or SiGe semiconductor layer can be formed directly on the fully relaxed SiGe layer after the reannealing step. Conventional CMOS processing steps known in the art can be used to form at least one complementary metal oxide semiconductor (CMOS) device, such as an nFET or pFET, over the strained semiconductor layer.
In another embodiment, the high temperature oxide is formed on the fully relaxed SiGe layer prior to forming the low temperature oxide.
上述の処理ステップに加えて、本発明はまた、
半導体基板と、
半導体基板上に配置された埋込み酸化物層と、
埋め込み酸化物層の上に配置された、約104欠陥/cm2から約105欠陥/cm2まで又はそれより低い欠陥密度と、低温酸化物の上に配置された25原子%より大きいGe含有量とを有する完全に緩和されたSiGe層であって、埋め込み酸化物層及びSiGe層は、Si、Ge及びOの元素を含む界面層によって分離される、完全に緩和されたSiGe層と
を含むSiGeオン・インシュレータ(SGOI)基板を提供する。
In addition to the processing steps described above, the present invention also provides
A semiconductor substrate;
A buried oxide layer disposed on a semiconductor substrate;
Defect density from about 10 4 defects / cm 2 to about 10 5 defects / cm 2 or lower disposed on the buried oxide layer and greater than 25 atomic% Ge disposed on the low temperature oxide A fully relaxed SiGe layer having a fully relaxed SiGe layer, wherein the buried oxide layer and the SiGe layer are separated by an interface layer comprising elements of Si, Ge and O. A SiGe-on-insulator (SGOI) substrate is provided.
本発明はまた、
SiGeオン・インシュレータ(SGOI)基板の上に配置された歪み半導体層であって、SGOI基板は、半導体基板、該半導体基板上に配置された埋込み酸化物層、及び、埋め込み酸化物層の上に配置された、約104欠陥/cm2から約105欠陥/cm2まで又はそれより低い欠陥密度と、該低温酸化物の上に配置された25原子%より大きいGe含有量とを有する完全に緩和されたSiGe層を含み、埋込み酸化物層及び完全に緩和されたSiGe層は、Si、Ge及びOの元素を含む界面層によって分離される、歪み半導体層を含む、半導体構造体を提供する。
The present invention also provides
A strained semiconductor layer disposed on a SiGe-on-insulator (SGOI) substrate, wherein the SGOI substrate is disposed on the semiconductor substrate, the buried oxide layer disposed on the semiconductor substrate, and the buried oxide layer A complete defect having a defect density from about 10 4 defects / cm 2 to about 10 5 defects / cm 2 or less and a Ge content greater than 25 atomic% disposed on the low temperature oxide. Provided is a semiconductor structure comprising a strained semiconductor layer comprising a relaxed SiGe layer, the buried oxide layer and the fully relaxed SiGe layer separated by an interface layer comprising Si, Ge and O elements To do.
SiGe層と関連して用いられる「完全に緩和された」という用語は、90%より大きい測定された緩和値を有するシリコン・ゲルマニウムの層を示すことが留意される。本発明の完全に緩和されたSiGe層は、95%より大きい測定された緩和値を有することがより好ましい。 It is noted that the term “fully relaxed” used in connection with the SiGe layer refers to a layer of silicon germanium having a measured relaxation value greater than 90%. More preferably, the fully relaxed SiGe layer of the present invention has a measured relaxation value greater than 95%.
ここで、本出願に添付する次の説明及び図面を参照して、ほぼ欠陥のない高Ge含有量のSGOI基板及びその製造方法を提供する本発明をより詳細に説明する。図1−図5及び図6に示される図面は、説明のために提供されるものであり、よって、これらの図面は縮尺通りに描かれていないことが留意される。 Now, with reference to the following description and drawings attached to the present application, the present invention for providing an SGOI substrate having a high Ge content substantially free of defects and a method for manufacturing the same will be described in more detail. It is noted that the drawings shown in FIGS. 1-5 and 6 are provided for illustrative purposes, and therefore these drawings are not drawn to scale.
最初に、本発明に用いられる最初の構造体10を示す図1を説明する。最初の構造体10は、犠牲基板12の表面上に配置された、結晶構造であり、かつ、完全に緩和されたSiGe層14を含む。犠牲基板12は、半導体材料、絶縁材料又は導電性材料、好ましくは半導体材料又は絶縁材料、さらにより好ましくは半導体材料を含む、いずれかのタイプの材料を含むことができる。犠牲基板12として用いることができる半導体材料の説明に役立つ実例は、これらに制限されるものではないが、Si、SiGe、SiC、SiGeC、GaAs、InP、InAs、及び、例えばSi/SiGe、SOI及びSGOIを含む層状半導体を含む。犠牲基板12として用いることができる絶縁材料の例は、種々のガラス又はポリマーを含み、犠牲基板12として用いることができる導電性材料の例は、金属を含む。
Initially, FIG. 1 which shows the
本発明によると、SiGe層14は、犠牲基板12近傍の最初のGe含有量が低い(10原子%又はそれより小さい、好ましくは5原子%又はそれより小さい)、変化するGe含有量を含む傾斜層である。次に、Ge含有量は、SiGe層14内で段階的な方法で増大され、意図された高Ge含有量に徐々に達する。「高Ge含有量」とは、25原子%より大きい、好ましくは30原子%より大きい、より好ましくは35原子%より大きい、さらにより好ましくは45原子%より大きいGe含有量を有するSiGe層を意味する。SiGe層14の傾斜部分は、例えば、当業者には公知である超高真空化学気相成長(UHVCVD)又は急速加熱化学気相成長(RTCVD)のような、従来の堆積プロセスを用いて形成される。SiGe層14の傾斜部分は、典型的には、約100nmから1500nmまでの厚さを有する。
According to the present invention, the
目標Ge含有量が達成された後、厚い上部緩和SiGeバッファ部分が、傾斜部分の上に形成され、図1に示されるSiGe層14を提供する。SiGe層14の緩和バッファ部分は、当業者に周知の、例えばUHVCVD又はRTCVDのような堆積プロセスを用いて形成される。SiGe層14の上部緩和バッファ部分は、典型的には、約500nmから3000nmまでの厚さを有する。
After the target Ge content is achieved, a thick upper relaxed SiGe buffer portion is formed over the sloped portion to provide the
上述のように形成されるSiGe層14は、高Ge含有量(25原子%より大きい)を有する高度に緩和された(90%より大きい)層である。SiGe層14の厚さは、傾斜部分と上部緩和SiGeバッファ部分の総厚である。一般に、上に与えられた数を用いて、SiGe層14は、約1μmから約5μmまでの厚さを有する。図1において、異なる部分(すなわち、下部の傾斜部分及び上部の緩和SiGeバッファ部分)は、特に示されていないことが留意される。示される場合には、犠牲基板12の表面近傍の、SiGe層14の下部は、低Ge含有量領域からなり、該低Ge含有量領域の上方の領域は、Ge含有量が段階的に増大する領域からなり、Ge含有量が増大した階段状部分の上方の上部は、緩和SiGeバッファ領域からなる。
The
一般に、SiGe層14の表面は粗く、40nmから100nmまでの範囲のピーク・ツー・ピーク粗さRmaxを有するので、本発明のこの時点で、SiGe層14を滑らかにし、薄層化するために、一般に、化学機械研磨(CMP)のような平坦化プロセスが必要とされる。したがって、ここで、図1に示される構造体に、SiGe層14を滑らかにし、薄層化することができるCMPプロセスを施すことができる。平坦化プロセスの際に、次の洗浄ステップにおいて従来のCMPプロセスによって生成される粒子を除去する困難をもたらす組み込まれた粒子の問題を減少させる又は除去するために、本発明においては、従来のものではない約1psiから2psiまでの非常に低い力が用いられる。上述のように、平坦化ステップは、SiGe層14が、滑らかであり、すなわち10nmより小さいRmaxを有し、かつ、薄い、すなわち約500nmから約1000nmまでの厚さを有する構造体を提供する。
In general, since the surface of the
平坦化プロセスの後、構造体10、特に層14は、一般に、SiGe層14の表面から不要な粒子を除去することができる洗浄ステップを受ける。不要な粒子は、上述のCMPプロセスで生成される。任意の洗浄プロセスを用いることができるが、本発明においては、修正されたRCA湿式洗浄プロセスが用いられる。修正されたRCAプロセスは、成分比が1:1:5であるNH4OH(水酸化アンモニウム)、H2O2(過酸化水素)及び脱イオン水(DI)の組み合わせを使用する。50℃−60℃で加熱されるこの組み合わせは、SiGeバッファ・ウェハ上にあるCMPで残った残留物(粒子を含む)を完全に洗浄することができる。水酸基で終了する親水性表面を形成できるので、本発明において、修正されたRCA洗浄プロセスは、好ましいものである。洗浄プロセスは、単一の洗浄ステップを含むことができるが、多数の洗浄ステップが好ましい。
After the planarization process, the
十分にクリーンであり、粒子のないSiGe表面を準備した後、SiGe層14の上に低温酸化物16が形成される。本発明において、低温酸化物16は、SiGe層14上に直接形成することができ、又は、高温酸化物を最初に形成し、次に、該高温酸化物上に低温酸化物16を形成することができる。低温酸化物16は、その両方が当業者には公知であるプラズマ強化化学気相成長(PECVD)法又は低圧化学気相成長(LPCVD)法のいずれかによって形成される。低温酸化物は、約450℃又はそれより低い堆積温度で形成される。本発明のこの時点で形成される低温酸化物(low temperature oxide)(以下、LTO)16は、典型的には、約200nmから約400nmまでの範囲に及ぶ厚さを有する。LTO16が、約280nmから約320nmまでの厚さを有することがより好ましい。当業者に周知のように、LTOは、アモルファス結晶構造を有するものとして特徴付けられる。
After preparing a sufficiently clean and particle free SiGe surface, a
高温酸化物(high temperature oxide、HTO)が用いられるとき、最初にHTOが形成され、続いてLTO16が形成される。HTOが形成されるこれらの実施形態において、HTOは、急速加熱化学気相成長法、又は堆積温度が500℃より高い任意の他の堆積プロセスによって形成される。存在する場合には、HTOは、典型的には、約5nmから約30nmまでの範囲に及ぶ厚さを有する。HTOは、約10nmから約20nmまでの厚さを有することがより好ましい。当業者に周知のように、HTOは、約5nmより薄い特定の臨界厚さの結晶酸化物とすることができる。
When high temperature oxide (HTO) is used, HTO is formed first and then
本発明の図面において、HTO層は図示されていないことに留意すべきである。HTO層が存在する実施形態において、HTOは、SiGe層14と上にあるLTO16との間に配置される。HTOの存在は、後に形成される界面接合層の厚さの調整に役立つ。
It should be noted that the HTO layer is not shown in the drawings of the present invention. In embodiments where an HTO layer is present, the HTO is disposed between the
次に、LTO16とSiGe層14との間に界面接合層18を形成することができる第1のアニール・ステップが、第1のアニール温度T1で行われる。HTOが存在する実施形態において、界面接合層18は、HTO/LTOスタックとSiGe層14との間に配置される。本発明によると、界面接合層18は、Si、Ge及びOの元素を含む。したがって、界面層18は、ここではSiGeO層と呼ばれる。
Next, a first annealing step capable of forming an
本発明に用いられる第1のアニール・ステップは、約300分から約1000分までの時間、約600℃から約700℃までの温度T1で行われる。界面層18を形成する第1のアニール・ステップは、約450分から約800分までの時間、約620℃から約630℃までの温度T1で行われることがより好ましい。第1のアニール・ステップは、典型的には、He、N2、Ar、Kr、Ne、Xe、又はこれらの混合物を含む不活性環境内で行われる。代替的に、N2及びH2の混合物を含む形成ガスを用いることもできる。第1のアニールは、単一のランプアップ速度を用いて単一の目標温度で行うことができ、或いは、様々なランプ速度及びソーク時間を用いる様々なランプ・サイクル及びソーク・サイクルを用いることもできる。
The first annealing step used in the present invention is performed at a temperature T1 from about 600 ° C. to about 700 ° C. for a time from about 300 minutes to about 1000 minutes. More preferably, the first annealing step to form the
第1のアニールはまた、LTO16内部の過剰の水酸基及び揮発性ガスを追い出すためだけでなく、LTO16の緻密化にも役立つ。アニール温度を調整すること、及び/又は、アニール時間を変えることによって、界面層18の厚さを調整することができる。典型的には、本発明の第1のアニール・ステップによって形成される界面層18は、約10nmから約50nmまでの厚さを有し、約25nmから約35nmまでの厚さがより典型的である。
The first anneal also serves to densify the
上記の特徴に加えて、界面層18は、ほぼ低欠陥で高品質のSGOI基板の形成を保証するために、ここで以下に言及される接合後アニール及び分割アニールの間、SiGe層14からのあらゆるガス放出を停止させるのに重要である。本質的に、界面層18は、構造欠陥及びあらゆる残留ガスを「ゲッタリング」し、SiGe層14とLTO16との間により強くより安定した界面を促進する助けとなる。第1のアニール・ステップ後に形成される結果物としての構造体が、例えば、図2に示される。
In addition to the above features, the
次に、図3に示されるように、SiGe層14の領域内に注入領域20が形成される。注入領域20は、H2 +のようなHイオン22を、LTO16、界面層18を通して、SiGe層14内に注入することによって形成される。注入領域20は、SiGe層14の上面の下方約200nmから約500nmまでの深さに位置するピーク・イオン濃度を有する。注入領域20は、水素イオンの注入によって形成される。注入条件は、SiGe層14の厚さによって変わり得る。注入領域20を形成するのに用いられる典型的な注入条件は、次のとおり、すなわち約60KeVから約150KeVまでのイオン・エネルギー及び約3E16原子/cm2から約5E16原子/cm2までの水素イオン・ドーズ量である。より典型的には、注入領域20は、約120KeVから約125KeVまでのエネルギー及び約3.5E16原子/cm2から約4.5E16原子/cm2までの水素イオン・ドーズ量で行われるイオン注入プロセスを用いて形成される。
Next, as shown in FIG. 3, an
次に、別のCMPステップを用いて、LTO16の厚さを、当業者によって選択することができる所望の厚さの値まで削減することができる。典型的には、大部分のタイプのデバイスについては、本発明のこの時点で、LTO16は、約100nmから約200nmまでの厚さまで削減され、約140nmから約160nmまでの厚さがより典型的である。本方法のこの時点で行われるCMPプロセスは、ウェハ接合のための典型的な表面要件を満たす、すなわち二乗平均平方根(root mean square)粗さRrmsが0.5より小さい、滑らかなLTO表面を達成する働きもする。CMPプロセスの後、上述のようなさらなる洗浄ステップを用いて、LTO16の滑らかな表面を洗浄することができる。
Next, another CMP step can be used to reduce the thickness of the
次に、図3に示される構造体が、半導体基板24に接合され、例えば、図4に示される構造体を提供する。図示されるように、図3に示される露出したLTOの表面が、半導体基板24の表面に接合される。半導体基板24は、犠牲基板12として用いることができる上述の半導体材料の1つを含む。接合ステップは、最初に、半導体基板24の表面をLTO16の表面と密接に接触させるステップを含む。接触ステップの間及び/又は接触ステップ後、外圧を加えることができる。
Next, the structure shown in FIG. 3 is bonded to the
接触、よって最初の接合は、室温で行われる。「室温」とは、約18℃から約40℃までの温度を意味する。接合プロセスの前、LTO16に接合される半導体基板24の表面に、上述の修正されたRCA洗浄プロセスのような洗浄プロセスが施される。修正されたRCA洗浄プロセスは、水酸基で終わる親水性表面を形成することが留意される。LTO16及び半導体基板24両方の上に親水性表面を形成することは、2つの層間の接合を容易にする助けとなる。具体的には、水素結合を形成し、次により強いシロキサン結合を形成することによって、これらの接合面(LTO16及び半導体基板24)において接合が容易になる。
Contact, and thus the initial bonding, is performed at room temperature. “Room temperature” means a temperature from about 18 ° C. to about 40 ° C. Prior to the bonding process, the surface of the
接触接合を含む最初の接合プロセスの後、接合プロセスは、この接合後アニール(すなわち、第2のアニール)中に達成される接合部を強化する前に、注入領域20において水素誘発クラックの伝播が生じるのを防ぐ、相対的に低い温度T2で行われる接合後アニール(すなわち、第2のアニール・ステップ)をさらに含む。典型的には、第2のアニール・ステップは、約5時間から約30時間までの時間、約225℃から約350℃までの温度T2で行われる。第2のアニール・ステップは、約16時間から約24時間までの時間、約250℃から約300℃までの温度T2で行われることがより典型的である。このアニール・ステップは、上述の環境の1つにおいて行われ、異なるランプアップ速度、ソーク・サイクル及び冷却速度を含む種々の加熱法を用いることもできる。
After the initial bonding process, including contact bonding, the bonding process causes hydrogen-induced crack propagation in the implanted
接合を強化する第2のアニール・ステップに続いて、水素誘起オズワルド熟成効果(hydrogen inducedOswald ripen effect)が生じることを可能にするように、すなわち、注入領域20の面においてSiGe層14のクラックが形成されるように、T2より高い温度T3で第3のアニール・ステップが行われる。すなわち、T3は、SiGe層14の部分と下にある犠牲基板12を構造体から分離すなわち分割することができる注入領域20のクラックを形成する温度である。分離プロセスを助けるために、かみそりの刃又は他の同様の手段を用いることもできる。結果物としての構造体が、例えば、図5に示される。
Following the second annealing step that strengthens the bond, a hydrogen induced Oswald ripen effect can occur, i.e., a crack in the
典型的には、第3のアニール・ステップ(分割アニールと呼ぶことができる)は、約4時間から約6時間までの時間、約485℃から550℃までの温度T3で行われる。第3のアニール・ステップは、約4.5時間から約5.5時間までの時間、約495℃から約505℃までの温度T3で行われるのが、より典型的である。この第3のアニール・ステップは、上述の環境の1つにおいて行われ、異なるランプアップ速度、ソープ・サイクル及び冷却速度を含む種々の加熱法を用いることもできる。 Typically, the third annealing step (which may be referred to as split annealing) is performed at a temperature T3 from about 485 ° C. to 550 ° C. for a time from about 4 hours to about 6 hours. More typically, the third annealing step is performed at a temperature T3 from about 495 ° C. to about 505 ° C. for a time from about 4.5 hours to about 5.5 hours. This third annealing step is performed in one of the environments described above, and various heating methods can be used including different ramp-up rates, soap cycles and cooling rates.
本発明によると、接合された対を強化するための温度T2は、構造体の分割をもたらすための温度T3より低い。さらに、LTO16と完全に緩和されたSiGe層14との間の接合界面を形成するのに用いられる温度T1は、分割温度T3より高い。また、温度T1は、T4(以下に説明される)と等しいか又はこれより高い。
According to the invention, the temperature T2 for strengthening the joined pair is lower than the temperature T3 for effecting the division of the structure. Furthermore, the temperature T1 used to form the junction interface between the
T3より高い第4の温度T4で行われる再アニール・ステップを行い、層間の接合をさらに強化することができる。本発明において行われる再アニール・ステップすなわち第4のアニールは、典型的には、約1時間から約10時間までの時間、約600℃から約700℃までの温度T4で行われる。第4のアニール・ステップは、約7.5時間から約8.5時間までの時間、約620℃から約630℃までの温度T4で行われることがより典型的である。この第4のアニール・ステップは、上述の環境の1つにおいて行われ、異なるランプアップ速度、ソープ・サイクル及び冷却速度を含む種々の加熱法を用いることもできる。 A reannealing step performed at a fourth temperature T4 higher than T3 can be performed to further strengthen the interlayer bonding. The reannealing step or fourth annealing performed in the present invention is typically performed at a temperature T4 from about 600 ° C. to about 700 ° C. for a time from about 1 hour to about 10 hours. More typically, the fourth annealing step is performed at a temperature T4 from about 620 ° C. to about 630 ° C. for a time from about 7.5 hours to about 8.5 hours. This fourth annealing step is performed in one of the environments described above, and various heating methods can be used including different ramp-up rates, soap cycles and cooling rates.
第2及び第3のアニール・ステップは、同じアニール・チャンバ内の真空を破ることなく行うことができることに留意されたい。代替的に、必要に応じて、異なるアニール・チャンバにおいて、第2のアニール、第3のアニール及び第4のアニールを行うことができる。 Note that the second and third anneal steps can be performed without breaking the vacuum in the same anneal chamber. Alternatively, the second anneal, the third anneal, and the fourth anneal can be performed in different anneal chambers as needed.
本発明のこの時点において、分割プロセスの後に残るSiGe層14に、CMP、イオンビーム・エッチング、又は高圧酸化及び湿式エッチング・プロセスを用いてSiGe層14を所望の最終的な厚さまで薄層化する、薄層化ステップを施すことができる。典型的には、SiGe層14の所望の最終的な厚さは、約5nmから50nmまでであり、約10nmから約25nmまでの所望の最終的な厚さがより典型的である。薄層化する前に、上述の非常に低い力のCMPプロセスを用いて、残りのSiGe層14の表面を滑らかにすることができる。
At this point of the invention, the
上記の処理ステップは、半導体基板24、該半導体基板24上に配置された低温酸化物16、及び、約104欠陥/cm2から約105欠陥/cm2まで又はそれより少ない欠陥密度と、低温酸化物16の上に配置された25原子%より大きいGe含有量とを有する完全に緩和されたSiGe層14を含む、SiGeオン・インシュレータ(SGOI)基板26を提供する(図5を参照されたい)。図示されるように、界面層18は、低温酸化物16と完全に緩和された層SiGe層14との間に依然として存在する。LTO16は、最終的なSGOI基板26の埋込み絶縁層であることに留意されたい。
The above processing steps include a
図6は、歪み半導体層28がSiGe層14上に形成されるか、又は代替的に、歪み半導体層28が形成される前に、層14と同じGe含有量又は異なるGe含有量を有する薄い(約10nm又はそれより薄いオーダーの)再成長されたSiGe層を形成することができる、さらに別の処理ステップを示す。再成長されたSiGe層は、上述のように形成される。Si、SiGe、SiC、SiGeC等から構成することができる歪み半導体層28は、エピタキシャル成長法によって形成される。本発明のこの時点で形成される歪み半導体層28は、典型的には、約2nmから約20nmまでの厚さを有し、約3nmから約10nmまでの厚さがより典型的である。
FIG. 6 shows that a
層14、よって歪み半導体層28の表面結晶配向は、(100)、(110)、(111)、又はいずれかの他の同様の結晶配向とすることができることに留意すべきである。
次に、図6に示される構造体の表面上にあるFETのような、少なくとも1つのCMOSデバイスを提供するために、従来のCMOS処理ステップを行うことができる。
It should be noted that the surface crystal orientation of
Next, conventional CMOS processing steps can be performed to provide at least one CMOS device, such as a FET on the surface of the structure shown in FIG.
以下の実施例は、ほぼ欠陥がない高Ge含有量のSGOI基板を形成するのに用いられる本発明の方法を例証するために提供される。 The following examples are provided to illustrate the method of the present invention used to form high Ge content SGOI substrates that are substantially defect free.
この実施例において、本発明の処理ステップを用いて、ほぼ低欠陥で高Ge含有量のSGOIウェハが提供される。このプロセスは、上記に概説した一般的な手順に従うが、本方法のより詳細で特定的な実施を提供する。プロセスは、従来のRCA湿式洗浄によって洗浄されたバルクSiウェハで開始する。次に、従来の堆積プロセスを用いて、バルクSiウェア上に傾斜されたSiGeバッファ層が堆積される。SiGeバッファ層の総厚は、約1.5μmから2.0μmまでである。SiGeバッファ層の表面を滑らかにし、同時にバッファ層の厚さを、数百ナノメートルの量まで減少させるために、約1.5psiの低い力を有する化学機械研磨(CMP)が用いられた。その後、通常CMPと関連付けられた従来のブラシ洗浄に加えて、CMPで残った粒子及び残留物を除去するために、ウェハが、修正されたRCA溶液の中でさらに数回洗浄された。ウェハが要求される洗浄度に達すると(通常、ウェハ上で粒子スキャナによってカウントされた数十から数百までの粒子が許容可能である)、滑らかにされ、洗浄されたSiGe層の上に、約300nmの厚さを有するLTOが堆積された。高温を必要とする後のプロセス・ステップのガス放出によって生じる欠陥をなくすために、堆積されたLTOを有するウェハが、約800分間、625℃でアニールされた。図7に示されるTEMの断面は、LTOとSiGeバッファ層との間に約30nmから40nmまでの厚さを有するSiGeO界面酸化物層が形成されたことを示した。図7において、Siハンドル基板は半導体基板24であり、BOXはLTO16であり、SiGeOは界面18であり、t−SiGeはSiGe層14であり、残りの層は、示されるように、本出願のSGOI基板の上に形成することができる付加的な層である。
In this example, the processing steps of the present invention are used to provide a SGOI wafer with a substantially low defect and high Ge content. This process follows the general procedure outlined above, but provides a more detailed and specific implementation of the method. The process begins with a bulk Si wafer cleaned by a conventional RCA wet clean. A graded SiGe buffer layer is then deposited on the bulk Siware using a conventional deposition process. The total thickness of the SiGe buffer layer is about 1.5 μm to 2.0 μm. Chemical mechanical polishing (CMP) with a low force of about 1.5 psi was used to smooth the surface of the SiGe buffer layer while at the same time reducing the buffer layer thickness to an amount of a few hundred nanometers. Subsequently, in addition to the conventional brush cleaning usually associated with CMP, the wafer was cleaned several more times in the modified RCA solution to remove CMP residual particles and residues. When the wafer reaches the required cleanliness (usually tens to hundreds of particles counted by the particle scanner on the wafer are acceptable), on the smoothed and cleaned SiGe layer, LTO having a thickness of about 300 nm was deposited. The wafer with the deposited LTO was annealed at 625 ° C. for approximately 800 minutes to eliminate defects caused by outgassing of subsequent process steps that required high temperatures. The cross section of the TEM shown in FIG. 7 showed that a SiGeO interfacial oxide layer having a thickness of about 30 nm to 40 nm was formed between the LTO and the SiGe buffer layer. In FIG. 7, the Si handle substrate is a
次に、約130KeVのエネルギーで、約3.6E16原子/cm2のドーズ量まで、イオン化水素H2 +が、ウェハにイオン注入された。SIMSデータ(図示せず)に基づいて、このエネルギーのイオン化水素は、LTO層を貫通し、SiGeバッファ層内の約300nmの深さでピークに達した。水素注入後、接合のための表面条件、すなわちRrms<0.5nmを満たすように、LTO層が研磨され、約150nmの設計厚さまで厚さを減少させ、かつ、表面を滑らかにした。CMPによる粒子状の残留物が、ブラシ洗浄を用いて洗浄され、続いて修正されたRCA洗浄によって洗浄された。新しい修正されたRCA洗浄溶液の中で、LTO及びSiハンドル基板の表面が再洗浄され、2つの表面を接触させる前に、N2環境において2つの接合表面が乾燥された。 Next, ionized hydrogen H 2 + was ion implanted into the wafer with an energy of about 130 KeV to a dose of about 3.6E16 atoms / cm 2 . Based on SIMS data (not shown), this energy of ionized hydrogen penetrated the LTO layer and peaked at a depth of about 300 nm in the SiGe buffer layer. After hydrogen implantation, the LTO layer was polished to meet the surface conditions for bonding, ie, R rms <0.5 nm, reducing the thickness to a design thickness of about 150 nm and smoothing the surface. The particulate residue from CMP was cleaned using a brush cleaning followed by a modified RCA cleaning. In a new modified RCA cleaning solution, the surfaces of the LTO and Si handle substrates were recleaned and the two bonding surfaces were dried in an N 2 environment before contacting the two surfaces.
水素結合を共有結合に変換することによってLTOとSiウェハとの間の接合を強化するために、接合後アニールが、20時間、300℃で行われた。接合された対は、5時間、約500℃でアニールすることによって分割された。次に、SGOI構造体の完全性をさらに強化するために、転写された層を有するハンドル・ウェハが、8時間、625℃でアニールされた。転写されたSGOI層を滑らかにするために、CMP接触研磨が用いられた。CMP又はイオンビーム・エッチングのいずれかによって、最終的なSGOIの厚さをさらに減少させることができる。 A post-bond anneal was performed at 300 ° C. for 20 hours to enhance the bond between the LTO and the Si wafer by converting hydrogen bonds to covalent bonds. The bonded pairs were split by annealing at about 500 ° C. for 5 hours. The handle wafer with the transferred layer was then annealed at 625 ° C. for 8 hours to further enhance the integrity of the SGOI structure. CMP contact polishing was used to smooth the transferred SGOI layer. The final SGOI thickness can be further reduced by either CMP or ion beam etching.
こうしたSGOI基板上に形成された歪みSi−MODFETデバイスについて、移動度の実験が行われ、これらの実験の結果が、次のように要約される。
295Kにおいて:1741cm2/Vs、1.46×1012cm−2であり、
25Kにおいて:16,062cm2/Vs、1.26×1012cm−2である。
Mobility experiments were performed on strained Si-MODFET devices formed on such SGOI substrates, and the results of these experiments are summarized as follows.
In 295 K: a 1741cm 2 /Vs,1.46×10 12 cm -2,
In 25K: a 16,062cm 2 /Vs,1.26×10 12 cm -2.
移動度の実験の結果は、本発明のSGOI基板材料を用いて高い移動度を達成できることを実証した。同様に、現在の歪みSi MOSFETデバイスの場合には、20原子%から50原子%までのGe含有量を有するSGOI基板において、500cm2/Vsから1000cm2/Vsまでの範囲の電子移動度が実証された。 The results of the mobility experiments demonstrated that high mobility can be achieved using the SGOI substrate material of the present invention. Similarly, for current strained Si MOSFET devices, electron mobility in the range of 500 cm 2 / Vs to 1000 cm 2 / Vs has been demonstrated on SGOI substrates with Ge content of 20 atomic% to 50 atomic%. It was done.
n−MOSFET又はn−MODFETデバイス用途の場合は、増大した電子移動度のために、最終的なSGOI構造体の上にエピタキシャル・シリコンを堆積させ、引っ張りによる歪みシリコン層を形成することができる。同様に、p−MOSFET又はp−MODFETデバイス用途に適した増大した正孔移動度のために、最終的なSGOI構造体の上に高Ge含有量のSiGe層(すなわち、50%より大きい)を堆積させ、圧縮による歪みSiGeチャネルを形成することができる。 For n-MOSFET or n-MODFET device applications, due to the increased electron mobility, epitaxial silicon can be deposited over the final SGOI structure to form a strained silicon layer by tension. Similarly, a high Ge content SiGe layer (ie, greater than 50%) over the final SGOI structure for increased hole mobility suitable for p-MOSFET or p-MODFET device applications. The strained SiGe channel can be formed by deposition and compression.
本発明が、その好ましい実施形態に関して特に示され、説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、上記の変更及び形態及び詳細の他の変更をなし得ることを理解するであろう。したがって、本発明は、説明され例証される正確な形態及び詳細に制限されるものではなく、添付の特許請求の範囲の精神及び範囲内に含まれることが意図される。 Although the invention has been particularly shown and described with respect to preferred embodiments thereof, those skilled in the art may make the above modifications and other modifications of details and details without departing from the spirit and scope of the invention. You will understand that. Accordingly, the invention is not to be limited to the precise forms and details described and illustrated, but is intended to be within the spirit and scope of the appended claims.
Claims (26)
犠牲基板上に配置された完全に緩和されたSiGe層を含む構造体の上に低温酸化物を形成するステップと、
第1の温度で前記低温酸化物を含む前記構造体に第1のアニールを行い、該低温酸化物と前記SiGe層との間にSi、Ge及びOの元素を含む界面層を形成するステップと、
前記完全に緩和されたSiGe層内に注入領域を形成するステップと、
前記低温酸化物を半導体基板の表面に接合するステップであって、前記低温酸化物の露出面と前記半導体基板との間に接合部を形成するための接触接合と、前記接合部を強化するために第2の温度で行われる第2のアニールと、前記完全に緩和されたSiGe層内の前記注入領域における分離を生じさせ、前記犠牲基板と該完全に緩和されたSiGe層の一部を除去するために、前記第2の温度より高い第3の温度で行われる第3のアニールとを含む、ステップと、
前記半導体基板、該半導体基板上に配置された前記低温酸化物、及び104欠陥/cm2から105欠陥/cm2まで又はそれより低い欠陥密度と、該低温酸化物の上に配置された25原子%より大きいGe含有量とを有する前記完全に緩和されたSiGe層を含むSiGeオン・インシュレータ(SGOI)を形成するために、前記第3の温度より高い第4の温度で前記構造体を再アニールするステップであって、該低温酸化物と該完全に緩和されたSiGe層との間に、前記界面層が存在する、ステップとを含む方法。A method of forming a SiGe on insulator substrate, comprising:
Forming a low temperature oxide on a structure comprising a fully relaxed SiGe layer disposed on a sacrificial substrate;
First annealing the structure containing the low temperature oxide at a first temperature to form an interface layer containing elements of Si, Ge and O between the low temperature oxide and the SiGe layer; ,
Forming an implantation region in the fully relaxed SiGe layer;
Bonding the low-temperature oxide to a surface of a semiconductor substrate, the contact bonding for forming a bonding portion between the exposed surface of the low-temperature oxide and the semiconductor substrate, and strengthening the bonding portion Causing a second anneal performed at a second temperature and separation in the implanted region in the fully relaxed SiGe layer to remove the sacrificial substrate and a portion of the fully relaxed SiGe layer. A third anneal performed at a third temperature that is higher than the second temperature,
The semiconductor substrate, the low temperature oxide disposed on the semiconductor substrate, and a defect density of 10 4 defects / cm 2 to 10 5 defects / cm 2 or lower, and disposed on the low temperature oxide In order to form a SiGe-on-insulator (SGOI) that includes the fully relaxed SiGe layer having a Ge content greater than 25 atomic%, the structure is formed at a fourth temperature that is higher than the third temperature. the method comprising the steps of re-annealing, between the low temperature oxide and said fully relaxed SiGe layer, wherein the interfacial layer is present, the method comprising the steps.
記載の方法。The Luz step to form the implanted region comprises a hydrogen ion implantation process, method according to claim 1.
前記半導体基板上に配置された埋込み酸化物層と、
前記埋め込み酸化物層の上に配置された、104欠陥/cm2から105欠陥/cm2まで又はそれより低い欠陥密度と、25原子%より大きいGe含有量とを有する完全に緩和されたSiGe層であって、該埋め込み酸化物層と前記SiGe層との間に、Si、Ge及びOの元素を含む界面層が存在する、完全に緩和されたSiGe層とを備える、SiGeオン・インシュレータ(SGOI)基板。A semiconductor substrate;
A buried oxide layer disposed on the semiconductor substrate;
Fully relaxed with a defect density of 10 4 defects / cm 2 to 10 5 defects / cm 2 or lower and a Ge content greater than 25 atomic% disposed on the buried oxide layer. A SiGe layer comprising: a fully relaxed SiGe layer, wherein there is an interfacial layer comprising elements of Si, Ge and O between the buried oxide layer and the SiGe layer. Insulator (SGOI) substrate.
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