JP4906039B2 - Method for manufacturing semiconductor device - Google Patents

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Description

本発明は、結晶性半導体膜で形成される逆スタガ型薄膜トランジスタを有する半導体装置の作製方法に関するものである。   The present invention relates to a method for manufacturing a semiconductor device having an inverted staggered thin film transistor formed of a crystalline semiconductor film.

近年、液晶ディスプレイ（ＬＣＤ）やＥＬディスプレイに代表されるフラットパネルディスプレイ（ＦＰＤ）は、これまでのＣＲＴに替わる表示装置として注目を集めている。特にアクティブマトリクス駆動の大型液晶パネルを搭載した大画面液晶テレビの開発は、液晶パネルメーカーにとって注力すべき重要な課題になっている。また、近年液晶テレビジョンに追随し、大画面ＥＬ（エレクトロルミネッセンス）テレビジョンの開発も行われている。   In recent years, a flat panel display (FPD) typified by a liquid crystal display (LCD) or an EL display has attracted attention as a display device that replaces a conventional CRT. In particular, the development of large-screen liquid crystal televisions equipped with large liquid crystal panels driven by an active matrix has become an important issue for LCD panel manufacturers to focus on. In recent years, a large screen EL (electroluminescence) television has been developed following the liquid crystal television.

従来の液晶表示装置や発光素子を有する表示装置において、各画素を駆動する半導体素子としてはアモルファスシリコンを用いた薄膜トランジスタ（以下、ＴＦＴと示す。）が用いられている（特許文献１）   In a conventional liquid crystal display device or a display device having a light emitting element, a thin film transistor (hereinafter referred to as TFT) using amorphous silicon is used as a semiconductor element for driving each pixel (Patent Document 1).

一方、従来の液晶テレビにおいては、視野角特性の限界、液晶材料等が原因の高速動作の限界による画像のぼやけが欠点であったが、近年それを解消する新たな表示モードとして、ＯＣＢモードが提案されている（非特許文献１）。
特開平５−３５２０７号公報 長広恭明他編、「日経マイクロデバイス別冊 フラットパネル・ディスプレイ２００２」、日系ＢＰ社、２００１年１０月、Ｐ１０２−１０９ On the other hand, in the conventional liquid crystal television, the blur of the image due to the limitation of the viewing angle characteristic and the limitation of the high-speed operation due to the liquid crystal material and the like was a drawback. It has been proposed (Non-Patent Document 1).
JP-A-5-35207 Nagahiro Yasuaki et al., “Nikkei Microdevices separate volume flat panel display 2002”, Nikkei BP, October 2001, P102-109

しかしながら、非晶質半導体膜を用いたＴＦＴを直流駆動した場合は、しきい値がずれやすく、それに伴いＴＦＴの特性にバラツキが生じやすい。このため、非晶質半導体膜を用いたＴＦＴを画素のスイッチングに用いた表示装置は、輝度ムラが発生する。このような現象は、対角３０インチ以上（典型的には４０インチ以上）の大画面ＴＶであるほど顕著であり、画質の低下が深刻な問題である。   However, when a TFT using an amorphous semiconductor film is DC-driven, the threshold value tends to shift, and the TFT characteristics tend to vary accordingly. For this reason, luminance unevenness occurs in a display device in which a TFT using an amorphous semiconductor film is used for pixel switching. Such a phenomenon becomes more conspicuous as the screen TV has a diagonal size of 30 inches or more (typically 40 inches or more), and the deterioration of image quality is a serious problem.

また、ＬＣＤの画質を向上させるために高速動作が可能なスイッチング素子が必要とされている。しかしながら、非晶質半導体膜を用いたＴＦＴでは限界がある。例えば、ＯＣＢモードの液晶表示装置を実現することが困難となる。   There is also a need for a switching element that can operate at high speed in order to improve the image quality of the LCD. However, a TFT using an amorphous semiconductor film has a limit. For example, it is difficult to realize an OCB mode liquid crystal display device.

また、従来のフォトリソグラフィー工程を用いた逆スタガ型のＴＦＴの形成工程においては、ＣＶＤ法、ＰＶＤ法等により基板上全面に成膜された膜上にレジストを塗布し、露光現像して、配線や半導体領域を形成していた。しかしながら、この場合、ＣＶＤ法、ＰＶＤ法等により基板上全面に成膜された膜、レジスト等の材料の大部分が無駄になると共に、配線や半導体領域を形成するための工程数が多く、スループットが低下するという問題がある。   Also, in the process of forming a reverse stagger type TFT using a conventional photolithography process, a resist is applied to a film formed on the entire surface of the substrate by CVD, PVD, etc., exposed and developed, and wiring And a semiconductor region was formed. However, in this case, most of the materials such as films and resists formed on the entire surface of the substrate by the CVD method, the PVD method, and the like are wasted, and the number of steps for forming wirings and semiconductor regions is large, and the throughput is increased. There is a problem that decreases.

また、フォトリソグラフィー工程に用いられる露光装置は、大面積基板を一度に露光処理することが困難である。このため、大面積基板を用いた表示装置の作製方法においては、複数の露光回数を必要としていた。このため、隣り合うパターンとの不整合が生じ、歩留まりが低下するという問題がある。この問題は、大型テレビジョンに代表される大型表示装置に対して顕著である。   In addition, it is difficult for an exposure apparatus used in the photolithography process to perform exposure processing on a large area substrate at a time. For this reason, in a method for manufacturing a display device using a large-area substrate, a plurality of exposure times are required. For this reason, there is a problem that inconsistency between adjacent patterns occurs, and the yield decreases. This problem is remarkable for a large display device represented by a large television.

本発明は、このような状況に鑑みなされたものであり、しきい値のずれが生じにくく、高速動作が可能な逆スタガ型のＴＦＴを有する半導体装置の作製方法を提供する。また、スイッチング特性が高く、コントラストがすぐれた表示が可能な表示装置の作製方法を提供する。更には、少ない原料でコスト削減が可能であり、且つ歩留まりが高い半導体装置の作製方法を提供する。   The present invention has been made in view of such a situation, and provides a method for manufacturing a semiconductor device having an inverted staggered TFT that is unlikely to cause a threshold shift and can operate at high speed. In addition, a method for manufacturing a display device with high switching characteristics and capable of display with high contrast is provided. Furthermore, a method for manufacturing a semiconductor device which can reduce cost with a small amount of raw material and has a high yield is provided.

本発明は、耐熱性の高い材料でゲート電極を形成した後、非晶質半導体膜を成膜し、該非晶質半導体膜に触媒元素を添加し加熱して結晶性半導体膜を形成し、該結晶性半導体膜上にドナー型元素又は希ガス元素を有する層、若しくはドナー型元素及び希ガス元素を有する層を形成し加熱して触媒元素を結晶性半導体膜から除いた後、該結晶性半導体膜の一部を用いて半導体領域を形成し、該半導体領域に電気的に接するソース電極及びドレイン電極を形成し、ゲート電極に接続するゲート配線を形成して、逆スタガ型のＴＦＴを形成することを要旨とする。また、上記ＴＦＴのソース電極又はドレイン電極に接続する第１の電極を形成し、該第１の電極上に発光物質を含む層、及び第２の電極を形成して表示装置を形成することを要旨とする。   In the present invention, after forming a gate electrode with a material having high heat resistance, an amorphous semiconductor film is formed, a catalytic element is added to the amorphous semiconductor film, and the crystalline semiconductor film is formed by heating. A layer having a donor-type element or a rare gas element or a layer having a donor-type element and a rare gas element is formed over the crystalline semiconductor film and heated to remove the catalytic element from the crystalline semiconductor film, and then the crystalline semiconductor A semiconductor region is formed using part of the film, a source electrode and a drain electrode that are in electrical contact with the semiconductor region, a gate wiring connected to the gate electrode is formed, and an inverted staggered TFT is formed. This is the gist. In addition, a first electrode connected to the source electrode or the drain electrode of the TFT is formed, and a layer containing a light-emitting substance and a second electrode are formed over the first electrode to form a display device. The gist.

また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域に接する第１の導電層を液滴吐出法により形成し、前記第１の導電層及び前記第２の半導体領域の一部をエッチングして、第２の導電層及びソース領域及びドレイン領域を形成し、前記第２の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第３の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。     According to another aspect of the present invention, a gate electrode is formed on an insulating surface, a gate insulating film is formed on the gate electrode, a first semiconductor region is formed on the gate insulating film, and the first semiconductor After adding a catalytic element to the region and heating, forming a second semiconductor region having an impurity element on the first semiconductor region, heating the first semiconductor region and the second semiconductor region, A first conductive layer in contact with the second semiconductor region is formed by a droplet discharge method, and the first conductive layer and a part of the second semiconductor region are etched to form a second conductive layer and a source. Forming a region and a drain region, forming an insulating film on the second conductive layer, etching a part of the insulating film and the gate insulating film to expose a part of the gate electrode; Drop the third conductive layer connected to the gate electrode A method for manufacturing a semiconductor device, and forming a.

このときの不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた元素である。また、第２の半導体領域に、ヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種を添加してもよい。   The impurity element at this time is an element selected from phosphorus, nitrogen, arsenic, antimony, and bismuth. One or more selected from helium, neon, argon, krypton, and xenon may be added to the second semiconductor region.

また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域に接して第２の不純物元素を有する第３の半導体領域を形成し、前記第３の半導体領域に接する第１の導電層を液滴吐出法により形成し、前記第１の導電層及び前記第３の半導体領域の一部をエッチングして、第２の導電層及びソース領域及びドレイン領域を形成し、前記第２の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第３の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。   According to another aspect of the present invention, a gate electrode is formed on an insulating surface, a gate insulating film is formed on the gate electrode, a first semiconductor region is formed on the gate insulating film, and the first semiconductor After the catalyst element is added to the region and heated, a second semiconductor region having a first impurity element is formed on the first semiconductor region, and the first semiconductor region and the second semiconductor region are heated. Then, the second semiconductor region is removed, a third semiconductor region having a second impurity element is formed in contact with the first semiconductor region, and a first conductive layer in contact with the third semiconductor region is formed. A layer is formed by a droplet discharge method, and a part of the first conductive layer and the third semiconductor region is etched to form a second conductive layer, a source region, and a drain region; An insulating film is formed on the conductive layer, and the insulating film and the gate are formed. A part of the insulating film is etched to expose a part of the gate electrode, and then a third conductive layer connected to the gate electrode is formed by a droplet discharge method. Is the method.

また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域に第２の不純物元素を添加してソース領域及びドレイン領域を形成し、前記ソース領域及びドレイン領域に接する第１の導電層を液滴吐出法により形成し、前記第１の導電層の一部をエッチングして、第２の導電層を形成し、前記第２の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第３の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。   According to another aspect of the present invention, a gate electrode is formed on an insulating surface, a gate insulating film is formed on the gate electrode, a first semiconductor region is formed on the gate insulating film, and the first semiconductor After the catalyst element is added to the region and heated, a second semiconductor region having a first impurity element is formed on the first semiconductor region, and the first semiconductor region and the second semiconductor region are heated. Then, the second semiconductor region is removed, a second impurity element is added to the first semiconductor region to form a source region and a drain region, and a first conductive layer in contact with the source region and the drain region is formed. A layer is formed by a droplet discharge method, a part of the first conductive layer is etched to form a second conductive layer, an insulating film is formed on the second conductive layer, and the insulating film And etching a part of the gate insulating film, After exposing a portion of the over gate electrode, a method for manufacturing a semiconductor device, wherein a third conductive layer connected to the gate electrode is formed by a droplet discharge method.

このときの、第１の不純物元素はヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種であり、第２の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種である。   At this time, the first impurity element is one or more selected from helium, neon, argon, krypton, and xenon, and the second impurity element is one selected from phosphorus, nitrogen, arsenic, antimony, and bismuth. Or multiple types.

また、第１の導電層の一部の上に絶縁材料を吐出して、絶縁膜を形成してもよい。   Alternatively, the insulating film may be formed by discharging an insulating material over part of the first conductive layer.

また、第３の導電層は、３つ以上のゲート電極に接続されている。また、第３の導電層は、２つのゲート電極に接続されていてもよい。   The third conductive layer is connected to three or more gate electrodes. Further, the third conductive layer may be connected to two gate electrodes.

また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、
前記ゲート電極上に形成された前記ゲート絶縁膜の一部を除去した後、前記ゲート電極上に絶縁膜を液滴吐出法により形成した後、前記ゲート電極に接続する第１の導電層、及び前記絶縁膜と前記第２の半導体領域に接する第２の導電層を液滴吐出法により形成し、前記第１及び第２の導電層及び前記第２の半導体領域の一部をエッチングして、第３及び第４の導電層及びソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法である。 According to another aspect of the present invention, a gate electrode is formed on an insulating surface, a gate insulating film is formed on the gate electrode, a first semiconductor region is formed on the gate insulating film, and the first semiconductor After adding a catalytic element to the region and heating, forming a second semiconductor region having an impurity element on the first semiconductor region, heating the first semiconductor region and the second semiconductor region,
A first conductive layer connected to the gate electrode after removing a part of the gate insulating film formed on the gate electrode, forming an insulating film on the gate electrode by a droplet discharge method; and Forming a second conductive layer in contact with the insulating film and the second semiconductor region by a droplet discharge method, etching the first and second conductive layers and a part of the second semiconductor region; A method for manufacturing a semiconductor device is characterized in that third and fourth conductive layers, a source region, and a drain region are formed.

このとき、不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた元素である。また、第２の半導体領域に、ヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種を添加してもよい。   At this time, the impurity element is an element selected from phosphorus, nitrogen, arsenic, antimony, and bismuth. One or more selected from helium, neon, argon, krypton, and xenon may be added to the second semiconductor region.

また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域に接して第２の不純物元素を有する第３の半導体領域を形成し、前記ゲート電極上に形成された前記ゲート絶縁膜の一部を除去した後、前記ゲート電極上に絶縁膜を液滴吐出法により形成した後、前記ゲート電極に接続する第１の導電層、及び前記絶縁膜と前記第３の半導体領域に接する第２の導電層を液滴吐出法により形成し、前記第１及び第２の導電層並びに前記第３の半導体領域の一部をエッチングして、第３及び第４の導電層及びソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法である。   According to another aspect of the present invention, a gate electrode is formed on an insulating surface, a gate insulating film is formed on the gate electrode, a first semiconductor region is formed on the gate insulating film, and the first semiconductor After the catalyst element is added to the region and heated, a second semiconductor region having a first impurity element is formed on the first semiconductor region, and the first semiconductor region and the second semiconductor region are heated. Then, the second semiconductor region is removed, a third semiconductor region having a second impurity element is formed in contact with the first semiconductor region, and the gate insulating film formed on the gate electrode Then, after an insulating film is formed on the gate electrode by a droplet discharge method, the first conductive layer connected to the gate electrode and the insulating film and the third semiconductor region are in contact with each other. Forming a second conductive layer by a droplet discharge method; The first and second conductive layers and a part of the third semiconductor region are etched to form third and fourth conductive layers, a source region, and a drain region. Is the method.

また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域に第２の不純物元素を添加してソース領域及びドレイン領域を形成し、前記ゲート電極上に形成された前記ゲート絶縁膜の一部を除去した後、前記ゲート電極上に絶縁膜を液滴吐出法により形成した後、前記ゲート電極に接続する第１の導電層、及び前記絶縁膜と前記第３の半導体領域に接する第２の導電層を液滴吐出法により形成し、前記第１及び第２の導電層並びに前記第３の半導体領域の一部をエッチングして、第３及び第４の導電層を形成することを特徴とする半導体装置の作製方法である。   According to another aspect of the present invention, a gate electrode is formed on an insulating surface, a gate insulating film is formed on the gate electrode, a first semiconductor region is formed on the gate insulating film, and the first semiconductor After the catalyst element is added to the region and heated, a second semiconductor region having a first impurity element is formed on the first semiconductor region, and the first semiconductor region and the second semiconductor region are heated. Then, the second semiconductor region is removed, a second impurity element is added to the first semiconductor region to form a source region and a drain region, and the gate insulating film formed on the gate electrode Then, after an insulating film is formed on the gate electrode by a droplet discharge method, the first conductive layer connected to the gate electrode and the insulating film and the third semiconductor region are in contact with each other. Form the second conductive layer by the droplet discharge method And, wherein the etched portions of the first and second conductive layer and said third semiconductor region, a method for manufacturing a semiconductor device and forming a third and fourth conductive layers.

なお、第１の不純物元素はヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種であり、第２の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種である。   Note that the first impurity element is one or more selected from helium, neon, argon, krypton, and xenon, and the second impurity element is one or more selected from phosphorus, nitrogen, arsenic, antimony, and bismuth. It is a seed.

また、第１の導電層は、３つ以上のゲート電極に接続されている。また、第１の導電層は、２つのゲート電極に接続されていてもよい。 The first conductive layer is connected to three or more gate electrodes. Further, the first conductive layer may be connected to two gate electrodes.

また、本発明の一は、基板上に第１及び第２のゲート電極を形成し、前記第１及び第２のゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱し、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１及び第２の半導体領域を加熱した後、前記第１の半導体領域をエッチングして、第３及び第４の半導体領域を形成し、前記第２の半導体領域をエッチングして、第５及び第６の半導体領域を形成し、前記第３及び第５の半導体領域を第１のマスクで覆い、かつ前記第６の半導体領域の一部を第２のマスクで覆って第２の不純物元素を添加し、前記第５及び第６の半導体領域上に、液滴吐出法により第１及び第２の導電層を形成した後、前記第１及び第２の導電層をエッチングして第３及び第４の導電層を形成し、前記第５の半導体領域の一部、及び前記第６の半導体領域で前記第２のマスクで覆われた領域をエッチングしてソース領域及びドレイン領域を形成し、前記第３及び第４の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第５の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。   According to another aspect of the present invention, first and second gate electrodes are formed on a substrate, a gate insulating film is formed on the first and second gate electrodes, and a first insulating film is formed on the gate insulating film. A semiconductor region is formed, a catalytic element is added to the first semiconductor region and heated to form a second semiconductor region having a first impurity element on the first semiconductor region, and the first and first semiconductor regions are formed. After heating the second semiconductor region, the first semiconductor region is etched to form third and fourth semiconductor regions, and the second semiconductor region is etched to obtain fifth and sixth semiconductors. Forming a region, covering the third and fifth semiconductor regions with a first mask, covering a part of the sixth semiconductor region with a second mask, and adding a second impurity element; First and second conductive layers are formed on the fifth and sixth semiconductor regions by a droplet discharge method. After the formation, the first and second conductive layers are etched to form third and fourth conductive layers, and the second semiconductor layer is formed in a part of the fifth semiconductor region and the sixth semiconductor region. The region covered with the mask is etched to form a source region and a drain region, an insulating film is formed on the third and fourth conductive layers, and a part of the insulating film and the gate insulating film is etched. Then, after a part of the gate electrode is exposed, a fifth conductive layer connected to the gate electrode is formed by a droplet discharge method.

また、本発明の一は、基板上に第１及び第２のゲート電極を形成し、前記第１及び第２のゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱し、前記第１の半導体領域をエッチングして第２及び第３の半導体領域を形成し、前記第２及び第３の半導体領域それぞれ一部を覆う第１のマスクを形成し、前記第２及び第３の半導体領域に第１の不純物元素を添加し加熱し、前記第２の半導体領域の全て及び前記第３の半導体領域の一部を覆う第２のマスクを形成した後、前記第３の半導体領域に第２の不純物元素を添加し加熱し、前記第１の半導体領域及び前記第２の半導体領域上に第１及び第２の導電層を液滴吐出法により形成した後、前記第１及び第２の導電層をエッチングして第３の導電層及び第４の導電層を形成し、前記第３及び第４の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第５の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。
である。 According to another aspect of the present invention, first and second gate electrodes are formed on a substrate, a gate insulating film is formed on the first and second gate electrodes, and a first insulating film is formed on the gate insulating film. A semiconductor region is formed, a catalytic element is added to the first semiconductor region and heated, the first semiconductor region is etched to form second and third semiconductor regions, and the second and third semiconductor regions are formed. A first mask covering a part of each of the semiconductor regions is formed, a first impurity element is added to the second and third semiconductor regions and heated, and all of the second semiconductor regions and the third semiconductor are formed. After forming a second mask that covers a part of the region, a second impurity element is added to the third semiconductor region and heated, and the first semiconductor region and the second semiconductor region are exposed to the first mask. And the second conductive layer are formed by a droplet discharge method, and then the first and second conductive layers are formed. The conductive layer is etched to form a third conductive layer and a fourth conductive layer, an insulating film is formed on the third and fourth conductive layers, and a part of the insulating film and the gate insulating film is formed. A method for manufacturing a semiconductor device is characterized in that after etching is performed to expose part of the gate electrode, a fifth conductive layer connected to the gate electrode is formed by a droplet discharge method.
It is.

なお、第１の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種であり、第２の不純物元素は、ボロンである。また、第２の半導体領域に、ヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種を添加してもよい。     Note that the first impurity element is one or a plurality selected from phosphorus, nitrogen, arsenic, antimony, and bismuth, and the second impurity element is boron. One or more selected from helium, neon, argon, krypton, and xenon may be added to the second semiconductor region.

また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体領域を形成し、前記第１の半導体領域に触媒元素を添加し加熱した後、前記第１の半導体領域上に第１の不純物元素を有する第２の半導体領域を形成し、前記第１の半導体領域及び前記第２の半導体領域を加熱した後、前記第２の半導体領域を除去し、前記第１の半導体領域をエッチングして第３の半導体領域及び第４の半導体領域を形成し、前記第４の半導体領域全て及び前記第３の半導体領域の一部を覆う第１のマスクを形成した後、前記第３の半導体領域に第２の不純物元素を添加し、前記第３の半導体領域全て及び前記第４の半導体領域の一部を覆う第２のマスクを形成した後、前記第４の半導体領域に第３の不純物元素を添加し、前記第３の半導体領域及び前記第４の半導体領域上に第１及び第２の導電層を液滴吐出法により形成した後、前記第１及び第２の導電層をエッチングして第３の導電層及び第４の導電層を形成し、前記第３及び第４の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第５の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。   According to another aspect of the present invention, a gate electrode is formed on an insulating surface, a gate insulating film is formed on the gate electrode, a first semiconductor region is formed on the gate insulating film, and the first semiconductor After the catalyst element is added to the region and heated, a second semiconductor region having a first impurity element is formed on the first semiconductor region, and the first semiconductor region and the second semiconductor region are heated. Then, the second semiconductor region is removed, the first semiconductor region is etched to form a third semiconductor region and a fourth semiconductor region, and all the fourth semiconductor region and the third semiconductor region are formed. After forming a first mask covering a part of the semiconductor region, a second impurity element is added to the third semiconductor region, and all the third semiconductor region and a part of the fourth semiconductor region are formed. After forming the second mask to cover, the fourth semiconductor A third impurity element is added to the region, and first and second conductive layers are formed on the third semiconductor region and the fourth semiconductor region by a droplet discharge method, and then the first and second conductive layers are formed. The conductive layer is etched to form a third conductive layer and a fourth conductive layer, an insulating film is formed on the third and fourth conductive layers, and a part of the insulating film and the gate insulating film Is etched to expose a part of the gate electrode, and then a fifth conductive layer connected to the gate electrode is formed by a droplet discharge method.

なお、第１の不純物元素はヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種であり、第１の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種であり、第２の不純物元素は、ボロンである。     Note that the first impurity element is one or more selected from helium, neon, argon, krypton, and xenon, and the first impurity element is one or more selected from phosphorus, nitrogen, arsenic, antimony, and bismuth. The seed and the second impurity element are boron.

また、第１の導電層の一部上に絶縁材料を吐出して絶縁膜を形成してもよい。   Alternatively, the insulating film may be formed by discharging an insulating material over part of the first conductive layer.

また、第１及び第２のマスクは、液滴吐出法で形成してもよい。また感光性材料を吐出または塗布し、感光性材料にレーザ光を照射して露光し現像して形成してもよい。   The first and second masks may be formed by a droplet discharge method. Alternatively, a photosensitive material may be discharged or applied, and the photosensitive material may be irradiated with a laser beam to be exposed and developed.

なお、第５の導電層は、３つ以上のゲート電極に接続されている。また、２つのゲート電極に接続されていてもよい。   Note that the fifth conductive layer is connected to three or more gate electrodes. Further, it may be connected to two gate electrodes.

また、ゲート電極は、絶縁表面上に導電膜を形成し、導電膜上に感光性樹脂を吐出又は塗布し、感光性樹脂の一部にレーザ光を照射してマスクを形成した後、マスクを用いて導電膜をエッチングして形成する。   The gate electrode is formed by forming a conductive film over an insulating surface, discharging or applying a photosensitive resin over the conductive film, irradiating a part of the photosensitive resin with laser light to form a mask, and then applying the mask. And the conductive film is formed by etching.

また、ゲート電極は、耐熱性を有する導電層で形成されている。代表的には、タングステン、モリブデン、ジルコニウム、ハフニウム、ビスマス、ニオブ、タンタル、クロム（Ｃｒ）、コバルト、ニッケル、白金、リンを含有する結晶性珪素膜、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズで形成される。   The gate electrode is formed of a heat-resistant conductive layer. Typically, tungsten, molybdenum, zirconium, hafnium, bismuth, niobium, tantalum, chromium (Cr), crystalline silicon film containing cobalt, nickel, platinum, phosphorus, indium tin oxide, zinc oxide, indium zinc oxide, It is formed of zinc oxide added with gallium or indium tin oxide containing silicon oxide.

また、触媒元素は、タングステン、モリブデン、ジルコニウム、ハフニウム、ビスマス、ニオブ、タンタル、クロム、コバルト、ニッケル、及び白金から選ばれる一つ又は複数である。   The catalytic element is one or more selected from tungsten, molybdenum, zirconium, hafnium, bismuth, niobium, tantalum, chromium, cobalt, nickel, and platinum.

また、本発明において、半導体装置としては、半導体素子で構成された集積回路、表示装置、無線タグ、ＩＣタグ、表示装置等が挙げられる。表示装置としては、代表的には液晶表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ；デジタルマイクロミラーデバイス）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ；プラズマディスプレイパネル）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ；フィールドエミッションディスプレイ）、電気泳動表示装置（電子ペーパー）等の表示装置があげられる。   In the present invention, examples of the semiconductor device include an integrated circuit including a semiconductor element, a display device, a wireless tag, an IC tag, and a display device. As a display device, typically, a liquid crystal display device, DMD (Digital Micromirror Device), PDP (Plasma Display Panel), FED (Field Emission Display), electrophoretic display Examples thereof include display devices such as devices (electronic paper).

なお、本発明において、表示装置としては、表示パネルにコネクター、例えばフレキシブルプリント配線（ＦＰＣ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）やＣＰＵが直接実装されたモジュールも全て表示装置に含むものとする。   In the present invention, as the display device, a connector such as a flexible printed circuit (FPC: Flexible Printed Circuit), a TAB (Tape Automated Bonding) tape, or a TCP (Tape Carrier Package) is attached to the display panel. In addition, a module in which a printed wiring board is provided at the end of a TCP or a module in which an IC (integrated circuit) or a CPU is directly mounted on a display element by a COG (Chip On Glass) method is included in the display device.

また、本発明の一は、上記表示装置を有するテレビジョンであり、代表的にはＥＬテレビジョン又は液晶テレビジョンが挙げられる。   Another embodiment of the present invention is a television including the above display device, which is typically an EL television or a liquid crystal television.

本発明により、結晶性半導体膜で形成される逆スタガ型のＴＦＴを形成することができる。本発明の逆スタガ型のＴＦＴは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、結晶化工程等の加熱処理を行った後、低抵抗材料を用いてソース配線、ゲート配線等の配線を形成している。このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いＴＦＴを形成することが可能である。また、本発明の発光素子を有する表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。   According to the present invention, an inverted staggered TFT formed of a crystalline semiconductor film can be formed. The inverted staggered TFT of the present invention uses a material having high heat resistance for the gate electrode, and after performing heat treatment such as an activation process, a gettering process, and a crystallization process, a low resistance material is used. Wiring such as source wiring and gate wiring is formed. Therefore, a TFT having crystallinity, a small amount of impurity metal elements, and low wiring resistance can be formed. In the display device including the light-emitting element of the present invention, a pixel electrode can be formed over the insulating film, and the aperture ratio can be increased.

結晶性半導体膜で形成されるＴＦＴは、非晶質半導体膜で形成される逆スタガ型のＴＦＴと比較して数１０〜５０倍程度、移動度が高い。また、ソース領域及びドレイン領域には、アクセプタ型元素又はドナー型元素に加え、触媒元素をも含む。このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な発光素子を有する表示装置を作製することが可能である。代表的には、ＯＣＢモードのような応答速度が速く且つ高視野角な表示が可能な液晶表示装置を製造することが可能である。   A TFT formed of a crystalline semiconductor film has a mobility of several tens to 50 times higher than that of an inverted stagger type TFT formed of an amorphous semiconductor film. Further, the source region and the drain region contain a catalytic element in addition to the acceptor element or the donor element. For this reason, a source region and a drain region having low contact resistance with the semiconductor region can be formed. As a result, a display device including a light-emitting element that requires high-speed operation can be manufactured. Typically, it is possible to manufacture a liquid crystal display device that can display with a high response speed and a high viewing angle as in the OCB mode.

また、液晶表示装置や発光素子を有する表示装置の周辺部に、画素領域内のＴＦＴと同時にゲート配線駆動回路を形成することが可能である。このため、小型化された表示装置を作製することが可能である。   In addition, a gate wiring driver circuit can be formed at the same time as the TFT in the pixel region in the periphery of a display device having a liquid crystal display device or a light emitting element. Therefore, a miniaturized display device can be manufactured.

また、非晶質半導体膜で形成されるＴＦＴと比較して、しきい値のずれが生じにくく、ＴＦＴ特性のバラツキを低減することが可能である。このため、非晶質半導体膜で形成されるＴＦＴをスイッチング素子として用いた表示素子を有する表示装置と比較して、表示ムラを低減することが可能である。   Further, as compared with a TFT formed using an amorphous semiconductor film, a threshold shift is less likely to occur, and variation in TFT characteristics can be reduced. Therefore, display unevenness can be reduced as compared with a display device having a display element using a TFT formed of an amorphous semiconductor film as a switching element.

更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能であり、代表的には６桁以上のＯＮ／ＯＦＦ比を有するＴＦＴを形成することが可能である。このようなＴＦＴを有する表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。   Furthermore, since the gettering process also getters the metal element mixed in the semiconductor film at the film formation stage, it is possible to reduce the off-current, and typically has an ON / OFF ratio of 6 digits or more. It is possible to form a TFT having By providing the switching element of a display device having such a TFT, the contrast can be improved.

また、本発明では、基板全面に薄膜を成膜せずとも、液滴吐出法を用いて所定の場所に薄膜原料やレジストを吐出すればよく、フォトマスクを用いずとも、ＴＦＴを形成することができる。このため、スループットや歩留まりを向上させると共に、コストダウンを図ることが可能となる。     In the present invention, a thin film material or a resist may be discharged to a predetermined place using a droplet discharge method without forming a thin film on the entire surface of the substrate, and a TFT can be formed without using a photomask. Can do. For this reason, it is possible to improve throughput and yield and to reduce costs.

さらには、上記の作製工程により形成された発光素子を有する表示装置や液晶表示装置を備えるテレビジョンの、スループットや歩留まりを向上させることが可能であり、低コストで作製することができる。   Furthermore, the throughput and yield of a television set including a display device or a liquid crystal display device each including a light-emitting element formed by the above manufacturing process can be improved, and can be manufactured at low cost.

以下、発明を実施するための最良の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。また、各図面において共通の部分は同じ符号を付して詳しい説明を省略する。   The best mode for carrying out the invention will be described below with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention should not be construed as being limited to the description of the embodiment modes. In the drawings, common portions are denoted by the same reference numerals, and detailed description thereof is omitted.

（実施の形態１）
本実施の形態においては、発光素子を駆動する素子として結晶性半導体膜を有する逆スタガ型のＴＦＴを用いるアクティブマトリクス基板の作製工程を、図１〜図３、図２６、及び図５１を用いて説明する。本実施の形態では、発光素子を駆動する素子として、スイッチング用のＴＦＴと駆動用のＴＦＴを代表例として示す。図３は、スイッチング用のＴＦＴと駆動用のＴＦＴの断面図及び上面図であり、図１及び図２は、スイッチング用のＴＦＴのゲート電極及びゲート配線の接続部、駆動用のＴＦＴ、並びに発光素子を示す断面図である。 (Embodiment 1)
In this embodiment mode, a manufacturing process of an active matrix substrate using an inverted staggered TFT having a crystalline semiconductor film as an element for driving a light emitting element is described with reference to FIGS. 1 to 3, FIG. 26, and FIG. explain. In this embodiment mode, switching TFTs and driving TFTs are shown as representative examples of elements for driving light-emitting elements. FIG. 3 is a cross-sectional view and a top view of a switching TFT and a driving TFT. FIGS. 1 and 2 show a gate electrode and gate wiring connection portion of the switching TFT, a driving TFT, and light emission. It is sectional drawing which shows an element.

図１（Ａ）に示すように、基板１０１上に第１の導電層１０２を形成し、第１の導電層上に感光性材料１０３、１０４を塗布し乾燥焼成する。次に、感光性材料１０３、１０４にレーザ光（以下、レーザビームとも示す。）１０５、１０６を照射して、図１（Ｂ）に示すような第１のマスク１１１、１１２を形成する。   As shown in FIG. 1A, a first conductive layer 102 is formed over a substrate 101, photosensitive materials 103 and 104 are applied over the first conductive layer, and dried and fired. Next, the photosensitive materials 103 and 104 are irradiated with laser beams (hereinafter also referred to as laser beams) 105 and 106 to form first masks 111 and 112 as shown in FIG.

基板１０１としては、ガラス基板、石英基板、アルミナなどのセラミック等の絶縁物質で形成される基板、シリコンウェハ、金属板等を用いることができる。また、基板１０１にガラス基板を用いる場合、３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍのような大面積基板を用いることができる。   As the substrate 101, a glass substrate, a quartz substrate, a substrate formed of an insulating material such as ceramic such as alumina, a silicon wafer, a metal plate, or the like can be used. When a glass substrate is used as the substrate 101, a large area substrate such as 320 mm × 400 mm, 370 mm × 470 mm, 550 mm × 650 mm, 600 mm × 720 mm, 680 mm × 880 mm, 1000 mm × 1200 mm, 1100 mm × 1250 mm, 1150 mm × 1300 mm is used. be able to.

第１の導電層１０２は、膜厚５００〜１０００ｎｍの液滴吐出法、印刷法、電界メッキ法等により所定の領域に形成する。また、ＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、蒸着法等により基板全面に形成しても良い。なお、ここで、液滴吐出法、印刷法、電界メッキ法を用いることにより、所定の領域に形成するため、後のエッチング工程により除去する領域が少なく、原料を削減することが可能である。また、工程数を削減することが可能である。なお、液滴吐出法とは、調製された組成物を、電気信号に応じてノズルから吐出して微少な液滴を作り、所定の位置に付着させる方法である。   The first conductive layer 102 is formed in a predetermined region by a droplet discharge method, a printing method, an electroplating method, or the like with a thickness of 500 to 1000 nm. Alternatively, it may be formed on the entire surface of the substrate by a PVD method (Physical Vapor Deposition), a CVD method (Chemical Vapor Deposition), a vapor deposition method, or the like. Note that here, by using a droplet discharge method, a printing method, or an electroplating method, a predetermined region is formed, so that there are few regions to be removed in a later etching step, and raw materials can be reduced. In addition, the number of processes can be reduced. Note that the droplet discharge method is a method in which a prepared composition is discharged from a nozzle in accordance with an electric signal to form a minute droplet and adhere to a predetermined position.

第１の導電層１０２は、高融点材料を用いて形成することが好ましい。高融点材料を用いることにより、後の結晶化工程、ゲッタリング工程、活性化工程等の加熱工程が可能となる。高融点材料としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成しても良い。代表的には、基板表面側から窒化タンタル膜及びその上に形成されるタングステン膜、窒化タンタル膜及びその上に形成されるモリブデン、窒化チタン膜及びその上に形成されるタングステン膜、窒化チタン膜及びその上に形成されるモリブデン膜等の積層構造としてもよい。また、リンを含有する珪素膜（非晶質半導体膜、結晶性半導体膜を含む）、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズを用いることもできる。   The first conductive layer 102 is preferably formed using a high melting point material. By using the high melting point material, a heating process such as a subsequent crystallization process, gettering process, activation process or the like can be performed. High melting point materials include tungsten (W), molybdenum (Mo), zirconium (Zr), hafnium (Hf), vanadium (V), niobium (Nb), tantalum (Ta), chromium (Cr), cobalt (Co) A metal such as nickel (Ni), titanium (Ti), platinum (Pt), an alloy thereof, or a metal nitride thereof can be used as appropriate. Further, a plurality of these layers may be stacked. Typically, from the substrate surface side, a tantalum nitride film and a tungsten film formed thereon, a tantalum nitride film, molybdenum formed thereon, a titanium nitride film, a tungsten film formed thereon, and a titanium nitride film And it is good also as laminated structure, such as a molybdenum film | membrane formed on it. In addition, a silicon film containing phosphorus (including an amorphous semiconductor film and a crystalline semiconductor film), indium tin oxide, zinc oxide, indium zinc oxide, zinc oxide added with gallium, or indium tin oxide containing silicon oxide is used. It can also be used.

更には、後の加熱工程が、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプから選ばれた一種または複数種からの輻射により行うＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法、窒素やアルゴンなどの不活性気体を加熱媒質として用いるＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法を用いる場合、短時間による熱処理が可能なため、比較的融点の低いアルミニウム（Ａｌ）、銀（Ａｇ）、金（Ｃｕ）を用いて第１の導電膜を形成しても良い。このとき、これらの膜の表面に、窒化チタン膜、チタン膜、窒化アルミニウム膜、窒化タンタル膜、窒化珪素膜、窒化酸化珪素膜等のバリア膜を設けることが好ましい。代表的には、チタン膜、窒化チタン膜、アルミニウム膜、及び窒化チタン膜の積層構造や、チタン膜、窒化チタン膜、アルミニウム−シリコン合金膜、及び窒化チタン膜の積層構造等が挙げられる。   Furthermore, the LRTA (Lamp Rapid Thermal Anneal) is performed by radiation from one or more kinds selected from a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, and a high pressure mercury lamp. In the case of using the GRTA (Gas Rapid Thermal Anneal) method using an inert gas such as nitrogen or argon as a heating medium, heat treatment can be performed in a short time, so that aluminum (Al) and silver (Ag) having a relatively low melting point can be used. The first conductive film may be formed using gold (Cu). At this time, it is preferable to provide a barrier film such as a titanium nitride film, a titanium film, an aluminum nitride film, a tantalum nitride film, a silicon nitride film, or a silicon nitride oxide film on the surface of these films. Typically, a stacked structure of a titanium film, a titanium nitride film, an aluminum film, and a titanium nitride film, a stacked structure of a titanium film, a titanium nitride film, an aluminum-silicon alloy film, and a titanium nitride film can be given.

感光性材料１０３、１０４の材料としては、紫外光から赤外光に感光するネガ型感光性材料又はポジ型感光性材料を用いる。感光性材料の代表例としては、エポキシ樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の感光性を示す有機樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フレア、ポリイミドなどの感光性を示す有機材料等を用いることができる。また、代表的なポジ型感光性樹脂として、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物を有する感光性樹脂が挙げられ、代表的なネガ型感光性樹脂として、上記に示す有機樹脂、ジフェニルシランジオール及び酸発生剤を有する感光性樹脂が挙げられる。ここでは、ネガ型感光性材料を用いる。   As the material of the photosensitive materials 103 and 104, a negative photosensitive material or a positive photosensitive material that is sensitive from ultraviolet light to infrared light is used. As a typical example of the photosensitive material, an organic resin material exhibiting photosensitivity such as an epoxy resin, a phenol resin, a novolac resin, an acrylic resin, a melamine resin, or a urethane resin is used. In addition, organic materials exhibiting photosensitivity such as benzocyclobutene, parylene, flare, and polyimide can be used. In addition, as a typical positive photosensitive resin, a photosensitive resin having a novolak resin and a naphthoquinonediazide compound as a photosensitive agent can be mentioned. As a typical negative photosensitive resin, the organic resin and diphenylsilanediol shown above can be used. And a photosensitive resin having an acid generator. Here, a negative photosensitive material is used.

次に、感光性材料１０３、１０４にレーザビーム直接描画装置を用いてレーザ光１０５、１０６を照射する。   Next, the photosensitive materials 103 and 104 are irradiated with laser beams 105 and 106 using a laser beam direct drawing apparatus.

レーザビーム直接描画装置について、図５１を用いて説明する。図５１に示すように、レーザビーム直接描画装置１００１は、レーザビームを照射する際の各種制御を実行するパーソナルコンピュータ（以下、ＰＣと示す。）１００２と、レーザビームを出力するレーザ発振器１００３と、レーザ発振器１００３の電源１００４と、レーザビームを減衰させるための光学系（ＮＤフィルタ）１００５と、レーザビームの強度を変調するための音響光学変調器（ＡＯＭ）１００６と、レーザビームの断面の拡大又は縮小をするためのレンズ、光路の変更するためのミラー等で構成される光学系１００７、Ｘステージ及びＹステージを有する基板移動機構１００９と、ＰＣから出力される制御データをデジタルーアナログ変換するＤ／Ａ変換部１０１０と、Ｄ／Ａ変換部から出力されるアナログ電圧に応じて音響光学変調器１００６を制御するドライバ１０１１と、基板移動機構１００９を駆動するための駆動信号を出力するドライバ１０１２とを備えている。   A laser beam direct writing apparatus will be described with reference to FIG. As shown in FIG. 51, a laser beam direct drawing apparatus 1001 includes a personal computer (hereinafter referred to as PC) 1002 that executes various controls when irradiating a laser beam, a laser oscillator 1003 that outputs a laser beam, A power source 1004 of the laser oscillator 1003, an optical system (ND filter) 1005 for attenuating the laser beam, an acousto-optic modulator (AOM) 1006 for modulating the intensity of the laser beam, An optical system 1007 composed of a lens for reducing, a mirror for changing an optical path, a substrate moving mechanism 1009 having an X stage and a Y stage, and D for digital-analog conversion of control data output from the PC / A converter 1010 and the sound according to the analog voltage output from the D / A converter A driver 1011 for controlling the optical modulator 1006, and a driver 1012 for outputting a driving signal for driving the substrate moving mechanism 1009.

レーザ発振器１００３としては、紫外光、可視光、又は赤外光を発振することが可能なレーザ発振器を用いることができる。レーザ発振器としては、ＡｒＦ、ＫｒＦ、ＸｅＣｌ、Ｘｅ等のエキシマレーザ発振器、Ｈｅ、Ｈｅ−Ｃｄ、Ａｒ、Ｈｅ−Ｎｅ、ＨＦ等の気体レーザ発振器、ＹＡＧ、ＧｄＶＯ4、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使った固体レーザ発振器、ＧａＮ、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＧａＡｓＰ等の半導体レーザ発振器を用いることができる。なお、固体レーザ発振器においては、基本波の第２高調波〜第５高調波を適用するのが好ましい。 As the laser oscillator 1003, a laser oscillator that can oscillate ultraviolet light, visible light, or infrared light can be used. Examples of laser oscillators include excimer laser oscillators such as ArF, KrF, XeCl, and Xe, gas laser oscillators such as He, He—Cd, Ar, He—Ne, and HF, YAG, GdVO 4 , YVO 4 , YLF, and YAlO 3. A solid-state laser oscillator using a crystal doped with Cr, Nd, Er, Ho, Ce, Co, Ti, or Tm, and a semiconductor laser oscillator such as GaN, GaAs, GaAlAs, or InGaAsP can be used. In the solid-state laser oscillator, it is preferable to apply the second to fifth harmonics of the fundamental wave.

次に、レーザビーム直接描画装置を用いた感光性材料の感光方法について述べる。基板１００８が基板移動機構１００９に装着されると、ＰＣ１００２は図外のカメラによって、基板に付されているマーカの位置を検出する。次いで、ＰＣ１００２は、検出したマーカの位置データと、予め入力されている描画パターンデータとに基づいて、基板移動機構１００９を移動させるための移動データを生成する。この後、ＰＣ１００２が、ドライバ１０１１を介して音響光学変調器１００６の出力光量を制御することにより、レーザ発振器１００３から出力されたレーザビームを、光学系１００５によって減衰した後、音響光学変調器１００６によって所定の光量になるように制御する。一方、音響光学変調器１００６から出力されたレーザビームは、光学系１００７で光路及びビーム形が変形され、レンズで集光した後、基板上に塗布された感光性材料に該ビームを照射して、感光性材料を感光する。このとき、ＰＣ１００２が生成した移動データに従い、基板移動機構１００９はＸ方向及びＹ方向への移動が制御される。この結果、所定の場所にレーザビームを照射し、感光性材料の露光を行うことができる。   Next, a method for exposing a photosensitive material using a laser beam direct drawing apparatus will be described. When the substrate 1008 is mounted on the substrate moving mechanism 1009, the PC 1002 detects the position of the marker attached to the substrate by a camera (not shown). Next, the PC 1002 generates movement data for moving the substrate movement mechanism 1009 based on the detected marker position data and drawing pattern data input in advance. Thereafter, the PC 1002 controls the amount of light output from the acousto-optic modulator 1006 via the driver 1011, so that the laser beam output from the laser oscillator 1003 is attenuated by the optical system 1005, and then the acousto-optic modulator 1006. Control is performed so that a predetermined amount of light is obtained. On the other hand, the laser beam output from the acousto-optic modulator 1006 has its optical path and beam shape deformed by the optical system 1007 and is condensed by the lens, and then irradiated to the photosensitive material applied on the substrate. Photosensitive material is exposed. At this time, the movement of the substrate moving mechanism 1009 in the X direction and the Y direction is controlled according to the movement data generated by the PC 1002. As a result, the photosensitive material can be exposed by irradiating a predetermined place with a laser beam.

この結果、図１（Ｂ）に示すように、レーザビームが照射された領域に第１のマスク１１１、１１２が形成される。ここでは、感光性材料としてネガ型を用いているため、レーザビームが照射された領域が第１のマスクとなる。レーザ光のエネルギーの一部は、レジストで熱に変換され、レジストの一部を反応するため、レジストマスクの幅は、レーザビームの幅より若干大きくなる。また、短波長のレーザ光のほど、ビーム径を短く集光することが可能であるため、微細な幅のレジストマスクを形成するためには、短波長のレーザビームを照射することが好ましい。   As a result, as shown in FIG. 1B, first masks 111 and 112 are formed in the region irradiated with the laser beam. Here, since the negative type is used as the photosensitive material, the region irradiated with the laser beam becomes the first mask. A part of the energy of the laser beam is converted into heat by the resist and reacts with a part of the resist, so that the width of the resist mask is slightly larger than the width of the laser beam. In addition, the shorter the laser beam, the shorter the beam diameter can be focused. Therefore, it is preferable to irradiate the laser beam with a short wavelength in order to form a resist mask with a fine width.

また、レーザビームの感光性材料表面でのスポット形状は、点状、円形、楕円形、矩形、または線状（厳密には細長い長方形状）となるように光学系で加工される。なお、スポット形状は円形であっても構わないが、線状にした方が、幅が均一なレジストマスクを形成することができる。   Further, the spot shape of the laser beam on the surface of the photosensitive material is processed by an optical system so as to be a dot shape, a circle shape, an ellipse shape, a rectangle shape, or a line shape (strictly, an elongated rectangle shape). Note that the spot shape may be circular, but a linear resist mask having a uniform width can be formed.

また、図５１に示した装置は、基板の表面側からレーザ光を照射して感光性材料を露光する例を示したが、光学系や基板移動機構を適宜変更し、基板の裏面側からレーザ光を照射して露光するレーザビーム直接描画装置としてもよい。   In addition, the apparatus shown in FIG. 51 shows an example in which a photosensitive material is exposed by irradiating laser light from the front surface side of the substrate. A laser beam direct writing apparatus that performs exposure by irradiating light may be used.

なお、ここでは、基板を移動して選択的にレーザビームを照射しているが、これに限定されず、レーザビームをＸ−Ｙ軸方向に移動してレーザビームを照射することができる。この場合、光学系１００７にポリゴンミラーやガルバノミラーを用いることが好ましい。   Note that here, the laser beam is selectively irradiated by moving the substrate; however, the present invention is not limited to this, and the laser beam can be irradiated by moving the laser beam in the X-Y axis direction. In this case, it is preferable to use a polygon mirror or a galvanometer mirror for the optical system 1007.

次に、図１（Ｃ）に示すように、第１のマスクを用いて、第１の導電層１０２をエッチングして、第２の導電層１２１、１２２ａを形成する。第２の導電層１２１は、駆動用のＴＦＴのゲート電極として機能し、第２の導電層１２２ａは、スイッチング用のＴＦＴのゲート電極として機能する。   Next, as illustrated in FIG. 1C, the first conductive layer 102 is etched using the first mask to form second conductive layers 121 and 122a. The second conductive layer 121 functions as a gate electrode of the driving TFT, and the second conductive layer 122a functions as a gate electrode of the switching TFT.

次に、第１のマスクを除去した後、膜厚１０〜２００ｎｍ、好ましくは５０〜１００ｎｍの第１の絶縁膜１２３を形成し、第１の絶縁膜上に膜厚５０〜２５０ｎｍの第１の半導体膜１２４を形成し、第１の半導体膜上に触媒元素を有する層１２５を形成する。   Next, after removing the first mask, a first insulating film 123 having a thickness of 10 to 200 nm, preferably 50 to 100 nm, is formed, and a first insulating film having a thickness of 50 to 250 nm is formed over the first insulating film. A semiconductor film 124 is formed, and a layer 125 containing a catalytic element is formed over the first semiconductor film.

第１の絶縁膜１２３は、ゲート絶縁膜として機能する。第１の絶縁膜１２３は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを適宜用いることができる。更には、第２の導電層１２１、１２２ａを陽極酸化して、第１の絶縁膜の代わりに、陽極酸化膜を形成しても良い。なお、基板側から不純物などの拡散を防止するため、基板側に接する絶縁膜として、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを用い、後に形成される第１の半導体膜との界面特性から、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を第１の半導体膜側に形成して、積層構造の第１の絶縁膜を形成することが望ましい。しかしながら、該構造に限定されず、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等のいずれかを適宜組み合わせて積層構造としてもよい。なお、酸化珪素（ＳｉＯｘ）膜には、水素が含まれている。第１の絶縁膜１２３は、ＣＶＤ法、ＰＶＤ法等の公知の手法により形成する。   The first insulating film 123 functions as a gate insulating film. As the first insulating film 123, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or the like can be used as appropriate. . Further, the second conductive layers 121 and 122a may be anodized to form an anodized film instead of the first insulating film. Note that in order to prevent diffusion of impurities or the like from the substrate side, silicon nitride (SiNx), silicon nitride oxide (SiNxOy) (x> y), or the like is used as an insulating film in contact with the substrate side, and a first formed later From the characteristics of the interface with the semiconductor film, silicon oxide (SiOx), silicon oxynitride (SiOxNy) (x> y) may be formed on the first semiconductor film side to form a first insulating film having a stacked structure. desirable. However, the structure is not limited, and any of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), and the like is used as appropriate. A laminated structure may be combined. Note that the silicon oxide (SiOx) film contains hydrogen. The first insulating film 123 is formed by a known method such as a CVD method or a PVD method.

第１の半導体膜１２４としては、非晶質半導体、非晶質状態と結晶状態とが混在したセミアモルファス半導体（ＳＡＳとも表記する）、非晶質半導体中に０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜で形成する。特に、０．５ｎｍ〜２０ｎｍの結晶を粒観察することができる微結晶状態はいわゆるマイクロクリスタル（μｃ）と呼ばれている。いずれも、シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）等を主成分とする膜厚は半導体膜を用いることができる。   As the first semiconductor film 124, an amorphous semiconductor, a semi-amorphous semiconductor in which an amorphous state and a crystalline state are mixed (also referred to as SAS), and crystal grains of 0.5 nm to 20 nm are formed in the amorphous semiconductor. A film having any state selected from a microcrystalline semiconductor and a crystalline semiconductor that can be observed is formed. In particular, a microcrystalline state in which grains of 0.5 nm to 20 nm can be observed is called a so-called microcrystal (μc). In any case, a semiconductor film can be used for the film thickness mainly composed of silicon, silicon germanium (SiGe), or the like.

なお、後の結晶化で良質な結晶構造を有する半導体膜を得るためには、第１の半導体膜１２４の膜中に含まれる酸素、窒素などの不純物濃度を５×１０18／ｃｍ3（以下、濃度はすべて二次イオン質量分析法（ＳＩＭＳ）にて測定した原子濃度として示す。）以下に低減させておくと良い。これらの不純物は、触媒元素と反応しやすく、後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。 Note that in order to obtain a semiconductor film having a high-quality crystal structure by subsequent crystallization, the impurity concentration of oxygen, nitrogen, or the like contained in the first semiconductor film 124 is set to 5 × 10 18 / cm 3 (hereinafter referred to as “the semiconductor film”). All concentrations are shown as atomic concentrations measured by secondary ion mass spectrometry (SIMS). These impurities are likely to react with the catalytic element, hinder subsequent crystallization, and increase the density of capture centers and recombination centers even after crystallization.

また、第１の絶縁膜と第１の半導体膜とを連続成膜することで、第１の半導体膜中の酸素濃度を低減することが可能である。例えば、シラン及びアンモニアガスを原料としたＣＶＤ法により窒化珪素膜を成膜し、次にアンモニアガスから酸化窒素（Ｎ2Ｏ）に切り替えてＣＶＤ法により酸化珪素膜を成膜して、第１の絶縁膜を形成する。次に、プラズマを発生させずにシランガスのみをチャンバー内に流す。このことにより、チャンバー内の酸素濃度を低減することが可能である。この後、シランガスを原料としてＣＶＤ法により第１の半導体膜を形成することで、酸素濃度の低い第１の半導体膜を形成することが可能となる。 In addition, the oxygen concentration in the first semiconductor film can be reduced by continuously forming the first insulating film and the first semiconductor film. For example, a silicon nitride film is formed by a CVD method using silane and ammonia gas as raw materials, and then a silicon oxide film is formed by a CVD method by switching from ammonia gas to nitrogen oxide (N 2 O). An insulating film is formed. Next, only silane gas is allowed to flow into the chamber without generating plasma. This makes it possible to reduce the oxygen concentration in the chamber. Thereafter, the first semiconductor film having a low oxygen concentration can be formed by forming the first semiconductor film by a CVD method using silane gas as a raw material.

触媒元素を有する層１２５の形成方法としては、ＰＶＤ法、ＣＶＤ法、蒸着法等により第１の半導体膜１２４表面に、触媒元素又は触媒元素の珪化物の薄膜を形成する方法、第１の半導体膜１２４表面に触媒元素を含む溶液を塗布する方法などがある。触媒元素としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等の一つ又は複数を用いて形成することができる。また、イオンドープ法又はイオン注入法により、上記触媒元素を直接半導体膜中に添加しても良い。また、上記触媒元素で形成される電極を用いて、半導体膜表面をプラズマ処理してもよい。ここでは、１〜２００ｐｐｍ、１０〜１５０ｐｐｍのニッケルを含む溶液を塗布する。なお、ここでは触媒元素とは半導体膜の結晶化を促進又は助長させる元素（金属触媒）のことである。   As a method of forming the layer 125 having a catalytic element, a method of forming a thin film of a catalytic element or a silicide of a catalytic element on the surface of the first semiconductor film 124 by a PVD method, a CVD method, a vapor deposition method, or the like, a first semiconductor There is a method of applying a solution containing a catalytic element to the surface of the film 124. As catalyst elements, tungsten (W), molybdenum (Mo), zirconium (Zr), hafnium (Hf), vanadium (V), niobium (Nb), tantalum (Ta), chromium (Cr), cobalt (Co), It can be formed using one or more of nickel (Ni), platinum (Pt), and the like. Further, the catalyst element may be directly added to the semiconductor film by an ion doping method or an ion implantation method. Further, the surface of the semiconductor film may be subjected to plasma treatment using an electrode formed of the above catalytic element. Here, a solution containing 1 to 200 ppm and 10 to 150 ppm of nickel is applied. Here, the catalytic element is an element (metal catalyst) that promotes or promotes crystallization of the semiconductor film.

次に、第１の半導体膜を加熱して、図１（Ｄ）に示すように、第１の結晶性半導体膜１３１を形成する。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。ここでは、脱水素化のための熱処理（４００〜５５０℃、０．５〜２時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で１〜２４時間）を行う。また、ＲＴＡ、ＧＲＴＡにより結晶化を行っても良い。ここで、レーザ光照射を行わず結晶化することで、結晶性のばらつきを低減することが可能であり、後に形成されるＴＦＴの特性のばらつきを抑制することが可能である。また、結晶表面で突起上に結晶成長するリッジ（凸凹部）が形成されにくいため、半導体領域表面が比較的平坦であり、ゲート絶縁膜と介して結晶性半導体膜とゲート電極との間に流れるリーク電流を抑制することが可能である。   Next, the first semiconductor film is heated to form a first crystalline semiconductor film 131 as shown in FIG. In this case, in crystallization, silicide is formed in a portion of the semiconductor film in contact with a metal element that promotes crystallization of the semiconductor, and crystallization proceeds using the silicide as a nucleus. Here, after the heat treatment for dehydrogenation (400 to 550 ° C., 0.5 to 2 hours), the heat treatment for crystallization (550 to 650 ° C. for 1 to 24 hours) is performed. Further, crystallization may be performed by RTA or GRTA. Here, by performing crystallization without laser light irradiation, variation in crystallinity can be reduced, and variation in characteristics of TFTs to be formed later can be suppressed. Further, since a ridge (convex recess) that grows on the protrusion on the crystal surface is difficult to form, the surface of the semiconductor region is relatively flat and flows between the crystalline semiconductor film and the gate electrode through the gate insulating film. Leakage current can be suppressed.

次に、ＴＦＴのチャネル領域となる領域に３族元素（１３族元素、以下、アクセプタ型元素と示す。）、または５族元素（１５族元素、以下、ドナー型元素と示す。）を低濃度に添加するチャネルドープ工程を全面または選択的に行う。このチャネルドープ工程は、ＴＦＴのしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。なお、質量分離を行うイオン注入法を用いてもよい。なお、チャネルドープ工程は、結晶化工程の前に行っても良い。 Next, a group 3 element (Group 13 element, hereinafter referred to as an acceptor type element) or a Group 5 element (Group 15 element, hereinafter referred to as a donor type element) has a low concentration in a region to be a channel region of the TFT. A channel doping process to be added to the entire surface or selectively. This channel doping process is a process for controlling the threshold voltage of the TFT. Here, boron is added by an ion doping method in which diborane (B 2 H 6 ) is plasma-excited without mass separation. Note that an ion implantation method in which mass separation is performed may be used. Note that the channel doping step may be performed before the crystallization step.

次に、第１の結晶性半導体膜１３１上に、ドナー型元素が含まれる膜厚８０〜２５０ｎｍの第２の半導体膜１３２を形成する。ここでは、珪化物気体にリン、ヒ素のようなドナー型元素を有する気体を用いたプラズマＣＶＤ法で成膜する。このような手法により第２の半導体膜を形成することで、第１の結晶性半導体膜と第２の半導体膜との界面が形成される。また、ドナー型元素が含まれる第２の半導体膜１３２としては、第１の半導体膜と同様の半導体膜を形成した後、ドナー型元素をイオンドープ法又はイオン注入法により添加して形成することができる。第２の半導体膜１３２におけるリンの濃度が１×１０19〜３×１０21／ｃｍ3であることが好ましい。 Next, a second semiconductor film 132 with a thickness of 80 to 250 nm containing a donor element is formed over the first crystalline semiconductor film 131. Here, the film is formed by a plasma CVD method using a silicide gas containing a donor-type element such as phosphorus or arsenic. By forming the second semiconductor film by such a method, an interface between the first crystalline semiconductor film and the second semiconductor film is formed. In addition, the second semiconductor film 132 containing a donor-type element is formed by forming a semiconductor film similar to the first semiconductor film and then adding the donor-type element by an ion doping method or an ion implantation method. Can do. The phosphorus concentration in the second semiconductor film 132 is preferably 1 × 10 19 to 3 × 10 21 / cm 3 .

さらには、第２の半導体膜１３２は、上記プラズマＣＶＤ法、又はイオンドープ法、イオン注入法を用いて、第１の結晶性半導体膜１３１に接する側に、低濃度領域（以下、ｎ-領域と示す。）を形成し、その上に高濃度領域（以下、ｎ+領域と示す。）を形成した積層構造としても良い。このとき、ｎ-領域のドナー型元素の濃度を、１×１０17〜３×１０19／ｃｍ3、好ましくは１×１０18〜１×１０19／ｃｍ3とし、ｎ+領域のドナー型元素の濃度を、ｎ-領域のドナー型元素の１０〜１００倍とすることが好ましい。また、ｎ-領域の膜厚は５０〜２００ｎｍとし、ｎ+領域の膜厚は３０〜１００ｎｍ好ましくは４０〜６０ｎｍとすることが好ましい。ここでは、第２の半導体膜１３２として、波線より第１の結晶性半導体膜１３１側の領域をｎ-領域とし、その表面側をｎ+領域と示す。 Further, the second semiconductor film 132 is formed on the side in contact with the first crystalline semiconductor film 131 using the plasma CVD method, the ion doping method, or the ion implantation method (hereinafter referred to as an n − region). May be formed, and a high-concentration region (hereinafter, referred to as an n + region) may be formed thereon. At this time, the concentration of the donor element in the n − region is set to 1 × 10 17 to 3 × 10 19 / cm 3 , preferably 1 × 10 18 to 1 × 10 19 / cm 3, and the donor element in the n + region is used. The concentration of is preferably 10 to 100 times that of the donor element in the n − region. The n − region has a thickness of 50 to 200 nm, and the n + region has a thickness of 30 to 100 nm, preferably 40 to 60 nm. Here, as the second semiconductor film 132, a region closer to the first crystalline semiconductor film 131 than the wavy line is an n − region, and a surface side thereof is an n + region.

このときのドナー型元素が含まれる第２の半導体膜の不純物のプロファイルを図２６に示す。図２６（Ａ）は、第１の結晶性半導体膜１３１上に、プラズマＣＶＤ法によりドナー型元素が含まれる第２の半導体膜１３２ａを形成した時の、ドナー型元素のプロファイル１５０ａを示す。ここでは、第２の半導体膜１３２ａとして、濃度の異なる２つの層を用いて形成している。即ち、第２の半導体膜１３２ａは、表面からｎ+領域１４４ａ及びｎ-領域１４４ｂの界面までは、膜の深さ方向に対して一定の濃度（第１の濃度）のドナー型元素が分布している。また、ｎ+領域１４４ａ及びｎ-領域１４４ｂの界面から、第１の結晶性半導体膜１３１の界面までは、膜の深さ方向に対して一定の濃度（第２の濃度）のドナー型元素が分布している。このとき、第１の濃度は第２の濃度より高い。 FIG. 26 shows an impurity profile of the second semiconductor film containing the donor element at this time. FIG. 26A shows a donor-type element profile 150a when the second semiconductor film 132a containing a donor-type element is formed over the first crystalline semiconductor film 131 by a plasma CVD method. Here, the second semiconductor film 132a is formed using two layers having different concentrations. That is, in the second semiconductor film 132a, a donor-type element having a constant concentration (first concentration) is distributed in the depth direction of the film from the surface to the interface between the n + region 144a and the n − region 144b. ing. Further, from the interface between the n + region 144a and the n − region 144b to the interface of the first crystalline semiconductor film 131, a donor-type element having a constant concentration (second concentration) in the depth direction of the film is present. Distributed. At this time, the first concentration is higher than the second concentration.

一方、図２６（Ｂ）は、第１の結晶性半導体膜１３１上に、非晶質半導体、ＳＡＳ、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にドナー型元素を添加して第２の半導体膜を形成した時の、ドナー型元素のプロファイル１５０ｂを示す。図２６（Ｂ）に示すように、第２の半導体膜１３２ｂの表面付近は、ドナー型元素濃度が比較的高い。この領域をｎ+領域１４４ａと示す。一方、第２の半導体膜１３２ｂは、第１の結晶性半導体膜１３１に近づくにつれ、ドナー型元素濃度が比較的濃度が減少している。ドナー型元素濃度が１×１０17〜３×１０19／ｃｍ3の領域、好ましくは１×１０18〜１×１０19／ｃｍ3の領域をｎ-領域１４４ｂと示す。また、ｎ+領域１４４ａのドナー型元素の濃度は、ｎ-領域のドナー型元素の１０〜１００倍である。 On the other hand, FIG. 26B illustrates a semiconductor film having a state selected from an amorphous semiconductor, a SAS, a microcrystalline semiconductor, and a crystalline semiconductor over the first crystalline semiconductor film 131. A donor-type element profile 150b is shown when a second semiconductor film is formed by adding a donor-type element to the semiconductor film by ion doping or ion implantation. As shown in FIG. 26B, the donor-type element concentration is relatively high in the vicinity of the surface of the second semiconductor film 132b. This region is denoted as n + region 144a. On the other hand, as the second semiconductor film 132b approaches the first crystalline semiconductor film 131, the concentration of the donor-type element is relatively decreased. A region having a donor-type element concentration of 1 × 10 17 to 3 × 10 19 / cm 3 , preferably a region of 1 × 10 18 to 1 × 10 19 / cm 3 is referred to as an n − region 144b. The concentration of the donor-type element in the n + region 144a is 10 to 100 times that of the donor-type element in the n − region.

図２６（Ａ）、（Ｂ）において、ｎ+領域１４４ａは後にソース領域及びドレイン領域として機能し、ｎ-領域１４４ｂはＬＤＤ領域として機能する。なお、ｎ+領域とｎ-領域それぞれの界面は存在せず、相対的なドナー型元素濃度の大小によって変化する。また、図２６に示すようにイオンドープ法又はイオン注入法により形成されたドナー型元素が含まれる第２の半導体膜１３２ｂは、添加条件によって濃度プロファイルを制御することが可能であり、ｎ+領域とｎ-領域の膜厚を適宜制御することが可能である。 In FIGS. 26A and 26B, the n + region 144a later functions as a source region and a drain region, and the n − region 144b functions as an LDD region. Note that there is no interface between the n + region and the n − region, and the interface varies depending on the relative donor element concentration. In addition, as shown in FIG. 26, the concentration profile of the second semiconductor film 132b containing a donor element formed by an ion doping method or an ion implantation method can be controlled depending on the addition conditions, and the n + region And the film thickness of the n − region can be appropriately controlled.

なお、ドナー型元素が含まれる第２の半導体膜１３２、１３２ａ、１３２ｂは、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成される。このため、後に行われるゲッタリング工程で、より触媒元素をゲッタリングすることが可能である。     Note that the second semiconductor films 132, 132 a, and 132 b containing a donor-type element are doped with a rare gas element, typically argon, so that crystal lattice distortion is formed. For this reason, it is possible to getter the catalyst element more in the gettering step performed later.

次に、第１の結晶性半導体膜１３１及び第２の半導体膜１３２を加熱して、図１（Ｅ）の矢印で示すように、第１の結晶性半導体膜１３１に含まれる触媒元素を第２の半導体膜１３２に移動させて、触媒元素をゲッタリングする。この工程により、第１の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下とすることができる。このような膜を第２の結晶性半導体膜１４１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜も同様に結晶化されているため、第３の結晶性半導体膜１４２と示す。なお、本実施の形態においては、ゲッタリング工程と共に、第３の結晶性半導体膜１４２中のドナー型元素の活性化を行っている。 Next, the first crystalline semiconductor film 131 and the second semiconductor film 132 are heated, and the catalyst element contained in the first crystalline semiconductor film 131 is added to the first crystalline semiconductor film 131 as shown by an arrow in FIG. The catalyst element is moved to the second semiconductor film 132 to getter the catalyst element. By this step, the concentration at which the catalytic element in the first crystalline semiconductor film does not affect the device characteristics, that is, the nickel concentration in the film is 1 × 10 18 / cm 3 or less, preferably 1 × 10 17 / cm 3. It can be as follows. Such a film is referred to as a second crystalline semiconductor film 141. Further, since the second semiconductor film to which the catalytic element after gettering has moved is also crystallized in the same manner, it is referred to as a third crystalline semiconductor film 142. Note that in this embodiment, the donor-type element in the third crystalline semiconductor film 142 is activated together with the gettering step.

次に、図１（Ｆ）に示すように、第３の結晶性半導体膜１４２上に第２のマスク１４３を形成し、該第２のマスクを用いて第３の結晶性半導体膜１４２及び第２の結晶性半導体膜１４１をエッチングして、図２（Ａ）に示すような第１の半導体領域１５２及び第２の半導体領域１５１を形成する。   Next, as illustrated in FIG. 1F, a second mask 143 is formed over the third crystalline semiconductor film 142, and the third crystalline semiconductor film 142 and the second crystalline semiconductor film 142 are formed using the second mask. The second crystalline semiconductor film 141 is etched to form a first semiconductor region 152 and a second semiconductor region 151 as shown in FIG.

第２のマスク１４３は、液滴吐出法、印刷法等により、有機樹脂を所定の領域に形成する。また、第１のマスクのように、感光性材料を塗布した後、レーザ光を感光性材料に照射して露光した後、現像して形成することができる。該手法により第２のマスクを形成することで、後に形成される半導体領域の面積を縮小することが可能であり、半導体素子の高集積化や透過型表示装置の開口率を高めることが可能である。   The second mask 143 forms an organic resin in a predetermined region by a droplet discharge method, a printing method, or the like. Further, as in the first mask, after the photosensitive material is applied, the photosensitive material is irradiated with a laser beam to be exposed and then developed. By forming the second mask by this method, the area of a semiconductor region to be formed later can be reduced, so that the integration of semiconductor elements and the aperture ratio of a transmissive display device can be increased. is there.

なお、以下の実施の形態及び実施例のマスク形成工程において、半導体膜又は半導体領域上に感光性材料を塗布する前には、半導体膜又は半導体領域表面に、膜厚が数ｎｍ程度の絶縁膜を形成することが好ましい。この工程により半導体膜又は半導体領域と感光性材料とが直接接触すること回避することが可能であり、不純物が半導体膜中に侵入するのを防止できる。なお、絶縁膜の形成方法としては、オゾン水等の酸化力のある溶液を塗布する方法、酸素プラズマ、オゾンプラズマを照射する方法等が挙げられる。   In the mask formation process of the following embodiments and examples, an insulating film having a thickness of about several nanometers is formed on the surface of the semiconductor film or semiconductor region before applying the photosensitive material on the semiconductor film or semiconductor region. Is preferably formed. By this step, it is possible to avoid direct contact between the semiconductor film or the semiconductor region and the photosensitive material, and impurities can be prevented from entering the semiconductor film. Note that examples of a method for forming the insulating film include a method of applying an oxidizing solution such as ozone water, a method of irradiating oxygen plasma, ozone plasma, and the like.

第３の結晶性半導体膜及び第２の結晶性半導体膜は、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4もしくはＣＣｌ4などを代表とする塩素系ガス、ＣＦ4、ＳＦ6、ＮＦ3、ＣＨＦ3などを代表とするフッ素系ガス、あるいはＯ2を用いてエッチングすることができる。第３の結晶性半導体膜をエッチングして、第１の半導体領域１５２を形成し、第２の結晶性半導体膜をエッチングして第２の半導体領域１５１を形成する。 The third crystalline semiconductor film and the second crystalline semiconductor film are made of chlorine-based gas such as Cl 2 , BCl 3 , SiCl 4, or CCl 4 , CF 4 , SF 6 , NF 3 , CHF 3, etc. Etching can be performed using a representative fluorine-based gas or O 2 . The third crystalline semiconductor film is etched to form the first semiconductor region 152, and the second crystalline semiconductor film is etched to form the second semiconductor region 151.

次に、第２のマスクを除去した後、膜厚５００〜１５００ｎｍ、好ましくは５００〜１０００ｎｍの第３の導電層を成膜する。次に、第３の導電層上に感光性材料を塗布又は吐出し、レーザビーム直接描画装置を用いて感光性材料にレーザ光を照射し露光した後、現像して、図２（Ｂ）に示すような第３のマスク１６１を形成する。ここでは、感光性材料として、ポジ型感光性材料を用いる。   Next, after removing the second mask, a third conductive layer having a thickness of 500 to 1500 nm, preferably 500 to 1000 nm is formed. Next, a photosensitive material is applied or discharged onto the third conductive layer, and the photosensitive material is irradiated with a laser beam using a laser beam direct drawing apparatus, exposed, and then developed, as shown in FIG. A third mask 161 as shown is formed. Here, a positive photosensitive material is used as the photosensitive material.

第３の導電層１５３の材料としては、導電体を溶媒に溶解又は分散させた組成物を用いる。導電体としては、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｚｒ、Ｂａ等の金属、ハロゲン化銀の微粒子等、又は分散性ナノ粒子を用いることができる。また、これらの材料からなる導電層を積層して第３の導電層を形成することができる。第３の導電層は配線として機能する。配線抵抗を低下させるため、低抵抗材料を用いることが好ましい。   As a material for the third conductive layer 153, a composition in which a conductor is dissolved or dispersed in a solvent is used. As conductors, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr, Ba and other metals, halogenated Silver fine particles or the like, or dispersible nanoparticles can be used. In addition, a third conductive layer can be formed by stacking conductive layers formed of these materials. The third conductive layer functions as a wiring. In order to reduce the wiring resistance, it is preferable to use a low resistance material.

なお、吐出口から吐出する組成物は、比抵抗値を考慮して、金、銀、銅のいずれかの材料を溶媒に溶解又は分散させたものを用いることが好ましい。より好ましくは、低抵抗且つ安価な銀又は銅を用いるとよい。但し、銅を用いる場合には、不純物対策のため、第３の導電層１５３を形成する前にバリア膜を設けるとよい。溶媒は、酢酸ブチル、酢酸エチル等のエステル類、イソプロピルアルコール、エチルアルコール等のアルコール類、メチルエチルケトン、アセトン等の有機溶剤等を用いればよい。   In addition, it is preferable to use what dissolved or disperse | distributed the material of either gold | metal | money, silver, and copper in the solvent considering the specific resistance value as the composition discharged from a discharge outlet. More preferably, low resistance and inexpensive silver or copper may be used. However, when copper is used, a barrier film may be provided before the third conductive layer 153 is formed as a countermeasure against impurities. As the solvent, esters such as butyl acetate and ethyl acetate, alcohols such as isopropyl alcohol and ethyl alcohol, organic solvents such as methyl ethyl ketone and acetone may be used.

ここで、銅を配線として用いる場合のバリア膜としては、窒化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化チタン、窒化タンタルなど窒素を含む絶縁性又は導電性の物質を用いると良く、これらを液滴吐出法で形成しても良い。   Here, an insulating or conductive substance containing nitrogen such as silicon nitride, silicon oxynitride, aluminum nitride, titanium nitride, or tantalum nitride is preferably used as a barrier film in the case of using copper as a wiring. It may be formed by a discharge method.

なお、液滴吐出法に用いる組成物の粘度は５〜２０ｍＰａ・ｓが好適であり、これは、乾燥が起こることを防止し、吐出口から組成物を円滑に吐出できるようにするためである。また、表面張力は４０ｍＮ／ｍ以下が好ましい。なお、用いる溶媒や用途に合わせて、組成物の粘度等は適宜調整するとよい。銀を溶媒に溶解又は分散させた組成物の粘度は５〜２０ｍＰａ・ｓ、金を溶媒に溶解又は分散させた組成物の粘度は１０〜２０ｍＰａ・ｓである。   The viscosity of the composition used for the droplet discharge method is preferably 5 to 20 mPa · s, which is to prevent the drying from occurring and to smoothly discharge the composition from the discharge port. . The surface tension is preferably 40 mN / m or less. Note that the viscosity of the composition may be appropriately adjusted according to the solvent to be used and the application. The viscosity of the composition in which silver is dissolved or dispersed in the solvent is 5 to 20 mPa · s, and the viscosity of the composition in which gold is dissolved or dispersed in the solvent is 10 to 20 mPa · s.

組成物を吐出する工程は、減圧下で行っても良い。これは、組成物を吐出して被処理物に着弾するまでの間に、該組成物の溶媒が揮発し、後の乾燥と焼成の工程を省略又は短くすることができるためである。組成物の吐出後は、溶媒の材料により、常圧下又は減圧下で、レーザ光の照射や瞬間熱アニール、加熱炉等により、乾燥と焼成の一方又は両方の工程を行う。乾燥と焼成の工程は、両工程とも加熱処理の工程であるが、例えば、乾燥は１００度で３分間、焼成は２００〜３５０度で１５分間〜１２０分間で行うもので、その目的、温度と時間が異なるものである。乾燥と焼成の工程を良好に行うためには、基板を加熱しておいてもよく、そのときの温度は、基板等の材質に依存するが、１００〜８００度（好ましくは２００〜３５０度）とする。本工程により、溶液中の溶媒を揮発し、周囲の樹脂が硬化収縮することで、導電体の融合と融着を加速する。雰囲気は、酸素雰囲気、窒素雰囲気又は空気で行う。但し、金属元素を分解又は分散している溶媒が除去されやすい酸素雰囲気下で行うことが好適である。   The step of discharging the composition may be performed under reduced pressure. This is because the solvent of the composition volatilizes before the composition is discharged and landed on the object to be processed, and the subsequent drying and firing steps can be omitted or shortened. After the composition is discharged, one or both of drying and baking processes are performed by laser light irradiation, rapid thermal annealing, a heating furnace, or the like under normal pressure or reduced pressure depending on the solvent material. The drying and firing steps are both heat treatment steps. For example, the drying is performed at 100 degrees for 3 minutes, and the firing is performed at 200 to 350 degrees for 15 minutes to 120 minutes. Time is different. In order to satisfactorily perform the drying and firing steps, the substrate may be heated, and the temperature at that time depends on the material of the substrate or the like, but is 100 to 800 degrees (preferably 200 to 350 degrees). And By this step, the solvent in the solution is volatilized, and the surrounding resin is cured and contracted to accelerate the fusion and fusion of the conductors. The atmosphere is an oxygen atmosphere, a nitrogen atmosphere or air. However, it is preferable to perform in an oxygen atmosphere in which the solvent in which the metal element is decomposed or dispersed is easily removed.

レーザ光の照射は、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ等が挙げられ、後者の固体レーザとしては、Ｃｒ、Ｎｄ等がドーピングされたＹＡＧ、ＹＶＯ4等の結晶を使ったレーザ等が挙げられる。なお、レーザ光の吸収率の関係から、連続発振のレーザを用いることが好ましい。また、パルス発振と連続発振を組み合わせた所謂ハイブリッドのレーザ照射方法を用いてもよい。但し、基板の耐熱性に依っては、レーザ光の照射による加熱処理は、数マイクロ秒から数十秒の間で瞬間に行うとよい。瞬間熱アニール（ＲＴＡ）は、不活性ガスの雰囲気下で、紫外光乃至赤外光を照射する赤外ランプやハロゲンランプなどを用いて、急激に温度を上昇させ、数マイクロ秒から数分の間で瞬間的に熱を加えて行う。この処理は瞬間的に行うために、実質的に最表面の薄膜のみを加熱することができ、下層の膜には影響を与えないという利点がある。 For the laser light irradiation, a continuous wave or pulsed gas laser or solid-state laser may be used. Examples of the former gas laser include an excimer laser and a YAG laser, and examples of the latter solid-state laser include a laser using a crystal such as YAG or YVO 4 doped with Cr, Nd, or the like. Note that it is preferable to use a continuous wave laser because of the absorption rate of the laser light. In addition, a so-called hybrid laser irradiation method combining pulse oscillation and continuous oscillation may be used. However, depending on the heat resistance of the substrate, the heat treatment by laser light irradiation may be performed instantaneously within a few microseconds to several tens of seconds. Instantaneous thermal annealing (RTA) uses an infrared lamp or a halogen lamp that emits ultraviolet light or infrared light in an inert gas atmosphere to rapidly increase the temperature from several microseconds to several minutes. This is done by applying heat instantaneously. Since this treatment is performed instantaneously, there is an advantage that only the outermost thin film can be heated substantially without affecting the lower layer film.

ここでは、Ａｇを含む組成物（以下「Ａｇペースト」という。）を選択的に吐出し、上記に示すようなレーザビーム照射又は熱処理による乾燥及び焼成を適宜行い膜厚６００〜８００ｎｍの第３の導電層を形成する。このとき導電層は、導電体である微粒子が３次元に不規則に重なり合って形成されている。即ち、３次元凝集体粒子で構成されている。このため、表面は微細な凹凸を有する。また、導電層の熱及びその加熱時間により、微粒子が焼成され、粒子の粒径が増大するため、導電層の表面の高低差が大きい層となる。     Here, a composition containing Ag (hereinafter referred to as “Ag paste”) is selectively ejected, and drying and firing by laser beam irradiation or heat treatment as described above are performed as appropriate to form a third film having a thickness of 600 to 800 nm. A conductive layer is formed. At this time, the conductive layer is formed by irregularly overlapping fine particles, which are conductors, three-dimensionally. That is, it is composed of three-dimensional aggregate particles. For this reason, the surface has fine unevenness. Further, the fine particles are fired by the heat of the conductive layer and the heating time thereof, and the particle size of the particles increases, so that the conductive layer has a large surface height difference.

なお、微粒子が溶融した領域は、多結晶構造となる場合もある。 The region where the fine particles are melted may have a polycrystalline structure.

なお、この焼成をＯ2雰囲気中で行うと、Ａｇペースト内に含まれているバインダ（熱硬化性樹脂）などの有機物が分解され、有機物をほとんど含まないＡｇ膜を得ることができる。また、プレス機等を用いて膜表面を平滑にすることができる。 Incidentally, the sintering is performed in an O 2 atmosphere, organic substances such as binders contained in the Ag paste (thermosetting resin) is decomposed, it is possible to obtain a Ag film containing little organic matter. Further, the film surface can be smoothed using a press machine or the like.

なお、以下実施の形態及び実施例の導電膜形成工程において、感光性樹脂の塗布又は吐出工程時に半導体膜表面に絶縁膜を形成した場合は、コンタクト抵抗を下げるため、導電膜を成膜する前に該絶縁膜をエッチングすることが好ましい。   In the conductive film formation process of the following embodiments and examples, when an insulating film is formed on the surface of the semiconductor film during the photosensitive resin coating or discharging process, the conductive film is formed before the conductive film is formed in order to reduce the contact resistance. It is preferable to etch the insulating film.

次に、第３のマスク１６１を用いて第３の導電層を所望の形状にエッチングして、第４の導電層１６２、１６３、図３（Ｂ）及び（Ｃ）に示す第４の導電層１６７、１６９を形成する。第４の導電層１６２は電源線及び容量配線として機能し第４の導電層１６３は、駆動用のＴＦＴのソース電極又はドレイン電極として機能する。また、図３（Ｃ）に示す、第４の導電層１６７はソース配線として機能し、第４の導電層１６９はスイッチング用のＴＦＴのソース電極又はドレイン電極として機能する。このとき、第３の導電層を分断して、各配線及び各電極を形成すると共に、ソース配線又はドレイン配線の幅が細くなるようにエッチングすることで、後に形成される透過型表示装置の開口率を高めることが可能である。   Next, the third conductive layer is etched into a desired shape using the third mask 161, so that the fourth conductive layers 162 and 163 and the fourth conductive layer shown in FIGS. 167 and 169 are formed. The fourth conductive layer 162 functions as a power supply line and a capacitor wiring, and the fourth conductive layer 163 functions as a source electrode or a drain electrode of a driving TFT. In addition, the fourth conductive layer 167 illustrated in FIG. 3C functions as a source wiring, and the fourth conductive layer 169 functions as a source electrode or a drain electrode of a switching TFT. At this time, the third conductive layer is divided to form each wiring and each electrode, and etching is performed so that the width of the source wiring or the drain wiring is narrowed. It is possible to increase the rate.

次に、第３のマスク１６１を用いて、第１の半導体領域１５２の露出部をエッチングして、ソース領域及びドレイン領域として機能する第３の半導体領域１６４、１６５を形成する。このとき、第２の半導体領域１５１の一部がオーバーエッチングされても良い。このときのオーバーエッチングされた第２の半導体領域を第４の半導体領域１６６と示す。第４の半導体領域１６６は、駆動用のＴＦＴのチャネル形成領域として機能する。また、同様の工程により、図３（Ｂ）に示すスイッチング用のＴＦＴのチャネル形成領域として機能する第４の半導体領域１６８も形成する。     Next, the exposed portion of the first semiconductor region 152 is etched using the third mask 161 to form third semiconductor regions 164 and 165 that function as a source region and a drain region. At this time, part of the second semiconductor region 151 may be over-etched. The over-etched second semiconductor region at this time is referred to as a fourth semiconductor region 166. The fourth semiconductor region 166 functions as a channel formation region of the driving TFT. In addition, through a similar process, a fourth semiconductor region 168 functioning as a channel formation region of the switching TFT illustrated in FIG. 3B is also formed.

次に、第３のマスクを除去した後、図２（Ｃ）に示すように、第４の導電層１６２、１６３及び第４の半導体領域１６６表面上に、パッシベーション膜として機能する膜厚１００〜３００ｎｍの第２の絶縁膜１７１を成膜することが好ましい。パッシベーション膜は、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素（ＣＮ）、その他の絶縁性材料を用いて形成することができる。なお、パッシベーション膜は単層でも積層構造でもよい。ここでは、第４の半導体領域１６６との界面特性から酸化珪素、又は酸化窒化珪素を形成し、その上に窒化珪素膜、又は窒化酸化珪素膜を成膜することが好ましい。   Next, after removing the third mask, as shown in FIG. 2C, a film thickness of 100 to 100 which functions as a passivation film is formed on the surfaces of the fourth conductive layers 162 and 163 and the fourth semiconductor region 166. A second insulating film 171 with a thickness of 300 nm is preferably formed. The passivation film is formed using a thin film formation method such as plasma CVD or sputtering, and silicon nitride, silicon oxide, silicon nitride oxide, silicon oxynitride, aluminum oxynitride, or aluminum oxide, diamond-like carbon (DLC), nitrogen-containing carbon (CN) and other insulating materials can be used. Note that the passivation film may be a single layer or a laminated structure. Here, it is preferable to form silicon oxide or silicon oxynitride from the characteristics of the interface with the fourth semiconductor region 166 and to form a silicon nitride film or a silicon nitride oxide film thereon.

この後、第４の半導体領域を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、第３の絶縁膜に水素を含む絶縁膜を形成することが好ましい。   Thereafter, the fourth semiconductor region is preferably hydrogenated by heating in a hydrogen atmosphere or a nitrogen atmosphere. Note that in the case of heating in a nitrogen atmosphere, an insulating film containing hydrogen is preferably formed as the third insulating film.

以上の工程により、結晶性半導体膜を有する逆スタガ型のＴＦＴを形成することができる。   Through the above steps, an inverted staggered TFT having a crystalline semiconductor film can be formed.

次に、第２の絶縁膜１７１上に、膜厚５００〜１５００ｎｍの第３の絶縁膜１７２を形成する。第３の絶縁膜としては、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサンポリマー、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表される珪素に結合する水素がメチルやフェニルのような有機基によって置換された有機シロキサンポリマー系の絶縁材料を用いることができる。形成方法としては、ＣＶＤ法、塗布法、印刷法等公知の手法を用いて形成する。なお、塗布法で形成することにより、第４の絶縁層の表面を平坦化することが可能である。ここでは、塗布法によりアクリル樹脂を塗布し焼成して、第４の絶縁膜を形成する。   Next, a third insulating film 172 having a thickness of 500 to 1500 nm is formed over the second insulating film 171. As the third insulating film, silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, aluminum nitride, aluminum oxynitride and other inorganic insulating materials, acrylic acid, methacrylic acid and derivatives thereof, or polyimide (polyimide) Si—O— among compounds consisting of silicon, oxygen, and hydrogen formed from a heat-resistant polymer such as aromatic polyamide, polybenzimidazole, or a siloxane polymer-based material typified by silica glass. Inorganic siloxane polymer containing Si bond, alkylsiloxane polymer, alkylsilsesquioxane polymer, hydrogenated silsesquioxane polymer, hydrogen bonded to silicon represented by hydrogenated alkylsilsesquioxane polymer is methyl or phenyl. It may be an organic siloxane polymer based insulating material which is substituted by an organic group such as. As a forming method, a known method such as a CVD method, a coating method, or a printing method is used. Note that the surface of the fourth insulating layer can be planarized by the application method. Here, the fourth insulating film is formed by applying and baking an acrylic resin by a coating method.

なお、後に形成される第６の導電層１７５と第４の導電層１６２、１６３との間に寄生容量が生じない程度の膜厚を有する場合、第３の絶縁膜１７２は必ずしも必要ではない。   Note that the third insulating film 172 is not necessarily required in the case where the thickness is such that parasitic capacitance is not generated between the sixth conductive layer 175 and the fourth conductive layers 162 and 163 to be formed later.

次に、第３の絶縁膜１７２上に第４のマスク（図示しない。）を形成した後、第３の絶縁膜１７２及び第２の絶縁膜１７１の一部をエッチングして、スイッチング用のＴＦＴのゲート電極として機能する第２の導電層１２２ａを露出する。次に、第４のマスクを除去した後、膜厚５００〜１５００ｎｍ、好ましくは５００〜１０００ｎｍの第５の導電層１７３を形成する。第５の導電層１７３は、ゲート配線として機能する。     Next, after a fourth mask (not shown) is formed over the third insulating film 172, the third insulating film 172 and a part of the second insulating film 171 are etched to form a switching TFT. The second conductive layer 122a that functions as the gate electrode of the first electrode is exposed. Next, after removing the fourth mask, a fifth conductive layer 173 having a thickness of 500 to 1500 nm, preferably 500 to 1000 nm is formed. The fifth conductive layer 173 functions as a gate wiring.

第４のマスクは、第２のマスク１４３と同様の手法及び材料を適宜用いることが可能である。第５の導電層１７３の材料及び形成方法は、第３の導電層１５３と同様の材料及び形成方法を適宜選択すればよい。なお、配線抵抗を抑制するため、低抵抗材料を用いることが好ましい。また、第５の導電層１７３を、第１の導電層のようにレーザビーム直接描画装置を用いて形成したマスクによりエッチングして、線幅を細くしても良い。この工程により、画素内に占める配線面積を低減することが可能であり、透過型表示装置において開口率を向上させることが可能である。ここでは、Ａｇペーストを吐出し、乾燥焼成させて第５の導電層を形成する。   For the fourth mask, a method and a material similar to those of the second mask 143 can be used as appropriate. As a material and a formation method of the fifth conductive layer 173, a material and a formation method similar to those of the third conductive layer 153 may be selected as appropriate. In order to suppress wiring resistance, it is preferable to use a low resistance material. Alternatively, the line width may be reduced by etching the fifth conductive layer 173 with a mask formed using a laser beam direct writing apparatus like the first conductive layer. Through this step, the wiring area in the pixel can be reduced, and the aperture ratio can be improved in the transmissive display device. Here, the fifth conductive layer is formed by discharging an Ag paste and drying and baking it.

以上の工程により、図３（Ａ）及び図３（Ｃ）に示すような、第２の導電層１２１、ゲート絶縁膜として機能する第１の絶縁膜１２３、チャネル形成領域として機能する第４の半導体領域１６６、ソース領域又はドレイン領域として機能する第３の半導体領域１６４、１６５、電源線として機能する第４の導電層１６２、及びソース電極又はドレイン電極として機能する第４の導電層１６３を有する駆動用のＴＦＴ１９１を形成することができる。     Through the above steps, as shown in FIGS. 3A and 3C, the second conductive layer 121, the first insulating film 123 functioning as a gate insulating film, and the fourth function functioning as a channel formation region are formed. The semiconductor region 166 includes third semiconductor regions 164 and 165 that function as a source region or a drain region, a fourth conductive layer 162 that functions as a power supply line, and a fourth conductive layer 163 that functions as a source electrode or a drain electrode. A driving TFT 191 can be formed.

また、図３（Ｂ）及び図３（Ｃ）に示すような、第２の導電層１２２ａ、ゲート絶縁膜として機能する第１の絶縁膜１２３、チャネル形成領域として機能する第４の半導体領域１６８、ソース領域又はドレイン領域として機能する第３の半導体領域、ソース配線として機能する第４の導電層１６７、及びソース電極又はドレイン電極として機能する第４の導電層１６９を有するスイッチング用のＴＦＴ１９２を形成する。   In addition, as shown in FIGS. 3B and 3C, the second conductive layer 122a, the first insulating film 123 functioning as a gate insulating film, and the fourth semiconductor region 168 functioning as a channel formation region. , A switching TFT 192 including a third semiconductor region functioning as a source region or a drain region, a fourth conductive layer 167 functioning as a source wiring, and a fourth conductive layer 169 functioning as a source electrode or a drain electrode is formed. To do.

なお、図３に示すように、スイッチング用のＴＦＴ１９２のソース電極又はドレイン電極として機能する第２の導電層１６９は、駆動用のＴＦＴ１９１のゲート電極として機能する第２の導電層１２１と接続している。また、スイッチング用のＴＦＴ１９２のゲート電極として機能する第２の導電層１２２ａは、ゲート配線機能する第５の導電層１７３と接続している。   Note that as shown in FIG. 3, the second conductive layer 169 functioning as the source electrode or the drain electrode of the switching TFT 192 is connected to the second conductive layer 121 functioning as the gate electrode of the driving TFT 191. Yes. The second conductive layer 122a functioning as the gate electrode of the switching TFT 192 is connected to the fifth conductive layer 173 functioning as a gate wiring.

次に、第５の導電層１７３及び第３の絶縁膜１７２上に第４の絶縁膜１７４を形成する。第４の絶縁膜１７４としては、第３の絶縁膜１７２と同様の材料を適宜用いることが可能である。   Next, a fourth insulating film 174 is formed over the fifth conductive layer 173 and the third insulating film 172. As the fourth insulating film 174, a material similar to that of the third insulating film 172 can be used as appropriate.

次に、第４の絶縁膜１７４上に第５のマスク（図示しない。）を形成した後、第４の絶縁膜１７４、第３の絶縁膜１７２及び第２の絶縁膜１７１の一部をエッチングして、第４の導電層１６３の一部を露出する。次に、第５のマスクを除去した後、画素電極として機能する膜厚１００〜２００ｎｍの第６の導電層１７５を形成する。第５のマスクは、第２のマスク１４３と同様の手法及び材料を適宜用いることが可能である。   Next, after a fifth mask (not shown) is formed over the fourth insulating film 174, the fourth insulating film 174, the third insulating film 172, and a part of the second insulating film 171 are etched. Then, a part of the fourth conductive layer 163 is exposed. Next, after removing the fifth mask, a sixth conductive layer 175 having a thickness of 100 to 200 nm which functions as a pixel electrode is formed. As the fifth mask, a method and a material similar to those of the second mask 143 can be used as appropriate.

第６の導電層１７５の形成方法としては、液滴吐出法、スパッタリング法、蒸着法、ＣＶＤ法、塗布法等を適宜用いる。液滴吐出法を用いることで、選択的に第６の導電層を形成することが可能である。また、スパッタリング法、蒸着法、ＣＶＤ法、塗布法等を用いた場合、第２の導電層と同様にマスクを形成した後、該マスクを用いて導電膜をエッチングして第６の導電層を形成する。   As a method for forming the sixth conductive layer 175, a droplet discharge method, a sputtering method, a vapor deposition method, a CVD method, a coating method, or the like is appropriately used. By using a droplet discharge method, the sixth conductive layer can be selectively formed. Further, when a sputtering method, a vapor deposition method, a CVD method, a coating method, or the like is used, after forming a mask in the same manner as the second conductive layer, the conductive film is etched using the mask to form a sixth conductive layer. Form.

なお、ここでは第５の導電層１７３としてはゲート配線として機能する導電層を形成し、第６の導電層１７５としては第１の画素電極として機能する導電層を形成したが、これに限定されない。画素電極として機能する導電層を形成した後、ゲート配線として機能する導電層を形成してもよい。   Note that although a conductive layer functioning as a gate wiring is formed as the fifth conductive layer 173 and a conductive layer functioning as the first pixel electrode is formed as the sixth conductive layer 175 here, the invention is not limited to this. . After forming a conductive layer functioning as a pixel electrode, a conductive layer functioning as a gate wiring may be formed.

以上の工程により、アクティブマトリクス基板を形成することが可能である。   Through the above steps, an active matrix substrate can be formed.

次に、図２（Ｄ）に示すように、第６の導電層１７５及び第４の絶縁膜１７４上に第５の絶縁層１８１を形成する。第５の絶縁層１８１は、第６の導電層１７５の端部を囲む隔壁層（土手やバンクとも呼ばれる）として機能する。第５の絶縁層１８１としては、有機材料からなるが、感光性と非感光性のどちらを用いてもよい。但し、感光性の材料を用いると、その側壁は曲率半径が連続的に変化する形状となり、後に形成する発光物質を含む層が段切れすることなく、形成することができる。特に、ネガ型の感光性の材料を用いると、第６の絶縁層１８１の上端部に第１の曲率半径を有する曲面、第５の絶縁層１８１の下端部に第２の曲率半径を有する曲面が設けられる。第１及び第２の曲率半径は０．２〜３μｍ、第５の絶縁層１８１の断面における傾斜角度は３５度以上とすることが好ましい。また、ポジ型の感光性の材料を用いると、第５の絶縁層１８１の上端部のみに曲率半径を有する曲面が設けられる。図示する断面構造では、ネガ型の感光性材料を用いたときの場合を示している。   Next, as illustrated in FIG. 2D, a fifth insulating layer 181 is formed over the sixth conductive layer 175 and the fourth insulating film 174. The fifth insulating layer 181 functions as a partition layer (also referred to as a bank or a bank) surrounding the end portion of the sixth conductive layer 175. The fifth insulating layer 181 is made of an organic material, but may be either photosensitive or non-photosensitive. However, when a photosensitive material is used, the side wall has a shape in which the radius of curvature continuously changes, and a layer containing a light-emitting substance to be formed later can be formed without being cut off. In particular, when a negative photosensitive material is used, a curved surface having a first radius of curvature at the upper end of the sixth insulating layer 181 and a curved surface having a second radius of curvature at the lower end of the fifth insulating layer 181. Is provided. The first and second radii of curvature are preferably 0.2 to 3 μm, and the inclination angle in the cross section of the fifth insulating layer 181 is preferably 35 degrees or more. When a positive photosensitive material is used, a curved surface having a radius of curvature is provided only at the upper end portion of the fifth insulating layer 181. The cross-sectional structure shown in the figure shows a case where a negative photosensitive material is used.

次に、第６の導電層１７５及び第５の絶縁層１８１上に発光物質を含む層１８２及び第７の導電層１８３を形成する。第７の導電層１８３は、第２の画素電極として機能する。第１の画素電極として機能する第６の導電層１７５及び第２の画素電極として機能する第７の導電層１８３は、仕事関数を考慮して材料を選択する必要がある。但し第１の画素電極及び第２の画素電極は、画素構成によりいずれも陽極、又は陰極となりうる。駆動用のＴＦＴの極性がｐチャネル型である場合、第１の画素電極を陽極、第２の画素電極を陰極とするとよい。また、駆動用のＴＦＴの極性がｎチャネル型である場合、第１の画素電極を陰極、第２の画素電極を陽極とすると好ましい。   Next, a layer 182 containing a light-emitting substance and a seventh conductive layer 183 are formed over the sixth conductive layer 175 and the fifth insulating layer 181. The seventh conductive layer 183 functions as a second pixel electrode. The materials of the sixth conductive layer 175 functioning as the first pixel electrode and the seventh conductive layer 183 functioning as the second pixel electrode need to be selected in consideration of the work function. However, each of the first pixel electrode and the second pixel electrode can be an anode or a cathode depending on the pixel configuration. When the polarity of the driving TFT is a p-channel type, the first pixel electrode may be an anode and the second pixel electrode may be a cathode. In the case where the polarity of the driving TFT is an n-channel type, it is preferable that the first pixel electrode be a cathode and the second pixel electrode be an anode.

陽極の材料としては、仕事関数の大きい導電性材料を用いることが好ましい。陽極側を光の取り出し方向とするのであれば、透明導電材料（インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ2））、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）等を用いればよい。また、陽極側を遮光性とするのであれば、ＴｉＮ、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｌ等の単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。あるいは、上記の遮光性を有する膜の上に上述した透明導電性材料を積層する方法でもよい。 As an anode material, it is preferable to use a conductive material having a large work function. If the anode side is the light extraction direction, a transparent conductive material (indium tin oxide (ITO), indium tin oxide containing silicon oxide, zinc oxide (ZnO), tin oxide (SnO 2 )), indium oxide Zinc (IZO), zinc oxide added with gallium (GZO), or the like may be used. In addition, if the anode side is made light-shielding, a laminate of titanium nitride and a film mainly composed of aluminum in addition to a single layer film such as TiN, ZrN, Ti, W, Ni, Pt, Cr, Al, A three-layer structure of a titanium nitride film, a film containing aluminum as its main component, and a titanium nitride film can be used. Or the method of laminating | stacking the transparent conductive material mentioned above on the film | membrane which has said light-shielding property may be sufficient.

また、陰極の材料としては、仕事関数の小さい導電性材料を用いることが好ましく、具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属を用いて形成することもできる。また、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、タンタル（Ｔａ）などの金属材料、又は該金属材料と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、若しくは１〜２０％のニッケルを含むアルミニウムを用いて形成することもできる。     Moreover, it is preferable to use a conductive material having a small work function as the material of the cathode. Specifically, alkaline metals such as Li and Cs, alkaline earth metals such as Mg, Ca, and Sr, and these are used. In addition to alloys including Mg (Ag, Al: Li, etc.), rare earth metals such as Yb and Er can also be used. Further, a metal material such as Au (gold), Cu (copper), W (tungsten), Al (aluminum), Ti (titanium), and tantalum (Ta), or a concentration less than the stoichiometric composition ratio with the metal material. It is also possible to use a metal material containing nitrogen, or titanium nitride (TiN), tantalum nitride (TaN), or aluminum containing 1 to 20% nickel which is a nitride of the metal.

また、陰極側を光の取り出し方向とする場合は、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属を含む超薄膜と、透明導電膜（透明導電材料（インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ2））、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）等）との積層構造を用いればよい。あるいは、アルカリ金属またはアルカリ土類金属と電子輸送材料を共蒸着した電子注入層を形成し、その上に透明導電膜を積層してもよい。 When the cathode side is the light extraction direction, an ultrathin film containing an alkali metal such as Li or Cs and an alkaline earth metal such as Mg, Ca, or Sr, a transparent conductive film (transparent conductive material (indium tin Oxide (ITO), indium tin oxide containing silicon oxide (ITO), zinc oxide (ZnO), tin oxide (SnO 2 )), indium zinc oxide (IZO), zinc oxide added with gallium (GZO), etc.) A stacked structure may be used. Alternatively, an electron injection layer in which an alkali metal or alkaline earth metal and an electron transport material are co-evaporated may be formed, and a transparent conductive film may be stacked thereon.

なお、第６の導電層１７５または第７の導電層１８３として用いることが可能な、酸化珪素を含むＩＴＯは、通電、或いは熱処理によって結晶化しにくく表面の平坦性が高い材料である。   Note that ITO containing silicon oxide, which can be used as the sixth conductive layer 175 or the seventh conductive layer 183, is a material that is difficult to crystallize by energization or heat treatment and has high surface flatness.

ここでは、駆動用のＴＦＴとしてｎチャネル型のＴＦＴを用いているため、第６の導電層１７５は、窒化タンタル（ＴａＮ）からなる下層と、酸化珪素を含むＩＴＯからなる上層との積層構造で形成する。また、第７の導電層１８３酸化珪素を含むＩＴＯで形成する。   Here, since the n-channel TFT is used as the driving TFT, the sixth conductive layer 175 has a stacked structure of a lower layer made of tantalum nitride (TaN) and an upper layer made of ITO containing silicon oxide. Form. The seventh conductive layer 183 is formed using ITO containing silicon oxide.

ここでは、駆動用のＴＦＴとしてｎチャネル型のＴＦＴを用いているため、発光物質を含む層１８２は、第６の導電層１７５（陰極）側から順に、ＥＩＬ（電子注入層、）ＥＴＬ（電子輸送層）、ＥＭＬ（発光層）、ＨＴＬ（ホール輸送層）、ＨＩＬ（ホール注入層）の順に積層されている。なお、発光物質を含む層は、積層構造以外に単層構造、又は混合構造をとることができる。   Here, since an n-channel TFT is used as a driving TFT, the layer 182 containing a light-emitting substance is an EIL (electron injection layer) ETL (electron injection layer) sequentially from the sixth conductive layer 175 (cathode) side. A transport layer), an EML (light emitting layer), an HTL (hole transport layer), and an HIL (hole injection layer) are stacked in this order. Note that the layer containing a light-emitting substance can have a single-layer structure or a mixed structure in addition to a stacked structure.

また、水分や脱ガスによるダメージから発光素子を保護するため、第７の導電層１８３を覆う保護膜１８５を設けることが好ましい。保護膜１８５としては、ＰＣＶＤ法による緻密な無機絶縁膜（ＳｉＮ、ＳｉＮＯ膜など）、スパッタ法による緻密な無機絶縁膜（ＳｉＮ、ＳｉＮＯ膜など）、炭素を主成分とする薄膜（ＤＬＣ膜、ＣＮ膜、アモルファスカーボン膜）、金属酸化物膜（ＷＯ2、ＣａＦ2、Ａｌ2Ｏ3など）などを用いることが好ましい。 In addition, in order to protect the light-emitting element from damage due to moisture or degassing, it is preferable to provide a protective film 185 that covers the seventh conductive layer 183. As the protective film 185, a dense inorganic insulating film (SiN, SiNO film, etc.) by a PCVD method, a dense inorganic insulating film (SiN, SiNO film, etc.) by a sputtering method, a thin film (DLC film, CN) containing carbon as a main component It is preferable to use a film, an amorphous carbon film), a metal oxide film (WO 2 , CaF 2 , Al 2 O 3 or the like).

なお、発光素子１８４は第１の画素電極として機能する第６の導電層１７５、発光物質を含む層１８２、及び第２の画素電極として機能する第７の導電層１８３で形成される。   Note that the light-emitting element 184 is formed of a sixth conductive layer 175 functioning as a first pixel electrode, a layer 182 containing a light-emitting substance, and a seventh conductive layer 183 functioning as a second pixel electrode.

本実施の形態で形成される逆スタガ型のＴＦＴは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、結晶化工程等の加熱処理を行った後、低抵抗材料を用いてソース配線、ゲート配線等の配線を形成している。このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いＴＦＴを形成することが可能である。また、本発明の表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。   The inversely staggered TFT formed in this embodiment uses a material having high heat resistance for the gate electrode, and after performing heat treatment such as an activation process, a gettering process, and a crystallization process, Wirings such as a source wiring and a gate wiring are formed using a resistance material. Therefore, a TFT having crystallinity, a small amount of impurity metal elements, and low wiring resistance can be formed. In the display device of the present invention, a pixel electrode can be formed over the insulating film, and the aperture ratio can be increased.

このため、結晶性半導体膜で形成されるため非晶質半導体膜で形成される逆スタガ型のＴＦＴと比較して移動度が高い。また、ソース領域及びドレイン領域には、ドナー型元素に加え、触媒元素をも含む。このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な半導体装置を作製することが可能である。   Therefore, since it is formed using a crystalline semiconductor film, the mobility is higher than that of an inverted stagger type TFT formed using an amorphous semiconductor film. Further, the source region and the drain region contain a catalyst element in addition to the donor element. For this reason, a source region and a drain region having low contact resistance with the semiconductor region can be formed. As a result, a semiconductor device that requires high-speed operation can be manufactured.

また、非晶質半導体膜で形成されるＴＦＴと比較して、しきい値のずれが生じにくく、ＴＦＴ特性のバラツキを低減することが可能である。このため、非晶質半導体膜で形成されるＴＦＴをスイッチング素子として用いた表示装置と比較して、表示ムラを低減することが可能であり、信頼性の高い半導体装置を作製することが可能である。   Further, as compared with a TFT formed using an amorphous semiconductor film, a threshold shift is less likely to occur, and variation in TFT characteristics can be reduced. Therefore, display unevenness can be reduced and a highly reliable semiconductor device can be manufactured as compared with a display device using a TFT formed using an amorphous semiconductor film as a switching element. is there.

更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このようなＴＦＴを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。   Further, since the metal element mixed in the semiconductor film in the film formation stage is also gettered by the gettering step, off current can be reduced. By providing such a TFT in a switching element of a display device, contrast can be improved.

また、本実施の形態では、このため、基板全面に薄膜を成膜せずとも、液滴吐出法を用いて所定の場所に薄膜原料やレジストを吐出すればよく、フォトマスクを用いずとも、ＴＦＴを形成することができる。このため、スループットや歩留まりを向上させると共に、コストダウンを図ることが可能となる。     In the present embodiment, for this reason, a thin film material or a resist may be discharged to a predetermined place using a droplet discharge method without forming a thin film over the entire surface of the substrate, and without using a photomask. A TFT can be formed. For this reason, it is possible to improve throughput and yield and to reduce costs.

（実施の形態２）
本実施の形態では、実施の形態１で示したアクティブマトリクス基板の電源線、ソース配線、ソース電極又はドレイン電極、ゲート配線、及び画素電極の積層の構造について、図３を用いて説明する。以下の実施の形態では、発光素子を形成する前の図２（Ｃ）に対応する縦断面図及び上面図面を示す。 (Embodiment 2)
In this embodiment, a stacked structure of a power supply line, a source wiring, a source or drain electrode, a gate wiring, and a pixel electrode of the active matrix substrate described in Embodiment 1 is described with reference to FIGS. In the following embodiments, a longitudinal sectional view and a top view corresponding to FIG. 2C before forming a light emitting element are shown.

図３（Ａ）は、駆動用のＴＦＴ１９１と、スイッチング用のＴＦＴ１９２のゲート配線として機能する第５の導電層との積層構造を示す図であり、図３（Ｃ）のＡ−Ｂの断面構造に相当する。   FIG. 3A is a diagram illustrating a stacked structure of a driving TFT 191 and a fifth conductive layer functioning as a gate wiring of the switching TFT 192, and is a cross-sectional structure taken along line AB of FIG. 3C. It corresponds to.

図３（Ｂ）は、スイッチング用のＴＦＴ１９２と駆動用のＴＦＴ１９１との接続構造を示す図であり、図３（Ｃ）のＣ−Ｄの断面構造に相当する。   FIG. 3B illustrates a connection structure between the switching TFT 192 and the driving TFT 191 and corresponds to a cross-sectional structure taken along line CD in FIG.

以下、電源線及び容量配線として機能する第４の導電層を電源線１６２ａ、ソース配線として機能する第４の導電層をソース配線１６７、ソース電極又はドレイン電極として機能する第４の導電層をドレイン電極１６３、１６９、ゲート配線として機能する第５の導電層をゲート配線１７３、ゲート電極として機能する第２の導電層をゲート電極１２１、１２２ａ、及び画素電極として機能する第６の導電層を画素電極１７５と示す。   Hereinafter, the fourth conductive layer functioning as a power supply line and a capacitor wiring is a power supply line 162a, the fourth conductive layer functioning as a source wiring is a source wiring 167, and the fourth conductive layer functioning as a source electrode or a drain electrode is drained. The electrodes 163 and 169, the fifth conductive layer functioning as the gate wiring is the gate wiring 173, the second conductive layer functioning as the gate electrode is the gate electrodes 121 and 122a, and the sixth conductive layer functioning as the pixel electrode is the pixel. This is indicated as an electrode 175.

図３（Ａ）に示すように、駆動用のＴＦＴ１９１のゲート電極１２１、及びスイッチング用のＴＦＴ１９２のゲート電極１２２ａ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、ソース配線１６７、駆動用のＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、及び第４の半導体領域１６６が形成される。   As shown in FIG. 3A, a first insulating film 123 is formed over the gate electrode 121 of the driving TFT 191 and the gate electrode 122a of the switching TFT 192, and the source is formed over the first insulating film 123. A wiring 167, a drain electrode 163 of the driving TFT 191, a power supply line 162 a, and a fourth semiconductor region 166 are formed.

また、ソース配線１６７、駆動用のＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、第４の半導体領域１６６、及び第１の絶縁膜１２３すべての上に第２の絶縁膜１７１、第３の絶縁膜１７２が形成され、第３の絶縁膜１７２上にスイッチング用のＴＦＴ１９２のゲート電極１２２ａに接続するゲート配線１７３が形成される。即ち動用のＴＦＴ１９１の電源線１６２ａ、スイッチング用のＴＦＴのソース配線１６７は、第２の絶縁膜１７１、第３の絶縁膜１７２を介してゲート配線１７３と交差している。   In addition, the second insulating film 171 and the third insulating film 172 are formed over the source wiring 167, the drain electrode 163 of the driving TFT 191, the power supply line 162a, the fourth semiconductor region 166, and the first insulating film 123. A gate wiring 173 connected to the gate electrode 122a of the switching TFT 192 is formed on the third insulating film 172. That is, the power supply line 162 a of the dynamic TFT 191 and the source wiring 167 of the switching TFT intersect with the gate wiring 173 through the second insulating film 171 and the third insulating film 172.

ゲート配線１７３及び第３の絶縁膜１７２全ての上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１７５が形成されている。即ち、第４の絶縁膜を介して、ゲート配線１７３と画素電極１７５が形成されている。画素電極１７５が形成される第４の絶縁膜１７４は、平坦化層で形成されているため、後に形成される発光物質を含む層の段切れを抑制することが可能であり、欠陥の少ない表示装置を形成することが可能である。   A fourth insulating film 174 is formed on all of the gate wiring 173 and the third insulating film 172, and a pixel electrode 175 is formed on the fourth insulating film. That is, the gate wiring 173 and the pixel electrode 175 are formed through the fourth insulating film. Since the fourth insulating film 174 over which the pixel electrode 175 is formed is formed using a planarization layer, a layer including a light-emitting substance to be formed later can be prevented from being disconnected, and a display with few defects can be achieved. It is possible to form a device.

なお、電源線１６２ａ、第１の絶縁膜１２３、ゲート電極１２１で容量素子１９３を形成している。   Note that the capacitor 193 is formed using the power supply line 162 a, the first insulating film 123, and the gate electrode 121.

図３（Ｂ）に示すように、スイッチング用のＴＦＴ１９２のゲート電極１２２ａ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上には、第４の半導体領域１６８、ソース配線１６７、ドレイン電極１６９が形成されている。スイッチング用のＴＦＴ１９２のドレイン電極１６９は、第１の絶縁膜１２３を介して、駆動用のＴＦＴ１９１のゲート電極１２１に接続されている。また、駆動用のＴＦＴ１９１及びスイッチング用のＴＦＴ１９２は、第２の絶縁膜１７１、第３の絶縁膜１７２、第４の絶縁膜１７４を介して、画素電極１７５に覆われている。   As shown in FIG. 3B, a first insulating film 123 is formed over the gate electrode 122 a of the switching TFT 192, and a fourth semiconductor region 168 and a source wiring 167 are formed over the first insulating film 123. The drain electrode 169 is formed. The drain electrode 169 of the switching TFT 192 is connected to the gate electrode 121 of the driving TFT 191 through the first insulating film 123. The driving TFT 191 and the switching TFT 192 are covered with the pixel electrode 175 with the second insulating film 171, the third insulating film 172, and the fourth insulating film 174 interposed therebetween.

（実施の形態３）
本実施の形態では、実施の形態２と比較してゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図４を用いて説明する。 (Embodiment 3)
In this embodiment mode, an active matrix substrate having a stacked structure of gate wirings and source wirings as compared with Embodiment Mode 2 will be described with reference to FIGS.

図４（Ａ）は、駆動用のＴＦＴ１９１と、スイッチング用のＴＦＴ１９２のゲート配線との積層構造を示す図であり、図４（Ｃ）のＡ−Ｂの断面構造に相当する。   FIG. 4A is a diagram illustrating a stacked structure of a driving TFT 191 and a gate wiring of a switching TFT 192, and corresponds to a cross-sectional structure taken along line AB in FIG.

第１の絶縁膜１２３上には、実施の形態２と同様に、駆動用のＴＦＴ１９１のゲート電極１２１、及びスイッチング用のＴＦＴ１９２のゲート電極１２２ａが形成され、それらの上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、ソース配線１６７、駆動用のＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、及び第４の半導体領域１６６が形成される。   On the first insulating film 123, as in the second embodiment, the gate electrode 121 of the driving TFT 191 and the gate electrode 122a of the switching TFT 192 are formed, and the first insulating film 123 is formed thereon. The source wiring 167, the drain electrode 163 of the driving TFT 191, the power supply line 162 a, and the fourth semiconductor region 166 are formed over the first insulating film 123.

また、本実施の形態では、ゲート配線１１１３が第１の絶縁膜１２３上に形成されている。   In this embodiment mode, the gate wiring 1113 is formed over the first insulating film 123.

また、ソース配線１６７上に第２の絶縁膜１１１４が形成され、第２の絶縁膜１１１４上にゲート配線１１１３が形成される。即ち、ソース配線は、第２の絶縁膜１１１４を介してゲート配線１１１３と交差している。ここでは、第２の絶縁膜１１１４を液滴吐出法、又は印刷法で形成する。   In addition, a second insulating film 1114 is formed over the source wiring 167, and a gate wiring 1113 is formed over the second insulating film 1114. That is, the source wiring intersects with the gate wiring 1113 with the second insulating film 1114 interposed therebetween. Here, the second insulating film 1114 is formed by a droplet discharge method or a printing method.

本実施の形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第２の絶縁膜１１１４を設けている。このため、実施の形態２と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。   In this embodiment mode, the second insulating film 1114 is provided only in a region where the source wiring, the capacitor wiring, and the gate wiring intersect. For this reason, unlike Embodiment 2, since it forms only in part, it can reduce a raw material and can reduce cost.

また、ソース配線１６７、駆動用のＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、第４の半導体領域１６６、第１の絶縁膜１２３、及びゲート配線１１１３上にはパッシベーション膜として機能する第３の絶縁膜１１１１が形成される。   Further, a third insulating film functioning as a passivation film is formed over the source wiring 167, the drain electrode 163 of the driving TFT 191, the power supply line 162 a, the fourth semiconductor region 166, the first insulating film 123, and the gate wiring 1113. 1111 is formed.

また、第３の絶縁膜１１１１上に第４の絶縁膜１１１２が形成され、第４の絶縁膜１１１２を介して、ドレイン電極１６３に接続する画素電極１７５が形成されている。     Further, a fourth insulating film 1112 is formed over the third insulating film 1111, and a pixel electrode 175 connected to the drain electrode 163 is formed through the fourth insulating film 1112.

図４（Ｂ）は、スイッチング用のＴＦＴ１９２と駆動用のＴＦＴ１９１との接続構造を示す図であり、図４（Ｃ）のＣ−Ｄの断面構造に相当する。   FIG. 4B is a diagram illustrating a connection structure between the switching TFT 192 and the driving TFT 191, and corresponds to a cross-sectional structure taken along line CD in FIG.

図４（Ｂ）に示すように、実施の形態２と同様に、スイッチング用のＴＦＴ１９２が形成されており、スイッチング用のＴＦＴ１９２のドレイン電極１６９は、第１の絶縁膜１２３を介して、駆動用のＴＦＴ１９１のゲート電極１２１に接続されている。また、駆動用のＴＦＴ１９１及びスイッチング用のＴＦＴ１９２は、第３の絶縁膜１１１１、第４の絶縁膜１１１２を介して、画素電極１７５に覆われている。   As shown in FIG. 4B, a switching TFT 192 is formed as in the second embodiment, and the drain electrode 169 of the switching TFT 192 is connected to the drive TFT through the first insulating film 123. The TFT 191 is connected to the gate electrode 121. The driving TFT 191 and the switching TFT 192 are covered with the pixel electrode 175 with the third insulating film 1111 and the fourth insulating film 1112 interposed therebetween.

（実施の形態４）
本実施の形態では、実施の形態２と比較してゲート配線の構造が異なるアクティブマトリクス基板について図５を用いて説明する。 (Embodiment 4)
In this embodiment mode, an active matrix substrate having a gate wiring structure different from that in Embodiment Mode 2 will be described with reference to FIGS.

図５（Ａ）は、駆動用のＴＦＴ１９１と、スイッチング用のＴＦＴ１９２のゲート配線との積層構造を示す図であり、図５（Ｃ）のＡ−Ｂの断面構造に相当する。   FIG. 5A illustrates a stacked structure of a driving TFT 191 and a gate wiring of a switching TFT 192, and corresponds to a cross-sectional structure taken along AB in FIG.

図５（Ｂ）は、スイッチング用のＴＦＴ１９２と駆動用のＴＦＴ１９１との接続構造を示す図であり、図５（Ｃ）のＣ−Ｄの断面構造に相当する。   FIG. 5B illustrates a connection structure between the switching TFT 192 and the driving TFT 191, and corresponds to a cross-sectional structure taken along line CD in FIG. 5C.

本実施の形態では、駆動用のＴＦＴ１９１、スイッチング用のＴＦＴ１９２、容量素子１９３の構造は、実施の形態２と同様である。なお、図５（Ｃ）に示すように、ゲート配線１１２３ａ、１１２３ｂは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極１２２ａ、１２２ｂに接続されている。このため、ゲート配線１１２３ａ、１１２３ｂの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。   In this embodiment mode, the structures of the driving TFT 191, the switching TFT 192, and the capacitor 193 are the same as those in Embodiment Mode 2. Note that as illustrated in FIG. 5C, the gate wirings 1123a and 1123b are formed for each pixel and connected to gate electrodes 122a and 122b provided in adjacent pixels. For this reason, the material of the gate wirings 1123a and 1123b is not particularly required to be a low resistance material, and the range of selection of the material is widened.

また、ゲート配線１１２３ａ、１１２３ｂ及び第３の絶縁膜１７２全ての上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１７５が形成されてもよい。即ち、第４の絶縁膜を介して、ゲート配線１１２３ａ、１１２３ｂ一部を画素電極１７５が覆って形成されても良い。   Alternatively, the fourth insulating film 174 may be formed over all of the gate wirings 1123a and 1123b and the third insulating film 172, and the pixel electrode 175 may be formed over the fourth insulating film. That is, part of the gate wirings 1123a and 1123b may be formed so as to cover the pixel electrode 175 with the fourth insulating film interposed therebetween.

（実施の形態５）
本実施の形態では、実施の形態３と比較してゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図６を用いて説明する。 (Embodiment 5)
In this embodiment mode, an active matrix substrate in which a stacked structure of gate wirings and source wirings is different from that in Embodiment Mode 3 will be described with reference to FIGS.

図６（Ａ）は、駆動用のＴＦＴ１９１と、スイッチング用のＴＦＴ１９２のゲート配線との積層構造を示す図であり、図６（Ｃ）のＡ−Ｂの断面構造に相当する。   FIG. 6A illustrates a stacked structure of a driving TFT 191 and a gate wiring of a switching TFT 192, and corresponds to a cross-sectional structure taken along line AB in FIG. 6C.

図６（Ｂ）は、スイッチング用のＴＦＴ１９２と駆動用のＴＦＴ１９１との接続構造を示す図であり、図６（Ｃ）のＣ−Ｄの断面構造に相当する。   FIG. 6B is a diagram illustrating a connection structure between the switching TFT 192 and the driving TFT 191, and corresponds to a cross-sectional structure taken along line CD in FIG. 6C.

本実施の形態では、駆動用のＴＦＴ１９１、スイッチング用のＴＦＴ１９２、容量素子１９３の構造は、実施の形態３と同様である。なお、図６（Ｃ）に示すように、実施の形態４と同様に、ゲート配線１１３３ａ、１１３３ｂは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極１２２ａ、１２２ｂに接続されている。このため、ゲート配線１１３３ａ、１１３３ｂの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。   In this embodiment mode, the structures of the driving TFT 191, the switching TFT 192, and the capacitor 193 are the same as those in Embodiment Mode 3. Note that as shown in FIG. 6C, as in Embodiment 4, the gate wirings 1133a and 1133b are formed for each pixel and connected to gate electrodes 122a and 122b provided in adjacent pixels. ing. For this reason, the material of the gate wirings 1133a and 1133b is not particularly required to be a low resistance material, and the range of selection of the material is widened.

また、ソース配線１６７とゲート配線１１３３ａ、１１３３ｂとが交差する領域にのみ第２の絶縁膜１１３７を設けている。このため、ゲート配線１１３３ａ、１１３３ｂは、第２の絶縁膜１１３７及び第１の絶縁膜１２３上に形成されている。   Further, the second insulating film 1137 is provided only in a region where the source wiring 167 and the gate wirings 1133a and 1133b intersect. Therefore, the gate wirings 1133a and 1133b are formed over the second insulating film 1137 and the first insulating film 123.

本実施の形態では、実施の形態２及び実施の形態４と異なり、一部分にのみ第２の絶縁膜１１３７を形成しているため、原材料を削減することが可能であり、低コスト化が可能である。   In this embodiment mode, unlike Embodiments 2 and 4, the second insulating film 1137 is formed only in part, so that raw materials can be reduced and costs can be reduced. is there.

また、駆動用のＴＦＴ１９１、スイッチング用のＴＦＴ１９２、容量素子１９３上には、パッシベーション膜として第３の絶縁膜１１３１が設けられ、第３の絶縁膜上に第４の絶縁膜１１１２が形成されている。また、駆動用のＴＦＴ１９１のドレイン電極１６３は、第３の絶縁膜１１１１、第４の絶縁膜１１１２を介して、画素電極１７５に覆われている。   Further, a third insulating film 1131 is provided as a passivation film over the driving TFT 191, the switching TFT 192, and the capacitor 193, and a fourth insulating film 1112 is formed over the third insulating film. . Further, the drain electrode 163 of the driving TFT 191 is covered with the pixel electrode 175 with the third insulating film 1111 and the fourth insulating film 1112 interposed therebetween.

また、駆動用のＴＦＴ１９１及びスイッチング用のＴＦＴ１９２は、第３の絶縁膜１１１１、第４の絶縁膜１１１２を介して、画素電極１７５に覆われている。   The driving TFT 191 and the switching TFT 192 are covered with the pixel electrode 175 with the third insulating film 1111 and the fourth insulating film 1112 interposed therebetween.

（実施の形態６）
本実施の形態では、実施の形態２乃至実施の形態５と比較して、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図７を用いて説明する。 (Embodiment 6)
In this embodiment, an active matrix substrate having a different stacked structure of gate wirings and source wirings than that in Embodiments 2 to 5 is described with reference to FIGS.

図７（Ａ）は、駆動用のＴＦＴ１９１と、スイッチング用のＴＦＴ１９２のゲート配線との積層構造を示す図であり、図７（Ｃ）のＡ−Ｂの断面構造に相当する。   FIG. 7A illustrates a stacked structure of a driving TFT 191 and a gate wiring of a switching TFT 192, which corresponds to a cross-sectional structure taken along line AB in FIG. 7C.

図７（Ｂ）は、スイッチング用のＴＦＴ１９２と駆動用のＴＦＴ１９１との接続構造を示す図であり、図７（Ｃ）のＣ−Ｄの断面構造に相当する。   FIG. 7B illustrates a connection structure between the switching TFT 192 and the driving TFT 191, and corresponds to a cross-sectional structure taken along line CD in FIG. 7C.

本実施の形態では、駆動用のＴＦＴ１９１、スイッチング用のＴＦＴ１９２、容量素子１９３の構造は、実施の形態２と同様である。   In this embodiment mode, the structures of the driving TFT 191, the switching TFT 192, and the capacitor 193 are the same as those in Embodiment Mode 2.

本実施の形態は、実施の形態２乃至実施の形態５と異なり、電源線１６２ａ、１６２ｂ、ソース配線１６７、ドレイン電極１６３、１６９と同時に、ゲート配線１１４１ａ、１１４１ｂが形成されている。   In this embodiment, unlike the second to fifth embodiments, gate wirings 1141a and 1141b are formed simultaneously with the power supply lines 162a and 162b, the source wiring 167, and the drain electrodes 163 and 169.

具体的には、図７（Ａ）に示すように、ゲート電極１２１、１２２ａ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、ソース配線１６７、駆動用のＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、１６２ｂと共に、ゲート配線１１４１ａ、１１４１ｂが形成されている。また、第４の半導体領域１６６が形成される。   Specifically, as illustrated in FIG. 7A, a first insulating film 123 is formed over the gate electrodes 121 and 122a, and the source wiring 167 and the driving TFT 191 are formed over the first insulating film 123. Gate wirings 1141a and 1141b are formed together with the drain electrode 163 and the power supply lines 162a and 162b. In addition, a fourth semiconductor region 166 is formed.

なお、ゲート配線１１４１ａ、１１４１ｂは、各画素に設けられており、ソース配線と交差していない。このためこれらの電極及び配線を液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。   Note that the gate wirings 1141a and 1141b are provided in each pixel and do not cross the source wiring. Therefore, when these electrodes and wirings are formed by a droplet discharge method, they can be formed at the same time, so that mass productivity can be improved.

また、ソース配線１６７、駆動用のＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、１６２ｂ、ゲート配線１１４１ａ、１１４１ｂすべての上に、第２の絶縁膜１７１、第３の絶縁膜１７２が形成され、第３の絶縁膜１７２上に、ゲート配線１１４１ａ、１１４１ｂと接続する導電層１１４３ａが形成されている。即ち、電源線１６２ａ、１６２ｂ及びソース配線１６７は、第２の絶縁膜１７１、第３の絶縁膜１７２を介してゲート配線１１４１ａ、１１４１ｂ及び導電層１１４３ａ、１１４３ｂと交差している。   A second insulating film 171 and a third insulating film 172 are formed over the source wiring 167, the drain electrode 163 of the driving TFT 191, the power supply lines 162a and 162b, and the gate wirings 1141a and 1141b. A conductive layer 1143a connected to the gate wirings 1141a and 1141b is formed over the insulating film 172. That is, the power supply lines 162a and 162b and the source wiring 167 intersect with the gate wirings 1141a and 1141b and the conductive layers 1143a and 1143b through the second insulating film 171 and the third insulating film 172.

また、導電層１１４３ａ、１１４３ｂ及び第３の絶縁膜１７２の全面上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１７５が形成されている。 In addition, a fourth insulating film 174 is formed over the entire surfaces of the conductive layers 1143a and 1143b and the third insulating film 172, and a pixel electrode 175 is formed over the fourth insulating film.

（実施の形態７）
本実施の形態では、実施の形態６と比較してゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図８を用いて説明する。 (Embodiment 7)
In this embodiment, an active matrix substrate having a stacked structure of gate wirings and source wirings as compared with Embodiment 6 is described with reference to FIGS.

図８（Ａ）は、駆動用のＴＦＴ１９１と、スイッチング用のＴＦＴ１９２のゲート配線との積層構造を示す図であり、図８（Ｃ）のＡ−Ｂの断面構造に相当する。   FIG. 8A illustrates a stacked structure of a driving TFT 191 and a gate wiring of a switching TFT 192, and corresponds to a cross-sectional structure taken along line AB in FIG. 8C.

図８（Ｂ）は、スイッチング用のＴＦＴ１９２と駆動用のＴＦＴ１９１との接続構造を示す図であり、図８（Ｃ）のＣ−Ｄの断面構造に相当する。   FIG. 8B illustrates a connection structure between the switching TFT 192 and the driving TFT 191, and corresponds to a cross-sectional structure taken along line CD in FIG. 8C.

本実施の形態では、駆動用のＴＦＴ１９１、スイッチング用のＴＦＴ１９２、容量素子１９３の構造は、実施の形態３と同様である。   In this embodiment mode, the structures of the driving TFT 191, the switching TFT 192, and the capacitor 193 are the same as those in Embodiment Mode 3.

ここでは、実施の形態６と同様に、ゲート配線１１４１ａ、１１４１ｂと、ソース配線１６７、駆動用のＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、１６２ｂそれぞれとは、交差していない。このため液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。また、画素ごとにゲート配線１１４１ａ、１１４１ｂが形成されており、隣り合う画素に設けられたゲート電極１２２ａ、１２２ｂに接続されている。このため、ゲート配線１１４１ａ、１１４１ｂの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。   Here, as in the sixth embodiment, the gate wirings 1141a and 1141b, the source wiring 167, the drain electrode 163 of the driving TFT 191 and the power supply lines 162a and 162b do not intersect each other. For this reason, when forming by a droplet discharge method, since it can form simultaneously, it is possible to improve mass-productivity. In addition, gate wirings 1141a and 1141b are formed for each pixel, and are connected to gate electrodes 122a and 122b provided in adjacent pixels. For this reason, the material of the gate wirings 1141a and 1141b does not need to be a particularly low resistance material, and the range of selection of the material is expanded.

本実施の形態では、ソース配線１６７、電源線１６２ｂとゲート配線１１４１ａ、１１４１ｂとが交差する領域にのみ第２の絶縁層１１５４を設けている。このため、実施の形態２、実施の形態４、及び実施の形態６と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。   In this embodiment, the second insulating layer 1154 is provided only in a region where the source wiring 167 and the power supply line 162b intersect with the gate wirings 1141a and 1141b. For this reason, unlike Embodiment 2, Embodiment 4, and Embodiment 6, since it forms only in part, it can reduce a raw material and can reduce cost.

また、ゲート配線１１４１ａ、１１４１ｂと第２の絶縁層１１５４上に、導電層１１５３ａ、１１５３ｂが形成されている。なお、導電層１１５３ａ、１１５３ｂは、ゲート配線１１４１ａ、１１４１ｂと接続している。   In addition, conductive layers 1153 a and 1153 b are formed over the gate wirings 1141 a and 1141 b and the second insulating layer 1154. Note that the conductive layers 1153a and 1153b are connected to the gate wirings 1141a and 1141b.

また、駆動用のＴＦＴ１９１、スイッチング用のＴＦＴ１９２、容量素子１９３上には、パッシベーション膜として第３の絶縁膜１１３１が設けられ、第３の絶縁膜上に第４の絶縁膜１１１２が形成されている。また、駆動用のＴＦＴ１９１のドレイン電極１６３は、第３の絶縁膜１１１１、第４の絶縁膜１１１２を介して、画素電極１７５が接続している。   Further, a third insulating film 1131 is provided as a passivation film over the driving TFT 191, the switching TFT 192, and the capacitor 193, and a fourth insulating film 1112 is formed over the third insulating film. . In addition, the drain electrode 163 of the driving TFT 191 is connected to the pixel electrode 175 through the third insulating film 1111 and the fourth insulating film 1112.

また、駆動用のＴＦＴ１９１及びスイッチング用のＴＦＴ１９２は、第３の絶縁膜１１１１、第４の絶縁膜１１１２を介して、画素電極１７５に覆われている。   The driving TFT 191 and the switching TFT 192 are covered with the pixel electrode 175 with the third insulating film 1111 and the fourth insulating film 1112 interposed therebetween.

（実施の形態８）
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図９を用いて説明する。 (Embodiment 8)
In this embodiment mode, an active matrix substrate having a different stacked structure of gate wirings and source wirings will be described with reference to FIGS.

図９（Ａ）は、駆動用のＴＦＴ１９１と、スイッチング用のＴＦＴ１９２のゲート配線との積層構造を示す図であり、図９（Ｃ）のＡ−Ｂの断面構造に相当する。   FIG. 9A illustrates a stacked structure of a driving TFT 191 and a gate wiring of a switching TFT 192, which corresponds to a cross-sectional structure taken along line AB in FIG. 9C.

図９（Ｂ）は、スイッチング用のＴＦＴ１９２と駆動用のＴＦＴ１９１との接続構造を示す図であり、図９（Ｃ）のＣ−Ｄの断面構造に相当する。   FIG. 9B illustrates a connection structure between the switching TFT 192 and the driving TFT 191, and corresponds to a cross-sectional structure taken along line CD in FIG. 9C.

図９（Ａ）に示すように、スイッチング用のＴＦＴ１９２のゲート電極１２２ａ上の第１の絶縁膜を除去した後、ゲート電極１２２ａ上に第２の絶縁膜１１６２ｂを形成する。このとき、ゲート電極１２２ａの両端部が露出するように、第２の絶縁膜１１６２ｂを形成することが好ましい。   As shown in FIG. 9A, after the first insulating film over the gate electrode 122a of the switching TFT 192 is removed, a second insulating film 1162b is formed over the gate electrode 122a. At this time, the second insulating film 1162b is preferably formed so that both ends of the gate electrode 122a are exposed.

また、ゲート電極１２２ａ上の第２の絶縁膜１１６２ｂをエッチングする際、駆動用のＴＦＴ１９１、スイッチング用のＴＦＴ１９２、及び容量素子１９３が形成される領域以外のゲート絶縁膜を除去することが好ましい。具体的には、図９（Ｃ）の波線１１６６ａ、１１６６ｂで囲まれる領域のゲート絶縁膜のみ残しておき、波線１１６６ａ、１１６６ｂの外側のゲート絶縁膜をエッチングすることが好ましい。この工程により、各導電層の接触面積が増加し、接触抵抗を抑制することが可能であり、高速動作が可能なスイッチング用のＴＦＴ、駆動用のＴＦＴを形成できる。   In addition, when the second insulating film 1162b over the gate electrode 122a is etched, it is preferable to remove the gate insulating film other than the region where the driving TFT 191, the switching TFT 192, and the capacitor 193 are formed. Specifically, it is preferable that only the gate insulating film in the region surrounded by the wavy lines 1166a and 1166b in FIG. 9C is left and the gate insulating film outside the wavy lines 1166a and 1166b is etched. By this step, the contact area of each conductive layer is increased, the contact resistance can be suppressed, and a switching TFT and a driving TFT capable of high-speed operation can be formed.

次に、第２の絶縁膜１１６２ｂ上に電源線１６２ａ、１６２ｂ、ソース配線１６７を形成すると同時に、ゲート電極１２２ａに接するゲート配線１１６１ａ、１１６１ｂを形成する。このような構造により、ゲート電極とゲート配線との接触抵抗を抑制することが可能である。また、これらの電源線、ソース配線、ゲート配線は、交差していない。このため液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。   Next, power supply lines 162a and 162b and a source wiring 167 are formed over the second insulating film 1162b, and at the same time, gate wirings 1161a and 1161b in contact with the gate electrode 122a are formed. With such a structure, contact resistance between the gate electrode and the gate wiring can be suppressed. Further, these power supply lines, source wirings, and gate wirings do not intersect. For this reason, when forming by a droplet discharge method, since it can form simultaneously, it is possible to improve mass-productivity.

なお、本実施の形態のようなゲート電極１２２ａとゲート配線１１６１ａ、１１６１ｂとの接続構造を、実施の形態２乃至実施の形態７それぞれに適用することが可能である。   Note that the connection structure between the gate electrode 122a and the gate wirings 1161a and 1161b as in this embodiment can be applied to each of Embodiments 2 to 7.

本実施の形態では、画素ごとに形成されたゲート配線１１６１ａ、１１６１ｂがゲート電極１２２ａ、１２２ｂを介して電気的に接続されている。また、ゲート電極１２２ａ上に形成された第２の絶縁膜１１６２ｂを介して、ゲート配線とソース配線とが交差している。   In this embodiment mode, gate wirings 1161a and 1161b formed for each pixel are electrically connected through gate electrodes 122a and 122b. Further, the gate wiring and the source wiring intersect with each other through the second insulating film 1162b formed over the gate electrode 122a.

本実施の形態では、ソース配線及び電源線と、ゲート配線とが交差する領域にのみ第２の絶縁膜１１６２ｂを設けている。このため、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。   In this embodiment, the second insulating film 1162b is provided only in a region where the source wiring and the power supply line intersect with the gate wiring. For this reason, since it forms only in a part, it is possible to reduce raw materials, and cost reduction is possible.

（実施の形態９）
本実施の形態においては、液晶素子を駆動する素子として結晶性半導体膜を有する逆スタガ型のＴＦＴを用いるアクティブマトリクス基板の作製工程について、図１０〜図１２及び図２６を用いて説明する。 (Embodiment 9)
In this embodiment mode, a manufacturing process of an active matrix substrate using an inverted staggered TFT having a crystalline semiconductor film as an element for driving a liquid crystal element will be described with reference to FIGS.

図１０（Ａ）に示すように、実施の形態１と同様に基板１０１上に第１の導電層１０２を形成し、第１の導電層上に感光性材料１０３、１０４を塗布又は吐出し乾燥焼成する。次に、感光性材料１０３、１０４にレーザ光１０５、１０６を照射して、図１０（Ｂ）に示すような第１のマスク１１１、１１２を形成する。ここでは、感光性材料１０３、１０４にレーザ光１０５、１０６を照射する手段としてレーザビーム直接描画装置を用いる。   As shown in FIG. 10A, as in Embodiment Mode 1, a first conductive layer 102 is formed over a substrate 101, and photosensitive materials 103 and 104 are applied or discharged onto the first conductive layer and dried. Bake. Next, the photosensitive materials 103 and 104 are irradiated with laser beams 105 and 106 to form first masks 111 and 112 as shown in FIG. Here, a laser beam direct drawing apparatus is used as means for irradiating the photosensitive materials 103 and 104 with the laser beams 105 and 106.

次に、図１０（Ｃ）に示すように、実施の形態１と同様に第１のマスクを用いて、第１の導電層１０２をエッチングして、第２の導電層１２１ａ、１２２ａを形成する。第２の導電層１２１ａは、ゲート電極として機能し、第２の導電層１２２ａは、ゲート電極においてゲート配線と接続する領域（以下、ゲート電極の接続部と示す。）である。なお、図１０（Ｃ）においては、第２の導電層１２１ａ、１２２ａは分断された状態で表示されているが、実際には図１２（Ｃ）に示すように、接続された同一の領域である。   Next, as shown in FIG. 10C, the first conductive layer 102 is etched using the first mask as in Embodiment 1 to form second conductive layers 121a and 122a. . The second conductive layer 121a functions as a gate electrode, and the second conductive layer 122a is a region connected to a gate wiring in the gate electrode (hereinafter referred to as a gate electrode connection portion). Note that in FIG. 10C, the second conductive layers 121a and 122a are displayed in a separated state, but actually, in the same connected region as shown in FIG. is there.

次に、実施の形態１と同様に第１のマスクを除去した後、膜厚１０〜２００ｎｍ、好ましくは５０〜１００ｎｍの第１の絶縁膜１２３を形成し、第１の絶縁膜上に膜厚５０〜２５０ｎｍの第１の半導体膜１２４を形成し、第１の半導体膜上に触媒元素を有する層１２５を形成する。   Next, after the first mask is removed as in Embodiment Mode 1, a first insulating film 123 having a thickness of 10 to 200 nm, preferably 50 to 100 nm, is formed, and the thickness is over the first insulating film. A first semiconductor film 124 with a thickness of 50 to 250 nm is formed, and a layer 125 containing a catalytic element is formed over the first semiconductor film.

次に、実施の形態１と同様に、第１の半導体膜を加熱して、図１０（Ｄ）に示すように、第１の結晶性半導体膜１３１を形成する。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。ここでは、脱水素化のための熱処理（４００〜５５０℃、０．５〜２時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で１〜２４時間）を行う。また、ＲＴＡ、ＧＲＴＡにより結晶化を行っても良い。ここで、レーザ光照射を行わず結晶化することで、結晶性のばらつきを低減することが可能であり、後に形成されるＴＦＴのばらつきを抑制することが可能である。また、結晶表面で突起上に結晶成長するリッジ（凸凹部）が形成されにくいため、半導体領域表面が比較的平坦であり、ゲート絶縁膜と介してゲート電極との間に流れるリーク電流を抑制することが可能である。   Next, as in Embodiment Mode 1, the first semiconductor film is heated to form a first crystalline semiconductor film 131 as illustrated in FIG. In this case, in crystallization, silicide is formed in a portion of the semiconductor film in contact with a metal element that promotes crystallization of the semiconductor, and crystallization proceeds using the silicide as a nucleus. Here, after the heat treatment for dehydrogenation (400 to 550 ° C., 0.5 to 2 hours), the heat treatment for crystallization (550 to 650 ° C. for 1 to 24 hours) is performed. Further, crystallization may be performed by RTA or GRTA. Here, by performing crystallization without laser light irradiation, variation in crystallinity can be reduced, and variation in TFTs to be formed later can be suppressed. In addition, since a ridge (convex concave portion) that grows on the protrusion on the crystal surface is difficult to form, the surface of the semiconductor region is relatively flat, and leakage current flowing between the gate insulating film and the gate electrode is suppressed. It is possible.

次に、実施の形態１と同様にＴＦＴのチャネル領域となる領域に３族元素（１３族元素、以下、アクセプタ型元素と示す。）、または５族元素（１５族元素、以下、ドナー型元素と示す。）を低濃度に添加するチャネルドープ工程を全面または選択的に行う。このチャネルドープ工程は、ＴＦＴしきい値電圧を制御するための工程である。     Next, as in the first embodiment, a group 3 element (group 13 element, hereinafter referred to as an acceptor type element) or a group 5 element (group 15 element, hereinafter referred to as a donor type element) is formed in a region that becomes a channel region of the TFT. The channel doping step of adding a low concentration is performed over the entire surface or selectively. This channel doping process is a process for controlling the TFT threshold voltage.

次に、実施の形態１と同様に、第１の結晶性半導体膜１３１上に、ドナー型元素が含まれる膜厚８０〜２５０ｎｍの第２の半導体膜１３２を形成する。珪化物気体にリン、ヒ素のようなドナー型元素を有する気体を加えたプラズマＣＶＤ法で成膜する。このような手法により第２の半導体膜を形成することで、第１の結晶性半導体膜と第２の半導体膜との界面が形成される。また、ドナー型元素が含まれる第２の半導体膜１３２としては、第１の半導体膜と同様の半導体膜を形成した後、ドナー型元素をイオンドープ法又はイオン注入法により添加して形成することができる。このときの、第２の半導体膜１３２では、リンの濃度が１×１０19〜３×１０21／ｃｍ3であることが好ましい。 Next, as in Embodiment Mode 1, a second semiconductor film 132 having a thickness of 80 to 250 nm containing a donor element is formed over the first crystalline semiconductor film 131. The film is formed by a plasma CVD method in which a gas containing a donor element such as phosphorus or arsenic is added to a silicide gas. By forming the second semiconductor film by such a method, an interface between the first crystalline semiconductor film and the second semiconductor film is formed. In addition, the second semiconductor film 132 containing a donor-type element is formed by forming a semiconductor film similar to the first semiconductor film and then adding the donor-type element by an ion doping method or an ion implantation method. Can do. At this time, the second semiconductor film 132 preferably has a phosphorus concentration of 1 × 10 19 to 3 × 10 21 / cm 3 .

さらには、上記プラズマＣＶＤ法、又はイオンドープ法、イオン注入法を用いて、第１の結晶性半導体膜１３１に接する側に、低濃度領域（以下、ｎ-領域と示す。）、その上に高濃度領域（以下、ｎ+領域と示す。）の積層構造としても良い。このとき、ｎ-領域のドナー型元素の濃度は、１×１０17〜３×１０19／ｃｍ3、好ましくは１×１０18〜１×１０19／ｃｍ3とし、ｎ+領域のドナー型元素の濃度は、ｎ-領域のドナー型元素の１０〜１００倍とする。また、ｎ-領域の膜厚は５０〜２００ｎｍであり、ｎ+領域の膜厚は３０〜１００ｎｍ好ましくは４０〜６０ｎｍである。ここでは、第２の半導体膜１３２として、波線より第１の結晶性半導体膜１３１側の領域をｎ-領域とし、その表面にｎ+領域を示す。 Further, a low concentration region (hereinafter referred to as an n − region) is formed on the side in contact with the first crystalline semiconductor film 131 using the plasma CVD method, the ion doping method, or the ion implantation method. A stacked structure of a high concentration region (hereinafter referred to as an n + region) may be employed. At this time, n - concentration of donor element region, 1 × 10 17 ~3 × 10 19 / cm 3, preferably between 1 × 10 18 ~1 × 10 19 / cm 3, donor element in the n + region The concentration of is 10 to 100 times that of the donor element in the n − region. The film thickness of the n − region is 50 to 200 nm, and the film thickness of the n + region is 30 to 100 nm, preferably 40 to 60 nm. Here, as the second semiconductor film 132, a region closer to the first crystalline semiconductor film 131 than the wavy line is an n − region, and an n + region is shown on the surface thereof.

このときのドナー型元素が含まれる第２の半導体膜の不純物のプロファイルは実施の形態１で示した図２６と同様である。   The impurity profile of the second semiconductor film containing the donor-type element at this time is similar to that shown in FIG.

なお、ドナー型元素が含まれる第２の半導体膜１３２は、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成され、後に行われるゲッタリング工程で、より触媒元素をゲッタリングすることが可能である。     Note that the second semiconductor film 132 containing a donor-type element is added with a rare gas element, typically argon, so that distortion of the crystal lattice is formed. It is possible to getter elements.

次に、実施の形態１と同様に、第１の結晶性半導体膜１３１及び第２の半導体膜１３２を加熱して、図１０（Ｅ）の矢印で示すように、第１の結晶性半導体膜１３１に含まれる触媒元素を第２の半導体膜１３２に移動させて、触媒元素をゲッタリングする。この工程により、第１の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下とすることができる。このような膜を第２の結晶性半導体膜１４１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜も同様に結晶化されているため、第３の結晶性半導体膜１４２と示す。なお、本実施の形態においては、ゲッタリング工程と共に、第３の結晶性半導体膜１４２中のドナー型元素の活性化を行っている。 Next, as in Embodiment Mode 1, the first crystalline semiconductor film 131 and the second semiconductor film 132 are heated, and as shown by arrows in FIG. 10E, the first crystalline semiconductor film The catalytic element contained in 131 is moved to the second semiconductor film 132 to getter the catalytic element. By this step, the concentration at which the catalytic element in the first crystalline semiconductor film does not affect the device characteristics, that is, the nickel concentration in the film is 1 × 10 18 / cm 3 or less, preferably 1 × 10 17 / cm 3. It can be as follows. Such a film is referred to as a second crystalline semiconductor film 141. Further, since the second semiconductor film to which the catalytic element after gettering has moved is also crystallized in the same manner, it is referred to as a third crystalline semiconductor film 142. Note that in this embodiment, the donor-type element in the third crystalline semiconductor film 142 is activated together with the gettering step.

次に、実施の形態１と同様に、図１１（Ａ）に示すように、第３の結晶性半導体膜１４２上に第２のマスク１４３を形成し、該第２のマスクを用いて第３の結晶性半導体膜１４２及び第２の結晶性半導体膜１４１をエッチングして、図１１（Ｂ）に示すような第１の半導体領域１５２及び第２の半導体領域１５１を形成する。   Next, as in Embodiment Mode 1, as shown in FIG. 11A, a second mask 143 is formed over the third crystalline semiconductor film 142, and a third mask is formed using the second mask. The crystalline semiconductor film 142 and the second crystalline semiconductor film 141 are etched to form a first semiconductor region 152 and a second semiconductor region 151 as shown in FIG.

次に、第２のマスクを除去した後、実施の形態１と同様に、図１１（Ｃ）に示すように、膜厚５００〜１５００ｎｍ、好ましくは５００〜１０００ｎｍの第３の導電層１５３を成膜する。次に、第３の導電層上に感光性材料１５４を塗布又は吐出し、レーザビーム直接描画装置を用いてレーザ光１５５を感光性材料１５４に照射し露光した後、現像して、図１１（Ｄ）に示すような第３のマスク１６１を形成する。ここでは、感光性材料１５４として、ポジ型感光性材料を用いる。   Next, after removing the second mask, as in Embodiment Mode 1, a third conductive layer 153 having a thickness of 500 to 1500 nm, preferably 500 to 1000 nm is formed as shown in FIG. Film. Next, a photosensitive material 154 is applied or discharged onto the third conductive layer, and a laser beam 155 is irradiated onto the photosensitive material 154 using a laser beam direct drawing apparatus, and then exposed to light. A third mask 161 as shown in FIG. Here, a positive photosensitive material is used as the photosensitive material 154.

次に、実施の形態１と同様に、第３のマスク１６１を用いて第３の導電層１５３を所望の形状にエッチングして、第４の導電層１６２ａ、１６３を形成する。第４の導電層１６２ａ、１６３は、ソース電極及びドレイン電極として機能する。このとき、第３の導電層を分断して、ソース電極及びドレイン電極を形成すると共に、ソース配線又はドレイン配線の幅が細くなるようにエッチングすることで、後に形成される液晶表示装置の開口率を高めることが可能である。   Next, similarly to Embodiment Mode 1, the third conductive layer 153 is etched into a desired shape using the third mask 161, so that fourth conductive layers 162a and 163 are formed. The fourth conductive layers 162a and 163 function as a source electrode and a drain electrode. At this time, the third conductive layer is divided to form a source electrode and a drain electrode, and etching is performed so that the width of the source wiring or the drain wiring is narrowed, whereby an aperture ratio of a liquid crystal display device to be formed later It is possible to increase.

次に、実施の形態１と同様に、第３のマスク１６１を用いて、第１の半導体領域１５２の露出部をエッチングして、ソース領域及びドレイン領域として機能する第３の半導体領域１６４、１６５を形成する。このとき、第２の半導体領域１５１の一部がオーバーエッチングされても良い。このときのオーバーエッチングされた第２の半導体領域を第４の半導体領域１６６と示す。第４の半導体領域１６６はチャネル形成領域として機能する。     Next, similarly to Embodiment Mode 1, the third semiconductor region 164 and 165 functioning as a source region and a drain region are etched using the third mask 161 to etch the exposed portion of the first semiconductor region 152. Form. At this time, part of the second semiconductor region 151 may be over-etched. The over-etched second semiconductor region at this time is referred to as a fourth semiconductor region 166. The fourth semiconductor region 166 functions as a channel formation region.

次に、第３のマスクを除去した後、図１１（Ｅ）に示すように、第４の導電層１６２、１６３及び第４の半導体領域１６６表面上に、パッシベーション膜として機能する膜厚１００〜３００ｎｍの第２の絶縁膜１７１を成膜することが好ましい。   Next, after removing the third mask, as shown in FIG. 11E, a film thickness of 100 to 100 which functions as a passivation film over the surfaces of the fourth conductive layers 162 and 163 and the fourth semiconductor region 166 is obtained. A second insulating film 171 with a thickness of 300 nm is preferably formed.

この後、第４の半導体領域を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、第３の絶縁膜に水素を含む絶縁膜を形成することが好ましい。   Thereafter, the fourth semiconductor region is preferably hydrogenated by heating in a hydrogen atmosphere or a nitrogen atmosphere. Note that in the case of heating in a nitrogen atmosphere, an insulating film containing hydrogen is preferably formed as the third insulating film.

以上の工程により、結晶性半導体膜を有する逆スタガ型のＴＦＴを形成することができる。   Through the above steps, an inverted staggered TFT having a crystalline semiconductor film can be formed.

次に、実施の形態１と同様に、第２の絶縁膜１７１上に、膜厚５００〜１５００ｎｍの第３の絶縁膜１７２を形成する。   Next, as in Embodiment 1, a third insulating film 172 having a thickness of 500 to 1500 nm is formed over the second insulating film 171.

次に、実施の形態１と同様に、第３の絶縁膜１７２上に第４のマスク（図示しない。）を形成した後、第３の絶縁膜１７２及び第２の絶縁膜１７１の一部をエッチングして、ゲート電極の接続部１２２ａを露出する。次に、第４のマスクを除去した後、ゲート配線として機能する膜厚５００〜１５００ｎｍ、好ましくは５００〜１０００ｎｍの第５の導電層１７３を形成する。     Next, as in Embodiment Mode 1, after a fourth mask (not shown) is formed over the third insulating film 172, the third insulating film 172 and a part of the second insulating film 171 are formed. Etching is performed to expose the gate electrode connecting portion 122a. Next, after removing the fourth mask, a fifth conductive layer 173 having a thickness of 500 to 1500 nm, preferably 500 to 1000 nm, which functions as a gate wiring is formed.

次に、第５の導電層１７３及び第３の絶縁膜１７２上に第４の絶縁膜１７４を形成する。第４の絶縁膜１７４としては、第３の絶縁膜１７２と同様の材料を適宜用いることが可能である。また、反射型液晶表示装置又は半透過型液晶表示装置を形成する場合、第４の絶縁膜は凹凸を有することで、光をより外部に反射することが可能となる。この場合、第３の絶縁膜を液滴吐出法、印刷法等を用いることで、凹凸を有する絶縁層を形成することが可能である。   Next, a fourth insulating film 174 is formed over the fifth conductive layer 173 and the third insulating film 172. As the fourth insulating film 174, a material similar to that of the third insulating film 172 can be used as appropriate. In the case of forming a reflective liquid crystal display device or a transflective liquid crystal display device, the fourth insulating film has unevenness, whereby light can be reflected more externally. In this case, an insulating layer having unevenness can be formed using the third insulating film by a droplet discharge method, a printing method, or the like.

次に、第４の絶縁膜１７４上に第５のマスク（図示しない。）を形成した後、第４の絶縁膜１７４、第３の絶縁膜１７２及び第２の絶縁膜１７１の一部をエッチングして、第４の導電層１６３の一部を露出する。次に、第５のマスクを除去した後、画素電極として機能する膜厚１００〜２００ｎｍの第６の導電層１７５を形成する。第５のマスクは、第２のマスク１４３と同様の手法及び材料を適宜用いることが可能である。第６の導電層１７５の代表的な材料としては、透光性を有する導電膜、又は反射性を有する導電膜がある。透光性を有する導電膜の材料としては、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）、酸化珪素を含む酸化インジウムスズ等が挙げられる。また、反射性を有する導電膜の材料としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、タンタル（Ｔａ）などの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、若しくは１〜２０％のニッケルを含むアルミニウムなどが挙げられる。さらには、半透過型液晶表示装置の場合、第６の導電層を透光性を有する導電膜と、反射性を有する導電膜とで形成すれば良い。   Next, after a fifth mask (not shown) is formed over the fourth insulating film 174, the fourth insulating film 174, the third insulating film 172, and a part of the second insulating film 171 are etched. Then, a part of the fourth conductive layer 163 is exposed. Next, after removing the fifth mask, a sixth conductive layer 175 having a thickness of 100 to 200 nm which functions as a pixel electrode is formed. As the fifth mask, a method and a material similar to those of the second mask 143 can be used as appropriate. As a typical material of the sixth conductive layer 175, a light-transmitting conductive film or a reflective conductive film can be given. As a material for the light-transmitting conductive film, indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), zinc oxide added with gallium (GZO), indium tin oxide containing silicon oxide, or the like Is mentioned. In addition, as a material for the conductive film having reflectivity, a metal such as aluminum (Al), titanium (Ti), silver (Ag), and tantalum (Ta), or a concentration less than the stoichiometric composition ratio with the metal is used. Examples thereof include a metal material containing nitrogen, or titanium nitride (TiN), tantalum nitride (TaN) which is a nitride of the metal, or aluminum containing 1 to 20% nickel. Further, in the case of a transflective liquid crystal display device, the sixth conductive layer may be formed using a light-transmitting conductive film and a reflective conductive film.

第６の導電層１７５の形成方法としては、液滴吐出法、スパッタリング法、蒸着法、ＣＶＤ法、塗布法等を適宜用いる。液滴吐出法を用いることで、選択的に第６の導電層を形成することが可能である。また、スパッタリング法、蒸着法、ＣＶＤ法、塗布法等を用いた場合、第２の導電層と同様にマスクを形成した後、該マスクを用いて導電膜をエッチングして第６の導電層を形成する。   As a method for forming the sixth conductive layer 175, a droplet discharge method, a sputtering method, a vapor deposition method, a CVD method, a coating method, or the like is appropriately used. By using a droplet discharge method, the sixth conductive layer can be selectively formed. Further, when a sputtering method, a vapor deposition method, a CVD method, a coating method, or the like is used, after forming a mask in the same manner as the second conductive layer, the conductive film is etched using the mask to form a sixth conductive layer. Form.

なお、ここでは第５の導電層１７３としてはゲート配線として機能する導電層を形成し、第６の導電層１７５としては画素電極として機能する導電層を形成したが、これに限定されない。画素電極として機能する導電層を形成した後、ゲート配線として機能する導電層を形成してもよい。   Note that although a conductive layer functioning as a gate wiring is formed as the fifth conductive layer 173 and a conductive layer functioning as a pixel electrode is formed as the sixth conductive layer 175 here, the invention is not limited to this. After forming a conductive layer functioning as a pixel electrode, a conductive layer functioning as a gate wiring may be formed.

以上の工程により、アクティブマトリクス基板を形成することが可能である。   Through the above steps, an active matrix substrate can be formed.

本実施の形態で形成される逆スタガ型のＴＦＴは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、結晶化工程等の加熱処理を行った後、低抵抗材料を用いてソース配線、ゲート配線等の配線を形成している。このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いＴＦＴを形成することが可能である。また、本発明の液晶表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。   The inversely staggered TFT formed in this embodiment uses a material having high heat resistance for the gate electrode, and after performing heat treatment such as an activation process, a gettering process, and a crystallization process, Wirings such as a source wiring and a gate wiring are formed using a resistance material. Therefore, a TFT having crystallinity, a small amount of impurity metal elements, and low wiring resistance can be formed. In the liquid crystal display device of the present invention, a pixel electrode can be formed over the insulating film, and the aperture ratio can be increased.

このため、結晶性半導体膜で形成されるため非晶質半導体膜で形成される逆スタガ型のＴＦＴと比較して移動度が高い。また、ソース領域及びドレイン領域には、ドナー型元素に加え、触媒元素をも含む。このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な半導体装置を作製することが可能である。   Therefore, since it is formed using a crystalline semiconductor film, the mobility is higher than that of an inverted stagger type TFT formed using an amorphous semiconductor film. Further, the source region and the drain region contain a catalyst element in addition to the donor element. For this reason, a source region and a drain region having low contact resistance with the semiconductor region can be formed. As a result, a semiconductor device that requires high-speed operation can be manufactured.

また、非晶質半導体膜で形成されるＴＦＴと比較して、しきい値のずれが生じにくく、ＴＦＴ特性のバラツキを低減することが可能である。このため、非晶質半導体膜で形成されるＴＦＴをスイッチング素子として用いた液晶表示装置と比較して、表示ムラを低減することが可能であり、信頼性の高い半導体装置を作製することが可能である。   Further, as compared with a TFT formed using an amorphous semiconductor film, a threshold shift is less likely to occur, and variation in TFT characteristics can be reduced. Therefore, display unevenness can be reduced and a highly reliable semiconductor device can be manufactured as compared with a liquid crystal display device using a TFT formed of an amorphous semiconductor film as a switching element. It is.

更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このようなＴＦＴを液晶表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。   Further, since the metal element mixed in the semiconductor film in the film formation stage is also gettered by the gettering step, off current can be reduced. By providing such a TFT in a switching element of a liquid crystal display device, contrast can be improved.

また、本実施の形態では、このため、基板全面に薄膜を成膜せずとも、液滴吐出法を用いて所定の場所に薄膜原料やレジストを吐出すればよく、フォトマスクを用いずとも、ＴＦＴを形成することができる。このため、スループットや歩留まりを向上させると共に、コストダウンを図ることが可能となる。     In the present embodiment, for this reason, a thin film material or a resist may be discharged to a predetermined place using a droplet discharge method without forming a thin film over the entire surface of the substrate, and without using a photomask. A TFT can be formed. For this reason, it is possible to improve throughput and yield and to reduce costs.

（実施の形態１０）
本実施の形態では、実施の形態９で示したアクティブマトリクス基板のソース配線、ゲート配線、及び画素電極の積層の構造について、図１２を用いて説明する。 (Embodiment 10)
In this embodiment mode, a stacked structure of the source wiring, the gate wiring, and the pixel electrode of the active matrix substrate described in Embodiment Mode 9 is described with reference to FIGS.

図１２（Ａ）は、本実施の形態における逆スタガ型のＴＦＴと、ゲート配線として機能する第５の導電層との積層構造を示す図であり、図１１（Ｅ）の断面構造及び図１２（Ｃ）のＡ−Ｂの断面構造に相当する。   FIG. 12A is a diagram illustrating a stacked structure of an inverted staggered TFT in this embodiment and a fifth conductive layer functioning as a gate wiring. The cross-sectional structure in FIG. This corresponds to a cross-sectional structure taken along line AB in (C).

図１２（Ｂ）は、ソース配線として機能する第４の導電層、ゲート配線として機能する第５の導電層、ゲート電極の接続部として機能する第２の導電層、及び画素電極として機能のする第６の導電層の積層構造を示す図であり、図１２（Ｃ）のＣ−Ｄの断面構造に相当する。以下、ソース配線として機能する第４の導電層をソース配線１６２ａ、１６２ｂ、ゲート配線として機能する第５の導電層をゲート配線１７３ａ、１７３ｂ、ゲート電極の接続部として機能する第２の導電層をゲート電極の接続部１２２ａ、１２２ｂ、及び画素電極として機能する第６の導電層を画素電極１７５と示す。   FIG. 12B functions as a fourth conductive layer functioning as a source wiring, a fifth conductive layer functioning as a gate wiring, a second conductive layer functioning as a connection portion of the gate electrode, and a pixel electrode. It is a figure which shows the laminated structure of a 6th conductive layer, and is equivalent to the cross-sectional structure of CD of FIG.12 (C). Hereinafter, the fourth conductive layer functioning as the source wiring is the source wirings 162a and 162b, the fifth conductive layer functioning as the gate wiring is the gate wirings 173a and 173b, and the second conductive layer functioning as the connection portion of the gate electrode is used. A gate electrode connecting portions 122a and 122b and a sixth conductive layer functioning as a pixel electrode are referred to as a pixel electrode 175.

図１２（Ｂ）に示すように、ゲート電極の接続部１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１８０、ソース配線１６２ｂ、ドレイン電極１６３が形成される。また、容量配線１８０、ソース配線１６２ｂ、ドレイン電極１６３、第１の絶縁膜１２３すべての上に第２の絶縁膜１７１、第３の絶縁膜１７２が形成され、第３の絶縁膜１７２上にゲート配線１７３が形成される。即ち、ソース配線、ドレイン電極は、第２の絶縁膜１７１、第３の絶縁膜１７２を介してゲート配線１７３と交差している。   As shown in FIG. 12B, the first insulating film 123 is formed over the connection portion 122 b of the gate electrode, and the capacitor wiring 180, the source wiring 162 b, and the drain electrode 163 are formed over the first insulating film 123. Is done. In addition, the second insulating film 171 and the third insulating film 172 are formed over the capacitor wiring 180, the source wiring 162b, the drain electrode 163, and the first insulating film 123, and the gate is formed over the third insulating film 172. A wiring 173 is formed. That is, the source wiring and the drain electrode intersect with the gate wiring 173 through the second insulating film 171 and the third insulating film 172.

図１２（Ｂ）に示すように、ゲート配線１７３及び第３の絶縁膜１７２全ての上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１７５が形成されている。即ち、第４の絶縁膜を介して、ゲート配線１７３の一部を画素電極１７５が覆っている。画素電極１７５が形成される第４の絶縁膜１７４は、平坦化層で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。   As shown in FIG. 12B, a fourth insulating film 174 is formed over all of the gate wiring 173 and the third insulating film 172, and a pixel electrode 175 is formed over the fourth insulating film. That is, the pixel electrode 175 covers part of the gate wiring 173 with the fourth insulating film interposed therebetween. Since the fourth insulating film 174 on which the pixel electrode 175 is formed is formed using a planarization layer, it is possible to suppress disorder in the alignment of a liquid crystal material that is filled between the pixel electrodes later. It is possible to improve the contrast of the device.

なお、ここでは、第４の絶縁膜１７４を、ゲート配線１７３及び第３の絶縁膜１７２全ての上に形成したが、ゲート配線１７３及びその周辺の第３の絶縁膜１７２のみを覆うように設けてもよい。この場合、液滴吐出法や印刷法で部分的に第４の絶縁膜を形成する。この構造の場合、部分的に第４の絶縁膜を形成するため、原材料を削減することが可能であり、低コスト化が可能である。   Note that although the fourth insulating film 174 is formed over the gate wiring 173 and the third insulating film 172 here, the fourth insulating film 174 is provided so as to cover only the gate wiring 173 and the third insulating film 172 around it. May be. In this case, the fourth insulating film is partially formed by a droplet discharge method or a printing method. In the case of this structure, since the fourth insulating film is partially formed, raw materials can be reduced and the cost can be reduced.

また、本実施の形態では、図１２（Ｃ）のＥ−Ｆで示すように、ソース配線上に画素電極の端部が形成されている。このため、透過型液晶表示装置の場合、画素電極端部で液晶材料の配向乱れが生じたとしても、その領域をソース配線が覆っているため、表示ムラを低減することが可能である。   In this embodiment mode, the end portion of the pixel electrode is formed over the source wiring as indicated by E-F in FIG. For this reason, in the case of a transmissive liquid crystal display device, even if alignment disorder of the liquid crystal material occurs at the end portion of the pixel electrode, since the source wiring covers the region, display unevenness can be reduced.

（実施の形態１１）
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図１３を用いて説明する。 (Embodiment 11)
In this embodiment, an active matrix substrate having a stacked structure of gate wirings and source wirings is described with reference to FIGS.

図１３（Ａ）は、本実施の形態における逆スタガ型のＴＦＴとゲート配線との積層構造を示す図であり、図１３（Ｃ）のＡ−Ｂの断面構造に相当する。第１の絶縁膜１２３上には、第４の半導体領域、ソース配線１６２ａ、ドレイン電極として機能する第４の導電層（以下、ドレイン電極と示す。）１６３、画素電極１１３２、ゲート配線１１１３が形成される。ドレイン電極１６３と画素電極１１３２は絶縁膜を介さないで接続されている。また、ゲート電極の接続部１２２ａとゲート配線１１１３とは、第１の絶縁膜１２３を介して接続されている。また、ソース配線１６２ａ、ドレイン電極１６３、画素電極１１３２、第１の絶縁膜１２３、及びゲート配線１１１３上にはパッシベーション膜として機能する絶縁膜１１１４が形成される。   FIG. 13A illustrates a stacked structure of an inverted staggered TFT and a gate wiring in this embodiment, which corresponds to a cross-sectional structure taken along line AB in FIG. Over the first insulating film 123, a fourth semiconductor region, a source wiring 162a, a fourth conductive layer functioning as a drain electrode (hereinafter referred to as a drain electrode) 163, a pixel electrode 1132, and a gate wiring 1113 are formed. Is done. The drain electrode 163 and the pixel electrode 1132 are connected without an insulating film interposed therebetween. The gate electrode connection portion 122 a and the gate wiring 1113 are connected to each other through the first insulating film 123. In addition, an insulating film 1114 functioning as a passivation film is formed over the source wiring 162 a, the drain electrode 163, the pixel electrode 1132, the first insulating film 123, and the gate wiring 1113.

図１３（Ｂ）は、ソース配線１６２ｂ、ゲート配線１１１３、ゲート電極の接続部１２２ｂ、及び画素電極１１３２の積層構造を示す図であり、図１３（Ｃ）のＣ−Ｄの断面構造に相当する。   13B illustrates a stacked structure of the source wiring 162b, the gate wiring 1113, the gate electrode connection portion 122b, and the pixel electrode 1132, and corresponds to a cross-sectional structure taken along line CD in FIG. 13C. .

図１３（Ｂ）に示すように、ゲート電極の接続部１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１８０、ソース配線１６２ｂ、ドレイン電極１６３、ドレイン電極１６３に接続する画素電極１１３２が形成される。また、容量配線１８０、ソース配線１６２ｂ、及び第１の絶縁膜１２３の一部上に第２の絶縁膜１１１１が形成され、第２の絶縁膜１１１１上にゲート配線１１１３が形成される。即ち、ソース配線、ドレイン電極は、第２の絶縁膜１１１１を介してゲート配線１１１３と交差している。ここでは、第２の絶縁膜１１１１を液滴吐出法、又は印刷法で形成する。   As shown in FIG. 13B, a first insulating film 123 is formed over the connection portion 122b of the gate electrode, and a capacitor wiring 180, a source wiring 162b, a drain electrode 163, and a drain are formed over the first insulating film 123. A pixel electrode 1132 connected to the electrode 163 is formed. Further, the second insulating film 1111 is formed over part of the capacitor wiring 180, the source wiring 162 b, and the first insulating film 123, and the gate wiring 1113 is formed over the second insulating film 1111. That is, the source wiring and the drain electrode intersect with the gate wiring 1113 with the second insulating film 1111 interposed therebetween. Here, the second insulating film 1111 is formed by a droplet discharge method or a printing method.

本実施の形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第２の絶縁膜１１１１を設けている。このため、実施の形態１０と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。   In this embodiment mode, the second insulating film 1111 is provided only in a region where the source wiring, the capacitor wiring, and the gate wiring intersect. For this reason, unlike Embodiment 10, since it forms only in a part, it can reduce a raw material and can reduce cost.

また、ゲート配線１１１３と画素電極１１３２とが重なる領域に第３の絶縁膜を液滴吐出法又は印刷法で形成してもよい。この場合、画素電極が形成する領域を拡大することが可能であり、開口率を増加させることが可能である。   Alternatively, the third insulating film may be formed by a droplet discharge method or a printing method in a region where the gate wiring 1113 and the pixel electrode 1132 overlap. In this case, a region formed by the pixel electrode can be enlarged, and the aperture ratio can be increased.

（実施の形態１２）
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図１４を用いて説明する。 (Embodiment 12)
In this embodiment, an active matrix substrate having a stacked structure of gate wirings and source wirings is described with reference to FIGS.

図１４（Ａ）は、本実施の形態における逆スタガ型のＴＦＴとゲート配線との積層構造を示す図であり、及び図１４（Ｃ）のＡ−Ｂの断面構造に相当する。   FIG. 14A illustrates a stacked structure of an inverted staggered TFT and a gate wiring in this embodiment mode, and corresponds to a cross-sectional structure taken along line AB in FIG.

図１４（Ｂ）は、ソース配線１６２ｂ、ゲート配線１１２１ｂ、ゲート電極の接続部１２２ｂ、及び画素電極１１２２の積層構造を示す図であり、図１４（Ｃ）のＣ−Ｄの断面構造に相当する。   14B is a diagram illustrating a stacked structure of the source wiring 162b, the gate wiring 1121b, the gate electrode connection portion 122b, and the pixel electrode 1122, and corresponds to the cross-sectional structure taken along line CD in FIG. 14C. .

図１４（Ｂ）に示すように、ゲート電極の接続部１２２ａ、１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１８０、ソース配線１６２ｂ、ドレイン電極１６３が形成される。また、容量配線１８０、ソース配線１６２ｂ、ドレイン電極１６３、及び第１の絶縁膜１２３すべての上に第２の絶縁膜１７１、第３の絶縁膜１７２が形成され、第３の絶縁膜１７２上にゲート配線１１２１ｂが形成される。即ち、ソース配線１６２ｂ、及び容量配線１８０は、第２の絶縁膜１７１、第３の絶縁膜１７２を介してゲート配線１１２１ａ、１１２１ｂと交差している。   As shown in FIG. 14B, a first insulating film 123 is formed over the gate electrode connecting portions 122a and 122b, and a capacitor wiring 180, a source wiring 162b, and a drain electrode 163 are formed over the first insulating film 123. Is formed. Further, the second insulating film 171 and the third insulating film 172 are formed over the capacitor wiring 180, the source wiring 162 b, the drain electrode 163, and the first insulating film 123, and the third insulating film 172 is formed over the third insulating film 172. Gate wiring 1121b is formed. That is, the source wiring 162 b and the capacitor wiring 180 intersect with the gate wirings 1121 a and 1121 b through the second insulating film 171 and the third insulating film 172.

なお、ここでは、図１４（Ｃ）に示すように、ゲート配線１１２１ｂは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極の接続部１２２ａ、１２２ｂに接続されている。このため、ゲート配線１１２１ｂの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。   Note that here, as illustrated in FIG. 14C, the gate wiring 1121b is formed for each pixel and is connected to connection portions 122a and 122b of gate electrodes provided in adjacent pixels. For this reason, the material of the gate wiring 1121b does not need to be a particularly low resistance material, and the selection range of the material is widened.

また、第３の絶縁膜１７２全ての上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１１２２が形成されている。即ち、第４の絶縁膜を介して、ゲート配線１１２１ｂの一部を画素電極１７５が覆っている。画素電極１７５が形成される第４の絶縁膜１７４は、平坦化層で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。   Further, the fourth insulating film 174 is formed over the entire third insulating film 172, and the pixel electrode 1122 is formed over the fourth insulating film. That is, the pixel electrode 175 covers part of the gate wiring 1121b with the fourth insulating film interposed therebetween. Since the fourth insulating film 174 on which the pixel electrode 175 is formed is formed using a planarization layer, it is possible to suppress disorder in the alignment of a liquid crystal material that is filled between the pixel electrodes later. It is possible to improve the contrast of the device.

なお、ここでは、第４の絶縁膜１７４を、ゲート配線１１２１ｂ及び第３の絶縁膜１７２全ての上に形成したが、ゲート配線１１２１ｂ及びその周辺の第３の絶縁膜１７２のみを覆うように設けてもよい。この場合、液滴吐出法や印刷法で部分的に第４の絶縁膜を形成する。この構造の場合、部分的に第４の絶縁膜を形成するため、原材料を削減することが可能であり、低コスト化が可能である。   Note that here, the fourth insulating film 174 is formed over all of the gate wiring 1121b and the third insulating film 172; however, the fourth insulating film 174 is provided so as to cover only the gate wiring 1121b and the third insulating film 172 around the gate wiring 1121b. May be. In this case, the fourth insulating film is partially formed by a droplet discharge method or a printing method. In the case of this structure, since the fourth insulating film is partially formed, raw materials can be reduced and the cost can be reduced.

（実施の形態１３）
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図１５を用いて説明する。 (Embodiment 13)
In this embodiment mode, an active matrix substrate having a stacked structure of gate wirings and source wirings is described with reference to FIGS.

図１５（Ａ）は、本実施の形態における逆スタガ型のＴＦＴとゲート配線との積層構造を示す図であり、図１５（Ｃ）のＡ−Ｂの断面構造に相当する。第１の絶縁膜１２３上には、第４の半導体領域、ドレイン電極１６３、画素電極１１３２、ゲート配線１１３３ａが形成される。ドレイン電極１６３と画素電極１１３２は絶縁膜を介さないで接続されている。   FIG. 15A illustrates a stacked structure of an inverted staggered TFT and a gate wiring in this embodiment, which corresponds to a cross-sectional structure taken along line AB in FIG. Over the first insulating film 123, a fourth semiconductor region, a drain electrode 163, a pixel electrode 1132, and a gate wiring 1133a are formed. The drain electrode 163 and the pixel electrode 1132 are connected without an insulating film interposed therebetween.

図１５（Ｂ）は、ソース配線１６２ｂ、ゲート配線１１３３ｂ、ゲート電極の接続部１２２ｂ、及び画素電極１１３２の積層構造を示す図であり、図１５（Ｃ）のＣ−Ｄの断面構造に相当する。   FIG. 15B is a diagram illustrating a stacked structure of the source wiring 162b, the gate wiring 1133b, the gate electrode connection portion 122b, and the pixel electrode 1132, and corresponds to the cross-sectional structure taken along the line CD in FIG. .

図１５（Ｂ）に示すように、ゲート電極の接続部１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１８０、ソース配線１６２ｂ、ドレイン電極１６３、ドレイン電極１６３に接続する画素電極１１３２が形成される。また、容量配線１８０、ソース配線１６２ｂ及び第１の絶縁膜１２３の一部上に第２の絶縁膜１１３１が形成され、第２の絶縁膜１１３１上にゲート配線１１３３ｂが形成される。即ち、ソース配線１６２ａ、容量配線１８０は、第２の絶縁膜１１３１を介してゲート配線１１３３ｂと交差している。ここでは、第２の絶縁膜１１３１を液滴吐出法、又は印刷法で形成する。   As shown in FIG. 15B, a first insulating film 123 is formed over the connection portion 122b of the gate electrode, and a capacitor wiring 180, a source wiring 162b, a drain electrode 163, and a drain are formed over the first insulating film 123. A pixel electrode 1132 connected to the electrode 163 is formed. In addition, a second insulating film 1131 is formed over part of the capacitor wiring 180, the source wiring 162 b, and the first insulating film 123, and a gate wiring 1133 b is formed over the second insulating film 1131. That is, the source wiring 162a and the capacitor wiring 180 intersect with the gate wiring 1133b with the second insulating film 1131 interposed therebetween. Here, the second insulating film 1131 is formed by a droplet discharge method or a printing method.

本実施の形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第２の絶縁膜１１３１を設けている。このため、実施の形態１２と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。   In this embodiment mode, the second insulating film 1131 is provided only in a region where the source wiring, the capacitor wiring, and the gate wiring intersect. For this reason, unlike Embodiment 12, since it forms only in one part, it can reduce a raw material and can reduce cost.

また、ゲート配線１１３３ｂと画素電極１１３２とが重なる領域に第３の絶縁膜を液滴吐出法又は印刷法で形成してよい。この場合、画素電極が形成する領域を拡大することが可能であり、開口率を増加させることが可能である。   Further, a third insulating film may be formed by a droplet discharge method or a printing method in a region where the gate wiring 1133b and the pixel electrode 1132 overlap. In this case, a region formed by the pixel electrode can be enlarged, and the aperture ratio can be increased.

（実施の形態１４）
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図１６を用いて説明する。 (Embodiment 14)
In this embodiment, an active matrix substrate having a stacked structure of gate wirings and source wirings is described with reference to FIGS.

図１６（Ａ）は、本実施の形態における逆スタガ型のＴＦＴとゲート配線として機能する第５の導電層との積層構造を示す図であり、図１６（Ｃ）のＡ−Ｂの断面構造に相当する。   FIG. 16A is a diagram illustrating a stacked structure of an inverted staggered TFT and a fifth conductive layer functioning as a gate wiring in this embodiment, and is a cross-sectional structure taken along line AB in FIG. It corresponds to.

図１６（Ｂ）は、ソース配線１１４８ｂ、ゲート配線１１４５ａ、１１４５ｂ、ゲート電極の接続部１２２ｂ、及び画素電極１１４２の積層構造を示す図であり、図１６（Ｃ）のＣ−Ｄの断面構造に相当する。   FIG. 16B is a diagram illustrating a stacked structure of the source wiring 1148b, the gate wirings 1145a and 1145b, the gate electrode connection portion 122b, and the pixel electrode 1142, and has a cross-sectional structure taken along line CD in FIG. Equivalent to.

図１６（Ｂ）に示すように、ゲート電極の接続部１２２ａ、１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１１４４、ソース配線１１４８ｂ、ドレイン電極１１４７、ゲート配線１１４５ａ、１１４５ｂが形成される。なお、ゲート配線１１４５ａ、１１４５ｂは、それぞれ第１の絶縁膜１２３を介してゲート電極の接続部１２２ａ、１２２ｂに接続されている。   As shown in FIG. 16B, a first insulating film 123 is formed over the gate electrode connecting portions 122a and 122b, and a capacitor wiring 1144, a source wiring 1148b, and a drain electrode 1147 are formed over the first insulating film 123. Gate wirings 1145a and 1145b are formed. Note that the gate wirings 1145a and 1145b are connected to the gate electrode connecting portions 122a and 122b through the first insulating film 123, respectively.

また、図１６（Ｃ）に示すように、ゲート配線１１４５ａ、１１４５ｂは、各画素にそれぞれ設けられている。ここでは、ゲート配線１１４５ａ、１１４５ｂとソース配線１１４８ｂ、１１４８ａ、容量配線１１４４とはそれぞれは、交差していない。このためこれらの電極及び配線を液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。   In addition, as illustrated in FIG. 16C, the gate wirings 1145a and 1145b are provided for the respective pixels. Here, the gate wirings 1145a and 1145b, the source wirings 1148b and 1148a, and the capacitor wiring 1144 do not intersect each other. Therefore, when these electrodes and wirings are formed by a droplet discharge method, they can be formed at the same time, so that mass productivity can be improved.

また、ゲート配線１１４５ａ、１１４５ｂとソース配線１１４８ｂ、ドレイン電極１１４７、容量配線１１４４すべての上に第２の絶縁膜１７１、第３の絶縁膜１７２が形成され、第３の絶縁膜１７２上に導電層１１４６ａ、１１４６ｂが形成される。また、導電層１１４６ａ、１１４６ｂは、第２の絶縁膜１７１、第３の絶縁膜１７２を介して、それぞれゲート配線１１４５ａ、１１４５ｂと接続している。このため、各画素に設けられたゲート配線は、導電層１１４６ａ、１１４６ｂを介して電気的に接続している。また、ソース配線１１４８ａ、１１４８ｂ、及び容量配線１１４４は、第２の絶縁膜１７１、第３の絶縁膜１７２を介してゲート配線１１４５ａ、１１４５ｂ及び導電層１１４６ａ、１１４６ｂと交差している。   Further, a second insulating film 171 and a third insulating film 172 are formed over all of the gate wirings 1145a and 1145b, the source wiring 1148b, the drain electrode 1147, and the capacitor wiring 1144, and a conductive layer is formed over the third insulating film 172. 1146a and 1146b are formed. The conductive layers 1146a and 1146b are connected to gate wirings 1145a and 1145b through the second insulating film 171 and the third insulating film 172, respectively. Therefore, the gate wiring provided in each pixel is electrically connected through the conductive layers 1146a and 1146b. The source wirings 1148a and 1148b and the capacitor wiring 1144 cross the gate wirings 1145a and 1145b and the conductive layers 1146a and 1146b with the second insulating film 171 and the third insulating film 172 interposed therebetween.

なお、ここでは、導電層１１４６ａ、１１４６ｂは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極の接続部１２２ａ、１２２ｂに接続されている。このため、導電層１１４６ａ、１１４６ｂの材料の選択の幅が広がる。   Note that here, the conductive layers 1146a and 1146b are formed for each pixel and are connected to gate electrode connecting portions 122a and 122b provided in adjacent pixels. For this reason, the range of selection of materials for the conductive layers 1146a and 1146b is widened.

また、及び第３の絶縁膜１７２全ての上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１１４２が形成されている。即ち、第４の絶縁膜を介して、導電層１１４６ｂの一部を画素電極１１４２が覆っている。画素電極１７５が形成される第４の絶縁膜１７４は、平坦化層で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。   Further, the fourth insulating film 174 is formed over the third insulating film 172, and the pixel electrode 1142 is formed over the fourth insulating film. That is, the pixel electrode 1142 covers part of the conductive layer 1146b with the fourth insulating film interposed therebetween. Since the fourth insulating film 174 on which the pixel electrode 175 is formed is formed using a planarization layer, it is possible to suppress disorder in the alignment of a liquid crystal material that is filled between the pixel electrodes later. It is possible to improve the contrast of the device.

なお、ここでは、第４の絶縁膜１７４を、導電層１１４６ａ、１１４６ｂ及び第３の絶縁膜１７２全ての上に形成したが、ゲート配線１１２１ｂ及びその周辺の第４の絶縁膜１７４を覆うように設けてもよい。   Note that here, the fourth insulating film 174 is formed over all of the conductive layers 1146a and 1146b and the third insulating film 172, but the gate wiring 1121b and the surrounding fourth insulating film 174 are covered. It may be provided.

（実施の形態１５）
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図１７を用いて説明する。 (Embodiment 15)
In this embodiment, an active matrix substrate having a stacked structure of gate wirings and source wirings is described with reference to FIGS.

図１７（Ａ）は、本実施の形態における逆スタガ型のＴＦＴとゲート配線との積層構造を示す図であり、図１７（Ｃ）のＡ−Ｂの断面構造に相当する。第１の絶縁膜１２３上には、ソース配線１１５０ａ、第４の半導体領域、ドレイン電極１１５７、画素電極１１５２、ゲート配線１１５５ａが形成される。ドレイン電極１６３と画素電極１１３２は絶縁膜を介さないで接続されている。   FIG. 17A illustrates a stacked structure of an inverted staggered TFT and a gate wiring in this embodiment, and corresponds to a cross-sectional structure taken along line AB in FIG. Over the first insulating film 123, a source wiring 1150a, a fourth semiconductor region, a drain electrode 1157, a pixel electrode 1152, and a gate wiring 1155a are formed. The drain electrode 163 and the pixel electrode 1132 are connected without an insulating film interposed therebetween.

図１７（Ｂ）は、ソース配線１１５３ｂ、ゲート配線１１５５ａ、１１５５ｂ、ゲート電極の接続部１２２ｂ、及び画素電極１１５２の積層構造を示す図であり、図１７（Ｃ）のＣ−Ｄの断面構造に相当する。   FIG. 17B is a diagram illustrating a stacked structure of the source wiring 1153b, the gate wirings 1155a and 1155b, the gate electrode connection portion 122b, and the pixel electrode 1152, and has a cross-sectional structure taken along line CD in FIG. Equivalent to.

図１７（Ｂ）に示すように、ゲート電極の接続部１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１１５８、ソース配線１１５０ｂ、ドレイン電極１１５８ａ、ドレイン電極１１５８ａに接続する画素電極１１５２、ゲート配線１１５５ａ、１１５５ｂが形成される。また、容量配線１１５８、ソース配線１１５０ｂ、及び第１の絶縁膜１２３の一部上に第２の絶縁膜１１５１が形成され、第２の絶縁膜１１５１上に導電層１１５６ｂが形成される。ゲート配線１１５５ａ、１１５５ｂは、各画素にそれぞれ設けられている。ここでは、ゲート配線１１５５ａ、１１５５ｂとソース配線１１５３ｂ、及び容量配線１１５８それぞれは、交差していない。このため液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。   As shown in FIG. 17B, a first insulating film 123 is formed over the connection portion 122b of the gate electrode, and a capacitor wiring 1158, a source wiring 1150b, a drain electrode 1158a, a drain are formed over the first insulating film 123. A pixel electrode 1152 and gate wirings 1155a and 1155b connected to the electrode 1158a are formed. Further, the second insulating film 1151 is formed over part of the capacitor wiring 1158, the source wiring 1150 b, and the first insulating film 123, and the conductive layer 1156 b is formed over the second insulating film 1151. Gate wirings 1155a and 1155b are provided in the respective pixels. Here, the gate wirings 1155a and 1155b, the source wiring 1153b, and the capacitor wiring 1158 do not intersect each other. For this reason, when forming by a droplet discharge method, since it can form simultaneously, it is possible to improve mass-productivity.

また、導電層１１５６ａ、１１５６ｂは、第２の絶縁膜１１５１を介して、それぞれゲート配線１１５５ａ、１１５５ｂと接続している。このため、各画素に設けられたゲート配線は、導電層１１５６ａ、１１５６ｂを介して電気的に接続している。また、ソース配線、ドレイン電極は、第２の絶縁膜１１５１を介してゲート配線１１５５ａ、１１５５ｂ及び導電層１１５６ａ、１１５６ｂと交差している。   The conductive layers 1156a and 1156b are connected to gate wirings 1155a and 1155b through the second insulating film 1151, respectively. Therefore, the gate wiring provided in each pixel is electrically connected through the conductive layers 1156a and 1156b. Further, the source wiring and the drain electrode intersect with the gate wirings 1155a and 1155b and the conductive layers 1156a and 1156b with the second insulating film 1151 interposed therebetween.

本実施の形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第２の絶縁膜１１５１を設けている。このため、実施の形態１４と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。   In this embodiment, the second insulating film 1151 is provided only in a region where the source wiring, the capacitor wiring, and the gate wiring intersect. For this reason, unlike Embodiment 14, since it forms only in a part, raw materials can be reduced and cost reduction is possible.

また、導電層１１５６ｂと画素電極１１５２とが重なる領域に第３の絶縁膜を液滴吐出法又は印刷法で形成してよい。この場合、画素電極が形成する領域を拡大することが可能であり、開口率を増加させることが可能である。   Alternatively, the third insulating film may be formed by a droplet discharge method or a printing method in a region where the conductive layer 1156b and the pixel electrode 1152 overlap. In this case, a region formed by the pixel electrode can be enlarged, and the aperture ratio can be increased.

（実施の形態１６）
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図１８を用いて説明する。 (Embodiment 16)
In this embodiment, an active matrix substrate having a stacked structure of gate wirings and source wirings is described with reference to FIGS.

図１８（Ａ）は、本実施の形態における逆スタガ型のＴＦＴとゲート配線との積層構造を示す図であり、図１８（Ｃ）のＡ−Ｂの断面構造に相当する。第１の絶縁膜１２３上には、第４の半導体領域１６６、ドレイン電極１１５７、画素電極１１５２が形成される。ドレイン電極１１５７と画素電極１１５２は絶縁膜を介さないで接続されている。また、ゲート電極の接続部１２２ａ上の第１の絶縁膜は除去されており、その上にゲート配線１１６５ａが形成されている。このような構造により、ゲート電極の接続部とゲート配線との接触抵抗を抑制することが可能である。また、本実施の形態のようなゲート電極の接続部１２２ａとゲート配線１１６５との接続構造を、実施の形態１０乃至実施の形態１５それぞれに適用することが可能である。   FIG. 18A illustrates a stacked structure of an inverted staggered TFT and a gate wiring in this embodiment, which corresponds to a cross-sectional structure taken along line AB in FIG. On the first insulating film 123, a fourth semiconductor region 166, a drain electrode 1157, and a pixel electrode 1152 are formed. The drain electrode 1157 and the pixel electrode 1152 are connected without an insulating film interposed therebetween. The first insulating film on the gate electrode connecting portion 122a is removed, and a gate wiring 1165a is formed thereover. With such a structure, it is possible to suppress contact resistance between the gate electrode connection portion and the gate wiring. The connection structure between the gate electrode connection portion 122a and the gate wiring 1165 as in this embodiment can be applied to each of Embodiments 10 to 15.

図１８（Ｂ）は、ソース配線１１６３ｂ、ゲート配線１１６５ａ、１１６５ｂ、導電層１２３ｂ、及び画素電極１１５２の積層構造を示す図であり、図１８（Ｃ）のＣ−Ｄの断面構造に相当する。   18B illustrates a stacked structure of the source wiring 1163b, the gate wirings 1165a and 1165b, the conductive layer 123b, and the pixel electrode 1152, and corresponds to the cross-sectional structure taken along line CD in FIG. 18C.

図１８（Ｂ）に示すように、ゲート電極１２１ａ、ゲート電極の接続部１２２ａと同様の工程で形成された導電層１２３ｂが基板表面には、形成されている。また、ゲート電極の接続部１２２ａ表面の第１の絶縁膜を除去するときに、導電層１２３ｂの表面上の第１の絶縁膜を除去する。この後、導電層１２３ｂ上に第２の絶縁膜１１６１を形成する。このとき、導電層１２３ｂの両端部が露出するように、第２の絶縁膜１１６１を形成することが好ましい。   As shown in FIG. 18B, a conductive layer 123b formed in the same process as the gate electrode 121a and the gate electrode connection portion 122a is formed on the substrate surface. Further, when the first insulating film on the surface of the gate electrode connection portion 122a is removed, the first insulating film on the surface of the conductive layer 123b is removed. After that, a second insulating film 1161 is formed over the conductive layer 123b. At this time, the second insulating film 1161 is preferably formed so that both end portions of the conductive layer 123b are exposed.

次に、第１の絶縁膜上にドレイン電極を形成すると同時に、導電層１２３ａ、１２３ｂ上にゲート配線１１６５ａ、１１６５ｂを形成し、また同時に第２の絶縁膜１１６１上にソース配線１１６３ｂ、容量配線１１６４を形成する。ここでは、これらの導電層は、交差していない。このため液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。   Next, simultaneously with formation of the drain electrode over the first insulating film, gate wirings 1165a and 1165b are formed over the conductive layers 123a and 123b, and at the same time, a source wiring 1163b and a capacitor wiring 1164 are formed over the second insulating film 1161. Form. Here, these conductive layers do not intersect. For this reason, when forming by a droplet discharge method, since it can form simultaneously, it is possible to improve mass-productivity.

また、本実施の形態では、画素ごとに形成されたゲート配線１１６５ａ、１１６５ｂが導電層１２３ａ、１２３ｂを介して電気的に接続されている。また、導電層１２３ｂ上に形成された第２の絶縁膜１１６１を介して、ゲート配線１１６５ａ、１１６５ｂとソース配線１１６３ａ、１１６３ｂとが交差している。     In this embodiment mode, the gate wirings 1165a and 1165b formed for each pixel are electrically connected through the conductive layers 123a and 123b. In addition, the gate wirings 1165a and 1165b intersect with the source wirings 1163a and 1163b with the second insulating film 1161 formed over the conductive layer 123b interposed therebetween.

本実施の形態では、ソース配線１１６３ａ、１１６３ｂ、容量配線１１６４と、ゲート配線とが交差する領域にのみ第２の絶縁膜１１６１を設けている。このため、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。   In this embodiment, the second insulating film 1161 is provided only in a region where the source wirings 1163a and 1163b, the capacitor wiring 1164, and the gate wiring intersect. For this reason, since it forms only in a part, it is possible to reduce raw materials, and cost reduction is possible.

また、ゲート配線１１６５ａ、１１６５ｂ、容量配線１１６４、及びソース配線１１６３ａ、１１６３ｂと画素電極１１５２とが重なる領域に、第３の絶縁膜を液滴吐出法又は印刷法で形成してよい。この場合、画素電極を形成する領域を拡大することが可能であり、開口率を増加させることが可能である。   Further, the third insulating film may be formed by a droplet discharge method or a printing method in a region where the gate wirings 1165a and 1165b, the capacitor wiring 1164, the source wirings 1163a and 1163b, and the pixel electrode 1152 overlap. In this case, the region for forming the pixel electrode can be enlarged, and the aperture ratio can be increased.

（実施の形態１７）
本実施の形態では、ドナー型元素を有する半導体膜の代わりに、希ガス元素を有する半導体膜を用いて触媒元素をゲッタリングしてＴＦＴを形成する工程について、図１９を用いて説明する。 (Embodiment 17)
In this embodiment, a process of forming a TFT by gettering a catalytic element using a semiconductor film containing a rare gas element instead of a semiconductor film containing a donor element will be described with reference to FIGS.

図１９（Ａ）及び図１９（Ｂ）に示すように、実施の形態１と同様の工程により第１の結晶性半導体膜１３１を形成する。なお、この後チャネルドープ工程を行っても良い。次いで、第１の結晶性半導体膜表面に膜厚１〜５ｎｍの酸化膜を形成してもよい。ここでは、結晶性半導体膜の表面にオゾン水を塗布して酸化膜を形成する。   As shown in FIGS. 19A and 19B, a first crystalline semiconductor film 131 is formed by a process similar to that of Embodiment Mode 1. After this, a channel doping process may be performed. Next, an oxide film with a thickness of 1 to 5 nm may be formed on the surface of the first crystalline semiconductor film. Here, ozone water is applied to the surface of the crystalline semiconductor film to form an oxide film.

次に、第１の結晶性半導体膜１３１上にＰＶＤ法、ＣＶＤ法等の公知の手法により希ガス元素を有する第２の半導体膜２３２を形成する。第２の半導体膜２３２としては、非晶質半導体膜であることが好ましい。   Next, a second semiconductor film 232 containing a rare gas element is formed over the first crystalline semiconductor film 131 by a known method such as a PVD method or a CVD method. The second semiconductor film 232 is preferably an amorphous semiconductor film.

次に、第１の結晶性半導体膜１３１及び第２の半導体膜２３２を実施の形態１と同様の手法により加熱して、図１９（Ｃ）の矢印で示すように、第１の結晶性半導体膜１３１に含まれる触媒元素を第２の半導体膜２３２に移動させて、触媒元素をゲッタリングする。この工程により、実施の形態１と同様に第１の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中の触媒元素濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下とすることができる。このような膜を第２の結晶性半導体膜２４１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜も同様に結晶化されているため、第３の結晶性半導体膜２４２と示す。 Next, the first crystalline semiconductor film 131 and the second semiconductor film 232 are heated by a method similar to that of Embodiment Mode 1 so that the first crystalline semiconductor film as shown by an arrow in FIG. The catalytic element contained in the film 131 is moved to the second semiconductor film 232 to getter the catalytic element. By this step, as in the first embodiment, the concentration at which the catalytic element in the first crystalline semiconductor film does not affect the device characteristics, that is, the concentration of the catalytic element in the film is preferably 1 × 10 18 / cm 3 or less. May be 1 × 10 17 / cm 3 or less. Such a film is referred to as a second crystalline semiconductor film 241. Further, the second semiconductor film to which the catalytic element after gettering has moved is also crystallized in the same manner, and thus is denoted as a third crystalline semiconductor film 242.

次に、図１９（Ｄ）に示すように、第３の結晶性半導体膜２４２を除去した後、導電性を有する第２の半導体膜２４３を成膜する。ここで、第２の半導体膜としては、珪化物気体にボロン、リン、ヒ素のような１３属又は１５属の元素を有する気体を加えたプラズマＣＶＤ法で成膜する。なお、第２の半導体膜は、非晶質半導体、ＳＡＳ、結晶性半導体、μｃから選ばれたいずれかの状態を有する膜で形成すればよい。なお、第２の半導体膜が導電性を有する非晶質半導体膜、ＳＡＳ、又はμｃのいずれかである場合は、この後、不純物を活性化する加熱処理を行う。一方、第２の半導体膜が導電性を有する結晶性半導体である場合、加熱処理は行わなくとも良い。ここでは、プラズマＣＶＤ法により、膜厚１００ｎｍのリンが含まれる非晶質珪素膜を成膜した後、５５０度１時間で加熱して、不純物を活性化する。   Next, as shown in FIG. 19D, after the third crystalline semiconductor film 242 is removed, a conductive second semiconductor film 243 is formed. Here, the second semiconductor film is formed by a plasma CVD method in which a gas containing a group 13 or group 15 element such as boron, phosphorus, or arsenic is added to a silicide gas. Note that the second semiconductor film may be formed using a film having any state selected from an amorphous semiconductor, a SAS, a crystalline semiconductor, and μc. Note that in the case where the second semiconductor film is any one of a conductive amorphous semiconductor film, SAS, and μc, heat treatment for activating impurities is performed thereafter. On the other hand, when the second semiconductor film is a crystalline semiconductor having conductivity, heat treatment is not necessarily performed. Here, an amorphous silicon film containing phosphorus with a thickness of 100 nm is formed by plasma CVD, and then heated at 550 ° C. for 1 hour to activate the impurities.

次に、図１９（Ｅ）に示すように、実施の形態１と同様の工程により第１の半導体領域２５２、第２の半導体領域２５１、第３の導電層１５３を形成する。次に、感光性材料２５４を塗布した後、感光性材料の一部にレーザ光２５５を照射して、図１９（Ｆ）に示すようなマスク２６０を形成する。   Next, as illustrated in FIG. 19E, a first semiconductor region 252, a second semiconductor region 251, and a third conductive layer 153 are formed through a process similar to that in Embodiment 1. Next, after the photosensitive material 254 is applied, a part of the photosensitive material is irradiated with laser light 255, so that a mask 260 as illustrated in FIG. 19F is formed.

次に、図１９（Ｆ）に示すように、マスクを用いて第３の導電層１５３をエッチングして、ソース電極及びドレイン電極として機能する第４の導電層１６２、１６３を形成する。また、実施の形態１と同様の工程により、第１の半導体領域をエッチングしてソース領域及びドレイン領域として機能する第３の半導体領域２６２、及びチャネル形成領域として機能する第４の半導体領域２６１を形成することができる。   Next, as illustrated in FIG. 19F, the third conductive layer 153 is etched using a mask to form fourth conductive layers 162 and 163 that function as a source electrode and a drain electrode. In addition, by a process similar to that in Embodiment 1, the first semiconductor region is etched to form a third semiconductor region 262 that functions as a source region and a drain region, and a fourth semiconductor region 261 that functions as a channel formation region. Can be formed.

この後、実施の形態１と同様の工程により、逆スタガ型のＴＦＴ及びアクティブマトリクス基板を形成することができる。本実施の形態で形成されるＴＦＴを用いることにより実施の形態１と同様の効果を得ることができる。また、実施の形態１乃至実施の形態１６のいずれかにも、本実施の形態を適用することが可能である。   Thereafter, an inverted staggered TFT and an active matrix substrate can be formed by the same process as in the first embodiment. By using the TFT formed in this embodiment mode, the same effect as in Embodiment Mode 1 can be obtained. In addition, this embodiment can be applied to any of Embodiments 1 to 16.

（実施の形態１８）
本実施の形態では、ｎチャネル型のＴＦＴとｐチャネル型のＴＦＴとを同一基板に形成する工程を図２０を用いて形成する。 (Embodiment 18)
In this embodiment mode, a step of forming an n-channel TFT and a p-channel TFT over the same substrate is formed with reference to FIGS.

図２０（Ａ）に示すように、実施の形態１と同様に基板１０１上に第２の導電層３０１、３０２を形成し、第２の導電層上に第１の絶縁膜１２３を形成する。次に、実施の形態１と同様の工程により、第１の結晶性半導体膜、及びその上にドナー型元素が含まれる第２の半導体膜を形成する。次に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して形成されたマスクを用いて、第１の結晶性半導体膜を所望の形状にエッチングして、第１の半導体領域を形成し、第２の半導体膜を所望の形状にエッチングして、第２の半導体領域を形成する。   As shown in FIG. 20A, second conductive layers 301 and 302 are formed over a substrate 101 as in Embodiment 1, and a first insulating film 123 is formed over the second conductive layer. Next, by a process similar to that in Embodiment 1, a first crystalline semiconductor film and a second semiconductor film containing a donor element thereon are formed. Next, the first crystalline semiconductor film is etched into a desired shape using a droplet discharge method or a mask formed by applying a resist and then exposing and developing using a laser beam direct writing apparatus. The first semiconductor region is formed, and the second semiconductor film is etched into a desired shape to form the second semiconductor region.

次に、第１の半導体領域及び第２の半導体領域を加熱して、図２０（Ａ）の矢印で示すように、第２の半導体領域に含まれる触媒元素を第１の半導体領域に移動させて、触媒元素をゲッタリングする。ここでは、ゲッタリング後の触媒元素が移動した第１の半導体領域を第３の半導体領域３１１、３１２と示し、金属元素濃度が低減された第２の半導体領域を第４の半導体領域３１３、３１４と示す。なお、第３の半導体領域及び第４の半導体領域は、それぞれゲッタリング工程の加熱により結晶性化されている。   Next, the first semiconductor region and the second semiconductor region are heated to move the catalytic element contained in the second semiconductor region to the first semiconductor region as indicated by arrows in FIG. And gettering the catalytic element. Here, the first semiconductor region to which the catalytic element after gettering has moved is referred to as third semiconductor regions 311 and 312, and the second semiconductor region in which the metal element concentration is reduced is the fourth semiconductor regions 313 and 314. It shows. Note that the third semiconductor region and the fourth semiconductor region are each crystallized by heating in the gettering step.

本実施の形態では、各半導体領域を形成した後ゲッタリング工程を行ったが、実施の形態１のように、各半導体膜のゲッタリング工程を行った後、半導体膜を所望の形状にエッチングして、各半導体領域を形成しても良い。   In this embodiment, the gettering process is performed after forming each semiconductor region. However, after the gettering process for each semiconductor film is performed as in the first embodiment, the semiconductor film is etched into a desired shape. Thus, each semiconductor region may be formed.

次に、第３の半導体領域３１１、３１２及び第４の半導体領域３１３、３１４表面に酸化膜を形成した後、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、図２０（Ｂ）に示すように、第１のマスク３２１、３２２を形成する。第１のマスク３２１は、後にｎチャネル型のＴＦＴとなる第３の半導体領域３１１、第４の半導体領域３１３の全部を覆っている。一方、マスク３２２は、後にｐチャネル型のＴＦＴとなる第３の半導体領域３１２の一部を覆っている。このとき、第１のマスク３２２は、後に形成されるｐチャネル型のＴＦＴのチャネル長よりも狭いことが好ましい。   Next, after an oxide film is formed on the surfaces of the third semiconductor regions 311, 312 and the fourth semiconductor regions 313, 314, a droplet discharge method or a resist is applied and then exposed using a laser beam direct writing apparatus. Development is performed to form first masks 321 and 322 as shown in FIG. The first mask 321 covers all of the third semiconductor region 311 and the fourth semiconductor region 313 that will be n-channel TFTs later. On the other hand, the mask 322 covers a part of the third semiconductor region 312 to be a p-channel TFT later. At this time, the first mask 322 is preferably narrower than the channel length of a p-channel TFT to be formed later.

次に、第３の半導体領域３１２の露出部に、アクセプタ型元素を添加し、ｐ型不純物領域３２４を形成する。このとき第１のマスク３２２に覆われる領域は、ｎ型不純物領域３２５として残存する。このとき、ドナー型元素を有する第３の半導体領域３１２の２〜１０倍の濃度となるようにアクセプタ型元素を添加することにより、ｐ型不純物領域を形成することができる。   Next, an acceptor element is added to the exposed portion of the third semiconductor region 312 to form a p-type impurity region 324. At this time, the region covered with the first mask 322 remains as the n-type impurity region 325. At this time, the p-type impurity region can be formed by adding the acceptor-type element so that the concentration is 2 to 10 times that of the third semiconductor region 312 having the donor-type element.

図２７に、ｐ型不純物領域の不純物元素のプロファイルを示す。   FIG. 27 shows a profile of the impurity element in the p-type impurity region.

図２７（Ａ）は、ＣＶＤ法により、ｎ-領域濃度及びｎ+領域濃度を有する第２の半導体膜を形成した後、アクセプタ型元素を添加したときの、各元素のプロファイルを示す。ドナー型元素のプロファイル１５０ａは図２６（Ａ）と同様に、第１の濃度及び第２の濃度を示す。また、アクセプタ型元素のプロファイル６０３は、第２の半導体膜表面付近では、濃度が高く、第４の半導体領域３１４に近づくにつれ、濃度が減少している。ｎ+領域に含まれるドナー型元素の２〜１０倍の濃度のアクセプタ型元素を有する領域をｐ+領域６０２ａと示し、ｎ-領域のドナー型元素の２〜１０倍の濃度のアクセプタ型元素を有する領域をｐ-領域６０２ｂと示す。 FIG. 27A shows a profile of each element when an acceptor element is added after forming a second semiconductor film having an n − region concentration and an n + region concentration by a CVD method. The donor-type element profile 150a shows the first concentration and the second concentration, as in FIG. The acceptor-type element profile 603 has a high concentration in the vicinity of the surface of the second semiconductor film, and the concentration decreases as it approaches the fourth semiconductor region 314. A region having an acceptor-type element concentration of 2 to 10 times that of the donor-type element contained in the n + region is referred to as a p + region 602a, and an acceptor-type element concentration of 2 to 10 times that of the donor-type element in the n − region The region having the same is indicated as p − region 602b.

図２７（Ｂ）は、非晶質半導体、ＳＡＳ、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にドナー型元素を添加して、ｎ-領域濃度及びｎ+領域濃度を有する第２の半導体膜を形成した後、アクセプタ型元素を添加したときの、各元素のプロファイルを示す。ドナー型元素のプロファイル１５０ｂは図２６（Ｂ）のドナー型元素のプロファイル１５０ｂと同様である。また、アクセプタ型元素のプロファイル６１３は、図２７（Ａ）のアクセプタ型元素のプロファイル６０３と同様である。ｎ+領域に含まれるドナー型元素の２〜１０倍の濃度のアクセプタ型元素を有する領域をｐ+領域６１２ａと示し、ｎ-領域のドナー型元素の２〜１０倍の濃度のアクセプタ型元素を有する領域をｐ-領域６１２ｂと示す。 In FIG. 27B, a semiconductor film having a state selected from an amorphous semiconductor, a SAS, a microcrystalline semiconductor, and a crystalline semiconductor is formed, and the semiconductor is formed by an ion doping method or an ion implantation method. A profile of each element when an acceptor element is added after forming a second semiconductor film having an n − region concentration and an n + region concentration by adding a donor element to the film is shown. The donor-type element profile 150b is similar to the donor-type element profile 150b of FIG. An acceptor element profile 613 is similar to the acceptor element profile 603 of FIG. A region having an acceptor type element having a concentration 2 to 10 times that of the donor type element contained in the n + region is referred to as a p + region 612a, and an acceptor type element having a concentration 2 to 10 times that of the donor type element in the n − region. A region having the same is indicated as a p − region 612b.

なお、ドナー型元素が含まれる第２の半導体膜１３２は、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成され、後に行われるゲッタリング工程で、より触媒元素をゲッタリングすることが可能である。   Note that the second semiconductor film 132 containing a donor-type element is added with a rare gas element, typically argon, so that distortion of the crystal lattice is formed. It is possible to getter elements.

つぎに、図２０（Ｂ）に示すように、第１のマスク３２１、３２２を除去した後、第３の半導体領域３１１、ｐ型不純物領域３２４、及びｎ型不純物領域３２５を加熱して、不純物元素を活性化する。加熱の方法としては、ＬＲＴＡ、ＧＲＴＡ、ファーネスアニール等を適宜用いることができる。ここでは、５５０度で１時間加熱する。   Next, as shown in FIG. 20B, after the first masks 321 and 322 are removed, the third semiconductor region 311, the p-type impurity region 324, and the n-type impurity region 325 are heated, so that Activate the element. As a heating method, LRTA, GRTA, furnace annealing, or the like can be used as appropriate. Here, heating is performed at 550 degrees for 1 hour.

次に、図２０（Ｃ）に示すように、実施の形態１と同様に、第３の導電層３３１、３３２を形成する。次に、レジストを塗布した後、レーザビーム直接描画装置を用いて露光し現像してマスク３３３を形成して、図２０（Ｄ）に示すように、ソース電極及びドレイン電極として機能する第４の導電層３４１、３４２、及びソース領域・ドレイン領域として機能する第５の半導体領域３４３、３４４を形成する。次に、マスク３３３を除去した後、第４の導電層３４１、３４２及び第５の半導体領域３４３、３４４表面上に、パッシベーション膜を成膜することが好ましい。   Next, as shown in FIG. 20C, third conductive layers 331 and 332 are formed as in Embodiment Mode 1. Next, after applying a resist, exposure and development are performed using a laser beam direct writing apparatus to form a mask 333, and a fourth functioning as a source electrode and a drain electrode is formed as shown in FIG. Conductive layers 341 and 342 and fifth semiconductor regions 343 and 344 functioning as source and drain regions are formed. Next, after the mask 333 is removed, a passivation film is preferably formed over the surfaces of the fourth conductive layers 341 and 342 and the fifth semiconductor regions 343 and 344.

以上の工程により、同一基板上にｎチャネル型のＴＦＴとｐチャネル型のＴＦＴとを形成することができる。本実施の形態で形成されるＴＦＴを用いることにより実施の形態１と同様の効果を得ることができる。また、単チャネル型のＴＦＴで形成される駆動回路と比較して、低電圧駆動が可能なＣＭＯＳを形成することが可能である。更には、ドナー型元素（例えば、リン）と比較してアクセプタ型元素（例えば、ボロン）は原子半径が小さいため、比較的低い加速電圧及び濃度で、半導体膜中にアクセプタ型元素を添加することが可能である。本実施の形態では、アクセプタ型元素のみ半導体膜に添加しているため、従来のＣＯＭＳ回路の作製工程と比較して、短時間で、かつ省エネルギー作製することが可能であり、この結果低コスト化が可能である。   Through the above steps, an n-channel TFT and a p-channel TFT can be formed over the same substrate. By using the TFT formed in this embodiment mode, the same effect as in Embodiment Mode 1 can be obtained. Further, it is possible to form a CMOS that can be driven at a low voltage as compared with a driver circuit formed of a single-channel TFT. Furthermore, since an acceptor element (eg, boron) has a smaller atomic radius than a donor element (eg, phosphorus), the acceptor element is added to the semiconductor film at a relatively low acceleration voltage and concentration. Is possible. In this embodiment mode, since only an acceptor element is added to the semiconductor film, it can be manufactured in a shorter time and with less energy compared to the manufacturing process of the conventional COMS circuit, resulting in lower cost. Is possible.

また、実施の形態１乃至実施の形態１６のいずれかにも、本実施の形態を適用することが可能である。   In addition, this embodiment can be applied to any of Embodiments 1 to 16.

（実施の形態１９）
本実施の形態では、実施の形態１８と異なるゲッタリング工程により形成された結晶性半導体膜を有するｎチャネル型のＴＦＴ及びｐチャネル型の作製工程について、図２１を用いて説明する。 (Embodiment 19)
In this embodiment, an n-channel TFT having a crystalline semiconductor film formed by a different gettering process from that in Embodiment 18 and a p-channel manufacturing process will be described with reference to FIGS.

実施の形態１に従って、基板１０１上に第２の導電層３０１、３０２を形成する。次に、実施の形態１に従って、図１（Ｃ）に示すような、触媒元素を有する第１の結晶性半導体膜を形成した後、第１の結晶性半導体膜表面に数ｎｍの絶縁膜を形成する。次に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して第１のマスクを形成し、第１の結晶性半導体膜を所望の形状にエッチングして、第１の半導体領域４０１、４０２を形成する。   In accordance with Embodiment Mode 1, second conductive layers 301 and 302 are formed over the substrate 101. Next, after forming a first crystalline semiconductor film having a catalytic element as shown in FIG. 1C in accordance with Embodiment Mode 1, an insulating film having a thickness of several nm is formed on the surface of the first crystalline semiconductor film. Form. Next, after applying a droplet discharge method or a resist, exposure and development are performed using a laser beam direct writing apparatus to form a first mask, and the first crystalline semiconductor film is etched into a desired shape. First semiconductor regions 401 and 402 are formed.

次に、図２１（Ｂ）に示すように、第１の半導体領域４０１、４０２上に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、第２のマスクを形成した後、第１の半導体領域の露出部にドナー型元素４０５を添加する。このとき、ドナー型元素が添加された領域をｎ型不純物領域４０６、４０７と示す。ここでは、イオンドーピング法によりリンを添加する。なお、第２のマスクに覆われた第１の半導体領域には、リンは添加されないが触媒元素は含まれている。   Next, as shown in FIG. 21B, the first semiconductor regions 401 and 402 are coated with a droplet discharge method or a resist, and then exposed and developed using a laser beam direct writing apparatus. After forming the second mask, a donor element 405 is added to the exposed portion of the first semiconductor region. At this time, regions to which the donor element is added are denoted as n-type impurity regions 406 and 407. Here, phosphorus is added by an ion doping method. Note that the first semiconductor region covered with the second mask does not contain phosphorus but contains a catalytic element.

次に、第１の半導体領域を加熱して、図２１（Ｃ）の矢印で示すように、第１の半導体領域に含まれる触媒元素を、ｎ型不純物領域４０６、４０７に移動させて、触媒元素をゲッタリングする。ここでは、ゲッタリング後の触媒元素が移動した第１の半導体領域をソース領域及びドレイン領域４１３、４１４と示し、金属元素濃度が低減された第１の半導体領域をチャネル形成領域４１１、４１２と示す。なお、第３の半導体領域及び第４の半導体領域は、それぞれゲッタリング工程の加熱により結晶性化されており、また、ソース領域及びドレイン領域４１３、４１４中に含まれるドナー型元素は活性化されている。   Next, the first semiconductor region is heated, and the catalyst element contained in the first semiconductor region is moved to the n-type impurity regions 406 and 407 as shown by arrows in FIG. Gettering elements. Here, the first semiconductor region in which the catalytic element after gettering has moved is referred to as a source region and drain regions 413 and 414, and the first semiconductor region in which the metal element concentration is reduced is referred to as channel formation regions 411 and 412. . Note that the third semiconductor region and the fourth semiconductor region are each crystallized by heating in the gettering step, and the donor-type element contained in the source region and the drain regions 413 and 414 is activated. ing.

次に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、図２１（Ｄ）に示すように、第３のマスク４２１、４２２を形成する。第３のマスク４２１は、後にｎチャネル型のＴＦＴとなるチャネル形成領域４１１、ソース領域及びドレイン領域４１３の全部を覆っている。一方、第３のマスク４２２は、後にｐチャネル型のＴＦＴとなるチャネル形成領域４１２の一部又は全部を覆っている。このとき、第３のマスク４２２は、後に形成されるｐチャネル型のＴＦＴのチャネル長よりも狭いことが好ましい。   Next, after applying a droplet discharge method or applying a resist, exposure and development are performed using a laser beam direct writing apparatus to form third masks 421 and 422 as shown in FIG. The third mask 421 covers all of the channel formation region 411, the source region, and the drain region 413, which later become n-channel TFTs. On the other hand, the third mask 422 covers part or all of the channel formation region 412 to be a p-channel TFT later. At this time, the third mask 422 is preferably narrower than the channel length of a p-channel TFT to be formed later.

次に、ソース領域及びドレイン領域４１４及びチャネル形成領域４１２の露出部に、アクセプタ型元素４２３を添加し、ｐ型を呈するソース領域及びドレイン領域４２４を形成する。このとき、ソース領域及びドレイン領域４１４の２〜１０倍の濃度となるようにアクセプタ型元素を添加することにより、ｐ型ソース領域及びドレイン領域を形成することができる。   Next, an acceptor element 423 is added to exposed portions of the source and drain regions 414 and the channel formation region 412 to form p-type source and drain regions 424. At this time, the p-type source region and the drain region can be formed by adding an acceptor element so that the concentration is 2 to 10 times that of the source region and the drain region 414.

つぎに、第３のマスク４２１、４２２を除去した後、ｎ型を呈するソース領域及びドレイン領域４１４及びｐ型を呈するソース領域及びドレイン領域４２４を加熱して、不純物元素を活性化する。加熱の方法としては、ＬＲＴＡ、ＧＲＴＡ、ファーネスアニール等を適宜用いることができる。ここでは、５５０度で１時間加熱する。   Next, after the third masks 421 and 422 are removed, the source and drain regions 414 exhibiting n-type and the source and drain regions 424 exhibiting p-type are heated to activate the impurity element. As a heating method, LRTA, GRTA, furnace annealing, or the like can be used as appropriate. Here, heating is performed at 550 degrees for 1 hour.

次に、図２１（Ｄ）に示すように、実施の形態１８と同様に、第４の導電層３４１、３４２を形成する。この後、チャネル形成領域４１１、４１２の一部をエッチングしてもよい。次に、第４の導電層３４１、３４２及びチャネル形成領域４１１、４１２の表面上に、パッシベーション膜を成膜することが好ましい。   Next, as shown in FIG. 21D, fourth conductive layers 341 and 342 are formed as in Embodiment Mode 18. Thereafter, part of the channel formation regions 411 and 412 may be etched. Next, a passivation film is preferably formed over the surfaces of the fourth conductive layers 341 and 342 and the channel formation regions 411 and 412.

以上の工程により、同一基板上にｎチャネル型のＴＦＴとｐチャネル型のＴＦＴとを形成することができる。本実施の形態で形成されるＴＦＴを用いることにより実施の形態１と同様の効果を得ることができる。更には、実施の形態１８と比較して、成膜工程が削減できるため、スループットを向上させることが可能である。   Through the above steps, an n-channel TFT and a p-channel TFT can be formed over the same substrate. By using the TFT formed in this embodiment mode, the same effect as in Embodiment Mode 1 can be obtained. Furthermore, since the number of film formation steps can be reduced as compared with Embodiment Mode 18, throughput can be improved.

なお、実施の形態１乃至実施の形態１６のいずれかにも、本実施の形態を適用することが可能である。   Note that this embodiment can be applied to any of Embodiments 1 to 16.

（実施の形態２０）
本実施の形態においては、実施の形態１７を用いてゲッタリング工程を行った結晶性半導体膜を用いてｎチャネル型のＴＦＴとｐチャネル型のＴＦＴとを同一基板に形成する工程を図２２を用いて形成する。 (Embodiment 20)
In this embodiment mode, a process of forming an n-channel TFT and a p-channel TFT on the same substrate using the crystalline semiconductor film subjected to the gettering process using Embodiment Mode 17 is shown in FIG. Use to form.

実施の形態１の工程にしたがって、基板１０１上に第２の導電層３０１、３０２を形成する。次に、実施の形態８の工程にしたがって第１の結晶性半導体膜と、希ガス元素を有する第２の半導体膜を形成する。次に、第１の結晶性半導体膜及び第２の半導体膜を実施の形態１と同様の手法により加熱して、図２２（Ａ）の矢印で示すように、第１の結晶性半導体膜に含まれる触媒元素を第２の半導体膜に移動させて、触媒元素をゲッタリングする。触媒元素がゲッタリングされた第１の結晶性半導体膜を第２の結晶性半導体膜５０１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜も同様に結晶化されているため、第３の結晶性半導体膜５０２と示す。   In accordance with the steps in Embodiment Mode 1, second conductive layers 301 and 302 are formed over the substrate 101. Next, a first crystalline semiconductor film and a second semiconductor film containing a rare gas element are formed in accordance with the steps of Embodiment Mode 8. Next, the first crystalline semiconductor film and the second semiconductor film are heated by a method similar to that in Embodiment 1 so that the first crystalline semiconductor film is formed as shown by arrows in FIG. The catalyst element contained is moved to the second semiconductor film to getter the catalyst element. The first crystalline semiconductor film in which the catalytic element is gettered is referred to as a second crystalline semiconductor film 501. In addition, since the second semiconductor film to which the catalytic element after gettering has moved is also crystallized in the same manner, it is referred to as a third crystalline semiconductor film 502.

次に、図２２（Ｂ）に示すように、第３の結晶性半導体膜５０２をエッチングした後、第２の結晶性半導体膜５０１表面に数ｎｍの絶縁膜を成膜する。次に、液滴吐出法又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、第１のマスクを形成して第２の結晶性半導体膜をエッチングして第１の半導体領域５１１、５１２を形成する。次に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、第２のマスク５１３、５１４を形成する。第２のマスク５１３は、後にｎチャネル型のＴＦＴのチャネル形成領域となる部分を覆っている。一方、第２のマスク５１４は、後にｐチャネル型のＴＦＴとなる第１の半導体領域５１２の全部を覆っている。次に、第１の半導体領域５１１の露出部にドナー型元素５１５を添加する。このとき、ドナー型元素が添加された領域をｎ型不純物領域５１６と示す。また、第２のマスク５１３に覆われた領域はチャネル形成領域５１７として機能する。   Next, as shown in FIG. 22B, after the third crystalline semiconductor film 502 is etched, an insulating film having a thickness of several nm is formed on the surface of the second crystalline semiconductor film 501. Next, after applying a droplet discharge method or a resist, exposure and development are performed using a laser beam direct writing apparatus, a first mask is formed, and the second crystalline semiconductor film is etched to form the first semiconductor. Regions 511 and 512 are formed. Next, after applying a droplet discharge method or a resist, exposure and development are performed using a laser beam direct writing apparatus, whereby second masks 513 and 514 are formed. The second mask 513 covers a portion that later becomes a channel formation region of an n-channel TFT. On the other hand, the second mask 514 covers the entire first semiconductor region 512 that will later become a p-channel TFT. Next, a donor-type element 515 is added to the exposed portion of the first semiconductor region 511. At this time, a region to which the donor element is added is referred to as an n-type impurity region 516. The region covered with the second mask 513 functions as a channel formation region 517.

次に、第２のマスク５１３、５１４を除去した後、新たに、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、第３のマスク５２１、５２２を形成する。第３のマスク５２１は、後にｐチャネル型のＴＦＴのチャネル形成領域となる半導体領域及びｎ型不純物領域を有する第１の半導体領域５１１の全てを覆っている。   Next, after removing the second masks 513 and 514, newly or after applying a resist, exposure and development are performed using a laser beam direct drawing apparatus to form third masks 521 and 522. The third mask 521 covers all of the first semiconductor region 511 having a semiconductor region and an n-type impurity region which will later become a channel formation region of a p-channel TFT.

次に、第１の半導体領域５１２の露出部に、アクセプタ型元素５２３を添加し、ｐ型不純物領域５２４を形成する。また、第３のマスク５２２に覆われた領域はチャネル形成領域５２５として機能する。つぎに、第３のマスク５２１、５２２を除去した後、ｎ型不純物領域５１６及びｐ型不純物領域５２４を加熱して、不純物元素を活性化する。加熱の方法としては、ＬＲＴＡ、ＧＲＴＡ、ファーネスアニール等を適宜用いることができる。   Next, an acceptor element 523 is added to the exposed portion of the first semiconductor region 512 to form a p-type impurity region 524. Further, the region covered with the third mask 522 functions as a channel formation region 525. Next, after removing the third masks 521 and 522, the n-type impurity region 516 and the p-type impurity region 524 are heated to activate the impurity element. As a heating method, LRTA, GRTA, furnace annealing, or the like can be used as appropriate.

次に、図２２（Ｄ）に示すように、実施の形態１８と同様に、第４の導電層３４１、３４２を形成する。この後、チャネル形成領域５１７、５２５の一部をエッチングしてもよい。次に、第４の導電層３４１、３４２及びチャネル形成領域５１７、５２５の表面上に、パッシベーション膜を成膜することが好ましい。   Next, as shown in FIG. 22D, fourth conductive layers 341 and 342 are formed as in the eighteenth embodiment. Thereafter, part of the channel formation regions 517 and 525 may be etched. Next, a passivation film is preferably formed over the surfaces of the fourth conductive layers 341 and 342 and the channel formation regions 517 and 525.

以上の工程により、同一基板上にｎチャネル型のＴＦＴとｐチャネル型のＴＦＴとを形成することができる。本実施の形態で形成されるＴＦＴを用いることにより実施の形態１と同様の効果を得ることができる。   Through the above steps, an n-channel TFT and a p-channel TFT can be formed over the same substrate. By using the TFT formed in this embodiment mode, the same effect as in Embodiment Mode 1 can be obtained.

なお、実施の形態１乃至実施の形態１６のいずれかにも、本実施の形態を適用することが可能である。   Note that this embodiment can be applied to any of Embodiments 1 to 16.

（実施の形態２１）
本実施の形態では実施の形態１８の変形例であり、ｎチャネル型のＴＦＴとｐチャネル型のＴＦＴとを同一基板に形成する工程を、図２３を用いて形成する。 (Embodiment 21)
This embodiment is a modification of Embodiment 18, and a step of forming an n-channel TFT and a p-channel TFT on the same substrate is formed with reference to FIG.

実施の形態１８にしたがって、図２３（Ａ）に示すように、触媒元素及びドナー型元素を有する第３の半導体領域３１１、３１２及び第４の半導体領域３１３、３１４を形成する。次に、図２３（Ｂ）に示すように、第１のマスク３２１を形成した後、第３の半導体領域３１２にアクセプタ型元素３２３を添加してｐ型不純物領域６０１を形成する。このとき、第３の半導体領域３１２の２〜１０倍の濃度となるようにアクセプタ型元素を添加することにより、ｐ型不純物領域を形成することができる。また、アクセプタ型元素としてボロンを用いた場合、分子半径が小さいため、第４の半導体領域より深いところまで添加される。このため、添加条件によっては、第４の半導体領域の上部にボロンが添加される場合がある。この後、第３の半導体領域３１１及びｐ型不純物領域６０１を加熱して、アクセプタ型元素及びドナー型元素を活性化する。なお、ここでは、第４の半導体領域３１４のまでアクセプタ元素を添加しないように、ドーピング条件を制御する。   In accordance with Embodiment Mode 18, as shown in FIG. 23A, third semiconductor regions 311 and 312 and fourth semiconductor regions 313 and 314 having a catalytic element and a donor element are formed. Next, as shown in FIG. 23B, after forming a first mask 321, an acceptor element 323 is added to the third semiconductor region 312 to form a p-type impurity region 601. At this time, a p-type impurity region can be formed by adding an acceptor element so that the concentration is 2 to 10 times that of the third semiconductor region 312. Further, when boron is used as the acceptor element, the molecular radius is small, so that it is added deeper than the fourth semiconductor region. For this reason, boron may be added to the upper portion of the fourth semiconductor region depending on the addition conditions. Thereafter, the third semiconductor region 311 and the p-type impurity region 601 are heated to activate the acceptor element and the donor element. Note that here, the doping conditions are controlled so that the acceptor element is not added up to the fourth semiconductor region 314.

次に、実施の形態１８にしたがって第３の導電層３３１、３３２を形成する。次に、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して形成したマスク３３３により、第３の導電層３３１、３３２、第３の半導体領域３１３及びｐ型不純物領域６０１の露出部をエッチングして、図２３（Ｄ）に示すような、ソース電極・ドレイン電極として機能する第４の導電層３４１、３４２ソース領域及びドレイン領域として機能する第５の半導体領域３４３、６２１、及びチャネル形成領域として機能する第６の半導体領域３４５、６２２を形成することができる。この後、第４の導電層３４１、３４２及び第６の半導体領域３４５、６２２の表面上に、パッシベーション膜を成膜することが好ましい。   Next, third conductive layers 331 and 332 are formed in accordance with Embodiment Mode 18. Next, the third conductive layers 331 and 332, the third semiconductor region 313, and the p-type impurity region 601 are formed by a mask 333 formed by exposure and development using a laser beam direct writing apparatus after applying a resist. The exposed portions are etched to form fourth conductive layers 341 and 342 functioning as source and drain electrodes, as shown in FIG. 23D, and fifth semiconductor regions 343 and 621 functioning as source and drain regions. In addition, sixth semiconductor regions 345 and 622 which function as channel formation regions can be formed. After that, a passivation film is preferably formed over the surfaces of the fourth conductive layers 341 and 342 and the sixth semiconductor regions 345 and 622.

以上の工程により、同一基板上にｎチャネル型のＴＦＴとｐチャネル型のＴＦＴとを形成することができる。本実施の形態で形成されるＴＦＴを用いることにより実施の形態１と同様の効果を得ることができる。更には、実施の形態３と同様に、アクセプタ型元素のみ半導体膜に添加しているため、従来のＣＯＭＳ回路の作製工程と比較して、短時間で、かつ省エネルギー作製することが可能であり、この結果低コスト化が可能である。   Through the above steps, an n-channel TFT and a p-channel TFT can be formed over the same substrate. By using the TFT formed in this embodiment mode, the same effect as in Embodiment Mode 1 can be obtained. Furthermore, since only the acceptor-type element is added to the semiconductor film as in the third embodiment, it can be manufactured in a shorter time and with less energy compared to the manufacturing process of the conventional COMS circuit. As a result, the cost can be reduced.

なお、実施の形態１乃至実施の形態１６のいずれかにも、本実施の形態を適用することが可能である。   Note that this embodiment can be applied to any of Embodiments 1 to 16.

（実施の形態２２）
本実施の形態では、上記実施の形態において、ゲート電極とソース電極及びドレイン電極との端部の位置関係、即ちゲート電極の幅とチャネル長の大きさの関係について、図２４及び図２５を用いて説明する。 (Embodiment 22)
In this embodiment mode, the positional relationship between the end portions of the gate electrode, the source electrode, and the drain electrode in the above embodiment mode, that is, the relationship between the width of the gate electrode and the channel length is described with reference to FIGS. I will explain.

図２４（Ａ）に示すＴＦＴは、ゲート電極１２１ａ上をソース電極及びドレイン電極の端部がｚ１だけ重なっている。ここでは、ゲート電極１２１ａと、ソース電極及びドレイン電極とが重なっている領域をオーバーラップ領域と呼ぶ。即ち、ゲート電極の幅ｙ１がチャネル長ｘ１よりも大きい。オーバーラップ領域の幅ｚ１は、（ｙ１−ｘ１）／２で表される。このようなオーバーラップ領域を有するｎチャネル型のＴＦＴは、ソース電極及びドレイン電極と、半導体領域との間に、ｎ+領域とｎ-領域とを有することが好ましい。この構造により、電界の緩和効果が大きくなり、ホットキャリア耐性を高めることが可能となる。 In the TFT illustrated in FIG. 24A, the end portions of the source electrode and the drain electrode overlap each other on the gate electrode 121a by z1. Here, a region where the gate electrode 121a overlaps with the source electrode and the drain electrode is referred to as an overlap region. That is, the width y1 of the gate electrode is larger than the channel length x1. The width z1 of the overlap region is represented by (y1-x1) / 2. An n-channel TFT having such an overlap region preferably has an n + region and an n − region between the source and drain electrodes and the semiconductor region. With this structure, the effect of relaxing the electric field is increased, and hot carrier resistance can be increased.

図２４（Ｂ）に示すＴＦＴは、ゲート電極１２１ａの端部と、ソース電極及びドレイン電極の端部が一致している。即ち、ゲート電極の幅ｙ２とチャネル長ｘ２とが等しい。     In the TFT illustrated in FIG. 24B, the end portion of the gate electrode 121a is aligned with the end portions of the source electrode and the drain electrode. That is, the gate electrode width y2 is equal to the channel length x2.

図２４（Ｃ）に示すＴＦＴは、ゲート電極１２１ａとソース電極及びドレイン電極の端部とがｚ３だけ離れている。ここでは、ここでは、ゲート電極１２１ａと、ソース電極及びドレイン電極とが離れている領域をオフセット領域と呼ぶ。即ち、ゲート電極の幅ｙ３がチャネル長ｘ３よりも小さい。オフセット領域の幅ｚ３は、（ｘ３−ｙ３）／２で表される。このような構造のＴＦＴは、オフ電流を低減することができるため、該ＴＦＴを表示装置のスイッチング素子として用いた場合、コントラストを向上させることができる。   In the TFT illustrated in FIG. 24C, the gate electrode 121a and the ends of the source electrode and the drain electrode are separated by z3. Here, a region where the gate electrode 121a is separated from the source electrode and the drain electrode is referred to as an offset region. That is, the width y3 of the gate electrode is smaller than the channel length x3. The width z3 of the offset area is represented by (x3-y3) / 2. Since the TFT having such a structure can reduce off-state current, contrast can be improved when the TFT is used as a switching element of a display device.

図２５（Ａ）に示すＴＦＴは、ゲート電極の幅ｙ４は、チャネル長ｘ４よりも大きい。また、ゲート電極１２１ａの第１の端部とソース電極又はドレイン電極の一方の端部とが一致し、ゲート電極１２１ａの第２の端部とソース電極又はドレイン電極の他方の端部とがｚ４だけ重なっている。オーバーラップ領域の幅ｚ４は、（ｙ４−ｘ４）で表される。   In the TFT shown in FIG. 25A, the gate electrode width y4 is larger than the channel length x4. In addition, the first end of the gate electrode 121a and one end of the source or drain electrode coincide with each other, and the second end of the gate electrode 121a and the other end of the source or drain electrode are z4. Only overlap. The width z4 of the overlap region is represented by (y4-x4).

図２５（Ｂ）に示すＴＦＴは、ゲート電極の幅ｙ５は、チャネル長ｘ５よりも小さい。また、ゲート電極１２１ａの第１の端部とソース電極又はドレイン電極の一方の端部とが一致し、ゲート電極１２１ａの第２の端部とソース電極又はドレイン電極の他方の端部とがｚ５だけ離れている。オフセット領域の幅ｚ５は、（ｘ５−ｙ５）で表される。ゲート電極１２１ａの第１の端部と端部が一致する電極をソース電極とし、オフセット領域を有する電極をドレイン電極とすることで、ドレイン電極付近での電界緩和が可能となる。   In the TFT shown in FIG. 25B, the width y5 of the gate electrode is smaller than the channel length x5. In addition, the first end of the gate electrode 121a and one end of the source or drain electrode coincide with each other, and the second end of the gate electrode 121a and the other end of the source or drain electrode are z5. Just away. The width z5 of the offset area is represented by (x5-y5). When the gate electrode 121a has an electrode whose end matches the first end as a source electrode and an electrode having an offset region as a drain electrode, electric field relaxation near the drain electrode can be achieved.

さらには、半導体領域が複数のゲート電極を覆ういわゆるマルチゲート電極構造のＴＦＴとしても良い。この様な構造のＴＦＴも、オフ電流を低減することができる。   Further, a TFT having a so-called multi-gate electrode structure in which a semiconductor region covers a plurality of gate electrodes may be used. A TFT having such a structure can also reduce off-state current.

なお、実施の形態１乃至実施の形態２１のいずれかにも、本実施の形態を適用することが可能である。   Note that this embodiment can be applied to any of Embodiments 1 to 21.

（実施の形態２３）
上記実施の形態において、チャネル形成領域表面に対して垂直な端部を有するソース電極及びドレイン電極を示したが、この構造に限定されない。図２８に示すように、チャネル形成領域表面に対してソース電極及びドレイン電極の端部の断面が９０度より大きく、１８０度未満、好ましくは１３５〜１４５度を有する端部であってもよい。また、ソース電極の端部の断面とチャネル形成領域表面との角度をθ１、ドレイン電極の端部の断面とチャネル形成領域表面との角度をθ２とすると、θ１とθ２が等しくてもよい。また、異なっていてもよい。このような形状のソース電極及びドレイン電極は、ドライエッチング法により形成することが可能である。 (Embodiment 23)
In the above embodiment, the source electrode and the drain electrode having end portions perpendicular to the surface of the channel formation region are shown; however, the present invention is not limited to this structure. As shown in FIG. 28, the end portion of the end portion of the source electrode and the drain electrode may be greater than 90 degrees and less than 180 degrees, preferably 135 to 145 degrees with respect to the surface of the channel formation region. Further, if the angle between the cross section of the end portion of the source electrode and the surface of the channel formation region is θ1, and the angle between the cross section of the end portion of the drain electrode and the surface of the channel formation region is θ2, θ1 and θ2 may be equal. It may be different. The source electrode and the drain electrode having such a shape can be formed by a dry etching method.

また、図２９に示すように、ソース電極とドレイン電極２１４９ａ、２１４９ｂの端部が湾曲面２１５０ａ、２１５０ｂを有していても良い。   Further, as shown in FIG. 29, the end portions of the source electrode and the drain electrodes 2149a and 2149b may have curved surfaces 2150a and 2150b.

なお、実施の形態１乃至実施の形態２２のいずれかにも、本実施の形態を適用することが可能である。   Note that this embodiment can be applied to any of Embodiments 1 to 22.

（実施の形態２４）
本実施の形態では、上記実施の形態に適用可能な半導体膜の結晶化工程を図３０及び図３１を用いて説明する。図３０（Ａ）に示すように半導体膜１２４上に絶縁膜で形成されるマスク２７０１を形成し、選択的に触媒元素層２７０５を形成して、半導体膜の結晶化を行っても良い。半導体膜を加熱すると、図３０（Ｂ）の矢印で示すように、触媒元素層と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生する。なお、触媒元素層２７０５から、かなり離れた部分では結晶化は行われず、非晶質部分が残存する。 (Embodiment 24)
In this embodiment mode, a semiconductor film crystallization process applicable to the above embodiment mode will be described with reference to FIGS. As shown in FIG. 30A, a semiconductor film 124 may be crystallized by forming a mask 2701 formed of an insulating film over the semiconductor film 124 and selectively forming a catalytic element layer 2705. When the semiconductor film is heated, crystal growth occurs in a direction parallel to the surface of the substrate from the contact portion between the catalytic element layer and the semiconductor film, as indicated by an arrow in FIG. Note that crystallization is not performed in a portion considerably away from the catalyst element layer 2705, and an amorphous portion remains.

また、図３１（Ａ）に示すように、マスクを用いず、液滴吐出法により選択的に触媒元素層２８０５を形成して、上記結晶化を行ってもよい。図３１（Ｂ）は、図３１（Ａ）の上面図である。また、図３１（Ｄ）は、図３１（Ｃ）の上面図である。半導体膜の結晶化を行うと図３１（Ｃ）及び図３１（Ｄ）に示すように、触媒元素層と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生する。ここでも、触媒元素層２８０５から、かなり離れた部分では結晶化は行われず、非晶質部分２８０７が残存する。   Further, as shown in FIG. 31A, the crystallization may be performed by selectively forming the catalyst element layer 2805 by a droplet discharge method without using a mask. FIG. 31B is a top view of FIG. FIG. 31D is a top view of FIG. When the semiconductor film is crystallized, crystal growth occurs in a direction parallel to the surface of the substrate from the contact portion between the catalytic element layer and the semiconductor film, as shown in FIGS. 31 (C) and 31 (D). Again, crystallization is not performed at a portion far away from the catalyst element layer 2805, and an amorphous portion 2807 remains.

このように、基板に平行な方向への結晶成長を横成長またはラテラル成長と称する。横成長により大粒径の結晶粒を形成することができるため、より高い移動度を有するＴＦＴを形成することができる。   Thus, crystal growth in a direction parallel to the substrate is referred to as lateral growth or lateral growth. Since large crystal grains can be formed by lateral growth, a TFT having higher mobility can be formed.

なお、実施の形態１乃至実施の形態２３のいずれかにも、本実施の形態を適用することが可能である。   Note that this embodiment can be applied to any of Embodiments 1 to 23.

次に、アクティブマトリクス基板及びそれを有する表示装置の作製方法について図３２〜図３４を用いて説明する。図３２〜図３４は、アクティブマトリクス基板における縦断面構造図であり、駆動回路部Ａ−Ａ’、及び画素部の駆動用のＴＦＴＢ−Ｂ’、スイッチング用のＴＦＴのゲート電極とゲート配線の接続部Ｃ−Ｃ’を模式的に示す。   Next, a method for manufacturing an active matrix substrate and a display device having the active matrix substrate will be described with reference to FIGS. 32 to 34 are longitudinal sectional views of the active matrix substrate. The driving circuit portion AA ′, the driving TFT BB ′ for the pixel portion, and the connection between the gate electrode and the gate wiring of the switching TFT. Part CC 'is shown typically.

図３２（Ａ）に示すように、基板８００上に膜厚１００〜２００ｎｍの第１の導電膜（図示しない）を成膜する。ここでは、基板８００にガラス基板を用い、その表面上に第１の導電膜として、膜厚１５０ｎｍの酸化珪素を有する酸化インジウム膜をスパッタリング法により成膜する。次に、感光性材料を第１の導電膜上に吐出又は塗布し、レーザビーム直接描画装置を用いて感光性材料を露光、現像して、第１のマスクを形成する。次に、第１のマスクを用いて第１の導電膜をエッチングして第１の導電層８０１〜８０４を形成する。ここでは、ドライエッチング法によりタングステン膜をエッチングして、第１の導電層８０１〜８０４である酸化珪素を含む酸化インジウム層を形成する。なお、第１の導電層８０１、８０２は駆動回路を構成するＴＦＴのゲート電極、第１の導電層８０３は駆動用のＴＦＴのゲート電極として機能し、第１の導電層８０４はスイッチング用のＴＦＴのゲート電極として機能する。   As shown in FIG. 32A, a first conductive film (not shown) with a thickness of 100 to 200 nm is formed over a substrate 800. Here, a glass substrate is used as the substrate 800, and an indium oxide film containing silicon oxide with a thickness of 150 nm is formed as a first conductive film over the surface by a sputtering method. Next, a photosensitive material is discharged or applied onto the first conductive film, and the photosensitive material is exposed and developed using a laser beam direct writing apparatus to form a first mask. Next, the first conductive film is etched using the first mask to form first conductive layers 801 to 804. Here, the tungsten film is etched by a dry etching method to form an indium oxide layer containing silicon oxide which is the first conductive layers 801 to 804. Note that the first conductive layers 801 and 802 function as a gate electrode of a TFT constituting a driving circuit, the first conductive layer 803 functions as a gate electrode of a driving TFT, and the first conductive layer 804 functions as a switching TFT. Functions as a gate electrode.

次に、基板８００及び第１の導電層８０１〜８０４表面上に、第１の絶縁膜を形成する。ここでは、第１の絶縁膜８０５、８０６として、膜厚５０ｎｍ〜１００ｎｍの窒化珪素膜及び膜厚５０〜１００ｎｍの酸化窒化珪素膜（ＳｉＯＮ（Ｏ＞Ｎ）を、ＣＶＤ法により積層させて形成する。なお、第１の絶縁膜はゲート絶縁膜として機能する。このとき、窒化珪素膜と酸化窒化珪素膜とを、大気に解放せず原料ガスの切り替えのみで連続成膜することが好ましい。   Next, a first insulating film is formed over the surface of the substrate 800 and the first conductive layers 801 to 804. Here, as the first insulating films 805 and 806, a silicon nitride film with a thickness of 50 nm to 100 nm and a silicon oxynitride film (SiON (O> N) with a thickness of 50 to 100 nm are stacked by a CVD method. Note that the first insulating film functions as a gate insulating film, and at this time, it is preferable that the silicon nitride film and the silicon oxynitride film are continuously formed only by switching the source gas without being released to the atmosphere.

次に、第１の絶縁膜上に、膜厚１０〜１００ｎｍの非晶質半導体膜８０７を形成する。ここでは、膜厚１００ｎｍのアモルファスシリコン膜をＣＶＤ法により成膜する。次に、非晶質半導体膜８０７表面上に、触媒元素を含む溶液８０８を塗布する。ここでは、２０〜３０ｐｐｍのニッケル触媒を含む溶液をスピンコーティング法により塗布する。次に、非晶質半導体膜８０７を加熱して図３２（Ｂ）に示すような、結晶性半導体膜８１１を形成する。なお、結晶性半導体膜８１１には触媒元素が含まれる。ここでは、電気炉を用い、５００度で１時間加熱して半導体膜膜中の水素出しを行った後、５５０度で４時間加熱してニッケルを含む結晶性シリコン膜を形成する。次に、後のＴＦＴのチャネル領域となる領域にｐ型またはｎ型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行う。   Next, an amorphous semiconductor film 807 with a thickness of 10 to 100 nm is formed over the first insulating film. Here, an amorphous silicon film with a thickness of 100 nm is formed by a CVD method. Next, a solution 808 containing a catalytic element is applied over the surface of the amorphous semiconductor film 807. Here, a solution containing 20 to 30 ppm of nickel catalyst is applied by a spin coating method. Next, the amorphous semiconductor film 807 is heated to form a crystalline semiconductor film 811 as shown in FIG. Note that the crystalline semiconductor film 811 contains a catalyst element. Here, using an electric furnace, the semiconductor film is dehydrogenated by heating at 500 ° C. for 1 hour, and then heated at 550 ° C. for 4 hours to form a crystalline silicon film containing nickel. Next, a channel doping step of adding a p-type or n-type impurity element at a low concentration to a region to be a channel region of the subsequent TFT is performed over the entire surface or selectively.

次に、触媒元素を含む結晶性半導体膜８１１表面上に、膜厚１００ｎｍのドナー型元素を含む半導体膜８１２を成膜する。ここでは、シランガスと、０．５％フォスフィンガス（流量比シラン／フォスフィンが１０／１７）とを用いて、リンを有するアモルファスシリコン膜を成膜する。   Next, a semiconductor film 812 containing a donor-type element with a thickness of 100 nm is formed over the surface of the crystalline semiconductor film 811 containing the catalyst element. Here, an amorphous silicon film containing phosphorus is formed using silane gas and 0.5% phosphine gas (flow ratio silane / phosphine is 10/17).

次に、結晶性半導体膜８１１及びドナー型元素を含む半導体膜８１２を加熱して、触媒元素をゲッタリングするとともに、ドナー型元素を活性化する。即ち、触媒元素を含む結晶性半導体膜８１１中の触媒元素を、ドナー型元素を含む半導体膜８１２へ移動させる。このときの触媒元素濃度が低減された結晶性半導体膜を図３２（Ｃ）の８１３で示す。ここでは、結晶性シリコン膜となる。また、触媒元素が移動した、ドナー型元素を含む半導体膜も加熱により結晶性半導体膜となる。即ち、触媒元素及びドナー型元素を含む結晶性半導体膜となる。これを、図３２（Ｃ）の８１４で示す。ここでは、ニッケル及びリンを含む結晶性シリコン膜となる。   Next, the crystalline semiconductor film 811 and the semiconductor film 812 containing a donor element are heated to getter the catalytic element and activate the donor element. That is, the catalyst element in the crystalline semiconductor film 811 containing a catalyst element is moved to the semiconductor film 812 containing a donor element. A crystalline semiconductor film in which the concentration of the catalytic element at this time is reduced is indicated by 813 in FIG. Here, a crystalline silicon film is formed. In addition, a semiconductor film containing a donor element to which the catalyst element has moved also becomes a crystalline semiconductor film by heating. That is, a crystalline semiconductor film containing a catalytic element and a donor element is obtained. This is indicated by 814 in FIG. Here, a crystalline silicon film containing nickel and phosphorus is formed.

次に、図３２（Ｄ）に示すように、触媒元素及びドナー型元素を含む結晶性半導体膜８１４上に第２のマスクを形成した後、第２のマスクを用いて所望の形状にエッチングする。第２のマスク８１５〜８１７は、液滴吐出法によって、有機樹脂を滴下し乾燥・焼成して形成することができる。また、第１のマスクと同様、感光性材料をレーザビーム直接描画装置により露光現像して形成することができる。ここでは、液滴吐出法により、ポリイミドを選択的に吐出し、乾燥焼成して第２のマスクを形成する。エッチングされた触媒元素及びドナー型元素を含む結晶性半導体膜は、図３３（Ａ）に示す第１の半導体領域８２４〜８２６となり、エッチングされた結晶性半導体膜８１３は、第２の半導体領域８２１〜８２３となる。   Next, as illustrated in FIG. 32D, a second mask is formed over the crystalline semiconductor film 814 containing a catalyst element and a donor element, and then etched into a desired shape using the second mask. . The second masks 815 to 817 can be formed by dropping an organic resin, drying, and baking by a droplet discharge method. Further, similarly to the first mask, the photosensitive material can be formed by exposure and development with a laser beam direct drawing apparatus. Here, a second mask is formed by selectively discharging polyimide by a droplet discharging method, followed by drying and baking. The etched crystalline semiconductor film containing the catalyst element and the donor element becomes the first semiconductor regions 824 to 826 shown in FIG. 33A, and the etched crystalline semiconductor film 813 becomes the second semiconductor region 821. To 823.

次に、後のｎチャネル型のＴＦＴとなる領域に第３のマスク８２７を形成する。ここでは、液滴吐出法により、ポリイミドを吐出し、乾燥して、後のｎチャネル型のＴＦＴとなる第２の半導体領域８２１及び第１の半導体領域８２４を覆う第３のマスク８２７を形成する。また、図示しないが、スイッチング用のＴＦＴとなる第１の半導体領域及び第２の半導体領域に、第３のマスク８２７を形成する。   Next, a third mask 827 is formed in a region to be a later n-channel TFT. Here, polyimide is discharged by a droplet discharge method and dried to form the second semiconductor region 821 and the third mask 827 that cover the first semiconductor region 824 to be an n-channel TFT later. . Although not shown, a third mask 827 is formed in the first semiconductor region and the second semiconductor region which are to be switching TFTs.

次に、後にｐチャネル型のＴＦＴとなる第１の半導体領域８２５、８２６に、アクセプタ型元素８２８を添加し、図３３（Ｂ）に示すように、ｐ型半導体領域８３１、８３２を形成する。   Next, an acceptor element 828 is added to the first semiconductor regions 825 and 826 which will be p-channel TFTs later, so that p-type semiconductor regions 831 and 832 are formed as shown in FIG.

次に、図示しないが駆動用のＴＦＴのゲート電極として機能する第１の導電層８０３上に形成された第１の絶縁膜８０５、８０６の一部をエッチングして、ゲート電極として機能する第１の導電層８０３の一部を露出する。   Next, although not shown, a part of the first insulating films 805 and 806 formed on the first conductive layer 803 functioning as the gate electrode of the driving TFT is etched to form the first function as the gate electrode. A part of the conductive layer 803 is exposed.

次に、第１の半導体領域８２４、ｐ型半導体領域８３１、８３２及び第２の半導体領域８２１〜８２３表面に、膜厚５００〜１０００ｎｍの第２の導電層８３３、８３４を形成する。ここでは、液滴吐出法によりＡｇペーストを吐出し、焼成して第３の導電層を形成する。   Next, second conductive layers 833 and 834 having a thickness of 500 to 1000 nm are formed on the surfaces of the first semiconductor region 824, the p-type semiconductor regions 831 and 832, and the second semiconductor regions 821 to 823. Here, an Ag paste is discharged by a droplet discharge method and baked to form a third conductive layer.

次に、感光性材料８３５を塗布し、レーザビーム直接描画装置を用いて該感光性材料にレーザ光８３６照射して感光性材料を露光、現像して第４のマスクを形成した後、第３の導電層をエッチングして、図３３（Ｃ）に示すような、ソース配線、ゲート配線、電源線、ソース電極又はドレイン電極として機能する第４の導電層８４１〜８４５を形成する。   Next, a photosensitive material 835 is applied, the photosensitive material is irradiated with a laser beam 836 by using a laser beam direct drawing apparatus, the photosensitive material is exposed and developed, and a fourth mask is formed. The conductive layers are etched to form fourth conductive layers 841 to 845 functioning as a source wiring, a gate wiring, a power supply line, a source electrode, or a drain electrode as shown in FIG.

ここで、画素のＢ−Ｂ’及びＣ−Ｃ’の上面図を図３５に示すので、同時に参照する。上記工程により、後のスイッチング用のＴＦＴのソース領域又はドレイン領域上に設けられ、ソース配線として機能する第４の導電層９０１、ドレイン電極として機能する第４の導電層９０２が形成される。また、後の駆動用のＴＦＴのソース領域又はドレイン領域上に設けられ、電源線として機能する第４の導電層８４４、ドレイン電極として機能する第４の導電層８４５が形成される。   Here, a top view of B-B 'and C-C' of the pixel is shown in FIG. Through the above steps, a fourth conductive layer 901 that functions as a source wiring and a fourth conductive layer 902 that functions as a drain electrode are formed over the source region or the drain region of a TFT for later switching. In addition, a fourth conductive layer 844 that functions as a power supply line and a fourth conductive layer 845 that functions as a drain electrode are formed over a source region or a drain region of a later driving TFT.

なお、スイッチング用のＴＦＴのドレイン電極として機能する第４の導電層９０２と、駆動用のＴＦＴのゲート電極として機能する第１の導電層８０３とは、コンタクトホール９０９において接続される。   Note that the fourth conductive layer 902 functioning as the drain electrode of the switching TFT and the first conductive layer 803 functioning as the gate electrode of the driving TFT are connected to each other through the contact hole 909.

また、駆動回路Ａ−Ａ’の上面図を図３６に示すので、同時に参照する。   A top view of the drive circuit A-A 'is shown in FIG.

また、この工程において、第３の導電層を分断して、各ソース配線、電源線と、ゲート配線、ドレイン電極を形成すると共に、ドレイン配線の幅が細くなるようにエッチングすることで、後に形成される表示装置の開口率を高めることが可能である。ここでは、感光性材料８３５として、ポジ型感光性材料を用い、レーザ光８３０を照射して第４のマスクを形成する。   Further, in this step, the third conductive layer is divided to form each source wiring, power supply line, gate wiring, and drain electrode, and the drain wiring is formed by etching so that the width of the drain wiring becomes narrow. It is possible to increase the aperture ratio of the display device. Here, a positive photosensitive material is used as the photosensitive material 835, and a fourth mask is formed by irradiation with a laser beam 830.

次に、第４のマスクを残したまま、第１の半導体領域８２４、８３１、８３２をエッチングして、ソース領域及びドレイン領域８４７〜８５２を形成する。このとき、第２の半導体領域８２１〜８２３の一部もエッチングされる。エッチングされた半導体領域を第３の半導体領域８５４〜８５６は、チャネル形成領域として機能する。   Next, the first semiconductor regions 824, 831, and 832 are etched while leaving the fourth mask, so that source and drain regions 847 to 852 are formed. At this time, part of the second semiconductor regions 821 to 823 is also etched. The etched third semiconductor regions 854 to 856 function as channel formation regions.

ここで、駆動回路を単チャネル構造、代表的にはｎチャネル型のＴＦＴで形成した場合について、図３７を用いて説明する。図３７は、ｎチャネル型のＴＦＴと抵抗８５６とで形成されたインバータの上面図を示す。なお、抵抗８５６はｎチャネル型のＴＦＴのソース電極又はドレイン電極の一方と、ゲート電極とを接続して形成されている。   Here, the case where the driver circuit is formed using a single-channel structure, typically an n-channel TFT, will be described with reference to FIGS. FIG. 37 is a top view of an inverter formed by an n-channel TFT and a resistor 856. Note that the resistor 856 is formed by connecting one of a source electrode and a drain electrode of an n-channel TFT and a gate electrode.

ゲート電極として機能する第１の導電層８０１、８０２それぞれの上には、ゲート絶縁膜を介して、半導体領域８５４、８５５が形成される。また、半導体領域それぞれにｎ型半導体領域が形成されており、その上にソース電極及びドレイン電極として機能する第４の導電層８４１〜８４３が形成されている。   Semiconductor regions 854 and 855 are formed over the first conductive layers 801 and 802 functioning as gate electrodes with a gate insulating film interposed therebetween. In addition, n-type semiconductor regions are formed in the respective semiconductor regions, and fourth conductive layers 841 to 843 functioning as a source electrode and a drain electrode are formed thereon.

半導体領域８５４及び半導体領域８５５上を覆うソース電極又はドレイン電極として機能する第４の導電層８４２が形成されている。   A fourth conductive layer 842 that functions as a source electrode or a drain electrode covering the semiconductor region 854 and the semiconductor region 855 is formed.

また、半導体領域８５４上にはソース電極又はドレイン電極として機能する導電層８４２が形成されている。さらには、半導体領域８５５上には、ソース電極及びドレイン電極として機能する第４の導電層８４３が形成されている。また、ソース電極及びドレイン電極を形成する前に、ゲート絶縁膜の一部をエッチングして、ゲート電極として機能する第１の導電層８０２を露出した後、ソース電極及びドレイン電極として機能する第４の導電層を形成することで、ソース電極及びドレイン電極として機能する第４の導電層８４３とゲート電極として機能する第１の導電層８０２とが、コンタクトホール８５０を介して接続される。このため、抵抗８６６を形成することが可能となる。このため、隣り合うＴＦＴ８６５と抵抗８６６とが接続されることで、インバータを形成することが可能である。   In addition, a conductive layer 842 that functions as a source electrode or a drain electrode is formed over the semiconductor region 854. Further, a fourth conductive layer 843 that functions as a source electrode and a drain electrode is formed over the semiconductor region 855. In addition, before forming the source electrode and the drain electrode, a part of the gate insulating film is etched to expose the first conductive layer 802 functioning as the gate electrode, and then the fourth function serving as the source electrode and the drain electrode. By forming these conductive layers, the fourth conductive layer 843 functioning as a source electrode and a drain electrode and the first conductive layer 802 functioning as a gate electrode are connected to each other through a contact hole 850. For this reason, the resistor 866 can be formed. Therefore, an inverter can be formed by connecting adjacent TFTs 865 and resistors 866.

なお、ｎチャネル型のＴＦＴの単チャネル構造でなく、ｐチャネル型のＴＦＴの単チャネル構造によって、駆動回路を形成しても良い。     Note that the driver circuit may be formed using a single-channel structure of a p-channel TFT instead of a single-channel structure of an n-channel TFT.

次に、図３３（Ｃ）に示すように、第４のマスクを除去した後、第４の導電層及び第３の半導体領域表面上に第２の絶縁膜８５７及び第３の絶縁膜８５８を形成する。ここでは、第２の絶縁膜８５７として水素を含む膜厚の１５０ｎｍ酸化窒化珪素膜（ＳｉＯＮ（Ｏ＞Ｎ）をＣＶＤ法により形成する。また、第３の絶縁膜８５８として膜厚２００ｎｍの窒化珪素膜を、ＣＶＤ法により成膜する。窒化珪素膜は、外部からの不純物をブロッキングする保護膜として機能する。   Next, as shown in FIG. 33C, after the fourth mask is removed, a second insulating film 857 and a third insulating film 858 are formed over the surface of the fourth conductive layer and the third semiconductor region. Form. Here, a 150-nm-thick silicon oxynitride film (SiON (O> N) containing hydrogen is formed by a CVD method as the second insulating film 857. A 200-nm-thick silicon nitride film is formed as the third insulating film 858. The silicon nitride film functions as a protective film that blocks impurities from the outside.

次に、第３の半導体領域８５４〜８５６を加熱して水素化する。ここでは、窒素雰囲気で４１０℃１時間の加熱を行うことで、第２の絶縁膜８５７に含まれる水素が第３の半導体領域８５４〜８５６に添加され、水素化される。   Next, the third semiconductor regions 854 to 856 are heated and hydrogenated. Here, by performing heating at 410 ° C. for 1 hour in a nitrogen atmosphere, hydrogen contained in the second insulating film 857 is added to the third semiconductor regions 854 to 856 and hydrogenated.

次に、図３４（Ａ）に示すように、第３の絶縁膜８５８上に第４の絶縁膜８７１を形成する。ここでは、アクリルを塗布し焼成して第４の絶縁膜８７１を形成する。次に、第４の絶縁膜８７１上に第５のマスクを形成した後、第４の絶縁膜８７１、第３の絶縁膜８５８、第２の絶縁膜８５７をそれぞれエッチングして、スイッチング用のＴＦＴのゲート電極として機能する第１の導電層８０４の一部を露出する。次に、第１の導電層８０４に接続するゲート配線として機能する第５の導電層８７２を形成する。ここでは、液滴吐出法により、Ａｇペースト吐出し焼成した後、レーザビーム直接描画装置で形成されるマスクを用いてＡｇペーストの一部をエッチングして配線幅を細くして、第５の導電層８７２を形成する。   Next, as illustrated in FIG. 34A, a fourth insulating film 871 is formed over the third insulating film 858. Here, the fourth insulating film 871 is formed by applying and baking acrylic. Next, a fifth mask is formed over the fourth insulating film 871, and then the fourth insulating film 871, the third insulating film 858, and the second insulating film 857 are etched to switch the switching TFT. A portion of the first conductive layer 804 that functions as a gate electrode of the first conductive layer is exposed. Next, a fifth conductive layer 872 functioning as a gate wiring connected to the first conductive layer 804 is formed. Here, after the Ag paste is discharged and fired by a droplet discharge method, a part of the Ag paste is etched using a mask formed by a laser beam direct writing apparatus to reduce the wiring width, and the fifth conductive Layer 872 is formed.

以上の工程により、ｎチャネル型のＴＦＴ８６１、ｐチャネル型のＴＦＴ８６２とが接続されたＣＭＯＳ回路で形成される駆動回路Ａ−Ａ’と、ｐチャネル型のＴＦＴ８６３で形成される駆動用のＴＦＴ、ｎチャネル型のＴＦＴで形成されるスイッチング用のＴＦＴを有する画素部を形成することができる。本実施例では、ｎチャネル型のＴＦＴ及びｐチャネル型のＴＦＴで駆動回路が形成されているが、ｎチャネル型のＴＦＴのみで駆動回路及び画素部を形成しても良い。   Through the above steps, a driving circuit AA ′ formed by a CMOS circuit in which an n-channel TFT 861 and a p-channel TFT 862 are connected, and a driving TFT formed by a p-channel TFT 863, n A pixel portion having a switching TFT formed with a channel TFT can be formed. In this embodiment, the driver circuit is formed using an n-channel TFT and a p-channel TFT. However, the driver circuit and the pixel portion may be formed using only an n-channel TFT.

次に、第５の絶縁膜８７３を形成する。第５の絶縁膜８７３も第４の絶縁膜と同様の材料を適宜用いることが可能である。ここでは、第５の絶縁膜８７３にアクリルを用いる。次に、第５の絶縁膜８７３上に第６のマスクを形成した後、第５の絶縁膜〜第２の絶縁膜をエッチングして、第４の導電層８４５の一部を露出する。   Next, a fifth insulating film 873 is formed. The fifth insulating film 873 can be formed using a material similar to that of the fourth insulating film as appropriate. Here, acrylic is used for the fifth insulating film 873. Next, after a sixth mask is formed over the fifth insulating film 873, the fifth insulating film to the second insulating film are etched to expose part of the fourth conductive layer 845.

次に、第４の導電層８４５に接するように、膜厚１００〜３００ｎｍの第６の導電層を成膜する。第６の導電層の材料としては、透光性を有する導電膜、又は反射性を有する導電膜があげられる。また、第６の導電層の形成方法としては、液滴吐出法、塗布法、スパッタリング法、蒸着法、ＣＶＤ法等を適宜用いる。なお、塗布法、スパッタリング法、蒸着法、ＣＶＤ法等を用いる場合、液滴吐出法、レーザビーム直接描画装置を用いた露光等によりマスクを形成した後、導電膜をエッチングして導電層を形成する。ここでは、反射率に優れたアルミニウムを主成分とし、ニッケル、コバルト、鉄、炭素及び珪素のうち少なくとも１つを含む合金材料を下層とし、その上に酸化珪素を含むインジウム錫酸化物（ＩＴＯ）をスパッタリング法により成膜し、所望の形状にエッチングして画素電極として機能する第６の導電層８７４を形成する。 Next, a sixth conductive layer with a thickness of 100 to 300 nm is formed so as to be in contact with the fourth conductive layer 845. As a material for the sixth conductive layer, a light-transmitting conductive film or a reflective conductive film can be given. As a method for forming the sixth conductive layer, a droplet discharge method, a coating method, a sputtering method, a vapor deposition method, a CVD method, or the like is appropriately used. Note that when a coating method, a sputtering method, a vapor deposition method, a CVD method, or the like is used, a conductive layer is formed by etching a conductive film after forming a mask by a droplet discharge method, exposure using a laser beam direct drawing apparatus, or the like. To do. Here, indium tin oxide (ITO) containing, as a main component, aluminum having excellent reflectivity, an alloy material containing at least one of nickel, cobalt, iron, carbon and silicon as a lower layer and silicon oxide thereon A sixth conductive layer 874 functioning as a pixel electrode is formed by forming a film by sputtering and etching into a desired shape.

また、画素部Ｂ−Ｂ’の上面図を図３５に示すので、同時に参照する。第５の導電層８７２は、コンタクトホール９１１において画素電極として機能する第６の導電層８７４と接続する。   Further, a top view of the pixel portion B-B ′ is shown in FIG. The fifth conductive layer 872 is connected to the sixth conductive layer 874 functioning as a pixel electrode in the contact hole 911.

以上の工程によりアクティブマトリクス基板を作製することができる。なお、静電破壊防止のための保護回路、代表的にはダイオードなどを、接続端子とソース配線（ゲート配線）の間または画素部に設けてもよい。この場合、上記したＴＦＴと同様の工程で作製し、画素部のゲート配線層とダイオードのドレイン又はソース配線層とを接続することにより、静電破壊を防止することができる。   Through the above steps, an active matrix substrate can be manufactured. Note that a protection circuit for preventing electrostatic breakdown, typically a diode or the like, may be provided between the connection terminal and the source wiring (gate wiring) or in the pixel portion. In this case, it is possible to prevent electrostatic breakdown by manufacturing in the same process as the above TFT and connecting the gate wiring layer of the pixel portion and the drain or source wiring layer of the diode.

次に、図３４（Ｂ）に示すように、第６の導電層８７４の端部を覆う第６の絶縁膜８８１を形成する。ここでは、ネガ型感光性材料を用いて、第６の絶縁膜８８１を形成する。   Next, as illustrated in FIG. 34B, a sixth insulating film 881 is formed to cover an end portion of the sixth conductive layer 874. Here, the sixth insulating film 881 is formed using a negative photosensitive material.

次に、蒸着法、塗布法、液滴吐出法などにより、第６の導電層８７４表面及び第６の絶縁膜８８１の端部上に発光物質を含む層８８２を形成する。この後、発光物質を含む層８８２上に、第２の画素電極として機能する第７の導電層８８３を形成する。ここでは、酸化珪素を含むＩＴＯをスパッタリング法により成膜する。この結果、第６の導電層、発光物質を含む層、及び第７の導電層により発光素子８８４を形成することができる。発光素子８８４を構成する導電層及び、発光物質を含む層の各材料は適宜選択し、各膜厚も調整する。   Next, a layer 882 containing a light-emitting substance is formed over the surface of the sixth conductive layer 874 and the end portion of the sixth insulating film 881 by an evaporation method, a coating method, a droplet discharge method, or the like. After that, a seventh conductive layer 883 that functions as a second pixel electrode is formed over the layer 882 containing a light-emitting substance. Here, ITO containing silicon oxide is formed by a sputtering method. As a result, the light-emitting element 884 can be formed using the sixth conductive layer, the layer containing a light-emitting substance, and the seventh conductive layer. Each material of the conductive layer included in the light-emitting element 884 and the layer including a light-emitting substance is appropriately selected, and each film thickness is also adjusted.

なお、発光物質を含む層８８２を形成する前に、大気圧中で２００〜３５０℃の熱処理を行い第６の絶縁膜８８１中若しくはその表面に吸着している水分を除去する。また、減圧下で２００〜４００℃、好ましくは２５０〜３５０℃に熱処理を行い、そのまま大気に晒さずに発光物質を含む層８８２を真空蒸着法や、大気圧下又は減圧下の液滴吐出法、更には塗布法等で形成することが好ましい。 Note that before the layer 882 containing a light-emitting substance is formed, heat treatment is performed at 200 to 350 ° C. in atmospheric pressure to remove moisture adsorbed in or on the surface of the sixth insulating film 881. Further, heat treatment is performed at 200 to 400 ° C., preferably 250 to 350 ° C. under reduced pressure, and the layer 882 containing a light-emitting substance is not exposed to the air as it is, and a layer 882 containing a luminescent material is deposited by a vacuum deposition method or a droplet discharge method at atmospheric pressure or reduced pressure. Furthermore, it is preferable to form by a coating method or the like.

発光物質を含む層８８２は、有機化合物又は無機化合物を含む電荷注入輸送物質及び発光材料で形成し、その分子数から低分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物、代表的にはデンドリマー、オリゴマー等が挙げられる。）、高分子系有機化合物から選ばれた一種又は複数種の層を含み、電子注入輸送性又は正孔注入輸送性の無機化合物と組み合わせても良い。   The layer 882 containing a light-emitting substance is formed using a charge injecting and transporting substance containing an organic compound or an inorganic compound and a light-emitting material. Based on the number of molecules, the layer 882 is a low molecular organic compound or a medium molecular organic compound (having no sublimation, An organic compound having a molecular length of 10 μm or less, typically a dendrimer, an oligomer, etc.), and one or a plurality of types of layers selected from high molecular organic compounds. You may combine with the inorganic compound of a hole injection transport property.

電荷注入輸送物質のうち、特に電子輸送性の高い物質としては、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ3）、トリス（５−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ3）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ2）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）など、キノリン骨格またはベンゾキノリン骨格を有する金属錯体等が挙げられる。 Among the charge injecting and transporting materials, materials having a particularly high electron transporting property include, for example, tris (8-quinolinolato) aluminum (abbreviation: Alq 3 ), tris (5-methyl-8-quinolinolato) aluminum (abbreviation: Almq 3 ), Bis (10-hydroxybenzo [h] -quinolinato) beryllium (abbreviation: BeBq 2 ), bis (2-methyl-8-quinolinolato) -4-phenylphenolato-aluminum (abbreviation: BAlq), quinoline skeleton or benzoquinoline Examples thereof include metal complexes having a skeleton.

また、正孔輸送性の高い物質としては、例えば４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物が挙げられる。 As a substance having a high hole-transport property, for example, 4,4′-bis [N- (1-naphthyl) -N-phenyl-amino] -biphenyl (abbreviation: α-NPD) or 4,4′-bis [N- (3-methylphenyl) -N-phenyl-amino] -biphenyl (abbreviation: TPD) or 4,4 ′, 4 ″ -tris (N, N-diphenyl-amino) -triphenylamine (abbreviation: Aromatic amine systems such as TDATA), 4,4 ′, 4 ″ -tris [N- (3-methylphenyl) -N-phenyl-amino] -triphenylamine (abbreviation: MTDATA) (ie, benzene ring— Compound having a nitrogen bond).

また、電荷注入輸送物質のうち、特に電子注入性の高い物質としては、フッ化リチウム（ＬｉＦ）、フッ化セシウム（ＣｓＦ）、フッ化カルシウム（ＣａＦ2）等のようなアルカリ金属又はアルカリ土類金属の化合物が挙げられる。また、この他、Ａｌｑ3のような電子輸送性の高い物質とマグネシウム（Ｍｇ）のようなアルカリ土類金属との混合物であってもよい。 Among the charge injecting and transporting materials, materials having particularly high electron injecting properties include alkali metals or alkaline earths such as lithium fluoride (LiF), cesium fluoride (CsF), calcium fluoride (CaF 2 ) and the like. Metal compounds can be mentioned. In addition, a mixture of a substance having a high electron transport property such as Alq 3 and an alkaline earth metal such as magnesium (Mg) may be used.

電荷注入輸送物質のうち、正孔注入性の高い物質としては、例えば、モリブデン酸化物（ＭｏＯx）やバナジウム酸化物（ＶＯx）、ルテニウム酸化物（ＲｕＯx）、タングステン酸化物（ＷＯx）、マンガン酸化物（ＭｎＯx）等の金属酸化物が挙げられる。また、この他、フタロシアニン（略称：Ｈ2Ｐｃ）や銅フタロシアニン（ＣｕＰｃ）等のフタロシアニン系の化合物が挙げられる。 Among the charge injecting and transporting materials, materials having a high hole injecting property include, for example, molybdenum oxide (MoO x ), vanadium oxide (VO x ), ruthenium oxide (RuO x ), and tungsten oxide (WO x ). And metal oxides such as manganese oxide (MnO x ). In addition, phthalocyanine compounds such as phthalocyanine (abbreviation: H 2 Pc) and copper phthalocyanine (CuPc) can be given.

発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルター（着色層）を設けた構成とすることで、色純度の向上や、画素部の鏡面化（映り込み）の防止を図ることができる。フィルター（着色層）を設けることで、従来必要であるとされていた円偏光版などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部（表示画面）を見た場合に起こる色調の変化を低減することができる。   The light emitting layer may be configured to perform color display by forming light emitting layers having different emission wavelength bands for each pixel. Typically, a light emitting layer corresponding to each color of R (red), G (green), and B (blue) is formed. In this case as well, by providing a filter (colored layer) that transmits light in the emission wavelength band on the light emission side of the pixel, the color purity is improved and the pixel portion is mirrored (reflected). Prevention can be achieved. By providing the filter (colored layer), it is possible to omit a circularly polarized plate that has been considered necessary in the past, and it is possible to eliminate the loss of light emitted from the light emitting layer. Furthermore, a change in color tone that occurs when the pixel portion (display screen) is viewed obliquely can be reduced.

発光層を形成する発光材料には様々な材料がある。低分子系有機発光材料では、４−（ジシアノメチレン）２−メチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−（ジシアノメチレン）−２−ｔｅｒｔ−ブチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴＢ）、ペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ3）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）等を用いることができる。また、この他の物質でもよい。 There are various materials for the light emitting material forming the light emitting layer. As a low molecular weight organic light-emitting material, 4- (dicyanomethylene) 2-methyl-6- [2- (1,1,7,7-tetramethyljulolidin-9-yl) ethenyl] -4H-pyran (abbreviation: DCJT), 4- (dicyanomethylene) -2-tert-butyl-6- [2- (1,1,7,7-tetramethyljulolidin-9-yl) ethenyl] -4H-pyran (abbreviation: DCJTB) , Periflanthene, 2,5-dicyano-1,4-bis [2- (10-methoxy-1,1,7,7-tetramethyljulolidin-9-yl) ethenyl] benzene, N, N′-dimethylquinacridone (abbreviation: DMQd), coumarin 6, coumarin 545T, tris (8-quinolinolato) aluminum (abbreviation: Alq 3), 9,9'-bianthryl, 9,10-diphenyl anthracene (abbreviation : DPA) and 9,10-di (2-naphthyl) anthracene (abbreviation: DNA), or the like can be used. Other substances may also be used.

一方、高分子系有機発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。高分子系有機発光材料を用いた発光素子の構造は、低分子系有機発光材料を用いたときと基本的には同じであり、陰極／発光物質を含む層／陽極となる。しかし、高分子系有機発光材料を用いた発光物質を含む層を形成する際には、低分子系有機発光材料を用いたときのような積層構造を形成させることは難しく、多くの場合２層構造となる。具体的には、陰極／発光層／正孔輸送層／陽極という構造である。   On the other hand, the high molecular organic light emitting material has higher physical strength than the low molecular weight material, and the durability of the device is high. In addition, since the film can be formed by coating, the device can be manufactured relatively easily. The structure of the light emitting element using the polymer organic light emitting material is basically the same as that when the low molecular weight organic light emitting material is used, and is a layer / anode containing a cathode / light emitting substance. However, when forming a layer containing a light emitting material using a high molecular weight organic light emitting material, it is difficult to form a layered structure as in the case of using a low molecular weight organic light emitting material, and in many cases two layers are formed. It becomes a structure. Specifically, the structure is cathode / light-emitting layer / hole transport layer / anode.

発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子系の発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。   Since the light emission color is determined by the material for forming the light emitting layer, a light emitting element exhibiting desired light emission can be formed by selecting these materials. Examples of the polymer light emitting material that can be used for forming the light emitting layer include polyparaphenylene vinylene, polyparaphenylene, polythiophene, and polyfluorene.

ポリパラフェニレンビニレン系発光材料には、ポリ（パラフェニレンビニレン） ［ＰＰＶ］ の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレンビニレン） ［ＲＯ−ＰＰＶ］、ポリ（２−（２’−エチル−ヘキソキシ）−５−メトキシ−１，４−フェニレンビニレン）［ＭＥＨ−ＰＰＶ］、ポリ（２−（ジアルコキシフェニル）−１，４−フェニレンビニレン）［ＲＯＰｈ−ＰＰＶ］等が挙げられる。ポリパラフェニレン系発光材料には、ポリパラフェニレン［ＰＰＰ］の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレン）［ＲＯ−ＰＰＰ］、ポリ（２，５−ジヘキソキシ−１，４−フェニレン）等が挙げられる。ポリチオフェン系発光材料には、ポリチオフェン［ＰＴ］の誘導体、ポリ（３−アルキルチオフェン）［ＰＡＴ］、ポリ（３−ヘキシルチオフェン）［ＰＨＴ］、ポリ（３−シクロヘキシルチオフェン）［ＰＣＨＴ］、ポリ（３−シクロヘキシル−４−メチルチオフェン）［ＰＣＨＭＴ］、ポリ（３，４−ジシクロヘキシルチオフェン）［ＰＤＣＨＴ］、ポリ［３−（４−オクチルフェニル）−チオフェン］［ＰＯＰＴ］、ポリ［３−（４−オクチルフェニル）−２，２ビチオフェン］［ＰＴＯＰＴ］等が挙げられる。ポリフルオレン系発光材料には、ポリフルオレン［ＰＦ］の誘導体、ポリ（９，９−ジアルキルフルオレン）［ＰＤＡＦ］、ポリ（９，９−ジオクチルフルオレン）［ＰＤＯＦ］等が挙げられる。   Examples of the polyparaphenylene vinylene-based light emitting material include poly (paraphenylene vinylene) [PPV] derivatives, poly (2,5-dialkoxy-1,4-phenylene vinylene) [RO-PPV], poly (2- (2 '-Ethyl-hexoxy) -5-methoxy-1,4-phenylenevinylene) [MEH-PPV], poly (2- (dialkoxyphenyl) -1,4-phenylenevinylene) [ROPh-PPV] and the like. . Polyparaphenylene-based light emitting materials include polyparaphenylene [PPP] derivatives, poly (2,5-dialkoxy-1,4-phenylene) [RO-PPP], poly (2,5-dihexoxy-1,4). -Phenylene) and the like. Polythiophene-based light-emitting materials include polythiophene [PT] derivatives, poly (3-alkylthiophene) [PAT], poly (3-hexylthiophene) [PHT], poly (3-cyclohexylthiophene) [PCHT], poly (3 -Cyclohexyl-4-methylthiophene) [PCHMT], poly (3,4-dicyclohexylthiophene) [PDCHT], poly [3- (4-octylphenyl) -thiophene] [POP], poly [3- (4-octyl) Phenyl) -2,2bithiophene] [PTOPT] and the like. Examples of the polyfluorene-based luminescent material include polyfluorene [PF] derivatives, poly (9,9-dialkylfluorene) [PDAF], poly (9,9-dioctylfluorene) [PDOF], and the like.

なお、正孔輸送性の高分子系有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプタ材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の発光材料との積層が可能である。正孔輸送性の高分子系有機発光材料としては、ＰＥＤＯＴとアクセプタ材料としてのショウノウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡＮＩ］とアクセプタ材料としてのポリスチレンスルホン酸［ＰＳＳ］の混合物等が挙げられる。   Note that when a hole-transporting polymer-based organic light-emitting material is sandwiched between an anode and a light-emitting polymer-based organic light-emitting material, hole injection properties from the anode can be improved. In general, an acceptor material dissolved in water is applied by a spin coating method or the like. In addition, since it is insoluble in an organic solvent, it can be stacked with the above-described light-emitting material. Examples of the hole-transporting polymer organic light emitting material include a mixture of PEDOT and camphor sulfonic acid (CSA) as an acceptor material, a mixture of polyaniline [PANI] and polystyrene sulfonic acid [PSS] as an acceptor material, and the like. .

また、発光層は単色又は白色の発光を呈する構成とすることができる。白色発光材料を用いる場合には、画素の光放射側に特定の波長の光を透過するフィルター（着色層）を設けた構成としてカラー表示を可能にすることができる。   The light emitting layer can be configured to emit monochromatic or white light. In the case of using a white light emitting material, color display can be made possible by providing a filter (colored layer) that transmits light of a specific wavelength on the light emission side of the pixel.

白色に発光する発光層を形成するには、例えば、Ａｌｑ3、部分的に赤色発光色素であるナイルレッドをドープしたＡｌｑ3、ｐ−ＥｔＴＡＺ、ＴＰＤ（芳香族ジアミン）を蒸着法により順次積層することで白色を得ることができる。また、スピンコートを用いた塗布法により発光層を形成する場合には、塗布した後、真空加熱で焼成することが好ましい。例えば、正孔注入層として作用するポリ（エチレンジオキシチオフェン）／ポリ（スチレンスルホン酸）水溶液（ＰＥＤＯＴ／ＰＳＳ）を全面に塗布、焼成し、その後、発光層として作用する発光中心色素（１，１，４，４−テトラフェニル−１，３−ブタジエン（ＴＰＢ）、４−ジシアノメチレン−２−メチル−６−（ｐ−ジメチルアミノ−スチリル）−４Ｈ−ピラン（ＤＣＭ１）、ナイルレッド、クマリン６など）ドープしたポリビニルカルバゾール（ＰＶＫ）溶液を全面に塗布、焼成すればよい。 To form a light emitting layer that emits white light, for example, Alq 3, Alq 3 partially doped with Nile red that is a red light emitting pigment, p-EtTAZ, TPD (aromatic diamine) are sequentially stacked by a vapor deposition method Thus, white can be obtained. Moreover, when forming a light emitting layer by the apply | coating method using spin coating, after apply | coating, it is preferable to bake by vacuum heating. For example, a poly (ethylenedioxythiophene) / poly (styrenesulfonic acid) aqueous solution (PEDOT / PSS) that acts as a hole injection layer is applied and baked on the entire surface, and then a luminescent center dye (1, 1,4,4-tetraphenyl-1,3-butadiene (TPB), 4-dicyanomethylene-2-methyl-6- (p-dimethylamino-styryl) -4H-pyran (DCM1), Nile Red, Coumarin 6 Etc.) A doped polyvinyl carbazole (PVK) solution may be applied to the entire surface and fired.

発光層は単層で形成することもでき、ホール輸送性のポリビニルカルバゾール（ＰＶＫ）に電子輸送性の１，３，４−オキサジアゾール誘導体（ＰＢＤ）を分散させてもよい。また、３０ｗｔ％のＰＢＤを電子輸送剤として分散し、４種類の色素（ＴＰＢ、クマリン６、ＤＣＭ１、ナイルレッド）を適当量分散することで白色発光が得られる。ここで示した白色発光が得られる発光素子の他にも、発光層の材料を適宜選択することによって、赤色発光、緑色発光、または青色発光が得られる発光素子を作製することができる。   The light emitting layer can also be formed as a single layer, and an electron transporting 1,3,4-oxadiazole derivative (PBD) may be dispersed in hole transporting polyvinyl carbazole (PVK). Further, white light emission can be obtained by dispersing 30 wt% PBD as an electron transporting agent and dispersing an appropriate amount of four kinds of dyes (TPB, coumarin 6, DCM1, Nile red). In addition to the light-emitting element that can emit white light as shown here, a light-emitting element that can obtain red light emission, green light emission, or blue light emission can be manufactured by appropriately selecting the material of the light-emitting layer.

さらに、発光層は、一重項励起発光材料の他、金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他の発光性の画素を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に三重項励起材料を適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。   Furthermore, a triplet excitation material containing a metal complex or the like may be used for the light emitting layer in addition to a singlet excitation light emitting material. For example, among red light emitting pixels, green light emitting pixels, and blue light emitting pixels, a red light emitting pixel having a relatively short luminance half time is formed of a triplet excitation light emitting material, A light-emitting pixel is formed using a singlet excitation light-emitting material. The triplet excited luminescent material has a feature that the light emission efficiency is good, so that less power is required to obtain the same luminance. That is, when a triplet excitation material is applied to a red pixel, the amount of current flowing through the light-emitting element can be reduced, so that reliability can be improved. As a reduction in power consumption, a red light-emitting pixel and a green light-emitting pixel may be formed using a triplet excitation light-emitting material, and a blue light-emitting pixel may be formed using a singlet excitation light-emitting material. By forming a green light-emitting element having high human visibility with a triplet excited light-emitting material, power consumption can be further reduced.

三重項励起発光材料の一例としては、金属錯体をドーパントとして用いたものがあり、第３遷移系列元素である白金を中心金属とする金属錯体、イリジウムを中心金属とする金属錯体などが知られている。三重項励起発光材料としては、これらの化合物に限られることはなく、上記構造を有し、且つ中心金属に周期表の８〜１０属に属する元素を有する化合物を用いることも可能である。   Examples of triplet excited luminescent materials include those using a metal complex as a dopant, and metal complexes having a third transition series element platinum as the central metal and metal complexes having iridium as the central metal are known. Yes. The triplet excited light-emitting material is not limited to these compounds, and a compound having the above structure and having an element belonging to group 8 to 10 in the periodic table as a central metal can also be used.

以上に掲げる発光物質を含む層を形成する物質は一例であり、正孔注入輸送層、正孔輸送層、電子注入輸送層、電子輸送層、発光層、電子ブロック層、正孔ブロック層などの機能性の各層を適宜積層することで発光素子を形成することができる。また、これらの各層を合わせた混合層又は混合接合を形成しても良い。発光層の層構造は変化しうるものであり、特定の電子注入領域や発光領域を備えていない代わりに、もっぱらこの目的用の電極を備えたり、発光性の材料を分散させて備えたりする変形は、本発明の趣旨を逸脱しない範囲において許容されうるものである。   The substances forming the layer containing the light-emitting substance listed above are examples, such as a hole injecting and transporting layer, a hole transporting layer, an electron injecting and transporting layer, an electron transporting layer, a light emitting layer, an electron blocking layer, and a hole blocking layer. A light-emitting element can be formed by appropriately stacking functional layers. Moreover, you may form the mixed layer or mixed junction which combined these each layer. The layer structure of the light-emitting layer can be changed, and instead of having a specific electron injection region or light-emitting region, it is possible to provide a modification with an electrode for this purpose or a dispersed light-emitting material. Can be permitted without departing from the spirit of the present invention.

上記のような材料で形成した発光素子は、順方向にバイアスすることで発光する。発光素子を用いて形成する表示装置の画素は、単純マトリクス方式、若しくはアクティブマトリクス方式で駆動することができる。いずれにしても、個々の画素は、ある特定のタイミングで順方向バイアスを印加して発光させることとなるが、ある一定期間は非発光状態となっている。この非発光時間に逆方向のバイアスを印加することで発光素子の信頼性を向上させることができる。発光素子では、一定駆動条件下で発光強度が低下する劣化や、画素内で非発光領域が拡大して見かけ上輝度が低下する劣化モードがあるが、順方向及び逆方向にバイアスを印加する交流的な駆動を行うことで、劣化の進行を遅くすることができ、発光装置の信頼性を向上させることができる。   A light-emitting element formed using the above materials emits light by being forward-biased. A pixel of a display device formed using a light-emitting element can be driven by a simple matrix method or an active matrix method. In any case, each pixel emits light by applying a forward bias at a specific timing, but is in a non-light emitting state for a certain period. By applying a reverse bias during this non-light emitting time, the reliability of the light emitting element can be improved. The light emitting element has a degradation mode in which the light emission intensity decreases under a constant driving condition and a degradation mode in which the non-light emitting area is enlarged in the pixel and the luminance is apparently decreased. However, alternating current that applies a bias in the forward and reverse directions. By performing a typical drive, the progress of deterioration can be slowed and the reliability of the light emitting device can be improved.

次に、発光素子を覆って、水分の侵入を防ぐ透明保護層を形成する。透明保護層としては、スパッタ法またはＣＶＤ法により得られる窒化珪素膜、酸化珪素膜、酸化窒化珪素膜（ＳｉＮＯ膜（組成比Ｎ＞Ｏ）またはＳｉＯＮ膜（組成比Ｎ＜Ｏ））、炭素を主成分とする薄膜（例えばＤＬＣ膜、ＣＮ膜）などを用いることができる。   Next, a transparent protective layer that covers the light emitting element and prevents moisture from entering is formed. As the transparent protective layer, a silicon nitride film, a silicon oxide film, a silicon oxynitride film (SiNO film (composition ratio N> O) or SiON film (composition ratio N <O)) obtained by sputtering or CVD, and carbon are used. A thin film (eg, a DLC film or a CN film) having a main component can be used.

以上の工程により、発光素子を有するアクティブマトリクス基板を作製することができる。なお、実施の形態１乃至実施の形態２４のいずれをも本実施例に適用することができる。
Through the above steps, an active matrix substrate having a light-emitting element can be manufactured. Note that any of Embodiment Modes 1 to 24 can be applied to this example.

上記実施例において適用可能な発光素子の形態を、図３９を用いて説明する。   A mode of a light-emitting element applicable in the above embodiment will be described with reference to FIGS.

図３９（Ａ）は、第１の画素電極２０１１に、透光性を有し且つ仕事関数の大きい導電膜を用い、第２の画素電極２０１７に、仕事関数の小さい導電膜を用いて形成した例である。第１の画素電極２０１１を透光性の酸化物導電性材料で形成し、代表的には酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成している。その上に正孔注入層若しくは正孔輸送層２０４１、発光層２０４２、電子輸送層若しくは電子注入層２０４３を積層した発光物質を含む層２０１６を設けている。第２の画素電極２０１７は、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む第１の電極層２０３３とアルミニウムなどの金属材料で形成する第２の電極層２０３４で形成している。この構造の画素は、図中の矢印で示したように第１の画素電極２０１１側から光を放射することが可能となる。   In FIG. 39A, a light-transmitting conductive film having a high work function is used for the first pixel electrode 2011, and a conductive film having a low work function is used for the second pixel electrode 2017. It is an example. The first pixel electrode 2011 is formed using a light-transmitting oxide conductive material, and is typically formed using an oxide conductive material containing silicon oxide at a concentration of 1 to 15 atomic%. A layer 2016 containing a light-emitting substance in which a hole injection layer or hole transport layer 2041, a light-emitting layer 2042, and an electron transport layer or electron injection layer 2043 are stacked is provided thereover. The second pixel electrode 2017 is formed of a first electrode layer 2033 containing an alkali metal or an alkaline earth metal such as LiF or MgAg and a second electrode layer 2034 formed of a metal material such as aluminum. A pixel having this structure can emit light from the first pixel electrode 2011 side as indicated by an arrow in the drawing.

図３９（Ｂ）は、第１の画素電極２０１１に、仕事関数の大きい導電膜を用い、第２の画素電極２０１７に、透光性を有し且つ仕事関数の小さい導電膜を用いて形成した例である。第１の画素電極２０１１はアルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する第１の電極層２０３５と、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成する第２の電極層２０３２との積層構造で形成している。その上に正孔注入層若しくは正孔輸送層２０４１、発光層２０４２、電子輸送層若しくは電子注入層２０４３を積層した発光物質を含む層２０１６を設けている。第２の画素電極２０１７は、ＬｉＦやＣａＦ2などのアルカリ金属又はアルカリ土類金属を含む第３の電極層２０３３とアルミニウムなどの金属材料で形成する第４の電極層２０３４で形成する。第２の電極のいずれの層をも１００ｎｍ以下の厚さとして光を透過可能な状態としておくことで、図中の矢印で示したように第２の画素電極２０１７から光を放射することが可能となる。 In FIG. 39B, the first pixel electrode 2011 is formed using a conductive film having a high work function, and the second pixel electrode 2017 is formed using a light-transmitting conductive film having a low work function. It is an example. The first pixel electrode 2011 includes a first electrode layer 2035 formed using a metal material such as aluminum or titanium, or a metal material containing nitrogen at a concentration equal to or lower than the stoichiometric composition ratio of the metal, and silicon oxide 1-15. The second electrode layer 2032 is formed using a stacked structure of an oxide conductive material containing at a concentration of atomic%. A layer 2016 containing a light-emitting substance in which a hole injection layer or hole transport layer 2041, a light-emitting layer 2042, and an electron transport layer or electron injection layer 2043 are stacked is provided thereover. The second pixel electrode 2017 is formed of a third electrode layer 2033 containing an alkali metal or alkaline earth metal such as LiF or CaF 2 and a fourth electrode layer 2034 formed of a metal material such as aluminum. By setting any layer of the second electrode to a thickness of 100 nm or less so that light can be transmitted, light can be emitted from the second pixel electrode 2017 as indicated by an arrow in the figure. It becomes.

図３９（Ｅ）は、両方向、即ち第１の電極及び第２の電極から光を放射する例を示し、第１の画素電極２０１１に、透光性を有し且つ仕事関数の大きい導電膜を用い、第２の画素電極２０１７に、透光性を有し且つ仕事関数の小さい導電膜を用いる。代表的には、第１の画素電極２０１１を、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成し、第２の画素電極２０１７を、それぞれ１００ｎｍ以下の厚さのＬｉＦやＣａＦ2などのアルカリ金属又はアルカリ土類金属を含む第３の電極層２０３３とアルミニウムなどの金属材料で形成する第４の電極層２０３４で形成することで、図中の矢印で示したように、第１の画素電極２０１１及び第２の画素電極２０１７の両側から光を放射することが可能となる。 FIG. 39E illustrates an example in which light is emitted from both directions, that is, the first electrode and the second electrode. A conductive film having a light-transmitting property and a high work function is provided on the first pixel electrode 2011. In addition, a conductive film having a light-transmitting property and a low work function is used for the second pixel electrode 2017. Typically, the first pixel electrode 2011 is formed using an oxide conductive material containing silicon oxide at a concentration of 1 to 15 atomic%, and the second pixel electrode 2017 is formed of LiF having a thickness of 100 nm or less. As shown by the arrows in the figure, the third electrode layer 2033 containing an alkali metal or alkaline earth metal such as CaF 2 and the fourth electrode layer 2034 formed of a metal material such as aluminum are used. Thus, light can be emitted from both sides of the first pixel electrode 2011 and the second pixel electrode 2017.

図３９（Ｃ）は、第１の画素電極２０１１に、透光性を有し且つ仕事関数の小さい導電膜を用い、第２の画素電極２０１７に、仕事関数の大きい導電膜を用いて形成した例である。発光物質を含む層を電子輸送層若しくは電子注入層２０４３、発光層２０４２、正孔注入層若しくは正孔輸送層２０４１の順に積層した構成を示している。第２の画素電極２０１７は、発光物質を含む層２０１６側から酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成する第２の電極層２０３２、アルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する第１の電極層２０３５の積層構造で形成している。第１の画素電極２０１１は、ＬｉＦやＣａＦ2などのアルカリ金属又はアルカリ土類金属を含む第３の電極層２０３３とアルミニウムなどの金属材料で形成する第４の電極層２０３４で形成するが、いずれの層も１００ｎｍ以下の厚さとして光を透過可能な状態としておくことで、図中の矢印で示したように第１の画素電極２０１１から光を放射することが可能となる。 In FIG. 39C, the first pixel electrode 2011 is formed using a light-transmitting conductive film having a low work function, and the second pixel electrode 2017 is formed using a conductive film having a high work function. It is an example. A structure in which a layer containing a light-emitting substance is stacked in the order of an electron-transport layer or electron-injection layer 2043, a light-emitting layer 2042, a hole-injection layer or a hole-transport layer 2041 is shown. The second pixel electrode 2017 includes a second electrode layer 2032 formed using an oxide conductive material containing silicon oxide at a concentration of 1 to 15 atomic% from the layer 2016 containing a light-emitting substance, a metal such as aluminum or titanium, Alternatively, the first electrode layer 2035 is formed using a stacked structure of a metal material containing nitrogen at a concentration equal to or lower than the stoichiometric composition ratio to the metal. The first pixel electrode 2011 is formed of a third electrode layer 2033 containing an alkali metal or alkaline earth metal such as LiF or CaF 2 and a fourth electrode layer 2034 formed of a metal material such as aluminum. This layer is also set to a thickness of 100 nm or less so that light can be transmitted, whereby light can be emitted from the first pixel electrode 2011 as indicated by an arrow in the figure.

図３９（Ｄ）は、第１の画素電極２０１１に、仕事関数の小さい導電膜を用い、第２の画素電極２０１７に、透光性を有し且つ仕事関数の大きい導電膜を用いて形成した例である。発光物質を含む層を電子輸送層若しくは電子注入層２０４３、発光層２０４２、正孔注入層若しくは正孔輸送層２０４１の順に積層した構成を示している。第１の画素電極２０１１は図３９（Ａ）と同様な構成とし、膜厚は発光物質を含む層で発光した光を反射可能な程度に厚く形成している。第２の画素電極２０１７は、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で構成している。この構造において、正孔注入層若しくは正孔輸送層２０４１を無機物である金属酸化物（代表的には酸化モリブデン若しくは酸化バナジウム）で形成することにより、第２の電極層２０３２を形成する際に導入される酸素が供給されて正孔注入性が向上し、駆動電圧を低下させることができる。また、第２の画素電極２０１７を、透光性を有する導電層で形成することで、図中の矢印で示したように、第２の画素電極２０１７の両側から光を放射することが可能となる。   In FIG. 39D, the first pixel electrode 2011 is formed using a conductive film having a low work function, and the second pixel electrode 2017 is formed using a light-transmitting conductive film having a high work function. It is an example. A structure in which a layer containing a light-emitting substance is stacked in the order of an electron-transport layer or electron-injection layer 2043, a light-emitting layer 2042, a hole-injection layer or a hole-transport layer 2041 is shown. The first pixel electrode 2011 has a structure similar to that in FIG. 39A and has a thickness large enough to reflect light emitted from a layer containing a light-emitting substance. The second pixel electrode 2017 is made of an oxide conductive material containing silicon oxide at a concentration of 1 to 15 atomic%. In this structure, the hole injection layer or the hole transport layer 2041 is formed using an inorganic metal oxide (typically molybdenum oxide or vanadium oxide) to be introduced when the second electrode layer 2032 is formed. As a result, the hole injection property is improved and the driving voltage can be lowered. Further, by forming the second pixel electrode 2017 with a light-transmitting conductive layer, light can be emitted from both sides of the second pixel electrode 2017 as shown by arrows in the drawing. Become.

図３９（Ｆ）は、両方向、即ち第１の画素電極及び第２の画素電極から光を放射する例を示し、第１の画素電極２０１１に、透光性を有し且つ仕事関数の小さい導電膜を用い、第２の画素電極２０１７に、透光性を有し且つ仕事関数の大きい導電膜を用いる。代表的には、第１の画素電極２０１１を、それぞれ１００ｎｍ以下の厚さのＬｉＦやＣａＦ2などのアルカリ金属又はアルカリ土類金属を含む第３の電極層２０３３とアルミニウムなどの金属材料で形成する第４の電極層２０３４で形成し、第２の画素電極２０１７を、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成すればよい。 FIG. 39F illustrates an example in which light is emitted from both directions, that is, the first pixel electrode and the second pixel electrode, and the first pixel electrode 2011 has a light-transmitting property and has a small work function. A film is used, and a conductive film having a light-transmitting property and a high work function is used for the second pixel electrode 2017. Typically, the first pixel electrode 2011 is formed using a third electrode layer 2033 containing an alkali metal or alkaline earth metal such as LiF or CaF 2 having a thickness of 100 nm or less and a metal material such as aluminum. The fourth electrode layer 2034 is formed, and the second pixel electrode 2017 may be formed using an oxide conductive material containing silicon oxide at a concentration of 1 to 15 atomic%.

上記実施例で示す発光表示パネルの画素回路、及びその動作構成について、図４０を用いて説明する。発光表示パネルの動作構成は、ビデオ信号がデジタルの表示装置において、画素に入力されるビデオ信号が電圧で規定されるものと、電流で規定されるものとがある。ビデオ信号が電圧によって規定されるものには、発光素子に印加される電圧が一定のもの（ＣＶＣＶ）と、発光素子に印加される電流が一定のもの（ＣＶＣＣ）とがある。また、ビデオ信号が電流によって規定されるものには、発光素子に印加される電圧が一定のもの（ＣＣＣＶ）と、発光素子に印加される電流が一定のもの（ＣＣＣＣ）とがある。本実施例では、ＣＶＣＶ動作をする画素を図４０（Ａ）及び（Ｂ）用いて説明する。また、ＣＶＣＣ動作をする画素を図４０（Ｃ）〜（Ｆ）を用いて説明する。   A pixel circuit of the light-emitting display panel described in the above embodiment and an operation configuration thereof will be described with reference to FIGS. There are two types of operation configurations of the light-emitting display panel, in which a video signal input to a pixel is defined by a voltage and a current is defined by a current in a display device in which a video signal is digital. There are two types of video signals defined by voltage, one having a constant voltage applied to the light emitting element (CVCV) and one having a constant current applied to the light emitting element (CVCC). In addition, a video signal is defined by current, there are a constant voltage applied to the light emitting element (CCCV) and a constant current applied to the light emitting element (CCCC). In this embodiment, a pixel that performs a CVCV operation will be described with reference to FIGS. Further, a pixel that performs the CVCC operation will be described with reference to FIGS.

図４０（Ａ）及び（Ｂ）に示す画素は、列方向にソース配線３７１０及び電源線３７１１、行方向にゲート配線３７１４が配置される。また、スイッチング用のＴＦＴ３７０１、駆動用のＴＦＴ３７０３、容量素子３７０２及び発光素子３７０５を有する。   In the pixel shown in FIGS. 40A and 40B, a source wiring 3710 and a power supply line 3711 are arranged in the column direction, and a gate wiring 3714 is arranged in the row direction. Further, the pixel includes a switching TFT 3701, a driving TFT 3703, a capacitor element 3702, and a light emitting element 3705.

なお、スイッチング用のＴＦＴ３７０１及び駆動用のＴＦＴ３７０３は、オンしているときは線形領域で動作する。また駆動用のＴＦＴ３７０３は発光素子３７０５に電圧を印加するか否かを制御する役目を有する。両ＴＦＴは同じ導電型を有していると作製工程上好ましい。本実施例ではスイッチング用のＴＦＴ３７０１をｎチャネル型のＴＦＴとし、駆動用のＴＦＴ３７０３をｐチャネル型のＴＦＴとして形成する。また駆動用のＴＦＴ３７０３には、エンハンスメント型だけでなく、ディプリーション型のＴＦＴを用いてもよい。また、駆動用のＴＦＴ３７０３のチャネル幅Ｗとチャネルと長Ｌの比（Ｗ／Ｌ）は、ＴＦＴの移動度にもよるが１〜１０００であることが好ましい。Ｗ／Ｌが大きいほど、ＴＦＴの電気特性が向上する。   Note that the switching TFT 3701 and the driving TFT 3703 operate in a linear region when turned on. The driving TFT 3703 has a role of controlling whether or not a voltage is applied to the light emitting element 3705. Both TFTs preferably have the same conductivity type in terms of manufacturing process. In this embodiment, the switching TFT 3701 is an n-channel TFT and the driving TFT 3703 is a p-channel TFT. The driving TFT 3703 may be a depletion type TFT as well as an enhancement type. Further, the ratio (W / L) of the channel width W to the channel length L (W / L) of the driving TFT 3703 is preferably 1 to 1000 depending on the mobility of the TFT. The larger the W / L, the better the electrical characteristics of the TFT.

図４０Ａ−Ｂに示す画素において、スイッチング用のＴＦＴ３７０１は、画素に対するビデオ信号の入力を制御するものであり、スイッチング用のＴＦＴ３７０１がオンとなると、画素内にビデオ信号が入力される。すると、容量素子３７０２にそのビデオ信号の電圧が保持される。   In the pixel shown in FIGS. 40A and 40B, a switching TFT 3701 controls input of a video signal to the pixel. When the switching TFT 3701 is turned on, a video signal is input into the pixel. Then, the voltage of the video signal is held in the capacitor 3702.

図４０（Ａ）において、電源線３７１１がＶｓｓで発光素子３７０５の対向電極がＶｄｄの場合、即ち図４０（Ｃ）及び（Ｄ）の場合、発光素子の対向電極は陽極であり、駆動用のＴＦＴ３７０３に接続される電極は陰極である。この場合、駆動用のＴＦＴ３７０３の特性バラツキによる輝度ムラを抑制することが可能である。   In FIG. 40A, in the case where the power supply line 3711 is Vss and the counter electrode of the light emitting element 3705 is Vdd, that is, in FIGS. 40C and 40D, the counter electrode of the light emitting element is an anode. The electrode connected to the TFT 3703 is a cathode. In this case, luminance unevenness due to characteristic variations of the driving TFT 3703 can be suppressed.

図４０（Ａ）において、電源線３７１１がＶｄｄで発光素子３７０５の対向電極がＶｓｓの場合、即ち図４０（Ａ）及び（Ｂ）の場合、発光素子の対向電極は陰極であり、駆動用のＴＦＴ３７０３に接続される電極は陽極である。この場合、Ｖｄｄより電圧の高いビデオ信号をソース配線３７１０に入力することにより、容量素子３７０２にそのビデオ信号の電圧が保持され、駆動用のＴＦＴ３７０３が線形領域で動作するので、ＴＦＴのバラツキによる輝度ムラを改善することが可能である。   In FIG. 40A, when the power supply line 3711 is Vdd and the counter electrode of the light emitting element 3705 is Vss, that is, in FIGS. 40A and 40B, the counter electrode of the light emitting element is a cathode, The electrode connected to the TFT 3703 is an anode. In this case, when a video signal whose voltage is higher than Vdd is input to the source wiring 3710, the voltage of the video signal is held in the capacitor 3702, and the driving TFT 3703 operates in a linear region. Unevenness can be improved.

図４０（Ｂ）に示す画素は、ＴＦＴ３７０６とゲート配線３７１５を追加している以外は、図４０（Ａ）に示す画素構成と同じである。   The pixel shown in FIG. 40B has the same pixel structure as that shown in FIG. 40A except that a TFT 3706 and a gate wiring 3715 are added.

ＴＦＴ３７０６は、新たに配置されたゲート配線３７１５によりオン又はオフが制御される。ＴＦＴ３７０６がオンとなると、容量素子３７０２に保持された電荷は放電し、ＴＦＴ３７０３がオフとなる。つまり、ＴＦＴ３７０６の配置により、強制的に発光素子３７０５に電流が流れない状態を作ることができる。そのためＴＦＴ３７０６を消去用のＴＦＴと呼ぶことができる。従って、図４０（Ｂ）の構成は、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、発光のデューティ比を向上することが可能となる。   The TFT 3706 is controlled to be turned on or off by a newly arranged gate wiring 3715. When the TFT 3706 is turned on, the charge held in the capacitor 3702 is discharged, and the TFT 3703 is turned off. That is, the arrangement of the TFT 3706 can forcibly create a state in which no current flows through the light emitting element 3705. Therefore, the TFT 3706 can be called an erasing TFT. Therefore, the structure in FIG. 40B can improve the light emission duty ratio because the lighting period can be started simultaneously with or immediately after the start of the writing period without waiting for signal writing to all the pixels. Is possible.

上記動作構成を有する画素において、発光素子３７０５の電流値は、線形領域で動作する駆動用のＴＦＴ３７０３により決定することができる。上記構成により、ＴＦＴの特性のバラツキを抑制することが可能であり、ＴＦＴ特性のバラツキに起因した発光素子の輝度ムラを改善して、画質を向上させた表示装置を提供することができる。   In the pixel having the above-described operation structure, the current value of the light-emitting element 3705 can be determined by the driving TFT 3703 operating in the linear region. With the above structure, variation in TFT characteristics can be suppressed, and luminance unevenness of a light-emitting element due to variation in TFT characteristics can be improved, so that a display device with improved image quality can be provided.

次に、ＣＶＣＣ動作をする画素を図４０（Ｃ）〜（Ｆ）を用いて説明する。図４０（Ｃ）に示す画素は、図４０（Ａ）に示す画素構成に、電源線３７１２、電流制御用のＴＦＴ３７０４が設けられている。   Next, pixels that perform the CVCC operation will be described with reference to FIGS. The pixel illustrated in FIG. 40C is provided with a power supply line 3712 and a current control TFT 3704 in the pixel configuration illustrated in FIG.

図４０（Ｅ）に示す画素は、駆動用のＴＦＴ３７０３のゲート電極が、行方向に配置された電源線３７１２に接続される点が異なっており、それ以外は図４０（Ｃ）に示す画素と同じ構成である。つまり、図４０（Ｃ）、（Ｅ）に示す両画素は、同じ等価回路図を示す。しかしながら、列方向に電源線３７１２が配置される場合（図４０（Ｃ））と、行方向に電源線３７１２が配置される場合（図４０（Ｅ））とでは、各電源線は異なるレイヤーの導電膜で形成される。ここでは、駆動用のＴＦＴ３７０３のゲート電極が接続される配線に注目し、これらを作製するレイヤーが異なることを表すために、図４０（Ｃ）、（Ｅ）として分けて記載する。   The pixel shown in FIG. 40E is different from the pixel shown in FIG. 40C in that the gate electrode of the driving TFT 3703 is connected to the power supply line 3712 arranged in the row direction. It is the same configuration. That is, both pixels shown in FIGS. 40C and 40E show the same equivalent circuit diagram. However, in the case where the power supply line 3712 is arranged in the column direction (FIG. 40C) and in the case where the power supply line 3712 is arranged in the row direction (FIG. 40E), each power supply line has a different layer. It is formed of a conductive film. Here, attention is paid to the wiring to which the gate electrode of the driving TFT 3703 is connected, and FIGS. 40C and 40E are shown separately to show that the layers for manufacturing these are different.

なお、スイッチング用のＴＦＴ３７０１は線形領域で動作し、駆動用のＴＦＴ３７０３は飽和領域で動作する。また駆動用のＴＦＴ３７０３は発光素子３７０５に流れる電流値を制御する役目を有し、電流制御用のＴＦＴ３７０４は飽和領域で動作し発光素子３７０５に対する電流の供給を制御する役目を有する。   Note that the switching TFT 3701 operates in a linear region, and the driving TFT 3703 operates in a saturation region. The driving TFT 3703 has a role of controlling a current value flowing through the light emitting element 3705, and the current controlling TFT 3704 has a role of operating in a saturation region and controlling supply of current to the light emitting element 3705.

図４０（Ｄ）及び（Ｆ）示す画素はそれぞれ、図４０（Ｃ）及び（Ｅ）に示す画素に、消去用のＴＦＴ３７０６とゲート配線３７１５を追加している以外は、図４０（Ｃ）及び（Ｅ）に示す画素構成と同じである。   The pixels shown in FIGS. 40D and 40F are the same as those shown in FIGS. 40C and 40E except that an erasing TFT 3706 and a gate wiring 3715 are added to the pixels shown in FIGS. The pixel configuration is the same as shown in (E).

なお、図４０（Ａ）及び（Ｂ）に示される画素でも、ＣＶＣＣ動作をすることは可能である。また、図４０（Ｃ）〜（Ｆ）に示される動作構成を有する画素は、図４０（Ａ）及び（Ｂ）と同様に、発光素子の電流の流れる方向によって、Ｖｄｄ及びＶｓｓを適宜変えることが可能である。 Note that the CVCC operation can be performed also in the pixels shown in FIGS. In addition, in the pixel having the operation configuration shown in FIGS. 40C to 40F, Vdd and Vss are appropriately changed depending on the direction in which the current of the light-emitting element flows, as in FIGS. 40A and 40B. Is possible.

上記構成を有する画素は、電流制御用のＴＦＴ３７０４が線形領域で動作するために、電流制御用のＴＦＴ３７０４のＶｇｓの僅かな変動は、発光素子３７０５の電流値に影響を及ぼさない。つまり、発光素子３７０５の電流値は、飽和領域で動作する駆動用のＴＦＴ３７０３により決定することができる。上記構成により、ＴＦＴの特性バラツキに起因した発光素子の輝度ムラを改善して、画質を向上させた表示装置を提供することができる。   In the pixel having the above configuration, since the current control TFT 3704 operates in a linear region, a slight change in Vgs of the current control TFT 3704 does not affect the current value of the light emitting element 3705. That is, the current value of the light emitting element 3705 can be determined by the driving TFT 3703 operating in the saturation region. With the above structure, it is possible to provide a display device in which luminance unevenness of a light-emitting element due to variation in TFT characteristics is improved and image quality is improved.

なお、容量素子３７０２を設けた構成を示したが、本発明はこれに限定されず、ビデオ信号を保持する容量がゲート容量などで、まかなうことが可能な場合には、容量素子３７０２を設けなくてもよい。   Note that although a structure including the capacitor 3702 is shown, the present invention is not limited to this, and the capacitor 3702 is not provided in the case where the capacity for holding a video signal can be covered by a gate capacitor or the like. May be.

このようなアクティブマトリクス型の発光装置は、画素密度が増えた場合、各画素にＴＦＴが設けられているため低電圧駆動でき、有利であると考えられている。一方、一列毎にＴＦＴが設けられるパッシブマトリクス型の発光装置を形成することもできる。パッシブマトリクス型の発光装置は、各画素にＴＦＴが設けられていないため、高開口率となる。   Such an active matrix light-emitting device is considered to be advantageous because it can be driven at a low voltage because a TFT is provided in each pixel when the pixel density is increased. On the other hand, a passive matrix light-emitting device in which a TFT is provided for each column can be formed. A passive matrix light-emitting device has a high aperture ratio because a TFT is not provided for each pixel.

また、本発明の表示装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、表示装置のソース配線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。   In the display device of the present invention, the screen display driving method is not particularly limited. For example, a dot sequential driving method, a line sequential driving method, a surface sequential driving method, or the like may be used. Typically, a line sequential driving method is used, and a time-division gray scale driving method or an area gray scale driving method may be used as appropriate. The video signal input to the source wiring of the display device may be an analog signal or a digital signal, and a drive circuit or the like may be designed in accordance with the video signal as appropriate.

以上のように多様な画素回路を、本発明の半導体装置に採用することができる。 As described above, various pixel circuits can be employed in the semiconductor device of the present invention.

本実施例では、表示パネルの一例として、発光表示パネルの外観について、図３８を用いて説明する。図３８（Ａ）は、第１の基板と、第２の基板との間を第１のシール材１２０５及び第２のシール材１２０６によって封止されたパネルの上面図であり、図３８（Ｂ）は、図３８（Ａ）のＡ−Ａ’、Ｂ−Ｂ’それぞれにおける断面図に相当する。   In this embodiment, the appearance of a light-emitting display panel will be described with reference to FIG. 38 as an example of a display panel. FIG. 38A is a top view of a panel in which a space between a first substrate and a second substrate is sealed with a first sealant 1205 and a second sealant 1206. FIG. ) Corresponds to cross-sectional views taken along lines AA ′ and BB ′ in FIG.

図３８（Ａ）において、点線で示された１２０２は画素部、１２０３はゲート配線駆動回路である。本実施例において、画素部１２０２、及びゲート配線駆動回路１２０３は、第１のシール材及び第２のシール材で封止されている領域内にある。また、１２０１はソース配線駆動回路であり、チップ状のソース配線駆動回路が第１の基板１２００上に設けられている。第１のシール材としては、フィラーを含む粘性の高いエポキシ系樹脂を用いるのが好ましい。また、第２のシール材としては、粘性の低いエポキシ系樹脂を用いるのが好ましい。また、第１のシール材１２０５及び第２のシール材はできるだけ水分や酸素を透過しない材料であることが望ましい。   In FIG. 38A, 1202 indicated by a dotted line is a pixel portion, and 1203 is a gate wiring driver circuit. In this embodiment, the pixel portion 1202 and the gate wiring driving circuit 1203 are in a region sealed with a first sealing material and a second sealing material. Reference numeral 1201 denotes a source wiring driver circuit, and a chip-like source wiring driver circuit is provided over the first substrate 1200. As the first sealing material, it is preferable to use a highly viscous epoxy resin containing a filler. As the second sealing material, it is preferable to use an epoxy resin having a low viscosity. In addition, the first sealing material 1205 and the second sealing material are desirably materials that do not transmit moisture and oxygen as much as possible.

また、画素部１２０２とシール材１２０５との間に、乾燥剤を設けてもよい。さらには、画素部において、ゲート配線又はソース配線上に乾燥剤を設けてもよい。乾燥剤としては、酸化カルシウム（ＣａＯ）や酸化バリウム（ＢａＯ）等のようなアルカリ土類金属の酸化物のような化学吸着によって水（Ｈ2Ｏ）を吸着する物質を用いるのが好ましい。但し、これに限らずゼオライトやシリカゲル等の物理吸着によって水を吸着する物質を用いても構わない。 Further, a desiccant may be provided between the pixel portion 1202 and the sealant 1205. Further, in the pixel portion, a desiccant may be provided over the gate wiring or the source wiring. As the desiccant, it is preferable to use a substance that adsorbs water (H 2 O) by chemical adsorption such as an oxide of an alkaline earth metal such as calcium oxide (CaO) or barium oxide (BaO). However, the present invention is not limited to this, and a substance that adsorbs water by physical adsorption such as zeolite or silica gel may be used.

また、透湿性の高い樹脂に乾燥剤の粒状の物質を含ませた状態で第２の基板１２０４に固定することができる。ここで、透湿性の高い樹脂としては、例えば、エステルアクリレート、エーテルアクリレート、エステルウレタンアクリレート、エーテルウレタンアクリレート、ブタジエンウレタンアクリレート、特殊ウレタンアクリレート、エポキシアクリレート、アミノ樹脂アクリレート、アクリル樹脂アクリレート等のアクリル樹脂を用いることができる。この他、ビスフェノールＡ型液状樹脂、ビスフェノールＡ型固形樹脂、含ブロムエポキシ樹脂、ビスフェノールＦ型樹脂、ビスフェノールＡＤ型樹脂、フェノール型樹脂、クレゾール型樹脂、ノボラック型樹脂、環状脂肪族エポキシ樹脂、エピビス型エポキシ樹脂、グリシジルエステル樹脂、グリシジルアミン系樹脂、複素環式エポキシ樹脂、変性エポキシ樹脂等のエポキシ樹脂を用いることができる。また、この他の物質を用いても構わない。また、例えばシロキサンポリマー、ポリイミド、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、等の無機物等を用いてもよい。   In addition, the resin can be fixed to the second substrate 1204 in a state where a highly moisture-permeable resin contains a granular material of a desiccant. Here, examples of the highly moisture-permeable resin include acrylic resins such as ester acrylate, ether acrylate, ester urethane acrylate, ether urethane acrylate, butadiene urethane acrylate, special urethane acrylate, epoxy acrylate, amino resin acrylate, and acrylic resin acrylate. Can be used. In addition, bisphenol A type liquid resin, bisphenol A type solid resin, bromine-containing epoxy resin, bisphenol F type resin, bisphenol AD type resin, phenol type resin, cresol type resin, novolac type resin, cyclic aliphatic epoxy resin, epibis type Epoxy resins such as epoxy resins, glycidyl ester resins, glycidyl amine resins, heterocyclic epoxy resins, and modified epoxy resins can be used. Further, other substances may be used. Further, for example, inorganic substances such as siloxane polymer, polyimide, PSG (phosphorus glass), BPSG (phosphorus boron glass), and the like may be used.

ゲート配線と重畳する領域に乾燥剤を設けてもよい。更には、透湿性の高い樹脂に乾燥剤の粒状の物質を含ませた状態で第２の基板に固定してもよい。これらの乾燥剤を設けることにより、開口率を低下せずに表示素子への水分の侵入及びそれに起因する劣化を抑制することができる。このため、画素部１２０２の周辺部と中央部における発光素子の劣化のバラツキを抑えることが可能である。   A desiccant may be provided in a region overlapping with the gate wiring. Furthermore, you may fix to the 2nd board | substrate in the state which included the granular substance of the desiccant in resin with high moisture permeability. By providing these desiccants, it is possible to suppress the intrusion of moisture into the display element and the deterioration caused thereby without reducing the aperture ratio. For this reason, it is possible to suppress variations in deterioration of the light emitting elements in the peripheral portion and the central portion of the pixel portion 1202.

なお、１２１０は、ソース配線駆動回路１２０１及びゲート配線駆動回路１２０３に入力される信号を伝送するための接続配線領域であり、外部入力端子となるＦＰＣ（フレキシブルプリント配線）１２０９から、接続配線１２０８を介してビデオ信号やクロック信号を受け取る。   Reference numeral 1210 denotes a connection wiring region for transmitting signals input to the source wiring driving circuit 1201 and the gate wiring driving circuit 1203. The connection wiring 1208 is connected from an FPC (flexible printed wiring) 1209 serving as an external input terminal. Receive video signals and clock signals.

次に、断面構造について図３８（Ｂ）を用いて説明する。第１の基板１２００上には駆動回路及び画素部が形成されており、ＴＦＴを代表とする半導体素子を複数有している。駆動回路としてゲート配線駆動回路１２０３と画素部１２０２とを示す。なお、ゲート配線駆動回路１２０３はｎチャネル型のＴＦＴ１２２１とｐチャネル型のＴＦＴ１２２２とを組み合わせたＣＭＯＳ回路が形成される。   Next, a cross-sectional structure is described with reference to FIG. A driver circuit and a pixel portion are formed over the first substrate 1200, and includes a plurality of semiconductor elements typified by TFTs. A gate wiring driver circuit 1203 and a pixel portion 1202 are shown as driver circuits. Note that as the gate wiring driver circuit 1203, a CMOS circuit in which an n-channel TFT 1221 and a p-channel TFT 1222 are combined is formed.

本実施例においては、同一基板上にゲート配線駆動回路、及び画素部のＴＦＴが形成されている。このため、表示装置の容積を縮小することができる。   In this embodiment, the gate wiring drive circuit and the TFT of the pixel portion are formed on the same substrate. For this reason, the volume of the display device can be reduced.

また、画素部１２０２はスイッチング用のＴＦＴ１２１１と、駆動用のＴＦＴ１２１２とそのドレイン電極に電気的に接続された反射性を有する導電膜からなる第１の画素電極（陽極）１２１３を含む複数の画素により形成される。   The pixel portion 1202 includes a switching TFT 1211 and a plurality of pixels including a driving TFT 1212 and a first pixel electrode (anode) 1213 made of a reflective conductive film electrically connected to the drain electrode. It is formed.

また、スイッチング用のＴＦＴのゲート電極１２３１とゲート配線１２１４とが、第１の絶縁物１２３２及びゲート絶縁膜を介して接続されている。なお、スイッチング用のＴＦＴや、駆動回路のＴＦＴのゲート電極もそれぞれ、第１の絶縁物及びゲート絶縁膜を介して、ゲート配線に接続されている。   In addition, the gate electrode 1231 of the switching TFT and the gate wiring 1214 are connected through the first insulator 1232 and the gate insulating film. Note that the gate electrodes of the switching TFT and the TFT of the driver circuit are also connected to the gate wiring through the first insulator and the gate insulating film, respectively.

また、第１の絶縁物１２３２と上には第２の絶縁物１２３３が形成されており、第２の絶縁物１２３３を介してゲート配線１２１４と第１の画素電極１２１３が形成されている。   In addition, a second insulator 1233 is formed over the first insulator 1232, and a gate wiring 1214 and a first pixel electrode 1213 are formed through the second insulator 1233.

また、第１の画素電極（陽極）１２１３の両端には第３の絶縁物（バンク、隔壁、障壁、土手などと呼ばれる）１２３４が形成される。第３の絶縁物１２３４に形成する膜の被覆率（カバレッジ）を良好なものとするため、第３の絶縁物１２３４の上端部または下端部に曲率を有する曲面が形成されるようにする。また、第３の絶縁物１２３４表面を、窒化アルミニウム膜、窒化酸化アルミニウム膜、炭素を主成分とする薄膜、または窒化珪素膜からなる保護膜で覆ってもよい。更には、第３の絶縁物１２３４として、黒色顔料、色素などの可視光を吸収する材料を溶解又は分散させてなる有機材料を用いることで、後に形成される発光素子からの迷光を吸収することができる。この結果、各素のコントラストが向上する。   A third insulator (called a bank, a partition, a barrier, a bank, or the like) 1234 is formed at both ends of the first pixel electrode (anode) 1213. In order to improve the coverage (coverage) of the film formed over the third insulator 1234, a curved surface having a curvature is formed at the upper end portion or the lower end portion of the third insulator 1234. The surface of the third insulator 1234 may be covered with an aluminum nitride film, an aluminum nitride oxide film, a thin film containing carbon as its main component, or a protective film made of a silicon nitride film. Further, as the third insulator 1234, an organic material obtained by dissolving or dispersing a material that absorbs visible light such as a black pigment or a dye is used to absorb stray light from a light-emitting element that is formed later. Can do. As a result, the contrast of each element is improved.

また、第１の画素電極（陽極）１２１３上には、有機化合物材料の蒸着を行い、発光物質を含む層１２１５を選択的に形成する。さらには、発光物質を含む層１２１５上に第２の画素電極（陰極）を形成する。   Further, an organic compound material is deposited on the first pixel electrode (anode) 1213 to selectively form a layer 1215 containing a light-emitting substance. Further, a second pixel electrode (cathode) is formed over the layer 1215 containing a light-emitting substance.

発光物質を含む層１２１５は実施例２に示される構造を適宜用いることができる。   For the layer 1215 containing a light-emitting substance, the structure shown in Embodiment 2 can be used as appropriate.

こうして、第１の画素電極（陽極）１２１３、発光物質を含む層１２１５、及び第２の画素電極（陰極）１２１６からなる発光素子１２１７が形成される。   In this manner, a light-emitting element 1217 including the first pixel electrode (anode) 1213, the layer 1215 containing a light-emitting substance, and the second pixel electrode (cathode) 1216 is formed.

また、発光素子１２１７を封止するために保護積層１２１８を形成する。保護積層は、第１の無機絶縁膜と、応力緩和膜と、第２の無機絶縁膜との積層からなっている。次に、保護積層１２１８と第２の基板１２０４とを、第１のシール材１２０５及び第２のシール材１２０６で接着する。なお、第２のシール材を、シール材を滴下する装置を用いて滴下することが好ましい。シール材をディスペンサから滴下、又は吐出させてシール材をアクティブマトリクス基板上に塗布した後、真空中で、第２の基板とアクティブマトリクス基板とを貼り合わせ、紫外線硬化を行って封止することができる。 In addition, a protective stack 1218 is formed in order to seal the light emitting element 1217. The protective laminate includes a laminate of a first inorganic insulating film, a stress relaxation film, and a second inorganic insulating film. Next, the protective laminate 1218 and the second substrate 1204 are bonded with the first sealant 1205 and the second sealant 1206. Note that the second sealant is preferably dropped using a device for dropping the sealant. After the sealing material is dropped or discharged from the dispenser to apply the sealing material onto the active matrix substrate, the second substrate and the active matrix substrate are bonded together in a vacuum and then cured by ultraviolet curing. it can.

なお、第２の基板１２０４表面には、外光が基板表面で反射するのを防止するための反射防止膜１２２６を設ける。また、第２の基板と反射防止膜との間に、偏光板、及び位相差板のいずれか一方又は両方を設けてもよい。位相差板、偏光板を設けることにより、外光が画素電極で反射することを防止することが可能である。なお、第１の画素電極１２１３及び第２の画素電極１２１６を、透光性を有する導電膜又は半透光性を有する導電膜で形成し、第２の絶縁物１２３３、第３の絶縁物１２３４を可視光を吸収する材料、又は可視光を吸収する材料を溶解又は分散させてなる有機材料を用いて形成すると、各画素電極で外光が反射しないため、位相差板及び偏光板を用いなくとも良い。   Note that an antireflection film 1226 is provided on the surface of the second substrate 1204 to prevent external light from being reflected by the substrate surface. One or both of a polarizing plate and a retardation plate may be provided between the second substrate and the antireflection film. By providing the retardation plate and the polarizing plate, it is possible to prevent external light from being reflected by the pixel electrode. Note that the first pixel electrode 1213 and the second pixel electrode 1216 are formed using a light-transmitting conductive film or a semi-transparent conductive film, and the second insulator 1233 and the third insulator 1234 are formed. When using a material that absorbs visible light or an organic material that dissolves or disperses a material that absorbs visible light, external light is not reflected by each pixel electrode, so a retardation plate and a polarizing plate are not used. Good.

接続配線１２０８とＦＰＣ１２０９とは、異方性導電膜又は異方性導電樹脂１２２７で電気的に接続されている。さらに、各配線層と接続端子との接続部を封止樹脂で封止することが好ましい。この構造により、断面部からの水分が発光素子に侵入し、劣化することを防ぐことができる。   The connection wiring 1208 and the FPC 1209 are electrically connected by an anisotropic conductive film or an anisotropic conductive resin 1227. Furthermore, it is preferable that the connection portion between each wiring layer and the connection terminal is sealed with a sealing resin. With this structure, moisture from the cross section can be prevented from entering and deteriorating the light emitting element.

なお、第２の基板１２０４と、保護積層１２１８との間には、第２のシール材１２０６の代わりに、不活性ガス、例えば窒素ガスを充填した空間を有してもよい。水分や酸素の侵入の防止を高めることができる。   Note that a space filled with an inert gas such as nitrogen gas may be provided between the second substrate 1204 and the protective laminate 1218 instead of the second sealant 1206. It is possible to enhance prevention of moisture and oxygen from entering.

また、第２の基板と偏光板の間に着色層を設けることができる。この場合、画素部に白色発光が可能な発光素子を設け、ＲＧＢを示す着色層を別途設けることでフルカラー表示することができる。また、画素部に青色発光が可能な発光素子を設け、色変換層などを別途設けることによってフルカラー表示することができる。さらには、各画素部、赤色、緑色、青色の発光を示す発光素子を形成し、且つ着色層を用いることもできる。このような表示モジュールは、各ＲＢＧの色純度が高く、高精細な表示が可能となる。 Further, a colored layer can be provided between the second substrate and the polarizing plate. In this case, a full color display can be performed by providing a light emitting element capable of emitting white light in the pixel portion and separately providing a colored layer showing RGB. Further, full color display can be performed by providing a light emitting element capable of emitting blue light in the pixel portion and separately providing a color conversion layer or the like. Furthermore, each pixel portion, a light emitting element that emits red, green, and blue light can be formed, and a colored layer can be used. Such a display module has high color purity of each RBG and enables high-definition display.

また、第１の基板１２００又は第２の基板１２０４の一方、若しくは両方にフィルム又は樹脂等の基板を用いて発光表示モジュールを形成してもよい。このように対向基板を用いず封止すると、表示装置の軽量化、小型化、薄膜化を向上させることができる。   Alternatively, the light-emitting display module may be formed using one of the first substrate 1200 and the second substrate 1204, or a substrate such as a film or resin. When sealing is performed without using the counter substrate in this manner, the weight, size, and thickness of the display device can be improved.

更には、外部入力端子となるＦＰＣ（フレキシブルプリント配線）１２０９表面又は端部に、コントローラ、メモリ、画素駆動回路のようなＩＣチップを設け発光表示モジュールを形成してもよい。   Further, an IC chip such as a controller, a memory, and a pixel driver circuit may be provided on the surface or end of an FPC (flexible printed wiring) 1209 that serves as an external input terminal to form a light emitting display module.

なお、実施の形態１乃至実施の形態２４のいずれをも本実施例に適用することができる。   Note that any of Embodiment Modes 1 to 24 can be applied to this example.

次に、アクティブマトリクス基板及びそれを有する液晶表示装置の作製方法について図４１〜図４３を用いて説明する。図４１〜図４３は、アクティブマトリクス基板における縦断面構造図であり、駆動回路部Ａ−Ａ’、及び画素部Ｂ−Ｂ’を模式的に示す。   Next, a method for manufacturing an active matrix substrate and a liquid crystal display device including the active matrix substrate will be described with reference to FIGS. FIGS. 41 to 43 are longitudinal sectional views of the active matrix substrate, schematically showing the drive circuit portion A-A ′ and the pixel portion B-B ′.

図４１（Ａ）に示すように、実施例１と同様に基板８００上に膜厚１００〜２００ｎｍの第１の導電膜を成膜する。次に、感光性材料を第１の導電膜上に吐出又は塗布し、レーザビーム直接描画装置を用いて感光性材料を露光、現像して、第１のマスクを形成する。次に、第１のマスクを用いて第１の導電膜をエッチングして第１の導電層８０１、８０２、１８０３、８０４を形成する。なお、第１の導電層８０１、８０２、１８０３はゲート電極として機能し、第１の導電層８０４はゲート電極の接続部として機能する。次に、基板８００及び第１の導電層８０１、８０２、１８０３、８０４表面上に、第１の絶縁膜８０５、８０６を形成する。次に、第１の絶縁膜上に、膜厚１０〜１００ｎｍの非晶質半導体膜８０７を形成する。次に、非晶質半導体膜８０７表面上に、触媒元素を含む溶液８０８を塗布する。   As shown in FIG. 41A, a first conductive film with a thickness of 100 to 200 nm is formed over a substrate 800 as in Example 1. Next, a photosensitive material is discharged or applied onto the first conductive film, and the photosensitive material is exposed and developed using a laser beam direct writing apparatus to form a first mask. Next, the first conductive film is etched using the first mask to form first conductive layers 801, 802, 1803, and 804. Note that the first conductive layers 801, 802, and 1803 function as gate electrodes, and the first conductive layer 804 functions as a connection portion of the gate electrodes. Next, first insulating films 805 and 806 are formed over the surface of the substrate 800 and the first conductive layers 801, 802, 1803, and 804. Next, an amorphous semiconductor film 807 with a thickness of 10 to 100 nm is formed over the first insulating film. Next, a solution 808 containing a catalytic element is applied over the surface of the amorphous semiconductor film 807.

次に、実施例１と同様に非晶質半導体膜８０７を加熱して図４１（Ｂ）に示すような、結晶性半導体膜８１１を形成する。なお、結晶性半導体膜８１１には触媒元素が含まれる。次に、後のＴＦＴのチャネル領域となる領域にｐ型またはｎ型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行う。次に、触媒元素を含む結晶性半導体膜８１１表面上に、膜厚１００ｎｍのドナー型元素を含む半導体膜８１２を成膜する。 Next, the amorphous semiconductor film 807 is heated in the same manner as in Example 1 to form a crystalline semiconductor film 811 as shown in FIG. Note that the crystalline semiconductor film 811 contains a catalyst element. Next, a channel doping step of adding a p-type or n-type impurity element at a low concentration to a region to be a channel region of the subsequent TFT is performed over the entire surface or selectively. Next, a semiconductor film 812 containing a donor-type element with a thickness of 100 nm is formed over the surface of the crystalline semiconductor film 811 containing the catalyst element.

次に、実施例１と同様に結晶性半導体膜８１１及びドナー型元素を含む半導体膜８１２を加熱して、触媒元素をゲッタリングするとともに、ドナー型元素を活性化する。即ち、触媒元素を含む結晶性半導体膜８１１中の触媒元素を、ドナー型元素を含む半導体膜８１２へ移動させる。このときの触媒元素濃度が低減された結晶性半導体膜を図４１（Ｃ）の８１３で示す。ここでは、結晶性シリコン膜となる。また、触媒元素が移動した、ドナー型元素を含む半導体膜も加熱により結晶性半導体膜となる。即ち、触媒元素及びドナー型元素を含む結晶性半導体膜となる。これを、図４１（Ｃ）の８１４で示す。 Next, as in Example 1, the crystalline semiconductor film 811 and the semiconductor film 812 containing a donor element are heated to getter the catalyst element and activate the donor element. That is, the catalyst element in the crystalline semiconductor film 811 containing a catalyst element is moved to the semiconductor film 812 containing a donor-type element. A crystalline semiconductor film in which the concentration of the catalytic element is reduced at this time is indicated by reference numeral 813 in FIG. Here, a crystalline silicon film is formed. In addition, a semiconductor film containing a donor element to which the catalyst element has moved also becomes a crystalline semiconductor film by heating. That is, a crystalline semiconductor film containing a catalytic element and a donor element is obtained. This is indicated by 814 in FIG.

次に、図４２（Ａ）に示すように、実施例１と同様に触媒元素及びドナー型元素を含む結晶性半導体膜８１４及び結晶性半導体膜と８１３を、第２のマスクを用いて所望の形状にエッチングする。第２のマスクは、液滴吐出法によって、有機樹脂を滴下乾燥して形成することができる。また、第１のマスクと同様、感光性材料をレーザビーム直接描画装置により露光現像して形成することができる。エッチングされた触媒元素及びドナー型元素を含む結晶性半導体膜は、図４２（Ｂ）に示す第１の半導体領域８２４〜８２６となり、エッチングされた結晶性半導体膜８１３は、第２の半導体領域８２１〜８２３となる。   Next, as shown in FIG. 42A, the crystalline semiconductor film 814 containing the catalytic element and the donor element and the crystalline semiconductor film 813 are formed into a desired shape using the second mask as in Example 1. Etch to shape. The second mask can be formed by dropping and drying an organic resin by a droplet discharge method. Further, similarly to the first mask, the photosensitive material can be formed by exposure and development with a laser beam direct drawing apparatus. The etched crystalline semiconductor film containing a catalytic element and a donor-type element becomes first semiconductor regions 824 to 826 shown in FIG. 42B, and the etched crystalline semiconductor film 813 becomes a second semiconductor region 821. To 823.

次に、駆動回路において、一部のＴＦＴのゲート電極とソース電極又はドレイン電極とを接続させるために、第３のマスクを用いて第１の絶縁膜８０５、８０６の一部をエッチングして、図４６に示すようなコンタクトホール８５０を形成する。なお、第４の導電層１８３１〜１８３３は破線で示す。第３のマスクは、第１のマスク又は第２のマスクと同様の形成方法を適宜用いることができる。該コンタクトホールを介してゲート電極として機能する第１の導電層８０２とソース電極又はドレイン電極として機能する第４の導電層１８３３を接続することにより、抵抗を形成することが可能となり、隣り合うＴＦＴと接続されることで、インバータを形成することが可能である。   Next, in the driver circuit, a part of the first insulating films 805 and 806 is etched using a third mask in order to connect the gate electrode and the source electrode or the drain electrode of some TFTs. A contact hole 850 as shown in FIG. 46 is formed. Note that the fourth conductive layers 1831 to 1833 are indicated by broken lines. As the third mask, a formation method similar to that of the first mask or the second mask can be used as appropriate. By connecting the first conductive layer 802 functioning as a gate electrode and the fourth conductive layer 1833 functioning as a source electrode or a drain electrode through the contact hole, a resistor can be formed and adjacent TFTs can be formed. It is possible to form an inverter.

次に、図４２（Ｂ）に示すように、実施例１と同様に、第１の半導体領域８２４〜８２６及び第２の半導体領域８２１〜８２３表面に、膜厚５００〜１０００ｎｍ第２の導電層１８２７、１８２８を形成する。次に、感光性材料８２９を塗布し、レーザビーム直接描画装置を用いて該感光性材料を露光、現像して第４のマスクを形成した後、第３の導電層をエッチングして、図４２（Ｃ）に示すような、ソース電極及びソース配線、並びにドレイン電極として機能する第４の導電層１８３１〜１８３６を形成する。また、この工程において、第３の導電層を分断して、ソース電極及びドレイン電極を形成すると共に、ソース配線又はドレイン配線の幅が細くなるようにエッチングすることで、後に形成される液晶表示装置の開口率を高めることが可能である。   Next, as shown in FIG. 42B, similarly to Example 1, a second conductive layer having a thickness of 500 to 1000 nm is formed on the surfaces of the first semiconductor regions 824 to 826 and the second semiconductor regions 821 to 823. 1827 and 1828 are formed. Next, a photosensitive material 829 is applied, and the photosensitive material is exposed and developed using a laser beam direct writing apparatus to form a fourth mask. Then, the third conductive layer is etched, and FIG. As shown in (C), fourth conductive layers 1831 to 1836 functioning as a source electrode, a source wiring, and a drain electrode are formed. In this step, the third conductive layer is divided to form a source electrode and a drain electrode, and etching is performed so that the width of the source wiring or the drain wiring is narrowed, whereby a liquid crystal display device to be formed later It is possible to increase the aperture ratio.

次に、実施例１と同様に第４のマスクを残したまま、第１の半導体領域８２４〜８２６をエッチングして、ソース領域及びドレイン領域８３７〜８４３を形成する。このとき、第２の半導体領域８２１〜８２３の一部もエッチングされる。エッチングされた半導体領域を第３の半導体領域８５４〜８５６は、チャネル形成領域として機能する。次に、第４のマスクを除去した後、第４の導電層及び第３の半導体領域表面上に第２の絶縁膜８５１及び第３の絶縁膜８５２を形成する。次に、第３の半導体領域８５４〜８５６を加熱して水素化する。   Next, as in Example 1, the first semiconductor regions 824 to 826 are etched while leaving the fourth mask, so that source and drain regions 837 to 843 are formed. At this time, part of the second semiconductor regions 821 to 823 is also etched. The etched third semiconductor regions 854 to 856 function as channel formation regions. Next, after removing the fourth mask, a second insulating film 851 and a third insulating film 852 are formed over the surface of the fourth conductive layer and the third semiconductor region. Next, the third semiconductor regions 854 to 856 are heated and hydrogenated.

以上の工程により、ｎチャネル型のＴＦＴ１８６１、１８６２で形成される駆動回路Ａ−Ａ’と、ダブルゲート構造のゲート電極を有するｎチャネルのＴＦＴ１８６３を有する画素部Ｂ−Ｂ’とで構成される、液晶表示装置のアクティブマトリクス基板を形成することができる。本実施例では、ｎチャネル型のＴＦＴで駆動回路が形成されているため、ｐチャネル型のＴＦＴを形成する必要がなく、工程数を削減することが可能である。なお、ｎチャネル型のＴＦＴでなく、ｐチャネル型のＴＦＴのみで駆動回路を構成するＴＦＴ１８６１、１８６２及び画素ＴＦＴ１８６３を形成してもよい。   Through the above steps, the driving circuit AA ′ formed by n-channel TFTs 1861 and 1862 and the pixel portion BB ′ having an n-channel TFT 1863 having a gate electrode having a double gate structure are formed. An active matrix substrate of a liquid crystal display device can be formed. In this embodiment, since the driver circuit is formed of n-channel TFTs, it is not necessary to form p-channel TFTs, and the number of steps can be reduced. Note that the TFTs 1861 and 1862 and the pixel TFT 1863 that form a driver circuit may be formed using only p-channel TFTs instead of n-channel TFTs.

次に、図４３（Ａ）に示すように、実施例１と同様に、第３の絶縁膜８５２上に第４の絶縁膜８７１を形成する。次に、第４の絶縁膜８７１上に第５のマスクを形成した後、第４の絶縁膜８７１、第３の絶縁膜８５２、第２の絶縁膜８５１をそれぞれエッチングして、ゲート電極の接続部として機能する第１の導電層８０４の一部を露出する。次に、ゲート電極の接続部として機能する第１の導電層８０４に接続するゲート配線として機能する第５の導電層８７２を形成する。次に、第５の絶縁膜８７３を形成する。第５の絶縁膜８７３も第４の絶縁膜と同様の材料を適宜用いることが可能である。   Next, as shown in FIG. 43A, a fourth insulating film 871 is formed over the third insulating film 852 as in the first embodiment. Next, after a fifth mask is formed over the fourth insulating film 871, the fourth insulating film 871, the third insulating film 852, and the second insulating film 851 are etched to connect the gate electrode. A portion of the first conductive layer 804 that functions as a portion is exposed. Next, a fifth conductive layer 872 functioning as a gate wiring connected to the first conductive layer 804 functioning as a connection portion of the gate electrode is formed. Next, a fifth insulating film 873 is formed. The fifth insulating film 873 can be formed using a material similar to that of the fourth insulating film as appropriate.

次に、実施例１と同様に、第４の導電層８４３に接するように、膜厚１００〜３００ｎｍの第６の導電層を成膜する。第６の導電層の材料としては、透光性を有する導電膜、又は反射性を有する導電膜があげられる。透光性を有する導電膜の材料としては、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）、酸化珪素を含む酸化インジウムスズ等が挙げられる。また、反射性を有する導電膜の材料としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、タンタル（Ｔａ）などの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、若しくは１〜２０％のニッケルを含むアルミニウムなどが挙げられる。また、第６の導電層の形成方法としては、液滴吐出法、塗布法、スパッタリング法、蒸着法、ＣＶＤ法等を適宜用いる。なお、塗布法、スパッタリング法、蒸着法、ＣＶＤ法等を用いる場合、液滴吐出法、レーザビーム直接描画装置を用いた露光等によりマスクを形成した後、導電膜をエッチングして導電層を形成する。   Next, as in Example 1, a sixth conductive layer with a thickness of 100 to 300 nm is formed so as to be in contact with the fourth conductive layer 843. As a material for the sixth conductive layer, a light-transmitting conductive film or a reflective conductive film can be given. As a material for the light-transmitting conductive film, indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), zinc oxide added with gallium (GZO), indium tin oxide containing silicon oxide, or the like Is mentioned. In addition, as a material for the conductive film having reflectivity, a metal such as aluminum (Al), titanium (Ti), silver (Ag), and tantalum (Ta), or a concentration less than the stoichiometric composition ratio with the metal is used. Examples thereof include a metal material containing nitrogen, or titanium nitride (TiN), tantalum nitride (TaN) which is a nitride of the metal, or aluminum containing 1 to 20% nickel. As a method for forming the sixth conductive layer, a droplet discharge method, a coating method, a sputtering method, a vapor deposition method, a CVD method, or the like is appropriately used. Note that when a coating method, a sputtering method, a vapor deposition method, a CVD method, or the like is used, a conductive layer is formed by etching a conductive film after forming a mask by a droplet discharge method, exposure using a laser beam direct drawing apparatus, or the like. To do.

次に、図４３に示すように、窒化珪素膜８５３を覆うように印刷法やスピンコート法により、絶縁膜を成膜し、ラビングを行って配向膜１８８１を形成する。なお、斜方蒸着法により配向膜１８８１を形成することで、低温で形成することが可能であり、耐熱性の低いプラスチック上に配向膜を形成することが可能である。   Next, as shown in FIG. 43, an insulating film is formed by a printing method or a spin coating method so as to cover the silicon nitride film 853, and an alignment film 1881 is formed by rubbing. Note that by forming the alignment film 1881 by an oblique deposition method, the alignment film 1881 can be formed at a low temperature, and the alignment film can be formed over a plastic having low heat resistance.

対向基板１８８２上に第２の画素電極（対向電極）１８８３及び配向膜１８８４を形成する。次に、対向基板１８８２上に閉ループ状のシール材を形成する。このとき、シール材は画素部の周辺の領域に液滴吐出法を用いて形成する。次に、ディスペンサ式（滴下式）により、シール材で形成された閉ループ内側に、液晶材料を滴下する。   A second pixel electrode (counter electrode) 1883 and an alignment film 1884 are formed over the counter substrate 1882. Next, a closed loop sealing material is formed over the counter substrate 1882. At this time, the sealing material is formed in a region around the pixel portion by using a droplet discharge method. Next, a liquid crystal material is dropped inside the closed loop formed of the sealing material by a dispenser type (dropping type).

シール材には、フィラーが混入されていてもよく、さらに、対向基板１８８２にはカラーフィルタや遮蔽膜（ブラックマトリクス）などが形成されていても良い。     A filler may be mixed in the sealing material, and a color filter, a shielding film (black matrix), or the like may be formed on the counter substrate 1882.

次に、真空中で、配向膜１８８４及び第２の画素電極（対向電極）１８８３が設けられた対向基板１８８２とアクティブマトリクス基板とを貼り合わせ、紫外線硬化を行って、液晶材料が充填された液晶層８８５を形成する。なお、液晶層８７５を形成する方法として、ディスペンサ式（滴下式）の代わりに、対向基板を貼り合わせてから毛細管現象を用いて液晶材料を注入するディップ式（汲み上げ式）を用いることができる。   Next, the counter substrate 1882 provided with the alignment film 1884 and the second pixel electrode (counter electrode) 1883 is bonded to the active matrix substrate in a vacuum, and ultraviolet curing is performed, so that the liquid crystal filled with the liquid crystal material is obtained. Layer 885 is formed. Note that as a method for forming the liquid crystal layer 875, a dip type (pumping type) in which a liquid crystal material is injected using a capillary phenomenon after the counter substrate is bonded can be used instead of the dispenser type (dropping type).

以上の工程により液晶表示パネルを作製することができる。なお、静電破壊防止のための保護回路、代表的にはダイオードなどを、接続端子とソース配線（ゲート配線）の間または画素部に設けてもよい。この場合、上記したＴＦＴと同様の工程で作製し、画素部のゲート配線層とダイオードのドレイン又はソース配線層とを接続することにより、静電破壊を防止させることができる。   Through the above process, a liquid crystal display panel can be manufactured. Note that a protection circuit for preventing electrostatic breakdown, typically a diode or the like, may be provided between the connection terminal and the source wiring (gate wiring) or in the pixel portion. In this case, it is possible to prevent electrostatic breakdown by manufacturing in the same process as the above-described TFT and connecting the gate wiring layer of the pixel portion and the drain or source wiring layer of the diode.

以上の工程により液晶表示装置を形成することができる。なお、実施の形態１乃至実施の形態２４のいずれをも本実施例に適用することができる。   Through the above process, a liquid crystal display device can be formed. Note that any of Embodiment Modes 1 to 24 can be applied to this example.

次に、実施例５において、駆動回路がＣＭＯＳ回路で形成されるアクティブマトリクス基板及びそれを有する液晶表示装置の作製方法について図４４、図４５、図４７を用いて説明する。図４７は、アクティブマトリクス基板の駆動回路の平面図である。また、駆動回路部Ａ−Ａ’、及び画素部Ｂ−Ｂ’の縦断面構造を図４４、及び図４５に模式的に示す。   Next, in Example 5, a manufacturing method of an active matrix substrate having a driver circuit formed of a CMOS circuit and a liquid crystal display device having the active matrix substrate will be described with reference to FIGS. FIG. 47 is a plan view of a drive circuit for an active matrix substrate. In addition, FIGS. 44 and 45 schematically show the longitudinal cross-sectional structures of the drive circuit portion A-A ′ and the pixel portion B-B ′.

実施例５と同様の工程により、図４４（Ａ）に示すように、基板８００上にゲート電極として機能する第１の導電層８０１、８０２、１８０３、８０４、第１の絶縁膜８０５、８０６、第１の半導体領域８２４〜８２６、第２の半導体領域８２１〜８２３を形成する。次に、後のｎチャネル型のＴＦＴとなる領域にマスク８９１を形成する。ここでは、液滴吐出法により、ポリイミドを吐出し、乾燥して、後のｎチャネル型のＴＦＴとなる第１の半導体領域８２４、８２６及び第２の半導体領域８２１、８２３を覆うマスク８９１を形成する。   As shown in FIG. 44A, the first conductive layers 801, 802, 1803, and 804 functioning as gate electrodes on the substrate 800, the first insulating films 805, 806, and the like are processed by the same steps as in the fifth embodiment. First semiconductor regions 824 to 826 and second semiconductor regions 821 to 823 are formed. Next, a mask 891 is formed in a region to be a later n-channel TFT. Here, polyimide is discharged by a droplet discharge method and dried to form a mask 891 that covers the first semiconductor regions 824 and 826 and the second semiconductor regions 821 and 823 to be n-channel TFTs later. To do.

次に、後にｐチャネル型のＴＦＴとなる第２の半導体領域８２５に、アクセプタ元素８９２を添加し、図４４（Ｂ）に示すように、ｐ型半導体領域８９３を形成する。   Next, an acceptor element 892 is added to the second semiconductor region 825 to be a p-channel TFT later, so that a p-type semiconductor region 893 is formed as shown in FIG.

この後、実施例５と同様の工程により、ソース電極及びソース配線、並びにドレイン電極として機能する第４の導電層１８３１〜１８３６を形成する。また、ソース領域及びドレイン領域８３７、８３８、８４１〜８４３、８９４、８９５、チャネル形成領域として機能する第３の半導体領域８５４〜８５６を形成する。このときの上面図を図４７に示す。なお、第４の導電層１８３１〜１８３３は破線で示す。また、第２の絶縁膜８５１及び第３の絶縁膜８５２を形成した後、第３の半導体領域８５４〜８５６を加熱して水素化する。   Thereafter, fourth conductive layers 1831 to 1836 functioning as a source electrode, a source wiring, and a drain electrode are formed by the same process as that of the fifth embodiment. In addition, source and drain regions 837, 838, 841 to 843, 894, and 895, and third semiconductor regions 854 to 856 that function as channel formation regions are formed. A top view at this time is shown in FIG. Note that the fourth conductive layers 1831 to 1833 are indicated by broken lines. In addition, after the second insulating film 851 and the third insulating film 852 are formed, the third semiconductor regions 854 to 856 are heated and hydrogenated.

次に、図４５（Ａ）に示すように、第４の絶縁膜８７１を形成した後、ゲート電極として機能する第１の導電層８０４の一部を露出し、ゲート電極と接続されるゲート配線８７２を形成する。この後、実施例１と同様に第５の絶縁膜８７３を形成した後、第４の導電層８４３に接続する第５の導電層８７４を形成する。   Next, as shown in FIG. 45A, after the fourth insulating film 871 is formed, a part of the first conductive layer 804 functioning as the gate electrode is exposed and connected to the gate electrode. 872 is formed. Thereafter, a fifth insulating film 873 is formed in the same manner as in Example 1, and then a fifth conductive layer 874 connected to the fourth conductive layer 843 is formed.

以上の工程により、図４５（Ａ）に示すような、ｎチャネル型のＴＦＴ１８６１及びｐチャネル型のＴＦＴ１８６２のＣＭＯＳ回路で形成される駆動回路Ａ−Ａ’と、ダブルゲート構造のゲート電極を有するｎチャネル型のＴＦＴ１８６３を有する画素部Ｂ−Ｂ’とで構成される、液晶表示装置のアクティブマトリクス基板を形成することができる。   Through the above steps, a driver circuit AA ′ formed by a CMOS circuit of an n-channel TFT 1861 and a p-channel TFT 1862 as shown in FIG. 45A, and an n having a gate electrode having a double gate structure An active matrix substrate of a liquid crystal display device including a pixel portion BB ′ having a channel type TFT 1863 can be formed.

この後、実施例５と同様の工程により、図４５（Ｂ）に示すような液晶表示装置を形成することが可能である。   Thereafter, a liquid crystal display device as shown in FIG. 45B can be formed through the same steps as in the fifth embodiment.

本実施例では、本発明の半導体装置の一形態に相当する液晶表示装置パネルの外観について、図４８を用いて説明する。図４８（Ａ）は、第１の基板１６００と、第２の基板１６０４との間を第１のシール材１６０５及び第２のシール材１６０６によって封止されたパネルの上面図であり、図４８（Ｂ）は、図４８（Ａ）のＡ−Ａ’、及びＢ−Ｂ’それぞれにおける断面図に相当する。また、第１の基板１６００に、実施例１で形成されたアクティブマトリクス基板を用いることが可能である。   In this example, the appearance of a liquid crystal display device panel, which is one embodiment of the semiconductor device of the present invention, will be described with reference to FIG. FIG. 48A is a top view of a panel in which a space between the first substrate 1600 and the second substrate 1604 is sealed with the first sealant 1605 and the second sealant 1606. FIG. FIG. 48B corresponds to a cross-sectional view taken along lines AA ′ and BB ′ in FIG. The active matrix substrate formed in Embodiment 1 can be used for the first substrate 1600.

図４８（Ａ）において、点線で示された１６０２は画素部、１６０３はゲート配線駆動回路である。また、実線で示された１６０１はソース配線（ゲート配線）駆動回路である。本実施例において、画素部１６０２、及びゲート配線駆動回路１６０３はシール材１６０５で封止されている領域内にある。また、１６０１はソース配線（ソース配線）駆動回路であり、チップ状のソース配線駆動回路が第１の基板１６００上に設けられている。   In FIG. 48A, 1602 indicated by a dotted line is a pixel portion, and 1603 is a gate wiring driver circuit. Reference numeral 1601 indicated by a solid line denotes a source wiring (gate wiring) driving circuit. In this embodiment, the pixel portion 1602 and the gate wiring driving circuit 1603 are in a region sealed with a sealing material 1605. Reference numeral 1601 denotes a source wiring (source wiring) driving circuit, and a chip-like source wiring driving circuit is provided on the first substrate 1600.

また、１６００は第１の基板、１６０４は第２の基板、１６０５は、密閉空間の間隔を保持するためのギャップ材が含有されているシール材である。第１の基板１６００と第２の基板１６０４とはシール材１６０５によって封止されており、それらの間には液晶材料が充填されている。   Reference numeral 1600 denotes a first substrate, 1604 denotes a second substrate, and 1605 denotes a sealing material containing a gap material for maintaining the space between the sealed spaces. The first substrate 1600 and the second substrate 1604 are sealed with a sealant 1605, and a liquid crystal material is filled therebetween.

次に、断面構造について図４８（Ｂ）を用いて説明する。第１の基板１６００上には駆動回路及び画素部が形成されており、ＴＦＴを代表とする半導体素子を複数有している。第２の基板１６０４表面には、カラーフィルタ１６２１が設けられている。駆動回路としてゲート配線駆動回路１６０３と画素部１６０２とを示す。なお、ゲート配線駆動回路１６０３はｎチャネル型のＴＦＴ１６１２からなる回路が形成される。なお、実施例６と同様に、ＣＯＭＳ回路によって駆動回路を形成しても良い。   Next, a cross-sectional structure will be described with reference to FIG. A driver circuit and a pixel portion are formed over the first substrate 1600 and have a plurality of semiconductor elements typified by TFTs. A color filter 1621 is provided on the surface of the second substrate 1604. A gate wiring driver circuit 1603 and a pixel portion 1602 are shown as driver circuits. Note that a circuit including an n-channel TFT 1612 is formed as the gate wiring driver circuit 1603. Note that as in the sixth embodiment, a drive circuit may be formed by a COMS circuit.

本実施例においては、同一基板上にゲート配線駆動回路、及び画素部のＴＦＴが形成されている。このため、液晶表示装置の容積を縮小することができる。   In this embodiment, the gate wiring drive circuit and the TFT of the pixel portion are formed on the same substrate. For this reason, the volume of the liquid crystal display device can be reduced.

画素部１６０２には、複数の画素が形成されており、各画素には液晶素子１６１５が形成されている。液晶素子１６１５は、第１の電極１６１６、第２の電極１６１８及びその間に充填されている液晶材料１６１９が重なっている部分である。液晶素子１６１５が有する第１の電極１６１６は、配線１６１７を介してＴＦＴ１６１１と電気的に接続されている。また、ゲート電極１６２５は、コンタクトホールを介してゲート配線１６２６と接続されている。ここでは、ゲート配線１６２６を形成した後、第１の電極１６１６を形成しているが、第１の電極１６１６を形成した後、ゲート配線１６２６を形成してもよい。液晶素子１６１５の第２の電極１６１８は、第２の基板１６０４側に形成される。また、各画素電極表面には配向膜１６３０、１６３１が形成されている。   A plurality of pixels are formed in the pixel portion 1602, and a liquid crystal element 1615 is formed in each pixel. The liquid crystal element 1615 is a portion where the first electrode 1616, the second electrode 1618, and the liquid crystal material 1619 filled therebetween overlap. A first electrode 1616 included in the liquid crystal element 1615 is electrically connected to the TFT 1611 through a wiring 1617. The gate electrode 1625 is connected to the gate wiring 1626 through a contact hole. Although the first electrode 1616 is formed after the gate wiring 1626 is formed here, the gate wiring 1626 may be formed after the first electrode 1616 is formed. The second electrode 1618 of the liquid crystal element 1615 is formed on the second substrate 1604 side. In addition, alignment films 1630 and 1631 are formed on the surface of each pixel electrode.

１６２２は柱状の間隔保持材（スペーサ）であり、第１の電極１６１６と第２の電極１６１８との間の距離（セルギャップ）を制御するために設けられている。絶縁膜を所望の形状にエッチングして形成されている。なお、球状スペーサを用いていても良い。ソース配線駆動回路１６０１または画素部１６０２に与えられる各種信号及び電位は、接続配線１６２３を介して、ＦＰＣ１６０９から供給されている。なお、接続配線１６２３とＦＰＣとは、異方性導電膜又は異方性導電樹脂１６２７で電気的に接続されている。なお、異方性導電膜又は異方性導電樹脂の代わりに半田等の導電性ペーストを用いてもよい。   Reference numeral 1622 denotes a columnar spacing member (spacer), which is provided to control the distance (cell gap) between the first electrode 1616 and the second electrode 1618. The insulating film is formed by etching into a desired shape. A spherical spacer may be used. Various signals and potentials supplied to the source wiring driver circuit 1601 or the pixel portion 1602 are supplied from the FPC 1609 through the connection wiring 1623. Note that the connection wiring 1623 and the FPC are electrically connected by an anisotropic conductive film or an anisotropic conductive resin 1627. Note that a conductive paste such as solder may be used instead of the anisotropic conductive film or the anisotropic conductive resin.

図示しないが、第１の基板１６００及び第２の基板１６０４の一方又は両方の表面には、接着剤によって偏光板が固定されている。なお、偏光板の他に位相差板を設けてもよい。   Although not illustrated, a polarizing plate is fixed to one or both surfaces of the first substrate 1600 and the second substrate 1604 with an adhesive. Note that a retardation plate may be provided in addition to the polarizing plate.

本実施例では、表示モジュールについて説明する。ここでは、表示モジュールの一例として、液晶モジュールを、図４９を用いて示す。   In this embodiment, a display module will be described. Here, a liquid crystal module is shown as an example of a display module with reference to FIG.

図４９（Ａ）は、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード等の白色ライト及びカラーフィルタを用いてカラー表示をする液晶モジュールの断面図を示す。   FIG. 49A shows a TN (Twisted Nematic), IPS (In-Plane-Switching) mode, MVA (Multi-domain Vertical Alignment) mode, ASM (Axial Symmetrical Aligned MicroBand), ) A cross-sectional view of a liquid crystal module that performs color display using white light and a color filter in a mode or the like.

図４９（Ａ）に示すように、アクティブマトリクス基板１３０１と対向基板１３０２とが、シール材１３００により固着され、それらの間には画素部１３０３と液晶層１３０４とが設けられ表示領域を形成している。   As shown in FIG. 49A, an active matrix substrate 1301 and a counter substrate 1302 are fixed by a sealant 1300, and a pixel portion 1303 and a liquid crystal layer 1304 are provided therebetween to form a display region. Yes.

着色層１３０５は、カラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。アクティブマトリクス基板１３０１と対向基板１３０２との外側には、偏光板１３０６、１３０７が配設されている。また、偏光板１３０６の表面には、保護膜１３１６が形成されており、外部からの衝撃を緩和している。   The colored layer 1305 is necessary for color display. In the case of the RGB method, a colored layer corresponding to each color of red, green, and blue is provided corresponding to each pixel. Polarizers 1306 and 1307 are disposed outside the active matrix substrate 1301 and the counter substrate 1302. In addition, a protective film 1316 is formed on the surface of the polarizing plate 1306 to reduce external impact.

アクティブマトリクス基板１３０１に設けられた接続端子１３０８には、ＦＰＣ１３０９を介して配線基板１３１０が接続されている。配線基板１３１０には、画素駆動回路（ＩＣチップ、ドライバＩＣ等）、コントロール回路や電源回路などの外部回路１３１２が組み込まれている。   A wiring substrate 1310 is connected to a connection terminal 1308 provided on the active matrix substrate 1301 through an FPC 1309. The wiring substrate 1310 incorporates an external circuit 1312 such as a pixel driving circuit (IC chip, driver IC, etc.), a control circuit, and a power supply circuit.

冷陰極管１３１３、反射板１３１４、及び光学フィルム１３１５、インバータ（図示しない。）はバックライトユニットであり、これらが光源となって液晶表示パネルへ光を投射する。液晶パネル、光源、配線基板、ＦＰＣ等は、ベゼル１３１７で保持及び保護されている。   The cold cathode tube 1313, the reflection plate 1314, the optical film 1315, and the inverter (not shown) are backlight units, and these serve as light sources and project light onto the liquid crystal display panel. A liquid crystal panel, a light source, a wiring board, an FPC, and the like are held and protected by a bezel 1317.

図４９（Ｂ）は、フィールドシーケンシャルモードのように、カラーフィルタを用いず、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の光を発する冷陰極管またはダイオードを用いて、時間分割を用いて画像を合成しカラー表示を行うことが可能な液晶モジュールの断面図である。図４９（Ａ）と比較して、カラーフィルタを有さない。また、ここでは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）それぞれに発光する冷陰極管１３２１〜１３２３が反射板１３１４内に設けられている。また、これらの冷陰極管の発光を制御するコントローラ（図示しない。）が設けられている。さらに、液晶層１３２４は、強誘電性液晶が充填され、高速動作が可能であるため、時間分割を用いて画像を合成することが可能である。   In FIG. 49B, time division is performed using a cold cathode tube or a diode that emits light of R (red), G (green), and B (blue) without using a color filter as in the field sequential mode. It is sectional drawing of the liquid crystal module which can synthesize | combine an image and can perform a color display. Compared with FIG. 49A, no color filter is provided. Here, cold cathode tubes 1321 to 1323 that emit light respectively in R (red), G (green), and B (blue) are provided in the reflector 1314. Further, a controller (not shown) for controlling the light emission of these cold cathode tubes is provided. Further, since the liquid crystal layer 1324 is filled with ferroelectric liquid crystal and can operate at high speed, an image can be synthesized using time division.

なお、実施の形態１乃至実施の形態２４のいずれをも本実施例に適用することができる。   Note that any of Embodiment Modes 1 to 24 can be applied to this example.

本実施例では、基板周辺部に設けられたゲート配線入力端子とソース配線入力端子部の構造について、図５４を用いて説明する。図５４（Ａ）、（Ｃ）及び（Ｅ）は、それぞれ基板周辺部の上面図であり、図５４（Ｂ）、（Ｄ）及び（Ｆ）は、それぞれ図５４（Ａ）、（Ｃ）及び（Ｅ）のＫ−Ｌ、及びＭ−Ｎの縦断面図である。なお、Ｋ−Ｌはゲート配線入力端子の縦断面図を示し、Ｍ−Ｎはとソース配線入力端子部の縦断面図を示す。     In this embodiment, the structure of the gate wiring input terminal and the source wiring input terminal provided in the peripheral portion of the substrate will be described with reference to FIG. 54 (A), (C) and (E) are top views of the periphery of the substrate, respectively, and FIGS. 54 (B), (D) and (F) are FIGS. 54 (A) and (C), respectively. It is the longitudinal cross-sectional view of KL and MN of (E). In addition, KL shows the longitudinal cross-sectional view of a gate wiring input terminal, and MN shows the longitudinal cross-sectional view of a source wiring input terminal part.

図５４（Ａ）及び図５４（Ｂ）に示すように、第１の基板１１及び第２の基板２１は、シール材２０を用いて封止されており、これらの内部には、第１の画素電極１９及び画素ＴＦＴ１が配列された画素部が形成されている。また、第１の画素電極１９端部を覆う絶縁物２７が形成されており、絶縁物２７と第１の画素電極１９の表面上に発光物質を含む層２９及び第２の画素電極３０が形成されており、第１の画素電極、発光物質を含む層２９、及び第２の画素電極３０で発光素子を形成する。なお、発光素子の代わりに液晶素子を設けても良い。   As shown in FIGS. 54A and 54B, the first substrate 11 and the second substrate 21 are sealed with a sealant 20, and the first substrate 11 and the second substrate 21 are sealed inside the first substrate 11 and the second substrate 21, respectively. A pixel portion in which the pixel electrode 19 and the pixel TFT 1 are arranged is formed. In addition, an insulator 27 is formed to cover an end portion of the first pixel electrode 19, and a layer 29 containing a luminescent material and a second pixel electrode 30 are formed on the surfaces of the insulator 27 and the first pixel electrode 19. The light emitting element is formed by the first pixel electrode, the layer 29 containing a light emitting substance, and the second pixel electrode 30. Note that a liquid crystal element may be provided instead of the light-emitting element.

図５４（Ａ）及び図５４（Ｂ）においては、ゲート配線入力端子１３とソース配線入力端子２６は、ＴＦＴ１のゲート電極１２と同様の工程により形成されている。また、ゲート配線入力端子１３は、第１の層間絶縁膜１６上に形成されたゲート配線１７を介して各ゲート電極と接続されている。また、ソース配線入力端子２６は、電源線１４ａ、１４ｂ、ソース配線１４ｃとそれぞれ接続されている。   54A and 54B, the gate wiring input terminal 13 and the source wiring input terminal 26 are formed by the same process as the gate electrode 12 of the TFT 1. The gate line input terminal 13 is connected to each gate electrode through a gate line 17 formed on the first interlayer insulating film 16. The source wiring input terminal 26 is connected to the power supply lines 14a and 14b and the source wiring 14c, respectively.

また、第１の画素電極１９は第１の層間絶縁膜１６上に形成された第２の層間絶縁膜１８上に形成されている。なお、第１の層間絶縁膜１６及び第２の層間絶縁膜１８を介して、第１の画素電極は、ドレイン電極１５と接続されている。   The first pixel electrode 19 is formed on the second interlayer insulating film 18 formed on the first interlayer insulating film 16. Note that the first pixel electrode is connected to the drain electrode 15 through the first interlayer insulating film 16 and the second interlayer insulating film 18.

ゲート配線入力端子１３とソース配線入力端子２６は、それぞれ接続層２２、２３を介してＦＰＣ２４、２５に接続されている。なお、図５４（Ａ）においては、接続層２２、２３及びＦＰＣ２４、２５は破線で示している。   The gate line input terminal 13 and the source line input terminal 26 are connected to the FPCs 24 and 25 via connection layers 22 and 23, respectively. In FIG. 54A, the connection layers 22 and 23 and the FPCs 24 and 25 are indicated by broken lines.

図５４（Ｃ）及び図５４（Ｄ）においては、ゲート配線入力端子３３は電源線１４ａ、１４ｂ、及びソース配線１４ｃと同様の工程で形成され、ソース配線入力端子２６は、電源線１４ａ、１４ｂ、ソース配線１４ｃそれぞれの一部である。また、ゲート配線入力端子３３とゲート電極１２とは、第１の層間絶縁膜１６上に形成されたゲート配線１７で接続されている。   54C and 54D, the gate wiring input terminal 33 is formed in the same process as the power supply lines 14a and 14b and the source wiring 14c, and the source wiring input terminal 26 is connected to the power supply lines 14a and 14b. , Part of each of the source lines 14c. The gate wiring input terminal 33 and the gate electrode 12 are connected by a gate wiring 17 formed on the first interlayer insulating film 16.

その他の構造は、図５４（Ａ）及び図５４（Ｂ）と同様である。   Other structures are similar to those in FIGS. 54 (A) and 54 (B).

図５４（Ｅ）及び図５４（Ｆ）においては、ゲート配線入力端子はゲート配線４３の一部であり、ソース配線入力端子４４は、ゲート配線４３と同時に形成される。また、ソース配線入力端子４４は、電源線１４ａ、１４ｂ、ソース配線１４ｃ上に形成された第１の層間絶縁膜が除去された後、露出された電源線１４ａ、１４ｂ、ソース配線１４ｃ上に形成される。   54E and 54F, the gate wiring input terminal is a part of the gate wiring 43, and the source wiring input terminal 44 is formed simultaneously with the gate wiring 43. The source wiring input terminal 44 is formed on the exposed power supply lines 14a and 14b and the source wiring 14c after the first interlayer insulating film formed on the power supply lines 14a and 14b and the source wiring 14c is removed. Is done.

その他の構造は、図５４（Ａ）及び図５４（Ｂ）と同様である。   Other structures are similar to those in FIGS. 54 (A) and 54 (B).

なお、本実施例は、実施の形態１に示されるＴＦＴの構造を用いて説明したが、適宜実施の形態２乃至実施の形態２４に適用することが可能である。   Note that although this example is described using the structure of the TFT shown in Embodiment Mode 1, it can be applied to Embodiment Modes 2 to 24 as appropriate.

本発明の半導体装置に具備される保護回路の一例について説明する。保護回路は、ＴＦＴ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成されるものであり、以下にはいくつかの保護回路の構成とその動作について説明する。まず、外部回路と内部回路の間に配置される保護回路であって、１つの入力端子に対応した保護回路の等価回路図の構成について、図５５を用いて説明する。図５５（Ａ）に示す保護回路は、Ｐ型のＴＦＴ７２２０、７２３０、容量素子７２１０、７２４０、抵抗素子７２５０を有する。抵抗素子７２５０は２端子の抵抗であり、一端には入力電圧Ｖｉｎ（以下、Ｖｉｎと表記）が、他端には低電位電圧ＶＳＳ（以下、ＶＳＳと表記）が与えられる。   An example of a protection circuit included in the semiconductor device of the present invention will be described. The protection circuit is composed of one or a plurality of elements selected from a TFT, a diode, a resistance element, a capacitance element, and the like, and the configurations and operations of some protection circuits will be described below. First, a configuration of an equivalent circuit diagram of a protection circuit arranged between an external circuit and an internal circuit and corresponding to one input terminal will be described with reference to FIG. The protection circuit illustrated in FIG. 55A includes P-type TFTs 7220 and 7230, capacitor elements 7210 and 7240, and a resistance element 7250. The resistance element 7250 is a two-terminal resistor, and an input voltage Vin (hereinafter referred to as Vin) is applied to one end, and a low potential voltage VSS (hereinafter referred to as VSS) is applied to the other end.

図５５（Ｂ）に示す保護回路は、図５５（Ａ）に示すＰ型のＴＦＴ７２２０、７２３０を、整流性を有するダイオード７２６０、７２７０で代用した等価回路図である。図５５（Ｃ）に示す保護回路は、図５５（Ａ）に示すＰ型のＴＦＴ７２２０、７２３０を、ＴＦＴ７３５０、７３６０、７３７０、７３８０で代用した等価回路図である。また、上記とは別の構成の保護回路として、図５５（Ｄ）に示す保護回路は、抵抗７２８０、７２９０と、Ｎ型のＴＦＴ７３００を有する。図５５（Ｅ）に示す保護回路は、抵抗７２８０、７２９０、Ｐ型のＴＦＴ７３１０及びＮ型のＴＦＴ７３２０を有する。なお、上記保護回路を構成する素子は、耐圧に優れた非晶質半導体により構成することが好ましい。本実施例は、上記の実施の形態と自由に組み合わせることが可能である。   The protection circuit illustrated in FIG. 55B is an equivalent circuit diagram in which the P-type TFTs 7220 and 7230 illustrated in FIG. 55A are replaced with rectifying diodes 7260 and 7270. The protection circuit illustrated in FIG. 55C is an equivalent circuit diagram in which the P-type TFTs 7220 and 7230 illustrated in FIG. 55A are replaced with TFTs 7350, 7360, 7370, and 7380. As a protection circuit having a structure different from the above, the protection circuit illustrated in FIG. 55D includes resistors 7280 and 7290 and an N-type TFT 7300. The protection circuit illustrated in FIG. 55E includes resistors 7280 and 7290, a P-type TFT 7310, and an N-type TFT 7320. Note that the element forming the protection circuit is preferably formed using an amorphous semiconductor with excellent withstand voltage. This embodiment can be freely combined with the above embodiment modes.

本実施例では、上記実施例に示した表示パネルへの駆動回路の実装について、図５０を用いて説明する。   In this embodiment, mounting of a driver circuit on the display panel described in the above embodiment will be described with reference to FIGS.

図５０（Ａ）に示すように、画素部１４０１の周辺にソース配線駆動回路１４０２、及びゲート配線駆動回路１４０３ａ、１４０３ｂを実装する。図５０（Ａ）では、ソース配線駆動回路１４０２、及びゲート配線駆動回路１４０３ａ、１４０３ｂ等として、公知の異方性導電接着剤、及び異方性導電フィルムを用いた実装方法、ＣＯＧ方式、ワイヤボンディング方法、並びに半田バンプを用いたリフロー処理等により、基板１４００上にＩＣチップ１４０５を実装する。ここでは、ＣＯＧ方式を用いる。そして、ＦＰＣ（フレキシブルプリントサーキット）１４０６を介して、ＩＣチップと外部回路とを接続する。   As shown in FIG. 50A, a source wiring driver circuit 1402 and gate wiring driver circuits 1403 a and 1403 b are mounted around the pixel portion 1401. In FIG. 50A, as a source wiring driver circuit 1402 and gate wiring driver circuits 1403a and 1403b, a mounting method using a known anisotropic conductive adhesive and an anisotropic conductive film, a COG method, wire bonding, and the like. The IC chip 1405 is mounted on the substrate 1400 by a method, a reflow process using a solder bump, or the like. Here, the COG method is used. Then, an IC chip and an external circuit are connected via an FPC (flexible printed circuit) 1406.

なお、ソース配線駆動回路１４０２の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ＩＣチップで実装してもよい。   Note that a part of the source wiring driver circuit 1402, for example, an analog switch may be integrally formed on the substrate, and the other part may be separately mounted using an IC chip.

また、図５０（Ｂ）に示すように、ＳＡＳや結晶性半導体でＴＦＴを代表とする半導体素子を形成する場合、画素部１４０１とゲート配線駆動回路１４０３ａ、１４０３ｂ等を基板上に一体形成し、ソース配線駆動回路１４０２等を別途ＩＣチップとして実装する場合がある。図５０（Ｂ）において、ソース配線駆動回路１４０２として、ＣＯＧ方式により、基板１４００上にＩＣチップ１４０５を実装する。そして、ＦＰＣ１４０６を介して、ＩＣチップと外部回路とを接続する。   As shown in FIG. 50B, in the case of forming a semiconductor element typified by a TFT such as a SAS or a crystalline semiconductor, the pixel portion 1401 and gate wiring driver circuits 1403a and 1403b are formed integrally on the substrate. In some cases, the source wiring driver circuit 1402 and the like are separately mounted as an IC chip. In FIG. 50B, an IC chip 1405 is mounted on a substrate 1400 as a source wiring driver circuit 1402 by a COG method. Then, the IC chip and an external circuit are connected through the FPC 1406.

なお、ソース配線駆動回路１４０２の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ＩＣチップで実装してもよい。   Note that a part of the source wiring driver circuit 1402, for example, an analog switch may be integrally formed on the substrate, and the other part may be separately mounted using an IC chip.

さらに、図５０（Ｃ）に示すように、ＣＯＧ方式に代えて、ＴＡＢ方式によりソース配線駆動回路１４０２等を実装する場合がある。そして、ＦＰＣ１４０６を介して、ＩＣチップと外部回路とを接続する。図５０（Ｃ）において、ソース配線駆動回路をＴＡＢ方式により実装しているが、ゲート配線駆動回路をＴＡＢ方式により実装してもよい。   Further, as shown in FIG. 50C, the source wiring driver circuit 1402 and the like may be mounted by a TAB method instead of the COG method. Then, the IC chip and an external circuit are connected through the FPC 1406. In FIG. 50C, the source wiring driver circuit is mounted by the TAB method, but the gate wiring driver circuit may be mounted by the TAB method.

ＩＣチップをＴＡＢ方式により実装すると、基板に対して画素部を大きく設けることができ、狭額縁化を達成することができる。   When the IC chip is mounted by the TAB method, a pixel portion can be provided larger than the substrate, and a narrow frame can be achieved.

なお、ソース配線駆動回路１４０２の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ＩＣチップで実装してもよい。   Note that a part of the source wiring driver circuit 1402, for example, an analog switch may be integrally formed on the substrate, and the other part may be separately mounted using an IC chip.

ＩＣチップは、シリコンウェハを用いて形成するが、ＩＣチップの代わりにガラス基板上に回路を形成したＩＣ（以下、ドライバＩＣと表記する）を設けてもよい。ＩＣチップは、円形のシリコンウェハからＩＣチップを取り出すため、母体基板形状に制約がある。一方ドライバＩＣは、母体基板がガラスであり、形状に制約がないため、生産性を高めることができる。そのため、ドライバＩＣの形状寸法は自由に設定することができる。例えば、ドライバＩＣの長辺の長さを１５〜８０ｍｍとして形成すると、ＩＣチップを実装する場合と比較し、必要な数を減らすことができる。その結果、接続端子数を低減することができ、製造上の歩留まりを向上させることができる。   The IC chip is formed using a silicon wafer, but an IC (hereinafter referred to as a driver IC) in which a circuit is formed on a glass substrate may be provided instead of the IC chip. Since an IC chip is taken out from a circular silicon wafer, the shape of the base substrate is limited. On the other hand, the driver IC has a mother substrate made of glass and has no restriction in shape, so that productivity can be improved. Therefore, the shape of the driver IC can be set freely. For example, when the length of the long side of the driver IC is 15 to 80 mm, the required number can be reduced as compared with the case where the IC chip is mounted. As a result, the number of connection terminals can be reduced, and the manufacturing yield can be improved.

ドライバＩＣは、基板上に形成された結晶性半導体を用いて形成することができ、結晶性半導体は連続発振型のレーザ光を照射することで形成するとよい。連続発振型のレーザ光を照射して得られる半導体膜は、結晶欠陥が少なく、大粒径の結晶粒を有する。その結果、このような半導体膜を有するトランジスタは、移動度や応答速度が良好となり、高速駆動が可能となり、ドライバＩＣに好適である。   The driver IC can be formed using a crystalline semiconductor formed over a substrate, and the crystalline semiconductor is preferably formed by irradiation with continuous wave laser light. A semiconductor film obtained by irradiation with continuous wave laser light has few crystal defects and large crystal grains. As a result, a transistor having such a semiconductor film has favorable mobility and response speed, can be driven at high speed, and is suitable for a driver IC.

上記実施例に示される表示装置を筺体に組み込んだ電子機器として、テレビジョン装置（単にテレビ、又はテレビジョン受信機ともよぶ）、デジタルカメラ、デジタルビデオカメラ等のカメラ、携帯電話装置（単に携帯電話機、携帯電話ともよぶ）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、コンピュータ用のモニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図５２、５３を参照して説明する。   As an electronic device in which the display device shown in the above embodiment is incorporated in a housing, a television device (also simply referred to as a television or a television receiver), a camera such as a digital camera or a digital video camera, a mobile phone device (simply a mobile phone) Portable information terminals such as PDAs, portable game machines, computer monitors, computers, sound reproduction apparatuses such as car audio, and image reproduction apparatuses equipped with recording media such as home game machines. Can be mentioned. Specific examples thereof will be described with reference to FIGS.

図５２（Ａ）に示す携帯情報端末は、本体９２０１、表示部９２０２等を含んでいる。表示部９２０２は、実施の形態１〜２４、及び実施例１〜１１で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯情報端末を安価に提供することができる。   A portable information terminal illustrated in FIG. 52A includes a main body 9201, a display portion 9202, and the like. As the display portion 9202, any of those shown in Embodiment Modes 1 to 24 and Examples 1 to 11 can be used. By using the display device which is one embodiment of the present invention, a portable information terminal capable of high-quality display can be provided at low cost.

図５２（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含んでいる。表示部９７０１は、実施の形態１〜２４、及び実施例１〜１１で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能なデジタルビデオカメラを安価に提供することができる。   A digital video camera shown in FIG. 52B includes a display portion 9701, a display portion 9702, and the like. As the display portion 9701, any of those shown in Embodiment Modes 1 to 24 and Examples 1 to 11 can be used. By using the display device which is one embodiment of the present invention, a digital video camera capable of high-quality display can be provided at low cost.

図５２（Ｃ）に示す携帯端末は、本体９１０１、表示部９１０２等を含んでいる。表示部９１０２は、実施の形態１〜２４、及び実施例１〜１１で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯端末を安価に提供することができる。   A portable terminal shown in FIG. 52C includes a main body 9101, a display portion 9102, and the like. As the display portion 9102, any of those shown in Embodiment Modes 1 to 24 and Examples 1 to 11 can be used. By using the display device which is one embodiment of the present invention, a portable terminal capable of high-quality display can be provided at low cost.

図５２（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含んでいる。表示部９３０２は、実施の形態１〜２４、及び実施例１〜１１で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯型のテレビジョン装置を安価に提供することができる。このようなテレビジョン装置は携帯電話などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広く適用することができる。   A portable television device shown in FIG. 52D includes a main body 9301, a display portion 9302, and the like. As the display portion 9302, any of those shown in Embodiment Modes 1 to 24 and Examples 1 to 11 can be used. By using the display device which is one embodiment of the present invention, a portable television device capable of high-quality display can be provided at low cost. Such a television device can be widely applied from a small one mounted on a portable terminal such as a cellular phone to a medium-sized one that can be carried and a large one (for example, 40 inches or more). .

図５２（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んでいる。表示部９４０２は、実施の形態１〜２４、及び実施例１〜１１で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯型のコンピュータを安価に提供することができる。   A portable computer shown in FIG. 52E includes a main body 9401, a display portion 9402, and the like. As the display portion 9402, any of those shown in Embodiment Modes 1 to 24 and Examples 1 to 11 can be used. By using the display device which is one embodiment of the present invention, a portable computer capable of high-quality display can be provided at low cost.

図５２（Ｆ）に示すテレビジョン装置は、本体９５０１、表示部９５０２等を含んでいる。表示部９５０２は、実施の形態１〜２４、及び実施例１〜１１で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能なテレビジョン装置を安価に提供することができる。   A television set shown in FIG. 52F includes a main body 9501, a display portion 9502, and the like. As the display portion 9502, any of those shown in Embodiment Modes 1 to 24 and Examples 1 to 11 can be used. By using the display device which is one embodiment of the present invention, a television device capable of high-quality display can be provided at low cost.

上記に挙げた電子機器において、二次電池を用いているものは、消費電力を削減した分、電子機器の使用時間を長持ちさせることができ、二次電池を充電する手間を省くことができる。   Among the electronic devices listed above, those using a secondary battery can extend the usage time of the electronic device as much as power consumption is reduced, and can save the trouble of charging the secondary battery.

図５３に示す大型テレビジョンは、本体９６０１、表示部９６０２等を含んでいる。また、本体の裏又は上部には、壁掛用の支持体が設けられている。図５３では、大型テレビジョンの代表例として、壁掛けテレビジョンを示す。図５３に示すように壁９６０３にかけて表示することができる。また、鉄道の駅や空港などにおける情報表示板や、街頭における広告表示板など特に大面積の表示媒体として様々な用途に適用することができる。表示部９６０２は、実施の形態１〜２４、及び実施例１〜１１で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な大型テレビジョンを安価に提供することができる。   A large television shown in FIG. 53 includes a main body 9601, a display portion 9602, and the like. A wall-supporting body is provided on the back or top of the main body. FIG. 53 shows a wall-mounted television as a typical example of a large television. As shown in FIG. 53, the image can be displayed over the wall 9603. In addition, the present invention can be applied to various uses as a display medium having a particularly large area, such as an information display board at a railway station or airport, or an advertisement display board in a street. The display portion 9602 can be any of those shown in Embodiment Modes 1 to 24 and Examples 1 to 11. By using the display device which is one embodiment of the present invention, a large television capable of high-quality display can be provided at low cost.

本発明に係る半導体装置の作製工程を説明する断面図。8A and 8B are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する断面図。8A and 8B are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する上面図及び断面図。4A and 4B are a top view and cross-sectional views illustrating a structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する上面図及び断面図。4A and 4B are a top view and cross-sectional views illustrating a structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する上面図及び断面図。4A and 4B are a top view and cross-sectional views illustrating a structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する上面図及び断面図。4A and 4B are a top view and cross-sectional views illustrating a structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する上面図及び断面図。4A and 4B are a top view and cross-sectional views illustrating a structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する上面図及び断面図。4A and 4B are a top view and cross-sectional views illustrating a structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する上面図及び断面図。4A and 4B are a top view and cross-sectional views illustrating a structure of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する断面図。8A and 8B are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する平面図及び断面図。4A and 4B are a plan view and a cross-sectional view illustrating the structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する平面図及び断面図。4A and 4B are a plan view and a cross-sectional view illustrating the structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する平面図及び断面図。4A and 4B are a plan view and a cross-sectional view illustrating the structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する平面図及び断面図。4A and 4B are a plan view and a cross-sectional view illustrating the structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する平面図及び断面図。4A and 4B are a plan view and a cross-sectional view illustrating the structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する平面図及び断面図。4A and 4B are a plan view and a cross-sectional view illustrating the structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する平面図及び断面図。4A and 4B are a plan view and a cross-sectional view illustrating the structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する平面図及び断面図。4A and 4B are a plan view and a cross-sectional view illustrating the structure of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する断面図。8A and 8B are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する断面図。8A and 8B are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する断面図。8A and 8B are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する断面図。8A and 8B are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する断面図。8A and 8B are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する断面図。FIG. 10 is a cross-sectional view illustrating a structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する断面図。FIG. 10 is a cross-sectional view illustrating a structure of a semiconductor device according to the invention. 本発明に係る半導体装置の半導体領域における不純物濃度を説明する断面図。9 is a cross-sectional view illustrating impurity concentration in a semiconductor region of a semiconductor device according to the present invention. FIG. 本発明に係る半導体装置の半導体領域における不純物濃度を説明する断面図。9 is a cross-sectional view illustrating impurity concentration in a semiconductor region of a semiconductor device according to the present invention. FIG. 本発明に係る半導体装置の構造を説明する断面図。FIG. 10 is a cross-sectional view illustrating a structure of a semiconductor device according to the invention. 本発明に係る半導体装置の構造を説明する断面図。FIG. 10 is a cross-sectional view illustrating a structure of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する断面図。8A and 8B are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する断面図。8A and 8B are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する段面図。FIG. 10 is a step view illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する段面図。FIG. 10 is a step view illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する段面図。FIG. 10 is a step view illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の画素の構造を説明する上面図。FIG. 11 is a top view illustrating a structure of a pixel of a semiconductor device according to the invention. 本発明に係る半導体装置の駆動回路の構造を説明する上面図。FIG. 10 is a top view illustrating a structure of a driver circuit of a semiconductor device according to the invention. 本発明に係る半導体装置の駆動回路の構造を説明する上面図。FIG. 10 is a top view illustrating a structure of a driver circuit of a semiconductor device according to the invention. 本発明に係る発光表示パネルの構成を説明する上面図及び断面図。4A and 4B are a top view and a cross-sectional view illustrating a structure of a light-emitting display panel according to the invention. 本発明に係る半導体装置の発光素子の構造を説明する断面図。FIG. 14 is a cross-sectional view illustrating a structure of a light-emitting element of a semiconductor device according to the invention. 本発明に係る半導体装置の発光素子の回路を説明する図。6A and 6B illustrate a circuit of a light-emitting element of a semiconductor device according to the present invention. 本発明に係る半導体装置の作製工程を説明する段面図。FIG. 10 is a step view illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する段面図。FIG. 10 is a step view illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する段面図。FIG. 10 is a step view illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する段面図。FIG. 10 is a step view illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の作製工程を説明する段面図。FIG. 10 is a step view illustrating a manufacturing process of a semiconductor device according to the invention. 本発明に係る半導体装置の駆動回路の接続を説明する上面図。FIG. 6 is a top view illustrating connection of a driver circuit of a semiconductor device according to the present invention. 本発明に係る半導体装置の駆動回路の接続を説明する上面図。FIG. 6 is a top view illustrating connection of a driver circuit of a semiconductor device according to the present invention. 本発明に係る液晶表示パネルの構成を説明する上面図及び断面図。4A and 4B are a top view and a cross-sectional view illustrating a structure of a liquid crystal display panel according to the invention. 本発明に係る液晶表示モジュールの構成を説明する図。FIG. 6 illustrates a structure of a liquid crystal display module according to the present invention. 本発明に係る半導体装置の駆動回路の実装方法を説明する上面図。FIG. 6 is a top view illustrating a method for mounting a drive circuit of a semiconductor device according to the present invention. 本発明に適用可能なレーザビーム直接描画装置を説明する図。1A and 1B illustrate a laser beam direct drawing apparatus applicable to the present invention. 電子機器の一例を説明する図。6A and 6B illustrate examples of electronic devices. 電子機器の一例を説明する図。6A and 6B illustrate examples of electronic devices. 本発明に係る半導体装置の周辺部の構成を説明する上面図及び断面図。4A and 4B are a top view and a cross-sectional view illustrating a structure of a peripheral portion of a semiconductor device according to the invention. 保護回路を説明する回路図。FIG. 6 is a circuit diagram illustrating a protection circuit.

Claims (8)

絶縁表面上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体層を形成し、
前記第１の半導体層に触媒元素を添加し加熱した後、前記第１の半導体層上にリン、窒素、ヒ素、アンチモン、及びビスマスのいずれかを有する第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層を加熱した後、前記第２の半導体層に接する第１の導電層を液滴吐出法により形成し、
前記第１の導電層及び前記第２の半導体層の一部をエッチングして、第２の導電層及びソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。 Forming a gate electrode on the insulating surface;
Forming a gate insulating film on the gate electrode;
Forming a first semiconductor layer on the gate insulating film;
After heating was added a catalytic element into the first semiconductor layer, is formed of phosphorus on the first semiconductor layer, nitrogen, arsenic, antimony, and a second semiconductor layer having any of bismuth,
After heating the first semiconductor layer and the second semiconductor layer , a first conductive layer in contact with the second semiconductor layer is formed by a droplet discharge method,
Wherein a portion of the first conductive layer and the second semiconductor layer is etched, a method for manufacturing a semiconductor device according to claim Rukoto forming forms the second conductive layer and the source and drain regions. 絶縁表面上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体層を形成し、
前記第１の半導体層に触媒元素を添加し加熱した後、前記第１の半導体層上にリン、窒素、ヒ素、アンチモン、及びビスマスのいずれかを有する第２の半導体層を形成し、
前記第２の半導体層に、ヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種を添加し、
前記第１の半導体層及び前記第２の半導体層を加熱した後、前記第２の半導体層に接する第１の導電層を液滴吐出法により形成し、
前記第１の導電層及び前記第２の半導体層の一部をエッチングして、第２の導電層及びソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。 Forming a gate electrode on the insulating surface;
Forming a gate insulating film on the gate electrode;
Forming a first semiconductor layer on the gate insulating film;
After adding and heating a catalytic element to the first semiconductor layer, a second semiconductor layer containing any of phosphorus, nitrogen, arsenic, antimony, and bismuth is formed on the first semiconductor layer;
One or more selected from helium, neon, argon, krypton, and xenon are added to the second semiconductor layer ,
After heating the first semiconductor layer and the second semiconductor layer, a first conductive layer in contact with the second semiconductor layer is formed by a droplet discharge method,
A method for manufacturing a semiconductor device, wherein the second conductive layer, the source region, and the drain region are formed by etching part of the first conductive layer and the second semiconductor layer . 絶縁表面上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体層を形成し、
前記第１の半導体層に触媒元素を添加し加熱した後、前記第１の半導体層上にヘリウム、ネオン、アルゴン、クリプトン、キセノンのいずれかを有する第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層を加熱した後、前記第２の半導体層を除去し、
前記第１の半導体層に接してリン、窒素、ヒ素、アンチモン、及びビスマスのいずれかを有する第３の半導体層を形成し、
前記第３の半導体層に接する第１の導電層を液滴吐出法により形成し、前記第１の導電層及び前記第３の半導体層の一部をエッチングして、第２の導電層及びソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。 Forming a gate electrode on the insulating surface;
Forming a gate insulating film on the gate electrode;
Forming a first semiconductor layer on the gate insulating film;
After heating was added a catalytic element into the first semiconductor layer, forming a second semiconductor layer having helium, neon, argon, krypton, or xenon in said first semiconductor layer,
After heating the first semiconductor layer and the second semiconductor layer , removing the second semiconductor layer ;
In contact with the first semiconductor layer phosphorus to form nitrogen, arsenic, antimony, and the third semiconductor layer having any of bismuth,
A first conductive layer in contact with the third semiconductor layer is formed by a droplet discharge method, and a part of the first conductive layer and the third semiconductor layer is etched to form a second conductive layer and a source. the method for manufacturing a semiconductor device according to claim Rukoto forming form a region and a drain region. 絶縁表面上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の半導体層を形成し、
前記第１の半導体層に触媒元素を添加し加熱した後、前記第１の半導体層上にヘリウム、ネオン、アルゴン、クリプトン、キセノンのいずれかを有する第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層を加熱した後、前記第２の半導体層を除去し、
前記第１の半導体層にリン、窒素、ヒ素、アンチモン、及びビスマスのいずれかを添加してソース領域及びドレイン領域を形成し、
前記ソース領域及び前記ドレイン領域に接する第１の導電層を液滴吐出法により形成し、
前記第１の導電層の一部をエッチングして、第２の導電層を形成することを特徴とする半導体装置の作製方法。 Forming a gate electrode on the insulating surface;
Forming a gate insulating film on the gate electrode;
Forming a first semiconductor layer on the gate insulating film;
After heating was added a catalytic element into the first semiconductor layer, forming a second semiconductor layer having helium, neon, argon, krypton, or xenon in said first semiconductor layer,
After heating the first semiconductor layer and the second semiconductor layer , removing the second semiconductor layer ;
A source region and a drain region are formed by adding any of phosphorus, nitrogen, arsenic, antimony, and bismuth to the first semiconductor layer ,
A first conductive layer in contact with the source region and the drain region is formed by a droplet discharge method,
It said first etching a portion of the conductive layer, a method for manufacturing a semiconductor device according to claim Rukoto forming forms the second conductive layer. 請求項１乃至請求項４のいずれか一において、
前記ゲート電極は、前記絶縁表面上に導電膜を形成し、
前記導電膜上に感光性樹脂を吐出又は塗布し、
前記感光性樹脂の一部にレーザ光を照射してマスクを形成した後、前記マスクを用いて前記導電膜をエッチングして形成することを特徴とする半導体装置の作製方法。 In any one of claims 1 to 4,
The gate electrode forms a conductive film on the insulating surface,
A photosensitive resin is discharged or applied onto the conductive film,
A method for manufacturing a semiconductor device, comprising: forming a mask by irradiating a part of the photosensitive resin with a laser beam; and etching the conductive film using the mask. 請求項１乃至請求項５のいずれか一において、
前記ゲート電極は、耐熱性を有する導電層で形成されていることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 5,
The method for manufacturing a semiconductor device, wherein the gate electrode is formed of a heat-resistant conductive layer. 請求項１乃至請求項５のいずれか一において、
前記ゲート電極は、タングステン、モリブデン、ジルコニウム、ハフニウム、ビスマス、ニオブ、タンタル、クロム、コバルト、ニッケル、白金、リンを含有する結晶性珪素膜、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズで形成されることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 5,
Wherein the gate electrode, tungsten, molybdenum, zirconium, hafnium, bismuth, niobium, tantalum, chromium, cobalt, nickel, platinum, a crystalline silicon film containing phosphorus, indium tin oxide, zinc oxide, indium zinc oxide, gallium A method for manufacturing a semiconductor device , which is formed using added zinc oxide or indium tin oxide containing silicon oxide. 請求項１乃至請求項７のいずれか一において、
前記触媒元素は、タングステン、モリブデン、ジルコニウム、ハフニウム、ビスマス、ニオブ、タンタル、クロム、コバルト、ニッケル、及び白金から選ばれる一つ又は複数であることを特徴とする半導体装置の作製方法。
In any one of claims 1 to 7,
The method for manufacturing a semiconductor device, wherein the catalyst element is one or more selected from tungsten, molybdenum, zirconium, hafnium, bismuth, niobium, tantalum, chromium, cobalt, nickel, and platinum.
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US8945981B2 (en) * 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
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CN103928476A (en) * 2008-10-03 2014-07-16 株式会社半导体能源研究所 Display Device And Method For Manufacturing The Same
EP2284891B1 (en) * 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
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Publication number Priority date Publication date Assignee Title
JP4236716B2 (en) * 1997-09-29 2009-03-11 株式会社半導体エネルギー研究所 Semiconductor device
JP4718700B2 (en) * 2001-03-16 2011-07-06 株式会社半導体エネルギー研究所 Method for manufacturing semiconductor device
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