JP4903074B2

JP4903074B2 - Synchronization signal generation circuit

Info

Publication number: JP4903074B2
Application number: JP2007081400A
Authority: JP
Inventors: 直樹甲斐
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2007-03-27
Filing date: 2007-03-27
Publication date: 2012-03-21
Anticipated expiration: 2027-03-27
Also published as: JP2008242010A

Description

本発明は、映像信号から得られる同期信号に基づいて、液晶モニタ等の表示装置で用いられる正極性又は負極性のいずれか一方のみの極性を有する同期信号を生成する同期信号生成回路に関する。 The present invention relates to a synchronization signal generation circuit that generates a synchronization signal having only one polarity of positive polarity or negative polarity used in a display device such as a liquid crystal monitor based on a synchronization signal obtained from a video signal.

映像信号から得られる垂直同期信号や水平同期信号などの映像同期信号は、解像度の違い等により極性が異なっている。一方、映像信号から得られる映像データ信号を表す表示を行う表示装置においては、動作可能な同期信号の極性が決まっている場合がある。それ故、正極性と負極性の２種類の極性をとりうる映像同期信号から、表示装置に適合する正負極性の一方のみの極性を有する同期信号（以下、単一極性同期信号という）を生成して、表示装置に供給する必要がある。 Video synchronization signals such as a vertical synchronization signal and a horizontal synchronization signal obtained from the video signal have different polarities due to differences in resolution. On the other hand, in a display device that displays a video data signal obtained from a video signal, the polarity of an operable synchronization signal may be determined. Therefore, a synchronization signal having only one polarity of positive and negative polarity suitable for a display device (hereinafter referred to as a single polarity synchronization signal) is generated from a video synchronization signal having two types of polarity, positive polarity and negative polarity. Need to be supplied to the display device.

このような単一極性同期信号を生成して、表示装置に供給する同期信号生成回路としては、カウンタを用いて映像同期信号の極性を判別して、単一極性同期信号を生成するものがある。この同期信号生成回路では、映像同期信号の正極性の幅と、負極性の幅をカウンタで数えて、各々のカウンタの値を比較して、映像同期信号の極性を判別している。映像同期信号は、幅の小さい（カウンタの値の小さい）方の極性をもつと判別される。そして、極性の判別した映像同期信号に基づいて、単一極性同期信号を生成している。 As a synchronization signal generation circuit that generates such a single polarity synchronization signal and supplies it to the display device, there is a circuit that generates a single polarity synchronization signal by determining the polarity of the video synchronization signal using a counter. . In this synchronization signal generation circuit, the positive and negative polarity widths of the video synchronization signal are counted by a counter, and the values of the counters are compared to determine the polarity of the video synchronization signal. It is determined that the video synchronization signal has the smaller polarity (the counter value is smaller). A single polarity synchronization signal is generated based on the video synchronization signal whose polarity has been determined.

また、特許文献１に記載の装置では、カウンタを用いずに映像同期信号の極性を判別して、単一極性同期信号を生成している。この装置では、映像同期信号及び映像データイネーブル信号に基づいて、映像同期信号の極性を判別している。そして、映像同期信号の極性の判別結果に基づいて、単一極性同期信号を生成している。
特開２００１−１５４６２８号公報 In the device described in Patent Document 1, the polarity of the video synchronization signal is determined without using a counter, and a single polarity synchronization signal is generated. In this apparatus, the polarity of the video synchronization signal is determined based on the video synchronization signal and the video data enable signal. Then, a single polarity synchronization signal is generated based on the determination result of the polarity of the video synchronization signal.
JP 2001-154628 A

上記したカウンタを用いる同期信号生成回路では、映像同期信号の正極性の幅と、負極性の幅をカウンタで数えて、各々のカウンタの値を比較して、映像同期信号の極性を判別している。それ故、正極性用のカウンタと、負極性用のカウンタの２つが必要となる。例えば、解像度がＶＧＡ（６４０×４８０）であるとすると、垂直同期信号は１６００クロック期間発生し、水平同期信号は９６クロック期間発生する。この場合、同期信号の極性を判別するためには、最低、垂直同期信号用に１１ビットのカウンタが、水平同期信号用に７ビットのカウンタが必要となる。垂直同期信号及び水平同期信号の各々に対して、正極性用と負極性用の２種類のカウンタが必要となるので、同期信号生成回路の回路規模が大きくなってしまう。 In the synchronization signal generation circuit using the counter described above, the positive and negative widths of the video synchronization signal are counted by the counter, and the values of the counters are compared to determine the polarity of the video synchronization signal. Yes. Therefore, two counters are required: a positive counter and a negative counter. For example, if the resolution is VGA (640 × 480), the vertical synchronization signal is generated for 1600 clock periods and the horizontal synchronization signal is generated for 96 clock periods. In this case, in order to determine the polarity of the synchronization signal, at least an 11-bit counter for the vertical synchronization signal and a 7-bit counter for the horizontal synchronization signal are required. Since two types of counters for positive polarity and negative polarity are required for each of the vertical synchronization signal and the horizontal synchronization signal, the circuit scale of the synchronization signal generation circuit increases.

また、特許文献１に記載の装置では、カウンタを用いずに、映像同期信号及び映像データイネーブル信号に基づいて、映像同期信号の極性を判別している。しかし、この装置では、外部から入力される映像同期信号に対するメタステーブル対策が考慮に入れられていない。メタステーブル対策を行うためには、映像同期信号の入力側若しくは単一極性同期信号の出力側に、２段のフリップフロップ回路を付け加える必要がある。それ故、回路規模が大きくなってしまう。 In the device described in Patent Document 1, the polarity of the video synchronization signal is determined based on the video synchronization signal and the video data enable signal without using a counter. However, this apparatus does not take into account a measure for metastable with respect to a video synchronization signal input from the outside. In order to take a measure against metastable, it is necessary to add a two-stage flip-flop circuit to the input side of the video synchronization signal or the output side of the single polarity synchronization signal. Therefore, the circuit scale becomes large.

本発明は上記した点に鑑みてなされたものであり、小規模の回路構成で、映像信号から得られる映像同期信号に基づいて、映像同期信号の極性に拘らず正負極性の一方のみの極性を有する単一極性同期信号を生成することの出来る同期信号生成回路を提供することを目的とする。 The present invention has been made in view of the above points, and based on a video synchronization signal obtained from a video signal with a small-scale circuit configuration, only one polarity of positive and negative polarity is set regardless of the polarity of the video synchronization signal. It is an object of the present invention to provide a synchronization signal generation circuit capable of generating a single polarity synchronization signal.

本発明の同期信号生成回路は、映像信号から得られる入力映像同期信号に基づいて、当該入力映像同期信号の極性に拘らず正負極性の一方のみの極性を有する単一極性同期信号を生成する同期信号生成回路であって、当該入力映像同期信号のレベル変化を検出して、レベル変化検出信号を発するレベル変化検出信号生成手段と、前記レベル変化検出信号の発生の都度、レベル変化する信号を前記単一極性同期信号として出力し、且つ前記映像信号から得られる映像データイネーブル信号に応じて前記単一極性同期信号の値を初期値に設定する出力信号生成手段と、前記入力映像同期信号の欠落を補正してこれを前記入力映像同期信号とする映像同期信号補正手段と、を有し、前記映像同期信号補正手段は、前記入力映像同期信号を、入力されるクロック信号に同期させて出力する第１のフリップフロップ回路と、前記第１のフリップフロップ回路の出力を、入力されるクロック信号に同期させて出力する第２のフリップフロップ回路と、前記第１のフリップフロップ回路の出力又は前記第２のフリップフロップ回路の一方を選択して出力する第１のセレクタと、前記第１のセレクタの出力を、入力されるクロック信号に同期させて出力する第３のフリップフロップ回路と、前記第１のフリップフロップ回路の出力又は前記第３のフリップフロップ回路の一方を選択して出力する第２のセレクタと、前記第２のセレクタの出力を、入力されるクロック信号に同期させて出力する第４のフリップフロップ回路と、前記第１のフリップフロップ回路の出力又は前記第４のフリップフロップ回路の一方を選択して出力する第３のセレクタと、前記第３のセレクタの出力を、入力されるクロック信号に同期させて出力する第５のフリップフロップ回路と、を有し、前記第１のセレクタは、前記第１のフリップフロップ回路の出力と前記第５のフリップフロップ回路の出力が同じ場合に、前記第１のフリップフロップ回路の出力を選択して出力し、前記第１のフリップフロップ回路の出力と前記第５のフリップフロップ回路の出力が異なる場合に、前記第２のフリップフロップ回路の出力を選択して出力し、前記第２のセレクタは、前記第１のフリップフロップ回路の出力と前記第５のフリップフロップ回路の出力が同じ場合に、前記第１のフリップフロップ回路の出力を選択して出力し、前記第１のフリップフロップ回路の出力と前記第５のフリップフロップ回路の出力が異なる場合に、前記第３のフリップフロップ回路の出力を選択して出力し、前記第３のセレクタは、前記第１のフリップフロップ回路の出力と前記第５のフリップフロップ回路の出力が同じ場合に、前記第１のフリップフロップ回路の出力を選択して出力し、前記第１のフリップフロップ回路の出力と前記第５のフリップフロップ回路の出力が異なる場合に、前記第４のフリップフロップ回路の出力を選択してこれを前記入力映像同期信号として出力することを特徴とする。 The synchronization signal generation circuit according to the present invention generates a single polarity synchronization signal having only one polarity of positive and negative polarity regardless of the polarity of the input video synchronization signal based on the input video synchronization signal obtained from the video signal. A signal generation circuit that detects a level change of the input video synchronization signal and generates a level change detection signal ; and a signal that changes in level each time the level change detection signal is generated. Output signal generating means for outputting as a single polarity synchronization signal and setting the value of the single polarity synchronization signal to an initial value in accordance with a video data enable signal obtained from the video signal, and lack of the input video synchronization signal have a, a video synchronization signal correcting means to the input video synchronizing signal this by correcting said video sync signal correction means, the input video synchronizing signal is inputted A first flip-flop circuit that outputs in synchronization with a clock signal; a second flip-flop circuit that outputs an output of the first flip-flop circuit in synchronization with an input clock signal; and the first flip-flop circuit A first selector that selects and outputs one of the output of the flip-flop circuit or the second flip-flop circuit, and a third selector that outputs the output of the first selector in synchronization with the input clock signal A flip-flop circuit, a second selector that selects and outputs one of the output of the first flip-flop circuit or the third flip-flop circuit, and an output of the second selector is input to a clock signal And a fourth flip-flop circuit that outputs in synchronization with the output of the first flip-flop circuit or the fourth flip-flop circuit. A third selector that selects and outputs one of the paths; and a fifth flip-flop circuit that outputs the output of the third selector in synchronization with an input clock signal. The selector selects and outputs the output of the first flip-flop circuit when the output of the first flip-flop circuit and the output of the fifth flip-flop circuit are the same, and outputs the first flip-flop When the output of the circuit and the output of the fifth flip-flop circuit are different, the output of the second flip-flop circuit is selected and output, and the second selector outputs the output of the first flip-flop circuit And the output of the first flip-flop circuit when the output of the first flip-flop circuit is the same as the output of the first flip-flop circuit. When the output of the fifth flip-flop circuit is different, the output of the third flip-flop circuit is selected and output, and the third selector outputs the output of the first flip-flop circuit and the fifth flip-flop circuit. When the output of the flip-flop circuit is the same, the output of the first flip-flop circuit is selected and output, and when the output of the first flip-flop circuit and the output of the fifth flip-flop circuit are different, The output of the fourth flip-flop circuit is selected and output as the input video synchronization signal .

以下、本発明の実施例について図面を参照しつつ詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明に係る同期信号生成回路の第１の実施例を示している。同期信号生成回路は、正極性と負極性の２種類の極性をとりうる映像同期信号から、正負極性の一方のみの極性を有する単一極性同期信号を生成する。ここでは、正極性の単一極性同期信号が生成されるとする。第１のフリップフロップ回路１１は、映像同期信号をクロック信号に同期させて出力する。第２のフリップフロップ回路１２は、第１のフリップフロップ回路１１の出力をクロック信号に同期させて出力する。ＥＸＯＲゲート２は、第１のフリップフロップ回路１１の出力と、第２のフリップフロップ回路１２の出力の排他的論理和を算出して出力する。１ビットカウンタ３は、ＥＸＯＲゲート２の出力を入力としてカウントした値を、単一極性同期信号として出力する。また、１ビットカウンタ３は、映像データイネーブル信号の入力に応じて、カウント値を初期値、例えば、「Ｌｏｗ」に設定して、カウント値の初期化を行う。 FIG. 1 shows a first embodiment of a synchronizing signal generation circuit according to the present invention. The synchronization signal generation circuit generates a single polarity synchronization signal having only one polarity of positive and negative polarity from a video synchronization signal that can have two types of polarity, positive polarity and negative polarity. Here, it is assumed that a positive polarity single polarity synchronization signal is generated. The first flip-flop circuit 11 outputs the video synchronization signal in synchronization with the clock signal. The second flip-flop circuit 12 outputs the output of the first flip-flop circuit 11 in synchronization with the clock signal. The EXOR gate 2 calculates and outputs an exclusive OR of the output of the first flip-flop circuit 11 and the output of the second flip-flop circuit 12. The 1-bit counter 3 outputs a value counted with the output of the EXOR gate 2 as an input as a single polarity synchronization signal. The 1-bit counter 3 initializes the count value by setting the count value to an initial value, for example, “Low” in response to the input of the video data enable signal.

図２に、映像信号に含まれる信号の電圧波形を示す。映像信号には、垂直同期信号、水平同期信号、映像データの有効期間を表す映像データイネーブル信号及び映像データを表す映像データ信号が含まれる。ここでは、垂直同期信号及び水平同期信号は、負極性を有している。垂直同期信号は、垂直方向の同期をとるためのものである。水平同期信号は、水平方向の同期をとるためのものである。ここでは、映像信号に含まれる垂直同期信号及び水平同期信号を、映像同期信号としている。映像データイネーブル信号は、正極性を有している。映像データイネーブル信号は、映像データの有効期間を表すものであり、映像データイネーブル信号がイネーブル（Ｈｉｇｈ）の期間が映像データの有効期間である。映像データイネーブル信号は、垂直同期信号及び水平同期信号がディセーブル（Ｈｉｇｈ）の期間に、イネーブルになる。 FIG. 2 shows voltage waveforms of signals included in the video signal. The video signal includes a vertical synchronization signal, a horizontal synchronization signal, a video data enable signal that represents an effective period of video data, and a video data signal that represents video data. Here, the vertical synchronization signal and the horizontal synchronization signal have a negative polarity. The vertical synchronization signal is for synchronizing in the vertical direction. The horizontal synchronization signal is for synchronizing in the horizontal direction. Here, the vertical synchronizing signal and the horizontal synchronizing signal included in the video signal are used as the video synchronizing signal. The video data enable signal has a positive polarity. The video data enable signal represents the valid period of the video data, and the period in which the video data enable signal is enabled (High) is the valid period of the video data. The video data enable signal is enabled while the vertical synchronization signal and the horizontal synchronization signal are disabled (High).

図３は、負極性の映像同期信号が入力された場合の、同期信号生成回路の動作を示している。 FIG. 3 shows the operation of the synchronization signal generation circuit when a negative video synchronization signal is input.

第１のフリップフロップ回路１１に入力される映像同期信号が、点３ａで「Ｈｉｇｈ」から「Ｌｏｗ」に変化すると、次のクロックの立ち上がりである点３ｂで、第１のフリップフロップ回路１１の出力が「Ｈｉｇｈ」から「Ｌｏｗ」に変化する。第２のフリップフロップ回路１２に入力される第１のフリップフロップ回路１１の出力が、点３ｂで「Ｈｉｇｈ」から「Ｌｏｗ」に変化すると、次のクロックの立ち上がりである点３ｃで、第２のフリップフロップ回路１２の出力が「Ｈｉｇｈ」から「Ｌｏｗ」に変化する。 When the video synchronization signal input to the first flip-flop circuit 11 changes from “High” to “Low” at the point 3a, the output of the first flip-flop circuit 11 at the point 3b which is the next rising edge of the clock. Changes from “High” to “Low”. When the output of the first flip-flop circuit 11 input to the second flip-flop circuit 12 changes from “High” to “Low” at the point 3b, the second flip-flop circuit 12 receives the second clock at the point 3c which is the next rising edge of the clock. The output of the flip-flop circuit 12 changes from “High” to “Low”.

ＥＸＯＲゲート２には、第１のフリップフロップ回路１１の出力及び第２のフリップフロップ回路１２の出力が入力されている。第１のフリップフロップ回路１１の出力及び第２のフリップフロップ回路１２の出力は、点３ｂまでは、共に「Ｈｉｇｈ」である。それ故、点３ｂまでは、ＥＸＯＲゲート２の出力は「Ｌｏｗ」となる。点３ｂから点３ｃの間は、第１のフリップフロップ回路１１の出力は「Ｌｏｗ」であり、第２のフリップフロップ回路１２の出力は「Ｈｉｇｈ」である。それ故、点３ｂから点３ｃの間、ＥＸＯＲゲート２の出力は、「Ｈｉｇｈ」となる。点３ｃでは、第１のフリップフロップ回路１１の出力及び第２のフリップフロップ回路１２の出力は、共に「Ｌｏｗ」となる。それ故、点３ｃで、ＥＸＯＲゲート２の出力は、「Ｌｏｗ」となる。 The output of the first flip-flop circuit 11 and the output of the second flip-flop circuit 12 are input to the EXOR gate 2. The output of the first flip-flop circuit 11 and the output of the second flip-flop circuit 12 are both “High” until the point 3b. Therefore, until the point 3b, the output of the EXOR gate 2 is "Low". Between point 3b and point 3c, the output of the first flip-flop circuit 11 is “Low” and the output of the second flip-flop circuit 12 is “High”. Therefore, the output of the EXOR gate 2 becomes “High” between the points 3b and 3c. At the point 3c, the output of the first flip-flop circuit 11 and the output of the second flip-flop circuit 12 are both “Low”. Therefore, at the point 3c, the output of the EXOR gate 2 becomes “Low”.

１ビットカウンタ３は、ＥＸＯＲゲート２の出力を入力としてカウントしている。ＥＸＯＲゲート２の出力が、点３ｂで「Ｌｏｗ」から「Ｈｉｇｈ」に変化すると、次のクロックの立ち上がりである点３ｃで、１ビットカウンタ３は、１回カウントする。それ故、１ビットカウンタ３の出力は、点３ｃで「Ｌｏｗ」から「Ｈｉｇｈ」に変化する。 The 1-bit counter 3 counts the output of the EXOR gate 2 as an input. When the output of the EXOR gate 2 changes from “Low” to “High” at the point 3b, the 1-bit counter 3 counts once at the point 3c that is the next rising edge of the clock. Therefore, the output of the 1-bit counter 3 changes from “Low” to “High” at the point 3c.

点３ｄで映像同期信号が「Ｌｏｗ」から「Ｈｉｇｈ」に変化すると、次のクロックの立ち上がりである点３ｅで、第１のフリップフロップ回路１１の出力が「Ｌｏｗ」から「Ｈｉｇｈ」に変化する。第２のフリップフロップ回路１２に入力される第１のフリップフロップ回路１１の出力が、点３ｅで「Ｌｏｗ」から「Ｈｉｇｈ」に変化すると、次のクロックの立ち上がりである点３ｆで、第２のフリップフロップ回路１２の出力が「Ｌｏｗ」から「Ｈｉｇｈ」に変化する。 When the video synchronization signal changes from “Low” to “High” at the point 3d, the output of the first flip-flop circuit 11 changes from “Low” to “High” at the point 3e which is the next rising edge of the clock. When the output of the first flip-flop circuit 11 input to the second flip-flop circuit 12 changes from “Low” to “High” at the point 3e, the second flip-flop circuit 12 has the second clock rising at the point 3f. The output of the flip-flop circuit 12 changes from “Low” to “High”.

第１のフリップフロップ回路１１の出力及び第２のフリップフロップ回路１２の出力は、点３ｃから点３ｅ間は、共に「Ｌｏｗ」である。それ故、点３ｃから点３ｅ間は、ＥＸＯＲゲート２の出力は「Ｌｏｗ」となる。点３ｅから点３ｆの間は、第１のフリップフロップ回路１１の出力は「Ｈｉｇｈ」であり、第２のフリップフロップ回路１２の出力は「Ｌｏｗ」である。それ故、点３ｅから点３ｆの間、ＥＸＯＲゲート２の出力は、「Ｈｉｇｈ」となる。点３ｆでは、第１のフリップフロップ回路１１の出力及び第２のフリップフロップ回路１２の出力は、共に「Ｈｉｇｈ」となる。それ故、点３ｆで、ＥＸＯＲゲート２の出力は、「Ｌｏｗ」となる。 The output of the first flip-flop circuit 11 and the output of the second flip-flop circuit 12 are both “Low” from the point 3c to the point 3e. Therefore, the output of the EXOR gate 2 is “Low” between the points 3c and 3e. Between the point 3e and the point 3f, the output of the first flip-flop circuit 11 is “High”, and the output of the second flip-flop circuit 12 is “Low”. Therefore, the output of the EXOR gate 2 becomes “High” between the point 3e and the point 3f. At the point 3f, the output of the first flip-flop circuit 11 and the output of the second flip-flop circuit 12 are both “High”. Therefore, at the point 3f, the output of the EXOR gate 2 becomes “Low”.

ＥＸＯＲゲート２の出力が、点３ｅで「Ｌｏｗ」から「Ｈｉｇｈ」に変化すると、次のクロックの立ち上がりである点３ｆで、１ビットカウンタ３は、１回カウントする。それ故、１ビットカウンタ３の出力は、点３ｆで「Ｈｉｇｈ」から「Ｌｏｗ」に変化する。 When the output of the EXOR gate 2 changes from “Low” to “High” at the point 3e, the 1-bit counter 3 counts once at the point 3f which is the next rising edge of the clock. Therefore, the output of the 1-bit counter 3 changes from “High” to “Low” at the point 3f.

このように、１ビットカウンタ３の出力を、単一極性同期信号とすることにより、負極性の映像同期信号に基づいて、正極性の単一極性同期信号を生成して出力することが出来る。 In this way, by using the output of the 1-bit counter 3 as a single polarity synchronization signal, it is possible to generate and output a positive polarity single polarity synchronization signal based on the negative polarity video synchronization signal.

図４は、正極性の映像同期信号が入力された場合の、同期信号生成回路の動作を示している。 FIG. 4 shows the operation of the synchronization signal generation circuit when a positive video synchronization signal is input.

第１のフリップフロップ回路１１に入力される映像同期信号が、点４ａで「Ｌｏｗ」から「Ｈｉｇｈ」に変化すると、次のクロックの立ち上がりである点４ｂで、第１のフリップフロップ回路１１の出力が「Ｌｏｗ」から「Ｈｉｇｈ」に変化する。第２のフリップフロップ回路１２に入力される第１のフリップフロップ回路１１の出力が、点４ｂで「Ｌｏｗ」から「Ｈｉｇｈ」に変化すると、次のクロックの立ち上がりである点４ｃで、第２のフリップフロップ回路１２の出力が「Ｌｏｗ」から「Ｈｉｇｈ」に変化する。 When the video synchronization signal input to the first flip-flop circuit 11 changes from “Low” to “High” at the point 4 a, the output of the first flip-flop circuit 11 at the point 4 b that is the next rising edge of the clock. Changes from “Low” to “High”. When the output of the first flip-flop circuit 11 input to the second flip-flop circuit 12 changes from “Low” to “High” at the point 4b, the second clock rises at the point 4c which is the rising edge of the next clock. The output of the flip-flop circuit 12 changes from “Low” to “High”.

第１のフリップフロップ回路１１の出力及び第２のフリップフロップ回路１２の出力は、点４ｂまでは、共に「Ｌｏｗ」である。それ故、点４ｂまでは、ＥＸＯＲゲート２の出力は「Ｌｏｗ」となる。点４ｂから点４ｃの間は、第１のフリップフロップ回路１１の出力は「Ｈｉｇｈ」であり、第２のフリップフロップ回路１２の出力は「Ｌｏｗ」である。それ故、点４ｂから点４ｃの間、ＥＸＯＲゲート２の出力は、「Ｈｉｇｈ」となる。点４ｃでは、第１のフリップフロップ回路１１の出力及び第２のフリップフロップ回路１２の出力は、共に「Ｈｉｇｈ」となる。それ故、点４ｃで、ＥＸＯＲゲート２の出力は、「Ｌｏｗ」となる。 The output of the first flip-flop circuit 11 and the output of the second flip-flop circuit 12 are both “Low” until the point 4b. Therefore, until the point 4b, the output of the EXOR gate 2 is "Low". Between the point 4b and the point 4c, the output of the first flip-flop circuit 11 is “High”, and the output of the second flip-flop circuit 12 is “Low”. Therefore, the output of the EXOR gate 2 becomes “High” between the point 4 b and the point 4 c. At the point 4c, the output of the first flip-flop circuit 11 and the output of the second flip-flop circuit 12 are both “High”. Therefore, at the point 4c, the output of the EXOR gate 2 becomes “Low”.

ＥＸＯＲゲート２の出力が、点４ｂで「Ｌｏｗ」から「Ｈｉｇｈ」に変化すると、次のクロックの立ち上がりである点４ｃで、１ビットカウンタ３は、１回カウントする。それ故、１ビットカウンタ３の出力は、点４ｃで「Ｌｏｗ」から「Ｈｉｇｈ」に変化する。 When the output of the EXOR gate 2 changes from “Low” to “High” at the point 4b, the 1-bit counter 3 counts once at the point 4c which is the next rising edge of the clock. Therefore, the output of the 1-bit counter 3 changes from “Low” to “High” at the point 4c.

点４ｄで映像同期信号が「Ｈｉｇｈ」から「Ｌｏｗ」に変化すると、次のクロックの立ち上がりである点４ｅで、第１のフリップフロップ回路１１の出力が「Ｈｉｇｈ」から「Ｌｏｗ」に変化する。第２のフリップフロップ回路１２に入力される第１のフリップフロップ回路１１の出力が、点４ｅで「Ｈｉｇｈ」から「Ｌｏｗ」に変化すると、次のクロックの立ち上がりである点４ｆで、第２のフリップフロップ回路１２の出力が「Ｈｉｇｈ」から「Ｌｏｗ」に変化する。 When the video synchronization signal changes from “High” to “Low” at the point 4d, the output of the first flip-flop circuit 11 changes from “High” to “Low” at the point 4e which is the next rising edge of the clock. When the output of the first flip-flop circuit 11 input to the second flip-flop circuit 12 changes from “High” to “Low” at the point 4e, the second clock rises at the point 4f which is the rising edge of the next clock. The output of the flip-flop circuit 12 changes from “High” to “Low”.

第１のフリップフロップ回路１１の出力及び第２のフリップフロップ回路１２の出力は、点４ｃから点４ｅ間は、共に「Ｈｉｇｈ」である。それ故、点４ｃから点４ｅ間は、ＥＸＯＲゲート２の出力は「Ｌｏｗ」となる。点４ｅから点４ｆの間は、第１のフリップフロップ回路１１の出力は「Ｌｏｗ」であり、第２のフリップフロップ回路１２の出力は「Ｈｉｇｈ」である。それ故、点４ｅから点４ｆの間、ＥＸＯＲゲート２の出力は、「Ｈｉｇｈ」となる。点４ｆでは、第１のフリップフロップ回路１１の出力及び第２のフリップフロップ回路１２の出力は、共に「Ｌｏｗ」となる。それ故、点４ｆで、ＥＸＯＲゲート２の出力は、「Ｌｏｗ」となる。 The output of the first flip-flop circuit 11 and the output of the second flip-flop circuit 12 are both “High” from the point 4c to the point 4e. Therefore, the output of the EXOR gate 2 is “Low” between the point 4c and the point 4e. Between the point 4e and the point 4f, the output of the first flip-flop circuit 11 is “Low”, and the output of the second flip-flop circuit 12 is “High”. Therefore, the output of the EXOR gate 2 becomes “High” between the point 4e and the point 4f. At the point 4f, the output of the first flip-flop circuit 11 and the output of the second flip-flop circuit 12 are both “Low”. Therefore, at the point 4f, the output of the EXOR gate 2 becomes “Low”.

ＥＸＯＲゲート２の出力が、点４ｅで「Ｌｏｗ」から「Ｈｉｇｈ」に変化すると、次のクロックの立ち上がりである点４ｆで、１ビットカウンタ３は、１回カウントする。それ故、１ビットカウンタ３の出力は、点４ｆで「Ｈｉｇｈ」から「Ｌｏｗ」に変化する。 When the output of the EXOR gate 2 changes from “Low” to “High” at the point 4e, the 1-bit counter 3 counts once at the point 4f that is the next rising edge of the clock. Therefore, the output of the 1-bit counter 3 changes from “High” to “Low” at the point 4f.

このように、１ビットカウンタ３の出力を、単一極性同期信号とすることにより、正極性の映像同期信号に基づいて、正極性の単一極性同期信号を生成して出力することが出来る。 Thus, by using the output of the 1-bit counter 3 as a single polarity synchronization signal, it is possible to generate and output a positive polarity single polarity synchronization signal based on the positive polarity video synchronization signal.

図５に、１ビットカウンタ３のカウント値の初期化の動作を示す。 FIG. 5 shows the operation of initializing the count value of the 1-bit counter 3.

１ビットカウンタ３は、点５ａでＥＸＯＲゲート２の出力が「Ｌｏｗ」から「Ｈｉｇｈ」に変化すると、次のクロックの立ち上がりである点５ｂで、１回カウントして、出力が「Ｈｉｇｈ」から「Ｌｏｗ」に変化する。そして、点５ｃでＥＸＯＲゲート２の出力が「Ｌｏｗ」から「Ｈｉｇｈ」に変化すると、次のクロックの立ち上がりである点５ｄで、１ビットカウンタ３は、１回カウントして、出力が「Ｌｏｗ」から「Ｈｉｇｈ」に変化する。 When the output of the EXOR gate 2 changes from “Low” to “High” at the point 5a, the 1-bit counter 3 counts once at the next rising edge of the clock at the point 5b, and the output changes from “High” to “High”. Changes to “Low”. When the output of the EXOR gate 2 changes from “Low” to “High” at the point 5c, the 1-bit counter 3 counts once at the point 5d, which is the next rising edge of the clock, and the output is “Low”. Changes from “High” to “High”.

映像データイネーブル信号は、映像同期信号がディセーブル（Ｈｉｇｈ）になった後の、点５ｅでイネーブル（Ｈｉｇｈ）になる。そのとき、１ビットカウンタ３は、カウント値を初期値、例えば、「Ｌｏｗ」に設定して、カウント値の初期化を行う。それ故、点５ｅで１ビットカウンタ３の出力は「Ｈｉｇｈ」から「Ｌｏｗ」になる。 The video data enable signal is enabled (High) at the point 5e after the video synchronization signal is disabled (High). At that time, the 1-bit counter 3 sets the count value to an initial value, for example, “Low”, and initializes the count value. Therefore, at the point 5e, the output of the 1-bit counter 3 changes from “High” to “Low”.

このように、映像データイネーブル信号がイネーブルになったときに、１ビットカウンタ３の出力であるカウント値を「Ｌｏｗ」に初期化しているため、映像同期信号に基づいて生成される単一極性同期信号の極性を正極性に保つことが出来る。 Thus, when the video data enable signal is enabled, the count value, which is the output of the 1-bit counter 3, is initialized to “Low”, so that the single polarity synchronization generated based on the video synchronization signal is performed. Signal polarity can be kept positive.

上記説明したように、第１の実施例の同期信号生成回路は、映像同期信号のレベル変化（電圧若しくは電流レベルの変化）を検出して、レベル変化検出信号を発して、そのレベル変化検出信号を１ビットカウンタ３に入力している。１ビットカウンタ３は、レベル変化検出信号の入力の都度、カウントして出力値を変化させている。そして、１ビットカウンタ３の出力を単一極性同期信号としている。それ故、映像同期信号の極性に拘らず正負極性の一方のみの極性を有する単一極性同期信号を生成する同期信号生成回路を、小規模の回路で構成することが出来る。 As described above, the synchronization signal generation circuit of the first embodiment detects a level change (change in voltage or current level) of the video synchronization signal, generates a level change detection signal, and the level change detection signal. Is input to the 1-bit counter 3. The 1-bit counter 3 counts and changes the output value every time a level change detection signal is input. The output of the 1-bit counter 3 is a single polarity synchronization signal. Therefore, a synchronization signal generation circuit that generates a single polarity synchronization signal having only one polarity of positive and negative polarity regardless of the polarity of the video synchronization signal can be configured with a small-scale circuit.

また、この同期信号生成回路では、外部から入力される映像同期信号を、２段のフリップフロップ回路、フリップフロップ回路１１及びフリップフロップ回路１２で受けている。それ故、メタステーブル対策も行われる構成となっているので、メタステーブル対策のために回路を追加する必要がなく、回路規模を小規模に抑えることが出来る。 In this synchronization signal generation circuit, a video synchronization signal input from the outside is received by the two-stage flip-flop circuit, flip-flop circuit 11 and flip-flop circuit 12. Therefore, since the metastable countermeasure is also taken, it is not necessary to add a circuit for the metastable countermeasure, and the circuit scale can be reduced to a small scale.

以下で、本発明の第２の実施例について説明する。 The second embodiment of the present invention will be described below.

図６は、本発明に係る同期信号生成回路の第２の実施例を示している。同期信号生成回路は、正極性と負極性の２種類の極性をとりうる映像同期信号から、正負極性の一方のみの極性を有する単一極性同期信号を生成する。ここでは、正極性の単一極性同期信号が生成されるとする。同期信号補正回路４は、入力される映像同期信号の信号欠落の補正を行い、補正後の信号を出力する。第１のフリップフロップ回路１１は、同期信号補正回路４の出力をクロック信号に同期させて出力する。第２のフリップフロップ回路１２は、第１のフリップフロップ回路１１の出力をクロック信号に同期させて出力する。ＥＸＯＲゲート２は、第１のフリップフロップ回路１１の出力と、第２のフリップフロップ回路１２の出力の排他的論理和を算出して出力する。１ビットカウンタ３は、ＥＸＯＲゲート２の出力を入力としてカウントした値を、単一極性同期信号として出力する。また、１ビットカウンタ３は、映像データイネーブル信号の入力に応じて、カウント値を初期値、例えば、「Ｌｏｗ」に設定して、カウント値の初期化を行う。 FIG. 6 shows a second embodiment of the synchronization signal generating circuit according to the present invention. The synchronization signal generation circuit generates a single polarity synchronization signal having only one polarity of positive and negative polarity from a video synchronization signal that can have two types of polarity, positive polarity and negative polarity. Here, it is assumed that a positive polarity single polarity synchronization signal is generated. The synchronization signal correction circuit 4 corrects signal omission of the input video synchronization signal and outputs a corrected signal. The first flip-flop circuit 11 outputs the output of the synchronization signal correction circuit 4 in synchronization with the clock signal. The second flip-flop circuit 12 outputs the output of the first flip-flop circuit 11 in synchronization with the clock signal. The EXOR gate 2 calculates and outputs an exclusive OR of the output of the first flip-flop circuit 11 and the output of the second flip-flop circuit 12. The 1-bit counter 3 outputs a value counted with the output of the EXOR gate 2 as an input as a single polarity synchronization signal. The 1-bit counter 3 initializes the count value by setting the count value to an initial value, for example, “Low” in response to the input of the video data enable signal.

図７に、同期信号補正回路４の構成を示す。フリップフロップ回路４１は、映像同期信号をクロック信号に同期させて出力する。フリップフロップ回路４２は、フリップフロップ回路４１の出力をクロック信号に同期させて出力する。セレクタ４６は、ＥＸＮＯＲゲート４９の出力を選択信号として、入力されるフリップフロップ回路４１の出力又はフリップフロップ回路４２の出力のいずれか一方を選択して出力する。選択信号が「Ｌｏｗ」の場合、セレクタ４６は、フリップフロップ回路４２の出力を出力する。選択信号が「Ｈｉｇｈ」の場合、セレクタ４６は、フリップフロップ回路４１の出力を出力する。フリップフロップ回路４３は、セレクタ４６の出力をクロック信号に同期させて出力する。セレクタ４７は、ＥＸＮＯＲゲート４９の出力を選択信号として、入力されるフリップフロップ回路４１の出力又はフリップフロップ回路４３の出力のいずれか一方を選択して出力する。選択信号が「Ｌｏｗ」の場合、セレクタ４７は、フリップフロップ回路４３の出力を出力する。選択信号が「Ｈｉｇｈ」の場合、セレクタ４７は、フリップフロップ回路４１の出力を出力する。フリップフロップ回路４４は、セレクタ４７の出力をクロック信号に同期させて出力する。セレクタ４８は、ＥＸＮＯＲゲート４９の出力を選択信号として、入力されるフリップフロップ回路４１の出力又はフリップフロップ回路４４の出力のいずれか一方を選択して出力する。選択信号が「Ｌｏｗ」の場合、セレクタ４８は、フリップフロップ回路４４の出力を出力する。選択信号が「Ｈｉｇｈ」の場合、セレクタ４８は、フリップフロップ回路４１の出力を出力する。フリップフロップ回路４５は、セレクタ４８の出力をクロック信号に同期させて出力する。ＥＸＮＯＲゲート４９は、フリップフロップ回路４１の出力と、フリップフロップ回路４５の出力の排他的論理和の否定を算出して出力する。 FIG. 7 shows the configuration of the synchronization signal correction circuit 4. The flip-flop circuit 41 outputs the video synchronization signal in synchronization with the clock signal. The flip-flop circuit 42 outputs the output of the flip-flop circuit 41 in synchronization with the clock signal. The selector 46 selects and outputs either the output of the flip-flop circuit 41 or the output of the flip-flop circuit 42 using the output of the EXNOR gate 49 as a selection signal. When the selection signal is “Low”, the selector 46 outputs the output of the flip-flop circuit 42. When the selection signal is “High”, the selector 46 outputs the output of the flip-flop circuit 41. The flip-flop circuit 43 outputs the output of the selector 46 in synchronization with the clock signal. The selector 47 selects and outputs either the output of the input flip-flop circuit 41 or the output of the flip-flop circuit 43 using the output of the EXNOR gate 49 as a selection signal. When the selection signal is “Low”, the selector 47 outputs the output of the flip-flop circuit 43. When the selection signal is “High”, the selector 47 outputs the output of the flip-flop circuit 41. The flip-flop circuit 44 outputs the output of the selector 47 in synchronization with the clock signal. The selector 48 selects and outputs either the output of the input flip-flop circuit 41 or the output of the flip-flop circuit 44 using the output of the EXNOR gate 49 as a selection signal. When the selection signal is “Low”, the selector 48 outputs the output of the flip-flop circuit 44. When the selection signal is “High”, the selector 48 outputs the output of the flip-flop circuit 41. The flip-flop circuit 45 outputs the output of the selector 48 in synchronization with the clock signal. The EXNOR gate 49 calculates and outputs the negation of the exclusive OR of the output of the flip-flop circuit 41 and the output of the flip-flop circuit 45.

図８は、負極性の映像同期信号が入力された場合の、同期信号生成回路の動作を示している。 FIG. 8 shows the operation of the synchronization signal generation circuit when a negative-polarity video synchronization signal is input.

点８ａで映像同期信号が「Ｈｉｇｈ」から「Ｌｏｗ」に変化すると、次のクロックの立ち上がりである点８ｂで、フリップフロップ回路４１の出力が、「Ｈｉｇｈ」から「Ｌｏｗ」に変化する。点８ｂ〜点８ｃの間は、フリップフロップ回路４１の出力と、フリップフロップ回路４５の出力が異なっている。フリップフロップ回路４１の出力と、フリップフロップ回路４５の出力が異なる場合、すなわちＥＸＮＯＲゲート４９の出力が「Ｌｏｗ」である場合、フリップフロップ回路４２〜４５の各々は、前段のフリップフロップ回路の出力を入力とする。それ故、クロックの立ち上がりに対応して、フリップフロップ回路４２〜４５の各々の出力は、順次「Ｈｉｇｈ」から「Ｌｏｗ」に変化する。そして、点８ｃで、フリップフロップ回路４５の出力、すなわちフリップフロップ回路１１への入力が、「Ｈｉｇｈ」から「Ｌｏｗ」に変化する。フリップフロップ回路１１から１ビットカウンタ３までの動作は、第１の実施例の動作と同じである。 When the video synchronization signal changes from “High” to “Low” at the point 8a, the output of the flip-flop circuit 41 changes from “High” to “Low” at the point 8b which is the next rising edge of the clock. Between the points 8b to 8c, the output of the flip-flop circuit 41 and the output of the flip-flop circuit 45 are different. When the output of the flip-flop circuit 41 and the output of the flip-flop circuit 45 are different, that is, when the output of the EXNOR gate 49 is “Low”, each of the flip-flop circuits 42 to 45 outputs the output of the preceding flip-flop circuit. As input. Therefore, in response to the rising edge of the clock, the outputs of the flip-flop circuits 42 to 45 sequentially change from “High” to “Low”. Then, at point 8c, the output of the flip-flop circuit 45, that is, the input to the flip-flop circuit 11, changes from "High" to "Low". The operation from the flip-flop circuit 11 to the 1-bit counter 3 is the same as that of the first embodiment.

点８ｃ〜点８ｅの間は、フリップフロップ回路４１の出力と、フリップフロップ回路４５の出力が同じである。フリップフロップ回路４１の出力と、フリップフロップ回路４５の出力が同じである場合、すなわちＥＸＮＯＲゲート４９の出力が「Ｈｉｇｈ」である場合、フリップフロップ回路４２〜４５の各々は、フリップフロップ回路４１の出力を入力とする。フリップフロップ回路４２〜４５の各々は、クロックの立ち上がりに対応して、入力されるフリップフロップ回路４１の出力を出力する。 Between the points 8c to 8e, the output of the flip-flop circuit 41 and the output of the flip-flop circuit 45 are the same. When the output of the flip-flop circuit 41 and the output of the flip-flop circuit 45 are the same, that is, when the output of the EXNOR gate 49 is “High”, each of the flip-flop circuits 42 to 45 outputs the output of the flip-flop circuit 41. As an input. Each of the flip-flop circuits 42 to 45 outputs the output of the input flip-flop circuit 41 in response to the rising edge of the clock.

点８ｄで映像同期信号が信号欠落により「Ｌｏｗ」から「Ｈｉｇｈ」に変化すると、次のクロックの立ち上がりである点８ｅで、フリップフロップ回路４１の出力が、「Ｌｏｗ」から「Ｈｉｇｈ」に変化する。点８ｅ〜点８ｆの間は、フリップフロップ回路４１の出力と、フリップフロップ回路４５の出力が異なるため、ＥＸＮＯＲゲート４９の出力は「Ｌｏｗ」となり、フリップフロップ回路４２〜４５の各々は、前段のフリップフロップ回路の出力を入力とする。そして、クロックの立ち上がりに対応して、フリップフロップ回路４２〜４４の各々の出力は、順次「Ｌｏｗ」から「Ｈｉｇｈ」に変化する。しかし、点８ｆでフリップフロップ回路４１の出力が「Ｈｉｇｈ」から「Ｌｏｗ」に変化して、フリップフロップ回路４１の出力と、フリップフロップ回路４５の出力が同じ状態になる。これ以降は、ＥＸＮＯＲゲート４９の出力が「Ｈｉｇｈ」となるため、フリップフロップ回路４２〜４５の各々は、フリップフロップ回路４１の出力を入力とする。そして、次のクロックの立ち上がりである点８ｇで、フリップフロップ回路４２〜４５の各々の出力は、フリップフロップ回路４１の出力と同じ「Ｌｏｗ」になる。 When the video synchronization signal changes from “Low” to “High” due to signal loss at the point 8d, the output of the flip-flop circuit 41 changes from “Low” to “High” at the next rising point of the clock 8e. . Since the output of the flip-flop circuit 41 and the output of the flip-flop circuit 45 are different between the points 8e to 8f, the output of the EXNOR gate 49 is “Low”, and each of the flip-flop circuits 42 to 45 is in the preceding stage. The output of the flip-flop circuit is used as an input. In response to the rising edge of the clock, the outputs of the flip-flop circuits 42 to 44 sequentially change from “Low” to “High”. However, the output of the flip-flop circuit 41 changes from “High” to “Low” at the point 8f, and the output of the flip-flop circuit 41 and the output of the flip-flop circuit 45 become the same state. After this, since the output of the EXNOR gate 49 becomes “High”, each of the flip-flop circuits 42 to 45 receives the output of the flip-flop circuit 41 as an input. The output of each of the flip-flop circuits 42 to 45 becomes “Low”, which is the same as the output of the flip-flop circuit 41, at a point 8g that is the next clock rising edge.

このように、点８ｄで発生した映像同期信号の信号欠落は、フリップフロップ回路４１〜４５の間で補正され、フリップフロップ回路１１には伝わらない。また、点８ｈで発生した映像同期信号の信号欠落も、フリップフロップ回路４１〜４５の間で補正され、フリップフロップ回路１１には伝わらない。それ故、映像同期信号の信号欠落により、同期信号生成回路が誤った単一極性同期信号を生成することを防ぐことが出来る。 As described above, the signal loss of the video synchronization signal generated at the point 8d is corrected between the flip-flop circuits 41 to 45 and is not transmitted to the flip-flop circuit 11. In addition, the missing signal of the video synchronization signal generated at the point 8 h is corrected between the flip-flop circuits 41 to 45 and is not transmitted to the flip-flop circuit 11. Therefore, it is possible to prevent the synchronization signal generation circuit from generating an erroneous single polarity synchronization signal due to the lack of the video synchronization signal.

上記説明したように、本発明の同期信号生成回路は、映像同期信号のレベル変化を検出して、レベル変化検出信号を発して、そのレベル変化検出信号の入力の都度、変化する信号を単一極性同期信号として出力している。それ故、映像同期信号の極性に拘らず正負極性の一方のみの極性を有する単一極性同期信号を生成する同期信号生成回路を、小規模の回路で構成することが出来る。 As described above, the synchronization signal generation circuit of the present invention detects a level change of the video synchronization signal, generates a level change detection signal, and outputs a single signal that changes every time the level change detection signal is input. Output as polarity synchronization signal. Therefore, a synchronization signal generation circuit that generates a single polarity synchronization signal having only one polarity of positive and negative polarity regardless of the polarity of the video synchronization signal can be configured with a small-scale circuit.

本発明の第１の実施例である同期信号生成回路を示すブロック図である。1 is a block diagram showing a synchronization signal generating circuit according to a first embodiment of the present invention. 映像信号に含まれる信号の電圧波形を示すタイミングチャートである。It is a timing chart which shows the voltage waveform of the signal contained in a video signal. 図１の同期信号生成回路に負極性の映像同期信号が入力されたときの動作を示すタイミングチャートである。2 is a timing chart illustrating an operation when a negative video synchronization signal is input to the synchronization signal generation circuit of FIG. 1. 図１の同期信号生成回路に正極性の映像同期信号が入力されたときの動作を示すタイミングチャートである。2 is a timing chart illustrating an operation when a positive video synchronization signal is input to the synchronization signal generation circuit of FIG. 1. 図１の同期信号生成回路の出力の初期化動作を示すタイミングチャートである。2 is a timing chart showing an initialization operation of an output of the synchronization signal generation circuit of FIG. 本発明の第２の実施例である同期信号生成回路を示すブロック図である。It is a block diagram which shows the synchronizing signal generation circuit which is the 2nd Example of this invention. 図６の同期信号生成回路の同期信号補正回路を示すブロック図である。FIG. 7 is a block diagram illustrating a synchronization signal correction circuit of the synchronization signal generation circuit of FIG. 図６の同期信号生成回路に負極性の映像同期信号が入力されたときの動作を示すタイミングチャートである。7 is a timing chart showing an operation when a negative video synchronization signal is input to the synchronization signal generation circuit of FIG. 6.

符号の説明Explanation of symbols

１１〜１２フリップフロップ回路
２ＥＸＯＲゲート
３１ビットカウンタ
４同期信号補正回路
４１〜４５フリップフロップ回路
４６〜４８セレクタ
４９ＥＸＮＯＲゲート 11 to 12 Flip-flop circuit 2 EXOR gate 3 1-bit counter 4 Synchronization signal correction circuit 41 to 45 Flip-flop circuit 46 to 48 Selector 49 EXNOR gate

Claims

映像信号から得られる入力映像同期信号に基づいて、前記入力映像同期信号の極性に拘らず正負極性の一方のみの極性を有する単一極性同期信号を生成する同期信号生成回路であって、
前記入力映像同期信号のレベル変化を検出して、レベル変化検出信号を発するレベル変化検出信号生成手段と、
前記レベル変化検出信号の発生の都度、レベル変化する信号を前記単一極性同期信号として出力し、且つ前記映像信号から得られる映像データイネーブル信号に応じて前記単一極性同期信号の値を初期値に設定する出力信号生成手段と、
前記入力映像同期信号の欠落を補正してこれを前記入力映像同期信号とする映像同期信号補正手段と、を有し、
前記映像同期信号補正手段は、前記入力映像同期信号を、入力されるクロック信号に同期させて出力する第１のフリップフロップ回路と、
前記第１のフリップフロップ回路の出力を、入力されるクロック信号に同期させて出力する第２のフリップフロップ回路と、
前記第１のフリップフロップ回路の出力又は前記第２のフリップフロップ回路の一方を選択して出力する第１のセレクタと、
前記第１のセレクタの出力を、入力されるクロック信号に同期させて出力する第３のフリップフロップ回路と、
前記第１のフリップフロップ回路の出力又は前記第３のフリップフロップ回路の一方を選択して出力する第２のセレクタと、
前記第２のセレクタの出力を、入力されるクロック信号に同期させて出力する第４のフリップフロップ回路と、
前記第１のフリップフロップ回路の出力又は前記第４のフリップフロップ回路の一方を選択して出力する第３のセレクタと、
前記第３のセレクタの出力を、入力されるクロック信号に同期させて出力する第５のフリップフロップ回路と、を有し、
前記第１のセレクタは、前記第１のフリップフロップ回路の出力と前記第５のフリップフロップ回路の出力が同じ場合に、前記第１のフリップフロップ回路の出力を選択して出力し、前記第１のフリップフロップ回路の出力と前記第５のフリップフロップ回路の出力が異なる場合に、前記第２のフリップフロップ回路の出力を選択して出力し、
前記第２のセレクタは、前記第１のフリップフロップ回路の出力と前記第５のフリップフロップ回路の出力が同じ場合に、前記第１のフリップフロップ回路の出力を選択して出力し、前記第１のフリップフロップ回路の出力と前記第５のフリップフロップ回路の出力が異なる場合に、前記第３のフリップフロップ回路の出力を選択して出力し、
前記第３のセレクタは、前記第１のフリップフロップ回路の出力と前記第５のフリップフロップ回路の出力が同じ場合に、前記第１のフリップフロップ回路の出力を選択して出力し、前記第１のフリップフロップ回路の出力と前記第５のフリップフロップ回路の出力が異なる場合に、前記第４のフリップフロップ回路の出力を選択してこれを前記入力映像同期信号として出力することを特徴とする同期信号生成回路。 A synchronization signal generation circuit that generates a single polarity synchronization signal having only one polarity of positive and negative polarity regardless of the polarity of the input video synchronization signal based on an input video synchronization signal obtained from a video signal,
Level change detection signal generating means for detecting a level change of the input video synchronization signal and generating a level change detection signal;
Each time the level change detection signal is generated, a signal whose level changes is output as the single polarity synchronization signal, and the value of the single polarity synchronization signal is set to an initial value according to a video data enable signal obtained from the video signal Output signal generating means to be set to
Have a, a video synchronization signal correction means for this and the input video sync signal to compensate for the absence of the input video synchronizing signal,
The video synchronization signal correction means includes a first flip-flop circuit that outputs the input video synchronization signal in synchronization with an input clock signal;
A second flip-flop circuit that outputs an output of the first flip-flop circuit in synchronization with an input clock signal;
A first selector that selects and outputs one of the output of the first flip-flop circuit or the second flip-flop circuit;
A third flip-flop circuit for outputting the output of the first selector in synchronization with an input clock signal;
A second selector for selecting and outputting one of the output of the first flip-flop circuit or the third flip-flop circuit;
A fourth flip-flop circuit for outputting the output of the second selector in synchronization with an input clock signal;
A third selector for selecting and outputting one of the output of the first flip-flop circuit or the fourth flip-flop circuit;
A fifth flip-flop circuit for outputting the output of the third selector in synchronization with an input clock signal;
The first selector selects and outputs the output of the first flip-flop circuit when the output of the first flip-flop circuit and the output of the fifth flip-flop circuit are the same. When the output of the flip-flop circuit is different from the output of the fifth flip-flop circuit, the output of the second flip-flop circuit is selected and output,
The second selector selects and outputs the output of the first flip-flop circuit when the output of the first flip-flop circuit and the output of the fifth flip-flop circuit are the same. When the output of the flip-flop circuit and the output of the fifth flip-flop circuit are different, the output of the third flip-flop circuit is selected and output,
The third selector selects and outputs the output of the first flip-flop circuit when the output of the first flip-flop circuit and the output of the fifth flip-flop circuit are the same. And when the output of the fifth flip-flop circuit is different from the output of the fifth flip-flop circuit, the output of the fourth flip-flop circuit is selected and output as the input video synchronization signal. Signal generation circuit.