JP4903070B2 - 半導体装置の製造方法 - Google Patents
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Description
前記層間膜を平坦化した後、全面除去して前記第1および第2のゲート電極の前記シリコン層を露出する工程と、前記第1および第2のゲート電極のうち前記第2のゲート電極の上部を選択的に除去する工程と、前記選択的に除去された前記第2のゲート電極のシリコン層および前記第1のゲート電極のシリコン層上に被シリサイド化金属からなる金属膜を形成し、前記金属膜を構成する前記被シリサイド化金属のシリサイドが形成されるように熱処理を行う工程と、前記熱処理工程後に未反応の前記金属膜を除去する工程と、を含み、第2のゲート電極の上部を選択的に除去する前記工程の前に、前記第1および第2のゲート電極それぞれの前記シリコン層に、シリサイド相の組成制御のための不純物を同時に導入する工程を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の第1の実施形態による半導体装置の製造方法を図1を用いて説明する。
Si基板1上に高誘電率ゲート絶縁膜2のベースとなる酸化膜を熱酸化法で1.0nmの膜厚で形成し、その後CVD法により2.0nmのHfSiO膜を形成する。形成されたHfSiO膜をプラズマ窒化法により窒化してHfSiONゲート絶縁膜2を形成する(図1(a))。
このようなBのシリサイド化反応抑制効果を発現させるためには、100nmの多結晶シリコン層に対して、8x1015cm−2以上のBを注入することが必要なことが明らかとなった。
本実施形態は、第1の実施形態で説明した工程フローに対し、ゲート絶縁膜上の多結晶シリコン層を堆積した後でプリドーピングを行う工程を付加した例である。以下に図5および6を用いてフローを説明する。
本実施形態では、多結晶シリコン上部を露出した後の注入不純物元素にAsを含む場合のNiシリサイドゲート電極の組成制御法の例を図7および8を用いて示す。
また本実施形態ではAsを注入元素として用いたが、酸化膜を形成しやすい不純物はAs以外には見出されておらず、その他の不純物元素は本実施形態に適さない。
第1熱処理はNi2Si相を形成できる温度であるため330℃以下が望ましい。
第2熱処理は150℃から250℃の範囲で適宜設定できるが、温度が低すぎるとNMOS側でも酸化膜が成長せず、温度が高すぎるとPMOS側にも厚い酸化膜が形成され第3熱処理時のシリサイド化が抑制されてしまうため、最適な値を見出すことが重要である。第2熱処理の雰囲気もN2/O2=4/1には限らないが、温度の場合と同様に、O2濃度が低すぎるとNMOS側でも酸化膜が成長せず、高すぎるとPMOS側にも厚い酸化膜が形成され第3熱処理時のシリサイド化が抑制されてしまうため、最適な値を見出すことが重要である。
第3の熱処理はPMOS側のフルシリサイド化反応を十分進行させるためのものであるので400℃以上が望ましい。
本実施形態では、第3の実施形態に多結晶シリコン形成直後のプリドープ工程を付加した場合について、図9および10を用いて説明する。
NMOS側フルシリサイド電極表面の酸化膜は、非常に薄いため、全面エッチバックにより、層間膜やサイドウォールを残して容易に除去できる。
また本実施形態では第2の不純物としてAsを注入元素として用いたが、酸化膜を形成しやすい不純物はAs以外には見出されておらず、その他の不純物元素は本実施形態に適さない。
第2熱処理は150℃から250℃の範囲で適宜設定できるが、温度が低すぎるとNMOS側でも酸化膜が成長せず、温度が高すぎるとPMOS側にも厚い酸化膜が形成され第3熱処理時のシリサイド化が抑制されてしまうため、最適な値を見出すことが重要である。第2熱処理の雰囲気もN2/O2=4/1には限らないが、温度の場合と同様に、O2濃度が低すぎるとNMOS側でも酸化膜が成長せず、高すぎるとPMOS側にも厚い酸化膜が形成され第3熱処理時のシリサイド化が抑制されてしまうため、最適な値を見出すことが重要である。
第3の熱処理はPMOS側のフルシリサイド化反応を十分進行させるためのものであるので400℃以上が望ましい。
例えば、上記の実施形態では、ゲート絶縁膜としてHfSiONを用いたが、これ以外の材料を用いてもよい。
2 ゲート絶縁膜
3 多結晶シリコン層
4 ハードマスク
5 サイドウォール
6 ソース・ドレイン領域
7 Niシリサイド
8 層間膜
9 イオン注入領域
10 レジスト
11 Ni層
12 Niリッチフルシリサイド
13 Siリッチフルシリサイド
15 不純物注入領域
16 Ni2Si
17 酸化膜
18 不純物注入領域
21 Ni3Si相
22 NiSi相
23 B注入領域
24 As注入領域
25 NiSi2相
Claims (15)
- PMOSトランジスタおよびNMOSトランジスタを備える半導体装置を製造する方法であって、
基板上に、ゲート絶縁膜を介してシリコン層を形成する工程と、
前記シリコン層をパターニングすることにより、前記NMOSトランジスタ用ゲート電極である第1のゲート電極および前記PMOSトランジスタ用ゲート電極である第2のゲート電極を形成する工程と、
前記第1および第2のゲート電極を覆う層間膜を形成する工程と、
前記層間膜を平坦化した後、全面除去して前記第1および第2のゲート電極の前記シリコン層を露出する工程と、
前記第1および第2のゲート電極のうち前記第2のゲート電極の上部を選択的に除去する工程と、
前記選択的に除去された前記第2のゲート電極のシリコン層および前記第1のゲート電極のシリコン層上に被シリサイド化金属からなる金属膜を形成し、前記金属膜を構成する前記被シリサイド化金属のシリサイドが形成されるように熱処理を行う工程と、
前記熱処理工程後に未反応の前記金属膜を除去する工程と、を含み、第2のゲート電極の上部を選択的に除去する前記工程の前に、前記第1および第2のゲート電極それぞれの前記シリコン層に、シリサイド相の組成制御のための不純物を同時に導入する工程を含むことを特徴とする半導体装置の製造方法。 - 前記全面除去工程と前記選択的除去工程の間で、前記シリコン層にシリサイド相の組成制御のための不純物を導入する前記工程が行われることを特徴とする請求項1に記載の半導体装置の製造方法。
- シリコン層にシリサイド相の組成制御のための不純物を導入する前記工程において、熱処理により前記不純物の拡散を行わないことを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記シリサイド相の組成制御のための不純物を前記シリコン層の表面からの深さが前記シリコン層の厚さの0〜0.5倍の位置に高濃度に導入し、前記選択的除去により前記高濃度に不純物を含むシリコン層部分を除去することを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
- 前記シリサイド相の組成制御のための前記不純物がAs、P、Sb、B、BF2、Fのうち1種以上であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
- 前記シリサイド相の組成制御のための前記不純物がBで、かつその注入量が面密度で8x1015cm−2以上であることを特徴とする請求項5に記載の半導体装置の製造方法。
- シリコン層にシリサイド相の組成制御のための不純物を導入する前記工程は、
シリコン層を形成する前記工程と層間膜を形成する前記工程の間に、前記シリコン層中に第1の不純物を導入し、かつ熱処理を施すことにより、前記第1の不純物を前記シリコン層全体に拡散する工程と、
前記全面除去工程と前記選択的除去工程の間に、前記シリコン層中に第2の不純物を導入する工程と、を含み、
第2の不純物を導入する前記工程は、前記第2の不純物の拡散を行わないことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記シリコン層中に前記第2の不純物を前記シリコン層の表面からの深さが前記シリコン層の厚さの0〜0.5倍の位置に高濃度に導入し、前記選択的除去により前記高濃度に不純物を含むシリコン層部分を除去することを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記第1の不純物を拡散するための前記熱処理工程が不純物活性化工程であることを特徴とする請求項7または8に記載の半導体装置の製造方法。
- 前記シリサイド相の組成制御のための前記第1および第2の不純物がお互いに異なり、As、P、Sb、B、BF2、Fのうち1種以上であることを特徴とする請求項7〜9のいずれか1項に記載の半導体装置の製造方法。
- 前記シリサイド相の組成制御のための前記第1の不純物がAsであり、かつその注入量が面密度で5x1015cm−2以下であり、前記第2の不純物がBであり、かつその注入量がAsの注入量と合わせて面密度で8x1015cm−2以上であることを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜の少なくとも表面側がHfSiONxであることを特徴とする請求項1〜11のいずれか1項に記載の半導体装置の製造方法。
- 前記熱処理により前記PMOS用のゲート電極の前記シリコン層のゲート絶縁膜に接している領域がNi3SiもしくはNi31Si12となり、かつ、前記NMOS用のゲート電極の前記シリコン層のゲート絶縁膜に接している領域がNiSi2もしくはNiSiとなることを特徴とする請求項1〜12のいずれか1項に記載の半導体装置の製造方法。
- 前記熱処理を500℃以下で行うことを特徴とする請求項1〜13のいずれか1項に記載の半導体装置の製造方法。
- 前記シリサイド相の組成制御のための不純物がAsであり、
前記熱処理工程が、
第1のシリサイド相を形成する第1の熱処理工程と、
Asを含む前記第1のシリサイド相の表面にのみ酸化層を形成する第2の熱処理工程と、
未反応の前記金属膜を除去せずに第2のシリサイド相を形成する第3の熱処理工程と、
前記第3の熱処理後に、前記未反応の前記金属膜を除去し、さらに前記酸化層を除去する工程と、を含むことを特徴とする請求項1〜5、7〜10、および12〜14のいずれか1項に記載の半導体装置の製造方法。
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