JP4902693B2 - 圧電トランス駆動装置及び画像形成装置 - Google Patents
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Description
図2は、本発明の実施例1における圧電トランス駆動装置を用いた画像形成装置を示す構成図である。
この制御回路は、ホストインタフェース部50を有し、このホストインタフェース部50がコマンド/画像処理部51に対してデータを送受信する。コマンド画像処理部51は、LEDヘッドインタフェース部52に対して画像データを出力する。LEDへツドインタフエース部52は、プリンタエンジン制御部53によってヘッド駆動パルス等が制御され、LEDヘッド3K,3Y,3M,3Cを発光させる。
図1は、本発明の実施例1における圧電トランス駆動装置を備えた高圧電源装置の概略を示すブロック図である。
(DAC79の出力電圧)>(出力電圧変換手段77の出力電圧)
の間は、コンパレータ78aの出力端子が、DC3.3V電源78b及び抵抗77cによりプルアップされてDC3.3V(=高レベル、以下「“H”」という。)となり、この“H”の比較結果S78が制御部72の入力ポートIN1に入力される。これに対し、
(DAC79の出力電圧)<(出力電圧変換手段77の出力電圧)
になると、コンパレータ78aの出力端子が低レベル(以下「“L”」という。)となり、この“L”の比較結果S78が制御部72の入力ポートIN1に入力される。
図6は、図4中の制御部72を示す構成図である。
(上位9bit値)+(下位10bit値)/1024
の実数値をとる。
(l9bitレジスタ90の下位10bit)=0
もしくは
(誤差保持レジスタ94の11bit)<0
の時に、分周セレクタ92に“L”を出力し、
(19bitレジスタ90の下位10bit)≠0
もしくは
(誤差保持レジスタ94の11bit)≧0
の時に、分周セレクタ92に“H”を出力する機能を有している。
比較器85−2出力:“H”時には
(19bitレジスタ下位10bit値)+(誤差保持レジスタ11bit値)−1024
比較器85−2出力:“L”時には
(l9bitレジスタ下位10bit値)+(誤差保持レジスタ11bit値)
この演算器89−2の演算結果にて、誤差保持レジスタ94を更新する。誤差保持レジスタ94は、11bitのレジスタであり、最上位bitが符号を表す符号付き値となる。
この三角波データ生成部81は、32分周回路81a、5120分周回路81b、シリアル通信受信回路81c、8bitDAC定電圧値レジスタ81d、13bit演算レジスタ81e、8bitカウンタ81f、及び比較器81gにより構成されている。
図2及び図3において、画像形成装置1は、図示しない外部機器からホストインタフェース部50を介してPDL(Page Description Language、ページ記述言語)等で記述された印刷データが入力されると、この印刷データは、コマンド/画像処理部51によってビットマップデータ(画像データ)に変換され、LEDヘッドインタフェース部52及びプリンタエンジン制御部53へ送られる。プリンタエンジン制御部53により、サーミスタ65の検知値に応じて定着器18内のヒータ59が制御され、定着器18内の熱定着ローラが所定の温度になり、印字動作が開始される。
図8−1及び図8−2は、図1中の制御部72から出力される三角波データS72b(即ち、DAC出力HEX値)とDAC79から出力される目標電圧S79との数値例を示す図である。更に、図9は、図1中のDAC79から出力される目標電圧S79と三角波データ生成部81内で生成されるパルスS81との波形を示す模式図である。
(DAC79出力の目標電圧S79)>
(出力電圧変換手段77出力のDC低電圧S77)
の時には、プルアップされたDC3.3Vの“H”を出力し、
(DAC79出力の目標電圧S79)<
(出力電圧変換手段77出力のDC低電圧S77)
の時には“L”を出力する。DAC79から出力される目標電圧S79(=定電圧と三角波の組)が出力される周期(即ち、単位時間)Tで、出力電圧変換手段77出力のDC低電圧S77が目標電圧S79より低い場合には、比較結果S78として、デューティが、
{(定電圧周期)+(三角波周期)/2}/{(三角波周期)+(定電圧周期)}
以上のパルス幅変調(以下「PWM」という。)出力が得られる。出力電圧変換手段77出力のDC低電圧S77が目標電圧S79より高い場合には、比較結果S78として、デューティが、
{(三角波周期)/2}/{(三角波周期)+(定電圧周期)}
以下のPWM出力が得られる。
“H”レベル出力時間≒“L”レベル出力期間
となる。定電圧と三角波の混合波(=目標電圧S79)の周期Tと駆動パルスS72aの周期とは同期していないので、定電圧期間の出力電圧比較手段78の出力の“H”レベル期間と“L”レベル期間は、前記混合波毎に位相差の影響を受ける。図11(a)、(b)にその模式図が示されている。
(9.1×4/2)/40.96=0.444
となり、最大値は、
(9.1×5/2)/40.96=O.555
となる。三角波も含めた場合、最小値は、
(163.84/2+9.1×4/2)/(40.96+163.84)
=0.488
となる。又、その最大値は、
(163.84/2+9.1×5/2)/(40.96+163.84)
=0.511
となる。
40.96/(40.96+163.84)=0.2
となるので、40〜60%とすると、定電圧制御時に発振を起こす場合もあるので、定電圧期間割合より短くする。本実施例1では、41〜59%の範囲内にする。本実施例1では47.5〜52.5%としているが、45〜50%としても、出力電圧とDAC値の関係が僅かに変化するのみである。又、49〜51%と狭い範囲としても、駆動周波数制御分解能が高ければ問題はない。
図12は、図7の三角波データ生成部81の動作を示すタイミングチャートである。更に、図13−1及び図13−2は、図7の三角波データ生成部81内に設けられた8bitカウンタ81fにおけるカウント値の数値例を示す図である。
図6の制御部72は、リセット信号RESETの“L”が入力されると、内部の各カウンタ値、アップカウンタ83、Dラッチ84、19bitレジスタ90、及び誤差保持レジスタ94が初期化される。
テーブルレジスタ88では、入力値5bitに対して出力値4bitが1対1で定義され、演算器89−1へ出力される。演算器89−1は、下記の(1)〜(6)に示すように、比較器85−1の出力値3bit、19bitレジスタ90の出力値19bit、及びテーブルレジスタ88の出力値4bitの値から、19bit値を演算し、演算結果を19bitレジスタ90へ出力する。
カウンタ下限値9bit<(演算器89−1出力19bit値の上位9bit値)
<カウンタ上限値9bit
の時は、19bitレジスタ90の値を、演算器89−1から出力される19bit値で更新し、
カウンタ下限値9bit>(演算器89−1出力19bit値の上位9bit値)
の時は、19bitレジスタ90の値の上位9bit値を、カウンタ下限値レジスタ87の9bit値で更新し、下位10bitに0をセットする。
カウンタ上限値9bit<(演算器89−1出力19bit値の上位9bit値)
の時は、19bitレジスタ90の値の上位9bit値を、カウンタ上限値レジスタ86の9bit値で更新し、下位10bitに0をセットする。初期状態では、19bitレジスタ90の上位9bitに000hexがセットされるので、19bitレジスタ90の値には3000hexがセットされる。演算器89−1からは、30000hexから100hex減算された値(2F000hex)が出力される。三角波データ生成部81から出力されるパルスS81の立ち上がりエッジで、その2F000hex値の上位9bitの0BChexが、カウンタ下限値レジスタ86の000hexと比較され、
カウンタ下限値9bit>(演算器89−1出カ19bit値の上位9bit値)
の条件を満たすので、19bitレジスタ90の値は更新されない。19bitレジスタ90の上位9bitの整数部は、分周セレクタ92と減算器(−1)91に出力される。又、19bitレジスタ90の小数部である下位10bitは、比較器85−2及び演算器89−2に出力される。
191×40/1000=7.64μsec
周期のパルスを出力セレクタ95に出力する。前記パルスは約30%のオンデューティとなるよう、1/4値、1/32値、1/64値の和、0BFhexを2bit右シフトした02Fhex、5bit右シフトした005hex、6bit右シフトした002hexの和036hex(54dec)、即ち
54×40/1000=2.16μsec
のオン時間を取る。
(19bitレジスタ上位9bit値)+(19bitレジスタ下位10bit値)/1024
本実施例1では、以下の(a)〜(e)のような変形例を採用することも可能である。
本実施例1によれば、DAC79から出力される目標電圧S79を示す定電圧値と三角波出力を混合して出力することにより、圧電トランス75における共振周波数付近の高圧出力での安定した定電圧制御と短時間での立ち上がり制御の両立が可能となる。
図18は、本発明の実施例2における制御部72Aを示す構成図であり、実施例1の制御部72を示す図6中の要素と共通の要素には共通の符号が付されている。
本実施例2の画像形成装置の全体の動作は、実施例1と同様である。本実施例2では、制御部72Aの動作が、図6に示す実施例1の制御部72と異なるので、その異なる動作のみを説明する。
Dラッチ84の出力値>3072、且つ、Dラッチ84Aの出力値>3072
の条件にて、各々のラッチ出力13bitの5bitが等しい場合に、01bの2bit値を出力し、上位6bitが等しい場合に、10bの2bitを出力し、上位7bitが等しい場合に、11bの2bitを出力する。それ以外の場合は、常に00bの2bitを出力する。
本実施例2によれば、Dラッチ84A及び比較器85−1Aを設け、単位時間毎の出力電圧比較手段78から出力される比較結果S78を保持、比較することにより、立ち上がり時のゲイン調整が更に細かく行え、負荷変動によらず早い立ち上がりと安定した定電圧制御が可能となる。
図20は、本発明の実施例3における制御部72Bを示す構成図であり、実施例1の制御部72を示す図6中の要素と共通の要素には共通の符号が付されている。
(19bitレジスタ下位10bit値)>(10bit数列発生器出力値)
の時に、分周セレクタ92にセレクト信号selectの“H”を出力する。この結果、分周セレクタ92は、19bitレジスタ90の上位9bit値を分周器93に出力する。又、
(19bitレジスタ下位10bit値)≦(10bit数列発生器出力値)
の時(即ち、前記条件以外の時)に、分周セレクク92にセレクト信号selectの“L”を出力する。この結果、分周セレクタ92は、減算器(−1)91の9bit値を分周器93に出力する機能を有している。
bit9_0=bit0_C、bit8_0=bit1_C、bit7_0=bit2_C、bit6_0=bit3_C、bit5_C=bit4_C
bit4_0=bit5_C、bit3_O=bit6_C、bit2_0=bit7_C、bit1_0=bit8_C、bit0_0=bit9_C
本実施例3の画像形成装置の全体の動作は、実施例1と同様である。本実施例3では、制御部72Bの動作が、図6に示す実施例1の制御部72と異なるので、その異なる動作のみを説明する。
1、2、3、4: 00_0000_0000、00_0000_0001、00_0000_0010、00_0000_0011、00_0000_0100
前記10bit値が上位下位ビット反転されるので、10bit数列発生器94Bの出力値は、
0、512、256、768、128:00_0000_0000、10_0000_0000、01_0000_0000、11_0000_0000、00_1000_0000
となる。前述したように、比較器85−2Bで比較された結果、比較器85−2Bからセレクト信号selectが1、0、1、0、1と出力される。この結果、分周セレクタ92から295、294、295、294、295と出力され、10bit数列発生器94Bのカウンタが0〜1023となるまでに、221分周と220分周がそれぞれ512回ずつ発生する。この結果、平均分周比は220.5分周となり、分周比指示手段である19bitレジスタ90の値、整数部221、小数部512、即ち512/1024=0.5の小数部は等しくなる。
本実施例2では、以下の(a)、(b)のような変形例を採用することも可能である。
本実施例3によれば、10bit数列発生器94B、19bitレジスタ90、比較器85−2B、減算器(−1)91及び分周セレクタ92を設け、閾値マトリクスを用いて分周比を2値化することにより、数十MHzと低いクロック周波数においても、高圧出力電圧分解能が十分に得られるようになり、三角波と定電圧の混合波による制御と合せて、圧電トランス75の共振周波数での高い出力の周波数制御性と、早い立ち上がり時間の両立が可能となる。
図21は、本発明の実施例4における圧電トランス駆動装置を備えた高圧電源装置の概略を示すブロック図であり、実施例1の高圧電源装置を示す図1中の要素と共通の要素には共通の符号が付されている。
図23は、図22中の制御部72Cを示す構成図であり、実施例1の制御部72を示す図6中の要素と共通の要素には共通の符号が付されている。
本実施例4の画像形成装置の全体の動作は、実施例1と同様である。本実施例4では、高圧電源装置69Cの動作が、実施例1の高圧電源装置69と異なるので、その異なる動作のみを説明する。
本実施例4によれば、波形変換手段120をアナログ回路により構成したので、カラーの画像形成装置等のように高圧出力が多チャンネルになった場合に信号線数を少なくでき、且つ立ち上がり制御・定電圧制御共に安定した高圧電源装置69Cが得られる。
図27は、本発明の実施例5における圧電トランス駆動装置を備えた高圧電源装置の概略を示すブロック図であり、実施例1の高圧電源装置69を示す図1中の要素と共通の要素には共通の符号が付されている
制御部72Dには、出力電圧比較手段78−1〜78−4からの4チャンネルの比較結果S78−1〜S78−4と、プリンタエンジン制御部53Dからのシリアル通信と、クロックCLKと、4チャンネルのリセット信号RESETと、4チャンネルのON/OFF信号とが入力される。この制御部72D内には、三角波データ生成部81Dと、周波数制御ブロック130とを有している。三角波データ生成部81Dは、プリンタエンジン制御部53Dからのシリアル通信を入力し、三角波データS72bを出力すると共に、定電圧と三角波を混合した混合波1周期毎にパルスS81を周波数制御ブロック130へ出力する機能を有している。周波数制御ブロック130は、4チャンネルの比較結果S78−1〜S78−4、及びパルスS81に基づき、4チャンネルの駆動パルスS72a−1〜S72a−4を出力する機能を有している。
本実施例5の画像形成装置の全体の動作は、実施例1と同様である。本実施例5では、高圧電源装置69Dの動作が、実施例1の高圧電源装置69と異なるので、その異なる動作のみを説明する。
本実施例5によれば、信号線数を増やすことなく多チャンネル化が容易になり、デジタル化によっても安定した高い高圧出力と早い立ち上がりの両立が可能となる。
本発明の実施例6における画像形成装置とこの高圧電源装置は、実施例5と同様である。
図30は、本発明の実施例6における4チャンネルの目標電圧S79−1〜S79−4の波形を示す模式図である。
本実施例6によれば、シリアル通信によるDAC79Dを用いて4チャンネルの目標電圧S79−1〜S79−4の設定を順次行うようにしたので、制御周期を1チャンネルの場合と同じにし、且つ信号線を少なく多チャンネル化することにより、デジタル制御でも少ない部品、配線で且つ高出力、短時間での立ち上がり制御の両立が可能となる。
本発明は、上記実施例1〜6に限定されず、更に、他の利用形態や変形が可能である。
5K,5Y,5M,5C 転写ローラ
53,53C,53D プリンタエンジン制御部
60 高圧制御部
69,69A〜69D 高圧電源装置
70,70A〜70D 圧電トランス駆動装置
75,75−1〜75−4 圧電トランス
76,76−1〜76−4 整流回路
77,77−1〜77−4 出力電圧変換手段
78,78−1〜78−4 出力電圧比較手段
79,79D,110 DAC
81,81D 三角波データ生成
81C 波形データ生成部
103 転写バイアス発生部
120 波形変換手段
Claims (16)
- 所定の共振周波数を有し、1次側に断続的に電圧が印加されると2次側から交流の高電圧を出力する圧電トランスと、
周波数を有する制御信号に基づきスイッチングして前記電圧を生成し、前記圧電トランスに供給するスイッチング手段と、
比較結果に基づき前記制御信号の前記周波数を制御して前記制御信号を前記スイッチング手段に供給するスイッチング制御手段と、
目標値である第1の電圧値、前記第1の電圧値より低い第2の電圧値、及び前記第1の電圧値より高い第3の電圧値を単位時間内に切り換えて基準電圧波形を生成する基準電圧波形生成手段と、
前記圧電トランスが出力する前記高電圧に基づいてモニタ電圧波形を生成するモニタ電圧生成手段と、
前記基準電圧波形と前記モニタ電圧波形とを比較して前記比較結果を求め、前記スイッチング制御手段に供給する比較手段と、
を備えたことを特徴とする圧電トランス駆動装置。 - 前記スイッチ制御手段は、前記比較手段における前記単位時間当たりの前記比較結果に基づいて、前記制御信号の前記周波数を制御することを特徴とする請求項1記載の圧電トランス駆動装置。
- 前記第1の電圧値は、所定時間の定電圧値であることを特徴とする請求項1又は2記載の圧電トランス駆動装置。
- 前記第1の電圧値は、所定時間の定電圧値であり、
前記第2の電圧値及び前記第3の電圧値により三角波の電圧値が形成され、
前記三角波の前記電圧値が前記第1の電圧値となる時点で、前記第1の電圧値と前記三角波の電圧値が切り替わることを特徴とする請求項1〜3のいずれか1項に記載の圧電トランス駆動装置。 - 前記第1の電圧値は、所定時間の定電圧値であり、
前記第2の電圧値及び前記第3の電圧値はパルス波により形成され、
前記第1の電圧値〜前記第2の電圧値〜前記第1の電圧値〜前記第3の電圧値の繰り返し、もしくは前記第1の電圧値〜前記第3の電圧値〜前記第1の電圧値〜前記第2の電圧値が交互に前記基準電圧波形生成手段から出力されることを特徴とする請求項1〜3のいずれか1項に記載の圧電トランス駆動装置。 - 前記第2の電圧値及び前記第3の電圧値により形成される前記三角波は、デジタルアナログコンバータにより出力され、
前記三角波の出力の切り替えステップが2のN乗(但し、N;任意の数)で、且つ、前記第1の電圧値の出力時間が前記圧電トランスにおける前記共振周波数の1周期以上であることを特徴とする請求項4記載の圧電トランス駆動装置。 - 前記比較手段における前記単位時間当たりの前記比較結果に応じて、前記周波数を増大、前記周波数を固定、又は前記周波数を減少することを特徴とする請求項4〜6のいずれか1項に記載の圧電トランス駆動装置。
- 前記比較手段における前記単位時間当たりの前記比較結果に応じて、前記周波数の制御のゲインを変更することを特徴とする請求項4〜7のいずれか1項に記載の圧電トランス駆動装置。
- 前記比較手段における前記単位時間当たりの比較結果の値を保持する保持手段を有し、
前記保持手段で保持された値と前記比較手段で求められた前記比較結果との変化量に応じて前記周波数の制御のゲインを変更することを特徴とする請求項4〜8のいずれか1項に記載の圧電トランス駆動装置。 - クロックを分周する分周手段と、前記クロックの分周比を設定する分周比設定手段とを有し、
前記分周比設定手段は、整数部と小数部からなり、前記小数部を2値化手段で2値化して前記整数部に加算することにより、前記単位時間当たりの前記分周比を第1分周と第2分周として、前記周波数を制御することを特徴とする請求項4〜9のいずれか1項に記載の圧電トランス駆動装置。 - 前記2値化手段は、誤差拡散法により前記小数部を2値化することを特徴とする請求項10記載の圧電トランス駆動装置。
- 前記2値化手段は、閾値マトリクスにより前記小数部を2値化することを特徴とする請求項10記載の圧電トランス駆動装置。
- 前記周波数の増大又は前記周波数の減少は、前記分周比設定手段における前記小数部の値を変更することにより行うことを特徴とする請求項10〜12のいずれか1項に記載の圧電トランス駆動装置。
- 複数チャンネルの前記圧電トランス駆動装置を備え、
前記第1の電圧値の出力周期を、前記第2の電圧値及び前記第3の電圧値による前記三角波の周期のN倍(但し、N;任意の数)とし、
前記複数チャンネル間で順次前記三角波を形成する構成にしたことを特徴とする請求項4、6〜13のいずれか1項に記載の圧電トランス駆動装置。 - 複数チャンネルの前記圧電トランス駆動装置を備え、
前記複数チャンネル間で順次前記三角波を形成する構成にしたことを特徴とする請求項4、6〜13のいずれか1項に記載の圧電トランス駆動装置。 - 前記請求項1〜15のいずれか1項に記載の圧電トランス駆動装置を有することを特徴とする画像形成装置。
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