JP4899907B2

JP4899907B2 - Digital processing apparatus and imaging apparatus

Info

Publication number: JP4899907B2
Application number: JP2007031687A
Authority: JP
Inventors: 隆文豊田; 昭彦森下; 大樹伊藤
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2007-02-13
Filing date: 2007-02-13
Publication date: 2012-03-21
Anticipated expiration: 2027-02-13
Also published as: JP2008199257A

Description

本発明は、ディジタル処理装置および撮像装置に関する。 The present invention relates to a digital processing apparatus and an imaging apparatus .

従来から、ディジタル処理回路の低消費電力化については種々の提案がなされている。例えば、特許文献１には、複数段の画像データ処理ブロックを有する画像処理集積回路において、各々の画像データ処理ブロックにつき画像処理期間以外の動作を停止させることで消費電力を低減する構成が開示されている。
特開２００３−８７６３９号公報 Conventionally, various proposals have been made for reducing the power consumption of digital processing circuits. For example, Patent Document 1 discloses a configuration that reduces power consumption by stopping operations other than the image processing period for each image data processing block in an image processing integrated circuit having a plurality of stages of image data processing blocks. ing.
Japanese Patent Laid-Open No. 2003-87639

しかし、上記従来技術では、ある画像データ処理ブロックで信号処理が行われない状態でも、画像のデータを通過させるためだけにその画像データ処理ブロックを動作させる必要が生じる。そのため、任意の信号処理を省略する場合にも、省略した信号処理に対応する画像データ処理ブロックではなお電力消費が生じる点で改善の余地があった。 However, in the above prior art, even when signal processing is not performed in a certain image data processing block, it is necessary to operate the image data processing block only to pass image data. Therefore, even when arbitrary signal processing is omitted, there is room for improvement in that power consumption still occurs in the image data processing block corresponding to the omitted signal processing .

請求項１に記載のディジタル処理装置は、Ａ／Ｄ変換部から出力されるディジタルデータに第１処理を施す第１信号処理部と、前記Ａ／Ｄ変換部から出力され前記第１信号処理部で前記第１処理が施された第１処理済ディジタルデータと、前記Ａ／Ｄ変換部から出力され前記第１信号処理部を経由しない非第１処理ディジタルデータとが入力されうる第１セレクタと、前記第１セレクタから出力されるディジタルデータに第２処理を施す第２信号処理部と、前記第１セレクタから出力され前記第２信号処理部で前記第２処理が施された第２処理済ディジタルデータと、前記第１セレクタから出力され前記第２信号処理部を経由しない非第２処理ディジタルデータとが入力されうる第２セレクタと、前記第１信号処理部及び前記第２信号処理部が動作するためのクロックを供給するクロック供給部と、前記クロック供給部から供給されるクロックを前記第１信号処理部に供給するか否かを制御する第１クロック制御部と、前記クロック供給部から供給されるクロックを前記第２信号処理部に供給するか否かを制御する第２クロック制御部と、第１状態又は第２状態の第１イネーブル設定信号を前記第１セレクタ及び前記第１クロック制御部に出力し、前記第１イネーブル設定信号の状態とは独立して設定される第１状態又は第２状態の第２イネーブル設定信号を前記第２セレクタ及び前記第２クロック制御部に出力する制御部とを備え、前記制御部から出力される前記第１状態の前記第１イネールブル設定信号に応じて、前記第１クロック制御部は、前記クロック供給部から供給されるクロックを前記第１信号処理部に供給することで前記第１信号処理部を動作させ、前記第１セレクタは、入力される前記第１処理済ディジタルデータ及び前記非第１処理ディジタルデータのうち前記非第１処理ディジタルデータを出力することなく前記第１処理済ディジタルデータを出力し、前記制御部から出力される前記第２状態の前記第１イネーブル設定信号に応じて、前記第１クロック制御部は、前記クロック供給部から供給されるクロックを前記第１信号処理部に供給せずに前記第１信号処理部の動作を停止させ、前記第１セレクタは、入力される前記非第１処理ディジタルデータを出力し、前記制御部から出力される前記第１状態の前記第２イネールブル設定信号に応じて、前記第２クロック制御部は、前記クロック供給部から供給されるクロックを前記第２信号処理部に供給することで前記第２信号処理部を動作させ、前記第２セレクタは、入力される前記第２処理済ディジタルデータ及び前記非第２処理ディジタルデータのうち前記非第２処理ディジタルデータを出力することなく前記第２処理済ディジタルデータを出力し、前記制御部から出力される前記第２状態の前記第２イネーブル設定信号に応じて、前記第２クロック制御部は、前記クロック供給部から供給されるクロックを前記第２信号処理部に供給せずに前記第２信号処理部の動作を停止させ、前記第２セレクタは、入力される前記非第２処理ディジタルデータを出力することを特徴とする。The digital processing apparatus according to claim 1, wherein a first signal processing unit that performs a first process on digital data output from an A / D conversion unit, and the first signal processing unit output from the A / D conversion unit A first selector capable of receiving the first processed digital data subjected to the first processing and the non-first processed digital data output from the A / D converter and not passing through the first signal processing unit; A second signal processing unit for performing a second process on the digital data output from the first selector; and a second processed signal output from the first selector and subjected to the second process by the second signal processing unit A second selector capable of receiving digital data and non-second processed digital data output from the first selector and not via the second signal processing unit; the first signal processing unit and the second signal processing unit; A clock supply unit that supplies a clock for operation, a first clock control unit that controls whether or not the clock supplied from the clock supply unit is supplied to the first signal processing unit, and the clock supply unit A second clock control unit that controls whether or not a supplied clock is supplied to the second signal processing unit; and a first enable setting signal in the first state or the second state as the first selector and the first clock. A second enable setting signal in a first state or a second state set independently of the state of the first enable setting signal is output to the second selector and the second clock control unit; A control unit, and the first clock control unit is supplied from the clock supply unit in response to the first enable setting signal in the first state output from the control unit. The first signal processing unit is operated by supplying a clock to the first signal processing unit, and the first selector includes the first processed digital data and the non-first processed digital data that are input. The first clock control unit outputs the first processed digital data without outputting the non-first processed digital data, and according to the first enable setting signal in the second state output from the control unit Stops the operation of the first signal processing unit without supplying the clock supplied from the clock supply unit to the first signal processing unit, and the first selector receives the input of the non-first processing digital In response to the second enable setting signal in the first state output from the control unit, the second clock control unit supplies data from the clock supply unit. The second signal processing unit is operated by supplying a supplied clock to the second signal processing unit, and the second selector inputs the second processed digital data and the non-second processed digital data. The second processed digital data is output without outputting the non-second processed digital data, and the second enable setting signal in the second state is output from the control unit according to the second enable setting signal. The clock control unit stops the operation of the second signal processing unit without supplying the clock supplied from the clock supply unit to the second signal processing unit, and the second selector receives the non-second input. Two-process digital data is output.

請求項４に記載の撮像装置は、撮像素子と、前記撮像素子から出力される画像信号をＡ／Ｄ変換することでディジタルデータを出力するＡ／Ｄ変換部と、請求項１から請求項３のいずれか一項に記載のディジタル処理装置とを備えることを特徴とする。An imaging apparatus according to a fourth aspect includes an imaging element, an A / D conversion unit that outputs digital data by A / D converting an image signal output from the imaging element, and the first to third aspects. And a digital processing device according to any one of the above.

本発明によれば、信号処理部での電力消費を低減することが可能となる。
According to the present invention, it is possible to reduce power consumption in the signal processing unit.

（第１実施形態の説明）
図１は、第１実施形態の電子カメラにおける主要部の構成を示すブロック図である。図１に示す電子カメラは、撮像素子１１と、Ａ／Ｄ変換部１２と、タイミングジェネレータ（ＴＧ）１３と、ディジタル処理回路１４と、ＣＰＵ１５とを有している。
撮像素子１１は、撮像光学系（不図示）の像空間側に配置されており、被写体を撮像して画像のデータを生成する。この撮像素子１１の出力はＡ／Ｄ変換部１２に接続されている。 (Description of the first embodiment)
FIG. 1 is a block diagram illustrating a configuration of a main part of the electronic camera according to the first embodiment. The electronic camera shown in FIG. 1 has an image sensor 11, an A / D converter 12, a timing generator (TG) 13, a digital processing circuit 14, and a CPU 15.
The image sensor 11 is disposed on the image space side of an imaging optical system (not shown), and images a subject to generate image data. The output of the image sensor 11 is connected to the A / D converter 12.

Ａ／Ｄ変換部１２は、撮像素子１１から出力されたアナログの画像信号にＡ／Ｄ変換を行ない、画像のディジタルデータを出力する。このＡ／Ｄ変換部１２の出力はディジタル処理回路１４に接続されている。
ＴＧ１３は、ＣＰＵ１５の指示に基づいて、撮像素子１１、Ａ／Ｄ変換部１２およびディジタル処理回路１４に対してクロックを供給する。 The A / D converter 12 performs A / D conversion on the analog image signal output from the image sensor 11, and outputs digital image data. The output of the A / D converter 12 is connected to the digital processing circuit 14.
The TG 13 supplies a clock to the image sensor 11, the A / D converter 12, and the digital processing circuit 14 based on an instruction from the CPU 15.

ディジタル処理回路１４は、逐次入力される画像のディジタルデータに対して各種の信号処理を実行するＡＳＩＣである。ディジタル処理回路１４の出力は、後段の画像処理回路（不図示）に接続されている。なお、図１では、画像処理回路への出力信号線をｂ４で示す。
このディジタル処理回路１４は、第１データ処理ブロック１６と、第２データ処理ブロック１７と、第３データ処理ブロック１８とを有している。そして、ディジタル処理回路１４の内部では、第１データ処理ブロック１６、第２データ処理ブロック１７、第３データ処理ブロック１８の順で直列に接続されている。 The digital processing circuit 14 is an ASIC that executes various kinds of signal processing on digital data of sequentially input images. The output of the digital processing circuit 14 is connected to a subsequent image processing circuit (not shown). In FIG. 1, an output signal line to the image processing circuit is indicated by b4.
The digital processing circuit 14 includes a first data processing block 16, a second data processing block 17, and a third data processing block 18. In the digital processing circuit 14, the first data processing block 16, the second data processing block 17, and the third data processing block 18 are connected in series in this order.

第１データ処理ブロック１６は、ディジタルデータのクランプ補正を実行する。すなわち、第１データ処理ブロック１６では、撮像素子１１の遮光画素の信号レベルによって画像の黒に相当する基準信号レベルを決定するとともに、撮像素子１１の撮像領域における画素の信号レベルを上記の基準信号レベルで基準化する。また、第２データ処理ブロック１７は、例えば、長時間露光時において暗電流成分のオフセット補正を実行する。また、第３データ処理ブロック１８は、ディジタルデータのゲイン補正を実行する。 The first data processing block 16 performs digital data clamp correction. That is, in the first data processing block 16, the reference signal level corresponding to black of the image is determined based on the signal level of the light-shielded pixel of the image sensor 11, and the signal level of the pixel in the imaging region of the image sensor 11 is set to the above-described reference signal. Standardize by level. In addition, the second data processing block 17 performs dark current component offset correction, for example, during long exposure. The third data processing block 18 also performs digital data gain correction.

ここで、上記の各データ処理ブロック（１６〜１８）は、いずれも以下のように構成されている。データ処理ブロックは、信号処理部２１と、２入力１出力のセレクタ２２と、クロック制御部２３とをそれぞれ内部に有している。各データ処理ブロックのクロック制御部２３とＴＧ１３とは、クロック供給線ｄ０でそれぞれ接続されている。
また、各データ処理ブロックには、それぞれ異なる制御信号線（ｅ１，ｅ２，ｅ３）がＣＰＵ１５から接続されている。各データ処理ブロックの内部において、各制御信号線はセレクタ２２およびクロック制御部２３に接続されている。なお、上記の各制御信号線は、各データ処理ブロックの動作を制御するイネーブル設定信号をＣＰＵ１５から伝達する。 Here, each of the data processing blocks (16 to 18) is configured as follows. Each data processing block includes a signal processing unit 21, a 2-input 1-output selector 22, and a clock control unit 23 therein. The clock control unit 23 and TG 13 of each data processing block are connected by a clock supply line d0.
Also, different control signal lines (e1, e2, e3) are connected to each data processing block from the CPU 15. Within each data processing block, each control signal line is connected to a selector 22 and a clock control unit 23. Each control signal line transmits an enable setting signal for controlling the operation of each data processing block from the CPU 15.

以下、代表例として、第１データ処理ブロック１６の内部構成を詳述する。なお、第２データ処理ブロック１７および第３データ処理ブロック１８に関しては、各々の信号処理部２１の機能が異なる点と、図中の信号線の符号が異なる点とを除いて基本構成は共通するので、いずれも個別的な説明は省略する。
第１データ処理ブロック１６において、前段のＡ／Ｄ変換部１２と接続された入力信号線（ｂ１）は２方向に分岐し、信号処理部２１と、セレクタ２２の一方の入力端子とにそれぞれ接続されている。また、信号処理部２１の出力（ｂ１’）はセレクタ２２の他方の入力端子に接続されている。そして、セレクタ２２の出力端子は、第１データ処理ブロック１６の後段（第２データ処理ブロック１７の入力信号線ｂ２）にディジタルデータを出力する。したがって、セレクタ２２の一方の入力端子と接続された入力信号線ｂ１は、信号処理部２１を迂回してセレクタ２２にディジタルデータを出力するデータパスを形成することとなる。 Hereinafter, as a representative example, the internal configuration of the first data processing block 16 will be described in detail. The basic configuration of the second data processing block 17 and the third data processing block 18 is the same except that the functions of the signal processing units 21 are different and the signs of the signal lines in the drawing are different. Therefore, an individual description is omitted in all cases.
In the first data processing block 16, the input signal line (b 1) connected to the preceding A / D converter 12 branches in two directions and is connected to the signal processor 21 and one input terminal of the selector 22, respectively. Has been. The output (b1 ′) of the signal processing unit 21 is connected to the other input terminal of the selector 22. The output terminal of the selector 22 outputs digital data to the subsequent stage of the first data processing block 16 (the input signal line b2 of the second data processing block 17). Therefore, the input signal line b 1 connected to one input terminal of the selector 22 forms a data path that bypasses the signal processing unit 21 and outputs digital data to the selector 22.

信号処理部２１は、ＣＰＵ１５の指示に基づいて、画像のディジタルデータに所定の信号処理を施す集積回路である。第１データ処理ブロック１６の信号処理部２１は、上記のクランプ補正に関する演算処理を実行する。勿論、第２データ処理ブロック１７および第３データ処理ブロック１８での信号処理部２１は、それぞれに対応する信号処理（オフセット補正、ゲイン補正）を実行する。 The signal processing unit 21 is an integrated circuit that performs predetermined signal processing on digital image data based on instructions from the CPU 15. The signal processing unit 21 of the first data processing block 16 executes the arithmetic processing related to the clamp correction. Of course, the signal processing unit 21 in the second data processing block 17 and the third data processing block 18 performs signal processing (offset correction, gain correction) corresponding to each.

セレクタ２２は、制御信号線（ｅ１）から入力されるイネーブル設定信号に応じて、信号処理部２１の出力（ｂ１’）とデータパスの出力（ｂ１）とを切り替えて後段に出力する。具体的には、イネーブル設定信号がハイレベルのときには、セレクタ２２は信号処理部２１の出力（ｂ１’）を後段に出力する。一方、イネーブル設定信号がローレベルのときには、セレクタ２２はデータパスの出力（ｂ１）を後段に出力する。 The selector 22 switches between the output (b1 ') of the signal processing unit 21 and the output (b1) of the data path according to the enable setting signal input from the control signal line (e1), and outputs it to the subsequent stage. Specifically, when the enable setting signal is at a high level, the selector 22 outputs the output (b1 ') of the signal processing unit 21 to the subsequent stage. On the other hand, when the enable setting signal is at a low level, the selector 22 outputs the output (b1) of the data path to the subsequent stage.

クロック制御部２３は、ＴＧ１３からのクロックを信号処理部２１に供給する。このクロック制御部２３は、制御信号線（ｅ１）から入力されるイネーブル設定信号に応じて、信号処理部２１へのクロック供給のオン／オフを制御する。具体的には、イネーブル設定信号がハイレベルのときには、クロック制御部２３は信号処理部２１に対してクロックの供給を行い、信号処理部２１を駆動させる。一方、イネーブル設定信号がローレベルのときには、クロック制御部２３は信号処理部２１に対するクロックの供給を停止し、信号処理部２１の動作を停止させる。なお、図１では、各データ処理ブロックの内部において、クロック制御部２３から信号処理部２１までのクロック供給線をそれぞれｄ１，ｄ２，ｄ３で示す。 The clock control unit 23 supplies the clock from the TG 13 to the signal processing unit 21. The clock control unit 23 controls on / off of clock supply to the signal processing unit 21 in accordance with an enable setting signal input from the control signal line (e1). Specifically, when the enable setting signal is at a high level, the clock control unit 23 supplies a clock to the signal processing unit 21 and drives the signal processing unit 21. On the other hand, when the enable setting signal is at a low level, the clock control unit 23 stops supplying the clock to the signal processing unit 21 and stops the operation of the signal processing unit 21. In FIG. 1, the clock supply lines from the clock control unit 23 to the signal processing unit 21 are denoted by d1, d2, and d3, respectively, in each data processing block.

ＣＰＵ１５は、電子カメラの統括的な制御を行うプロセッサである。例えば、ＣＰＵ１５は、各データ処理ブロックにおける信号処理部２１の補正パラメータをそれぞれ設定する。また、ＣＰＵ１５は、制御信号線（ｅ１，ｅ２，ｅ３）のイネーブル設定信号によって、第１データ処理ブロック１６から第３データ処理ブロック１８までの各動作をそれぞれ独立に制御する。 The CPU 15 is a processor that performs overall control of the electronic camera. For example, the CPU 15 sets correction parameters for the signal processing unit 21 in each data processing block. Further, the CPU 15 controls each operation from the first data processing block 16 to the third data processing block 18 independently by an enable setting signal of the control signal lines (e1, e2, e3).

以下、第１実施形態の電子カメラの撮像動作を説明する。ＣＰＵ１５は、レリーズ釦（不図示）の全押し操作などによるユーザーの露光開始指示を受け付けると、撮像素子１１を駆動させて被写体を撮像する。その後、撮像素子１１から読み出された画像信号は、Ａ／Ｄ変換部１２をパイプライン式に通過してディジタル処理回路１４に順次入力される。
そして、ディジタル処理回路１４は、Ａ／Ｄ変換後の画像のディジタルデータに対して所定の信号処理を施す。このとき、ディジタル処理回路１４は、ＣＰＵ１５のイネーブル設定信号に応じて、各々のデータ処理ブロックの動作を変化させる。 Hereinafter, the imaging operation of the electronic camera of the first embodiment will be described. When the CPU 15 receives an exposure start instruction from the user, such as by fully pressing a release button (not shown), the CPU 15 drives the image sensor 11 to image the subject. Thereafter, the image signal read from the image sensor 11 passes through the A / D converter 12 in a pipeline manner and is sequentially input to the digital processing circuit 14.
Then, the digital processing circuit 14 performs predetermined signal processing on the digital data of the image after A / D conversion. At this time, the digital processing circuit 14 changes the operation of each data processing block in accordance with the enable setting signal of the CPU 15.

図２は、ディジタル処理回路１４の動作例を示すタイミングチャートである。なお、図２では、画像１、画像２、画像３の順に３フレーム分のディジタルデータがディジタル処理回路１４に入力される例を示している。
まず、画像１のディジタルデータの場合につき、ディジタル処理回路１４の各データ処理ブロックでの動作を説明する。画像１の場合は、ＣＰＵ１５が制御信号線ｅ１のイネーブル設定信号をローレベルにし、制御信号線ｅ２，ｅ３のイネーブル設定信号をいずれもハイレベルにした状態を示している。 FIG. 2 is a timing chart showing an operation example of the digital processing circuit 14. FIG. 2 shows an example in which digital data for three frames is input to the digital processing circuit 14 in the order of image 1, image 2, and image 3.
First, the operation of each data processing block of the digital processing circuit 14 in the case of the digital data of the image 1 will be described. In the case of the image 1, the CPU 15 sets the enable setting signal of the control signal line e1 to the low level and the enable setting signals of the control signal lines e2 and e3 to the high level.

第１データ処理ブロック１６では、制御信号線ｅ１のイネーブル設定信号に応じて、セレクタ２２がデータパスの出力（ｂ１）を後段に出力する状態となる。また、クロック制御部２３は、制御信号線ｅ１のイネーブル設定信号に応じて、クロック供給線ｄ１による信号処理部２１へのクロックの供給を停止する。したがって、画像１のディジタルデータの入力時には、第１データ処理ブロック１６の信号処理部２１の動作は完全に停止した状態となる。 In the first data processing block 16, the selector 22 is in a state of outputting the data path output (b1) to the subsequent stage in response to the enable setting signal of the control signal line e1. Further, the clock control unit 23 stops the supply of the clock to the signal processing unit 21 by the clock supply line d1 according to the enable setting signal of the control signal line e1. Therefore, when the digital data of image 1 is input, the operation of the signal processing unit 21 of the first data processing block 16 is completely stopped.

また、第２データ処理ブロック１７では、制御信号線ｅ２のイネーブル設定信号に応じて、セレクタ２２が信号処理部２１の出力（ｂ２’）を後段に出力する状態となる。また、クロック制御部２３は、制御信号線ｅ２のイネーブル設定信号に応じて、クロック供給線ｄ２により信号処理部２１へクロックを供給し、第２データ処理ブロック１７の信号処理部２１を動作状態とする。同様に、第３データ処理ブロック１８では、制御信号線ｅ３のイネーブル設定信号に応じて、セレクタ２２が信号処理部２１の出力（ｂ３’）を後段に出力する状態となる。また、クロック制御部２３は、制御信号線ｅ３のイネーブル設定信号に応じて、クロック供給線ｄ３により信号処理部２１へクロックを供給し、第３データ処理ブロック１８の信号処理部２１を動作状態とする。 In the second data processing block 17, the selector 22 outputs the output (b2 ') of the signal processing unit 21 to the subsequent stage according to the enable setting signal of the control signal line e2. Further, the clock control unit 23 supplies a clock to the signal processing unit 21 through the clock supply line d2 according to the enable setting signal of the control signal line e2, and sets the signal processing unit 21 of the second data processing block 17 to the operating state. To do. Similarly, in the third data processing block 18, the selector 22 is in a state of outputting the output (b3 ') of the signal processing unit 21 to the subsequent stage according to the enable setting signal of the control signal line e3. Further, the clock control unit 23 supplies a clock to the signal processing unit 21 through the clock supply line d3 according to the enable setting signal of the control signal line e3, and sets the signal processing unit 21 of the third data processing block 18 to the operating state. To do.

ここで、入力信号線ｂ１からの画像１のディジタルデータは、第１データ処理ブロック１６の内部において、信号処理部２１とセレクタ２２の一方の入力端子とに入力される。上記のように、第１データ処理ブロック１６の信号処理部２１は停止状態にあるので、信号処理部２１ではクランプ補正は行われない。そのため、第１データ処理ブロック１６では、画像１のディジタルデータが信号処理部２１の出力（ｂ１’）からセレクタ２２に出力されることはない。そして、第１データ処理ブロック１６のセレクタ２２は、データパスの出力（ｂ１）を入力信号線ｂ２に出力する。 Here, the digital data of the image 1 from the input signal line b <b> 1 is input to the signal processing unit 21 and one input terminal of the selector 22 in the first data processing block 16. As described above, since the signal processing unit 21 of the first data processing block 16 is in a stopped state, the signal processing unit 21 does not perform clamp correction. Therefore, in the first data processing block 16, the digital data of the image 1 is not output to the selector 22 from the output (b 1 ′) of the signal processing unit 21. Then, the selector 22 of the first data processing block 16 outputs the data path output (b1) to the input signal line b2.

また、入力信号線ｂ２からの画像１のディジタルデータは、第２データ処理ブロック１７の内部において、信号処理部２１と、セレクタ２２の一方の入力端子とに入力される。上記のように、第２データ処理ブロック１７の信号処理部２１にはクロックが供給されているので、信号処理部２１は画像１のディジタルデータにオフセット補正を実行する。補正後の画像１のディジタルデータは、信号処理部２１の出力（ｂ２’）からセレクタ２２に出力される。第２データ処理ブロック１７では、データパスの出力（ｂ２）と、信号処理部２１の出力（ｂ２’）とがいずれもセレクタ２２に入力されるが、セレクタ２２は信号処理部２１の出力（ｂ２’）を入力信号線ｂ３に出力する。 Further, the digital data of the image 1 from the input signal line b <b> 2 is input to the signal processing unit 21 and one input terminal of the selector 22 in the second data processing block 17. As described above, since the clock is supplied to the signal processing unit 21 of the second data processing block 17, the signal processing unit 21 performs offset correction on the digital data of the image 1. The corrected digital data of image 1 is output from the output (b2 ') of the signal processing unit 21 to the selector 22. In the second data processing block 17, both the output (b2) of the data path and the output (b2 ′) of the signal processing unit 21 are input to the selector 22, but the selector 22 outputs the output (b2) of the signal processing unit 21. ') Is output to the input signal line b3.

さらに、入力信号線ｂ３からの画像１のディジタルデータは、第３データ処理ブロック１８の内部において、信号処理部２１と、セレクタ２２の一方の入力端子とに入力される。上記のように、第３データ処理ブロック１８の信号処理部２１にはクロックが供給されているので、信号処理部２１は画像１のディジタルデータにゲイン補正を実行する。補正後の画像１のディジタルデータは、信号処理部２１の出力（ｂ３’）からセレクタ２２に出力される。第３データ処理ブロック１８では、データパスの出力（ｂ３）と、信号処理部２１の出力（ｂ３’）とがいずれもセレクタ２２に入力されるが、セレクタ２２は信号処理部２１の出力（ｂ３’）を出力信号線ｂ４に出力する。 Further, the digital data of the image 1 from the input signal line b <b> 3 is input to the signal processing unit 21 and one input terminal of the selector 22 in the third data processing block 18. As described above, since the clock is supplied to the signal processing unit 21 of the third data processing block 18, the signal processing unit 21 performs gain correction on the digital data of the image 1. The corrected digital data of the image 1 is output from the output (b3 ′) of the signal processing unit 21 to the selector 22. In the third data processing block 18, both the data path output (b 3) and the signal processing unit 21 output (b 3 ′) are input to the selector 22, but the selector 22 outputs the signal processing unit 21 output (b 3). ') Is output to the output signal line b4.

すなわち、図２に示す画像１のディジタルデータは、第１データ処理ブロック１６において、停止状態の信号処理部２１をデータパスで迂回して後段に出力される。一方、第２および第３データ処理ブロックでは、それぞれ信号処理部２１で信号処理が施されたデータが出力される。
同様に、画像２の場合は、ＣＰＵ１５が制御信号線ｅ２のイネーブル設定信号をローレベルにし、制御信号線ｅ１，ｅ３のイネーブル設定信号をいずれもハイレベルにした状態を示している。この場合には、第２データ処理ブロック１７での信号処理部２１は停止状態となり、第１および第３データ処理ブロックの信号処理部２１はいずれも動作状態となる。また、第２データ処理ブロック１７のセレクタ２２はデータパス（ｂ２）の出力を後段に出力する状態となる。一方、第１および第３データ処理ブロックのセレクタ２２は、いずれも信号処理部２１の出力（ｂ１’、ｂ３’）を後段に出力する状態となる。 That is, the digital data of the image 1 shown in FIG. 2 is output to the subsequent stage in the first data processing block 16 by bypassing the stopped signal processing unit 21 by the data path. On the other hand, in the second and third data processing blocks, data subjected to signal processing by the signal processing unit 21 is output.
Similarly, in the case of the image 2, the CPU 15 sets the enable setting signal of the control signal line e2 to the low level and the enable setting signals of the control signal lines e1 and e3 to the high level. In this case, the signal processing unit 21 in the second data processing block 17 is stopped, and the signal processing units 21 of the first and third data processing blocks are both in the operating state. Further, the selector 22 of the second data processing block 17 is in a state of outputting the output of the data path (b2) to the subsequent stage. On the other hand, the selectors 22 of the first and third data processing blocks are both in a state of outputting the output (b1 ′, b3 ′) of the signal processing unit 21 to the subsequent stage.

すなわち、図２に示す画像２の場合には、第１および第３データ処理ブロックにおいて、それぞれ信号処理部２１で信号処理が施されたデータが出力される。一方、第２データ処理ブロック１７において、画像２のディジタルデータは停止状態の信号処理部２１をデータパスで迂回して後段に出力される。
さらに、画像３の場合は、ＣＰＵ１５が制御信号線ｅ３のイネーブル設定信号をローレベルにし、制御信号線ｅ１，ｅ２のイネーブル設定信号をいずれもハイレベルにした状態を示している。この場合には、第３データ処理ブロック１８での信号処理部２１は停止状態となり、第１および第２データ処理ブロックの信号処理部２１はいずれも動作状態となる。また、第３データ処理ブロック１８のセレクタ２２はデータパス（ｂ３）の出力を後段に出力する状態となる。一方、第１および第２データ処理ブロックのセレクタ２２は、いずれも信号処理部２１の出力（ｂ１’、ｂ２’）を後段に出力する状態となる。 That is, in the case of the image 2 shown in FIG. 2, in the first and third data processing blocks, data subjected to signal processing by the signal processing unit 21 is output. On the other hand, in the second data processing block 17, the digital data of the image 2 is output to the subsequent stage by bypassing the signal processing unit 21 in the stopped state by the data path.
Further, in the case of the image 3, the CPU 15 sets the enable setting signal of the control signal line e3 to the low level and the enable setting signals of the control signal lines e1 and e2 to the high level. In this case, the signal processing unit 21 in the third data processing block 18 is stopped, and the signal processing units 21 of the first and second data processing blocks are both in the operating state. Further, the selector 22 of the third data processing block 18 is in a state of outputting the output of the data path (b3) to the subsequent stage. On the other hand, the selectors 22 of the first and second data processing blocks are both in a state of outputting the output (b1 ′, b2 ′) of the signal processing unit 21 to the subsequent stage.

すなわち、図２に示す画像３の場合には、第１および第２データ処理ブロックにおいて、それぞれ信号処理部２１で信号処理が施されたデータが出力される。一方、第３データ処理ブロック１８において、画像３のディジタルデータは停止状態の信号処理部２１をデータパスで迂回して後段に出力される。以上で、図２に関する説明を終了する。
その後、ディジタル処理回路１４から出力された画像のディジタルデータは、画像処理回路で所定の画像処理（例えば、色補間処理、階調変換処理、輪郭強調処理、ホワイトバランス調整など）が施された後に、最終的に記録媒体（不図示）に記録される。 That is, in the case of the image 3 shown in FIG. 2, in the first and second data processing blocks, data subjected to signal processing by the signal processing unit 21 is output. On the other hand, in the third data processing block 18, the digital data of the image 3 is output to the subsequent stage by bypassing the signal processing unit 21 in the stopped state by the data path. Above, the description regarding FIG. 2 is complete | finished.
Thereafter, the digital data of the image output from the digital processing circuit 14 is subjected to predetermined image processing (for example, color interpolation processing, gradation conversion processing, contour enhancement processing, white balance adjustment, etc.) in the image processing circuit. Finally, it is recorded on a recording medium (not shown).

以下、第１実施形態における作用効果を述べる。上記の電子カメラのディジタル処理回路１４では、必要に応じて任意のデータ処理ブロックの信号処理を省略させることができる。このとき、信号処理を省略するデータ処理ブロックでは、信号処理部２１へのクロック供給がオフとなって停止状態となる一方で、ディジタルデータはデータパスによって信号処理部２１を迂回して後段側に出力される。 Hereinafter, the operational effects of the first embodiment will be described. In the digital processing circuit 14 of the electronic camera, signal processing of an arbitrary data processing block can be omitted as necessary. At this time, in the data processing block that omits the signal processing, the clock supply to the signal processing unit 21 is turned off and is stopped, while the digital data bypasses the signal processing unit 21 by the data path and moves to the subsequent stage side. Is output.

そのため、第１実施形態のディジタル処理回路１４では、信号処理を省略する場合にデータ処理ブロックの信号処理部２１を完全に停止させることができるので、省略する信号処理に対応したデータ処理ブロックでの電力消費が大幅に低減する。しかも、停止した信号処理部２１からは回路の動作に起因するノイズが発生しないので、ディジタル処理回路１４でのノイズの発生を抑制できる。これらの効果は、特に停止させる信号処理部２１の回路規模が大きくなるほど顕著となる。 Therefore, in the digital processing circuit 14 of the first embodiment, when the signal processing is omitted, the signal processing unit 21 of the data processing block can be completely stopped, so that the data processing block corresponding to the omitted signal processing can be stopped. Power consumption is greatly reduced. Moreover, since no noise is generated from the stopped signal processing unit 21 due to the operation of the circuit, generation of noise in the digital processing circuit 14 can be suppressed. These effects become more significant as the circuit scale of the signal processing unit 21 to be stopped increases.

また、信号処理を省略する場合には、データパスによって信号処理部２１を迂回してディジタルデータが直接に出力される。そのため、第１実施形態では、信号処理を省略するにも拘わらずディジタルデータが信号処理部２１を通過する場合と比べて、データの処理速度が向上する。
（第２実施形態の説明）
図３は、第２実施形態の電子カメラにおける主要部の構成を示すブロック図である。ここの第２実施形態は第１実施形態の変形例であって、第１実施形態と共通する構成には同一符号を付して重複説明を省略する。 When the signal processing is omitted, the digital data is directly output bypassing the signal processing unit 21 by the data path. Therefore, in the first embodiment, the data processing speed is improved as compared with the case where digital data passes through the signal processing unit 21 even though the signal processing is omitted.
(Description of Second Embodiment)
FIG. 3 is a block diagram illustrating a configuration of a main part of the electronic camera according to the second embodiment. The second embodiment is a modification of the first embodiment, and the same reference numerals are given to the same components as those in the first embodiment, and the duplicate description will be omitted.

第２実施形態の撮像素子１１は２つの出力チャネルを有している。一例として、撮像素子１１に公知のベイヤ配列のカラーフィルタが配置されている場合、一方の出力チャネルは赤色画素（Ｒ）と緑色画素（Ｇｒ）との出力に対応し、他方の出力チャネルは青色画素（Ｂ）と緑色画素（Ｇｂ）との出力に対応する。そして、第２実施形態では、Ａ／Ｄ変換部１２は各出力チャネル毎にそれぞれ設けられている。 The image sensor 11 of the second embodiment has two output channels. As an example, when a known Bayer array color filter is arranged in the image sensor 11, one output channel corresponds to the output of the red pixel (R) and the green pixel (Gr), and the other output channel is blue. This corresponds to the output of the pixel (B) and the green pixel (Gb). In the second embodiment, the A / D converter 12 is provided for each output channel.

また、第２実施形態のディジタル処理回路１４ａは、一方の出力チャネルに対応する第１〜第３データ処理ブロックと、他方の出力チャネルに対応する第１〜第３データ処理ブロックとを並列に備えている。
この第２実施形態のディジタル処理回路１４ａも、上記の第１実施形態とほぼ同様の効果を得ることができる。特に第２実施形態では、同じ信号処理を複数チャネルで並列処理する場合に、各チャネル間で信号処理を適宜調整できるので、画像のデータをより高精度に補正することが可能となる。 In addition, the digital processing circuit 14a of the second embodiment includes first to third data processing blocks corresponding to one output channel and first to third data processing blocks corresponding to the other output channel in parallel. ing.
The digital processing circuit 14a according to the second embodiment can obtain substantially the same effect as that of the first embodiment. In particular, in the second embodiment, when the same signal processing is performed in parallel on a plurality of channels, the signal processing can be appropriately adjusted between the respective channels, so that the image data can be corrected with higher accuracy.

（実施形態の補足事項）
（１）上記実施形態はあくまで本発明の一例にすぎない。例えば、上記実施形態のディジタル処理回路から任意のデータ処理ブロックを省略してもよく、あるいは、さらに他のデータ処理ブロックを追加してディジタル処理回路を構成してもよい。また、上記実施形態の信号処理部を機能ごとに細分化し、その細分化されたモジュールに対して本発明の構成をそれぞれ適用してもよい。 (Supplementary items of the embodiment)
(1) The above embodiment is merely an example of the present invention. For example, an arbitrary data processing block may be omitted from the digital processing circuit of the above embodiment, or a digital processing circuit may be configured by adding another data processing block. The signal processing unit of the above embodiment may be subdivided for each function, and the configuration of the present invention may be applied to the subdivided modules.

（２）上記実施形態では電子カメラに本発明を適用する例を示したが、本発明は電子カメラに限定されることなく、他の電子機器に組み込まれるディジタル処理回路にも広く適用できる。
（３）上記実施形態のデータ処理ブロックでは、信号処理部２１の後段側にセレクタ２２を配置する例を説明したが、例えば、信号処理部２１の前段側にセレクタ２２を配置するようにしてもよい。 (2) In the above embodiment, an example in which the present invention is applied to an electronic camera has been described. However, the present invention is not limited to an electronic camera, and can be widely applied to digital processing circuits incorporated in other electronic devices.
(3) In the data processing block of the above embodiment, the example in which the selector 22 is arranged on the rear stage side of the signal processing unit 21 has been described. However, for example, the selector 22 may be arranged on the front stage side of the signal processing unit 21. Good.

（４）第２実施形態では複数チャネルに対応するディジタル処理回路の例を示したが、チャネルの数は２つに限定されるものではない。例えば、第２実施形態の変形例として、ディジタル処理回路のチャネル数を４つにしてもよく、さらにチャネル数を増やしてもよい。なお、複数チャネルの場合の変形例には、例えば、分光プリズムを備えた３板式の電子カメラで、ＲＧＢ各色に対応する３つの撮像素子の出力を１つのディジタル処理回路で処理する場合なども含まれる（これらの場合の図示は省略する）。 (4) In the second embodiment, an example of a digital processing circuit corresponding to a plurality of channels is shown, but the number of channels is not limited to two. For example, as a modification of the second embodiment, the number of channels of the digital processing circuit may be four, and the number of channels may be further increased. Note that modifications in the case of a plurality of channels include, for example, a case where a three-plate electronic camera provided with a spectral prism processes the outputs of three imaging elements corresponding to RGB colors with one digital processing circuit. (The illustration in these cases is omitted).

（５）図２のタイミングチャートでは、１つのデータ処理ブロックの信号処理を停止する例のみ説明したが、例えば、２以上のデータ処理ブロックの信号処理を停止させることも勿論可能である。また、第１実施形態では、説明の便宜上、レリーズ時に撮像される記録画像のデータ処理の例を説明したが、例えば、非レリーズ時に所定間隔毎に撮像されるスルー画像の場合にもディジタル処理回路を上記と同様に機能させてもかまわない。 (5) In the timing chart of FIG. 2, only the example of stopping the signal processing of one data processing block has been described. However, for example, the signal processing of two or more data processing blocks can be stopped. Further, in the first embodiment, for the sake of convenience of explanation, an example of data processing of a recorded image captured at the time of release has been described. However, for example, a digital processing circuit is also used in the case of a through image captured at a predetermined interval at the time of non-release. May function as described above.

（６）図２のタイミングチャートでは、ディジタル処理回路にＴＧから常にクロックが供給されるようになっているが、例えば、画像のデータの入力期間のみｄ０のクロックを供給する回路をディジタル処理回路の外部（または内部）に追加してもよい。
なお、本発明は、その精神またはその主要な特徴から逸脱することなく他の様々な形で実施することができる。そのため、上述した実施形態はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。 (6) In the timing chart of FIG. 2, the clock is always supplied from the TG to the digital processing circuit. For example, a circuit that supplies the clock of d0 only during the input period of the image data is the digital processing circuit. You may add outside (or inside).
It should be noted that the present invention can be implemented in various other forms without departing from the spirit or main features thereof. Therefore, the above-described embodiment is merely an example in all respects and should not be interpreted in a limited manner. The present invention is defined by the claims, and the present invention is not limited to the text of the specification. Further, all modifications and changes belonging to the equivalent scope of the claims are within the scope of the present invention.

第１実施形態の電子カメラにおける主要部の構成を示すブロック図The block diagram which shows the structure of the principal part in the electronic camera of 1st Embodiment. ディジタル処理回路の動作例を示すタイミングチャートTiming chart showing operation example of digital processing circuit 第２実施形態の電子カメラにおける主要部の構成を示すブロック図The block diagram which shows the structure of the principal part in the electronic camera of 2nd Embodiment.

符号の説明Explanation of symbols

１１…撮像素子、１２…Ａ／Ｄ変換部、１４，１４ａ…ディジタル処理回路、１５…ＣＰＵ、１６，１７，１８…データ処理ブロック、２１…信号処理部、２２…セレクタ、２３…クロック制御部、ｂ１，ｂ２，ｂ３…信号線（データパス）、ｅ１，ｅ２，ｅ３…制御信号線（イネーブル設定信号）
DESCRIPTION OF SYMBOLS 11 ... Image pick-up element, 12 ... A / D conversion part, 14, 14a ... Digital processing circuit, 15 ... CPU, 16, 17, 18 ... Data processing block, 21 ... Signal processing part, 22 ... Selector, 23 ... Clock control part , B1, b2, b3... Signal line (data path), e1, e2, e3... Control signal line (enable setting signal)

Claims

Ａ／Ｄ変換部から出力されるディジタルデータに第１処理を施す第１信号処理部と、A first signal processing unit that performs a first process on digital data output from the A / D conversion unit;
前記Ａ／Ｄ変換部から出力され前記第１信号処理部で前記第１処理が施された第１処理済ディジタルデータと、前記Ａ／Ｄ変換部から出力され前記第１信号処理部を経由しない非第１処理ディジタルデータとが入力されうる第１セレクタと、The first processed digital data output from the A / D converter and subjected to the first processing by the first signal processor, and output from the A / D converter and does not pass through the first signal processor. A first selector into which non-first processed digital data can be input;
前記第１セレクタから出力されるディジタルデータに第２処理を施す第２信号処理部と、A second signal processing unit for performing a second process on the digital data output from the first selector;
前記第１セレクタから出力され前記第２信号処理部で前記第２処理が施された第２処理済ディジタルデータと、前記第１セレクタから出力され前記第２信号処理部を経由しない非第２処理ディジタルデータとが入力されうる第２セレクタと、Second processed digital data output from the first selector and subjected to the second processing by the second signal processing unit, and non-second processing output from the first selector and not via the second signal processing unit A second selector to which digital data can be input;
前記第１信号処理部及び前記第２信号処理部が動作するためのクロックを供給するクロック供給部と、A clock supply unit for supplying a clock for operating the first signal processing unit and the second signal processing unit;
前記クロック供給部から供給されるクロックを前記第１信号処理部に供給するか否かを制御する第１クロック制御部と、A first clock control unit that controls whether or not to supply the clock supplied from the clock supply unit to the first signal processing unit;
前記クロック供給部から供給されるクロックを前記第２信号処理部に供給するか否かを制御する第２クロック制御部と、A second clock control unit for controlling whether to supply the clock supplied from the clock supply unit to the second signal processing unit;
第１状態又は第２状態の第１イネーブル設定信号を前記第１セレクタ及び前記第１クロック制御部に出力し、前記第１イネーブル設定信号の状態とは独立して設定される第１状態又は第２状態の第２イネーブル設定信号を前記第２セレクタ及び前記第２クロック制御部に出力する制御部とを備え、The first enable setting signal of the first state or the second state is output to the first selector and the first clock control unit, and the first state or the second state set independently of the state of the first enable setting signal A control unit that outputs a second enable setting signal in two states to the second selector and the second clock control unit;
前記制御部から出力される前記第１状態の前記第１イネールブル設定信号に応じて、前記第１クロック制御部は、前記クロック供給部から供給されるクロックを前記第１信号処理部に供給することで前記第１信号処理部を動作させ、前記第１セレクタは、入力される前記第１処理済ディジタルデータ及び前記非第１処理ディジタルデータのうち前記非第１処理ディジタルデータを出力することなく前記第１処理済ディジタルデータを出力し、In response to the first enable setting signal in the first state output from the control unit, the first clock control unit supplies a clock supplied from the clock supply unit to the first signal processing unit. The first signal processing unit is operated, and the first selector outputs the first processed digital data and the non-first processed digital data without outputting the non-first processed digital data. Output first processed digital data,
前記制御部から出力される前記第２状態の前記第１イネーブル設定信号に応じて、前記第１クロック制御部は、前記クロック供給部から供給されるクロックを前記第１信号処理部に供給せずに前記第１信号処理部の動作を停止させ、前記第１セレクタは、入力される前記非第１処理ディジタルデータを出力し、In response to the first enable setting signal in the second state output from the control unit, the first clock control unit does not supply the clock supplied from the clock supply unit to the first signal processing unit. The first signal processing unit is stopped, and the first selector outputs the input non-first processing digital data,
前記制御部から出力される前記第１状態の前記第２イネールブル設定信号に応じて、前記第２クロック制御部は、前記クロック供給部から供給されるクロックを前記第２信号処理部に供給することで前記第２信号処理部を動作させ、前記第２セレクタは、入力される前記第２処理済ディジタルデータ及び前記非第２処理ディジタルデータのうち前記非第２処理ディジタルデータを出力することなく前記第２処理済ディジタルデータを出力し、In response to the second enable setting signal in the first state output from the control unit, the second clock control unit supplies a clock supplied from the clock supply unit to the second signal processing unit. The second signal processing unit is operated in the second selector, and the second selector outputs the non-second processed digital data out of the input second processed digital data and non-second processed digital data. Output the second processed digital data,
前記制御部から出力される前記第２状態の前記第２イネーブル設定信号に応じて、前記第２クロック制御部は、前記クロック供給部から供給されるクロックを前記第２信号処理部に供給せずに前記第２信号処理部の動作を停止させ、前記第２セレクタは、入力される前記非第２処理ディジタルデータを出力することIn response to the second enable setting signal in the second state output from the control unit, the second clock control unit does not supply the clock supplied from the clock supply unit to the second signal processing unit. To stop the operation of the second signal processing unit, and the second selector outputs the input non-second processed digital data.
を特徴とするディジタル処理装置。A digital processing device.

請求項１に記載のディジタル処理装置において、The digital processing device of claim 1, wherein
前記第２セレクタから出力されるディジタルデータに第３処理を施す第３信号処理部と、A third signal processing unit for performing a third process on the digital data output from the second selector;
前記第２セレクタから出力され前記第３信号処理部で前記第３処理が施された第３処理済ディジタルデータと、前記第２セレクタから出力され前記第３信号処理部を経由しない非第３処理ディジタルデータとが入力されうる第３セレクタと、Third processed digital data output from the second selector and subjected to the third processing by the third signal processing unit, and non-third processing output from the second selector and not via the third signal processing unit A third selector to which digital data can be input;
前記クロック供給部から供給されるクロックを前記第３信号処理部に供給するか否かを制御する第３クロック制御部とを更に備え、A third clock control unit for controlling whether to supply the clock supplied from the clock supply unit to the third signal processing unit;
前記制御部は、前記第１イネーブル設定信号の状態及び前記第２イネーブル設定信号とは独立して設定される第１状態又は第２状態の第３イネーブル設定信号を前記第３セレクタ及び前記第３クロック制御部に出力し、The control unit outputs a third enable setting signal in the first state or the second state, which is set independently of the state of the first enable setting signal and the second enable setting signal, to the third selector and the third Output to the clock controller,
前記制御部から出力される前記第１状態の前記第３イネールブル設定信号に応じて、前記第３クロック制御部は、前記クロック供給部から供給されるクロックを前記第３信号処理部に供給することで前記第３信号処理部を動作させ、前記第３セレクタは、入力される前記第３処理済ディジタルデータ及び前記非第３処理ディジタルデータのうち前記非第３処理ディジタルデータを出力することなく前記第３処理済ディジタルデータを出力し、In response to the third enable setting signal in the first state output from the control unit, the third clock control unit supplies a clock supplied from the clock supply unit to the third signal processing unit. And the third selector operates without outputting the non-third processed digital data out of the input third processed digital data and non-third processed digital data. Output the third processed digital data,
前記制御部から出力される前記第２状態の前記第３イネーブル設定信号に応じて、前記第３クロック制御部は、前記クロック供給部から供給されるクロックを前記第３信号処理部に供給せずに前記第３信号処理部の動作を停止させ、前記第３セレクタは、入力される前記非第３処理ディジタルデータを出力することIn response to the third enable setting signal in the second state output from the control unit, the third clock control unit does not supply the clock supplied from the clock supply unit to the third signal processing unit. To stop the operation of the third signal processing unit, and the third selector outputs the input non-third processed digital data.
を特徴とするディジタル処理装置。A digital processing device.

請求項２に記載のディジタル処理装置において、The digital processing device according to claim 2, wherein
前記第３セレクタから出力されるディジタルデータに画像処理を施す画像処理部と、An image processing unit for performing image processing on the digital data output from the third selector;
前記画像処理部で前記画像処理が施されたディジタルデータを記録媒体に記録する記録制御部とを更に備えることA recording control unit that records the digital data on which the image processing has been performed by the image processing unit on a recording medium;
を特徴とするディジタル処理装置。A digital processing device.

撮像素子と、An image sensor;
前記撮像素子から出力される画像信号をＡ／Ｄ変換することでディジタルデータを出力するＡ／Ｄ変換部と、An A / D converter that outputs digital data by A / D converting an image signal output from the image sensor;
請求項１から請求項３のいずれか一項に記載のディジタル処理装置とを備えることA digital processing device according to any one of claims 1 to 3.
を特徴とする撮像装置。An imaging apparatus characterized by the above.

請求項４に記載の撮像装置において、The imaging apparatus according to claim 4,
前記制御部は、前記第１イネーブル設定信号の状態及び前記第２イネールブル設定信号の状態を、前記ディジタル処理装置によって画像１枚単位での処理がなされるまでは変更することなく画像１枚が入力されるごとに変更可能であることThe control unit inputs one image without changing the state of the first enable setting signal and the state of the second enable setting signal until the digital processing device processes each image. Can be changed each time
を特徴とする撮像装置。An imaging apparatus characterized by the above.

請求項４又は請求項５に記載の撮像装置において、In the imaging device according to claim 4 or 5,
前記撮像素子は、第１出力チャネル及び第２出力チャネルを有し、The imaging device has a first output channel and a second output channel;
前記Ａ／Ｄ変換部は、前記第１出力チャネルと前記第２出力チャネルとにそれぞれ個別に設けられ、The A / D converter is provided separately for each of the first output channel and the second output channel,
前記ディジタル処理装置は、前記第１出力チャネルに設けられた前記Ａ／Ｄ変換部と前記第２出力チャネルに設けられた前記Ａ／Ｄ変換部とにそれぞれ個別に設けられていることThe digital processing device is individually provided in each of the A / D conversion unit provided in the first output channel and the A / D conversion unit provided in the second output channel.
を特徴とする撮像装置。An imaging apparatus characterized by the above.

請求項６に記載の撮像装置において、The imaging device according to claim 6,
前記制御部は、前記第１出力チャネルに対応する前記ディジタル処理装置に出力するイネーブル設定信号の状態と前記第２出力チャネルに対応する前記ディジタル処理装置に出力するイネーブル設定信号の状態とは独立して設定することThe controller is independent of the state of the enable setting signal output to the digital processing device corresponding to the first output channel and the state of the enable setting signal output to the digital processing device corresponding to the second output channel. To set
を特徴とする撮像装置。An imaging apparatus characterized by the above.

請求項６又は請求項７に記載の撮像装置において、In the imaging device according to claim 6 or 7,
前記撮像素子は、前記第１チャネルを介して赤色画素及び緑色画素を出力し、前記第２チャネルを介して青色画素及び緑色画素を出力することThe imaging device outputs red pixels and green pixels via the first channel, and outputs blue pixels and green pixels via the second channel.
を特徴とする撮像装置。An imaging apparatus characterized by the above.