JP4899907B2 - Digital processing apparatus and imaging apparatus - Google Patents
Digital processing apparatus and imaging apparatus Download PDFInfo
- Publication number
- JP4899907B2 JP4899907B2 JP2007031687A JP2007031687A JP4899907B2 JP 4899907 B2 JP4899907 B2 JP 4899907B2 JP 2007031687 A JP2007031687 A JP 2007031687A JP 2007031687 A JP2007031687 A JP 2007031687A JP 4899907 B2 JP4899907 B2 JP 4899907B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock
- digital data
- processing unit
- signal processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000003384 imaging method Methods 0.000 title claims description 20
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000003086 colorant Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000001454 recorded image Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
Images
Landscapes
- Studio Devices (AREA)
- Power Sources (AREA)
Description
本発明は、ディジタル処理装置および撮像装置に関する。 The present invention relates to a digital processing apparatus and an imaging apparatus .
従来から、ディジタル処理回路の低消費電力化については種々の提案がなされている。例えば、特許文献1には、複数段の画像データ処理ブロックを有する画像処理集積回路において、各々の画像データ処理ブロックにつき画像処理期間以外の動作を停止させることで消費電力を低減する構成が開示されている。
しかし、上記従来技術では、ある画像データ処理ブロックで信号処理が行われない状態でも、画像のデータを通過させるためだけにその画像データ処理ブロックを動作させる必要が生じる。そのため、任意の信号処理を省略する場合にも、省略した信号処理に対応する画像データ処理ブロックではなお電力消費が生じる点で改善の余地があった。 However, in the above prior art, even when signal processing is not performed in a certain image data processing block, it is necessary to operate the image data processing block only to pass image data. Therefore, even when arbitrary signal processing is omitted, there is room for improvement in that power consumption still occurs in the image data processing block corresponding to the omitted signal processing .
請求項1に記載のディジタル処理装置は、A/D変換部から出力されるディジタルデータに第1処理を施す第1信号処理部と、前記A/D変換部から出力され前記第1信号処理部で前記第1処理が施された第1処理済ディジタルデータと、前記A/D変換部から出力され前記第1信号処理部を経由しない非第1処理ディジタルデータとが入力されうる第1セレクタと、前記第1セレクタから出力されるディジタルデータに第2処理を施す第2信号処理部と、前記第1セレクタから出力され前記第2信号処理部で前記第2処理が施された第2処理済ディジタルデータと、前記第1セレクタから出力され前記第2信号処理部を経由しない非第2処理ディジタルデータとが入力されうる第2セレクタと、前記第1信号処理部及び前記第2信号処理部が動作するためのクロックを供給するクロック供給部と、前記クロック供給部から供給されるクロックを前記第1信号処理部に供給するか否かを制御する第1クロック制御部と、前記クロック供給部から供給されるクロックを前記第2信号処理部に供給するか否かを制御する第2クロック制御部と、第1状態又は第2状態の第1イネーブル設定信号を前記第1セレクタ及び前記第1クロック制御部に出力し、前記第1イネーブル設定信号の状態とは独立して設定される第1状態又は第2状態の第2イネーブル設定信号を前記第2セレクタ及び前記第2クロック制御部に出力する制御部とを備え、前記制御部から出力される前記第1状態の前記第1イネールブル設定信号に応じて、前記第1クロック制御部は、前記クロック供給部から供給されるクロックを前記第1信号処理部に供給することで前記第1信号処理部を動作させ、前記第1セレクタは、入力される前記第1処理済ディジタルデータ及び前記非第1処理ディジタルデータのうち前記非第1処理ディジタルデータを出力することなく前記第1処理済ディジタルデータを出力し、前記制御部から出力される前記第2状態の前記第1イネーブル設定信号に応じて、前記第1クロック制御部は、前記クロック供給部から供給されるクロックを前記第1信号処理部に供給せずに前記第1信号処理部の動作を停止させ、前記第1セレクタは、入力される前記非第1処理ディジタルデータを出力し、前記制御部から出力される前記第1状態の前記第2イネールブル設定信号に応じて、前記第2クロック制御部は、前記クロック供給部から供給されるクロックを前記第2信号処理部に供給することで前記第2信号処理部を動作させ、前記第2セレクタは、入力される前記第2処理済ディジタルデータ及び前記非第2処理ディジタルデータのうち前記非第2処理ディジタルデータを出力することなく前記第2処理済ディジタルデータを出力し、前記制御部から出力される前記第2状態の前記第2イネーブル設定信号に応じて、前記第2クロック制御部は、前記クロック供給部から供給されるクロックを前記第2信号処理部に供給せずに前記第2信号処理部の動作を停止させ、前記第2セレクタは、入力される前記非第2処理ディジタルデータを出力することを特徴とする。The digital processing apparatus according to claim 1, wherein a first signal processing unit that performs a first process on digital data output from an A / D conversion unit, and the first signal processing unit output from the A / D conversion unit A first selector capable of receiving the first processed digital data subjected to the first processing and the non-first processed digital data output from the A / D converter and not passing through the first signal processing unit; A second signal processing unit for performing a second process on the digital data output from the first selector; and a second processed signal output from the first selector and subjected to the second process by the second signal processing unit A second selector capable of receiving digital data and non-second processed digital data output from the first selector and not via the second signal processing unit; the first signal processing unit and the second signal processing unit; A clock supply unit that supplies a clock for operation, a first clock control unit that controls whether or not the clock supplied from the clock supply unit is supplied to the first signal processing unit, and the clock supply unit A second clock control unit that controls whether or not a supplied clock is supplied to the second signal processing unit; and a first enable setting signal in the first state or the second state as the first selector and the first clock. A second enable setting signal in a first state or a second state set independently of the state of the first enable setting signal is output to the second selector and the second clock control unit; A control unit, and the first clock control unit is supplied from the clock supply unit in response to the first enable setting signal in the first state output from the control unit. The first signal processing unit is operated by supplying a clock to the first signal processing unit, and the first selector includes the first processed digital data and the non-first processed digital data that are input. The first clock control unit outputs the first processed digital data without outputting the non-first processed digital data, and according to the first enable setting signal in the second state output from the control unit Stops the operation of the first signal processing unit without supplying the clock supplied from the clock supply unit to the first signal processing unit, and the first selector receives the input of the non-first processing digital In response to the second enable setting signal in the first state output from the control unit, the second clock control unit supplies data from the clock supply unit. The second signal processing unit is operated by supplying a supplied clock to the second signal processing unit, and the second selector inputs the second processed digital data and the non-second processed digital data. The second processed digital data is output without outputting the non-second processed digital data, and the second enable setting signal in the second state is output from the control unit according to the second enable setting signal. The clock control unit stops the operation of the second signal processing unit without supplying the clock supplied from the clock supply unit to the second signal processing unit, and the second selector receives the non-second input. Two-process digital data is output.
請求項4に記載の撮像装置は、撮像素子と、前記撮像素子から出力される画像信号をA/D変換することでディジタルデータを出力するA/D変換部と、請求項1から請求項3のいずれか一項に記載のディジタル処理装置とを備えることを特徴とする。An imaging apparatus according to a fourth aspect includes an imaging element, an A / D conversion unit that outputs digital data by A / D converting an image signal output from the imaging element, and the first to third aspects. And a digital processing device according to any one of the above.
本発明によれば、信号処理部での電力消費を低減することが可能となる。
According to the present invention, it is possible to reduce power consumption in the signal processing unit.
(第1実施形態の説明)
図1は、第1実施形態の電子カメラにおける主要部の構成を示すブロック図である。図1に示す電子カメラは、撮像素子11と、A/D変換部12と、タイミングジェネレータ(TG)13と、ディジタル処理回路14と、CPU15とを有している。
撮像素子11は、撮像光学系(不図示)の像空間側に配置されており、被写体を撮像して画像のデータを生成する。この撮像素子11の出力はA/D変換部12に接続されている。
(Description of the first embodiment)
FIG. 1 is a block diagram illustrating a configuration of a main part of the electronic camera according to the first embodiment. The electronic camera shown in FIG. 1 has an
The
A/D変換部12は、撮像素子11から出力されたアナログの画像信号にA/D変換を行ない、画像のディジタルデータを出力する。このA/D変換部12の出力はディジタル処理回路14に接続されている。
TG13は、CPU15の指示に基づいて、撮像素子11、A/D変換部12およびディジタル処理回路14に対してクロックを供給する。
The A /
The TG 13 supplies a clock to the
ディジタル処理回路14は、逐次入力される画像のディジタルデータに対して各種の信号処理を実行するASICである。ディジタル処理回路14の出力は、後段の画像処理回路(不図示)に接続されている。なお、図1では、画像処理回路への出力信号線をb4で示す。
このディジタル処理回路14は、第1データ処理ブロック16と、第2データ処理ブロック17と、第3データ処理ブロック18とを有している。そして、ディジタル処理回路14の内部では、第1データ処理ブロック16、第2データ処理ブロック17、第3データ処理ブロック18の順で直列に接続されている。
The
The
第1データ処理ブロック16は、ディジタルデータのクランプ補正を実行する。すなわち、第1データ処理ブロック16では、撮像素子11の遮光画素の信号レベルによって画像の黒に相当する基準信号レベルを決定するとともに、撮像素子11の撮像領域における画素の信号レベルを上記の基準信号レベルで基準化する。また、第2データ処理ブロック17は、例えば、長時間露光時において暗電流成分のオフセット補正を実行する。また、第3データ処理ブロック18は、ディジタルデータのゲイン補正を実行する。
The first
ここで、上記の各データ処理ブロック(16〜18)は、いずれも以下のように構成されている。データ処理ブロックは、信号処理部21と、2入力1出力のセレクタ22と、クロック制御部23とをそれぞれ内部に有している。各データ処理ブロックのクロック制御部23とTG13とは、クロック供給線d0でそれぞれ接続されている。
また、各データ処理ブロックには、それぞれ異なる制御信号線(e1,e2,e3)がCPU15から接続されている。各データ処理ブロックの内部において、各制御信号線はセレクタ22およびクロック制御部23に接続されている。なお、上記の各制御信号線は、各データ処理ブロックの動作を制御するイネーブル設定信号をCPU15から伝達する。
Here, each of the data processing blocks (16 to 18) is configured as follows. Each data processing block includes a
Also, different control signal lines (e1, e2, e3) are connected to each data processing block from the
以下、代表例として、第1データ処理ブロック16の内部構成を詳述する。なお、第2データ処理ブロック17および第3データ処理ブロック18に関しては、各々の信号処理部21の機能が異なる点と、図中の信号線の符号が異なる点とを除いて基本構成は共通するので、いずれも個別的な説明は省略する。
第1データ処理ブロック16において、前段のA/D変換部12と接続された入力信号線(b1)は2方向に分岐し、信号処理部21と、セレクタ22の一方の入力端子とにそれぞれ接続されている。また、信号処理部21の出力(b1’)はセレクタ22の他方の入力端子に接続されている。そして、セレクタ22の出力端子は、第1データ処理ブロック16の後段(第2データ処理ブロック17の入力信号線b2)にディジタルデータを出力する。したがって、セレクタ22の一方の入力端子と接続された入力信号線b1は、信号処理部21を迂回してセレクタ22にディジタルデータを出力するデータパスを形成することとなる。
Hereinafter, as a representative example, the internal configuration of the first
In the first
信号処理部21は、CPU15の指示に基づいて、画像のディジタルデータに所定の信号処理を施す集積回路である。第1データ処理ブロック16の信号処理部21は、上記のクランプ補正に関する演算処理を実行する。勿論、第2データ処理ブロック17および第3データ処理ブロック18での信号処理部21は、それぞれに対応する信号処理(オフセット補正、ゲイン補正)を実行する。
The
セレクタ22は、制御信号線(e1)から入力されるイネーブル設定信号に応じて、信号処理部21の出力(b1’)とデータパスの出力(b1)とを切り替えて後段に出力する。具体的には、イネーブル設定信号がハイレベルのときには、セレクタ22は信号処理部21の出力(b1’)を後段に出力する。一方、イネーブル設定信号がローレベルのときには、セレクタ22はデータパスの出力(b1)を後段に出力する。
The
クロック制御部23は、TG13からのクロックを信号処理部21に供給する。このクロック制御部23は、制御信号線(e1)から入力されるイネーブル設定信号に応じて、信号処理部21へのクロック供給のオン/オフを制御する。具体的には、イネーブル設定信号がハイレベルのときには、クロック制御部23は信号処理部21に対してクロックの供給を行い、信号処理部21を駆動させる。一方、イネーブル設定信号がローレベルのときには、クロック制御部23は信号処理部21に対するクロックの供給を停止し、信号処理部21の動作を停止させる。なお、図1では、各データ処理ブロックの内部において、クロック制御部23から信号処理部21までのクロック供給線をそれぞれd1,d2,d3で示す。
The
CPU15は、電子カメラの統括的な制御を行うプロセッサである。例えば、CPU15は、各データ処理ブロックにおける信号処理部21の補正パラメータをそれぞれ設定する。また、CPU15は、制御信号線(e1,e2,e3)のイネーブル設定信号によって、第1データ処理ブロック16から第3データ処理ブロック18までの各動作をそれぞれ独立に制御する。
The
以下、第1実施形態の電子カメラの撮像動作を説明する。CPU15は、レリーズ釦(不図示)の全押し操作などによるユーザーの露光開始指示を受け付けると、撮像素子11を駆動させて被写体を撮像する。その後、撮像素子11から読み出された画像信号は、A/D変換部12をパイプライン式に通過してディジタル処理回路14に順次入力される。
そして、ディジタル処理回路14は、A/D変換後の画像のディジタルデータに対して所定の信号処理を施す。このとき、ディジタル処理回路14は、CPU15のイネーブル設定信号に応じて、各々のデータ処理ブロックの動作を変化させる。
Hereinafter, the imaging operation of the electronic camera of the first embodiment will be described. When the
Then, the
図2は、ディジタル処理回路14の動作例を示すタイミングチャートである。なお、図2では、画像1、画像2、画像3の順に3フレーム分のディジタルデータがディジタル処理回路14に入力される例を示している。
まず、画像1のディジタルデータの場合につき、ディジタル処理回路14の各データ処理ブロックでの動作を説明する。画像1の場合は、CPU15が制御信号線e1のイネーブル設定信号をローレベルにし、制御信号線e2,e3のイネーブル設定信号をいずれもハイレベルにした状態を示している。
FIG. 2 is a timing chart showing an operation example of the
First, the operation of each data processing block of the
第1データ処理ブロック16では、制御信号線e1のイネーブル設定信号に応じて、セレクタ22がデータパスの出力(b1)を後段に出力する状態となる。また、クロック制御部23は、制御信号線e1のイネーブル設定信号に応じて、クロック供給線d1による信号処理部21へのクロックの供給を停止する。したがって、画像1のディジタルデータの入力時には、第1データ処理ブロック16の信号処理部21の動作は完全に停止した状態となる。
In the first
また、第2データ処理ブロック17では、制御信号線e2のイネーブル設定信号に応じて、セレクタ22が信号処理部21の出力(b2’)を後段に出力する状態となる。また、クロック制御部23は、制御信号線e2のイネーブル設定信号に応じて、クロック供給線d2により信号処理部21へクロックを供給し、第2データ処理ブロック17の信号処理部21を動作状態とする。同様に、第3データ処理ブロック18では、制御信号線e3のイネーブル設定信号に応じて、セレクタ22が信号処理部21の出力(b3’)を後段に出力する状態となる。また、クロック制御部23は、制御信号線e3のイネーブル設定信号に応じて、クロック供給線d3により信号処理部21へクロックを供給し、第3データ処理ブロック18の信号処理部21を動作状態とする。
In the second
ここで、入力信号線b1からの画像1のディジタルデータは、第1データ処理ブロック16の内部において、信号処理部21とセレクタ22の一方の入力端子とに入力される。上記のように、第1データ処理ブロック16の信号処理部21は停止状態にあるので、信号処理部21ではクランプ補正は行われない。そのため、第1データ処理ブロック16では、画像1のディジタルデータが信号処理部21の出力(b1’)からセレクタ22に出力されることはない。そして、第1データ処理ブロック16のセレクタ22は、データパスの出力(b1)を入力信号線b2に出力する。
Here, the digital data of the image 1 from the input signal line b <b> 1 is input to the
また、入力信号線b2からの画像1のディジタルデータは、第2データ処理ブロック17の内部において、信号処理部21と、セレクタ22の一方の入力端子とに入力される。上記のように、第2データ処理ブロック17の信号処理部21にはクロックが供給されているので、信号処理部21は画像1のディジタルデータにオフセット補正を実行する。補正後の画像1のディジタルデータは、信号処理部21の出力(b2’)からセレクタ22に出力される。第2データ処理ブロック17では、データパスの出力(b2)と、信号処理部21の出力(b2’)とがいずれもセレクタ22に入力されるが、セレクタ22は信号処理部21の出力(b2’)を入力信号線b3に出力する。
Further, the digital data of the image 1 from the input signal line b <b> 2 is input to the
さらに、入力信号線b3からの画像1のディジタルデータは、第3データ処理ブロック18の内部において、信号処理部21と、セレクタ22の一方の入力端子とに入力される。上記のように、第3データ処理ブロック18の信号処理部21にはクロックが供給されているので、信号処理部21は画像1のディジタルデータにゲイン補正を実行する。補正後の画像1のディジタルデータは、信号処理部21の出力(b3’)からセレクタ22に出力される。第3データ処理ブロック18では、データパスの出力(b3)と、信号処理部21の出力(b3’)とがいずれもセレクタ22に入力されるが、セレクタ22は信号処理部21の出力(b3’)を出力信号線b4に出力する。
Further, the digital data of the image 1 from the input signal line b <b> 3 is input to the
すなわち、図2に示す画像1のディジタルデータは、第1データ処理ブロック16において、停止状態の信号処理部21をデータパスで迂回して後段に出力される。一方、第2および第3データ処理ブロックでは、それぞれ信号処理部21で信号処理が施されたデータが出力される。
同様に、画像2の場合は、CPU15が制御信号線e2のイネーブル設定信号をローレベルにし、制御信号線e1,e3のイネーブル設定信号をいずれもハイレベルにした状態を示している。この場合には、第2データ処理ブロック17での信号処理部21は停止状態となり、第1および第3データ処理ブロックの信号処理部21はいずれも動作状態となる。また、第2データ処理ブロック17のセレクタ22はデータパス(b2)の出力を後段に出力する状態となる。一方、第1および第3データ処理ブロックのセレクタ22は、いずれも信号処理部21の出力(b1’、b3’)を後段に出力する状態となる。
That is, the digital data of the image 1 shown in FIG. 2 is output to the subsequent stage in the first
Similarly, in the case of the image 2, the
すなわち、図2に示す画像2の場合には、第1および第3データ処理ブロックにおいて、それぞれ信号処理部21で信号処理が施されたデータが出力される。一方、第2データ処理ブロック17において、画像2のディジタルデータは停止状態の信号処理部21をデータパスで迂回して後段に出力される。
さらに、画像3の場合は、CPU15が制御信号線e3のイネーブル設定信号をローレベルにし、制御信号線e1,e2のイネーブル設定信号をいずれもハイレベルにした状態を示している。この場合には、第3データ処理ブロック18での信号処理部21は停止状態となり、第1および第2データ処理ブロックの信号処理部21はいずれも動作状態となる。また、第3データ処理ブロック18のセレクタ22はデータパス(b3)の出力を後段に出力する状態となる。一方、第1および第2データ処理ブロックのセレクタ22は、いずれも信号処理部21の出力(b1’、b2’)を後段に出力する状態となる。
That is, in the case of the image 2 shown in FIG. 2, in the first and third data processing blocks, data subjected to signal processing by the
Further, in the case of the image 3, the
すなわち、図2に示す画像3の場合には、第1および第2データ処理ブロックにおいて、それぞれ信号処理部21で信号処理が施されたデータが出力される。一方、第3データ処理ブロック18において、画像3のディジタルデータは停止状態の信号処理部21をデータパスで迂回して後段に出力される。以上で、図2に関する説明を終了する。
その後、ディジタル処理回路14から出力された画像のディジタルデータは、画像処理回路で所定の画像処理(例えば、色補間処理、階調変換処理、輪郭強調処理、ホワイトバランス調整など)が施された後に、最終的に記録媒体(不図示)に記録される。
That is, in the case of the image 3 shown in FIG. 2, in the first and second data processing blocks, data subjected to signal processing by the
Thereafter, the digital data of the image output from the
以下、第1実施形態における作用効果を述べる。上記の電子カメラのディジタル処理回路14では、必要に応じて任意のデータ処理ブロックの信号処理を省略させることができる。このとき、信号処理を省略するデータ処理ブロックでは、信号処理部21へのクロック供給がオフとなって停止状態となる一方で、ディジタルデータはデータパスによって信号処理部21を迂回して後段側に出力される。
Hereinafter, the operational effects of the first embodiment will be described. In the
そのため、第1実施形態のディジタル処理回路14では、信号処理を省略する場合にデータ処理ブロックの信号処理部21を完全に停止させることができるので、省略する信号処理に対応したデータ処理ブロックでの電力消費が大幅に低減する。しかも、停止した信号処理部21からは回路の動作に起因するノイズが発生しないので、ディジタル処理回路14でのノイズの発生を抑制できる。これらの効果は、特に停止させる信号処理部21の回路規模が大きくなるほど顕著となる。
Therefore, in the
また、信号処理を省略する場合には、データパスによって信号処理部21を迂回してディジタルデータが直接に出力される。そのため、第1実施形態では、信号処理を省略するにも拘わらずディジタルデータが信号処理部21を通過する場合と比べて、データの処理速度が向上する。
(第2実施形態の説明)
図3は、第2実施形態の電子カメラにおける主要部の構成を示すブロック図である。ここの第2実施形態は第1実施形態の変形例であって、第1実施形態と共通する構成には同一符号を付して重複説明を省略する。
When the signal processing is omitted, the digital data is directly output bypassing the
(Description of Second Embodiment)
FIG. 3 is a block diagram illustrating a configuration of a main part of the electronic camera according to the second embodiment. The second embodiment is a modification of the first embodiment, and the same reference numerals are given to the same components as those in the first embodiment, and the duplicate description will be omitted.
第2実施形態の撮像素子11は2つの出力チャネルを有している。一例として、撮像素子11に公知のベイヤ配列のカラーフィルタが配置されている場合、一方の出力チャネルは赤色画素(R)と緑色画素(Gr)との出力に対応し、他方の出力チャネルは青色画素(B)と緑色画素(Gb)との出力に対応する。そして、第2実施形態では、A/D変換部12は各出力チャネル毎にそれぞれ設けられている。
The
また、第2実施形態のディジタル処理回路14aは、一方の出力チャネルに対応する第1〜第3データ処理ブロックと、他方の出力チャネルに対応する第1〜第3データ処理ブロックとを並列に備えている。
この第2実施形態のディジタル処理回路14aも、上記の第1実施形態とほぼ同様の効果を得ることができる。特に第2実施形態では、同じ信号処理を複数チャネルで並列処理する場合に、各チャネル間で信号処理を適宜調整できるので、画像のデータをより高精度に補正することが可能となる。
In addition, the
The
(実施形態の補足事項)
(1)上記実施形態はあくまで本発明の一例にすぎない。例えば、上記実施形態のディジタル処理回路から任意のデータ処理ブロックを省略してもよく、あるいは、さらに他のデータ処理ブロックを追加してディジタル処理回路を構成してもよい。また、上記実施形態の信号処理部を機能ごとに細分化し、その細分化されたモジュールに対して本発明の構成をそれぞれ適用してもよい。
(Supplementary items of the embodiment)
(1) The above embodiment is merely an example of the present invention. For example, an arbitrary data processing block may be omitted from the digital processing circuit of the above embodiment, or a digital processing circuit may be configured by adding another data processing block. The signal processing unit of the above embodiment may be subdivided for each function, and the configuration of the present invention may be applied to the subdivided modules.
(2)上記実施形態では電子カメラに本発明を適用する例を示したが、本発明は電子カメラに限定されることなく、他の電子機器に組み込まれるディジタル処理回路にも広く適用できる。
(3)上記実施形態のデータ処理ブロックでは、信号処理部21の後段側にセレクタ22を配置する例を説明したが、例えば、信号処理部21の前段側にセレクタ22を配置するようにしてもよい。
(2) In the above embodiment, an example in which the present invention is applied to an electronic camera has been described. However, the present invention is not limited to an electronic camera, and can be widely applied to digital processing circuits incorporated in other electronic devices.
(3) In the data processing block of the above embodiment, the example in which the
(4)第2実施形態では複数チャネルに対応するディジタル処理回路の例を示したが、チャネルの数は2つに限定されるものではない。例えば、第2実施形態の変形例として、ディジタル処理回路のチャネル数を4つにしてもよく、さらにチャネル数を増やしてもよい。なお、複数チャネルの場合の変形例には、例えば、分光プリズムを備えた3板式の電子カメラで、RGB各色に対応する3つの撮像素子の出力を1つのディジタル処理回路で処理する場合なども含まれる(これらの場合の図示は省略する)。 (4) In the second embodiment, an example of a digital processing circuit corresponding to a plurality of channels is shown, but the number of channels is not limited to two. For example, as a modification of the second embodiment, the number of channels of the digital processing circuit may be four, and the number of channels may be further increased. Note that modifications in the case of a plurality of channels include, for example, a case where a three-plate electronic camera provided with a spectral prism processes the outputs of three imaging elements corresponding to RGB colors with one digital processing circuit. (The illustration in these cases is omitted).
(5)図2のタイミングチャートでは、1つのデータ処理ブロックの信号処理を停止する例のみ説明したが、例えば、2以上のデータ処理ブロックの信号処理を停止させることも勿論可能である。また、第1実施形態では、説明の便宜上、レリーズ時に撮像される記録画像のデータ処理の例を説明したが、例えば、非レリーズ時に所定間隔毎に撮像されるスルー画像の場合にもディジタル処理回路を上記と同様に機能させてもかまわない。 (5) In the timing chart of FIG. 2, only the example of stopping the signal processing of one data processing block has been described. However, for example, the signal processing of two or more data processing blocks can be stopped. Further, in the first embodiment, for the sake of convenience of explanation, an example of data processing of a recorded image captured at the time of release has been described. However, for example, a digital processing circuit is also used in the case of a through image captured at a predetermined interval at the time of non-release. May function as described above.
(6)図2のタイミングチャートでは、ディジタル処理回路にTGから常にクロックが供給されるようになっているが、例えば、画像のデータの入力期間のみd0のクロックを供給する回路をディジタル処理回路の外部(または内部)に追加してもよい。
なお、本発明は、その精神またはその主要な特徴から逸脱することなく他の様々な形で実施することができる。そのため、上述した実施形態はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。
(6) In the timing chart of FIG. 2, the clock is always supplied from the TG to the digital processing circuit. For example, a circuit that supplies the clock of d0 only during the input period of the image data is the digital processing circuit. You may add outside (or inside).
It should be noted that the present invention can be implemented in various other forms without departing from the spirit or main features thereof. Therefore, the above-described embodiment is merely an example in all respects and should not be interpreted in a limited manner. The present invention is defined by the claims, and the present invention is not limited to the text of the specification. Further, all modifications and changes belonging to the equivalent scope of the claims are within the scope of the present invention.
11…撮像素子、12…A/D変換部、14,14a…ディジタル処理回路、15…CPU、16,17,18…データ処理ブロック、21…信号処理部、22…セレクタ、23…クロック制御部、b1,b2,b3…信号線(データパス)、e1,e2,e3…制御信号線(イネーブル設定信号)
DESCRIPTION OF
Claims (8)
前記A/D変換部から出力され前記第1信号処理部で前記第1処理が施された第1処理済ディジタルデータと、前記A/D変換部から出力され前記第1信号処理部を経由しない非第1処理ディジタルデータとが入力されうる第1セレクタと、The first processed digital data output from the A / D converter and subjected to the first processing by the first signal processor, and output from the A / D converter and does not pass through the first signal processor. A first selector into which non-first processed digital data can be input;
前記第1セレクタから出力されるディジタルデータに第2処理を施す第2信号処理部と、A second signal processing unit for performing a second process on the digital data output from the first selector;
前記第1セレクタから出力され前記第2信号処理部で前記第2処理が施された第2処理済ディジタルデータと、前記第1セレクタから出力され前記第2信号処理部を経由しない非第2処理ディジタルデータとが入力されうる第2セレクタと、Second processed digital data output from the first selector and subjected to the second processing by the second signal processing unit, and non-second processing output from the first selector and not via the second signal processing unit A second selector to which digital data can be input;
前記第1信号処理部及び前記第2信号処理部が動作するためのクロックを供給するクロック供給部と、A clock supply unit for supplying a clock for operating the first signal processing unit and the second signal processing unit;
前記クロック供給部から供給されるクロックを前記第1信号処理部に供給するか否かを制御する第1クロック制御部と、A first clock control unit that controls whether or not to supply the clock supplied from the clock supply unit to the first signal processing unit;
前記クロック供給部から供給されるクロックを前記第2信号処理部に供給するか否かを制御する第2クロック制御部と、A second clock control unit for controlling whether to supply the clock supplied from the clock supply unit to the second signal processing unit;
第1状態又は第2状態の第1イネーブル設定信号を前記第1セレクタ及び前記第1クロック制御部に出力し、前記第1イネーブル設定信号の状態とは独立して設定される第1状態又は第2状態の第2イネーブル設定信号を前記第2セレクタ及び前記第2クロック制御部に出力する制御部とを備え、The first enable setting signal of the first state or the second state is output to the first selector and the first clock control unit, and the first state or the second state set independently of the state of the first enable setting signal A control unit that outputs a second enable setting signal in two states to the second selector and the second clock control unit;
前記制御部から出力される前記第1状態の前記第1イネールブル設定信号に応じて、前記第1クロック制御部は、前記クロック供給部から供給されるクロックを前記第1信号処理部に供給することで前記第1信号処理部を動作させ、前記第1セレクタは、入力される前記第1処理済ディジタルデータ及び前記非第1処理ディジタルデータのうち前記非第1処理ディジタルデータを出力することなく前記第1処理済ディジタルデータを出力し、In response to the first enable setting signal in the first state output from the control unit, the first clock control unit supplies a clock supplied from the clock supply unit to the first signal processing unit. The first signal processing unit is operated, and the first selector outputs the first processed digital data and the non-first processed digital data without outputting the non-first processed digital data. Output first processed digital data,
前記制御部から出力される前記第2状態の前記第1イネーブル設定信号に応じて、前記第1クロック制御部は、前記クロック供給部から供給されるクロックを前記第1信号処理部に供給せずに前記第1信号処理部の動作を停止させ、前記第1セレクタは、入力される前記非第1処理ディジタルデータを出力し、In response to the first enable setting signal in the second state output from the control unit, the first clock control unit does not supply the clock supplied from the clock supply unit to the first signal processing unit. The first signal processing unit is stopped, and the first selector outputs the input non-first processing digital data,
前記制御部から出力される前記第1状態の前記第2イネールブル設定信号に応じて、前記第2クロック制御部は、前記クロック供給部から供給されるクロックを前記第2信号処理部に供給することで前記第2信号処理部を動作させ、前記第2セレクタは、入力される前記第2処理済ディジタルデータ及び前記非第2処理ディジタルデータのうち前記非第2処理ディジタルデータを出力することなく前記第2処理済ディジタルデータを出力し、In response to the second enable setting signal in the first state output from the control unit, the second clock control unit supplies a clock supplied from the clock supply unit to the second signal processing unit. The second signal processing unit is operated in the second selector, and the second selector outputs the non-second processed digital data out of the input second processed digital data and non-second processed digital data. Output the second processed digital data,
前記制御部から出力される前記第2状態の前記第2イネーブル設定信号に応じて、前記第2クロック制御部は、前記クロック供給部から供給されるクロックを前記第2信号処理部に供給せずに前記第2信号処理部の動作を停止させ、前記第2セレクタは、入力される前記非第2処理ディジタルデータを出力することIn response to the second enable setting signal in the second state output from the control unit, the second clock control unit does not supply the clock supplied from the clock supply unit to the second signal processing unit. To stop the operation of the second signal processing unit, and the second selector outputs the input non-second processed digital data.
を特徴とするディジタル処理装置。A digital processing device.
前記第2セレクタから出力されるディジタルデータに第3処理を施す第3信号処理部と、A third signal processing unit for performing a third process on the digital data output from the second selector;
前記第2セレクタから出力され前記第3信号処理部で前記第3処理が施された第3処理済ディジタルデータと、前記第2セレクタから出力され前記第3信号処理部を経由しない非第3処理ディジタルデータとが入力されうる第3セレクタと、Third processed digital data output from the second selector and subjected to the third processing by the third signal processing unit, and non-third processing output from the second selector and not via the third signal processing unit A third selector to which digital data can be input;
前記クロック供給部から供給されるクロックを前記第3信号処理部に供給するか否かを制御する第3クロック制御部とを更に備え、A third clock control unit for controlling whether to supply the clock supplied from the clock supply unit to the third signal processing unit;
前記制御部は、前記第1イネーブル設定信号の状態及び前記第2イネーブル設定信号とは独立して設定される第1状態又は第2状態の第3イネーブル設定信号を前記第3セレクタ及び前記第3クロック制御部に出力し、The control unit outputs a third enable setting signal in the first state or the second state, which is set independently of the state of the first enable setting signal and the second enable setting signal, to the third selector and the third Output to the clock controller,
前記制御部から出力される前記第1状態の前記第3イネールブル設定信号に応じて、前記第3クロック制御部は、前記クロック供給部から供給されるクロックを前記第3信号処理部に供給することで前記第3信号処理部を動作させ、前記第3セレクタは、入力される前記第3処理済ディジタルデータ及び前記非第3処理ディジタルデータのうち前記非第3処理ディジタルデータを出力することなく前記第3処理済ディジタルデータを出力し、In response to the third enable setting signal in the first state output from the control unit, the third clock control unit supplies a clock supplied from the clock supply unit to the third signal processing unit. And the third selector operates without outputting the non-third processed digital data out of the input third processed digital data and non-third processed digital data. Output the third processed digital data,
前記制御部から出力される前記第2状態の前記第3イネーブル設定信号に応じて、前記第3クロック制御部は、前記クロック供給部から供給されるクロックを前記第3信号処理部に供給せずに前記第3信号処理部の動作を停止させ、前記第3セレクタは、入力される前記非第3処理ディジタルデータを出力することIn response to the third enable setting signal in the second state output from the control unit, the third clock control unit does not supply the clock supplied from the clock supply unit to the third signal processing unit. To stop the operation of the third signal processing unit, and the third selector outputs the input non-third processed digital data.
を特徴とするディジタル処理装置。A digital processing device.
前記第3セレクタから出力されるディジタルデータに画像処理を施す画像処理部と、An image processing unit for performing image processing on the digital data output from the third selector;
前記画像処理部で前記画像処理が施されたディジタルデータを記録媒体に記録する記録制御部とを更に備えることA recording control unit that records the digital data on which the image processing has been performed by the image processing unit on a recording medium;
を特徴とするディジタル処理装置。A digital processing device.
前記撮像素子から出力される画像信号をA/D変換することでディジタルデータを出力するA/D変換部と、An A / D converter that outputs digital data by A / D converting an image signal output from the image sensor;
請求項1から請求項3のいずれか一項に記載のディジタル処理装置とを備えることA digital processing device according to any one of claims 1 to 3.
を特徴とする撮像装置。An imaging apparatus characterized by the above.
前記制御部は、前記第1イネーブル設定信号の状態及び前記第2イネールブル設定信号の状態を、前記ディジタル処理装置によって画像1枚単位での処理がなされるまでは変更することなく画像1枚が入力されるごとに変更可能であることThe control unit inputs one image without changing the state of the first enable setting signal and the state of the second enable setting signal until the digital processing device processes each image. Can be changed each time
を特徴とする撮像装置。An imaging apparatus characterized by the above.
前記撮像素子は、第1出力チャネル及び第2出力チャネルを有し、The imaging device has a first output channel and a second output channel;
前記A/D変換部は、前記第1出力チャネルと前記第2出力チャネルとにそれぞれ個別に設けられ、The A / D converter is provided separately for each of the first output channel and the second output channel,
前記ディジタル処理装置は、前記第1出力チャネルに設けられた前記A/D変換部と前記第2出力チャネルに設けられた前記A/D変換部とにそれぞれ個別に設けられていることThe digital processing device is individually provided in each of the A / D conversion unit provided in the first output channel and the A / D conversion unit provided in the second output channel.
を特徴とする撮像装置。An imaging apparatus characterized by the above.
前記制御部は、前記第1出力チャネルに対応する前記ディジタル処理装置に出力するイネーブル設定信号の状態と前記第2出力チャネルに対応する前記ディジタル処理装置に出力するイネーブル設定信号の状態とは独立して設定することThe controller is independent of the state of the enable setting signal output to the digital processing device corresponding to the first output channel and the state of the enable setting signal output to the digital processing device corresponding to the second output channel. To set
を特徴とする撮像装置。An imaging apparatus characterized by the above.
前記撮像素子は、前記第1チャネルを介して赤色画素及び緑色画素を出力し、前記第2チャネルを介して青色画素及び緑色画素を出力することThe imaging device outputs red pixels and green pixels via the first channel, and outputs blue pixels and green pixels via the second channel.
を特徴とする撮像装置。An imaging apparatus characterized by the above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007031687A JP4899907B2 (en) | 2007-02-13 | 2007-02-13 | Digital processing apparatus and imaging apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007031687A JP4899907B2 (en) | 2007-02-13 | 2007-02-13 | Digital processing apparatus and imaging apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008199257A JP2008199257A (en) | 2008-08-28 |
JP4899907B2 true JP4899907B2 (en) | 2012-03-21 |
Family
ID=39757820
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007031687A Expired - Fee Related JP4899907B2 (en) | 2007-02-13 | 2007-02-13 | Digital processing apparatus and imaging apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4899907B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5726695B2 (en) * | 2011-09-28 | 2015-06-03 | 富士通テレコムネットワークス株式会社 | Duplex data transmission / reception processor |
JP6451191B2 (en) * | 2014-10-03 | 2019-01-16 | 株式会社ニコン | Image processing apparatus and imaging apparatus |
JP2019057942A (en) * | 2018-12-13 | 2019-04-11 | 株式会社ニコン | Image processing apparatus and imaging apparatus |
JP7256694B2 (en) * | 2019-06-07 | 2023-04-12 | キヤノン株式会社 | IMAGE PROCESSING DEVICE AND CONTROL METHOD THEREOF, AND IMAGING DEVICE |
JP2022027240A (en) * | 2020-07-31 | 2022-02-10 | ソニーセミコンダクタソリューションズ株式会社 | Information processing device and information processing method |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3962440B2 (en) * | 1996-07-19 | 2007-08-22 | キヤノン株式会社 | Image processing device |
JP2000196947A (en) * | 1998-12-28 | 2000-07-14 | Canon Inc | Solid-state image pickup device |
JP2003087639A (en) * | 2001-09-11 | 2003-03-20 | Nec Corp | Image processing integrated circuit |
-
2007
- 2007-02-13 JP JP2007031687A patent/JP4899907B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008199257A (en) | 2008-08-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4899907B2 (en) | Digital processing apparatus and imaging apparatus | |
US7479991B2 (en) | Digital camera, and signal processing method and signal processing apparatus for the same | |
KR20070068977A (en) | Photographing apparatus, and photographing method | |
JP2007329555A (en) | Imaging control apparatus, imaging system, and imaging control method | |
US20080094484A1 (en) | Image capture methods and systems | |
US20100321516A1 (en) | Digital camera apparatus and recording medium for recording computer program for such apparatus | |
JP2007174590A (en) | Signal processor and imaging apparatus | |
EP3026893A1 (en) | Image pickup apparatus | |
KR20150137984A (en) | Solid-state imaging device and imaging method | |
JP2001016598A (en) | Color imaging device and image pickup device | |
KR20100082452A (en) | Apparatus for processing image signal and method for the same | |
JP2007124434A (en) | Semiconductor integrated circuit for image processing | |
JP3327614B2 (en) | Imaging device | |
JP3951993B2 (en) | IMAGING DEVICE AND COLOR DATA MEASURING METHOD USED FOR THIS IMAGING DEVICE | |
JP2007049396A (en) | Image processing apparatus | |
JP2003348602A (en) | Signal processor and its program | |
JP2011040801A (en) | Electronic camera | |
JP2004222160A (en) | Digital camera | |
JPH10271518A (en) | Video camera device | |
JP2006279389A (en) | Solid-state imaging apparatus and signal processing method thereof | |
JP4028396B2 (en) | Image composition method and digital camera | |
JP2008199349A (en) | Imaging apparatus capable of sequence conversion of image data | |
US11895410B2 (en) | Image processing apparatus and control method therefor, and image capturing apparatus | |
JP2009017301A (en) | Signal processing apparatus | |
JP4137663B2 (en) | Video generation apparatus and video generation program |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100203 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110201 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110906 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110913 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111114 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111206 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111219 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4899907 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150113 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150113 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |