JP4898020B2 - シリアル・デバイスからメモリおよびレジスタをセット・アップする方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、集積回路に関する。より具体的に述べれば、本発明は、埋め込みロジックを有するPLDのコンフィグレーションに向けられている。
【0002】
【従来の技術】
プログラマブル・ロジック・デバイス(PLD)は、各種のロジック・ファンクションを実行するためにシステム設計者がカスタマイズすることができる集積回路である。PLDは、固定集積回路の利点とカスタム集積回路の柔軟性を結合している。これらのデバイスを使用することによって、カスタム・ロジック・ファンクションの設計および作成がインハウスで可能になり、しかも長期にわたるリードタイム、高い設備費用、およびカスタム・デバイスに関連した専用の在庫管理の問題が排除される。さらに、設計スケジュールおよび購入契約を覆すことなく、設計を容易に変更することもできる。
【0003】
しばしばPLDは、任意にプログラムされ、かつ互いに相互接続された複数の汎用ロジック・ブロックを含んでいる。これらのブロックは、スタティック・ランダム・アクセス・メモリ(SRAM)等の揮発性メモリまたは、それに代えて消去可能プログラマブル読み出し専用メモリ(EPROM)、電気的消去可能プログラマブル読み出し専用メモリ(EEPROM)、ヒューズ、アンチヒューズ等の不揮発性メモリを使用して実装されることになる。プログラマブル・エレメントが揮発性メモリである場合には、希望に応じてデバイスを動作させるために、システムのパワー・アップ時にメモリ・セルのコンフィグレーションを行わなければならない。これは、通常、外部コンフィグレーション・ソースからPLDにコンフィグレーション・データをロードすることによってなされる。コンフィグレーション・ソースは、たとえば、フラッシュ・メモリ等の不揮発性メモリとすることができる。PLDのコンフィグレーションは、コンフィグレーション・ソースからPLDにコンフィグレーション・データを転送することによって達成される。
【0004】
近年は、たとえばPLD内に、別のロジック・デバイスを埋め込む傾向が見られる。埋め込みデバイス(つまり「埋め込みロジック」)は、コントロール・ロジックおよびその他のアプリケーション専用ロジック・デバイス、たとえば揮発性メモリ、不揮発性メモリ、キャッシュ等を包含することがあり、それらはプログラマブル・ロジック・コアのコンフィグレーションに先行して埋め込まれる。プロセッサ(または中央処理ユニット(CPU))が埋め込みロジックの部分を構成することもある。プロセッサは、1つの半導体チップに実装された集積回路であり、通常は、各種ユニットの中でも特に、命令実行ユニット、レジスタ・ファイル、算術論理演算ユニット(ALU)、乗算器等を含んでいる。プロセッサは、ディジタル・システム中に見られ、パーソナル・コンピュータ等においては命令実行用に、またほとんどのディジタル・デバイスにあってはそのオペレーションのコントロールに使用することができる。
【0005】
【発明が解決しようとする課題】
埋め込みロジックの追加が望ましいことは立証されているが、PLDコアのコンフィグレーションに加えて、埋め込みロジック・デバイスのセット・アップ(つまりコンフィグレーション)を行うための方法のニーズが残されたままになっている。
【0006】
【課題を解決するための手段】
本発明の第1の側面においては、プログラマブル・ロジック・デバイスおよび埋め込みロジックを有するシステムのコンフィグレーションを行う方法が開示されている。この方法は、単一のシリアル化されたビット・ストリームをこのシステムに供給するステップを含む。このビット・ストリームは、固有のプロトコルによって特性決定され、プログラマブル・ロジック・デバイスのコンフィグレーションを行う第1のコンフィグレーション・データ・セクションとプログラマブル・ロジック・デバイスのコンフィグレーションを行う第2のコンフィグレーション・データ・セクションを含む。
【0007】
本発明の第2の側面においては、プログラマブル・ロジック・デバイスおよびプログラマブル・ロジック・デバイスに結合される埋め込みロジックを有するディジタル・システムが開示されている。また、コンフィグレーション・ソースが備えられて、プログラマブル・ロジック・デバイスおよび埋め込みロジックの両方のコンフィグレーションを行うための単一のシリアル化されたビット・ストリームを供給する。
【0008】
本発明の第3の側面においては、チップ搭載システムにコンフィグレーション・データを提供するためのコンフィグレーション装置が開示されており、当該システムは、埋め込みロジックおよびプログラマブル・ロジック・デバイスを含む。このコンフィグレーション装置は、埋め込みロジック内のロジック・デバイスのアドレスが収められるアドレス・フィールドを含むヘッダおよび、ロジック・デバイスのコンフィグレーションを行うためのコンフィグレーション・データが収められるデータ・フィールドを有するコンフィグレーション・データ・ビット・ストリーム・レジスタを包含する。
【0009】
以下に示す詳細な説明および添付の図面は、本発明の本質および利点のより良い理解を提供することになろう。
【0010】
【発明の実施の形態】
図1に、本発明が具体化されたディジタル・システムのブロック図を示す。このシステムは、単一のボード、複数のボード、さらには複数の筐体内に実施される。図1は、プログラマブル・ロジック・デバイス106を使用したシステム10を示している。プログラマブル・ロジック・デバイスは、現在のところ、たとえばAltera(オルテラ)のMAX(登録商標)、FLEX(登録商標)、およびAPEX(商標)シリーズのPLDによって代表される。システム10は、ディジタル・コンピュータ・システム、ディジタル信号プロセッシング・システム、専用ディジタル交換網、またはその他のプロセッシング・システムとすることができる。さらに、この種のシステムは、たとえば、純粋に例示のみを目的として列挙するが、テレコミュニケーション・システム、自動車システム、コントロール・システム、コンシューマ・エレクトロニクス、パーソナル・コンピュータその他等の各種広範な応用に向けて設計することができる。
【0011】
図1に示した一例の実施形態において半導体デバイス100は、メモリ102およびI/O 104に結合されており、プログラマブル・ロジック・デバイス(PLD)106および埋め込みロジック107を含んでいる。この埋め込みロジックは、各種のコンポーネントの中でも特にCPU(またはプロセッサ)109、不揮発性メモリ111、揮発性メモリ113およびその他のペリフェラル115を含んでいる。PLDアレイ106および埋め込みロジックのすべてのリソースがシステム・バス117に結合されている。
【0012】
図2を参照すると、本発明の一実施形態に従った一例のコンフィグレーション・ロジックのブロック図が示されている。埋め込みコントローラ210は、2つのソースのうちの1つから、すなわち外部コンフィグレーション・ソース200またはスレーブ・インターフェース225からコンフィグレーション・データを受け取るように構成されている。外部コンフィグレーション・ソース200は、コンフィグレーション・データを提供することが可能であり、かつ、限定する意図ではないが、RAM、キャッシュ・メモリ、ハードディスク・ドライブ、フロッピーディスク、CDROM等にストアしておくことができる。
【0013】
一実施形態においては、コンフィグレーション・データを、<アドレス,[長さ],データ,[CRC]>というフォーマットに従ってシリアル・ビット・ストリームの形式で与えることができる。一例を示すと、2n アドレス空間の場合であれば、アドレス・フィールドがnビットのワードによって表され、長さフィールドが、コンフィグレーション・データを構成するnビットのワードの数を識別し、データ・フィールドがnビットのコンフィグレーション・データ・ワードのシリアル・ストリームを包含することになる。CRC(巡回冗長検査)フィールドは、データの保護に使用される。
【0014】
一実施形態においては、コンフィグレーション・データが2つのメイン・セクションからなる:すなわち、PLDアレイ220用のコンフィグレーション・データおよび埋め込みロジック230用のコンフィグレーション・データである。これによれば、第1のコンフィグレーション・データ・ビット・ストリームが、まずマスタ・インターフェース235を介して埋め込みロジック230に送られ、次に、PLDコントローラ240を介して第2のコンフィグレーション・データがPLDアレイ220に送られるが、後者はオプションである。PLDコントローラ240へのコンフィグレーション・データの転送は、シリアル・ビット・ストリーム・モードの形、あるいはパラレル同期モードの形とすることができる。その実施形態が図1に示されており、それを参照すると、コンフィグレーション・インターフェース124を経由したPLDアレイ106に対するシリアル・インターフェース122だけでなく、PLDアレイ106に対するパラレル・インターフェース120(システム・バス117経由)が示されている。シリアル・モードは、すべての転送に使用されるが、パラレル同期モードは、スレーブ・インターフェース225からコンフィグレーション・データを受け取るために使用される。PLDアレイ220のコンフィグレーションは、JTAG(IEEE標準1149.1)等の業界標準プロトコルを使用することによって行うこともできる。
【0015】
別の実施形態においては、埋め込みロジック230の任意のリソースのコンフィグレーションおよび/またはPLDアレイ220のコンフィグレーションは、任意の順序で行うことができる。たとえば、一実施形態として、PLDアレイ220のコンフィグレーションを行うことなく埋め込みロジック230のプロセッサのコンフィグレーションを行ってもよく、その後、外部メモリ、内部メモリまたはインターネット等の外部ソースからPLDアレイ220のコンフィグレーションを行うこともできる。さらに別の実施形態においては、ユーザは、回路ごとに、あるいは全体として埋め込みロジック230をディセーブルすることができる。
【0016】
好ましくは、埋め込みロジック(たとえばオン−チップRAM)のコンフィグレーションを行うためのコンフィグレーション・データの完全なセットが、たとえば外部コンフィグレーション・ソース200等にストアされたコンフィグレーション・データ・ファイル内に収められる。この例の実施形態においては、コンフィグレーション・データ・ファイルは、コンフィグレーション・ファイル・ヘッダを含み、それにコンフィグレーション・ファイル・プリアンブルが続き、さらにそれにオプション・レジスタが続く。その後コンフィグレーション・データが示され、さらにその後に埋め込みロジック用のコンフィグレーション・データが完了したことを示すファイル終了(EOF)ブロックが続く。最後に、コンフィグレーション・ファイル・ポストアンブルによってコンフィグレーション・ファイルが終了する。
【0017】
アドレス・フィールドは、好ましくは、データを記述した特定のコントロール・ビットを有する。一例とする32ビットのアドレス・フィールドの場合、アドレスは4の倍数である。したがって、アドレスの最下位2ビットを別の目的に使用することができる。(より大きい、もしくはより小さいアドレス・フィールド・サイズの場合でも同様の状況になる。)32ビットの例については、ビット0(つまり最下位ビット)が、その値が1であるか、0であるかによって、次のワードがデータ長の値を保持するか、あるいは長さの値が省略されているかということを示すことができる。別のビット、たとえばビット1を用いて、データにCRCが続くか否かを示すことができる。コンフィグレーション・ファイル・ヘッダ、コンフィグレーション・ファイル・プリアンブルおよびコンフィグレーション・ファイル・ポストアンブルは、たとえば、111...111(16ビットがすべて1)、01000110(8ビット)というように、あらかじめ定義済みのパターンを有する設定された数のビットから構成される。
【0018】
先に触れたように、オプション・レジスタは、コンフィグレーション・データ・ファイルの一部を構成する。オプション・レジスタのすべてのビットは、好ましくはパワー・アップ時にリセットされる(たとえばすべて1)。これらのビットの値は、パワー・アップに続き、シリアル・データ・ストリームによって決定される。オプション・レジスタは、あらかじめ決定された数のビットを含み、たとえば、PLDコンフィグレーション・データが現在の転送に続くか否か、システムがコンフィグレーション・エラーに応答する方法(つまり、シャットダウンまたは自動コンフィグレーション)、互換性およびプログラマ・オブジェクト・ファイル(POF)の識別といったことを示す。デフォルトにおいては、オプション・レジスタのビット0の値が、現在の転送にPLDコンフィグレーション・データが続くことを示す値にセットされる。しかしながら、選択肢の1つとして、このビットを、現在の転送に続くPLDコンフィグレーション・データがないことを埋め込みコントローラに対して示すようにセットすることもできる。
【0019】
次に図3を参照すると、本発明に従った別の実施形態30が示されている。実施形態30は、埋め込みロジック302および/またはPLD 304のコンフィグレーションを行うためのコンフィグレーション情報が収められるシリアル・ビット・ストリーム300のレジスタを包含している。一例の実施形態においては、PLD 304および埋め込みロジック302が単一の半導体チップ上に配置される。コンフィグレーション情報は、アドレス・フィールド308、CRCフィールド310および長さフィールド311を含むヘッダを有する。長さフィールド311には、コンフィグレーション・データの長さに関する情報が収められている。アドレス・フィールド308は、デコーダ312によって受け取られる。そのデコーダ312で、コンフィグレーションを行うべきシステム・リソースが決定される。システム・リソースは、PLD 304もしくは、埋め込みロジック302内のロジック・デバイスとすることができる。CRCフィールド310内のCRCデータおよびコンフィグレーション・データ314は、エラー検出器316に供給される。エラー検出器316によってエラーが検出されなければ、コンフィグレーション・データ314は、それぞれのコントロール入力322および324においてデコーダ312によりコントロールされるマルチプレクサ318および320に転送される。マルチプレクサ318および320のうち、いずれがイネーブルになるかは、アドレス・フィールド308から供給され、デコーダ312によってデコードされるアドレス情報によって決定される。デコード後のアドレス情報から埋め込みロジック302内のロジック・デバイスが識別される場合には、マルチプレクサ318が選択され、それによってコンフィグレーション・データを埋め込みロジック302内の関連するロジック・デバイスに転送することが可能になる。これに対して、デコード後のアドレス情報からPLD 304が識別される場合には、マルチプレクサ320が選択されるのでPLD 304へのコンフィグレーション・データの転送が可能になる。いずれの場合においても、データの転送は、コンフィグレーション・データに結合されているエンド・フィールド内においてデータ終了ビット(1ないしは複数)が検出されることによって完了する。コンフィグレーション・データ・ビット・ストリームが存在しない場合に、別の実施形態においては、コンフィグレーション・データがデフォルトのコンフィグレーション・ソース330から供給され、その結果たとえば、パワー・アップの間に、またはリセット状態の後に、システムの自動的なセット・アップが可能になる。
【0020】
上記のコンフィグレーション・ロジック・ファンクションは、プロセッサ・ブート・ロード/ソース・ファンクションを包含するものであってもよく、それによってプロセッサに、フラッシュ・メモリからブートするべきか、オン−チップRAMからブートするべきかが伝えられえる。フラッシュ・メモリからブートするモードの場合においては、プロセッサがブートされた後にコンフィグレーション・データが受け取られる。オン−チップRAMからブートするモードの場合においては、コンフィグレーション・データが受け取られてPLDアレイ220のコンフィグレーションが行われるまで、また、埋め込みロジック内のオン−チップRAMおよび/またはレジスタをセット・アップするための、たとえばシステムに関するメモリ・マップを指定するコンフィグレーション・データが受け取られるまでプロセッサがリセット状態に保持される。このモードの下においては、コンフィグレーションに続いてブートのためにプロセッサが解放される。
【0021】
結論を述べると、本発明は、PLDアレイおよび埋め込みロジックの両方のコンフィグレーションを単一のシリアルビット・ストリームから行うための方法および装置を開示している。ただし、好ましい実施形態を例示した以上の説明は、説明の目的で示したものに過ぎない。それが網羅的であること、ないしは本発明をここに説明した厳格な形に限定することはその意図になく、上記の教示に照らして修正および変形は可能である。つまり、本発明の真の範囲ならびに精神は、そこにあるのではなく、特許請求の範囲およびその等価概念によって示される。
【図面の簡単な説明】
【図1】本発明の一実施形態に従ったディジタル・システムのブロック図を示している。
【図2】本発明の一実施形態に従った一例のコンフィグレーション・ロジックのブロック図を示している。
【図3】本発明の一実施形態に従った一例のコンフィグレーション装置を示している。
【符号の説明】
100 半導体デバイス
102 メモリ
104 I/O
106、304 プログラマブル・ロジック・デバイス(PLD)
107 埋め込みロジック
109 CPU(またはプロセッサ)
111 不揮発性メモリ
113 揮発性メモリ
115 ペリフェラル
117 システム・バス
200 外部コンフィグレーション・ソース
210 埋め込みコントローラ
220 PLDアレイ
225 スレーブ・インターフェース
230 埋め込みロジック
300 シリアル・ビット・ストリーム
302 埋め込みロジック
308 アドレス・フィールド
310 CRCフィールド
311 長さフィールド
312 デコーダ
314 コンフィグレーション・データ
316 エラー検出器
318、320 マルチプレクサ
322、324 コントロール入力
330 コンフィグレーション・ソース
Claims (10)
- プログラマブル・ロジック・デバイスおよび埋め込みロジックを有するシステムのコンフィグレーションを行う方法において:
前記プログラマブル・ロジック・デバイスのコンフィグレーションを行うための第1のコンフィグレーション・データ・セクションおよび前記埋め込みロジックのコンフィグレーションを行うための第2のコンフィグレーション・データ・セクションを含む単一のシリアル化されたビット・ストリームを前記システムに供給するステップと、
前記ビット・ストリームに関連づけられたアドレスを、第1および第2のマルチプレクサのそれぞれに提供するステップと、
前記アドレスの第1の値に応答して、前記第1のマルチプレクサが前記プログラマブル・ロジック・デバイスに対し前記第1のコンフィグレーション・データ・セクションを提供することがイネーブルになるステップと、
前記アドレスの第2の値に応答して、前記第2のマルチプレクサが前記埋め込みロジックに対し前記第2のコンフィグレーション・データ・セクションを提供することがイネーブルになるステップと
を含むことを特徴とする方法。 - プログラマブル・ロジック・デバイスと、
前記プログラマブル・ロジック・デバイスに結合された埋め込みロジックと、
前記プログラマブル・ロジック・デバイスおよび前記埋め込みロジックの両方のコンフィグレーションを行うための単一のシリアル化されたビット・ストリームを供給するように動作可能なコンフィグレーション・ソースと、
回路とを備え、
前記回路は、
前記ビット・ストリームに関連づけられたアドレスを、第1および第2のマルチプレクサのそれぞれに提供し、
前記アドレスの第1の値に応答して、前記第1のマルチプレクサが前記プログラマブル・ロジック・デバイスに対し前記ビット・ストリームの一部を提供することがイネーブルになり、
前記アドレスの第2の値に応答して、前記第2のマルチプレクサが前記埋め込みロジックに対し前記ビット・ストリームの一部を提供することがイネーブルになる
ことを特徴とするシステム。 - 前記プログラマブル・ロジック・デバイスおよび前記埋め込みロジックは、単一の半導体チップ上に配置されることを特徴とする前記請求項2記載のシステム。
- 前記単一のシリアル化されたビット・ストリームは:
前記埋め込みロジックを識別する第1のヘッダ;
コンフィグレーションが行われる前記埋め込みロジック内のリソースを識別する第1のアドレス・フィールド;
前記リソースのコンフィグレーションを行うための第1のコンフィグレーション・データのストリーム;および、
前記第1のコンフィグレーション・データのストリームが前記リソースに転送されたことを示す第1のファイル終了インジケータ;
からなることを特徴とする前記請求項2記載のシステム。 - 前記単一のシリアル化されたビット・ストリームは:
前記プログラマブル・ロジック・デバイスを識別する第2のヘッダ;
コンフィグレーションが行われる前記プログラマブル・ロジック・デバイス内のリソースを識別する第2のアドレス・フィールド;
前記リソースのコンフィグレーションを行う第2のコンフィグレーション・データのストリーム;および、
前記第2のコンフィグレーション・データのストリームが前記リソースに転送されたことを示す第2のファイル終了インジケータ;
からなることを特徴とする前記請求項4記載のシステム。 - プログラマブル・ロジック・デバイスと、
前記プログラマブル・ロジック・デバイスに結合され、かつ中央処理ユニットを有する埋め込みロジックと、
前記埋め込みロジックのコンフィグレーションを行うための単一のシリアル化されたビット・ストリームを供給するように動作可能なコンフィグレーション・ソースと、
回路とを備え、
前記回路は、
前記ビット・ストリームに関連づけられたアドレスを、第1および第2のマルチプレクサのそれぞれに提供し、
前記アドレスの値に応答して、前記第1のマルチプレクサが前記埋め込みロジックに対し前記ビット・ストリームを提供することがイネーブルになる一方、前記第2のマルチプレクサはそれがディスエーブルになる
ことを特徴とするシステム。 - 前記プログラマブル・ロジック・デバイスおよび前記埋め込みロジックは、単一の半導体チップ上に配置されることを特徴とする前記請求項6記載のシステム。
- プログラマブル・ロジック・コンフィグレーション・データが外部ソースから供給されて、前記プログラマブル・ロジック・デバイスのコンフィグレーションが行われることを特徴とする前記請求項7記載のシステム。
- 埋め込みロジックおよびプログラマブル・ロジック・デバイスを含むシステムとするチップ搭載システムに、コンフィグレーション・データを提供するコンフィグレーション装置であって、前記装置は、
前記埋め込みロジック内のロジック・デバイスのアドレスが収められるアドレス・フィールドを含むヘッダと、前記ロジック・デバイスのコンフィグレーションを行うためのコンフィグレーション・データとを有するコンフィグレーション・データ・ビット・ストリーム・レジスタと、
回路とを備え、
前記回路は、
第1および第2のマルチプレクサのそれぞれに前記アドレスを提供し、
前記アドレスの値に応答して、前記第1のマルチプレクサが前記ロジック・デバイスに対し前記コンフィグレーション・データを提供することがイネーブルになる一方、前記第2のマルチプレクサはそれがディスエーブルになる
ことを特徴とするコンフィグレーション装置。 - 前記ヘッダは、さらに前記コンフィグレーション・データ内のエラーに関するチェックに使用されるCRCデータを含む巡回冗長(CRC)フィールドを包含することを特徴とする前記請求項9記載のコンフィグレーション装置。
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