JP4895483B2 - Semiconductor device - Google Patents
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Description
本発明は半導体基板上の絶縁領域あるいは半絶縁領域に離間して複数の半導体素子が形成された半導体装置に関し、特に隣接する2つの半導体素子に印加される電位が異なる構成となる半導体装置に関する。 The present invention relates to a semiconductor device in which a plurality of semiconductor elements are formed apart from an insulating region or semi-insulating region on a semiconductor substrate, and more particularly to a semiconductor device having a configuration in which potentials applied to two adjacent semiconductor elements are different.
半導体集積回路の製造工程において、素子分離は必須技術である。例えば、シリコン半導体の素子分離として、LOCOS酸化膜を用いたり、イオン注入法により素子分離領域を形成するのが一般的である。これに対し、化合物半導体では、安定な酸化膜を形成することが難しいため、半絶縁性の半導体基板を素子分離領域としたり、不純物イオンを注入して高抵抗の素子分離領域を形成するのが一般的である(例えば、特許文献1)。 In the manufacturing process of a semiconductor integrated circuit, element isolation is an essential technique. For example, a LOCOS oxide film is generally used for element isolation of a silicon semiconductor, or an element isolation region is formed by ion implantation. On the other hand, since it is difficult to form a stable oxide film in a compound semiconductor, a semi-insulating semiconductor substrate is used as an element isolation region, or impurity ions are implanted to form a high resistance element isolation region. It is common (for example, patent document 1).
例えば、半絶縁性の半導体基板を素子分離領域とする場合、半導体素子形成予定領域に不純物イオンを注入して導電性の半導体領域を形成し、この半導体領域に抵抗素子や電界効果トランジスタ等の半導体素子を形成する。その結果、半導体素子間の半絶縁性の半導体基板が素子分離領域となる。また、高抵抗の素子分離領域を形成する場合は、導電性の半導体基板上の半導体素子形成予定領域を除く素子分離領域形成予定領域に、不純物イオンを注入して高抵抗の素子分離領域形成することになる。 For example, when a semi-insulating semiconductor substrate is used as an element isolation region, a conductive semiconductor region is formed by implanting impurity ions into a semiconductor element formation planned region, and a semiconductor such as a resistor element or a field effect transistor is formed in this semiconductor region. An element is formed. As a result, the semi-insulating semiconductor substrate between the semiconductor elements becomes the element isolation region. In the case of forming a high-resistance element isolation region, impurity ions are implanted into the element isolation region formation scheduled region excluding the semiconductor element formation planned region on the conductive semiconductor substrate to form the high resistance element isolation region. It will be.
ところで、隣接する半導体素子間に印加される電位は必ずしも一致するものではなく、半導体素子間に電位差が生じる場合がある。この半導体素子間の電位差により、半導体素子間の半絶縁性領域あるいは絶縁領域からなる素子分離領域に空乏層が広がる。隣接する半導体素子間の間隔が狭いと、空乏層は素子分離領域を越えて、隣接する半導体素子を構成する半導体領域まで広がり、この半導体領域を空乏化し、半導体素子の電気的特性が変動してしまう。このため、電位差の影響を受けないだけ、即ち、空乏層が広がる間隔より半導体素子間の間隔を広くしなければならず、集積度を上げる妨げとなっていた。特に、半導体素子に高電圧や大信号が入力する場合には、素子間の間隔が非常に大きくなるという問題があった。
このように、隣接する半導体素子間に電位差が生じる構造の半導体装置において、集積度を上げるために隣接する半導体素子間の間隔を狭くする場合、隣接する半導体素子を構成する半導体領域に空乏層が広がり、半導体素子が設計通りに動作しないという問題があった。そのため、空乏層の影響を受けないだけ、半導体素子間の間隔を広くする必要があるが、半導体素子に高電圧や大信号が入力する場合には、半導体素子間に広がる空乏層の影響を受けないだけ半導体素子間の間隔を広くすることは、集積度を上げる妨げになるという問題があった。本発明はこれらの問題点を解消し、隣接する半導体素子間に広がる空乏層の広がりを抑制し、集積度を上げることができる半導体装置を提供することを目的とする。 Thus, in a semiconductor device having a structure in which a potential difference is generated between adjacent semiconductor elements, in order to increase the degree of integration, when the interval between adjacent semiconductor elements is narrowed, a depletion layer is formed in a semiconductor region constituting the adjacent semiconductor elements. There is a problem that the semiconductor device does not operate as designed. Therefore, it is necessary to widen the distance between the semiconductor elements so as not to be affected by the depletion layer. However, when a high voltage or a large signal is input to the semiconductor element, it is affected by the depletion layer spreading between the semiconductor elements. Increasing the distance between the semiconductor elements as much as possible has a problem of hindering the integration. An object of the present invention is to provide a semiconductor device capable of solving these problems, suppressing the spread of a depletion layer extending between adjacent semiconductor elements, and increasing the degree of integration.
上記目的を達成するため、請求項1に係る発明は、半導体基板上の絶縁領域あるいは半絶縁領域に、一導電型の半導体領域で形成された抵抗素子が隣接して配置された半導体装置において、一の前記抵抗素子と、隣接する別の前記抵抗素子との間の前記絶縁領域あるいは半絶縁領域に、一導電型の半導体領域からなり、フローティグ状態のガード層を備え、隣接する前記抵抗素子間に電位差が生じ、前記抵抗素子の一方から空乏層が広がるとき、前記ガード層で前記空乏層の広がりを抑えることを特徴とするものである。In order to achieve the above object, the invention according to
本発明の半導体装置は、隣接する半導体素子間に導電性の半導体領域からなるガード層を形成することで、半導体素子間に空乏層が広がったとしても、ガード層に達したところでその広がりを抑えることができるように構成している。これにより半導体素子間の間隔を狭くすることができ、集積度が高く、回路レイアウトの自由度の大きい半導体装置を実現することができる。 In the semiconductor device of the present invention, even if a depletion layer spreads between semiconductor elements by forming a guard layer made of a conductive semiconductor region between adjacent semiconductor elements, the spread is suppressed when the guard layer is reached. It is configured to be able to. As a result, the distance between the semiconductor elements can be narrowed, and a semiconductor device having a high degree of integration and a high degree of freedom in circuit layout can be realized.
本発明のガード層は、通常の半導体素子を構成する半導体領域と同時に形成することができ、簡便に製造することができる。 The guard layer of the present invention can be formed simultaneously with a semiconductor region constituting a normal semiconductor element, and can be easily manufactured.
以下、本発明について説明する。まず、2つの抵抗素子が隣接する半導体装置を例にとり、説明する。図3は隣接する2つの抵抗素子を示し、図3(a)はガード層を備えていない従来例の抵抗素子の構造を、図3(b)はガード層を備えた本発明の抵抗素子の構造をそれぞれ示している。図4(a)は、図3(a)に示す従来例の抵抗素子における抵抗印加電圧(Vside)に対する抵抗変化率(R/R0、Rは抵抗素子2の抵抗値、R0は印加電圧Vside=0のときの抵抗素子2の抵抗値)を、図4(b)は、図3(b)に示す本発明の抵抗素子における抵抗印加電圧(Vside)に対する抵抗変化率を示す図である。図4では、抵抗素子2と抵抗素子3の間隔(d)を10、20、30、50μmと変化させ、抵抗素子3の電極間の抵抗印加電圧(Vside)を変化させたときの抵抗変化率(R/R0)の変化を示している。抵抗素子2の電極間の抵抗印加電圧は1V、抵抗素子幅(W)は1.5μm、抵抗素子長さ(L)は35μm、抵抗素子3の抵抗素子幅(W)は5μm、抵抗素子長さ(L)は19.5μm、抵抗値(R)は15kΩである。
The present invention will be described below. First, a semiconductor device in which two resistance elements are adjacent will be described as an example. FIG. 3 shows two adjacent resistance elements, FIG. 3 (a) shows the structure of a conventional resistance element not provided with a guard layer, and FIG. 3 (b) shows the resistance element of the present invention provided with a guard layer. Each structure is shown. 4 (a) is the rate of change in resistance to the resistance applied voltage in the resistance element of the conventional example shown in FIG. 3 (a) (Vside) ( R /
図4(a)に示す従来例の抵抗素子では、抵抗印加電圧が負側に大きくなる程、また抵抗素子間の間隔(d)が狭い程、抵抗変化率が大きくなることを示している。これは、負電圧印加時に抵抗素子3側から半導体基板内に空乏層が広がり、抵抗素子2を構成する半導体領域が狭くなり、つまり抵抗素子2の抵抗素子幅(W)が狭くなり、抵抗素子2の抵抗値Rが高くなったものと考えられる。このような現象は、半導体領域の不純物濃度および抵抗素子の厚さと幅に関係し、低濃度で、浅く、また狭いほどその影響が大きくなることがわかっている。これに対し、図4(b)に示す本発明の抵抗素子では、抵抗変化率の変動が小さく、本発明のガード層4が、抵抗変化率の変動を効果的に抑制していることがわかる。
4 by the resistance element in the conventional example shown in (a) is, the more resistance the applied voltage increases in the negative direction, also as the spacing between the resistive element (d) is narrow, the resistance change rate is shown that increase. This is because when a negative voltage is applied, a depletion layer spreads in the semiconductor substrate from the
同様に図5は、本発明のガード層4の効果を説明するための図であり、抵抗素子2及び抵抗素子3間の間隔(d)と抵抗変化率(R/R0)の関係で示している。抵抗素子2の抵抗印加電圧は1V、抵抗素子幅(W)は1.5μm、抵抗素子長さ(L)は35μm、抵抗素子3の抵抗印加電圧(Vside)は−20V、抵抗素子3の抵抗素子幅(W)は5μm、抵抗素子長さ(L)は19.5μmである。
Similarly, FIG. 5 is a diagram for explaining the effect of the
図5に示すようにガード層4を挿入すると、抵抗変化率(R/R0)が小さくなることがわかる。図5において、ガード層4のない従来例の抵抗変化率(R/R0)を■印、ガード層4を備えた本発明の抵抗変化率(R/R0)を△印で示している。抵抗素子2及び抵抗素子3間の間隔(d)が狭い程、抵抗変化率(R/R0)の変化を小さくする効果が大きいことがわかる。これは、ガード層4が空乏層の広がりを抑制し、抵抗素子2に与える電界の影響を緩和するためと考えられる。
As can be seen from FIG. 5 , when the
ガード層4の深さは抵抗素子と同じかそれ以上深く形成するのが好ましい。ガード層4の幅、配置位置は、空乏層の影響がないように適宜設定すれば良い。The
次に、具体的な実施例として、抵抗素子と電界効果トランジスタを半絶縁性基板上に形成する半導体装置の製造工程において、2つの抵抗素子を隣接して形成する場合について説明する。図1(a)は本発明の第1の実施例の平面図であって、半絶縁性基板1上に電界効果トランジスタのチャネル層の形成と同時に、n型の半導体領域を用いた抵抗素子2及び抵抗素子3と、その間に、n型の半導体領域によりガード層4を形成したものである。図1(b)は図1(a)のX−X’線での断面図であって、抵抗素子2、3及びガード層4を構成する半導体領域は、イオン注入法によって形成することができる。
Next, as a specific example, a case where two resistance elements are formed adjacent to each other in a manufacturing process of a semiconductor device in which a resistance element and a field effect transistor are formed on a semi-insulating substrate will be described. FIG. 1A is a plan view of a first embodiment of the present invention, in which a
このように隣接して形成された抵抗素子2、3の一方に負電圧が印加し、空乏層が広がった場合でも、空乏層の先端がガード層4に達すると、ガード層4は周囲の半絶縁領域より不純物濃度が高い半導体領域で形成されているため、ガード層4内で空乏層が広がる間隔が狭くなり、隣接する抵抗素子への影響を緩和することができる。
Even when a negative voltage is applied to one of the
なお抵抗素子2及び抵抗素子3は、いずれか一方あるいは両方が、別の半導体装置を構成する半導体領域であっても同様である。即ち、抵抗素子を構成する半導体領域の代わりに、電界効果トランジスタのチャネル領域を構成する半導体領域であっても同様である。以下の実施例においても同様である。
Note that the
図2(a)は本発明の第2の実施例であって、半絶縁性基板1上に、エピタキシャル成長層を用いて抵抗素子を形成した例である。抵抗素子2、3間には、例えばボロンイオンを注入して絶縁化した絶縁領域5が形成されている。図2(b)は図2(a)のX−X’線での断面図であって、ガード層4は抵抗素子2、3と同様にエピタキシャル成長層を用いて形成されている。
FIG. 2A shows a second embodiment of the present invention, in which a resistance element is formed on a
1;半絶縁性基板、2 、3;抵抗素子、4;ガード層、5;絶縁領域
DESCRIPTION OF
Claims (1)
一の前記抵抗素子と、隣接する別の前記抵抗素子との間の前記絶縁領域あるいは半絶縁領域に、一導電型の半導体領域からなり、フローティグ状態のガード層を備え、隣接する前記抵抗素子間に電位差が生じ、前記抵抗素子の一方から空乏層が広がるとき、前記ガード層で前記空乏層の広がりを抑えることを特徴とする半導体装置。In a semiconductor device in which a resistance element formed of a semiconductor region of one conductivity type is disposed adjacent to an insulating region or a semi-insulating region on a semiconductor substrate,
The insulating element or the semi-insulating area between one of the resistive elements and another adjacent resistive element is made of a semiconductor region of one conductivity type and includes a guard layer in a floating state, and the adjacent resistive element A semiconductor device characterized in that when a potential difference occurs between them and a depletion layer spreads from one of the resistance elements, the guard layer suppresses the spread of the depletion layer.
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