JP4894171B2 - 電界効果トランジスタおよびその製造方法 - Google Patents

Description

本発明は、電界効果トランジスタおよびその製造方法に関するものである。

近年、電界効果トランジスタの性能向上を目的に、突起した半導体領域の両側面にゲート電極を設け、半導体領域の両側面にチャネルを形成することを特徴とするＦｉｎＦＥＴと呼ばれる電界効果トランジスタが提案されている。

ＦｉｎＦＥＴの典型的構造を図８に示す。図８（ａ）は図８（ｃ）に示した平面図のＡ−Ａ´線に沿った断面図であり、図８（ｂ）はＢ−Ｂ´線に沿った断面図である。支持基板１上に埋め込み絶縁膜２が設けられ、その上部に突起した半導体層３（フィン層）が設けられる。このフィン層３の両側面には、ゲート絶縁膜４を介してゲート電極５が設けられる。フィン層３のうち、ゲート電極５に覆われない部分は高濃度の第１導電型の不純物が導入され、ソース／ドレイン領域１０が形成される。フィン層３のゲート電極５に覆われた部分はチャネル形成領域８をなし、ゲート電極に適当な電圧を印加することにより、その表面に第１導電型のキャリアが誘起されてチャネルが形成される。ゲート電極５がポリシリコンで形成される場合は、チャネル形成領域には一般に高濃度の第２導電型不純物が導入され、ゲート電極５がニッケルシリサイドや窒化チタンなどで形成された、いわゆるメタルゲートの場合は、チャネル形成領域には一般に低濃度の第２導電型不純物が導入されるか、あるいは導入されない。

ＦｉｎＦＥＴはＭＩＳＦＥＴの一種であるので、ゲート・インデュースト・ドレイン・リーケイジ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ；以下ＧＩＤＬと略記）と呼ばれる、ＭＩＳＦＥＴで発生するリーク電流が発生する。ＧＩＤＬは非特許文献１で解説されているように、ＭＩＳＦＥＴのゲートとドレインのオーバーラップ領域に位置する空乏層内でのバンド間トンネル現象によって生成される電子および正孔によるリーク電流である。電界が大きいほどトンネル確率が高くなるため、ドレイン接合が急峻になるほどリーク電流が大きくなる。

ＧＩＤＬを低減するにはドレイン接合を緩やかに形成することが有効であると考えられる。ＦｉｎＦＥＴにおいてドレイン接合を最適に設計するための技術としては、例えば非特許文献２に報告されているものがある。ソース／ドレインの第１導電型不純物のチャネル長方向の広がりをガウス分布で近似した時の標準偏差をσとし、不純物分布がチャネル長方向に減少し始める位置（ゲート電極がオーバーラップしていない領域）からゲート端までの距離をδとする。δが小さい値のままでσを大きくするとしきい電圧のドレイン電圧依存性が大きくなってオフ電流が増大してしまうが、σとともにδも増加させることでオフ電流の増大を抑止し、場合によっては逆に減少させることができる。σが大きいとドレイン接合が緩やかになるのでＧＩＤＬも低減できる。このような緩やかなドレイン接合を用いた場合の問題点は、オン電流が劣化するということである。
Ｔ．Ｙ．Ｃｈａｎ ｅｔ ａｌ．，１９８７ ＩＥＤＭテクニカルダイジェスト（１９８７ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ），ｐｐ．７１８−７２０ Ｖ．Ｐ．Ｔｒｉｖｅｄｉ ａｎｄ Ｊ．Ｇ．Ｆｏｓｓｕｍ，２００４ ＩＥＥＥインターナショナルＳＯＩカンファレンス（２００４ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ），ｐｐ．１９２−１９４

本発明の目的は、オン電流の劣化を抑止しながらＧＩＤＬを低減することのできるＦｉｎＦＥＴとその製造方法を提供することにある。

本発明の電界効果トランジスタは、基体平面から上方に突起した半導体層と、この半導体層の両側面上に設けられたゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記半導体層に第１導電型不純物が導入されたソース／ドレイン領域と、前記半導体層の前記ソース／ドレイン領域間に挟まれた部分にチャネル形成領域を有し、
前記ソース／ドレイン領域における半導体層上部に、その下方部分における第１導電型不純物のチャネル長方向の濃度勾配よりも緩やかなチャネル長方向の濃度勾配を有する第１導電型不純物が導入された領域を有する。

また、本発明の電界効果トランジスタは、前記チャネル形成領域に第２導電型不純物が導入され、ソース領域とチャネル形成領域の間の接合位置と、ドレイン領域とチャネル形成領域の間の接合位置との距離が、半導体層の上部領域より下部領域の方が狭くなっている形態をとることができる。

また、本発明の電界効果トランジスタは、前記の半導体層上部の緩やかな濃度勾配を有する領域には、その下方部分に導入された第１導電型不純物より重い第１導電型不純物が導入されている形態をとることができる。

また、本発明の電界効果トランジスタは、前記ゲート電極が、前記の突起した半導体層を跨ぐようにその上部から相対する両側面上に延在し、前記ゲート絶縁膜が、この突起した半導体層の上部から相対する両側面にわたって前記ゲート電極下に設けられている形態をとることができる。

また、本発明の電界効果トランジスタは、前記の突起した半導体層の下に支持基板を有し、当該半導体層がこの支持基板と一体に接続している形態をとることができる。

また、本発明の電界効果トランジスタは、前記の突起した半導体層の下に支持基板を有し、当該半導体層がこの支持基板上に埋め込み絶縁膜を介して設けられている形態をとることができる。

また、本発明の電界効果トランジスタの製造方法は、
半導体層をパターニングして基体平面から突起した半導体層を形成する工程と、
この突起した半導体層を跨ぐように絶縁膜を介してゲート電極を形成する工程と、
このゲート電極をマスクとして当該ゲート電極の両側からそれぞれ、基体平面に対して垂直でチャネル長方向に平行な平面に対して平行であって且つ基体平面に対して斜め方向に第１導電型不純物のイオン注入を行い、半導体層の上部にソース／ドレイン領域の上部領域を形成する工程と、
前記ゲート電極をマスクとして、基板平面に対して垂直な方向から第１導電型不純物のイオン注入を行い、前記上部領域の下方にソース／ドレイン領域の下部領域を形成する工程とを有する。

また、本発明の電界効果トランジスタの製造方法は、前記上部領域の形成工程後、前記下部領域の形成工程前に、ゲート電極をエッチングしてゲート長を短くする工程を有することが好ましい。

また、本発明の電界効果トランジスタの製造方法は、前記下部領域には、前記上部領域の第１導電型不純物より軽い第１導電型不純物を注入することが好ましい。

本発明の第１の効果は、突起した半導体層（フィン層）のソース／ドレイン領域内の上部にチャネル長方向の不純物濃度勾配が緩やかな領域を設けることで電界を緩和し、トンネル現象によって生じるＧＩＤＬ電流を低減できることである。

本発明の第２の効果は、不純物濃度勾配が緩やかな領域をソース／ドレイン領域の一部に限定することによってオン電流の劣化が抑えられることである。

通常のＦｉｎＦＥＴ構造においては、フィン層の上端および下端に高電界領域が生じ、上端の方がより高電界となる。これにより、フィン層上端近傍のドレイン空乏層内で最もトンネル現象が起きやすく、トンネルによる電子・正孔の生成率が高いことを見出した。本発明のＦｉｎＦＥＴは、ソース／ドレイン領域におけるフィン層上部に、第１導電型不純物のチャネル長方向の濃度勾配が緩やかな領域を有するため、フィン層上部の電界が緩和され、トンネル現象による電子・正孔の生成率を低減することができ、結果、ＧＩＤＬ電流を小さくできる。その一方で、濃度勾配が緩やかなドレイン領域はドレイン領域の一部であるので、オン電流の劣化は少なくて済む。

〔構造の説明〕
本発明の実施の形態について図１を参照して説明する。なお、図１（ａ）は図１（ｃ）に示した平面図のＡ−Ａ´線に沿った断面図であり、図１（ｂ）はＢ−Ｂ´線に沿った断面図である。

本実施形態においては基板から上方に突起した半導体層（以下「フィン層」）３が設けられ、このフィン層の相対する両側面および上面にはゲート絶縁膜４を介してゲート電極５が設けられる。ゲート電極５は所定の寸法にパターニングされており、ゲート電極５に覆われない位置のフィン層３には第１導電型の不純物が高濃度に導入されたソース／ドレイン領域６、７が形成される。

ここで、ソース／ドレイン領域の上部領域７における第１導電型不純物のチャネル長方向の濃度勾配は、その下方の下部領域６における濃度勾配よりも小さい。これにより、ソース／ドレイン領域７とチャネル形成領域８との境界面近傍に形成される空乏層内の電界が緩和され、バンド間トンネル現象によるキャリア生成率を低減することができる。

ソース／ドレイン領域において、ゲート電極から十分離れた位置では不純物濃度がチャネル長方向にほぼ一定となるのが通例である。この一定の濃度値と、この一定の濃度値から減少し始める位置が、濃度勾配が小さい上部領域７と大きい下部領域６とでほぼ同じ場合には、上部領域７の方が第１導電型不純物の分布の裾が長く伸びて実効的なチャネル長がこの部分では短くなる。このため短チャネル効果が強くなってしきい電圧が下がり、オフ電流を増加させる要因となる。これを避けるには、上部領域７では濃度が減少し始める位置をゲート電極端から離れた位置にもってくればよい。しかし、こうすると短チャネル効果耐性は向上するが、ゲート電極端近傍での上部領域７の不純物濃度が低下するために抵抗値が増大してオン電流の劣化を招く。そこで、ソース／ドレイン領域の下部領域６の厚さが上部領域７の厚さよりも十分大きくすればその劣化割合を抑えることができる。ここで、厚さとは基体平面に垂直方向のサイズをいう。

ソース／ドレイン領域７の厚さは、高電界となる領域をカバーするために少なくとも図１（ａ）に示したフィン層の幅Ｗｆｉｎの半分程度はあることが好ましい。一方、オン電流の劣化を抑える観点からは、大きくても図１（ａ）に示したフィン層の高さＨｆｉｎの半分程度までとすることが好ましい。すなわち、フィン層の上部に設けられる領域７の厚さは、フィン層の幅Ｗｆｉｎの１／２以上、フィン層の高さＨｆｉｎの１／２以下の範囲に設定することが好ましい。ここで、フィン層の幅Ｗｆｉｎとは、ゲート長方向（チャネル長方向）に垂直で基体平面に平行な方向のサイズをいう。フィン層の高さＨｆｉｎとは、基体平面から上方に突起した部分の基体平面に垂直方向のサイズをいう。

図８で示されるような従来のソース／ドレイン構造を有するＦｉｎＦＥＴおよび図１で示されるような本発明の二層構造のソース／ドレイン構造を有するＦｉｎＦＥＴにおいて得られる電流量をシミュレーションによって求めた結果を表１にまとめた。ゲート長は８０ｎｍ、ゲート絶縁膜の厚さは２．７ｎｍ、フィン層の幅Ｗｆｉｎは１５ｎｍ、フィン層の高さＨｆｉｎは５０ｎｍとし、ゲート電極材料をポリシリコンとしてチャネル形成領域に第２導電型不純物を６×１０¹⁸ｃｍ^-3の濃度で導入した構造について計算を行った。

ソース／ドレイン領域における第１導電型不純物の濃度分布は次のように設定した。ゲート電極端からゲート電極の外側に水平距離でδだけ離れた位置よりもゲート電極から離れた場所では一定とし、１×１０²⁰ｃｍ^-3の濃度とする。δだけ離れた位置からゲート端へ向かってゲート長方向に沿って標準偏差σで与えられるガウス分布で濃度を下げてゆく。表１において、ソース／ドレイン構造の条件１および２ではフィン層の上から下まで同じδおよびσで規定される濃度分布としている。条件２は、条件１よりσの値を大きく設定しているので、チャネル長方向（ゲート長方向）の濃度勾配が緩くなっている。条件３は、フィン層の上端から１０ｎｍまでの領域は条件２と同じδおよびσで規定される分布とし、フィン層の上端から１５ｎｍより下の領域は条件１と同じδおよびσで規定される分布とし、フィン層の上端から１０ｎｍの位置から１５ｎｍまでの領域は、フィン層の上端から１５ｎｍの位置の濃度をもとに上方に標準偏差５ｎｍで与えられるガウス分布で濃度を低下させたものを用いた。

表１はｎ型ＭＯＳＦＥＴについて計算した結果で、表に示したソースに流れる正孔電流は、ドレイン端の空乏層領域におけるトンネル現象で発生するキャリアの生成率にほぼ等しく、ＧＩＤＬ電流を表すものと考えて良い。条件２は条件１よりも濃度勾配が緩やかで電界が小さくなることを反映してＧＩＤＬ電流が大幅に小さくなっている。しかし、ゲート電極端の抵抗率の増加の影響でオン電流が１０％程度低下している。本発明のトランジスタ構造に対応する条件３では、条件１の６０％程度のＧＩＤＬ電流に抑えられている上に、オン電流は殆んど劣化していない。なお、表に示した電流値は、実効的なチャネル幅、すなわち、（フィン層の高さＨｆｉｎ）×２＋（フィン層の幅Ｗｆｉｎ）で規格化した値である。

図２は、図１（ｂ）のＢ−Ｂ’断面図におけるフィン層３に対応する断面図である。図２中の破線１２は、条件３のソース／ドレイン構造におけるｐｎ接合線であり、フィン層の上の方がｐｎ接合線同士の間隔が大きい。このように、チャネル形成領域に第２導電型不純物を導入した構造において、フィン層の下部領域より上部領域の接合の間隔が大きいと、オフ電流およびＧＩＤＬ電流を抑えつつオン電流の低下を抑えることができる。

〔製造方法の説明〕
次に、図３〜７を参照して本発明による電界効果トランジスタの一実施形態の製造方法を説明する。なお、図４，５，６のそれぞれにおいて、図（ａ）は図（ｃ）に示した平面図のＡ−Ａ´線に沿った断面図、図（ｂ）はＢ−Ｂ´線に沿った断面図である。

まず、図３に示すような、シリコンよりなる支持基板１、その上にＳｉＯ₂等の絶縁体よりなる埋め込み絶縁層２、さらにその上に単結晶シリコンよりなる半導体層９が積層したＳＯＩ（Silicon on insulator）基板を用意する。

次に、リソグラフィ技術およびエッチング技術により、ＳＯＩ基板の半導体層９を所定の形状にパターニングし、図４に示すような、基板から突起したフィン層３を形成する。

次に、フィン層３の側面および上面にゲート絶縁膜４用の絶縁膜を形成し、次いでゲート電極材料を堆積した後、パターニングすることによって、フィン層上にゲート絶縁膜４を介して設けられたゲート電極５が得られる（図５）。第２導電型不純物が導入されたチャネル形成領域を形成する場合は、ゲート電極材料を堆積する前の適当な時点、例えばフィン層３をパターニングにより形成する工程の前後に不純物導入を行う。

ゲート電極５を形成した後に、図５に示すように、基板表面に対して垂直でチャネル長方向に平行な平面（図５（ｃ）ではＢ−Ｂ’線に相当）に対して平行であって且つ基板平面に対して斜め方向に第１導電型不純物のイオン注入を行い、フィン層３の上部にソース／ドレイン領域の一部（上部領域７）を形成する。この斜めのイオン注入は、ゲート電極の両側、すなわち、チャネル長方向の両方向からそれぞれ実施する。図５（ｂ）及び（ｃ）では、実線の矢印方向および点線の矢印方向に沿ってイオン注入を行う。

続いて等方性エッチングによってゲート電極の幅（ゲート長）を短くした後に、図６に示すように、基板表面に対して垂直な方向から第１導電型不純物のイオン注入を行い、フィン層３の上部から離れた位置にソース／ドレイン領域の一部（下部領域６）を形成する。一般に、イオン注入の入射方向の濃度分布の裾の広がりは入射方向に対して垂直な横方向の広がりよりも大きい。このため、図７に示すように上部領域７における第１導電型不純物のチャネル長方向の濃度勾配は、その下の下部領域６における濃度勾配よりも緩やかなものとなる。

下部領域６の形成時のイオン注入は、上部領域７の濃度分布に影響を与えないような深さに行う。このため、注入エネルギーが大きくなって、それによって横方向の広がりも大きくなる懸念がある。この影響を小さくするには、下部領域６のイオン注入工程においては軽い（原子量の小さい）不純物種（例えばｎ型であればリン）を、上部領域７のイオン注入工程においては重い（原子量の大きい）不純物種（例えばｎ型であれば砒素）を用いる。

下部領域６のイオン注入工程の前にゲート電極の幅を短くするエッチング工程を行う理由は、上部領域７の第１導電型不純物の濃度が横方向（チャネル長方向）に減衰し始める位置をゲート電極端から離すためである。これによって、先に述べたような、δとσがともに大きい分布に相当する不純物プロファイルを有する上部領域７を形成でき、短チャネル効果を抑えながら、電界緩和を図ることができる。

〔その他の実施形態〕
図１に示した実施形態の電界効果トランジスタは、支持基板１とフィン層３とが分離された構造を有しているが、本発明は、図９に示したように、フィン層（領域６および７および８）と支持基板１とを連結する、第２導電型不純物が導入された半導体層１１を有する構造に対して適用しても、オン電流の劣化を抑制しながらＧＩＤＬ電流を低減することができる。ここで、図９（ａ）および図９（ｂ）は、図９（ｃ）に示した平面図のそれぞれＡ−Ａ´線およびＢ−Ｂ´線に沿った断面図である。

通常のＦｉｎＦＥＴ構造においては図１に示すようにフィン層３は埋め込み絶縁膜層２によって支持基板１とは分離されていてキャリアがフィン層３から支持基板１へ流れ出すことはない。こうしたいわゆるＳＯＩ構造では、例えばｎＭＯＳＦＥＴにおいて、トンネル現象によって生じた正孔によってチャネル形成領域の電位が変調され、ソースとドレインの間の電位障壁が下がってソースからの電子注入が増幅される寄生バイポーラ効果が発生する。このため、ＧＩＤＬ電流によるリーク電流量よりもリーク電流が増大する。図９に示すような構造では正孔が基板に抜けて寄生バイポーラ効果が起きないので、リーク電流の増大を防ぐことができる。ただし、このような構造であっても、トンネル現象で生じたキャリアによるＧＩＤＬ電流は残るので、それを低減するために本発明の構造は有効である。

図９に示す構造は、例えば、半導体基板を加工して突起部を形成し、この突起部の上部が露出するように絶縁材料を半導体基板上に設けて、露出した突起部分をフィン層とすることができる。

なお、ＦｉｎＦＥＴ構造における「基体平面」とは、基板に平行な任意の面を意味し、図１及び図９においては絶縁層２の上面に相当する。

図１及び図９に示すＦｉｎＦＥＴは、ゲート電極がフィン層を跨ぐようにその上面から相対する両側面上に延在し、このゲート電極下にゲート絶縁膜がフィン層の上面から相対する両側面にわたって設けられ、フィン層の上面と両側面にチャネルが形成される、いわゆるトライゲート構造を有し、本発明は、このようなトライゲート構造に対して最も効果的なものである。また本発明は、フィン層の上面に厚い絶縁膜を設けて、フィン層の上面にチャネルが形成されず両側面のみにチャネルが形成される、いわゆるダブルゲート構造を有するＦｉｎＦＥＴに適用しても、オン電流の劣化を抑制しながらＧＩＤＬ電流を低減する効果が期待できる。

本発明の電界効果トランジスタは、携帯電話や携帯端末などに使用される低電力の半導体装置に好適である。

本発明の電界効果トランジスタの実施形態を説明する断面図および平面図である。 本発明の電界効果トランジスタにおける典型的なｐｎ接合位置を示す断面図である。 本発明による電界効果トランジスタの製造方法の実施形態を説明する断面図である。 本発明による電界効果トランジスタの製造方法の実施形態を説明する断面図および平面図である。 本発明による電界効果トランジスタの製造方法の実施形態において、濃度勾配の緩やかなソース／ドレイン領域を形成するイオン注入工程を説明する断面図および平面図である。 本発明による電界効果トランジスタの製造方法の実施形態において、濃度勾配の急峻なソース／ドレイン領域を形成するイオン注入工程を説明する断面図および平面図である。 ソース／ドレイン領域の水平方向の濃度分布を模式的に示した図である。 従来の電界効果トランジスタを説明する断面図および平面図である。 本発明の電界効果トランジスタの他の実施形態を説明する断面図および平面図である。

符号の説明

１ 支持基板
２ 絶縁層
３ 半導体層（フィン層）
４ ゲート絶縁膜
５ ゲート電極
６ チャネル長方向の濃度勾配が急峻なソース／ドレイン領域
７ チャネル長方向の濃度勾配が緩やかなソース／ドレイン領域
８ チャネル形成領域
９ 半導体層
１０ ソース／ドレイン領域
１１ 基板に連結する半導体層
１２ ｐｎ接合線

Claims (9)

1. 基体平面から上方に突起した半導体層と、この半導体層の両側面上に設けられたゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記半導体層に第１導電型不純物が導入されたソース／ドレイン領域と、前記半導体層の前記ソース／ドレイン領域間に挟まれた部分にチャネル形成領域を有し、
   前記ソース／ドレイン領域における半導体層上部に、その下方部分における第１導電型不純物のチャネル長方向の濃度勾配よりも緩やかなチャネル長方向の濃度勾配を有する第１導電型不純物が導入された領域を有する電界効果トランジスタ。
2. 前記チャネル形成領域に第２導電型不純物が導入され、
   ソース領域とチャネル形成領域の間の接合位置と、ドレイン領域とチャネル形成領域の間の接合位置との距離が、半導体層の上部領域の方が下部領域より長くなっている請求項１に記載の電界効果トランジスタ。
3. 前記の半導体層上部の緩やかな濃度勾配を有する領域には、その下方部分に導入された第１導電型不純物より重い第１導電型不純物が導入されている請求項１又は２に記載の電界効果トランジスタ。
4. 前記ゲート電極は、前記の突起した半導体層を跨ぐようにその上部から相対する両側面上に延在し、前記ゲート絶縁膜は、この突起した半導体層の上部から相対する両側面にわたって前記ゲート電極下に設けられている請求項１、２又は３に記載の電界効果トランジスタ。
5. 前記の突起した半導体層の下には支持基板を有し、当該半導体層はこの支持基板と一体に接続している請求項１〜４のいずれかに記載の電界効果トランジスタ。
6. 前記の突起した半導体層の下には支持基板を有し、当該半導体層はこの支持基板上に埋め込み絶縁膜を介して設けられている請求項１〜４のいずれかに記載の電界効果トランジスタ。
7. 請求項１に記載の電界効果型トランジスタの製造方法であって、
   半導体層をパターニングして基体平面から突起した半導体層を形成する工程と、
   この突起した半導体層を跨ぐように絶縁膜を介してゲート電極を形成する工程と、
   このゲート電極をマスクとして当該ゲート電極の両側からそれぞれ、基体平面に対して垂直でチャネル長方向に平行な平面に対して平行であって且つ基体平面に対して斜め方向に第１導電型不純物のイオン注入を行い、半導体層の上部にソース／ドレイン領域の上部領域を形成する工程と、
   前記ゲート電極をマスクとして、基板平面に対して垂直な方向から第１導電型不純物のイオン注入を行い、前記上部領域の下方にソース／ドレイン領域の下部領域を形成する工程とを有する電界効果トランジスタの製造方法。
8. 前記上部領域の形成工程後、前記下部領域の形成工程前に、ゲート電極をエッチングしてゲート長を短くする工程を有する請求項７に記載の電界効果トランジスタの製造方法。
9. 前記下部領域には、前記上部領域の第１導電型不純物より軽い第１導電型不純物を注入する請求項７又は８に記載の電界効果トランジスタの製造方法。

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