JP4893284B2 - Optical disc apparatus and modulation method - Google Patents
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Description
本発明は、光ディスク上にデジタルデータを記録する際に用いる変調回路およびそれを備えた光ディスク装置に関する。 The present invention relates to a modulation circuit used when digital data is recorded on an optical disc and an optical disc apparatus including the modulation circuit.
特許文献１には8ビットのデータワードを12ビットのコードワード（「変調符号」ともいう）に変換する8-12変調が開示されている。8-12変調は符号化率が2/3と高いため、DVD規格で採用される8-16変調の符号化率1/2よりも高密度記録に適している。また、8-12変調には直流成分が少ないという特徴もある。
更に、特許文献1の8-12変調では、１と１の間の０の個数を最多で１０個に制限するRLL（１，１０）を満足するために、データワードとコードワードの対応を予め保持する変調テーブルを使って変調処理を行う。変調テーブルは各データワードに対応する３種類のコードワードと各コードワードについての次の状態情報(Next State）を規定している。３種類のコードワードはState０のコードワード、State１のコードワード、State2のコードワードと呼ばれる。変調処理時には、データワード8bitと状態情報（State０、State１、State2）に対応したコードワードを変調テーブルから選択して出力すると共に、次の状態情報(Next State）も出力する。
Further, in the 8-12 modulation of
特許文献２には4ビットのデータワードを6ビットのコードワードに変換する4-6変調方式が開示されている。4-6変調も符号化率が2/3と高く、さらに、変換処理を単純化できるという特徴もある。特許文献2の変調処理でも特許文献１の8-12変調と同様にRLL（１，１０）を満足するために、変調テーブルを使って、データワードをコードワードに変換している。図１３に4-6変調テーブルを示す。特許文献２の変調処理時には、データワード4bitと状態情報（State０、State１）に対応したコードワードを変調テーブル内から選択する。また、次の状態情報（Next State）もあわせて出力する。
ＨＤ ＤＶＤ規格は、変調方式として8-12変調と4-6変調を採用している。ＨＤ ＤＶＤ規格における8-12変調方式と4-6変調方式には、次の３つの特徴がある。
（１）コードワード中にランレングス１が6回連続するパターン”1010101010101”が現れないように変調される。通常の変調を行えばこのようなパターンが生じる場合は、あらかじめ定められた置換規則(以下「連結ルール」)に基づいてコードワードが置換され、”1010101010101”が発生しないように制御される。
（２）DSV(Digital Sum Value)に応じて”0”か”1”のどちらかに選択できるDSV制御ビット”＃”をコードワード中に有している。
（３）コードワード同士を結合したとき、その境界でビット”1”が連続することがないように、直後のコードワードの先頭ビットに応じて”0”か”1”のどちらかに選択できる連結ビット”＊”を各コードワードの最後（LSB）に有している。
The HD DVD standard employs 8-12 modulation and 4-6 modulation as modulation methods. The 8-12 modulation system and 4-6 modulation system in the HD DVD standard have the following three characteristics.
(1) Modulation is performed so that a pattern “1010101010101” in which
(2) The code word has a DSV control bit “#” that can be selected from “0” or “1” according to the DSV (Digital Sum Value).
(3) When connecting codewords, either “0” or “1” can be selected according to the first bit of the immediately following codeword so that bit “1” does not continue at the boundary. A concatenation bit “*” is included at the end (LSB) of each codeword.
前述したように、8-16変調では8ビットのデータワードを16ビットのコードワードに変換する。1ビットのNRZIを出力するためには1記録クロックが必要であるため、1コードワード（16ビット）のNRZIを出力するには16記録クロックが必要となる。このため、1データワード(8ビット)の変調時間を、1コードワードの出力時間である16記録クロック以内に抑えなければ、変調すべきデータワードが変調回路の前段に累積し記録システムが破綻するという問題がある。 As described above, in 8-16 modulation, an 8-bit data word is converted into a 16-bit code word. Since one recording clock is required to output 1-bit NRZI, 16 recording clocks are required to output NRZI of one code word (16 bits). For this reason, unless the modulation time of one data word (8 bits) is kept within 16 recording clocks, which is the output time of one code word, the data word to be modulated accumulates in the previous stage of the modulation circuit and the recording system breaks down. There is a problem.
光ディスク装置では、ATAPIインターフェイスからユーザデータが入力され、変調回路で変調されたユーザデータがNRZIとしてレーザ駆動回路へ出力され、レーザから照射されるレーザ光で光ディスクに情報が記録される。ATAPIインターフェイスからのデータ入力速度とNRZI出力の速度（記録速度）は、規格で定められる。ATAPI規格が規定するデータ入力クロック速度は、16MHz, 33MHz, 50MHz, 66MHzであり、DVD規格が規定する記録速度は26MHz（１倍速）から416MHz（16倍速）である。 In the optical disc apparatus, user data is input from the ATAPI interface, user data modulated by the modulation circuit is output to the laser drive circuit as NRZI, and information is recorded on the optical disc by laser light emitted from the laser. The data input speed from the ATAPI interface and the NRZI output speed (recording speed) are determined by the standard. The data input clock speed specified by the ATAPI standard is 16 MHz, 33 MHz, 50 MHz, 66 MHz, and the recording speed specified by the DVD standard is 26 MHz (1 × speed) to 416 MHz (16 × speed).
ATAPIインターフェイスから入力される入力データに対するスクランブル等のデータ処理はマスタークロックを用いて行なわれる。光ディスクへのNRZIの書き込みは、光ディスクの記録面上に設けられたウォブルから抽出した記録クロックと同期させて行われる。入力データをNRZIに変調する変調回路の動作には、マスタークロックまたは記録クロックのどちらを使用しても良いが、8-16変調の場合は16記録クロックの時間以内で変調処理する必要がある。 Data processing such as scrambling for input data input from the ATAPI interface is performed using a master clock. The writing of NRZI to the optical disc is performed in synchronization with the recording clock extracted from the wobble provided on the recording surface of the optical disc. Either the master clock or the recording clock may be used for the operation of the modulation circuit that modulates the input data to NRZI. However, in the case of 8-16 modulation, it is necessary to perform modulation processing within the time of 16 recording clocks.
特許文献3が開示するDVD用の8-16変調回路は、DSV変調時間の高速化を計るため、DSV用の変調テーブルと、変調符号の中に含まれるコード“１”の数が偶数か奇数かを示す情報を示す奇偶判別テーブルを設けている。特許文献３の００２５段落では「１バイトの情報を変調するために１バイトクロック以上の処理時間が必要となったのでは、大容量の情報を記録するためには、より多くの時間が必要となり、実質的にデータ転送速度が低下してしまう」という問題が提示されている。
The 8-16 modulation circuit for DVD disclosed in
特許文献３のDSV演算手段は奇偶判別テーブルを用いることで変調符号語のDSV演算を高速化している。奇偶判別テーブルから求められるDSV値の極性はコードワードの先頭がスペースであるか／マークであるかに依存する。例えば、ある変調符号に含まれる“１”ビットが奇数個であっても、その変調符号の先頭がスペースであるときとマークであるときではDSV値の極性が異なることになる。同様に、ある変調符号に含まれる“１”ビットが偶数個の場合も、その変調符号の先頭がスペースであるときとマークであるときではDSV値の極性が異なることになる。つまり、コードワードの先頭がマークかスペースかをあらかじめ知っておかなければ奇偶判別テーブルを用いてもDSV値の極性を知ることができない。
The DSV calculation means of
特許文献１および特許文献２には、簡略化した変調回路の構成が示されているが、DSV制御ビット＃、連結ビット＊を考慮した変調回路の構成は開示されていない。当然に＃、＊の確定方法も考慮されていない。また、DSV制御ビット＃、連結ビット＊がある場合に、DSV計算に要する時間をどのように設定すればよいかも開示されていない。従って、特許文献１，２の構成では、ＨＤ ＤＶＤ規格が規定するDSV制御ビット＃、連結ビット＊を含む変調方式に対応することができないという問題がある。
また、特許文献３は、DSV制御ビット＃、連結ビット＊を含まない8-16変調で使用するDSV用テーブルを開示するが、ＨＤ ＤＶＤ規格が規定するDSV制御ビット＃、連結ビット＊を含む変調方式を用いる場合にどのようなDSV用テーブルを用いてシステムが要求する処理時間以内にDSV計算を完了させることができるかを明らかにしていない。つまり、DSV制御ビット＃、連結ビット＊を含む8-12変調の変調処理を１２記録クロック以内に抑えるDSV用テーブル、DSV制御ビット＃、連結ビット＊を含む4-6変調の変調方式を６記録クロック以内に抑えるDSV用テーブルは開示されていない。このため、特許文献３の構成では、ＨＤ ＤＶＤ規格が規定するDSV制御ビット＃、連結ビット＊を含む変調方式に対応することができないという問題がある。
Further,
さらに、何れの特許文献にも、DSV制御ビット＃、連結ビット＊を含む8-12変調や4-6変調の変調方式に対応した具体的な回路構成、特に、素子数の削減、低消費電力化を実現した回路構成は開示されていない。 In addition, in any patent document, a specific circuit configuration corresponding to a modulation method of 8-12 modulation or 4-6 modulation including DSV control bit # and concatenated bit *, in particular, reduction in the number of elements and low power consumption. There is no disclosure of a circuit configuration that achieves this.
本発明は、上記の課題を解決することを目的とする。 An object of the present invention is to solve the above problems.
上記課題は、特許請求の範囲に記載の発明により解決される。 The above problems are solved by the invention described in the claims.
本発明によれば、DSV制御ビット＃、連結ビット＊を含む8-12変調や4-6変調のDSVの計算を高速化でき、光ディスクへの記録処理時のユーザの体感速度を向上させる事ができる。 According to the present invention, it is possible to speed up the calculation of 8-12 modulation or 4-6 modulation DSV including the DSV control bit # and the concatenated bit *, and to improve the user's perceived speed at the time of recording processing on the optical disc. it can.
以下、本発明について図面を用いて説明する。 The present invention will be described below with reference to the drawings.
図１は実施例１の光ディスク装置のブロック図である。図１において、１はHD DVD-R/RW等の光ディスク、２はスピンドルモータ、３は光ヘッド（PU）、４はI/V変換回路、５はウォブル処理回路、８はRAMコントローラ、１１は変調回路、１３はDRAMなどのメモリ、１４はCPU、１１１はフリップフロップ（FF）、１１２は符号語変換回路１、１１３は符号語変換回路２、１１４は連結処理回路、１１５はDSV処理回路、１１６はNRZI変換回路である。
FIG. 1 is a block diagram of the optical disk apparatus according to the first embodiment. In FIG. 1, 1 is an optical disc such as HD DVD-R / RW, 2 is a spindle motor, 3 is an optical head (PU), 4 is an I / V conversion circuit, 5 is a wobble processing circuit, 8 is a RAM controller, 11 is Modulation circuit, 13 memory such as DRAM, 14 CPU, 111 flip-flop (FF), 112
図１に示すように、光ディスク装置はパーソナルコンピュータ、ワークステーション等のホストコンピュータ（以下「ホスト１５」と称する）に接続されている。ホスト１５からの命令や情報データはＣＰＵ１４に入力され、ＣＰＵ１４の制御により情報の記録動作、再生動作、目的のトラックに光ヘッド３を移動させるシーク動作が実行される。
As shown in FIG. 1, the optical disk apparatus is connected to a host computer (hereinafter referred to as “
まず、光ディスク装置の再生動作を説明する。光ディスク１はスピンドルモータ２によって回転駆動される。光ヘッド３内の半導体レーザは情報の再生を行うレーザ光を出射する。光ヘッド３内の光学系は半導体レーザからの出射光を光ディスク面上に光スポットとして形成する。さらに、光ヘッド３内の光検出器は光ディスク１からの反射光を電気信号に変換する。変換された電気信号を用いてフォーカス制御やトラッキング制御などの光スポット制御および情報の再生が行なわれる。
First, the reproduction operation of the optical disc apparatus will be described. The
次に光ディスク装置の記録動作を詳細に説明する。まず、記録開始指示がホスト１５からCPU１４に入力される。次に上述の再生動作が実行され、光ディスクの反射光に基づいた電気信号が光ヘッド３から出力される。この電気信号はI/V変換回路４で電流電圧変換され、ウォブル処理回路５に入力される。ウォブル処理回路５は光ディスク１の記録面上に設けられたウォブルに対応したウォブル信号を抽出する。そして、ウォブル信号に同期した2値化信号を記録クロックとして変調回路１１内のNRZI変換回路１１６に出力する。また、ウォブル処理回路５はウォブル信号をアドレスデコーダ５１にも出力する。アドレスデコーダ５１は、光ディスク上の記録目標のアドレスを検出したとき、変調回路１１内の記録クロック同期処理回路(図示せず)に記録位置を示すゲート信号を出力する。
Next, the recording operation of the optical disc apparatus will be described in detail. First, a recording start instruction is input from the
ＤＲＡＭ１３内にはID付加処理、スクランブル処理、訂正符号付加処理等の処理がされたデータが格納されている。ＲＡＭコントローラ８は、ＤＲＡＭ１３内のデータを8ビット毎にデータワードとして変調回路１１に出力する。データワードはフリップフロップ１１１を介して符号語変換回路１（１１２）に入力される。符号語変換回路１（１１２）はデータワード8ビット（dat1）をコードワード12ビット（mod1）に変換する8-12変調を行う。また、データワードはフリップフロップを介さずに符号語変換回路２（１１３）に入力される。符号語変換回路２（１１３）でもデータワード8ビット（dat2）をコードワード12ビット（mod2）に変換する8-12変調を行う。
In the
符号語変換回路１（１１２）に供給されるデータワードdat1は、フリップフロップ１１１を介しているため、符号語変換回路２（１１３）に供給されるデータワードdat2よりもフリップフロップ１１１分遅れることになる。図８を用いてデータワード入力（dat）とコードワード出力（mod）の関係を説明する。例えば、ＲＡＭコントローラ8から入力されるデータワードがDa、Db、Dｃ、Dｄ、Dｅ、Ｄｆ、Ｄｇ、Ｄｈ…であるとする。時間１のときdat1はDaでありdat2はDｂである。符号語変換回路１（１１２）はデータワードＤａを変換しコードワードＣａを出力し、符号語変換回路２（１１３）はデータワードＤｂを変換しコードワードＣｂを出力する。つまり、連続するコードワードCa、Cbが符号語変換回路１（１１２）、符号語変換回路２（１１３）から出力されることとなる。
Since the data word dat1 supplied to the codeword conversion circuit 1 (112) passes through the flip-
連結処理回路１１４はmod1に含まれるビット連結子＊を確定する処理を行う。図1に示した変調回路11を用いれば、mod2として入力されるコードワードＣｂの先頭ビットが確定しているため、mod1として入力されるコードワードＣａにビット連結子＊が含まれる場合であっても、連結処理回路１１４はＣａのビット連結子＊を決めることができる。すなわち、コードワードＣｂの最初のビットが０ならばＣａの連結ビット＊を１に設定し、コードワードＣｂの最初のビットが１ならばＣａの連結ビット＊を０に設定する。時間２以降においても同様の処理を行うことでmod1に含まれる連結ビット＊を適切に設定することができる。なお、連結処理回路１１４は所定の置換規則に基づいてコードワード内の“０１”を連続6回以下にする処理(連結ルール処理)も行うがこの処理の詳細は後述する。
The
連結処理回路１１４から出力されたコードワード内にDSV制御ビット＃があるときには、DSV処理回路１１５は、DSVが小さくなるようにコードワード内のDSV制御ビット＃に０または１を与える。
When there is a DSV control bit # in the code word output from the
DSV処理回路１１５でDSV処理された12ビットのコードワードは、NRZI変換回路１１６で、アドレスデコーダ５１から供給される記録位置検出信号のタイミングに合わせてNRZIに変換され、記録クロックCKと共にレーザ駆動回路６に出力される。レーザ駆動回路６は、ピックアップ３内のレーザに駆動電流を供給する。レーザから照射されたレーザ光により、光ディスク１上にデジタルデータを記録する。なお、レーザ駆動回路６はピックアップ３内に設けても良い。
The 12-bit code word subjected to DSV processing by the
上記で簡単に説明した変調回路１１で行なわれる8-12変調処理を図４のフローチャートを用いてより詳細に説明する。
The 8-12 modulation process performed by the
変調開始するとき（４００）には、状態情報（Ｓｔａｔｅ）、DSV値を０に初期化する（４０１）。次に、同期パターンを付加するために、同期パターン位置かどうかの判定を行う（４０２）。 When the modulation is started (400), the state information (State) and the DSV value are initialized to 0 (401). Next, in order to add a synchronization pattern, it is determined whether it is a synchronization pattern position (402).
同期パターン位置でない場合は、データワードと状態情報（State０，１，２）から、ビット連結子＊、DSV制御ビット＃を０として、コードワードとNext Stateを出力する（４０３）。
If it is not the synchronization pattern position, the code word and Next State are output from the data word and state information (
連結ビット＊が存在する場合には連結処理回路１１４内で４０４〜４０６の連結処理を行う。まず、直後のコードワード先頭ビットの識別を行い（４０４）、直後のコードワード先頭ビットが１であれば連結ビット＊を０とし（４０５）、直後のコードワード先頭ビットが０であれば連結ビット＊を１とする（４０６）。
When the concatenation bit * exists, the concatenation processing 404 to 406 is performed in the
次に、連結処理回路１１４内で４０７、４０８の連結ルール処理を行う。まず、パターン”1010101010101”のような連結ルールによって禁止されるパターンが連結ビット処理の結果生じていないかの確認を行う（４０７）。禁止されるパターンが含まれていたらコードワードを所定のルールに従い置換する（４０８）。なお、この連結ルール処理の詳細は後述する。
Next, connection rule processings 407 and 408 are performed in the
次に、ＤＳＶ処理回路１１５内で４０９、４１０のDSV処理を行う。まず、コードワード中にDSV制御ビット＃が存在するかを判断し（４０９）、DSV制御ビット＃が存在するときには＃＝１としたときのＤＳＶ値と＃＝０としたときのDSV値を比較しＤＳＶ値が小さくなるDSV制御ビット＃をDSV制御ビット＃として選択する（４１０）。
Next, DSV processing of 409 and 410 is performed in the
（４０２）で判断した結果、同期パターン位置であった場合は、同期パターンとNext Stateを出力する（４１２）。 If it is determined in (402) that the position is the synchronization pattern position, the synchronization pattern and Next State are output (412).
その後、接続規則Sパターンに一致しているかどうかの判定を行い、一致している場合は処理を行う（４１５）。一致していない場合は、同期パターンを出力する（４１６）。なお、接続規則Sパターンについては後述する。 Thereafter, it is determined whether or not the connection rule S pattern matches, and if it matches, processing is performed (415). If they do not match, a synchronization pattern is output (416). The connection rule S pattern will be described later.
そして、変調データの末尾に至ったかを判断し（４１１）、末尾に至ったときには変調処理を終了し（４１８）、末尾でない場合は、次のデータの変調処理を行う（４０２〜４１０、４１２〜４１６）。 Then, it is determined whether the end of the modulation data has been reached (411). If the end of the modulation data has been reached, the modulation process is terminated (418). If not, the next data is modulated (402-410, 412). 416).
次に、図２を用いて変調回路１１の更なる詳細を説明する。まず、符号語変換回路１（１１２）の内部を説明する。１１２１は符号化テーブル参照回路であり符号化テーブル１１２１ａ〜１２１１ｎを保持する。１１２２はState0,1,2の何れの状態であるかを記憶する状態レジスタである。
Next, further details of the
連結処理回路１１４はコードワード内の”１”の個数が奇数であるか偶数であるかを示すodd/even情報の値（奇数のときは１、偶数のときは０）を反転させるためのマークスペース制御回路１１４１と複数の連結ルールテーブル１１４ａ〜ｎを備える。
The
DSV処理回路１１５はDSVテーブル１１５ａ〜ｎとDSV計算を行うためのDSV演算器１１５２を備える。DSV処理回路はDSV制御ビット＃を１または０に確定し、DSV制御ビット＃が１であった場合の＃＝１の位置情報をOR回路に出力する。OR回路１１８は、＃が０のときのコードワードである連結処理回路１１４の出力と＃１の位置情報のORをとることで、ビット連結子＊とDSV制御ビット＃を確定したコードワードを出力する。例えば、＃＝１がLSBにあったときの位置情報は、2進法で示すと0000_0000_0001である。連結処理回路１１４のコードワードが、例えば0100_0010_0000の場合、OR出力は、LSBが０から１に変換され、0100_0010_0001が出力される。
The
次に、図３を用いて本発明の符号化テーブルについて説明する。図３（ａ）は、符号化テーブル１１２１ａ〜ｎの機能を示す。また、図３（ａ）〜（ｃ）は符号化テーブル１１２１ａ〜ｎの詳細である。本実施例では、Stateは０，１，２の三種類用意されているため、符号化テーブルもState0,1,2の各々に対応する三種類の符号化テーブルが必要となるが、本発明の適用はこれに限られるものではなく、Stateの種類に応じて任意の数の符号化テーブルを備えることが可能である。
Next, the encoding table of the present invention will be described with reference to FIG. FIG. 3A shows the functions of the encoding tables 1121a to 1121n. 3A to 3C show details of the encoding tables 1121a to 1121n. In this embodiment, since three types of
符号後変調回路１（１１２）に状態情報（State、S(t)）と入力データワードB(t）が与えられると図3（ｂ）〜（ｄ）で示される符号化テーブルを参照し次の情報を出力する。
（１）12ビットの変調コードワードmod
（２）2ビットのNext State
（３）変調コード内の１の個数が奇数であるか偶数であるかの情報（odd/even）
（４）ビット連結子＊の有無を示す情報（＊有無）
（５）LSBにDSV制御ビット＃が存在するかの有無を示す情報（＃有無）
また、各符号化テーブルは、コードワード中に存在するDSV制御ビット＃とビット連結子＊を０に置き換えたコードワードを持ち、さらに、DSV制御ビット＃、ビット連結子＊を０に設定したときにコードワード内の１の個数が奇数であるか偶数であるかを示す情報（odd/even情報）を持つ。
When state information (State, S (t)) and an input data word B (t) are given to the post-coding modulation circuit 1 (112), the encoding table shown in FIGS. The information of is output.
(1) 12-bit modulation codeword mod
(2) 2-bit Next State
(3) Information on whether the number of 1s in the modulation code is odd or even (odd / even)
(4) Information indicating presence / absence of bit connector * (presence of *)
(5) Information indicating whether DSV control bit # is present in the LSB (# Presence)
Each coding table has a code word in which the DSV control bit # and the bit connector * existing in the code word are replaced with 0, and when the DSV control bit # and the bit connector * are set to 0. Includes information (odd / even information) indicating whether the number of 1s in the code word is an odd number or an even number.
各符号化テーブルを詳細に説明する。図３(b)のState0テーブルでは、State0であるときの各データワード（00〜FF）に対応する上記（１）〜（５）の項目が記録されている。例えば、データ００に対応するコードワード1000_1000_000*であるが、*を0に置き換えたコードワードがState 0の符号化テーブルに記録されている。このとき符号化テーブルに記録されたコードワード内の”1”は2個であり偶数のためodd/even情報は偶数を示す0となる。また、コードワード1000_1000_000*にビット連結子＊が含まれるためビット連結子＊の有無を示す情報は”１”となり、LSBに＃が存在しないためDSV制御ビットを示す情報は”０”となる。State１、２についても各データワード００〜FFに対応する上記（１）〜（５）の項目を記録した符号化テーブルが用意される。
Each encoding table will be described in detail. In the State0 table of FIG. 3B, the items (1) to (5) corresponding to the data words (00 to FF) in the
次に、連結処理回路１１４における連結ルール処理を施す。図５は連結ルールの検索方法と置換処理方法を示す図である。図５（ａ）（ｂ）の空欄部分は、0,1,#,*のいずれでもよいことを示す。
Next, connection rule processing in the
連結ルールとは「１０」や「０１」が6個以上続かないように所定の箇所を０に置き換える変換規則であり、Index１から９及びIndex Sの１０種類の連結ルールが用意されている。まず、符号誤変換回路1（１１２）の出力であるmod1と符号誤変換回路2（１１３）の出力であるmod2の２つのコードワードに対し、Indexルールに一致するコードワードを検索する。Indexルールに一致することは「１０」や「０１」が6個以上続くことに相当する。
The concatenation rule is a conversion rule that replaces a predetermined portion with 0 so that six or more “10” or “01” does not continue. Ten concatenation rules of
Index２を例に図5の処理を詳細に説明する。図５(b)の「検索範囲１」で観測されるmod1出力に5個続く”０１”が含まれ、さらに、「検索範囲２」で観測されるmod2出力の上位3ビットが００１であるときには、mod1出力の下位8bitを連続する0に置き換える(mod1処理)。Index2の場合、mod2の出力は置き換え処理を行わずにそのままの値を出力する(mod2処理)。他のIndexの場合は、同様にmod1検索とmod2検索を行い、ルールに沿って、mod1処理、mod2処理を行う。例えばIndex 9に示すようにmod2出力に対して0に置き換える処理を行う場合もある。
The process of FIG. 5 will be described in
次にIndex Sの場合の処理方法を説明する。Index Sは、シンクコードパターンSY3の前のパターンが０００００００＃であった場合に、＃を１に設定するというルールである。コードワードLSBの＃存在有無は、このルールを適用する場合に用いる。 Next, a processing method in the case of Index S will be described. Index S is a rule that sets # to 1 when the pattern preceding the sync code pattern SY3 is 0000000 #. The presence / absence of codeword LSB # is used when this rule is applied.
図６は、１セクタ内の同期パターン番号を示す図である。各セクタに応じて、SY０からSY3の同期パターンがコードワードの先頭に挿入される。図６の○をつけたSY３の前フレームのコードワードに対して、Index Sを適用する。同期パターンは、タイミング回路（図示せず）より、データワードの入力個数を数えて、コードワード９１ワードに2バイトの同期パターンを挿入し、DSV処理回路１１５に出力する。
FIG. 6 is a diagram showing synchronization pattern numbers in one sector. In accordance with each sector, a synchronization pattern from SY0 to SY3 is inserted at the head of the code word. Index S is applied to the codeword of the previous frame of SY3 with a circle in FIG. The synchronization pattern counts the number of data words input from a timing circuit (not shown), inserts a 2-byte synchronization pattern into the code word 91 words, and outputs it to the
次に、Index ６，７，８ルールを適用し１が奇数個０埋めされた場合、及びIndex Sルール適用し、DSV制御ビットに１が設定された場合は、さらにコードワードの１の個数情報を反転させる。Index ６，７，８のmod1処理、Index ６，７，８のmod2処理、及びIndex Sは、ルール適用前の１の個数が偶数である場合、ルール適用後の１の個数が奇数となるためである。同様に、ルール適用前の１の個数が奇数である場合、ルール適用後の１の個数が偶数となるためである。例えば、図５に示すように、Index６の場合、mod1検索範囲内の１の個数は２個であり、連結ルール処理(mod1処理)された後の１の個数は1個である。また、mod2検索範囲内の１の個数は４個であり、連結ルール処理(mod1処理)された後の１の個数は1個である。Index ６，７，８は、検索範囲内で連結ルール適用前後で1の個数が偶数から奇数に変わるため、コードワードの１の個数odd/even情報を反転させる必要がある。
Next, when the
なお、Index ６，７，８、Index S以外のルールが適用されても、１の個数情報を反転させる必要はない。連結ルール適用前後で、コードワード内の１の個数のodd/even情報に変化がないためである。
Even if rules other than
次に、本発明のDSVテーブルについて説明する。本実施例は、コードワード内にDSV制御ビット＃が1個の場合のテーブルと、DSV制御ビット＃が2個存在する場合のテーブルの2種類あることが特徴である。 Next, the DSV table of the present invention will be described. The present embodiment is characterized in that there are two types of tables: a table in the case where there is one DSV control bit # and a table in which there are two DSV control bits # in the codeword.
まず、コードワード内に＃が一個存在する場合のDSVテーブルについて説明する。図７(a)はDSVテーブル１１５ａ〜ｎのテーブル機能を示す。状態情報（State、S(ｔ)）と入力データワードB（ｔ）が与えられると、図7（ｂ）（ｃ）などのテーブルを参照し、次の情報を求めることができる。
（６）DSV制御ビット＃が存在する位置情報。
（７）DSV制御ビット＃を０としたときのコードワードのDSV値
（８）DSV制御ビット＃を１としたときのコードワードのDSV値
図示するようにコードワード中のDSV制御ビット＃は、０，３，６，９ビット目のいずれかに存在する。#位置情報はDSV制御ビット＃の位置を示すことができるよう4ビット設ける。
First, the DSV table when there is one # in the codeword will be described. FIG. 7A shows the table functions of the DSV tables 115a to 115n. When the state information (State, S (t)) and the input data word B (t) are given, the following information can be obtained by referring to a table such as FIGS.
(6) Position information where the DSV control bit # exists.
(7) DSV value of the code word when the DSV control bit # is 0 (8) DSV value of the code word when the DSV control bit # is 1 As shown in the figure, the DSV control bit # in the code word is It exists in any of the 0th, 3rd, 6th, and 9th bits. #Position information has 4 bits to indicate the position of DSV control bit #.
例えば、図７（ｂ）のState０のデータワード01に対するコードワードは1000_1000_000#、0bit目(LSB)に＃があり、3,6,9bit目に＃は存在しない。これを示す＃位置情報は0001となる。また、#=1のときのコードワードDSV値は−２、#=0のときのコードワードDSV値は−４が予めDSVテーブルに記録されている。なお、DSV値は、NRZIに変換したコードワードが0のときに−１を加算し、NRZIに変換したコードワードが１のときに＋１を加算することで演算することができる。なお、図示しないがState１、State 2に対しても同様のテーブルを持つ。
For example, the code word corresponding to the
図７(c)にState 0のときの同期パターンのDSVテーブルを示す。このDSVテーブルは同期パターンSY0, SY1, SY2, SY3の各々について、DSV制御ビット位置を示す情報と、＃＝１のときのDSV値と、＃＝０のときのDSV値を持つ。同期パターンは2種類の状態情報に対応している。なお、本実施例ではコードワード９１ワードに対して2ワードの同期コードを挿入するが本発明の適用対象はこれに限られない。
FIG. 7C shows a DSV table of the synchronization pattern at
次に、図16を用いてコードワード内に＃が二個存在する場合のDSVテーブルについて説明する。#が2個存在するのは、State２のときのデータワードC1,C5,E1,E5に対する4種類のコードワードである。これらのコードワードに含まれる＃の位置は９bit目と０bit目である。2つのDSV制御ビットの組み合わせは（１,１）（１,０）（０,１）（０,０）の4つである。図16（ｂ）のDSVテーブルには各コードワードについて2つのDSV制御ビットの組み合わせに対応した4種類のDSV値が予め記録されている。 Next, a DSV table when there are two #s in the codeword will be described with reference to FIG. There are two types of # code words for the data words C1, C5, E1, and E5 in State2. The positions of # included in these code words are the 9th bit and the 0th bit. There are four combinations of two DSV control bits: (1, 1) (1,0) (0, 1) (0, 0). In the DSV table of FIG. 16B, four types of DSV values corresponding to combinations of two DSV control bits for each codeword are recorded in advance.
図１６(a)は、＃が2個コードワード内に存在する場合のDSVテーブル機能概要である。状態情報（State、S(ｔ)）と入力データワードB（ｔ）が与えられると、図１６（ｂ）のテーブルを参照し、次の情報を求めることができる。
（９）DSV制御ビット＃を１と１にしたときのコードワードのDSV値
（１０）DSV制御ビット＃を１と０にしたときのコードワードのDSV値
（１１）DSV制御ビット＃を０と１にしたときのコードワードのDSV値
（１２）DSV制御ビット＃を０と０にしたときのコードワードのDSV値
以上、説明した本実施例のDSVテーブルではコードワードのDSV値が予め記録されている例を示したが、コードワードのMSBからコードワード内のDSV制御ビット#までのDSV値を示したテーブルを予め用意しておいても良い。このテーブルはDSV制御ビット#までのDSV値を計算するために用いることができる。
FIG. 16 (a) is an outline of the DSV table function when # is present in two codewords. When the state information (State, S (t)) and the input data word B (t) are given, the following information can be obtained with reference to the table of FIG.
(9) DSV value of code word when DSV control bit # is set to 1 and 1 (10) DSV value of code word when DSV control bit # is set to 1 and 0 (11) DSV control bit # is set to 0 DSV value of codeword when set to 1 (12) DSV value of codeword when DSV control bit # is set to 0 and 0 As described above, the DSV value of the codeword is recorded in advance in the DSV table of this embodiment described above. However, a table showing DSV values from the MSB of the code word to the DSV control bit # in the code word may be prepared in advance. This table can be used to calculate DSV values up to DSV control bit #.
次にDSV処理回路１１５について説明する。DSV処理回路１１５は、上述したDSVテーブル１１５a〜１１５nを持っている。このテーブルから知ることができるコードワード内の１の個数が奇数であるか偶数であるかの情報(odd/even情報)と、直前のコードワードの終端がスペースであるかマークであるかの情報より、次のコードワードがマークから始まるかスペースから始まるかを知ることができる。
Next, the
このように求めた次のコードワードのマーク・スペース情報を用いて、図２のDSV演算器１１５２は直前まで加算されたＤＳＶ値と現在のコードワードのDSV値を加算する。現在のコードワードのDSV値はDSVテーブルで設定された値を用いる。
Using the mark / space information of the next code word obtained in this way, the
コードワード内のDSV制御ビット＃が１個のときは、＃＝１としたときのコードワードのDSV値と、＃＝０としたときのコードワードのDSV値を、図２のDSVテーブル１１５ｎから読み出す。なお、DSVテーブルの値は、コードワード始まりは全てスペースとして計算した値とする。なお、コードワード始まりは全てマークとして計算しても良い。 When the DSV control bit # in the code word is 1, the DSV value of the code word when # = 1 and the DSV value of the code word when # = 0 are obtained from the DSV table 115n of FIG. read out. The values in the DSV table are values calculated by assuming that all codewords start with a space. Note that all codewords may be calculated as marks.
図９（ｂ）にマーク/スペース出力回路とDSV加算値を示す。コードワードの始まりAがスペースであり、１の個数が偶数（even）である場合は、コードワードの最後Cは、コードワードの始まりAと同じスペースである。一方、コードワードの始まりAがスペースであり、１の個数が奇数（odd）であった場合は、コードワードの最後Cは、コードワードの始まりAと異なりマークである。 FIG. 9B shows the mark / space output circuit and the DSV added value. If the beginning A of the codeword is a space and the number of 1s is even, the last C of the codeword is the same space as the beginning A of the codeword. On the other hand, when the start A of the code word is a space and the number of 1s is an odd number (odd), the end C of the code word is a mark unlike the start A of the code word.
ビット連結処理、Index処理が行われたコードワードは、DSVテーブル１１５ｎに書かれた＃＝１のＤＳＶ値と＃＝０のDSV値のうち、加算することで前コードワードまでの累積DSV値の絶対値を小さくできる方のDSV値を選択する。 The code word that has been subjected to bit concatenation processing and index processing is the accumulated DSV value up to the previous code word by adding the DSV value of # = 1 and the DSV value of # = 0 written in the DSV table 115n. Select the DSV value that can reduce the absolute value.
具体的には、図９（ｂ）のマーク/スペース始まり情報Cがマークを示すならば加算、スペースを示すならば減算する。選択された＃＝１と＃＝０のDSV値と加算または減算し、現コードワードでまでのDSV加算値を出力する。 Specifically, addition is performed if the mark / space start information C in FIG. 9B indicates a mark, and subtraction is performed if a mark indicates a space. Adds or subtracts the selected DSV value of # = 1 and # = 0, and outputs the DSV addition value up to the current code word.
図９（ｃ）は、DSV制御ビット＃、連結ビット＊がある場合のodd/even情報確定方法を示す。DSV制御ビット＃、連結ビット＊位置に０を埋め込んだ符号化テーブルに書かれたコードワードの１の個数情報(odd:1 even:0)に対して、連結処理後、連結ビット＊に１が設定された場合は、コードワードの１の個数情報を反転させる。コードワード内に１が1個増えたためである。 FIG. 9C shows an odd / even information determination method when there is a DSV control bit # and a concatenated bit *. DSV control bit #, concatenated bit * For the number information (odd: 1 even: 0) of codewords written in the coding table in which 0 is embedded in the position, 1 is set in the concatenated bit * after concatenation processing. When set, the number information of 1 in the code word is inverted. This is because one is added in the codeword.
次に、ビット連結処理、またはIndex処理が行われたコードワードのDSV計算を説明する。図１５（C）にアスターリスク処理、Index mod2処理及びIndex mod1処理のDSV計算の流れを示す。 Next, DSV calculation of a code word subjected to bit concatenation processing or index processing will be described. FIG. 15C shows a DSV calculation flow of the aster risk process, the index mod2 process, and the index mod1 process.
まず、ビット連結処理により、コードワードのLSBに存在する＊が１に設定される場合、＊を０埋めしたテーブルで設定されたDSV値（#=1 DSV1,#=0 DSV0）に対して、＊＝０に設定されたときの１の個数が奇数の場合は、−２を加算し、偶数の場合は＋２を加算する。図１５（C）において、ビット連結処理された#=0のときのDSV計算値をDSV0＊、#=1のときのDSV計算値をDSV1＊とする。 First, when * existing in the LSB of the codeword is set to 1 by the bit concatenation process, for the DSV value (# = 1 DSV1, # = 0 DSV0) set in the table padded with *, * When the number of 1s when set to 0 is an odd number, -2 is added, and when it is an even number, +2 is added. In FIG. 15C, the DSV calculation value when bit concatenation processing is # = 0 is DSV0 *, and the DSV calculation value when # = 1 is DSV1 *.
具体的に図１５(a)(b)にNRZI波形とDSV値を示す。図１５(a)は、コードワードの１の個数が奇数個の場合のNRZI波形及びDSV計算値を示す。また、コードワードのLSBのビット連結子が１に設定された場合のNRZI波形及びDSV計算値を示す。DSV差は、−２である。図15(b)は、コードワードの１の個数が偶数個の場合のNRZI波形及びDSV計算値を示す。また、コードワードのLSBのビット連結子が１に設定された場合のNRZI波形及びDSV計算値を示す。DSV差は、＋２である。 Specifically, FIGS. 15A and 15B show NRZI waveforms and DSV values. FIG. 15A shows an NRZI waveform and a DSV calculation value when the number of one codeword is an odd number. In addition, an NRZI waveform and a DSV calculation value when the bit concatenation of the LSB of the code word is set to 1 are shown. The DSV difference is -2. FIG. 15 (b) shows an NRZI waveform and a DSV calculation value when the number of one codeword is an even number. In addition, an NRZI waveform and a DSV calculation value when the bit concatenation of the LSB of the code word is set to 1 are shown. The DSV difference is +2.
次にIndex mod2処理する場合のコードワードのDSV計算について説明する。Index処理のNo.とコードワードの値により作成したDSV計算テーブルの値を、＊処理されたDSV値に加算する（#=0 DSV0＊mod2、#=1 DSV1＊mod2）。Index mod2処理は、MSB側の連続した０１の０に置き換える処理である。処理の前後でDSV値差に規則性がないため、テーブルを作る必要がある。 Next, DSV calculation of codewords when performing Index mod2 processing will be described. The value of the DSV calculation table created based on the index processing No. and codeword value is added to the * processed DSV value (# = 0 DSV0 * mod2, # = 1 DSV1 * mod2). The Index mod2 process is a process for replacing the MSB side with consecutive 01 0s. Since there is no regularity in the difference in DSV values before and after processing, it is necessary to create a table.
次にIndex mod1処理する場合のコードワードのDSV計算について説明する。Index mod2処理したコードワードのDSV値に、Index mod1処理前コードワード内の１の個数（odd_even_Index6,7,8）により、Index mod2処理されたDSV値に、適切な値を加算する（#=0 DSV0_Index, #=1 DSV1_Index）。Index mod1処理は、LSB側の連続した０１を０に置き換える処理である。処理の前後でDSV値差に規則性がある。 Next, DSV calculation of codewords when performing Index mod1 processing will be described. An appropriate value is added to the DSV value that has been index mod2 processed by the number of 1s in the codeword before index mod1 processing (odd_even_Index6, 7, 8) to the DSV value of the codeword that has been index mod2 processed (# = 0) DSV0_Index, # = 1 DSV1_Index). The Index mod1 process is a process for replacing the consecutive 01 on the LSB side with 0. There is regularity in DSV value difference before and after processing.
Index１，２，３ mod1処理の場合は、Index mod1処理前コードワード内の１の個数が奇数の場合＋８、偶数の場合―８を加算する。Index１，２，３ mod1処理は、LSB側０１０１０１０１の１を４つ０に変換する。
In the case of
Index4,5 mod1処理の場合は、Index mod1処理前コードワード内の１の個数が奇数の場合＋４、偶数の場合―４を加算する。Index４、５ Mod1処理は、LSB側１０１０の１を２つ０に変換する。 In the case of Index4,5 mod1 processing, +4 is added when the number of 1s in the codeword before Index mod1 processing is odd, and -4 is added when it is even. Index4, 5 Mod1 processing converts two 1s on the LSB side 1010 into two zeros.
Index６，７，８ mod1処理の場合は、Index mod1処理前コードワード内の１の個数が奇数の場合−２、偶数の場合＋２を加算する。Index６，７，８ mod1処理は、LSBの１を０に変換する。
In the case of
以上のようにして、＊を0に置き換えたテーブル出力のDSV値を加工して、DSV計算を行い、DSV値の小さい方を選択し、＃＝０または＃＝１を決定し、コードワードを確定させる。 As described above, the DSV value of the table output with * replaced by 0 is processed, DSV calculation is performed, the smaller DSV value is selected, # = 0 or # = 1 is determined, and the code word is determine.
コードワードと、DSV処理回路１１５のDSV計算により、DSV制御ビットが１に選択された位置データをOR回路１１８により、ORし、DSV処理されたコードワードを出力する。
The position data in which the DSV control bit is selected to 1 by the DSV calculation of the code word and the
以上のように、DSV制御ビット＃、連結ビット＊処理に適した回路構成とした。また、DSV制御ビット＃処理を考慮した、DSVテーブルを作成し、1データワードの時間でDSV計算を実行できる構成とした。 As described above, the circuit configuration is suitable for DSV control bit # and concatenated bit * processing. In addition, a DSV table was created in consideration of DSV control bit # processing, and the DSV calculation could be executed in one data word time.
実施例２として4-6変調回路を図10に示す。入力の4ビットのデータワードを６ビットのコードワードに変換する。２T繰り返しを制限するために連結ルールは、直前のコードだけでなく、２つ、３つ前のコードも必要となる。図２の第一の実施例（8-12変調）と異なる点は、入力データワード、出力データワードの値と、符号語変換回路が４つ必要となる点である。 FIG. 10 shows a 4-6 modulation circuit as the second embodiment. Converts an input 4-bit data word to a 6-bit code word. In order to limit 2T repetition, the concatenation rule requires not only the immediately preceding code but also two or three previous codes. 2 is different from the first embodiment (8-12 modulation) in FIG. 2 in that the values of the input data word, the output data word, and four code word conversion circuits are required.
8-12変調回路と同じように、０１の連続回数を6回より少なくするための連結ルールを施す必要がある。4-6変調では、４つのコードワードの連結ルールを持つため、図１０のＦＦ１１１ａ、１１１ｂが追加することで、4種類の連続するデータワードを各符号変換回路に入力することを可能にしている。 As with the 8-12 modulation circuit, it is necessary to apply a concatenation rule for making the number of consecutive 01 less than 6. Since 4-6 modulation has a concatenation rule for four code words, the addition of the FFs 111a and 111b in FIG. 10 makes it possible to input four types of continuous data words to each code conversion circuit. .
図1１は、第三の実施例(4-6変調回路と8-12変調回路))を示す図である。第一の実施例（8-12変調）と第二の実施例(4-6変調回路)を組み合わせ、RAMコントローラインターフェイス１（１２），２（１２０）をそれぞれの回路にもつことで、どちらの変調方式にも対応できる。 FIG. 11 is a diagram showing a third embodiment (4-6 modulation circuit and 8-12 modulation circuit). By combining the first embodiment (8-12 modulation) and the second embodiment (4-6 modulation circuit) and having the RAM controller interfaces 1 (12) and 2 (120) in each circuit, It can also be used for modulation.
図1２は、第四の実施例(4-6変調回路と8-12変調回路の共用化))を示す図である。図１１の第三の実施例(4-6変調回路と8-12変調回路))と異なる点は、変調回路の中のテーブル4-6変調テーブル（１１２１n、１１４ｎ、１１５ｎ）と8-12変調テーブル（１１２１m、１１４m、１１５m）を切り替えることにより、回路を共用化している点である。共用化にあたり、4-6変調テーブルをデータワード０〜Fの対応から００〜FFの対応に拡張した。
FIG. 12 is a diagram showing a fourth embodiment (shared use of 4-6 modulation circuit and 8-12 modulation circuit). The third embodiment (4-6 modulation circuit and 8-12 modulation circuit) in FIG. 11 is different from the table 4-6 modulation table (1121n, 114n, 115n) in the modulation circuit and 8-12 modulation. The circuit is shared by switching the tables (1121m, 114m, 115m). For sharing, the 4-6 modulation table was expanded from the correspondence of
図1３は、4-6変調テーブルを示す図である。変調テーブルは、データワード０〜Fに対応し、State０、State1のコードワードを対応させており、非常にシンプルである。8-12変調テーブルは、図示していないが、データワード００〜FFに対応し、State０、State1、State2のコードワードを対応させたテーブルである 。
FIG. 13 is a diagram illustrating a 4-6 modulation table. The modulation table is very simple, corresponding to
図1４は、4-6変調回路と8-12変調回路の共用化のための4-6変調テーブルの作成方法を示す図である。
（手順１）まず、データワード入力を4bit[3:0]から8bit[7:0]へ拡張したテーブルを作成する。例えば、データワード00場合、上位[3:0]が０のため、コードワード[11:6]には10100*が選択される。データワード０のNext state は図１３より、state0のため、コードワード[5:0]に10100*が選択される。Next stateは、０である。同様にして、データワードFFまでのテーブルを図１３の4-6変調テーブルをもとに作成する。
（手順２）次に、コードワード[6]が＊の場合、＊を0,1,#のいずれかに決定する。
連結ビット＊は、例えば下記のような規則に従う。
（１）次に続くbitが1ならば、＊は0とする。
（２）RLL(1,10)遵守のため、０が１０個より多く続くときは、＊を１にする。
（３）その他は、＊をDSV制御ビット＃として扱う。
FIG. 14 is a diagram showing a method of creating a 4-6 modulation table for sharing the 4-6 modulation circuit and the 8-12 modulation circuit.
(Procedure 1) First, a table is created by extending the data word input from 4 bits [3: 0] to 8 bits [7: 0]. For example, in the case of
(Procedure 2) Next, when the code word [6] is *, * is determined to be 0, 1, or #.
The concatenated bit * follows the following rules, for example.
(1) If the next bit is 1, * is 0.
(2) To comply with RLL (1,10), set * to 1 when more than 10 0s continue.
(3) In other cases, * is treated as a DSV control bit #.
データワード００に対応するコードワード[6]の＊は、[5]ビットめが１のため、０に設定される。同様にして、コードワード[6]が＊の場合の＊の値を確定する。
The * of the code word [6] corresponding to the
以上のようなテーブル構成にすることで、8-12変調、4-6変調回路を共用化し、それぞれの変調テーブルを切り替えることにより、回路素子数削減を図り、LSI化に適した構成とした。 By adopting the table configuration as described above, the 8-12 modulation and 4-6 modulation circuits are shared, and each modulation table is switched to reduce the number of circuit elements and to be a configuration suitable for LSI implementation.
１…光ディスク、２…スピンドルモータ、３…光ヘッド（PU）、４…I/V変換回路、５…ウォブル処理回路、６…レーザ駆動回路、８…RAMコントローラ、１１…変調回路、１２…RAMコントローラインターフェイス（RAMCON I/F）、１３…DRAM、１４…CPU、１５…ホスト、１１１…フリップフロップ（FF）、１１１はフリップフロップ（FF）、１１２…コードワード(符号語)変換回路１、１１３…コードワード(符号語)変換回路２、１１４…連結処理回路、１１５…DSV処理回路、１１６…NRZI変換回路、１１２１…符号化テーブル参照回路、１１２１ｎ…複数の符号化テーブル、１１２２…状態レジスタ、１１４ｎ…複数の連結ルールテーブル、１１４１…マークスペース制御回路、１１５ｎ…複数のDSVテーブル、１１８…OR回路。
DESCRIPTION OF
Claims (4)
データワードを一時的に記憶するメモリと、
該メモリからデータワードを読み出して出力するコントローラと、
該コントローラが読み出したデータワードに対し前記変調方式に則った変調を行う変調回路と、
該変調回路の出力に基づいて制御されるレーザ駆動回路と、
該レーザ駆動回路の出力に応じてレーザ光を前記光ディスクに照射してデータ記録を行う光ヘッドとを具備しており、
前記変調回路は、各データワードに対応するコードワード内のＤＳＶ制御ビットと連結ビットを“０”に置き換えた後のコードワードの”１”の個数が奇数であるか偶数であるかを示す情報を記録した符号化テーブルを備え、該“１”の個数情報によりＤＳＶ制御ビット及び連結ビットを決定することを特徴とする光ディスク装置。 A modulation method that modulates a 2n-bit (n is a positive integer) data word into a 3n-bit code word. The code word includes a DSV control bit for controlling a DSV (Digital Sum Value) value, An optical disc apparatus for recording data on an optical disc by a modulation method including a concatenation bit for controlling so that “1” does not continue at the boundary between two code words
A memory for temporarily storing data words;
A controller that reads and outputs data words from the memory;
A modulation circuit for modulating the data word read by the controller in accordance with the modulation method;
A laser driving circuit controlled based on the output of the modulation circuit;
And comprising an optical head for recording data by irradiating a laser beam on the optical disk in accordance with an output of the lasers driving dynamic circuit,
The modulation circuit is information indicating whether the number of “1” s in the code word after the DSV control bit and the concatenated bit in the code word corresponding to each data word are replaced with “0” is odd or even. An optical disc apparatus characterized in that a DSV control bit and a concatenated bit are determined based on the number information of “1” .
前記変調回路は、
入力される前記データワードに遅延処理を施すフリップフロップと、
フリップフロップを介して供給されるデータワードに変調処理を行い第１のコードワードを出力する第１の変調回路と、
フリップフロップを介さずに供給されるデータワードに変調処理を行い第２のコードワードを出力する第２の変調回路と、
前記第１のコードワードと第２のコードワードの境界で“１”が連続することがないように連結ビットを制御する連結処理回路とを具備することを特徴とする光ディスク装置。 The optical disc apparatus according to claim 1 ,
The modulation circuit includes:
A flip-flop that performs a delay process on the input data word;
A first modulation circuit for performing a modulation process on a data word supplied via a flip-flop and outputting a first code word;
A second modulation circuit that modulates the data word supplied without going through the flip-flop and outputs a second code word;
An optical disc apparatus comprising: a concatenation processing circuit for controlling concatenated bits so that “1” does not continue at a boundary between the first code word and the second code word.
前記変調回路は、
入力される前記データワードに遅延処理を施すフリップフロップと、
フリップフロップを介して供給されるデータワードに変調処理を行い第１のコードワードを出力する第１の変調回路と、
フリップフロップを介さずに供給されるデータワードに変調処理を行い第２のコードワードを出力する第２の変調回路と、
前記第１のコードワードと第２のコードワードの境界で“０１”が６回以上連続することがないように第１のコードワード又は第２のコードワードを変換する連結処理回路とを具備することを特徴とする光ディスク装置。 The optical disc apparatus according to claim 1 ,
The modulation circuit includes:
A flip-flop that performs a delay process on the input data word;
A first modulation circuit for performing a modulation process on a data word supplied via a flip-flop and outputting a first code word;
A second modulation circuit that modulates the data word supplied without going through the flip-flop and outputs a second code word;
A concatenation processing circuit for converting the first code word or the second code word so that “01” does not continue six times or more at the boundary between the first code word and the second code word. An optical disc device characterized by the above.
各データワードに対応するコードワード内のＤＳＶ制御ビットと連結ビットを“０”に置き換えた後のコードワードの”１”の個数が奇数であるか偶数であるかを示す情報を記録した符号化テーブルを読み取るステップと、
前記符号化テーブルに基づいて出力するステップとを具備し、
該“１”の個数情報によりＤＳＶ制御ビット及び連結ビットを決定することを特徴とする変調方法。 A modulation method that modulates a 2n-bit (n is a positive integer) data word into a 3n-bit code word. The code word includes a DSV control bit for controlling a DSV (Digital Sum Value) value, A modulation method that performs modulation by a modulation method including a concatenated bit for controlling so that “1” does not continue at the boundary between two codewords,
Encoding that records information indicating whether the number of "1" in the code word after the DSV control bit and concatenated bit in the code word corresponding to each data word is "0" is odd or even Reading the table;
; And a step of outputting, based on the prior Symbol coding table,
A modulation method, wherein a DSV control bit and a concatenated bit are determined based on the number information of “1” .
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