JP4892976B2 - MIS field effect transistor - Google Patents

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Description

本発明は、ＭＩＳ型電界効果トランジスタに関し、特にチャネルが歪みを有する半導体で形成されているＭＩＳ型電界効果トランジスタに関するものである。   The present invention relates to a MIS field effect transistor, and more particularly to a MIS field effect transistor having a channel formed of a semiconductor having distortion.

ＭＩＳ型電界効果トランジスタ(以下、ＭＩＳＦＥＴと略記する)は、４族半導体基板上に形成されることが多い。４族半導体とは、Ｇｅ、Ｃ、Ｓｉ及びこれらの混晶を指している。これら４族半導体は、その他の半導体と比較し、機械的強度、コスト、微細加工性の観点で優れており、ＭＩＳＦＥＴの主な用途である大規模集積回路の作製に向いているのである。   MIS field effect transistors (hereinafter abbreviated as MISFETs) are often formed on a group 4 semiconductor substrate. The group 4 semiconductor refers to Ge, C, Si and mixed crystals thereof. These Group 4 semiconductors are superior to other semiconductors in terms of mechanical strength, cost, and fine workability, and are suitable for production of large-scale integrated circuits, which are the main uses of MISFETs.

４族半導体の中でも、特にＳｉ基板が、ＭＩＳＦＥＴの作製に多く使用されている。これは、ゲート絶縁膜としてＳｉＯ２を形成することが工業的に容易であること、及びＳｉＯ２/Ｓｉ界面特性が良好であることが理由としてあげられる。Of the Group 4 semiconductors, especially Si substrates are often used for manufacturing MISFETs. This is because it is industrially easy to form SiO 2 as the gate insulating film, and the SiO 2 / Si interface characteristics are good.

但し、Ｓｉには、電子と正孔の移動度が他の半導体に比べて低いという欠点がある。これは、シリコン特有のバンド構造に由来している。低い移動度はＭＩＳＦＥＴのチャネル抵抗を増大させ、ＭＩＳＦＥＴのスイッチングスピードの低下を招く。そこで、ＭＩＳＦＥＴのチャネル材料として、Ｓｉを使用しつつ、バンド構造を変化させて、電子と正孔の移動度を向上させる技術が提案されている(例えば、特許文献１、２参照)。それは、Ｓｉに歪みを印加する方法である。   However, Si has a drawback that the mobility of electrons and holes is lower than that of other semiconductors. This is derived from the band structure peculiar to silicon. The low mobility increases the channel resistance of the MISFET and causes the switching speed of the MISFET to decrease. Therefore, a technique has been proposed in which Si is used as the channel material of the MISFET and the band structure is changed to improve the mobility of electrons and holes (see, for example, Patent Documents 1 and 2). That is a method of applying strain to Si.

図１７は歪みＳｉの作製法を示す。先ず、Ｓｉよりも原子間隔が大きいＳｉ１−ｘＧｅｘ（０＜ｘ≦１、以下、ＳｉＧｅと略記する）からなる下地基板を用意する。次に、このＳｉＧｅ下地基板の上に薄いＳｉを格子整合するようエピタキシャル成長させる。そうすると、Ｓｉは２軸の引っ張り歪みを受け、バンド構造が変化する。これにより、電子と正孔の有効質量とフォノン散乱が減少し、無歪みＳｉ中に比べ、電子と正孔の移動度が増加する。FIG. 17 shows a method for producing strained Si. First, a base substrate made of Si 1-x Ge x (0 <x ≦ 1, hereinafter abbreviated as SiGe) having a larger atomic spacing than Si is prepared. Next, thin Si is epitaxially grown on the SiGe base substrate so as to lattice match. Then, Si receives a biaxial tensile strain and the band structure changes. This reduces the effective mass of electrons and holes and phonon scattering, and increases the mobility of electrons and holes compared to that in unstrained Si.

図１８（ａ）、（ｂ）に、ＳｉＧｅ下地基板のＧｅ濃度（×１００［％］）と、電子と正孔の移動度増加率の関係を示す。同図において実線及び破線の曲線は計算値を、またプロット点は実験値を示す。下地基板のＳｉ１−ｘＧｅｘ結晶の原子間隔はＧｅ濃度にほぼ比例するため、Ｇｅ濃度が高いほどＳｉの歪み量が大きくなる。同図より、Ｓｉに歪みを印加することにより、無歪みの場合に比べ、電子及び正孔とも１．５倍以上移動度を増加させることが可能であることが分かる。18A and 18B show the relationship between the Ge concentration (× 100 [%]) of the SiGe base substrate and the rate of increase in mobility of electrons and holes. In the figure, the solid and dashed curves indicate calculated values, and the plotted points indicate experimental values. Since the atomic spacing of the Si 1-x Ge x crystal of the underlying substrate is substantially proportional to the Ge concentration, the higher the Ge concentration, the larger the amount of strain of Si. From the figure, it can be seen that by applying strain to Si, the mobility of both electrons and holes can be increased by 1.5 times or more compared to the case of no strain.

次に、図１９（ａ）乃至（ｃ）及び図２０（ａ）、（ｂ）を参照して、従来技術による歪みＳｉチャネルＭＩＳＦＥＴの作製法を説明する。先ず、下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させる（図１９（ａ））。次に、この歪みＳｉ層２の上に、ゲート絶縁膜３とゲート電極膜４を成長させ（図１９（ｂ））、その後パターニングして、ゲート絶縁膜３ａとゲート電極４ａを形成する（図１９（ｃ））。続いて、ゲート電極４ａをマスクにして、イオン注入法により、歪みＳｉ層２の表面におけるソース及びドレイン形成予定領域に不純物を導入する。このとき、ドーズ量は１×１０１５ｃｍ−２以上である。これは、ソース・ドレインの寄生抵抗と、コンタクト抵抗を十分下げるためである。このような高ドーズのイオン注入により、歪みＳｉ層２にアモルファス層５が形成される（図２０（ａ））。最後に、不純物を活性化するために熱処理を行うと、アモルファス層５は固層成長しながら結晶化すると共に、ソース・ドレイン領域６が形成される（図２０（ｂ））。Next, with reference to FIGS. 19A to 19C and FIGS. 20A and 20B, a method of manufacturing a strained Si channel MISFET according to the prior art will be described. First, the strained Si layer 2 is epitaxially grown on the underlying SiGe layer 1 (FIG. 19A). Next, a gate insulating film 3 and a gate electrode film 4 are grown on the strained Si layer 2 (FIG. 19B) and then patterned to form a gate insulating film 3a and a gate electrode 4a (FIG. 19). 19 (c)). Subsequently, impurities are introduced into the source and drain formation scheduled regions on the surface of the strained Si layer 2 by ion implantation using the gate electrode 4a as a mask. At this time, the dose is 1 × 10 15 cm −2 or more. This is to sufficiently reduce the source / drain parasitic resistance and the contact resistance. By such high dose ion implantation, an amorphous layer 5 is formed in the strained Si layer 2 (FIG. 20A). Finally, when heat treatment is performed to activate the impurities, the amorphous layer 5 is crystallized while growing as a solid layer, and source / drain regions 6 are formed (FIG. 20B).

図２１に、このようにして作製したゲート長1μｍの歪みＳｉチャネルＭＩＳＦＥＴの電気特性を示す。良好な電気特性を有しており、異常リーク電流などは観察されない。   FIG. 21 shows the electrical characteristics of a strained Si channel MISFET having a gate length of 1 μm fabricated as described above. It has good electrical characteristics and no abnormal leakage current is observed.

特開平１０−２７０６８５号公報Japanese Patent Laid-Open No. 10-270685 特開２００２−２３７５９０号公報JP 2002-237590 A H.C.-H.Wang et al., "Substrate-Strained Silicon Technology: Process Integration", IEDM 2003, Technical Digest, pp.61-64H.C.-H.Wang et al., "Substrate-Strained Silicon Technology: Process Integration", IEDM 2003, Technical Digest, pp.61-64 応用物理 第６５号 第１１号 p.1131 1996、Ion Implantation Technology Proceedings vol.2, p.744 1999Applied Physics No.65 No.11 p.1131 1996, Ion Implantation Technology Proceedings vol.2, p.744 1999

しかしながら、ＭＩＳＦＥＴはスケーリング則に従う微細化によって高性能化を実現してきており、このため、ゲート長の短い歪みＳｉチャネルＭＩＳＦＥＴの実用化が望まれている。   However, MISFET has achieved high performance by miniaturization according to the scaling law, and therefore, practical application of strained Si channel MISFET having a short gate length is desired.

ところが、ゲート長が短くなると、歪みＳｉチャネルＭＩＳＦＥＴに異常なオフリーク電流が生じることを本発明者は発見した。   However, the present inventors have found that when the gate length is shortened, an abnormal off-leakage current is generated in the strained Si channel MISFET.

図２２（ａ）、（ｂ）に、ゲート長が短い２種類の歪みＳｉチャネルＭＩＳＦＥＴの電気特性（ソース・ドレイン間電流）を示す。図２２（ａ）、（ｂ）に示したものは、夫々多数のＭＩＳＦＥＴを測定して、全てを同じグラフ上にプロットしたものである。図２２（ａ）は、ボロンをエネルギー：２ｋｅＶ、ドーズ量：３×１０１５ｃｍ−２でイオン注入した場合を示し、図２２（ｂ）は、ヒ素をエネルギー：８ｋｅＶ、ドーズ量：３×１０１５ｃｍ−２でイオン注入してソース・ドレイン領域を形成した場合を示す。後者の場合のみ、ソース・ドレイン間に異常オフリーク電流が流れるＭＩＳＦＥＴがいくつかみられた。22A and 22B show the electrical characteristics (source-drain current) of two types of strained Si channel MISFETs having a short gate length. 22 (a) and 22 (b) are obtained by measuring a large number of MISFETs and plotting all of them on the same graph. 22A shows a case where boron is ion-implanted with an energy of 2 keV and a dose of 3 × 10 15 cm −2 , and FIG. 22B shows an arsenic with an energy of 8 keV and a dose of 3 × 10. A case where a source / drain region is formed by ion implantation at 15 cm −2 is shown. Only in the latter case, some MISFETs in which an abnormal off-leakage current flows between the source and the drain were observed.

このような異常オフリーク電流を持つＭＩＳＦＥＴで回路を構成した場合、回路の消費電力の増大を招くため好ましくない。   When the circuit is configured with such a MISFET having an abnormal off-leakage current, the power consumption of the circuit is increased, which is not preferable.

なお、非特許文献１に示された研究結果においても、異常リークが発見されている。そして、この非特許文献１においては、この異常リークの原因を、＜１１０＞方向に伸びる長いミスフィット転移にあるとして、臨界膜厚以下に歪みＳｉ膜厚を設定すべきであるとしている。しかし、後述するように、本願発明者による解析の結果、異常リークは、このような長いミスフィット転移に起因するのではないことが判明した。   Note that abnormal leaks have also been found in the research results disclosed in Non-Patent Document 1. In Non-Patent Document 1, it is assumed that the cause of this abnormal leak is a long misfit transition extending in the <110> direction, and the strained Si film thickness should be set below the critical film thickness. However, as will be described later, as a result of the analysis by the present inventor, it has been found that the abnormal leak is not caused by such a long misfit transition.

本願発明の目的は、上述のＵ字型転位を無くし、ゲート長が短いときに現れる異常オフリーク電流を抑制し、ゲート長が短い場合にも消費電力が小さい歪み活性半導体層ＭＩＳＦＥＴを提供することにある。   An object of the present invention is to provide a strained active semiconductor layer MISFET that eliminates the U-shaped dislocation described above, suppresses an abnormal off-leakage current that appears when the gate length is short, and has low power consumption even when the gate length is short. is there.

本発明に係るＭＩＳ型電界効果トランジスタは、下地層と、この下地層上に形成され歪みを有する活性半導体層と、前記活性半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート長が０．４μｍ以下のゲート電極と、前記活性半導体層内における前記ゲート電極の両側の部分に形成されたソース・ドレイン領域と、を有し、前記ソース・ドレイン領域を形成するためにイオン注入により導入されたヒ素の濃度が最大になる深さをＴｐとしたとき、前記下地層と前記活性半導体層との界面が表面から２Ｔｐ以下の深さとすることにより、前記活性半導体層内に前記ヒ素のイオン注入によってＵ字型転位が成長せず、異常リークを防止することを特徴とする。 An MIS field effect transistor according to the present invention includes a base layer, an active semiconductor layer formed on the base layer and having a strain, a gate insulating film formed on the active semiconductor layer, and the gate insulating film. It possesses the formed gate electrode gate length below 0.4 .mu.m, and the source and drain regions formed on both sides of the portion of the gate electrode in the active semiconductor layer, and forming said source and drain regions Therefore, when the depth at which the concentration of arsenic introduced by ion implantation is maximized is T p , the interface between the base layer and the active semiconductor layer has a depth of 2 T p or less from the surface , U-shaped dislocations do not grow by arsenic ion implantation in the active semiconductor layer, and abnormal leakage is prevented .

また、本発明に係る他のＭＩＳ型電界効果トランジスタは、下地層と、この下地層上に形成され歪みを有する活性半導体層と、前記活性半導体層上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート長が０．４μｍ以下のゲート電極と、前記活性半導体層内における前記ゲート電極の両側の部分に形成されたソース・ドレイン領域と、前記ゲート電極の側面に形成されたゲート側壁と、を有し、前記活性半導体層の前記ゲート電極及び前記ゲート側壁の下の部分は他の部分の膜厚より厚くなっており、ソース・ドレイン領域を形成するためにイオン注入により導入されたヒ素の濃度が最大になる深さをＴｐとしたとき、前記活性半導体層の前記ゲート電極及び前記ゲート側壁の下以外の領域では前記下地層と前記活性半導体層との界面が表面から２Ｔｐ以下の深さとすることにより、前記活性半導体層内に前記ヒ素のイオン注入によってＵ字型転位が成長せず、異常リークを防止することを特徴とする。 Another MIS field effect transistor according to the present invention includes a base layer, an active semiconductor layer formed on the base layer and having a strain, a gate insulating film formed on the active semiconductor layer, and the gate. a gate electrode having a gate length that is formed on the insulating film is 0.4μm or less, and the source and drain regions formed on both sides of the portion of the gate electrode in the active semiconductor layer, is formed on the side surfaces of the gate electrode a gate side wall has, have a, the lower part of the gate electrode and the gate sidewalls of said active semiconductor layer is thicker than the thickness of other portions, by ion implantation to form the source and drain regions when the depth of the concentration of the introduced arsenic is maximized was T p, in the areas not under the gate electrode and the gate sidewalls of said active semiconductor layer and the underlying layer of the active semiconductor By the interface between the layers is to 2T p less depth from the surface, the not grow U-shaped dislocations in the active semiconductor layer by ion implantation of the arsenic, characterized in that to prevent abnormal leakage.

そして、好ましくは、前記下地層は、Ｓｉ１−ｘ−ｙＧｅｘＣｙ （但し、０≦ｘ≦１， ０≦ｙ≦１， ０＜ｘ＋ｙ≦１）の組成を有する半導体層により構成され、また、好ましくは、前記活性半導体層は、Ｓｉ層により構成される。Preferably, the base layer is composed of a semiconductor layer having a composition of Si 1-xy Ge x Cy (where 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 <x + y ≦ 1). Preferably, the active semiconductor layer is composed of a Si layer.

本発明のＭＩＳＦＥＴは、歪み活性半導体層の膜厚を、ソース・ドレイン領域を形成するために導入された不純物の濃度が最大になる深さＴｐの２倍以下にするか、又は、歪み活性半導体層上に形成されるせり上げ領域の膜厚を、Ｔｐの３倍以上とするものであるので、歪み活性半導体層内にドーピングによって形成される転位が形成されないようにすることができる。従って、これらを核に歪み活性半導体層にＵ字型転位が成長することもなく、その結果、ゲート長が短いＭＩＳＦＥＴにおいても、異常オフリーク電流を生じることはなく、低消費電力・短チャネル長の歪みチャネルＭＩＳＦＥＴを実現することができる。MISFET of the present invention, the thickness of the strained active semiconductor layer, or the concentration of impurities introduced to form the source and drain regions is below 2 times the depth T p that maximizes or strained active Since the film thickness of the raised region formed on the semiconductor layer is three times or more of T p , dislocations formed by doping can be prevented from being formed in the strain active semiconductor layer. Therefore, U-shaped dislocations do not grow in the strained active semiconductor layer with these as nuclei. As a result, even in a MISFET with a short gate length, no abnormal off-leakage current is generated, and low power consumption and short channel length are achieved. A strained channel MISFET can be realized.

（ａ）乃至（ｃ）は、本発明の第１実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図である。(A) thru | or (c) are sectional drawings which show the manufacturing method of MISFET which concerns on 1st Embodiment of this invention in process order. （ａ）乃至（ｃ）は、本発明の第１実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図１の次の工程を示す図である。(A) thru | or (c) is sectional drawing which shows the manufacturing method of MISFET which concerns on 1st Embodiment of this invention in order of a process, Comprising: It is a figure which shows the process following FIG. （ａ）乃至（ｃ）は、本発明の第２実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図である。(A) thru | or (c) are sectional drawings which show the manufacturing method of MISFET which concerns on 2nd Embodiment of this invention in process order. （ａ）乃至（ｃ）は、本発明の第２実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図３の次の工程を示す図である。(A) thru | or (c) is sectional drawing which shows the manufacturing method of MISFET which concerns on 2nd Embodiment of this invention in order of a process, Comprising: It is a figure which shows the process following FIG. （ａ）及び（ｂ）は、本発明の第２実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図４の次の工程を示す図である。(A) And (b) is sectional drawing which shows the manufacturing method of MISFET which concerns on 2nd Embodiment of this invention in order of a process, Comprising: It is a figure which shows the process following FIG. 本発明の第２実施形態により実際に製造したＭＩＳＦＥＴの異常オフリーク電流出現割合のゲート長依存性を示すグラフ図である。It is a graph which shows the gate length dependence of the abnormal off-leakage current appearance ratio of MISFET actually manufactured by 2nd Embodiment of this invention. （ａ）乃至（ｃ）は、本発明の第３実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図である。(A) thru | or (c) are sectional drawings which show the manufacturing method of MISFET which concerns on 3rd Embodiment of this invention in process order. （ａ）乃至（ｃ）は、本発明の第３実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図７の次の工程を示す図である。(A) thru | or (c) is sectional drawing which shows the manufacturing method of MISFET which concerns on 3rd Embodiment of this invention in order of a process, Comprising: It is a figure which shows the process following FIG. （ａ）乃至（ｃ）は、本発明の第３実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図８の次の工程を示す図である。(A) thru | or (c) is sectional drawing which shows the manufacturing method of MISFET which concerns on 3rd Embodiment of this invention in order of a process, Comprising: It is a figure which shows the process following FIG. （ａ）乃至（ｃ）は、本発明の第４実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図である。(A) thru | or (c) are sectional drawings which show the manufacturing method of MISFET which concerns on 4th Embodiment of this invention in order of a process. （ａ）乃至（ｃ）は、本発明の第４実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図１０の次の工程を示す図である。(A) thru | or (c) is sectional drawing which shows the manufacturing method of MISFET which concerns on 4th Embodiment of this invention in order of a process, Comprising: It is a figure which shows the process following FIG. （ａ）乃至（ｃ）は、本発明の第４実施形態に係るＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図１１の次の工程を示す図である。(A) thru | or (c) is sectional drawing which shows the manufacturing method of MISFET which concerns on 4th Embodiment of this invention in order of a process, Comprising: It is a figure which shows the process following FIG. 本発明の第５実施形態に係るＭＩＳＦＥＴを示す断面図である。It is sectional drawing which shows MISFET concerning 5th Embodiment of this invention. 本発明の第６実施形態に係るＭＩＳＦＥＴを示す断面図である。It is sectional drawing which shows MISFET concerning 6th Embodiment of this invention. 本発明の第７実施形態に係るＭＩＳＦＥＴを示す断面図である。It is sectional drawing which shows MISFET concerning 7th Embodiment of this invention. 本発明の第８実施形態に係るＭＩＳＦＥＴを示す断面図である。It is sectional drawing which shows MISFET concerning 8th Embodiment of this invention. 下地ＳｉＧｅ層上に形成した歪みＳｉの構造を示す図である。It is a figure which shows the structure of the distortion Si formed on the base SiGe layer. 歪みＳｉチャネルＭＩＳＦＥＴの移動度増加率を示すグラフ図である。It is a graph which shows the mobility increase rate of strained Si channel MISFET. （ａ）乃至（ｃ）は、従来構造の歪みＳｉチャネルＭＩＳＦＥＴの製造方法を工程順に示す断面図である。(A) thru | or (c) is sectional drawing which shows the manufacturing method of the distortion Si channel MISFET of the conventional structure in order of a process. （ａ）及び（ｂ）は、従来構造の歪みＳｉチャネルＭＩＳＦＥＴの製造方法を工程順に示す断面図であって、図１９の次の工程を示す図である。(A) And (b) is sectional drawing which shows the manufacturing method of strained Si channel MISFET of the conventional structure in order of a process, and is a figure which shows the process following FIG. 従来構造の歪みＳｉチャネルＭＩＳＦＥＴの電気特性を示すグラフ図である。It is a graph which shows the electrical property of the distortion Si channel MISFET of the conventional structure. 従来構造の歪みＳｉチャネルＭＩＳＦＥＴのゲート長を短くした場合の電気特性を示すグラフ図である。It is a graph which shows the electrical property at the time of shortening the gate length of the distortion Si channel MISFET of a conventional structure. 歪みＳｉチャネルＭＩＳＦＥＴの異常オフリーク電流出現割合のゲート長依存性を示すグラフ図である。It is a graph which shows the gate length dependence of the abnormal off-leakage current appearance rate of distortion Si channel MISFET. （ａ），（ａ）´はボロンのイオン注入により形成した歪みＳｉチャネルＭＩＳＦＥＴのソース・ドレイン領域のＴＥＭ観察像、及び、（ｂ），（ｂ）´はヒ素のイオン注入により形成した歪みＳｉチャネルＭＩＳＦＥＴのソース・ドレイン領域のＴＥＭ観察像である。(A), (a) 'are TEM observation images of the source / drain regions of a strained Si channel MISFET formed by boron ion implantation, and (b), (b)' are strained Si formed by arsenic ion implantation. It is a TEM observation image of the source / drain region of the channel MISFET. （ａ），（ａ）´はヒ素のイオン注入により形成した歪みＳｉチャネルＭＩＳＦＥＴのソース・ドレイン領域の平面ＴＥＭ観察像、（ｂ）、（ｂ）´、（ｃ）、（ｃ）´、（ｄ）、（ｄ）´はヒ素のイオン注入により形成した歪みＳｉチャネルＭＩＳＦＥＴのソース・ドレイン領域の断面ＴＥＭ観察像である。(A), (a) ′ are planar TEM observation images of the source / drain regions of a strained Si channel MISFET formed by arsenic ion implantation, (b), (b) ′, (c), (c) ′, ( d) and (d) ′ are cross-sectional TEM observation images of the source / drain regions of the strained Si channel MISFET formed by arsenic ion implantation. ヒ素のイオン注入により形成した歪みＳｉチャネルＭＩＳＦＥＴのソース・ドレイン領域で観察されたＵ字型転位の長さの分布を示すグラフ図である。It is a graph which shows the distribution of the length of the U-shaped dislocation observed in the source / drain region of the strained Si channel MISFET formed by arsenic ion implantation. （ａ）はＵ字型転位により、ＭＩＳＦＥＴが異常オフリーク電流を生じるメカニズムを説明する平面模式図、（ｂ）はその断面模式図である。(A) is a schematic plan view for explaining a mechanism in which an MISFET generates an abnormal off-leakage current due to U-shaped dislocation, and (b) is a schematic cross-sectional view thereof. Ｕ字型転位の分布により予想計算した異常オフリーク電流出現割合のゲート長依存性と実測値を比較するグラフ図である。It is a graph which compares the gate length dependence of the abnormal off-leakage current appearance ratio estimated and calculated by the distribution of the U-shaped dislocation and the measured value. （ａ）乃至（ｄ）は、結晶基板に不純物をイオン注入し、熱処理を施した場合に、転位ループを生じるメカニズムを説明する図である。(A) thru | or (d) is a figure explaining the mechanism which produces a dislocation loop when an impurity is ion-implanted to a crystal substrate and heat processing is performed. （ａ）及び（ｂ）は、Ｓｉ（１００）基板にボロン及びヒ素をイオン注入した場合のアモルファス層深さと不純物・余剰原子分布のモンテカルロシミュレーション結果を示すグラフ図である。(A) And (b) is a graph which shows the Monte Carlo simulation result of amorphous layer depth at the time of ion-implanting boron and arsenic to Si (100) board | substrate, and an impurity and surplus atom distribution. Ｓｉ（１００）基板にリンをイオン注入した場合のアモルファス層深さ及びリン濃度分布のモンテカルロシミュレーション結果と、熱処理を行った後の断面ＴＥＭ観察像を示した図である。It is the figure which showed the cross-sectional TEM observation image after performing the heat treatment and the amorphous layer depth at the time of ion-implanting phosphorus to a Si (100) board | substrate, and a phosphorus concentration distribution. （ａ）乃至（ｃ）は、歪み層内に形成された転位ループが、Ｕ字型転位に成長し歪みを緩和するメカニズムを説明する図である。(A) thru | or (c) is a figure explaining the mechanism in which the dislocation loop formed in the distortion layer grows into a U-shaped dislocation, and relieve | moderates a distortion. Ｓｉ（１００）基板にヒ素をイオン注入した場合のモンテカルロシミュレーションによるアモルファス層深さのドーズ量依存性を示すグラフ図である。It is a graph which shows the dose dependence of the amorphous layer depth by Monte Carlo simulation at the time of ion-implanting arsenic to Si (100) board | substrate. （ａ）及び（ｂ）は、Ｓｉ（１００）基板にボロン及びヒ素をイオン注入した場合の注入直後と熱処理後の不純物分布のモンテカルロシミュレーション結果を示すグラフ図である。(A) And (b) is a graph which shows the Monte Carlo simulation result of the impurity distribution immediately after the injection | pouring at the time of ion-implanting boron and arsenic to Si (100) board | substrate, and after heat processing. （ａ）乃至（ｃ）は、従来構造の歪みＳｉチャネルＭＩＳＦＥＴを製造する方法により、ゲート長が短いＭＩＳＦＥＴを製造する方法を工程順に示す断面図である。(A) thru | or (c) is sectional drawing which shows the method of manufacturing MISFET with a short gate length in order of a process by the method of manufacturing the strained Si channel MISFET of the conventional structure. （ａ）乃至（ｃ）は、従来構造の歪みＳｉチャネルＭＩＳＦＥＴを製造する方法により、ゲート長が短いＭＩＳＦＥＴを製造する方法を工程順に示す断面図であって図３５の次の工程を示す図である。(A) thru | or (c) is sectional drawing which shows the method of manufacturing MISFET with a short gate length in order of a process by the method of manufacturing strained Si channel MISFET of the conventional structure, and is a figure which shows the process following FIG. is there.

符号の説明Explanation of symbols

１ 下地ＳｉＧｅ層
２ 歪みＳｉ層
３ ゲート絶縁膜
３ａ ゲート絶縁膜
４ ゲート電極膜
４ａ ゲート電極
５ アモルファス層
６ ソース・ドレイン領域
７ Ｕ字型転位
８ 転位ループ
９ 不純物注入領域
１０ ゲート側壁
１１ ソース・ドレイン拡張領域
１２ ソース・ドレインせり上げ領域
１３ 下地Ｓｉ層
１４ 歪みＳｉ１−ｘ−ｙＧｅｘＣｙ層
１５ キャップＳｉ層
１６ 埋込酸化膜DESCRIPTION OF SYMBOLS 1 Base SiGe layer 2 Strained Si layer 3 Gate insulating film 3a Gate insulating film 4 Gate electrode film 4a Gate electrode 5 Amorphous layer 6 Source / drain region 7 U-shaped dislocation 8 Dislocation loop 9 Impurity implantation region 10 Gate side wall 11 Source / drain Extended region 12 Raised source / drain region 13 Base Si layer 14 Strained Si 1-xy Ge x Cy layer 15 Cap Si layer 16 Buried oxide film

本願発明者は種々の実験、演算及び考察を行った結果、Ｕ字型転位は、イオン注入が原因で生じた転位から成長。そうするという結論に達した。先ず、本発明者らは、異常オフリーク電流の原因を調べるため、以下に示す種々の解析を行った。   As a result of various experiments, calculations and considerations, the inventor of the present application has grown from dislocations caused by ion implantation. A conclusion was reached to do so. First, in order to investigate the cause of abnormal off-leakage current, the present inventors performed various analyzes shown below.

図２３は、ヒ素イオン注入によりソース・ドレインを形成した場合において、異常オフリーク電流が流れるＭＩＳＦＥＴの出現割合（出現確率）のゲート長依存性を示す。ゲート長が０．４μｍより短くなると、異常リーク電流が出現することがわかる。これは、ある有限長のリークパスが歪みＳｉ層又は下地ＳｉＧｅ層中に存在していることを示唆している。   FIG. 23 shows the gate length dependence of the appearance ratio (appearance probability) of a MISFET in which an abnormal off-leakage current flows when the source / drain is formed by arsenic ion implantation. It can be seen that an abnormal leakage current appears when the gate length is shorter than 0.4 μm. This suggests that a certain finite-length leak path exists in the strained Si layer or the underlying SiGe layer.

次に、作製したＭＩＳＦＥＴのソース・ドレイン領域のＴＥＭ(transmission electron microscope：透過型電子顕微鏡)観察を行った。図２４（ａ）はボロンイオン注入で形成したソース・ドレイン領域、図２４（ｂ）はヒ素イオン注入で形成したソース・ドレイン領域のＴＥＭ観察結果を示す。図２４（ａ）´、（ｂ）´は、夫々図２４（ａ）、（ｂ）の線状の模様をトレースした図である。   Next, TEM (transmission electron microscope) observation of the source / drain regions of the fabricated MISFET was performed. FIG. 24A shows a TEM observation result of a source / drain region formed by boron ion implantation, and FIG. 24B shows a TEM observation result of a source / drain region formed by arsenic ion implantation. 24 (a) ′ and (b) ′ are diagrams obtained by tracing the linear patterns in FIGS. 24 (a) and (b), respectively.

その結果、ボロン注入の場合及びヒ素注入の場合のいずれの場合も、長い直線状の模様が見られることが分かった。これを図中、Ａで表示する。また、ヒ素注入の場合のみ、短い線状の模様が見られた。これを図中、Ｂで表示する。   As a result, it was found that a long linear pattern was observed in both cases of boron implantation and arsenic implantation. This is indicated by A in the figure. Only in the case of arsenic implantation, a short linear pattern was observed. This is indicated by B in the figure.

次に、これらの模様の原因を調べるため、断面ＴＥＭ観察を行った。その結果を図２５に示す。図２５（ａ）は、図２４（ｂ）の四角枠内の拡大図であり、図２５（ｂ）、（ｃ）、（ｄ）は、図２５（ａ）の図中（ｂ）、（ｃ）、（ｄ）に相当する部分の断面像である。図２５（ａ）´、（ｂ）´、（ｃ）´、（ｄ）´は、夫々図２５（ａ）、（ｂ）、（ｃ）、（ｄ）の線状の模様をトレースした図である。   Next, in order to investigate the cause of these patterns, cross-sectional TEM observation was performed. The result is shown in FIG. FIG. 25 (a) is an enlarged view in the square frame of FIG. 24 (b), and FIGS. 25 (b), (c), and (d) are (b) and (d) in FIG. It is a cross-sectional image of the part corresponding to c) and (d). 25 (a) ′, (b) ′, (c) ′, and (d) ′ are diagrams obtained by tracing the linear patterns of FIGS. 25 (a), (b), (c), and (d), respectively. It is.

先ず、長い直線上の模様Ａは、歪みＳｉとＳｉＧｅの界面に生じた長いミスフィット転位であることが分かった。しかし、この長いミスフィット転位は異常オフリークの原因ではない。なぜなら、ボロンイオン注入の場合は異常リーク電流が見られず、またヒ素イオン注入の場合でもゲート長が長い場合は異常リーク電流が見られないからである。   First, it was found that the pattern A on the long straight line is a long misfit dislocation generated at the interface between the strained Si and SiGe. However, this long misfit dislocation is not the cause of abnormal off-leakage. This is because no abnormal leakage current is observed in the case of boron ion implantation, and no abnormal leakage current is observed in the case of arsenic ion implantation when the gate length is long.

次に、短い線状の模様Ｂは、歪みＳｉ中又は歪みＳｉとＳｉＧｅの界面にミスフィット転位部を持ち、両端が歪みＳｉ表面への貫通転位部をなすようなＵ字型の有限長転位であることが分かった。以下、この転位をＵ字型転位と呼ぶ。本発明者は、このＵ字型転位が異常リークの原因ではないかと推測した。   Next, the short linear pattern B has a U-shaped finite length dislocation having a misfit dislocation in the strained Si or at the interface between the strained Si and SiGe, and both ends forming threading dislocations to the strained Si surface. It turns out that. Hereinafter, this dislocation is called a U-shaped dislocation. The present inventor speculated that this U-shaped dislocation may cause abnormal leakage.

そこで、Ｕ字型転位の分布密度と、ＭＩＳＦＥＴの異常リーク出現確率の関係について調べた。図２６は、ヒ素注入領域のＴＥＭ像より求めたＵ字型転位の長さと密度との関係を示す。最長のＵ字型転位の長さは、０．３μｍ〜０．４μｍ程度であった。この長さは、異常リーク電流のＭＩＳＦＥＴが出現し始めるゲート長とほぼ同じである。   Therefore, the relationship between the distribution density of the U-shaped dislocations and the abnormal leak appearance probability of MISFET was examined. FIG. 26 shows the relationship between the length and density of U-shaped dislocations determined from the TEM image of the arsenic implantation region. The length of the longest U-shaped dislocation was about 0.3 μm to 0.4 μm. This length is almost the same as the gate length at which the MISFET having an abnormal leakage current begins to appear.

次に、このＵ字型転位がソース・ドレインをまたいだときに異常オフリークが出現すると仮定して、図２６より異常リーク電流出現確率を計算した。図２７に、Ｕ字型転位を有するＭＩＳＦＥＴの模式図を示す。この図では、長さａ２と表されるＵ字型転位７が、ソース・ドレイン領域６間をまたいでおり、異常オフリーク電流が発生すると仮定される。   Next, the abnormal leak current appearance probability was calculated from FIG. 26 on the assumption that an abnormal off-leak appears when the U-shaped dislocation crosses the source / drain. FIG. 27 shows a schematic diagram of a MISFET having a U-shaped dislocation. In this figure, it is assumed that the U-shaped dislocation 7 represented by the length a2 straddles between the source / drain regions 6 and an abnormal off-leakage current is generated.

もし、長さａのＵ字型転位のみが面密度ｂで分布していると仮定すれば、このＵ字型転位がゲート長ＬＧ、ゲート幅ＷＧのＭＩＳＦＥＴのソース・ドレイン間を１つもまたがない確率は、ＬＧ＞ａの時に１、ＬＧ＜ａの時にexp｛-ｂ・ＷＧＸ(ａ−ＬＧ）｝となる。If it is assumed that only U-shaped dislocations having a length a are distributed at an areal density b, this U-shaped dislocation is not even between the source and drain of a MISFET having a gate length L G and a gate width W G. The probability that there is no crossing is 1 when L G > a, and exp {−b · W GX (a−L G )} when L G <a.

実際には様々な長さａｉのＵ字型転位が面密度ｂｉで分布していることを考慮すると、Ｕ字型転位が一つもＭＩＳＦＥＴのソース・ドレイン間をまたがない確率は、Π（ＬＧ＜ａｉ）ｅｘｐ｛−ｂｉｘＷＧｘ（ａｉ−ＬＧ）｝となる。ここで、Π（ＬＧ＜ａｉ）は、数列ｅｘｐ｛−ｂｉｘＷＧｘ（ａｉ−ＬＧ）｝の積を、ＬＧ＜ａｉにわたって計算することを意味する。Considering the fact that U-shaped dislocations of various lengths ai are distributed with areal density bi, the probability that no U-shaped dislocation crosses between the source and drain of the MISFET is Π (L G <ai) exp {−b ix W Gx (ai−L G )} Here, Π (L G <ai) means that the product of the sequence exp {−b ix W Gx (ai−L G )} is calculated over L G <ai.

従って、一つ以上のＵ字型転位がＭＩＳＦＥＴのソース・ドレイン間をまたぎ、異常オフリーク電流を生じさせる確率は、１−Π（ＬＧ＜ａｉ）ｅｘｐ｛−ｂｉｘＷＧｘ（ａｉ−ＬＧ）｝となる。Accordingly, the probability that one or more U-shaped dislocations straddle between the source and drain of the MISFET and cause an abnormal off-leakage current is 1−Π (L G <ai) exp {−b ix W Gx (ai−L G )}.

この計算式に従い、図２６より計算した異常リーク出現確率を図２８に実線にて示す。図２８は横軸にゲート長をとり、縦軸にソース・ドレイン間の異常オフリーク出現割合をとって、両者の関係を示す。図２８には、合わせて図２３のＭＩＳＦＥＴのデータも示しているが、両者は良く一致しており、Ｕ字型転位が、異常リーク電流の原因であると結論できる。本願発明は、このような知見に基づいて完成されたものである。   According to this calculation formula, the abnormal leak appearance probability calculated from FIG. 26 is shown by a solid line in FIG. In FIG. 28, the horizontal axis represents the gate length, and the vertical axis represents the abnormal off-leak appearance rate between the source and drain, and shows the relationship between the two. FIG. 28 also shows the data of the MISFET of FIG. 23, which are in good agreement, and it can be concluded that the U-shaped dislocation is the cause of the abnormal leakage current. The present invention has been completed based on such knowledge.

次に、基板への不純物のイオン注入について説明する。図２９（ａ）乃至（ｄ）は、基板への不純物のイオン注入とその後の熱処理による原子の挙動を示す。結晶基板に高濃度のイオン注入を行うと、図２９（ｂ）に示すように、表面がアモルファス化され、アモルファス層界面よりすぐ下の結晶領域に、空孔と格子間原子を生じる。このとき、格子間原子はアモルファス層からはじき飛ばされた原子も含むため、空孔より数が多い。ここでは、空孔より多い分の格子間原子を、余剰原子と呼ぶ。この基板を熱処理すると、格子間原子の一部は近くの空孔に収まるが、余剰原子はそのまま格子間に残留する。一方、アモルファス層は下地の結晶層を受け継ぎながら固層成長し、全体が結晶化する。この様子を図２９（ｃ）に示す。例として、図３０（ａ）、（ｂ）に、ボロン又はヒ素をＳｉ（１００）結晶基板にイオン注入した直後の余剰原子の分布のモンテカルロシミュレーション結果を破線にて示す。ボロンイオン注入に比べヒ素イオン注入の場合の方が、余剰原子が多い。これは、同じ注入量の場合、ヒ素原子の方がボロン原子より重く、より沢山のシリコン原子をはじき飛ばすためである。これらイオン注入で生じた余剰原子は、熱処理を続けると次第に析出し、小さな転位ループを形成する。この様子を図２９（ｄ）に示す。   Next, impurity ion implantation into the substrate will be described. 29A to 29D show the behavior of atoms by ion implantation of impurities into the substrate and subsequent heat treatment. When high-concentration ion implantation is performed on the crystal substrate, as shown in FIG. 29B, the surface becomes amorphous, and vacancies and interstitial atoms are generated in the crystal region immediately below the interface of the amorphous layer. At this time, the number of interstitial atoms includes atoms repelled from the amorphous layer, and thus the number of interstitial atoms is larger than the number of holes. Here, the number of interstitial atoms larger than the number of vacancies is called a surplus atom. When this substrate is heat-treated, some of the interstitial atoms are accommodated in nearby vacancies, but surplus atoms remain between the lattices. On the other hand, the amorphous layer grows solid while inheriting the underlying crystal layer, and the whole crystallizes. This situation is shown in FIG. As an example, FIGS. 30A and 30B show a Monte Carlo simulation result of a distribution of surplus atoms immediately after ion implantation of boron or arsenic into a Si (100) crystal substrate by a broken line. The arsenic ion implantation has more surplus atoms than the boron ion implantation. This is because arsenic atoms are heavier than boron atoms at the same implantation amount, so that more silicon atoms are repelled. The surplus atoms generated by the ion implantation gradually precipitate as the heat treatment is continued to form a small dislocation loop. This is shown in FIG.

図３１に、イオン注入により形成された転位ループの断面ＴＥＭ像を示す。Ｓｉ（１００）結晶に、リンを３０ｋｅＶ、２×１０１５ｃｍ−２の条件でイオン注入し、７９０℃、１０秒の熱処理を施した。モンテカルロシミュレーション計算の結果、イオン注入直後のアモルファス領域の深さは、７３ｎｍと計算された。断面ＴＥＭ像では、この深さのすぐ下に、転位が形成されていることが実際に確かめられた。このような実験結果は、他の文献でも報告されている（非特許文献２）。FIG. 31 shows a cross-sectional TEM image of the dislocation loop formed by ion implantation. Phosphorus was ion-implanted into Si (100) crystal under the conditions of 30 keV and 2 × 10 15 cm −2 , and heat treatment was performed at 790 ° C. for 10 seconds. As a result of the Monte Carlo simulation calculation, the depth of the amorphous region immediately after the ion implantation was calculated to be 73 nm. In the cross-sectional TEM image, it was actually confirmed that dislocations were formed immediately below this depth. Such experimental results have been reported in other documents (Non-patent Document 2).

このようなイオン注入によって生じた小さな転位ループは、無歪みの膜中では、周囲に歪みを引き起こす。従って、更に熱処理を続けた場合は、歪みを小さくするように、格子間原子を再放出しながら徐々に小さくなる。再放出された格子間原子は、基板表面に向かって拡散し、そこで新たな結晶表面の一部を形成する。しかし、歪みを有する層に転位ループが形成された場合は、熱処理でより大きな転位ループになると考えられる。これは、転位が大きくなることによって、歪み膜の歪みを小さくできるからである。   The small dislocation loop generated by such ion implantation causes distortion in the surroundings in an unstrained film. Therefore, when the heat treatment is further continued, the interstitial atoms are gradually released while being re-released so as to reduce the strain. The re-emitted interstitial atoms diffuse toward the substrate surface where they form part of a new crystal surface. However, when a dislocation loop is formed in a strained layer, it is considered that a larger dislocation loop is formed by heat treatment. This is because the strain of the strained film can be reduced by increasing the dislocation.

この過程を、図３２（ａ）乃至（ｃ）を用いて考察する。図３２（ｂ）は、イオン注入とそれに続く熱処理により歪み膜中に形成された小さな転位ループを示している。転位ループの周辺では歪みが緩和される。そのため、熱処理を施せば、原子は転位ループを大きくするよう再配置する。ついには転位ループが表面に達し、Ｕ字型転位になる。この様子を図３２（ｃ）に示す。   This process will be considered with reference to FIGS. FIG. 32B shows small dislocation loops formed in the strained film by ion implantation and subsequent heat treatment. Distortion is relieved around the dislocation loop. Therefore, when heat treatment is performed, the atoms are rearranged to enlarge the dislocation loop. Eventually the dislocation loop reaches the surface and becomes a U-shaped dislocation. This is shown in FIG.

また、転位ループの元となる余剰原子の多いヒ素イオン注入の場合のみ、Ｕ字型転位が見られたことからも、Ｕ字型転位がイオン注入による転位ループを元に形成されたと考えることは妥当である。   In addition, since U-shaped dislocations were found only in the case of arsenic ion implantation with a large number of surplus atoms that are the source of dislocation loops, it is considered that U-shaped dislocations were formed based on dislocation loops by ion implantation. It is reasonable.

こうして、本発明者は、Ｕ字型転位が、イオン注入が原因で生じた転位ループから成長するという結論に達した。従って重要なことは、イオン注入による転位を歪み層内に形成させないことである。次に、転位ループを歪み層に形成させないための構造について説明する。   Thus, the inventor has concluded that U-shaped dislocations grow from dislocation loops caused by ion implantation. Therefore, it is important that dislocations caused by ion implantation are not formed in the strained layer. Next, a structure for preventing dislocation loops from being formed in the strained layer will be described.

図３３は、ヒ素のドーズ量と、注入直後の不純物濃度が最大になる深さ（Ｒｐ）で規格化したＳｉ（１００）結晶基板におけるアモルファス層／結晶層界面の深さとの関係を示すグラフ図であり、モンテカルロシミュレーションにより計算した結果を示す。ソース・ドレイン形成に必要な１×１０１５ｃｍ−２以上のドーズ量の場合、アモルファス層／結晶層界面の深さは、２Ｒｐ以上２．５Ｒｐ以下の深さに形成されることが分かる。また、イオン注入による転位は、このアモルファス層と結晶層の界面より深いところに形成される。従って、歪み層の厚さを２Ｒｐより薄くすれば、歪みＳｉ層内にイオン注入による転位が形成されることはなく、Ｕ字型転位を生じることもない。FIG. 33 is a graph showing the relationship between the dose of arsenic and the depth of the amorphous layer / crystal layer interface in the Si (100) crystal substrate normalized by the depth (Rp) at which the impurity concentration immediately after implantation is maximized. And shows the result calculated by Monte Carlo simulation. In the case of a dose amount of 1 × 10 15 cm −2 or more required for forming the source / drain, it can be seen that the depth of the amorphous layer / crystal layer interface is formed to a depth of 2 Rp or more and 2.5 Rp or less. Dislocations due to ion implantation are formed deeper than the interface between the amorphous layer and the crystal layer. Therefore, if the thickness of the strained layer is less than 2Rp, dislocations due to ion implantation are not formed in the strained Si layer, and U-shaped dislocations are not generated.

次に、図３４（ａ）、（ｂ）に、熱処理後の不純物の濃度分布を示す。イオン注入直後の不純物濃度が最大になる深さと、熱処理後の不純物濃度が最大になる深さとは一致している。これは、不純物濃度が濃くなるほど、不純物の拡散速度が遅くなり、元の濃度分布に近くなるためである。すなわち、ソース・ドレインの不純物濃度が最大になる深さをＴｐとしたとき、Ｔｐ＝Ｒｐとなる。従って、本発明のように、ソース・ドレインの不純物濃度が最大になる深さをＴｐとしたとき、歪み層の膜厚を２Ｔｐ以下にすれば、歪み層内にイオン注入による転位が形成されることはない。従って、これらを核に歪み層にＵ字型転位が成長することもなく、従って、ゲート長が短いＭＩＳＦＥＴにおいても、異常オフリーク電流を生じることはない。Next, FIGS. 34A and 34B show impurity concentration distributions after the heat treatment. The depth at which the impurity concentration immediately after ion implantation becomes maximum coincides with the depth at which the impurity concentration after heat treatment becomes maximum. This is because the higher the impurity concentration, the slower the impurity diffusion rate and the closer to the original concentration distribution. That is, when the depth at which the impurity concentration of the source / drain is maximized is T p , T p = R p . Therefore, as in the present invention, when the depth of the impurity concentration of the source and drain is maximized and T p, if the thickness of the strained layer below 2T p, dislocation by ion implantation into the strain layer is formed It will never be done. Therefore, U-shaped dislocations do not grow in the strained layer with these as nuclei, and therefore no abnormal off-leakage current occurs even in a MISFET with a short gate length.

ここで、図３５（ａ）乃至（ｃ）及び図３６（ａ）乃至（ｃ）を用いて、従来と同じ製造方法でゲート長の短い歪みＳｉチャネルＭＩＳＦＥＴを製造した場合の問題点について更に詳しく説明する。   Here, with reference to FIGS. 35 (a) to (c) and FIGS. 36 (a) to (c), the problem in the case of manufacturing a strained Si channel MISFET having a short gate length by the same manufacturing method as in the past will be described in more detail. explain.

先ず、下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させる（図３５（ａ））。次に、この上にゲート絶縁膜３とゲート電極膜４を成長させ（図３５（ｂ））、その後パターニングして、ゲート絶縁膜３ａと長さ０．４μｍ以下のゲート電極４ａを形成する（図３５（ｃ））。続いて、ゲート電極４ａをマスクにして、不純物をドーズ量１×１０１５ｃｍ−２以上イオン注入する。そうすると、ソース・ドレイン領域に不純物が導入されると共に、アモルファス層５が形成される（図３６（ａ））。この深さは、不純物濃度が最大になる深さをＲｐとしたとき、２Ｒｐ以上である。First, the strained Si layer 2 is epitaxially grown on the underlying SiGe layer 1 (FIG. 35A). Next, the gate insulating film 3 and the gate electrode film 4 are grown thereon (FIG. 35B), and then patterned to form the gate insulating film 3a and the gate electrode 4a having a length of 0.4 μm or less (see FIG. 35B). FIG. 35 (c)). Subsequently, using the gate electrode 4a as a mask, impurities are ion-implanted with a dose amount of 1 × 10 15 cm −2 or more. As a result, impurities are introduced into the source / drain regions and the amorphous layer 5 is formed (FIG. 36A). This depth when the depth of the impurity concentration is maximum was R p, is 2R p or more.

次に、不純物を活性化させるために熱処理を行う。そうすると、ソース・ドレイン領域６が形成される。また、アモルファス層５は結晶化すると共に、この直下に転位ループ８が形成される（図３６（ｂ））。不純物を十分活性化させるために更に熱処理を行うと、歪みＳｉ層２の歪みを緩和させるために転位ループ８は大きく成長し、Ｕ字型転位７になる（図３６（ｃ））。これらＵ字型転位７の長さは最大０．４μｍ程度になる。このため、ゲート長が０．４μｍ以下のＭＩＳＦＥＴは確率的に異常オフリーク電流が生じやすいことになる。   Next, heat treatment is performed to activate the impurities. As a result, source / drain regions 6 are formed. In addition, the amorphous layer 5 is crystallized, and a dislocation loop 8 is formed immediately below the amorphous layer 5 (FIG. 36B). When further heat treatment is performed in order to sufficiently activate the impurities, the dislocation loop 8 grows greatly to relax the strain of the strained Si layer 2 and becomes a U-shaped dislocation 7 (FIG. 36C). The maximum length of these U-shaped dislocations 7 is about 0.4 μm. For this reason, an MISFET having a gate length of 0.4 μm or less is probable that an abnormal off-leakage current is likely to occur.

従って、以下に示す本発明の各実施形態においては、Ｕ字型転位の核となるイオン注入による転位ループ８が、歪みＳｉ層２内に形成されないようにする。   Therefore, in each of the embodiments of the present invention described below, the dislocation loop 8 by ion implantation that becomes the nucleus of the U-shaped dislocation is prevented from being formed in the strained Si layer 2.

なお、歪みを有する４族半導体として歪みＳｉを例にして説明したが、歪み半導体膜としてＳｉ１−ｘ−ｙＧｅｘＣｙ（但し、０≦ｘ≦１， ０≦ｙ≦１， ０＜ｘ＋ｙ≦１）を用いる場合もある。この場合、高品質のゲート絶縁膜を形成するために、Ｓｉ１−ｘ−ｙＧｅｘＣｙとゲート絶縁膜との間に１０ｎｍ以下のキャップＳｉ層を挟むのも有効である。このＳｉ層を１０ｎｍ以下にするのは、チャネルが全てキャップＳｉ層内のみに局在することを防ぐためである。このとき、表面から歪みＳｉ１−ｘ−ｙＧｅｘＣｙ層と下地層との界面までの深さを、２Ｔｐ以下にする。Note that although strained Si has been described as an example of a strained group 4 semiconductor, Si 1-xy Ge x Cy (where 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 < x + y ≦ 1) may be used. In this case, in order to form a high-quality gate insulating film, it is also effective to sandwich a cap Si layer of 10 nm or less between the Si 1-xy Ge x Cy and the gate insulating film. The reason why the Si layer is made 10 nm or less is to prevent all channels from being localized only within the cap Si layer. At this time, the depth from the surface to the interface between the strained Si 1-x-y Ge x C y layer and the base layer, to less than 2T p.

また、ソース・ドレインをせり上げ構造とし、このせり上げ部にイオン注入による転位を局在させることによって、歪み膜に転位を生じないようにすることも有効である。この場合、図３１からも分かるとおり、３Ｒｐ＝３Ｔｐ以上の深さにはイオン注入による転位を生じないので、せり上げ膜厚を３Ｔｐ以上にすればよい。It is also effective to prevent the dislocation from being generated in the strained film by making the source / drain a raised structure and localizing dislocations by ion implantation in the raised portion. In this case, as can be seen from FIG. 31, since dislocation due to ion implantation does not occur at a depth of 3R p = 3T p or more, the raised film thickness should be 3T p or more.

但し、せり上げ膜厚が厚すぎると十分にせり上げ部全体に不純物をドーピングできないため、せり上げ膜厚を５Ｔｐ以下にする必要がある。図３４から分かるとおり、この膜厚であれば、少なくとも１×１０１８ｃｍ−３以上のドーピングが可能であり、ソース・ドレイン抵抗のオーミック性を保つことが可能である。However, because it can not doped with an impurity sufficiently throughout elevated portion when elevated film thickness is too thick, it is necessary that the elevated thickness below 5T p. As can be seen from FIG. 34, with this film thickness, doping of at least 1 × 10 18 cm −3 or more is possible, and the ohmic nature of the source / drain resistance can be maintained.

また、ソース・ドレイン層に、低ダメージで高ドーズのドーピングができれば、歪みＳｉ層に転位を生じることはない。このような手法としては、プラズマドーピング法及びガスフェーズドーピング法がある。これらの方法では、不純物は歪み膜表面に気相吸着してから内部に拡散するため、結晶層を破壊することなく高ドーズ量のドーピングが可能となる。   Further, if the source / drain layer can be doped with a low damage and a high dose, dislocation does not occur in the strained Si layer. As such a technique, there are a plasma doping method and a gas phase doping method. In these methods, the impurities are vapor-phase adsorbed on the strained film surface and then diffused into the interior, so that a high dose can be doped without destroying the crystal layer.

即ち、これらの方法を使用することにより、歪み層内にドーピングによって転位が形成されることはない。従って、これらを核に歪み層にＵ字型転位が成長することもなく、そのため、ゲート長が短いＭＩＳＦＥＴにおいても、異常オフリーク電流を生じることなく、低消費電力の歪みＳｉチャネルＭＩＳＦＥＴを実現することができる。   That is, by using these methods, dislocations are not formed by doping in the strained layer. Therefore, U-shaped dislocations do not grow in the strained layer with these as nuclei, and therefore, even in a MISFET with a short gate length, a low power consumption strained Si channel MISFET can be realized without causing an abnormal off-leakage current. Can do.

以下、添付の図面を参照して本発明の実施の形態について詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

［第１の実施の形態］
図１（ａ）乃至（ｃ）及び図２（ａ）乃至（ｃ）は、本発明の第１の実施形態のＭＳＩＦＥＴの製造方法を工程順に示す断面図である。先ず、下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させる（図１（ａ））。この歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以下にする。次に、この上にゲート絶縁膜３とゲート電極膜４を成長させ（図１（ｂ））、その後パターニングして、ゲート絶縁膜３ａと長さ０．４μｍ以下のゲート電極４ａを形成する（図１（ｃ））。続いて、ゲート電極４ａをマスクにして、歪みＳｉ層２及び下地ＳｉＧｅ層１に、不純物を１×１０１５ｃｍ−２以上イオン注入する。そうすると、ソース・ドレイン形成予定領域に高濃度の不純物が導入され、この領域にアモルファス層５が形成される。このアモルファス層５の深さは、不純物濃度が最大になる深さをＲｐとしたとき、２Ｒｐ以上である（図２（ａ））。[First Embodiment]
FIGS. 1A to 1C and FIGS. 2A to 2C are cross-sectional views showing the method of manufacturing the MSIFET according to the first embodiment of the present invention in the order of steps. First, a strained Si layer 2 is epitaxially grown on the underlying SiGe layer 1 (FIG. 1A). The thickness of the strained Si layer 2 is, when the depth of the impurity concentration of the source and drain of the final MISFET is maximum was T p, to less than 2T p. Next, the gate insulating film 3 and the gate electrode film 4 are grown thereon (FIG. 1B), and then patterned to form the gate insulating film 3a and the gate electrode 4a having a length of 0.4 μm or less (see FIG. 1B). FIG. 1 (c)). Subsequently, using the gate electrode 4a as a mask, impurities are implanted into the strained Si layer 2 and the underlying SiGe layer 1 by 1 × 10 15 cm −2 or more. Then, high-concentration impurities are introduced into the source / drain formation scheduled region, and the amorphous layer 5 is formed in this region. The depth of the amorphous layer 5, when the depth of the impurity concentration is maximum was R p, is 2R p or more (FIG. 2 (a)).

次に、不純物を活性化させるために熱処理を行う。そうすると、ソース・ドレイン領域６が形成される。また、アモルファス層５は結晶化すると共に、この直下に転位ループ８が形成される。但し、転位ループ８は歪みＳｉ層２内には形成されず、全て無歪みの下地ＳｉＧｅ層１内に形成される（図２（ｂ））。不純物を十分活性化させるために更に熱処理を行う。但し、転位ループ８は無歪みの下地ＳｉＧｅ層１内に形成されているため、前記熱処理により消失するか又は小さくなり、Ｕ字型転位は形成されない（図２（ｃ））。従って、完成したＭＩＳＦＥＴに異常オフリーク電流は生じない。   Next, heat treatment is performed to activate the impurities. As a result, source / drain regions 6 are formed. Further, the amorphous layer 5 is crystallized, and a dislocation loop 8 is formed immediately below the amorphous layer 5. However, the dislocation loops 8 are not formed in the strained Si layer 2, but are all formed in the unstrained base SiGe layer 1 (FIG. 2B). Further heat treatment is performed to sufficiently activate the impurities. However, since the dislocation loop 8 is formed in the unstrained underlying SiGe layer 1, it disappears or becomes smaller by the heat treatment, and no U-shaped dislocation is formed (FIG. 2C). Therefore, no abnormal off-leakage current occurs in the completed MISFET.

［第２の実施の形態］
図３（ａ）乃至（ｃ）、図４（ａ）乃至（ｃ）及び図５（ａ）、（ｂ）は、本発明の第２の実施形態のＭＳＩＦＥＴの製造方法を工程順に示す断面図である。先ず、下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させる。この歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以下にする（図３（ａ））。次に、この上にゲート絶縁膜３とゲート電極膜４を成長させ（図３（ｂ））、その後パターニングして、ゲート絶縁膜３ａと長さ０．４μｍ以下のゲート電極４ａを形成する（図３（ｃ））。[Second Embodiment]
3 (a) to 3 (c), 4 (a) to 4 (c), 5 (a), and 5 (b) are cross-sectional views showing a method of manufacturing the MSIFET according to the second embodiment of the present invention in the order of steps. It is. First, the strained Si layer 2 is epitaxially grown on the underlying SiGe layer 1. The thickness of the strained Si layer 2, impurity concentration of the source and drain of the final MISFET is when the depth of maximum was T p, is below 2T p (Figure 3 (a)). Next, the gate insulating film 3 and the gate electrode film 4 are grown thereon (FIG. 3B), and then patterned to form the gate insulating film 3a and the gate electrode 4a having a length of 0.4 μm or less (see FIG. 3B). FIG. 3 (c)).

次に、ゲート電極４ａをマスクにして、歪みＳｉ層２にソース・ドレイン拡張領域を形成するための不純物をイオン注入し、不純物注入領域９を形成する（図４（ａ））。このときの注入エネルギーとドーズ量は、ソース・ドレイン形成のためのイオン注入より小さくする。これは、より浅くより急峻な接合を形成するためである。その後、酸化膜成長とエッチバックによりゲート側壁１０を形成する（図４（ｂ））。この後、ゲート電極４ａとゲート側壁１０をマスクにして、不純物を１×１０１５ｃｍ−２以上イオン注入する。そうすると、ソース・ドレイン形成予定領域に高濃度に不純物が導入されると共に、アモルファス層５が形成される。このアモルファス層５の深さは、不純物濃度が最大になる深さをＲｐとしたとき、２Ｒｐ以上である（図４（ｃ））。Next, using the gate electrode 4a as a mask, an impurity for forming a source / drain extension region is ion-implanted into the strained Si layer 2 to form an impurity implantation region 9 (FIG. 4A). At this time, the implantation energy and the dose are made smaller than those of ion implantation for forming the source / drain. This is to form a shallower and steeper junction. Thereafter, gate sidewalls 10 are formed by oxide film growth and etch back (FIG. 4B). Thereafter, impurities are ion-implanted in an amount of 1 × 10 15 cm −2 or more using the gate electrode 4a and the gate sidewall 10 as a mask. As a result, impurities are introduced into the source / drain formation planned region at a high concentration, and the amorphous layer 5 is formed. The depth of the amorphous layer 5, when the depth of the impurity concentration is maximum was R p, is 2R p or more (FIG. 4 (c)).

次に、不純物を活性化させるために熱処理を行う。そうすると、ソース・ドレイン領域６とソース・ドレイン拡張領域１１が形成される。また、アモルファス層５は結晶化すると共に、この直下に転位ループ８が形成される（図５（ａ））。但し、転位ループ８は歪みＳｉ層２内には形成されず、全て無歪みの下地ＳｉＧｅ層１内に形成される。このとき、不純物注入領域９の直下には転位ループは形成されない。これは、ソース・ドレイン拡張領域形成のためのイオン注入は、エネルギー及びドーズ量とも低く、転位ループを形成するのに十分な余剰原子が生じないためである。不純物を十分活性化させるために更に熱処理を行う。但し、転位ループ８は無歪みの下地ＳｉＧｅ層１内に形成されているため、消失するか小さくなり、Ｕ字型転位は形成されない（図５（ｂ））。従って、完成したＭＩＳＦＥＴに異常オフリーク電流は生じない。   Next, heat treatment is performed to activate the impurities. As a result, the source / drain region 6 and the source / drain extension region 11 are formed. In addition, the amorphous layer 5 is crystallized, and a dislocation loop 8 is formed immediately below the amorphous layer 5 (FIG. 5A). However, the dislocation loops 8 are not formed in the strained Si layer 2 but are all formed in the unstrained underlying SiGe layer 1. At this time, a dislocation loop is not formed immediately below the impurity implantation region 9. This is because the ion implantation for forming the source / drain extension regions has low energy and dose, and does not generate enough surplus atoms to form a dislocation loop. Further heat treatment is performed to sufficiently activate the impurities. However, since the dislocation loop 8 is formed in the unstrained base SiGe layer 1, it disappears or becomes smaller, and no U-shaped dislocation is formed (FIG. 5B). Therefore, no abnormal off-leakage current occurs in the completed MISFET.

図６に、第２の実施形態に従って作製したＭＩＳＦＥＴの異常オフリーク電流出現割合のゲート長依存性を示す。ソース・ドレイン領域を形成するためのイオン注入は３×１０１５ｃｍ−２のドーズ量で行い、２Ｔｐ＝１９ｎｍであった。２Ｔｐより歪みＳｉ層膜厚が厚い２５ｎｍ、３５ｎｍの場合は、ほぼ同じ程度、高い割合で異常オフリーク電流が出現している。一方、２Ｔｐより歪みＳｉ層膜厚が薄い１５ｎｍの場合は、大幅に異常オフリーク電流が減少していることが分かる。完全に異常オフリーク電流が無くなっていないのは、歪みＳｉ層膜厚の基板面内ばらつきによるものと考えられる。FIG. 6 shows the dependence of the abnormal off-leakage current appearance rate on the gate length of the MISFET manufactured according to the second embodiment. Ion implantation for forming the source / drain regions was performed at a dose of 3 × 10 15 cm −2 and 2T p = 19 nm. 2T p than strained Si layer thickness is thick 25 nm, in the case of 35 nm, about the same degree, the abnormal off-leakage current at a high rate has appeared. On the other hand, in the case of strained Si layer film thickness is thinner 15nm than 2T p, it can be seen that significantly abnormal off-leakage current is reduced. The reason why the abnormal off-leakage current is not completely eliminated is considered to be due to in-plane variation of the strained Si layer film thickness.

［第３の実施の形態］
図７（ａ）乃至（ｃ）、図８（ａ）乃至（ｃ）、図９（ａ）乃至（ｃ）は、本発明の第３の実施形態のＭＩＳＦＥＴの製造方法を工程順に示す断面図である。先ず、下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させる（図７（ａ））。この歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以上でもよい。次に、この上にゲート絶縁膜３とゲート電極膜４を成長させ（図７（ｂ））、その後パターニングして、ゲート絶縁膜３ａと長さ０．４μｍ以下のゲート電極４ａを形成する（図７（ｃ））。[Third Embodiment]
7 (a) to (c), FIGS. 8 (a) to (c), and FIGS. 9 (a) to (c) are cross-sectional views showing a method of manufacturing the MISFET according to the third embodiment of the present invention in the order of steps. It is. First, the strained Si layer 2 is epitaxially grown on the underlying SiGe layer 1 (FIG. 7A). The thickness of the strained Si layer 2, the final source and drain depth which the impurity concentration is maximum in the MISFET when a T p, may be 2T p or more. Next, the gate insulating film 3 and the gate electrode film 4 are grown thereon (FIG. 7B), and then patterned to form the gate insulating film 3a and the gate electrode 4a having a length of 0.4 μm or less (see FIG. 7B). FIG. 7 (c)).

次に、ゲート電極４ａをマスクにして、歪みＳｉ層２にソース・ドレイン拡張領域を形成するための不純物をイオン注入し、不純物注入領域９を形成する（図８（ａ））。このときのエネルギーとドーズ量は、ソース・ドレイン形成のためのイオン注入より小さくする。これは、より浅くより急峻な接合を形成するためである。その後、酸化膜成長とエッチバックによりゲート側壁１０を形成する（図８（ｂ））。続けて、ソース・ドレイン領域の歪みＳｉ層２を、その膜厚が２Ｔｐ以下になるようにエッチバックする（図８（ｃ））。その後、ゲート電極４ａとゲート側壁１０をマスクにして、不純物を１×１０１５ｃｍ−２以上イオン注入する。そうすると、ソース・ドレイン領域に高濃度に不純物が導入されると共に、アモルファス層５が形成される（図９（ａ））。この深さは、不純物濃度が最大になる深さをＲｐとしたとき、２Ｒｐ以上である。Next, using the gate electrode 4a as a mask, an impurity for forming a source / drain extension region is ion-implanted in the strained Si layer 2 to form an impurity implantation region 9 (FIG. 8A). The energy and dose at this time are made smaller than ion implantation for forming the source / drain. This is to form a shallower and steeper junction. Thereafter, the gate sidewall 10 is formed by oxide film growth and etch back (FIG. 8B). Subsequently, a strained Si layer 2 of the source-drain region, the film thickness is etched back to be less than 2T p (Fig. 8 (c)). Thereafter, using the gate electrode 4a and the gate sidewall 10 as a mask, impurities are ion-implanted by 1 × 10 15 cm −2 or more. As a result, impurities are introduced into the source / drain regions at a high concentration, and the amorphous layer 5 is formed (FIG. 9A). This depth when the depth of the impurity concentration is maximum was R p, is 2R p or more.

次に、不純物を活性化させるために熱処理を行う。そうすると、ソース・ドレイン領域６とソース・ドレイン拡張領域１１が形成される。また、アモルファス層５は結晶化すると共に、この直下に転位ループ８が形成される（図９（ｂ））。但し、転位ループ８は歪みＳｉ層２内には形成されず、全て無歪みの下地ＳｉＧｅ層１内に形成される。このとき、不純物注入領域９の直下には転位ループは形成されない。これは、ソース・ドレイン拡張領域１１形成のためのイオン注入は、エネルギー及びドーズ量とも低く、転位ループを形成するのに十分な余剰原子が生じないためである。その後、不純物を十分活性化させるために更に熱処理を行う。但し、転位ループ８は無歪みの下地ＳｉＧｅ層１内に形成されているため、消失するか又は小さくなり、Ｕ字型転位は形成されない（図９（ｃ））。従って完成したＭＩＳＦＥＴに異常オフリーク電流は生じない。   Next, heat treatment is performed to activate the impurities. As a result, the source / drain region 6 and the source / drain extension region 11 are formed. Further, the amorphous layer 5 is crystallized, and a dislocation loop 8 is formed immediately below the amorphous layer 5 (FIG. 9B). However, the dislocation loops 8 are not formed in the strained Si layer 2 but are all formed in the unstrained underlying SiGe layer 1. At this time, a dislocation loop is not formed immediately below the impurity implantation region 9. This is because the ion implantation for forming the source / drain extension region 11 has low energy and dose, and does not generate enough surplus atoms to form a dislocation loop. Thereafter, a further heat treatment is performed to sufficiently activate the impurities. However, since the dislocation loop 8 is formed in the unstrained underlying SiGe layer 1, it disappears or becomes smaller, and no U-shaped dislocation is formed (FIG. 9C). Therefore, no abnormal off-leakage current occurs in the completed MISFET.

［第４の実施の形態］
図１０（ａ）乃至（ｃ）、図１１（ａ）乃至（ｄ）及び図１２（ａ）乃至（ｂ）は、本発明の第４の実施形態のＭＳＩＦＥＴの製造方法を工程順に示す断面図である。先ず、下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させる（図１０（ａ））。この歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以上でもよい。次に、この上にゲート絶縁膜３とゲート電極膜４を成長させ（図１０（ｂ））、その後パターニングして、ゲート絶縁膜３ａと長さ０．４μｍ以下のゲート電極４ａを形成する（図１０（ｃ））。[Fourth Embodiment]
FIGS. 10A to 10C, FIGS. 11A to 11D, and FIGS. 12A to 12B are cross-sectional views showing the method of manufacturing the MSIFET according to the fourth embodiment of the present invention in the order of steps. It is. First, the strained Si layer 2 is epitaxially grown on the underlying SiGe layer 1 (FIG. 10A). The thickness of the strained Si layer 2, the final source and drain depth which the impurity concentration is maximum in the MISFET when a T p, may be 2T p or more. Next, the gate insulating film 3 and the gate electrode film 4 are grown thereon (FIG. 10B), and then patterned to form the gate insulating film 3a and the gate electrode 4a having a length of 0.4 μm or less (see FIG. 10B). FIG. 10 (c)).

次に、ゲート電極４ａをマスクにして、ソース・ドレイン拡張領域を形成するための不純物をイオン注入し、不純物注入領域９を形成する（図１１（ａ））。このときのエネルギーとドーズ量は、ソース・ドレイン形成のためのイオン注入より小さくする。これは、より浅くより急峻な接合を形成するためである。その後、酸化膜成長とエッチバックによりゲート側壁１０を形成する（図１１（ｂ））。続けて、ソース・ドレイン領域に、選択成長法を用いてソース・ドレインせり上げ領域１２を形成する（図１１（ｃ））。この膜厚は３Ｔｐ以上５Ｔｐ以下とする。Next, using the gate electrode 4a as a mask, an impurity for forming a source / drain extension region is ion-implanted to form an impurity implantation region 9 (FIG. 11A). The energy and dose at this time are made smaller than ion implantation for forming the source / drain. This is to form a shallower and steeper junction. Thereafter, gate sidewalls 10 are formed by oxide film growth and etch back (FIG. 11B). Subsequently, the source / drain raised regions 12 are formed in the source / drain regions by using the selective growth method (FIG. 11C). This film thickness is equal to or less than 3T p more than 5T p.

その後、ゲート電極４ａとゲート側壁１０をマスクにして、不純物を１×１０１５ｃｍ−２以上イオン注入する。そうすると、ソース・ドレインせり上げ領域１２に高濃度に不純物が導入されると共に、アモルファス層５が形成される（図１１（ｄ））。この深さは、不純物濃度が最大になる深さをＲｐとしたとき、２．５Ｒｐ以下である。次に、不純物を活性化させるために熱処理を行う。そうすると、ソース・ドレイン領域６とソース・ドレイン拡張領域１１が形成され、同時にアモルファス層５は結晶化すると共に、この直下に転位ループ８が形成される（図１２（ａ））。但し、ソース・ドレインせり上げ領域１２の膜厚が３Ｔｐより厚いので、転位ループ８は歪みＳｉ層２内には形成されず、全てソース・ドレインせり上げ領域１２内に局在する。また、せり上げ膜厚は５Ｔｐより薄いので、ソース・ドレインせり上げ領域１２の全てに不純物が拡散し、ソース・ドレイン拡張領域１１と接続して、ソース・ドレイン領域６が形成される（図１２（ａ））。このとき、不純物導入領域９の直下には転位ループは形成されない。これは、ソース・ドレイン拡張領域形成のためのイオン注入は、エネルギー及びドーズ量とも低く、転位ループを形成するのに十分な余剰原子が生じないためである。その後、不純物を十分活性化させるために更に熱処理を行う（図１２（ｂ））。但し、転位ループ８はソース・ドレインせり上げ領域１２に局在しているため、転位が大きくなったとしても歪みＳｉ層２内に、Ｕ字型転位は形成されない。従って、完成したＭＩＳＦＥＴに異常オフリーク電流は生じない。Thereafter, using the gate electrode 4a and the gate sidewall 10 as a mask, impurities are ion-implanted by 1 × 10 15 cm −2 or more. Then, impurities are introduced at a high concentration into the source / drain raised region 12 and the amorphous layer 5 is formed (FIG. 11D). This depth when the depth of the impurity concentration is maximum was R p, is less than 2.5R p. Next, heat treatment is performed to activate the impurities. As a result, the source / drain region 6 and the source / drain extension region 11 are formed. At the same time, the amorphous layer 5 is crystallized, and a dislocation loop 8 is formed immediately below the amorphous layer 5 (FIG. 12A). However, the film thickness of the source-drain elevated region 12 is greater than 3T p, dislocation loops 8 are not formed in the strained Si layer 2 is localized to all the source-drain elevated region 12. Moreover, elevated thickness because thinner than 5T p, impurity is diffused into all the source-drain elevated region 12, connected to the source and drain extension regions 11, source and drain regions 6 are formed (Fig. 12 (a)). At this time, a dislocation loop is not formed immediately below the impurity introduction region 9. This is because the ion implantation for forming the source / drain extension regions has low energy and dose, and does not generate enough surplus atoms to form a dislocation loop. Thereafter, further heat treatment is performed to sufficiently activate the impurities (FIG. 12B). However, since the dislocation loop 8 is localized in the source / drain raised region 12, no U-shaped dislocation is formed in the strained Si layer 2 even if the dislocation increases. Therefore, no abnormal off-leakage current occurs in the completed MISFET.

［第５の実施の形態］
図１３は、本発明の第５の実施の形態を示すＭＩＳＦＥＴの断面図である。下地Ｓｉ層１３上にエピタキシャル成長された歪みＳｉ１−ｘ−ｙＧｅｘＣｙ層１４の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以下にする。チャネル材料を歪みＳｉから歪みＳｉ１−ｘ−ｙＧｅｘＣｙ（但し、０≦ｘ≦１， ０≦ｙ≦１， ０＜ｘ＋ｙ≦１）に変えることにより、特に正孔の移動度を増大させることが可能である。[Fifth Embodiment]
FIG. 13 is a cross-sectional view of a MISFET showing a fifth embodiment of the present invention. The thickness of the strained Si 1-xy Ge x Cy layer 14 epitaxially grown on the underlying Si layer 13 is determined when T p is the depth at which the impurity concentration of the source / drain of the final MISFET is maximized. 2T p or less. By changing the channel material from strained Si to strained Si 1-xy Ge x C y (where 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 <x + y ≦ 1), in particular, the mobility of holes is increased. It can be increased.

［第６の実施の形態］
図１４は、本発明の第６の実施の形態を示すＭＩＳＦＥＴの断面図である。下地Ｓｉ層１３上にエピタキシャル成長された歪みＳｉ１−ｘ−ｙＧｅｘＣｙ層１４とキャップＳｉ層１５との膜厚の和は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以下にする。キャップＳｉ層１５は、ゲート絶縁膜３ａの信頼性を向上させる働きをする。なお、キャップＳｉ層１５の膜厚は１０ｎｍ以下とする。この場合、キャップＳｉ層１５だけでなく歪みＳｉ１−ｘ−ｙＧｅｘＣｙ層１４内にもチャネルが形成され、ＭＩＳＦＥＴが高性能化する。[Sixth Embodiment]
FIG. 14 is a cross-sectional view of a MISFET showing a sixth embodiment of the present invention. The sum of the film thicknesses of the strained Si 1-xy Ge x Cy layer 14 and the cap Si layer 15 epitaxially grown on the underlying Si layer 13 maximizes the impurity concentration of the source and drain of the final MISFET. when the depth was T p, to less than 2T p. The cap Si layer 15 functions to improve the reliability of the gate insulating film 3a. The film thickness of the cap Si layer 15 is 10 nm or less. In this case, a channel is formed not only in the cap Si layer 15 but also in the strained Si 1-xy Ge x C y layer 14 and the performance of the MISFET is improved.

［第７の実施の形態］
図１５は、本発明の第７の実施の形態を示すＭＩＳＦＥＴの断面図である。下地ＳｉＧｅ層１上にエピタキシャル成長された歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以下にする。[Seventh Embodiment]
FIG. 15 is a cross-sectional view of a MISFET showing a seventh embodiment of the present invention. Underlying SiGe layer 1 of strained Si layer 2 is epitaxially grown on the film thickness, when the depth of the impurity concentration of the source and drain of the final MISFET is maximum was T p, to less than 2T p.

なお、下地ＳｉＧｅ層１と下地Ｓｉ層１３との間に、埋込酸化膜１６が形成されている。この構造では、ソース・ドレイン領域６の寄生容量が低減され、ＭＩＳＦＥＴの高性能化が可能である。   A buried oxide film 16 is formed between the base SiGe layer 1 and the base Si layer 13. In this structure, the parasitic capacitance of the source / drain region 6 is reduced, and the performance of the MISFET can be improved.

［第８の実施の形態］
図１６は、本発明の第８の実施の形態を示すＭＩＳＦＥＴの断面図である。下地Ｓｉ層１３上に埋込酸化膜１６を有し、その上に歪みＳｉ層２が形成されている。この歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレインの不純物濃度が最大となる深さをＴｐとしたとき、２Ｔｐ以下にする。[Eighth Embodiment]
FIG. 16 is a cross-sectional view of a MISFET showing the eighth embodiment of the present invention. A buried oxide film 16 is provided on the underlying Si layer 13, and a strained Si layer 2 is formed thereon. The thickness of the strained Si layer 2 is, when the depth of the impurity concentration of the source and drain of the final MISFET is maximum was T p, to less than 2T p.

この第８実施形態が第７実施形態と違う点は、下地ＳｉＧｅ層１が存在しないことである。この構造では、ソース・ドレイン６の寄生容量が第７実施例より更に低減可能であり、より一層、ＭＩＳＦＥＴの高性能化が可能である。   The difference between the eighth embodiment and the seventh embodiment is that the underlying SiGe layer 1 does not exist. In this structure, the parasitic capacitance of the source / drain 6 can be further reduced as compared with the seventh embodiment, and the performance of the MISFET can be further improved.

以上好ましい実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。また、各実施の形態を適宜組み合わせて発明の実施例とすることができる。例えば、第４、第５の実施形態を組み合わせて、歪みＳｉ１−ｘ−ｙＧｅｘＣｙ層１４上にソース・ドレインせり上げ領域１２を形成するようにしてもよく、また、第５、第８の実施形態を組み合わせて、埋込酸化膜１６上に歪みＳｉ１−ｘ−ｙＧｅｘＣｙ層１４を形成するようにしてもよい。Although preferred embodiments have been described above, the present invention is not limited to these embodiments, and appropriate modifications can be made without departing from the scope of the present invention. In addition, the embodiments can be combined as appropriate to form examples of the invention. For example, the fourth, by combining the fifth embodiment, the strain Si 1-x-y Ge x C on the y layer 14 may be formed a source-drain elevated region 12, also, the fifth, In combination with the eighth embodiment, the strained Si 1-xy Ge x C y layer 14 may be formed on the buried oxide film 16.

本発明は、微細化により高性能化したＭＩＳＦＥＴにおいて、異常リーク電流の防止に有効である。   The present invention is effective in preventing abnormal leakage current in a MISFET with high performance by miniaturization.

Claims (11)

下地層と、この下地層上に形成され歪みを有する活性半導体層と、前記活性半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート長が０．４μｍ以下のゲート電極と、前記活性半導体層内における前記ゲート電極の両側の部分に形成されたソース・ドレイン領域と、を有し、前記ソース・ドレイン領域を形成するためにイオン注入により導入されたヒ素の濃度が最大になる深さをＴｐとしたとき、前記下地層と前記活性半導体層との界面が表面から２Ｔｐ以下の深さとすることにより、前記活性半導体層内に前記ヒ素のイオン注入によってＵ字型転位が成長せず、異常リークを防止することを特徴とするＭＩＳ型電界効果トランジスタ。A base layer, an active semiconductor layer formed on the base layer having distortion, a gate insulating film formed on the active semiconductor layer, and a gate length formed on the gate insulating film of 0.4 μm or less And a source / drain region formed on both sides of the gate electrode in the active semiconductor layer, and a concentration of arsenic introduced by ion implantation to form the source / drain region. When T p is the maximum depth, the interface between the base layer and the active semiconductor layer has a depth of 2T p or less from the surface , so that the arsenic ions are implanted into the active semiconductor layer. A MIS field effect transistor characterized in that U-shaped dislocations do not grow and abnormal leakage is prevented . 下地層と、この下地層上に形成され歪みを有する活性半導体層と、前記活性半導体層上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート長が０．４μｍ以下のゲート電極と、前記活性半導体層内における前記ゲート電極の両側の部分に形成されたソース・ドレイン領域と、前記ゲート電極の側面に形成されたゲート側壁と、を有し、前記活性半導体層の前記ゲート電極及び前記ゲート側壁の下の部分は他の部分の膜厚より厚くなっており、ソース・ドレイン領域を形成するためにイオン注入により導入されたヒ素の濃度が最大になる深さをＴｐとしたとき、前記活性半導体層の前記ゲート電極及び前記ゲート側壁の下以外の領域では前記下地層と前記活性半導体層との界面が表面から２Ｔｐ以下の深さとすることにより、前記活性半導体層内に前記ヒ素のイオン注入によってＵ字型転位が成長せず、異常リークを防止することを特徴とするＭＩＳ型電界効果トランジスタ。A base layer, an active semiconductor layer formed on the base layer having distortion, a gate insulating film formed on the active semiconductor layer, and a gate length formed on the gate insulating film of 0.4 μm or less A gate electrode; source / drain regions formed on both sides of the gate electrode in the active semiconductor layer; and a gate sidewall formed on a side surface of the gate electrode; The gate electrode and the portion under the gate sidewall are thicker than the other portions, and the depth at which the concentration of arsenic introduced by ion implantation to form the source / drain regions is maximized is T p. and when, in the areas not under the gate electrode and the gate sidewalls of said active semiconductor layer by the interface following depth 2T p from the surface of the active semiconductor layer and the underlying layer A MIS field effect transistor characterized by preventing U-shaped dislocations from growing by ion implantation of arsenic in the active semiconductor layer and preventing abnormal leakage . 前記下地層が、Ｓｉ１−ｘ−ｙＧｅｘＣｙ （但し、０≦ｘ≦１， ０≦ｙ≦１， ０＜ｘ＋ｙ≦１）の組成を有する半導体層であることを特徴とする請求項１乃至２のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。The underlayer is a semiconductor layer having a composition of Si 1-xy Ge x C y (where 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 <x + y ≦ 1). Item 3. The MIS field effect transistor according to any one of Items 1 to 2 . 前記下地層が、Ｓｉ層であることを特徴とする請求項１乃至２のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。The underlying layer, MIS-type field effect transistor according to any one of claims 1 to 2, characterized in that a Si layer. 前記下地層が半導体層であって前記下地層の下層に絶縁体層が形成されていることを特徴とする請求項１乃至４のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。MIS field effect transistor according to any one of claims 1 to 4, characterized in that the underlying layer is the insulator layer in the lower layer of the underlying layer is a semiconductor layer is formed. 前記下地層が絶縁体層であることを特徴とする請求項１乃至２のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。MIS field effect transistor according to any one of claims 1 to 2, wherein the undercoat layer is an insulator layer. 前記活性半導体層が、４族半導体層であることを特徴とする請求項１乃至６のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。The active semiconductor layer is, MIS-type field effect transistor according to any one of claims 1 to 6, characterized in that the group IV semiconductor layer. 前記活性半導体層が、Ｓｉ層であることを特徴とする請求項１乃至３、５、６のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。The active semiconductor layer is, according to claim 1 to 3, characterized in that the Si layer, 5, 6 MIS-type field effect transistor according to any one of. 前記活性半導体層が、Ｓｉ１−ｘ−ｙＧｅｘＣｙ（但し、０≦ｘ≦１， ０≦ｙ≦１， ０＜ｘ＋ｙ≦１） の組成を有する半導体層であることを特徴とする請求項１乃至６のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。The active semiconductor layer is a semiconductor layer having a composition of Si 1-xy Ge x C y (where 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 <x + y ≦ 1). MIS field effect transistor according to any one of claims 1 to 6. 前記活性半導体層と前記ゲート絶縁膜との間に、１０ｎｍ以下の膜厚のＳｉ層を有することを特徴とする請求項９に記載のＭＩＳ型電界効果トランジスタ。The MIS field effect transistor according to claim 9 , further comprising a Si layer having a thickness of 10 nm or less between the active semiconductor layer and the gate insulating film. 前記ソース・ドレイン領域のゲート電極寄りの部分に低不純物濃度領域が形成されていることを特徴とする請求項１乃至１０のいずれか１項に記載のＭＩＳ型電界効果トランジスタ。MIS field effect transistor according to any one of claims 1 to 1 0, characterized in that the low impurity concentration region in a portion of the gate electrode closer is formed of the source and drain regions.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10106966A (en) * 1996-10-01 1998-04-24 Nippon Steel Corp Manufacture of semiconductor device
JPH10214906A (en) * 1996-09-17 1998-08-11 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacture
JPH10270685A (en) * 1997-03-27 1998-10-09 Sony Corp Field-effect transistor and manufacture thereof, semiconductor device and manufacture thereof and logic circuit containing semiconductor device thereof and semiconductor substrate
JP2000286418A (en) * 1999-03-30 2000-10-13 Hitachi Ltd Semiconductor device and semiconductor substrate
JP2001217433A (en) * 2000-01-07 2001-08-10 Samsung Electronics Co Ltd Cmos integrated circuit element with buried silicon germanium layer, substrate and its manufacturing method
US20030227029A1 (en) * 2002-06-07 2003-12-11 Amberwave Systems Corporation Elevated source and drain elements for strained-channel heterojuntion field-effect transistors

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10214906A (en) * 1996-09-17 1998-08-11 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacture
JPH10106966A (en) * 1996-10-01 1998-04-24 Nippon Steel Corp Manufacture of semiconductor device
JPH10270685A (en) * 1997-03-27 1998-10-09 Sony Corp Field-effect transistor and manufacture thereof, semiconductor device and manufacture thereof and logic circuit containing semiconductor device thereof and semiconductor substrate
JP2000286418A (en) * 1999-03-30 2000-10-13 Hitachi Ltd Semiconductor device and semiconductor substrate
JP2001217433A (en) * 2000-01-07 2001-08-10 Samsung Electronics Co Ltd Cmos integrated circuit element with buried silicon germanium layer, substrate and its manufacturing method
US20030227029A1 (en) * 2002-06-07 2003-12-11 Amberwave Systems Corporation Elevated source and drain elements for strained-channel heterojuntion field-effect transistors

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