JP4892852B2 - シリアルインターフェースの制御方法 - Google Patents
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Description
ここで、パラレル転送の指示に応じて第1および第2信号経路を介したパラレル転送で信号転送を行なうステップは、信号転送の転送方向が制御信号の転送方向とは反対方向である場合、制御信号が第1および第2信号経路のうち一の信号経路により転送された後、第1および第2信号経路のうち他の信号経路において先行して信号転送が開始された後に制御信号が転送された信号経路においても信号転送が行われてパラレル転送を行なうステップを有している。
例えば、信号出力端子(SO)の入出力を制御する活性化信号EN3、EN4については、図6においては、制御コードOPCに応じて活性化信号EN3がハイレベル遷移し、アドレス信号ADDR2の入力後に、ステップ(I)の期間で活性化信号EN3はローレベルに遷移し活性化信号EN4はハイレベルに遷移するとして説明したが、本発明はこれに限定されるものではない。チップセレクト端子(CS)へのローレベル信号の入力に応じて活性化信号EN3をハイレベルとすることができる。また、活性化信号EN3のローレベル遷移および活性化信号EN4のハイレベル遷移は、活性化信号EN1、EN2の遷移期間((VIII)のステップ)と同時期に行なうこともできる。
また、図7についても、活性化信号EN3のハイレベル遷移のタイミングは、アドレス信号ADDR2の入力に先立つタイミングであれば、適宜なタイミングに変更することもできる。
本実施形態においては、データ信号の出力の場合について説明したが、データ信号の入力の場合についても同様であることは言うまでもない。
(付記1) 第1の転送方向に信号転送が行なわれる第1信号経路と前記第1の転送方向とは反対方向である第2の転送方向に信号転送が行なわれる第2信号経路とを備えて構成されるシリアルインターフェースの制御方法であって、
前記信号転送に先立ち、前記信号転送の属性を指示する制御信号を転送するステップと、
前記信号転送の属性に応じて、前記第1信号経路に加えて前記第2信号経路を介して前記第1の転送方向に前記信号転送を行ない、または前記第2信号経路に加えて前記第1信号経路を介して前記第2の転送方向に前記信号転送を行なうステップとを有することを特徴とするシリアルインターフェースの制御方法。
(付記2) 前記信号転送の属性は、前記信号転送の転送方向、および前記信号転送が行なわれる信号経路の選択を含むことを特徴とする付記1に記載のシリアルインターフェースの制御方法。
(付記3) 前記第1および第2信号経路を介して前記信号転送を行なうステップは、
前記信号転送の転送方向が前記制御信号の転送方向とは反対方向である場合、前記制御信号が前記第1および第2信号経路のうち一の信号経路により転送された後、前記第1および第2信号経路のうち他の信号経路において先行して前記信号転送が開始されるステップを有することを特徴とする付記1に記載のシリアルインターフェースの制御方法。
(付記4) 前記他の信号経路において先行して前記信号転送が開始されるステップの間、
前記一の信号経路における前記制御信号の転送元では、信号出力が不可状態に遷移すると共に信号入力が可能状態に遷移し、前記一の信号経路における前記制御信号の転送先では、信号出力が可能状態に遷移すると共に信号入力が不可状態に遷移するステップを有することを特徴とする付記3に記載のシリアルインターフェースの制御方法。
(付記5) 前記制御信号の転送および前記信号転送は、所定サイクル数を転送単位として行なわれることを特徴とする付記1に記載のシリアルインターフェースの制御方法。
(付記6) 前記信号の格納アドレスを指示するアドレス信号が、前記制御信号における後段ビット列に降べきに割り当てられており、
前記アドレス信号のうち最下位ビット信号を非入力とするステップを有することを特徴とする付記5に記載のシリアルインターフェースの制御方法。
(付記7) 前記信号の格納アドレスを指示するアドレス信号が、前記制御信号における後段ビット列に降べきに割り当てられており、
前記アドレス信号のうち最下位ビット信号と前記最下位ビット信号を除く前記アドレス信号とを、前記第1信号経路および前記第2信号経路により、各々転送するステップを有することを特徴とする付記5に記載のシリアルインターフェースの制御方法。
(付記8) 前記制御信号が2分され、前記第1信号経路および前記第2信号経路により、並列に転送されるステップを有することを特徴とする付記5に記載のシリアルインターフェースの制御方法。
(付記9) 前記制御信号の転送完了の後、前記転送完了の際の前記転送単位が終了するまでの間に、前記制御信号の転送元においては、信号出力が不可状態に遷移すると共に信号入力が可能状態に遷移し、前記制御信号の転送先においては、信号出力が可能状態に遷移すると共に信号入力が不可状態に遷移するステップを有することを特徴とする付記6乃至8の少なくとも何れか1項に記載のシリアルインターフェースの制御方法。
11、13 入力バッファ
12、14 出力バッファ
15 制御コードデコーダ
P1 第1信号経路
P2 第2信号経路
(CLK) クロック端子
(CS) チップセレクト端子
(SI) 信号入力端子
(SO) 信号出力端子
ADDR、ADDR1、ADDR2 アドレス信号
D0、D1、D2、D3 データ信号
EN1、EN2、EN3、EN4 活性化信号
OPC 制御コード
Claims (3)
- 第1信号経路と第2信号経路とを備え、信号転送が第1の転送方向または第2の転送方向へ行なわれるシリアルインターフェースの制御方法であって、
前記信号転送に先立って、前記第1および第2信号経路を介して信号を同一方向に並列転送するパラレル転送で前記信号転送を行なうことを指示する制御信号を前記第1信号経路を介して転送し、
前記パラレル転送を指示する際、前記パラレル転送される信号の格納アドレスを指示するアドレス信号のうち、最下位ビット信号を非入力とし、
前記パラレル転送の指示に応じて前記第1および第2信号経路を介したパラレル転送で前記信号転送を行なうステップは、
前記信号転送の転送方向が前記制御信号の転送方向とは反対方向である場合、前記制御信号が前記第1および第2信号経路のうち一の信号経路により転送された後、前記第1および第2信号経路のうち他の信号経路において先行して前記信号転送が開始された後に前記制御信号が転送された信号経路においても前記信号転送が行われてパラレル転送を行なうステップを有することを特徴とするシリアルインターフェースの制御方法。 - 第1信号経路と第2信号経路とを備え、信号転送が第1の転送方向または第2の転送方向へ行なわれるシリアルインターフェースの制御方法であって、
前記信号転送に先立って、前記第1および第2信号経路を介して信号を同一方向に並列転送するパラレル転送で前記信号転送を行なうことを指示する制御信号を前記第1信号経路を介して転送し、
前記パラレル転送を指示する際、前記パラレル転送される信号の格納アドレスを指示するアドレス信号のうち、最下位ビット信号を前記第2信号経路で転送し、前記最下位ビット信号を除く前記アドレス信号を前記第1信号経路で転送し、
前記パラレル転送の指示に応じて前記第1および第2信号経路を介したパラレル転送で前記信号転送を行なうステップは、
前記信号転送の転送方向が前記制御信号の転送方向とは反対方向である場合、前記制御信号が前記第1および第2信号経路のうち一の信号経路により転送された後、前記第1および第2信号経路のうち他の信号経路において先行して前記信号転送が開始された後に前記制御信号が転送された信号経路においても前記信号転送が行われてパラレル転送を行なうステップを有することを特徴とするシリアルインターフェースの制御方法。 - 第1信号経路と第2信号経路とを備え、信号転送が第1の転送方向または第2の転送方向へ行なわれるシリアルインターフェースの制御方法であって、
前記信号転送に先立って、前記第1および第2信号経路を介して信号を同一方向に並列転送するパラレル転送で前記信号転送を行なうことを指示する制御信号を前記第1信号経路を介して転送し、
前記パラレル転送を指示する際、前記パラレル転送される信号の格納アドレスを指示するアドレス信号のうち、最下位ビット信号を含む複数のビット信号を前記第2信号経路で転送し、前記複数のビット信号を除く前記アドレス信号を前記第1信号経路で転送し、
前記パラレル転送の指示に応じて前記第1および第2信号経路を介したパラレル転送で前記信号転送を行なうステップは、
前記信号転送の転送方向が前記制御信号の転送方向とは反対方向である場合、前記制御信号が前記第1および第2信号経路のうち一の信号経路により転送された後、前記第1および第2信号経路のうち他の信号経路において先行して前記信号転送が開始された後に前記制御信号が転送された信号経路においても前記信号転送が行われてパラレル転送を行なうステップを有することを特徴とするシリアルインターフェースの制御方法。
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