JP4890276B2

JP4890276B2 - 半導体装置

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Publication number: JP4890276B2
Application number: JP2007009139A
Authority: JP
Inventors: 亮荒澤; 友幸岩淵
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2006-01-31
Filing date: 2007-01-18
Publication date: 2012-03-07
Anticipated expiration: 2027-01-18
Also published as: JP2007235106A

Description

蒸着法により膜を成膜する工程を経て製造される半導体装置に関する。

近年、基体上にトランジスタ、具体的には薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ：以下ＴＦＴと記す）やＭＯＳトランジスタを集積化してなる液晶表示装置やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：以下ＥＬと記す）表示装置の開発が進んでいる。これらの表示装置はいずれもガラス基体上に薄膜形成技術でトランジスタを製造してマトリクス配列する各画素に配置し、画像表示を行う表示装置として機能させている。

基体上には、画素に配置された薄膜トランジスタ特性を検査するためのテストエレメントグループ（ＴｅｓｔＥｌｅｍｅｎｔＧｒｏｕｐ、以下「ＴＥＧ」と記す。）が画素とは別の領域に設けられる（特許文献１参照）。

特開２００４−３４１２１６号公報

ＥＬ表示装置では、画素にＴＦＴを先に作製した後発光素子が作製される。よって、発光素子を作製したことによるＴＦＴへの影響を検査することが求められている。しかしながら、特許文献１のＴＥＧでは、蒸着工程で膜が成膜される領域の外側にＴＥＧが設けられており、発光素子を形成したことによるＴＦＴの特性の変動を検査することができない。

ＥＬ素子の電極となる導電膜や、発光層となる膜を成膜するには蒸着法が用いられるが、蒸着工程の前後でＴＦＴのしきい値電圧（Ｖｔｈ）や、サブスレッショルド特性に異常が現れることがある。異常の原因としては、蒸着工程で発生した放射線によりゲート絶縁膜が損傷を受けることで、ゲート絶縁膜に電荷や準位が生成され、この結果ＴＦＴが劣化したことが考えられる。よって、蒸着工程の前後で画素のＴＦＴの電気的特性を検査できるようなＴＥＧが求められる。

本発明は、ＴＥＧの電気的特性を測定することにより、蒸着工程による半導体装置内の素子の電気的特性の変動を管理できるようにすることを課題とする。

また、ＴＦＴは動作し続けることで経時的に電気的特性が変動することがある。温度によっても電気的特性が変動してしまうため、室温では正常に動作する表示装置が、高温下や低温下で正常に動作できなくなることがある。画素領域を封止した後も、画素領域のＴＦＴの電気的特性を管理できることが望まれる。

本発明は、画素領域を封止した後も、ＴＥＧの電気的特性が測定できる半導体装置を提供することを課題の１つとする。

本発明の半導体装置の１つは、第１の領域と、前記第１の領域内に設けられた画素を有する第２の領域とが規定された基板と、前記第２の領域に設けられた素子と、前記第２の領域の外側の前記第１の領域に設けられ、前記第２の領域の素子を検査するためのテストエレメントグループと、前記第１の領域の外部に設けられ、前記テストエレメントグループに電気的に接続された少なくとも１つの端子とを有することを特徴とする。

本発明の半導体装置の１つは、蒸着法により膜が形成される蒸着領域（第１の領域とも言う）と、前記蒸着領域内に設けられた画素領域（第２の領域とも言う）とが規定された基板と、前記画素領域に設けられた素子と、前記画素領域の外側の前記蒸着領域に設けられ、前記画素領域の素子を検査するためのテストエレメントグループと、前記蒸着領域の外部に設けられ、前記テストエレメントグループに電気的に接続された少なくとも１つの端子とを有することを特徴とする。

また、本発明の半導体装置の他の１つは、蒸着法により膜が形成される蒸着領域と、前記蒸着領域内に設けられた画素領域とが規定された基板と、前記画素領域に設けられた画素と、前記画素領域の外側の前記蒸着領域に設けられ、前記画素領域の素子を検査するためのテストエレメントグループと、前記蒸着領域の外部に設けられ、前記テストエレメントグループに電気的に接続された少なくとも１つの端子と、前記画素は、第１の画素回路と、前記第１の画素回路に接続された発光素子とを有し、前記テストエレメントグループは、前記第１の画素回路と同じ第２の画素回路を有し、前記第２の画素回路の少なくとも１つの素子が前記端子に電気的に接続されていることを特徴とする。

また、本発明の半導体装置の他の１つは、画素領域において、第１のトランジスタ、第２のトランジスタ、ゲート信号線、データ信号線及び電源線を有する第１の画素回路と、前記第１の画素回路に接続された発光素子とを有し、前記第１の画素回路において、前記第１のトランジスタは、ゲートが前記ゲート信号線に接続され、ソース又はドレインの一方は前記データ信号線に接続され、第２のトランジスタはソース又はドレインの一方は前記電源線に接続され、他方は前記発光素子に接続され、前記テストエレメントグループは、前記第１の画素回路と同じ第２の画素回路を有し、前記第２の画素回路において、第１のトランジスタ又は第２のトランジスタの少なくとも一方が前記端子に電気的に接続され、前記第２の画素回路のゲート信号線は、スイッチを介して、前記第１の画素回路のゲート信号線に電気的に接続されていることを特徴とする。

本発明の半導体装置の他の１つは、蒸着法により膜が形成される蒸着領域と、前記蒸着領域内に設けられた画素領域とが規定された基板と、前記画素領域に設けられた画素と、前記画素領域の外側の前記蒸着領域に設けられ、前記画素領域の素子を検査するためのテストエレメントグループと、前記蒸着領域の外部に設けられ、前記テストエレメントグループに電気的に接続された少なくとも１つの端子と、前記画素は、第１のトランジスタ、第２のトランジスタ、ゲート信号線、データ信号線及び電源線を有する第１の画素回路と、前記第１の画素回路に電気的に接続された発光素子とを有し、前記第１の画素回路において、前記第１のトランジスタは、ゲートが前記ゲート信号線に接続され、ソース又はドレインの一方は前記データ信号線に接続され、他方は第２のトランジスタのゲートに接続され、第２のトランジスタはソース又はドレインの一方は前記電源線に接続され、他方は前記発光素子に接続され、前記テストエレメントグループは、前記第１の画素回路と同じ第２の画素回路を有し、前記第２の画素回路において、第１のトランジスタ又は第２のトランジスタの少なくとも一方が前記端子に電気的に接続され、前記第２の画素回路のゲート信号線の電位は一定とされていることを特徴とする。

本発明において、テストエレメントグループの第２の画素回路が、画素領域の第１の画素回路と同じとは、テストエレメントグループの画素回路の素子を端子に電気的に接続するために変更を加えた回路も含むものとする。また、テストエレメントグループには、第２の画素回路を複数マトリクス状に設けることができる。

上記発明において、画素領域に設けられたトランジスタを検査する場合は、テストエレメントグループにトランジスタを設け、画素領域に設けられたコンデンサを検査する場合には、テストエレメントグループにコンデンサを設ける。

また、上記本発明に係る半導体装置はさらに他の基板を有し、前記基板に対向するように前記他の基板がシール材により固定されて、前記蒸着領域が封止されており、前記端子は、前記他の基板及び前記シール材により封止された領域の外側に設けられていることを特徴とする。

また、本発明に適用可能なトランジスタについては、チャネル形成領域の半導体の材料に限定はない。例えば、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜、半導体基板やＳＯＩ基板を用いた単結晶半導体膜、有機半導体やカーボンナノチューブなどの半導体が挙げられる。また、画素領域、テストエレメントグループが設けられる基板、及び封止用に使用される基板の種類に限定はなく、ガラス基板、プラスチック基板を用いることができる。

本発明では、テストエレメントグループ（ＴＥＧ）を蒸着領域内に設けることで、蒸着前後で画素領域の素子の電気的特性をＴＥＧの測定から定量的に知ることができる。例えば、測定結果を利用することで、蒸着工程を行うことにより不良となりうる半導体装置を、蒸着前に推測することが可能になる。そのため、蒸着前にＴＥＧを測定することで、不良となる蓋然性のある基板は蒸着工程以降を行わずにすむため、無駄な蒸着を避けることができ、コスト削減につながる。

本発明は、蒸着領域を封止した後も、ＴＥＧの電気的特性を測定することができる。そのため、封止後に高温下や低温下でのＴＦＴの電気的特性の変動をＴＥＧの測定値から定量的に知ることが可能になる。よって、画素領域の素子の電気的特性について、温度による変動を管理することができる。

以下に、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる様態で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は本実施の形態の記載内容に限定して解釈されるものではない。

また、本明細書において、ＴＦＴのソース及びドレインは、ＴＦＴの構成上、ゲート以外の電極を便宜上区別するために採用されている名称である。本発明において、ＴＦＴの極性に限定されない構成の場合、その極性を考慮すると、ソース及びドレインの名称は変化する。そのため、ソース又は、ドレインを一方の電極及びもう一方の電極のいずれかとして記載することがある。

（実施の形態１）
本実施形態では、半導体装置をアクティブ型ＥＬパネルに適用した例について説明する。図１に本実施形態のＥＬパネルを正面から見た図を示す。

基板１００には、蒸着領域１０１、蒸着領域１０１の内部に設けられた画素領域１０２、及び蒸着領域１０１の周囲を囲む封止領域１０３を備えている。画素領域１０２には、発光素子、及び発光素子に電気的に接続された画素回路を備えた画素が複数マトリクス状に設けられている。画素回路はトランジスタ、コンデンサなどで構成される回路であり、具体例を実施形態２で説明する。

画素領域１０２を含め、蒸着領域１０１は、画素の発光素子を形成するとき、蒸着法による膜が成膜される領域である。封止領域１０３はシール材が設けられる領域である。シール材により封止用の基板１０５が基板１００に固定されて、基板１００と基板１０５の間を気密にしている。すなわち蒸着領域１０１が基板１０５及びシール材により封止される。

基板１００には、封止領域１０３内にデータ信号線駆動回路１０６、ゲート信号線駆動回路１０７が設けられている。画素領域１０２、データ信号線駆動回路１０６、ゲート信号線駆動回路１０７のトランジスタはＴＦＴからなる。データ信号線駆動回路１０６及びゲート信号線駆動回路１０７を画素領域１０２と同じ基板１００に設けているが、基板１００とは別の基板に設けることもできる。

基板１００の一辺には、データ信号線駆動回路１０６、ゲート信号線駆動回路１０７、画素回路等に信号や電源を外部から入力するための複数の端子が並んだ端子部１０８が設けられている。端子部１０８は、封止領域１０３の外側であり。また、基板１０５が被らないようにしている。図１では、端子部１０８にはデータ信号線駆動回路１０６に接続されている端子のみ図示した。

基板１００における画素領域１０２以外の蒸着領域１０１には、画素領域のトランジスタ、コンデンサ等の素子を検査するためのＴＥＧ１０９が設けられている。ＴＥＧ１０９は測定用端子部１１０に設けられた測定用端子に接続されている。測定用端子部１１０は、端子部１０８と同様に、封止領域１０３の外側にある。このことにより、モジュール化、製品化された後もＴＥＧ１０９の測定が可能である。測定用端子部１１０には基板１０５が被らないようにし、ＴＥＧ１０９の測定が容易になるようにしている。

ＴＥＧ１０９は、画素領域１０２やデータ信号線駆動回路１０６、ゲート信号線駆動回路１０７に形成されるＴＦＴと同じ工程で同時に形成される。ＴＥＧ１０９と画素領域１０２などのＴＦＴが完成した後、画素領域１０２に発光素子が作製される。発光素子を製造するときに、蒸着領域１０１にＥＬ層等が蒸着法により成膜される。よって、ＴＥＧ１０９も画素領域１０２に形成されるＴＦＴと共に、蒸着工程の影響を受けることになる。したがって、蒸着工程の前後でＴＥＧ１０９の電気的特性を測定することで、画素領域１０２形成されたＴＦＴについて、蒸着工程による影響を監視することができる。

図２を用いてＴＥＧ１０９の構成を説明する。なお、図３の符号は図２と等しいものとする。図２にＴＥＧ１０９としてトランジスタを形成した例を示す。便宜上、図２のＴＥＧをトランジスタＴＥＧということとする。

図２（ａ）、（ｂ）はトランジスタＴＥＧ１０９の上面図であり、図２（ｅ）は、図２（ａ）のａ−ａ’を分断した断面図であり、図２（ｆ）は図２（ｂ）のｂ−ｂ’を分断した断面図である。また、図３（ａ）〜（ｄ）に図２（ａ）〜（ｄ）の等価回路を示す。

図２（ａ）、（ｂ）のトランジスタＴＥＧ１０９は共に、半導体層２０１と、その上にゲート絶縁膜２０２とゲート電極２０３とを積層したトップゲート構造のＴＦＴである。半導体層２０１にはチャネル形成領域、ソース領域、ドレイン領域が形成されている。図２（ａ）のＴＥＧ１０９はソース領域、ドレイン領域にリンなど５価の不純物が注入されたＮチャネル型のＴＦＴであり、またチャネル形成領域を複数有するマルチゲート構造（マルチチャネル構造ともいう）のＴＦＴである（図３（ａ））。他方、図２（ｂ）のトランジスタＴＥＧ１０９はホウ素など３価の不純物を注入したＰチャネル型のＴＦＴ）であり、またチャネル形成領域が１つのシングルゲート構造のＴＦＴとした（図３（ｂ））。

トランジスタＴＥＧ１０９の３つの端子は、それぞれ配線２０５、２０６、２０７に電気的に接続される。第１の端子であるゲート電極２０３は絶縁層２０４に形成されたコンタクトホールを介して、配線２０５に接続されている。第２、第３の端子は一方がソースであり、他方がドレインに相当する。第２、第３の端子はそれぞれ絶縁層２０４、ゲート絶縁膜２０２に形成されたコンタクトホールを介して配線２０６、２０７に電気的に接続される。配線２０５、２０６、２０７は蒸着領域１０１内を引き回され、封止領域１０３の外側に引き出されて測定用端子部１１０の測定用端子２０８、２０９、２１０に電気的に接続される。ここでは、配線２０５、２０６、２０７と測定用端子２０８、２０９、２１０は同じ導電膜をパターニングして形成した例を示したが、それぞれ異なる導電膜で形成することもできる。

図２（ａ）、図２（ｂ）の例では、ＴＥＧ１０９の端子１つに１つの測定用端子を接続する例を示したが、ＴＥＧの端子１つに対して複数の測定用端子を接続してもよい。その一態様を図２（ｃ）、（ｄ）に示す。図２（ｃ）、図２（ｄ）は、それぞれ、図２（ａ）、図２（ｂ）の変形例である。配線２０６、２０７の代わりに２つに分岐した配線２１１、２１２を用いる。配線２１１により第２の端子は２つの測定用端子２１３、２１４に電気的に接続される。配線２１２により第３の端子が２つの測定用端子２１５、２１６に電気的に接続される。

配線２１１、２１２を２つに分岐させることで、電流特性を測定するための経路と電圧特性を測定するための経路のふたつに分けて、トランジスタＴＥＧ１０９を測定用端子部１１０に接続している。そのため、配線抵抗が無視できるようになり、より正確にトランジスタＴＥＧ１０９の電気的特性を測定することができる。

トランジスタＴＥＧ１０９の構成は図２に示す構成に限定されるものではない、導電型、ゲート電極の構造（シングルゲート構造かマルチゲート構造）、ＴＦＴの構造（ボトムゲート構造、トップゲート構造、ゲート電極がチャネル形成領域の上下にあるデュアルゲート構造）、ＬＤＤ領域の有無など適宜選択すればよい。より正確な検査を行うためには、トランジスタＴＥＧ１０９は画素領域１０２に形成したＴＦＴと同じ構成、同じ大きさであることが望ましい。

トランジスタＴＥＧ１０９に意図的に蒸着工程によるダメージを与えるような構造としてもよい。例えば、トランジスタＴＥＧ１０９上を通る配線を取り除くなどの方法がある。

図４を用いて、ＴＥＧ１０９の他の形態を説明する。図４にＴＥＧ１０９としてコンデンサを形成した例を示す。便宜上、図４のＴＥＧ１０９をコンデンサＴＥＧ１０９ということとする。図４（ａ）はコンデンサＴＥＧ１０９の上面図であり、図４（ｂ）は、図４（ａ）のａ−ａ’を分断した断面図である。図４（ｃ）に図４（ａ）の等価回路を示す。図４において、同じ要素には同じ符号を付している。

コンデンサＴＥＧ１０９は、半導体層４０１と、その上に形成されるゲート絶縁膜４０２と、ゲート電極４０３を積層した構造である。また、コンデンサＴＥＧ１０９は画素領域１０２のＴＦＴと同時に製造されたものであり、半導体層４０１、ゲート絶縁膜４０２、ゲート電極４０３は、それぞれ、画素領域１０２のＴＦＴの半導体層、ゲート絶縁膜、ゲート電極が形成されるときに作製されたものである。より正確な検査を行うために、コンデンサＴＥＧ１０９は、画素領域１０２に形成されたコンデンサと同じサイズ、同じ構造にするのが望ましい。

半導体層４０１のゲート電極４０３に覆われていない領域にはホウ素など３価の不純物が添加されＰ型の導電性を示す不純物領域が形成されている。もちろん、５価の不純物を添加してＮ型の不純物領域を形成してもよい。半導体層４０１のＰ型の不純物領域がコンデンサの一方の電極（第１の端子）として機能し、ゲート電極４０３が他方の電極（第２の端子）として機能する。

ゲート電極４０３は絶縁層４０４に形成されたコンタクトホールを介して配線４０６に電気的に接続されている。また半導体層４０１のＰ型の不純物領域は、絶縁層４０４及びゲート絶縁膜４０２に形成されたコンタクトホールを介して、配線４０５に電気的に接続されている。配線４０５、配線４０６は蒸着領域１０１外部へと引き回され、測定用端子部１１０の測定用端子４０７、４０８に電気的に接続されている。ここでは、配線４０５と測定用端子４０７、配線４０６と測定用端子４０８を同じ導電膜をパターニングして形成した例を示したが、それぞれ異なる導電膜で形成することもできる。

コンデンサＴＥＧの他の一態様を説明する。図４（ａ）のコンデンサＴＥＧ１０９から、封止領域１０３の外側に引き回していた配線４０５、４０６の寄生容量を測定するため、配線４０５、４０６と同じ配線を別途基板１００上に形成し、これらの配線を測定用端子部１１０の端子に接続する。そして、別途形成した配線の寄生容量を測定し、コンデンサＴＥＧ１０９で測定された容量値から減算する。この値から、画素領域１０２のコンデンサについて、より正確な電荷保持容量の値を得ることができる。

（実施の形態２）
アクティブマトリクス型ＥＬパネルには、画素がマトリクス状に配置されている。図５を用いてアクティブマトリクス型ＥＬパネルの画素回路を説明する。画素回路は、データ信号線５０１、ゲート信号線５０２、電源線５０３、２つのＴＦＴ５０４、５０５、電荷保持用のコンデンサ５０６でなる。

データ信号線５０１はデータ信号線駆動回路１０６に接続され、ゲート信号線５０２はゲート信号線駆動回路１０７に接続され、電源線５０３は電源に接続される。

ＴＦＴ５０４は、ゲートがゲート信号線５０２に接続され、ソース、ドレインの一方はデータ信号線５０１に接続され、他方はＴＦＴ５０５のゲート及びコンデンサ５０６の電極の１つが接続されている。ＴＦＴ５０５のソース、ドレインの一方及びコンデンサ５０６のもう１つの電極は共に電源線５０３に接続されている。ＴＦＴ５０４を選択ＴＦＴ、ＴＦＴ５０５を駆動ＴＦＴということがある。

画素領域１０２に設けられた画素５１１、５１２のＴＦＴ５０５の電極５０５ａ（ソース又はドレインに相当する）には、有機ＥＬ素子や無機ＥＬ素子に代表される発光素子５０７が接続される。一方、画素領域１０２の外側の蒸着領域１０１に設けられた画素５１３、５１４のＴＦＴ５０５の電極５０５ａには、発光素子５０７は接続されない。そのため、ＴＦＴ５０５の電極５０５ａの電位は固定されず、浮遊（フローティング、ｆｌｏａｔｉｎｇ）状態とされる。

本明細書では、画素５１３、５１４のように、実質的な画素として機能しない画素を、便宜上ダミー画素ということとする。図５に示すように、アクティブマトリクス型ＥＬパネルの画素領域１０２にはダミー画素が設けられることがある。本実施形態は、このようなダミー画素を画素領域１０２に形成される画素を検査するためのＴＥＧに用いたものである。

図６を用いて、本実施形態のＴＥＧを説明する。図６に示すように、画素領域１０２の外側の蒸着領域１０１内に、ｎ行ｍ列（図６では２行２列）のダミー画素からなるＴＥＧ１０９が設けられている。ダミー画素の画素回路は、データ信号線６０１、データ信号線６０１と交差するゲート信号線６０２、電源線６０３、２つのＴＦＴ６０４、６０５及びコンデンサ６０６を有する。

画素回路において、ＴＦＴ６０４は、ゲートがゲート信号線６０２に接続され、ソース、ドレインの一方はデータ信号線６０１に接続され、他方はＴＦＴ６０５のゲート電極及びコンデンサ６０６の電極の１つが接続されている。ＴＦＴ６０５のソース、ドレインの一方は電源線６０３に接続され、他方の電位は固定されず、浮遊状態とされている。またコンデンサ６０６の一方の電極はＴＦＴ６０４のソース、ドレインの一方に接続され、他方の電極は電源線６０３に接続されている。もちろん画素領域１０２内に設けられた画素回路は、図６に示すダミー画素と同じ回路であり、ＴＦＴ６０５の浮遊状態とされている電極に発光素子が接続されている。

また、ＴＥＧ１０９のダミー画素においては、データ信号線６０１、ゲート信号線６０２、電源線６０３は仮想的に設けたダミー配線であり、外部から信号や電位は供給されない。別の言い方をすると、これら配線６０１、６０２、６０３は、ＴＥＧ１０９外部の配線、電極、端子等と接続されていない配線である。

本実施形態では、ＴＥＧ１０９のうち、１つのダミー画素（図では１行目１列目のダミー画素）のＴＦＴ６０４、６０５を測定用端子部１１０に設けた測定用端子に接続する。ＴＦＴ６０４、６０５のゲート、ソース及びドレインは、それぞれ、封止領域１０３の外側に設置してある測定用端子部１１０まで引き回した配線により、測定用端子部１１０の互いに異なる測定用端子に接続される。

なお、測定用端子に接続されたダミー画素において、ＴＦＴ６０４はデータ信号線６０１、ゲート信号線６０２に接続されていた端子は測定用端子のみに接続される。またＴＦＴ６０５のＴＦＴ６０４に接続された端子は測定用端子のみに接続される。

また、図３（ｃ）、（ｄ）に示すようにＴＦＴ６０４、６０５を測定用端子部１１０に接続することで、配線抵抗を無視して電気的特性を測定することができるので好ましい。

図６では、ＴＥＧ１０９のうちＴＦＴ６０４、６０５を測定対象としたが、実施形態１で説明したようにコンデンサ６０６を測定することもできる。また測定対象とするダミー画素の位置は１行目１列目に限定されるものではない。また、測定用端子部１１０に端子を増やすことで、複数のダミー画素の素子を測定することもできる。

本実施形態では、ＴＥＧ１０９にダミー画素を用いたことで画素領域１０２の画素回路と等価な回路中の素子を測定することができる。したがって、本実施形態のＴＥＧを用いることで、トランジスタ１つでなるＴＥＧよりも、画素領域１０２のトランジスタの電気的特性をより正確に把握することができる。

本実施形態の画素及びダミー画素の画素回路は一例であり、図６に限定されるものではない。ＴＦＴが２つ以上でもよいし、またゲート信号線が複数あってもよい。少なくとも、画素回路は、図５、６に示したように、データ信号線、ゲート信号線、電源線と、選択用と駆動用の２つのＴＦＴを有するものである。電荷保持用のコンデンサは必要に応じて設ければよい。このことは、後述する実施形態３〜５についても同様である。

（実施の形態３）
本実施形態では、実施形態２と同様、ダミー画素をＴＥＧに用いたアクティブマトリクス型ＥＬパネルの例を示す。図７を用いて本実施形態を説明する。

画素領域１０２の画素回路は、図７に示すように、データ信号線７１１と、データ信号線７１１と交差するゲート信号線７１２と、データ信号線７１１に沿った電源線７１３と、２つのＴＦＴ７１４、７１５、コンデンサ７１６が設けられている。画素回路のＴＦＴ７１５に発光素子７１７が接続される。

ＴＦＴ７１４は、ゲートがゲート信号線７１２に接続され、ソース、ドレインの一方はデータ信号線７１１に接続され、他方はＴＦＴ７１５のゲート電極及びコンデンサ７１６の電極の１つが接続されている。ＴＦＴ７１５のソース、ドレインの一方は電源線７０３に接続されている。他方は発光素子７１７に接続されている。またコンデンサ７１６の一方の電極はＴＦＴ７１４のソース、ドレインの一方に接続され、他方は電源線７１３に接続されている。

ＴＥＧ１０９には画素領域１０２に設置される画素と同じ画素回路を有するｎ行ｍ列のダミー画素が設けられる。本実施形態では、行数は画素領域１０２内の画素と同じとし、列は１列とする。なお、ＴＥＧ１０９に用いるダミー画素は行数、列数が共に１以上であればよく、また上限はそれぞれ画素領域の画素の行数、列数である。

ダミー画素はそれぞれデータ信号線７０１と、データ信号線７０１と交差するゲート信号線７０２と、データ信号線７０１に沿った電源線７０３と、２つのＴＦＴ７０４、７０５と、コンデンサ７０６でなる画素回路を有する。

ＴＦＴ７０４は、ゲートがゲート信号線７０２に接続され、ソース、ドレインの一方はデータ信号線７０１に接続され、他方はＴＦＴ７０５のゲート電極及びコンデンサ７０６の電極の１つが接続されている。ＴＦＴ７０５のソース、ドレインの一方は電源線７０３に接続され、他方は電位が固定されず、浮遊状態とされている。コンデンサ７０６の一方の電極はＴＦＴ７０４のソース、ドレインの一方に接続され、他方の電極は電源線７０３に接続されている。

本実施形態では、ＴＥＧ１０９の電気的特性を測定するため、１つのダミー画素（図では１行目１列目のダミー画素）のＴＦＴ７０４が測定用端子部１１０に接続されている。ＴＦＴ７０４のゲート、ソース及びドレインは、それぞれ、封止領域１０３の外側に設置してある測定用端子部１１０まで引き回した配線により、測定用端子部１１０の互いに異なる測定用端子に接続される。ＴＦＴ７０４はデータ信号線７０１には接続されず、測定用端子のみに接続される。

また、図３（ｃ）、（ｄ）に示すように、ＴＦＴ７０４を測定用端子部１１０に接続することもできる。この場合は、配線抵抗を無視して電気的特性を測定することができるので好ましい。

また、ＴＥＧ１０９のゲート信号線７０２は、それぞれ行ごとに、画素領域１０２のゲート信号線７１２とスイッチ７０８を介して電気的に導通される。スイッチ７０８は、導通状態と、非導通状態を切り替えることができる手段であれば構造に制限はない。例えば、スイッチ７０８としてアナログスイッチを設けることができる。一方、データ信号線７０１、電源線７０３は外部から信号や電位は供給されない配線であり、ＴＥＧ１０９外部の配線、電極、端子等と接続されていない。

本実施形態では、画素領域１０２とダミー画素のゲート信号線７０２は、スイッチ７０８を介しているため、ＴＥＧ１０９の電気的特性を測定しているときと測定していないときとで、画素領域１０２のゲート信号線７１２とＴＥＧ１０９のゲート信号線７０２との導通状態と非導通状態を適宜に切り替えることができる。

ＴＥＧ１０９の電気的特性を測定するときは、ＴＥＧ１０９のゲート信号線７０２のうち、測定用端子部１１０と接続されている素子がある行のゲート信号線７０２を、スイッチ７０８により、対応する行にある画素領域１０２のゲート信号線７１２と導通状態にし、残りの行のゲート信号線７０２を、スイッチ７０８により、ゲート信号線７１２非導通状態とする。また、ゲート信号線７０２をゲート信号線７１２と接続していないときよりも、画素領域１０２の画素回路に近い状態でＴＥＧ１０９の素子の電気的特性を測定することができる。また、ＴＥＧ１０９の電気的特性を測定している間に、画素領域１０２の画素回路に不具合が起きないようにしている。

ＴＥＧ１０９の電気的特性を測定していないときや、ＥＬパネルを使用するときは、ＴＥＧ１０９のゲート信号線７０２を画素領域１０２の全てのゲート信号線７１２と導通させないようにする方がよい。これはＴＦＴ７０５のソース、ドレインの一方が浮遊状態であるためである。ＴＥＧ１０９の電気的特性を測定していないときに、画素領域１０２のゲート信号線７１２とＴＥＧ１０９のゲート信号線７０２が導通状態となってしまうと、ＴＦＴ７０５のゲート、ソース及びドレインの電位によっては、表示不良を引き起こすことがある。

本実施形態のＴＥＧ１０９ではＴＦＴ７０４のみ電気的特性を測定しているが、実施形態２のようにＴＦＴ７０５を測定することもできる。また、実施形態１のようにコンデンサ７０６を測定することもできる。また、１行１列目のダミー画素中のＴＦＴを測定しているが、測定するダミー画素はこの位置に限定されるものではない。また複数のダミー画素を測定するようにしてもよい。また、スイッチ７０８は全てのゲート信号線７０２に設けなくともよい。測定用端子部１１０に接続される素子が設けられている行のゲート信号線７０２にスイッチ７０８により対応する行のゲート信号線７１２と導通状態と非導通状態を適宜に切り替えるようにし、他の行にあるゲート信号線７０２は、データ信号線７０１と同様、外部の配線、電極、端子等と接続されていないようにすることもできる。

（実施の形態４）
本実施形態では、実施形態２と同様、ダミー画素をＴＥＧに用いたアクティブマトリクス型ＥＬパネルの例を示す。図８を用いて本実施形態を説明する。

図８に示すように、ＴＥＧ１０９は画素領域１０２の外側の蒸着領域１０１内に設けられている。本実施形態では、ＴＥＧ１０９としてｎ行ｍ列（ここでは２行２列）のダミー画素を設ける。ダミー画素の行数、列数は１以上であればよく、上限は画素領域の画素の行数、列数となる。

本実施形態の画素及びダミー画素の画素回路は実施形態２と同じ構成の回路である。ＴＥＧ１０９のダミー画素は、データ信号線８０１、ゲート信号線８０２、電源線８０３、ＴＦＴ８０４、８０５及びコンデンサ８０６を有する。

本実施形態では、ＴＥＧ１０９の１行目のゲート信号線８０２には、バッファ８０７の出力が接続される。バッファ８０７の入力は接地電位（ＧＮＤ）とされる、また端子８０８から正電位Ｖｃｃが入力される。バッファ８０７は蒸着領域１０１よりも外側に設ければよい。図８では、バッファ８０７は駆動回路１０６、１０７と同様封止領域１０３内に設けられている。端子８０８は端子部１０８に設けられる。

また、バッファ８０７に接続されたゲート信号線８０２の他の配線（２行目以降のゲート信号線８０２、データ信号線８０１及び電源線８０３）はＴＥＧ外部の配線、電極、端子等に接続されていない配線であり、外部から信号や電位は供給されない。

本実施形態では、バッファ８０７を接続した行のダミー画素（図８では１行目１列目のダミー画素）のＴＦＴ８０４が測定用端子部１１０に接続されている。ＴＦＴ８０４のゲート、ソース及びドレインは、それぞれ、封止領域１０３の外側に設置してある測定用端子部１１０まで引き回した配線により、測定用端子部１１０の互いに異なる測定用端子に接続される。なお、測定用端子部１１０に接続されたダミー画素においては、ＴＦＴ８０４のデータ信号線８０１に接続される端子は測定用端子のみに接続される。

また、図３（ｃ）、（ｄ）に示すように、ＴＦＴ８０４を測定用端子部１１０に接続することもできる。この場合は、配線抵抗を無視して電気的特性を測定することができるので好ましい。

バッファ８０７を設けることで、ダミー画素の１行目のゲート信号線８０２には常にバッファ８０７から一定の電位（正電位Ｖｃｃ）が出力される。ゲート信号線８０２に電位が与えられていないときよりも、画素領域１０２の画素回路とより近い状態でＴＦＴ８０４の電気的特性を測定することができる。そのため、バッファ８０７は、ゲート信号線駆動回路１０７の最終段のバッファと同じ構成とするのが望ましい。

本実施形態では、ダミー画素内のＴＦＴ８０４だけを測定しているが、ＴＦＴ８０４に限定されず、実施形態２のようにＴＦＴ８０５や実施形態１で説明したようにコンデンサ８０６を測定することもできる。

（実施の形態５）
本実施形態ではＴＥＧ１０９を蒸着領域１０１の複数箇所に設け、蒸着領域１０１の位置によるＴＥＧの電気的特性の分布を把握できるようにする。

図９に示すように、ＴＥＧ９０１、９０２、９０３、９０４を蒸着領域１０１の四隅に配置する。測定用端子部１１０を２箇所に設け、ＴＥＧ９０１、９０２、９０３、９０４を測定用端子に接続するための配線が短くなるようにした。ＴＥＧ９０１、９０２、９０３、９０４の電極から封止領域１０３の外側に設置してある測定用端子部１１０まで配線を引き回し、測定用端子に接続する。ＴＥＧ９０１、９０２、９０３、９０４の電気的特性を測定することで、画素領域１０２に設けられた素子の電気的特性について、位置に依存した分布を定量的に知ることができる。

図９に示すように、ＴＥＧ９０２と測定用端子部１１０とを接続するための配線がゲート信号線駆動回路１０７にかかる場合は、ゲート信号線駆動回路１０７の電極や配線と短絡しないように、絶縁層を設ける必要があるが、この絶縁層には、画素領域１０２に発光素子を設けるための隔壁と共通の絶縁層を用いればよい。

以上の実施形態１〜５においては、ＴＥＧを配置する場所によっては、ＴＥＧを測定用端子部１１０に接続するための配線の引き回し距離が長くなることがある。このような場合は、配線抵抗が無視できないほど高くなり、ＴＥＧの電気的特性を正確に測定できないおそれがある。

ＴＥＧ内のＴＦＴを測定するときは、実施形態１で説明したように、ＴＥＧに設けられたＴＦＴのソース及びドレインをそれぞれ２つの測定用端子に接続するようにすることで、配線抵抗を無視してＴＦＴの電気的特性を測定することができる（図３（ｃ）、（ｄ）参照）。また、コンデンサを測定するときは、実施形態１で説明したように、配線を別途形成し、その寄生容量を測定できるようにする。そして、ＴＥＧで測定したコンデンサの容量から寄生容量を減算することで、より正確なコンデンサの容量を知ることができる。

実施形態１〜５では、ＴＥＧに発光素子を設けない例を説明したが、発光素子を設けてもよい。ＴＥＧに発光素子を設ける場合は、ＴＥＧの発光素子からの光がＥＬパネル外部に漏れないように遮光するようにするとよい。

本発明を適用したＥＬパネルは、バッテリー駆動する電子機器の表示部や、大画面の表示装置や、電子機器の表示部に好適に用いることができる。例えば、テレビジョン装置（テレビ、テレビジョン受信機）、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図１０を参照して説明する。

図１０（Ａ）に示す携帯情報端末機器は、本体９２０１、表示部９２０２等を含んでいる。表示部９２０２は、本発明の表示装置を適用することができる。

図１０（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含んでいる。表示部９７０１は本発明の表示装置を適用することができる。

図１０（Ｃ）に示す携帯電話機は、本体９１０１、表示部９１０２等を含んでいる。表示部９１０２は、本発明の表示装置を適用することができる。

図１０（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含んでいる。表示部９３０２は、本発明の表示装置を適用することができる。その結果、隔壁の膜剥がれを防止した携帯型のテレビジョン装置を提供することができる。またテレビジョン装置としては、携帯電話機などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広いものに、本発明の表示装置を適用することができる。

図１０（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んでいる。表示部９４０２は、本発明の表示装置を適用することができる。

図１０（Ｆ）に示すテレビジョン装置は、本体９５０１、表示部９５０２等を含んでいる。表示部９５０２は、本発明の表示装置を適用することができる。

また、本発明の半導体装置は、表示部に限定されず、画素に発光素子を設けていることから照明装置として用いることができる。

実施の形態１のＥＬパネルを示す図。実施の形態１のＴＥＧのレイアウトを示すための平面図及び断面図。図２の等価回路図。実施の形態１のレイアウト示すための上面図及び断面図、並びに等価回路図。ダミー画素を含む画素回路の等価回路図。実施の形態２のＥＬパネルを示す図。実施の形態３のＥＬパネルを示す図。実施の形態４のＥＬパネルを示す図。実施の形態５のＥＬパネルを示す図。本発明を適用した電子機器を示す図。

符号の説明

１００基板
１０１蒸着領域
１０２画素領域
１０３封止領域
１０５基板
１０６データ信号線駆動回路
１０７ゲート信号線駆動回路
１０８端子部
１０９ＴＥＧ
１１０測定用端子部
２０１半導体層
２０２ゲート絶縁膜
２０３ゲート電極
２０４絶縁層
２０５配線
２０６配線
２０７配線
２０８測定用端子
２０９測定用端子
２１０測定用端子
２１１配線
２１２配線
２１３測定用端子
２１４配線
２１５測定用端子
４０１半導体層
４０２ゲート絶縁膜
４０３ゲート電極
４０４絶縁層
４０５配線
４０６配線
４０７測定用端子
４０８測定用端子
５０１データ信号線
５０２ゲート信号線
５０３電源線
５０４ＴＦＴ
５０５ＴＦＴ
５０６コンデンサ
５０７発光素子
５１１画素
５１３画素
６０１データ信号線
６０２ゲート信号線
６０３電源線
６０４ＴＦＴ
６０５ＴＦＴ
６０６コンデンサ
７０１データ信号線
７０２ゲート信号線
７０３電源線
７０４ＴＦＴ
７０５ＴＦＴ
７０６コンデンサ
７０８スイッチ
７１１データ信号線
７１２ゲート信号線
７１３電源線
７１４ＴＦＴ
７１５ＴＦＴ
７１６コンデンサ
７１７発光素子
８０１データ信号線
８０２ゲート信号線
８０３電源線
８０４ＴＦＴ
８０５ＴＦＴ
８０６コンデンサ
８０７バッファ
８０８端子
９０１ＴＥＧ
９０２ＴＥＧ
９０３ＴＥＧ
９０４ＴＥＧ
９１０１本体
９１０２表示部
９２０１本体
９２０２表示部
９３０１本体
９３０２表示部
９４０１本体
９４０２表示部
９５０１本体
９５０２表示部
９７０１表示部
９７０２表示部

Claims

第１の領域と、前記第１の領域内に設けられた第２の領域とが規定された基板と、
前記第２の領域に設けられ、第１のトランジスタ、第２のトランジスタ、ゲート信号線、データ信号線及び電源線を有する第１の回路と、前記第１の回路に電気的に接続された発光素子とを有する画素と、
前記第２の領域の外側の前記第１の領域に設けられ、前記第２の領域の前記第１のトランジスタ及び前記第２のトランジスタを検査するためのテストエレメントグループと、を有し、
前記テストエレメントグループは、第３のトランジスタ、第４のトランジスタ、ゲート信号線、データ信号線及び電源線を有する第２の回路を有し、
前記第１のトランジスタは、ゲートが前記ゲート信号線に電気的に接続され、ソース又はドレインの一方は前記データ信号線に電気的に接続され、他方は前記第２のトランジスタのゲートに電気的に接続され、前記第２のトランジスタのソース又はドレインの一方は前記電源線に電気的に接続され、他方は前記発光素子に電気的に接続され、
前記第３のトランジスタは、ゲートが前記ゲート信号線に電気的に接続され、ソース又はドレインの一方は前記データ信号線に電気的に接続され、他方は前記第４のトランジスタのゲートに電気的に接続され、前記第４のトランジスタのソース又はドレインの一方は前記電源線に電気的に接続され、
前記第２の回路の前記ゲート信号線の電位は一定であり、
前記第１の領域は、蒸着法により膜が設けられた蒸着領域であることを特徴とする半導体装置。
第１の領域と、前記第１の領域内に設けられた第２の領域とが規定された基板と、
前記第２の領域に設けられ、第１のトランジスタ、第２のトランジスタ、ゲート信号線、データ信号線及び電源線を有する第１の回路と、前記第１の回路に電気的に接続された発光素子とを有する画素と、
前記第２の領域の外側の前記第１の領域に設けられ、前記第２の領域の前記第１のトランジスタ及び前記第２のトランジスタを検査するためのテストエレメントグループと、を有し、
前記テストエレメントグループは、第３のトランジスタ、第４のトランジスタ、ゲート信号線、データ信号線及び電源線を有する第２の回路を有し、
前記第１のトランジスタは、ゲートが前記ゲート信号線に電気的に接続され、ソース又はドレインの一方は前記データ信号線に電気的に接続され、他方は前記第２のトランジスタのゲートに電気的に接続され、前記第２のトランジスタのソース又はドレインの一方は前記電源線に電気的に接続され、他方は前記発光素子に電気的に接続され、
前記第３のトランジスタは、ゲートが前記ゲート信号線に電気的に接続され、ソース又はドレインの一方は前記データ信号線に電気的に接続され、他方は前記第４のトランジスタのゲートに電気的に接続され、前記第４のトランジスタのソース又はドレインの一方は前記電源線に電気的に接続され、
前記第２の回路の前記ゲート信号線の電位は、バッファを用いることにより一定であり、
前記第１の領域は、蒸着法により膜が設けられた蒸着領域であることを特徴とする半導体装置。
第１の領域と、前記第１の領域内に設けられた第２の領域とが規定された基板と、
前記第２の領域に設けられ、第１のトランジスタ、第２のトランジスタ、ゲート信号線、データ信号線及び電源線を有する第１の回路と、前記第１の回路に電気的に接続された発光素子とを有する画素と、
前記第２の領域の外側の前記第１の領域の四隅に設けられ、前記第２の領域の前記第１のトランジスタ及び前記第２のトランジスタを検査するためのテストエレメントグループと、を有し、
前記テストエレメントグループは、第３のトランジスタ、第４のトランジスタ、ゲート信号線、データ信号線及び電源線を有する第２の回路を有し、
前記第１のトランジスタは、ゲートが前記ゲート信号線に電気的に接続され、ソース又はドレインの一方は前記データ信号線に電気的に接続され、他方は前記第２のトランジスタのゲートに電気的に接続され、前記第２のトランジスタのソース又はドレインの一方は前記電源線に電気的に接続され、他方は前記発光素子に電気的に接続され、
前記第３のトランジスタは、ゲートが前記ゲート信号線に電気的に接続され、ソース又はドレインの一方は前記データ信号線に電気的に接続され、他方は前記第４のトランジスタのゲートに電気的に接続され、前記第４のトランジスタのソース又はドレインの一方は前記電源線に電気的に接続され、
前記第１の領域は、蒸着法により膜が設けられた蒸着領域であることを特徴とする半導体装置。
第１の領域と、前記第１の領域内に設けられた第２の領域とが規定された基板と、
前記第２の領域に設けられ、第１のトランジスタ、第２のトランジスタ、ゲート信号線、データ信号線及び電源線を有する第１の回路と、前記第１の回路に電気的に接続された発光素子とを有する画素と、
前記第２の領域の外側の前記第１の領域の四隅に設けられ、前記第２の領域の前記第１のトランジスタ及び前記第２のトランジスタを検査するためのテストエレメントグループと、を有し、
前記テストエレメントグループは、第３のトランジスタ、第４のトランジスタ、ゲート信号線、データ信号線及び電源線を有する第２の回路を有し、
前記第１のトランジスタは、ゲートが前記ゲート信号線に電気的に接続され、ソース又はドレインの一方は前記データ信号線に電気的に接続され、他方は前記第２のトランジスタのゲートに電気的に接続され、前記第２のトランジスタのソース又はドレインの一方は前記電源線に電気的に接続され、他方は前記発光素子に電気的に接続され、
前記第３のトランジスタは、ゲートが前記ゲート信号線に電気的に接続され、ソース又はドレインの一方は前記データ信号線に電気的に接続され、他方は前記第４のトランジスタのゲートに電気的に接続され、前記第４のトランジスタのソース又はドレインの一方は前記電源線に電気的に接続され、
前記第２の回路の前記ゲート信号線の電位は一定であり、
前記第１の領域は、蒸着法により膜が設けられた蒸着領域であることを特徴とする半導体装置。
第１の領域と、前記第１の領域内に設けられた第２の領域とが規定された基板と、
前記第２の領域に設けられ、第１のトランジスタ、第２のトランジスタ、ゲート信号線、データ信号線及び電源線を有する第１の回路と、前記第１の回路に電気的に接続された発光素子とを有する画素と、
前記第２の領域の外側の前記第１の領域に設けられ、前記第２の領域の前記第１のトランジスタ及び前記第２のトランジスタを検査するためのテストエレメントグループと、
前記第１の領域の外側に設けられた少なくとも１つの端子と、を有し、
前記テストエレメントグループは、第３のトランジスタ、第４のトランジスタ、ゲート信号線、データ信号線及び電源線を有する第２の回路を有し、
前記第１のトランジスタは、ゲートが前記ゲート信号線に電気的に接続され、ソース又はドレインの一方は前記データ信号線に電気的に接続され、他方は前記第２のトランジスタのゲートに電気的に接続され、前記第２のトランジスタのソース又はドレインの一方は前記電源線に電気的に接続され、他方は前記発光素子に電気的に接続され、
第３のトランジスタ又は第４のトランジスタの少なくとも一方が前記端子に電気的に接続され、
前記第２の回路の前記ゲート信号線の電位は一定であり、
前記第１の領域は、蒸着法により膜が設けられた蒸着領域であることを特徴とする半導体装置。
さらに他の基板を有し、
前記基板に対向するように前記他の基板がシール材により固定されて、前記第１の領域が封止されており、
前記端子は、前記基板、前記他の基板及び前記シール材により封止された領域の外側に設けられていることを特徴とする請求項５に記載の半導体装置。
さらに３つの端子を有し、
前記第３のトランジスタ又は前記第４のトランジスタの少なくとも一方が前記３つの端子に電気的に接続されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
さらに２つの端子を有し、
前記第３のトランジスタ又は前記第４のトランジスタのソース及びドレインが、それぞれ前記２つの端子に電気的に接続されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。