JP4885635B2 - Semiconductor device - Google Patents

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Description

本発明は、内部リードに半導体素子およびチップ部品が搭載され、これらがモールド樹脂によって封止された形態の半導体装置に関する。   The present invention relates to a semiconductor device in which a semiconductor element and a chip component are mounted on an internal lead and these are sealed with a mold resin.

ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）構造などを有する半導体装置は、集積回路が形成された半導体チップと、リードフレームとよばれる導体を備える。半導体チップは、リードフレームのアイランドに実装され、半導体チップ上に設けられたパッドは、リードとボンディングワイヤを介して接続された後に、モールド樹脂によって封止される。その後、半導体パッケージは、リードフレームから切り離される。   A semiconductor device having a QFP (Quad Flat Package) structure or the like includes a semiconductor chip on which an integrated circuit is formed and a conductor called a lead frame. The semiconductor chip is mounted on the island of the lead frame, and the pads provided on the semiconductor chip are connected to the leads via bonding wires and then sealed with a mold resin. Thereafter, the semiconductor package is separated from the lead frame.

特開２００２−２３１８７５号公報JP 2002-231875 A

リニアレギュレータ（３端子レギュレータ）などの電源回路を、ＱＦＰ構造の半導体装置として製造する場合について考察する。ここで、リニアレギュレータは、入力端子に入力された電源電圧を、安定化して出力端子から出力する。こうしたリニアレギュレータは電源端子と接地間、出力端子と接地間に、電圧を安定化するための安定化キャパシタが設けられるのが一般的である。さらに、車載用途などにおいては、ＥＭＣ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ）とよばれる規格を満たすために、安定化キャパシタと並列に、容量値が数ｎＦ〜数十ｎＦのデカップリングキャパシタが設けられる場合がある。   Consider a case where a power supply circuit such as a linear regulator (3-terminal regulator) is manufactured as a semiconductor device having a QFP structure. Here, the linear regulator stabilizes the power supply voltage input to the input terminal and outputs it from the output terminal. Such a linear regulator is generally provided with a stabilizing capacitor for stabilizing the voltage between the power supply terminal and the ground and between the output terminal and the ground. Furthermore, in order to satisfy a standard called EMC (Electro-Magnetic Compatibility) in a vehicle-mounted application, a decoupling capacitor having a capacitance value of several nF to several tens of nF may be provided in parallel with the stabilization capacitor. .

ＱＦＰ構造のレギュレータにおいて、デカップリングキャパシタはパッケージの外部のプリント基板上に設ける必要がある。このため、リードやプリント基板上の配線パターンにより発生する寄生インダクタンスや寄生抵抗によって、デカップリング特性が悪化したり、プリント基板の配線パターンによって、リニアレギュレータのＥＭＣ特性が変動するという問題がある。   In the regulator of the QFP structure, the decoupling capacitor needs to be provided on a printed circuit board outside the package. For this reason, there is a problem that the decoupling characteristic is deteriorated due to the parasitic inductance or the parasitic resistance generated by the lead or the wiring pattern on the printed circuit board, or the EMC characteristic of the linear regulator varies depending on the wiring pattern of the printed circuit board.

こうした問題、すなわち、半導体装置の特性が、それが実装されるプリント基板の配線パターンにより影響を受けるという問題は、ＥＭＣ特性に限らず発生しうる。本発明はこうした課題に鑑みてなされたものであり、その目的は、プリント基板の配線パターンなどの影響を抑制し、安定した特性を得ることができる半導体装置の提供にある。   Such a problem, that is, the problem that the characteristics of the semiconductor device are affected by the wiring pattern of the printed circuit board on which the semiconductor device is mounted can occur not only with the EMC characteristics. The present invention has been made in view of such problems, and an object thereof is to provide a semiconductor device capable of suppressing the influence of a wiring pattern of a printed circuit board and obtaining stable characteristics.

本発明のある態様によれば、リードを具備した半導体装置が提供される。この半導体装置は、少なくとも表面が導電性材料で形成された基体と、基体の一面に実装され、接地電位が基体から供給される半導体基板と、平行に形成された電極対である第１、第２電極を具備したキャパシタであって、基体上に、第１電極が基体の一面と電気的に接続された状態で実装されたキャパシタと、外部接続用に設けられた半導体基板のパッドと、キャパシタの第２電極とを接続する第１のボンディングワイヤと、本半導体装置の外部接続端子であるリードと、リードとキャパシタの第２電極とを接続する第２のボンディングワイヤと、を備える。   According to an aspect of the present invention, a semiconductor device having a lead is provided. The semiconductor device includes a base having at least a surface formed of a conductive material, a semiconductor substrate mounted on one surface of the base and supplied with a ground potential from the base, and first and second electrode pairs formed in parallel. A capacitor having two electrodes, the capacitor mounted on the base body in a state where the first electrode is electrically connected to one surface of the base body, a pad of a semiconductor substrate provided for external connection, and the capacitor A first bonding wire that connects the second electrode, a lead that is an external connection terminal of the semiconductor device, and a second bonding wire that connects the lead and the second electrode of the capacitor.

この態様によると、キャパシタの第１電極には、基体の表面を介して、半導体装置と同一の電位が供給される。その結果、従来のように、キャパシタを半導体装置のパッケージの外部、すなわちプリント基板上に設けた場合に比べて、キャパシタと半導体チップの位置関係が固定されるため、半導体装置の特性を安定させることができる。   According to this aspect, the same potential as that of the semiconductor device is supplied to the first electrode of the capacitor via the surface of the base. As a result, the positional relationship between the capacitor and the semiconductor chip is fixed as compared with the conventional case where the capacitor is provided outside the package of the semiconductor device, that is, on the printed circuit board, thereby stabilizing the characteristics of the semiconductor device. Can do.

本発明の別の態様によっても、リードを具備した半導体装置が提供される。この半導体装置は、少なくとも表面が導電性材料で形成された基体と、基体の一面に実装され、接地電位が前記基体から供給される半導体基板と、平行に形成された電極対である第１、第２電極を具備したキャパシタであって、基体上に、第１電極が前記基体の一面と電気的に接続された状態で実装されたキャパシタと、本半導体装置の外部接続端子であって、その一端が、キャパシタの第２電極と密着して固定されるリードと、外部接続用に設けられた半導体基板のパッドと、リードの一端とを接続するボンディングワイヤと、を備える。   According to another aspect of the present invention, a semiconductor device including a lead is provided. The semiconductor device includes a base having at least a surface formed of a conductive material, a semiconductor substrate mounted on one surface of the base, and a ground potential supplied from the base, and first and second electrode pairs formed in parallel. A capacitor having a second electrode, the capacitor mounted on the substrate in a state where the first electrode is electrically connected to one surface of the substrate, and an external connection terminal of the semiconductor device, One end includes a lead fixed in close contact with the second electrode of the capacitor, a pad of a semiconductor substrate provided for external connection, and a bonding wire that connects one end of the lead.

この態様においても、キャパシタの第１電極には、基体の表面を介して、半導体装置と同一の電位が供給される。その結果、従来のように、キャパシタを半導体装置のパッケージの外部、すなわちプリント基板上に設けた場合に比べて、キャパシタと半導体チップの位置関係が固定されるため、半導体装置の特性を安定させることができる。   Also in this aspect, the same potential as that of the semiconductor device is supplied to the first electrode of the capacitor via the surface of the base. As a result, the positional relationship between the capacitor and the semiconductor chip is fixed as compared with the conventional case where the capacitor is provided outside the package of the semiconductor device, that is, on the printed circuit board, thereby stabilizing the characteristics of the semiconductor device. Can do.

ある態様において、半導体基板は、電源回路を含んでもよい。パッドは、電源回路に電源電圧を供給する入力端子であって、キャパシタは、電源回路の入力端子に設けられたデカップリングキャパシタであってもよい。
また、パッドは、電源回路により生成された電圧が出力される出力端子であって、キャパシタは、電源回路の出力端子に設けられたデカップリングキャパシタであってもよい。電源回路は、リニアレギュレータであってもよい。 In one embodiment, the semiconductor substrate may include a power supply circuit. The pad may be an input terminal that supplies a power supply voltage to the power supply circuit, and the capacitor may be a decoupling capacitor provided at the input terminal of the power supply circuit.
Further, the pad may be an output terminal that outputs a voltage generated by the power supply circuit, and the capacitor may be a decoupling capacitor provided at the output terminal of the power supply circuit. The power supply circuit may be a linear regulator.

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。   Note that any combination of the above-described constituent elements and the constituent elements and expressions of the present invention replaced with each other among methods, apparatuses, systems, etc. are also effective as an aspect of the present invention.

本発明に係る半導体装置によれば、プリント基板の配線パターンなどの影響を抑制し、安定した特性を得ることができる。   According to the semiconductor device of the present invention, it is possible to suppress the influence of the wiring pattern of the printed circuit board and obtain stable characteristics.

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合せは、必ずしも発明の本質的なものであるとは限らない。   The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. Further, the embodiments are illustrative rather than limiting the invention, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置１００の斜視図である。半導体装置１００は、リードフレームパッケージで構成される。半導体装置１００は、基体１０、半導体基板１２、シャントキャパシタＣ１、Ｃ２、内部ボンディングワイヤＷ１、Ｗ２、外部ボンディングワイヤＷ３、Ｗ４、ダイレクトボンディングワイヤＷ５、リード電極（以下、単にリードとよぶ）２０〜２２、を備える。実際には、半導体装置１００はモールド樹脂によって封止されているが、内部の構造を明確とするため、モールド樹脂は図示していない。 (First embodiment)
FIG. 1 is a perspective view of a semiconductor device 100 according to the first embodiment of the present invention. The semiconductor device 100 is composed of a lead frame package. The semiconductor device 100 includes a substrate 10, a semiconductor substrate 12, shunt capacitors C1, C2, internal bonding wires W1, W2, external bonding wires W3, W4, direct bonding wires W5, lead electrodes (hereinafter simply referred to as leads) 20-22. . Actually, the semiconductor device 100 is sealed with a mold resin, but the mold resin is not shown in order to clarify the internal structure.

基体１０は、少なくとも表面が導電性材料で形成されている。ここでの「表面」とは、基体１０の一面のみ、あるいは両面をいう。基体１０は、リードフレームのアイランドに相当する部材である。本実施の形態では、基体１０は、リードフレームのアイランドと同様に、全体が金属で形成されており、基体１０そのものが導体である。   At least the surface of the substrate 10 is formed of a conductive material. Here, the “surface” means only one surface or both surfaces of the substrate 10. The base 10 is a member corresponding to an island of the lead frame. In the present embodiment, the base body 10 is entirely made of metal like the island of the lead frame, and the base body 10 itself is a conductor.

半導体基板１２は、基体１０の表面（上面）に実装され、固定電圧である接地電圧が基体１０の表面から供給される。半導体基板１２の上面には、トランジスタ素子や抵抗、キャパシタなどが集積化され、機能回路が形成される。本実施の形態において、半導体基板１２には、電源回路が形成される。   The semiconductor substrate 12 is mounted on the surface (upper surface) of the base 10, and a ground voltage that is a fixed voltage is supplied from the surface of the base 10. Transistor elements, resistors, capacitors, and the like are integrated on the upper surface of the semiconductor substrate 12 to form a functional circuit. In the present embodiment, a power supply circuit is formed on the semiconductor substrate 12.

シャントキャパシタＣ１、Ｃ２は、その下面と上面に平行に形成された電極対である第１電極１４ａ、第２電極１４ｂを具備する。このシャントキャパシタＣ１、Ｃ２の構造を、一般的な、あるいは公知のものと認識してはならない。従来のチップ部品として市販されるキャパシタは、実装される基材、基体、プリント基板等と接する実装面の両端に２つの電極が配置されているのに対して、本実施の形態のシャントキャパシタＣ１、Ｃ２は、実装面と、その反対側の面の両方に、電極が形成されている。なお、シャントキャパシタＣ１、Ｃ２の内部の構成は、一般的な積層セラミックキャパシタと同様である。   The shunt capacitors C1 and C2 include a first electrode 14a and a second electrode 14b, which are electrode pairs formed in parallel to the lower surface and the upper surface. The structure of the shunt capacitors C1 and C2 should not be recognized as general or known. A capacitor commercially available as a conventional chip component has two electrodes disposed on both ends of a mounting surface in contact with a substrate, a base, a printed board, and the like to be mounted, whereas the shunt capacitor C1 of the present embodiment. , C2 has electrodes formed on both the mounting surface and the opposite surface. The internal configuration of the shunt capacitors C1 and C2 is the same as that of a general multilayer ceramic capacitor.

シャントキャパシタＣ１は、第１電極１４ａが、基体１０の表面と電気的に接続されて実装される。接続には、一般的な接続手段であるハンダを用いることができる。シャントキャパシタＣ２についても同様である。   The shunt capacitor C1 is mounted with the first electrode 14a electrically connected to the surface of the base body 10. For the connection, solder which is a general connection means can be used. The same applies to the shunt capacitor C2.

半導体基板１２の集積回路が形成される表面には、外部接続用にパッドＰ１〜Ｐ３が設けられる。内部ボンディングワイヤＷ１は、パッドＰ１とシャントキャパシタＣ１の第２電極１４ｂとを接続する。同様に、内部ボンディングワイヤＷ２は、パッドＰ３とシャントキャパシタＣ２の第２電極を接続する。ボンディングワイヤは、たとえば金線である。   Pads P1 to P3 are provided for external connection on the surface of the semiconductor substrate 12 where the integrated circuit is formed. The internal bonding wire W1 connects the pad P1 and the second electrode 14b of the shunt capacitor C1. Similarly, the internal bonding wire W2 connects the pad P3 and the second electrode of the shunt capacitor C2. The bonding wire is, for example, a gold wire.

リード２０〜２２は、半導体装置１００の外部接続端子として機能する。リード２０〜２２は、基体１０と同じ材料で形成するのが好ましく、アイランドである基体１０とともに、リードフレームとして一体形成され、モールド樹脂によって封止された後、切断される。   The leads 20 to 22 function as external connection terminals of the semiconductor device 100. The leads 20 to 22 are preferably formed of the same material as the base 10 and are integrally formed as a lead frame together with the base 10 which is an island, and after being sealed with a molding resin, are cut.

外部ボンディングワイヤＷ３は、リード２０とシャントキャパシタＣ１の第２電極１４ｂとを接続する。同様に、外部ボンディングワイヤＷ４は、リード２２とシャントキャパシタＣ２の第２電極とを接続する。ダイレクトボンディングワイヤＷ５は、シャントキャパシタが接続されないパッドＰ２を、リード２１と直接接続する。   The external bonding wire W3 connects the lead 20 and the second electrode 14b of the shunt capacitor C1. Similarly, the external bonding wire W4 connects the lead 22 and the second electrode of the shunt capacitor C2. The direct bonding wire W5 directly connects the pad P2 to which the shunt capacitor is not connected to the lead 21.

図２は、図１の半導体装置１００の断面図を、等価回路図として示した図である。図２は、図１のシャントキャパシタＣ１および内部ボンディングワイヤＷ１、外部ボンディングワイヤＷ３を含む平面の断面図である。図２のＬ１は、図１のシャントキャパシタＣ１の直列寄生インダクタンスを、Ｌ２は、図１の外部ボンディングワイヤＷ３およびリード２０の寄生インダクタンスを、Ｌ３は、図１の内部ボンディングワイヤＷ１のインダクタンスをそれぞれ示している。また、図２の抵抗Ｒ１は、半導体基板１２の下面（裏面）から、半導体集積回路が形成される上面（表面）の厚み方向の抵抗成分を示す。たとえばこの抵抗Ｒ１は、Ｐ型シリコン基板の抵抗成分である。   FIG. 2 is a diagram showing a cross-sectional view of the semiconductor device 100 of FIG. 1 as an equivalent circuit diagram. FIG. 2 is a cross-sectional plan view including the shunt capacitor C1, the internal bonding wire W1, and the external bonding wire W3 of FIG. 2 is the series parasitic inductance of the shunt capacitor C1 of FIG. 1, L2 is the parasitic inductance of the external bonding wire W3 and the lead 20 of FIG. 1, and L3 is the inductance of the internal bonding wire W1 of FIG. Show. 2 indicates a resistance component in the thickness direction from the lower surface (back surface) of the semiconductor substrate 12 to the upper surface (front surface) on which the semiconductor integrated circuit is formed. For example, the resistor R1 is a resistance component of a P-type silicon substrate.

基体１０は、プリント基板とハンダで直接接続され、接地電位に固定される。したがって、ここでは、基体１０において、理想的な接地状態が実現されているものと仮定する。図１の構造において、シャントキャパシタＣ１の第１電極１４ａは、ボンディングワイヤや配線を介すことなく、直接、理想的な接地状態にある基体１０と接続される。その結果、シャントキャパシタＣ１と直列の経路に存在するインダクタンス成分Ｌ１は、シャントキャパシタＣ１自体の寄生インダクタンスのみとなり、ボンディングワイヤや一般的なプリント基板上の配線のインダクタンスに比べて非常に小さいものとなる。たとえば、ボンディングワイヤやプリント基板上の配線のインダクタンス成分が数ｎＨであるのに対して、０６０３規格（６００μｍ×３００μｍ×３００μｍ）のキャパシタの寄生インダクタンス成分は１ｎＨ以下であって小さい。   The substrate 10 is directly connected to the printed circuit board by solder and is fixed to the ground potential. Therefore, it is assumed here that an ideal grounding state is realized in the base 10. In the structure of FIG. 1, the first electrode 14a of the shunt capacitor C1 is directly connected to the base body 10 in an ideal ground state without using a bonding wire or wiring. As a result, the inductance component L1 existing in the path in series with the shunt capacitor C1 is only the parasitic inductance of the shunt capacitor C1 itself, which is very small compared to the inductance of the bonding wire or the wiring on a general printed board. . For example, while the inductance component of the bonding wire or the wiring on the printed board is several nH, the parasitic inductance component of the capacitor of 0603 standard (600 μm × 300 μm × 300 μm) is 1 nH or less and small.

したがって、本実施の形態に係る半導体装置１００によれば、電源ラインと接地間、あるいは信号ラインと接地間に設けられるシャントキャパシタＣ１の直列インダクタンス成分を、従来の技術に比べて低減することが可能となる。さらに、シャントキャパシタＣ１は、基体１０上の所定の位置に実装されるため、プリント基板上に実装する場合と比べて、インダクタンス成分Ｌ１のばらつきや変動が抑制される。   Therefore, according to the semiconductor device 100 according to the present embodiment, the series inductance component of the shunt capacitor C1 provided between the power supply line and the ground or between the signal line and the ground can be reduced as compared with the conventional technique. It becomes. Furthermore, since the shunt capacitor C1 is mounted at a predetermined position on the base 10, variations and fluctuations in the inductance component L1 are suppressed as compared with the case where it is mounted on the printed board.

その結果、本実施の形態に係る半導体装置１００によれば、シャントキャパシタＣ１の直列インダクタンス成分を小さくするとともに、その値の変動が抑制されるため、回路特性を安定なものとすることができる。シャントキャパシタは、電源ラインと接地間に設けられるデカップリングキャパシタとして利用され、あるいは、ＬＣフィルタやＲＣフィルタに利用される。これらの用途において、シャントキャパシタの直列インダクタンス成分が低減されることにより、回路の特性を向上することができる。また、インダクタンス成分のばらつきが抑制されることにより、回路特性がばらつくのを抑えることができる。
言うまでもなく、以上の考察は、シャントキャパシタＣ２についても同様に成り立つ。 As a result, according to the semiconductor device 100 according to the present embodiment, the series inductance component of the shunt capacitor C1 is reduced, and fluctuations in the value are suppressed, so that the circuit characteristics can be stabilized. The shunt capacitor is used as a decoupling capacitor provided between the power supply line and the ground, or is used for an LC filter or an RC filter. In these applications, circuit characteristics can be improved by reducing the series inductance component of the shunt capacitor. Moreover, variation in the inductance component is suppressed, so that variation in circuit characteristics can be suppressed.
Needless to say, the above consideration holds true for the shunt capacitor C2.

図３は、図１の半導体装置１００の構造を好適に利用可能な電源回路３０の回路図である。電源回路３０は、レギュレータＩＣ３２、デカップリングキャパシタＣｄ１、Ｃｄ２、安定化（平滑化）キャパシタＣ３、Ｃ４を備える。レギュレータＩＣ３２は、図１の半導体基板１２に集積化される。レギュレータＩＣは、基準電圧源、演算増幅器、パワートランジスタ（不図示）を含む一般的な３端子レギュレータ回路であり、入力端子Ｔ１には、直流電源３４から出力される入力電圧Ｖｉｎが印加される。パワートランジスタは、レギュレータＩＣ３２の入力端子Ｔ１と、出力端子Ｔ２の間に設けられる。演算増幅器の非反転入力端子には、出力端子Ｔ２の出力電圧Ｖｏｕｔが帰還され、反転入力端子には基準電圧が印加される。パワートランジスタの制御端子、すなわちベースもしくはゲートには、演算増幅器の出力電圧が印加される。パワートランジスタのオン抵抗が制御され、出力電圧Ｖｏｕｔが安定化される。   FIG. 3 is a circuit diagram of a power supply circuit 30 that can suitably use the structure of the semiconductor device 100 of FIG. The power supply circuit 30 includes a regulator IC 32, decoupling capacitors Cd1 and Cd2, and stabilization (smoothing) capacitors C3 and C4. The regulator IC 32 is integrated on the semiconductor substrate 12 of FIG. The regulator IC is a general three-terminal regulator circuit including a reference voltage source, an operational amplifier, and a power transistor (not shown), and an input voltage Vin output from the DC power supply 34 is applied to the input terminal T1. The power transistor is provided between the input terminal T1 of the regulator IC 32 and the output terminal T2. The output voltage Vout of the output terminal T2 is fed back to the non-inverting input terminal of the operational amplifier, and the reference voltage is applied to the inverting input terminal. The output voltage of the operational amplifier is applied to the control terminal of the power transistor, that is, the base or gate. The on-resistance of the power transistor is controlled, and the output voltage Vout is stabilized.

レギュレータＩＣ３２の入力端子Ｔ１側には、平滑化キャパシタＣ３が設けられ、出力端子Ｔ２側には、平滑化キャパシタＣ４が設けられる。たとえば、入力側の平滑化キャパシタＣ３の容量値は、数百ｎＦ程度であり、出力側の平滑化キャパシタＣ４の容量値は、数十〜数百μＦである。これらの平滑化キャパシタＣ３、Ｃ４によって、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔの変動が抑制され、負荷ＲＬに安定な電圧を供給することができる。さらに、レギュレータＩＣ３２の入力端子Ｔ１側には、デカップリングキャパシタＣｄ１、出力端子Ｔ２側には、デカップリングキャパシタＣｄ２が設けられる。デカップリングキャパシタＣｄ１、Ｃｄ２の容量値は、数ｎ〜数十ｎＦであり、ＥＭＣ特性を改善するために設けられる。本実施の形態では、図３のデカップリングキャパシタＣｄ１、デカップリングキャパシタＣｄ２が、図１のシャントキャパシタＣ１、Ｃ２として、半導体装置１００の内部に設けられる。   A smoothing capacitor C3 is provided on the input terminal T1 side of the regulator IC 32, and a smoothing capacitor C4 is provided on the output terminal T2 side. For example, the capacitance value of the smoothing capacitor C3 on the input side is about several hundreds nF, and the capacitance value of the smoothing capacitor C4 on the output side is several tens to several hundreds μF. By these smoothing capacitors C3 and C4, fluctuations in the input voltage Vin and the output voltage Vout are suppressed, and a stable voltage can be supplied to the load RL. Further, a decoupling capacitor Cd1 is provided on the input terminal T1 side of the regulator IC 32, and a decoupling capacitor Cd2 is provided on the output terminal T2 side. The capacitance values of the decoupling capacitors Cd1 and Cd2 are several n to several tens of nF, and are provided to improve EMC characteristics. In the present embodiment, the decoupling capacitor Cd1 and the decoupling capacitor Cd2 in FIG. 3 are provided inside the semiconductor device 100 as the shunt capacitors C1 and C2 in FIG.

図３のデカップリングキャパシタＣｄ１、Ｃｄ２を、図１のシャントキャパシタＣ１、Ｃ２として半導体装置１００の内部に実装することにより、良好なデカップリング特性が実現でき、車載用途のように、ＥＭＣとして非常に高いレベルが要求される場合であっても、その基準をクリアすることができる。   By mounting the decoupling capacitors Cd1 and Cd2 of FIG. 3 inside the semiconductor device 100 as the shunt capacitors C1 and C2 of FIG. Even if a high level is required, the criteria can be cleared.

また、従来のように、デカップリングキャパシタＣｄ１、Ｃｄ２を、プリント基板上に配置した場合、プリント基板の配線パターンによって、ＥＭＣ特性が変動するという問題があったが、図１の構造とすれば、デカップリングキャパシタＣｄ１、Ｃｄ２の実装位置が固定されるため、ＥＭＣ特性を外部の要因によらずに、安定させることができる。   Further, when the decoupling capacitors Cd1 and Cd2 are arranged on the printed circuit board as in the prior art, there is a problem that the EMC characteristic varies depending on the wiring pattern of the printed circuit board. Since the mounting positions of the decoupling capacitors Cd1 and Cd2 are fixed, the EMC characteristics can be stabilized regardless of external factors.

さらに、従来では、半導体パッケージの外部、すなわちプリント基板上に設けられていたキャパシタを半導体パッケージの内部に設けることにより、システム上の部品点数および回路面積を削減することができる。   Furthermore, the number of parts on the system and the circuit area can be reduced by providing the capacitor provided outside the semiconductor package, that is, on the printed circuit board, inside the semiconductor package.

（第２の実施の形態）
図４は、第２の実施の形態に係る半導体装置１００ａの斜視図である。以下、第２の実施の形態に係る半導体装置１００ａの構造について、図１の半導体装置１００との相違点を中心に説明する。図４の半導体装置１００ａでは、パッドＰ１、シャントキャパシタＣ１、リード２０および内部ボンディングワイヤＷ１の接続形態が、図１の半導体装置１００と異なっている。 (Second Embodiment)
FIG. 4 is a perspective view of the semiconductor device 100a according to the second embodiment. Hereinafter, the structure of the semiconductor device 100a according to the second embodiment will be described focusing on differences from the semiconductor device 100 of FIG. In the semiconductor device 100a of FIG. 4, the connection form of the pad P1, the shunt capacitor C1, the lead 20, and the internal bonding wire W1 is different from that of the semiconductor device 100 of FIG.

図４の半導体装置１００ａでは、リード２０が折り曲げて形成され、シャントキャパシタＣ１の第２電極１４ｂ上に覆い被さるように延伸しており、シャントキャパシタＣ１の第２電極１４ｂと、ボンディングワイヤを介することなく、直接接続される。さらに、半導体基板１２のパッドＰ１と、リード２０とが、内部ボンディングワイヤＷ１によって接続される。なお、シャントキャパシタＣ２も、シャントキャパシタＣ１と同様に接続されている。   In the semiconductor device 100a of FIG. 4, the lead 20 is formed by being bent and extends so as to cover the second electrode 14b of the shunt capacitor C1, and via the second electrode 14b of the shunt capacitor C1 and a bonding wire. There is no direct connection. Further, the pad P1 of the semiconductor substrate 12 and the lead 20 are connected by an internal bonding wire W1. The shunt capacitor C2 is also connected in the same manner as the shunt capacitor C1.

第２の実施の形態に係る半導体装置１００ａにおいても、シャントキャパシタＣ１の第１電極１４ａは、理想的な接地状態にある基体１０と、配線やボンディングワイヤを介さずに接続される。したがって、シャントキャパシタＣ１の直列インダクタンス成分が抑制されるとともに、実装位置によるインダクタンス成分の変動がなくなるため、安定した回路特性を得ることができる。したがって、図４の半導体装置１００ａもまた、図１の半導体装置１００と同様に、図３の電源回路３０のパッケージに適している。   Also in the semiconductor device 100a according to the second embodiment, the first electrode 14a of the shunt capacitor C1 is connected to the base body 10 that is in an ideal ground state without using a wiring or a bonding wire. Therefore, the series inductance component of the shunt capacitor C1 is suppressed and the fluctuation of the inductance component depending on the mounting position is eliminated, so that stable circuit characteristics can be obtained. Therefore, the semiconductor device 100a in FIG. 4 is also suitable for the package of the power supply circuit 30 in FIG. 3, as in the semiconductor device 100 in FIG.

また、リード２０とシャントキャパシタＣ１を、ボンディングワイヤを介さずに、直接接続することにより、図１の半導体装置１００に比べて、ボンディングワイヤの本数を低減することができるという利点もある。ボンディングワイヤは切断のおそれがあるため、本数の削減は、歩留まり向上につながる。   Also, there is an advantage that the number of bonding wires can be reduced by directly connecting the lead 20 and the shunt capacitor C1 without using a bonding wire, compared to the semiconductor device 100 of FIG. Since bonding wires may be cut, reducing the number leads to an improvement in yield.

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。   Those skilled in the art will understand that the above-described embodiment is an exemplification, and that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are also within the scope of the present invention. is there.

実施の形態では、半導体基板１２の下面、すなわち集積回路が形成されない裏面を基体１０と接続し、半導体基板１２を介して、上面（表面）の集積回路に接地電位を供給する場合について説明したが、これに換えて、あるいはこれに加えて、半導体基板１２の上面に、接地用のパッドを設け、このパッドと基体１０の間をボンディングワイヤによって接続してもよい。   In the embodiment, the case where the lower surface of the semiconductor substrate 12, that is, the back surface where the integrated circuit is not formed is connected to the base 10 and the ground potential is supplied to the integrated circuit on the upper surface (front surface) via the semiconductor substrate 12 has been described. Instead of this, or in addition to this, a grounding pad may be provided on the upper surface of the semiconductor substrate 12, and the pad and the substrate 10 may be connected by a bonding wire.

実施の形態では、図１、図４に示すように２つのシャントキャパシタを基体１０上に実装する場合について説明したが、本発明はこれに限定されず、回路の用途に応じて、さらに多くのシャントキャパシタを、基体１０上に実装してもよい。   In the embodiment, the case where the two shunt capacitors are mounted on the substrate 10 as shown in FIGS. 1 and 4 has been described. However, the present invention is not limited to this, and more and more depending on the use of the circuit. A shunt capacitor may be mounted on the substrate 10.

実施の形態では、半導体基板１２に集積化される回路の例として、リニアレギュレータを挙げて説明したが、本発明はこれに限定されるものではなく、スイッチングレギュレータや、チャージポンプ回路などの他の電源回路にも、好適に用いることができる。これらの回路では、電源回路自身がスイッチングノイズを発生するため、直流電圧、すなわち入力電圧や出力電圧が現れる端子に、デカップリングキャパシタＣｄ１、Ｃｄ２を設け、これを図１あるいは図４のシャントキャパシタＣ１、Ｃ２として実装してもよい。この場合、スイッチングノイズが、外部に漏れるのを好適に抑制することができる。   In the embodiment, a linear regulator has been described as an example of a circuit integrated on the semiconductor substrate 12. However, the present invention is not limited to this, and other circuits such as a switching regulator and a charge pump circuit may be used. It can also be suitably used for a power supply circuit. In these circuits, since the power supply circuit itself generates switching noise, decoupling capacitors Cd1 and Cd2 are provided at terminals where a DC voltage, that is, an input voltage or an output voltage appears, and this is connected to the shunt capacitor C1 of FIG. 1 or FIG. , C2 may be implemented. In this case, it is possible to suitably suppress leakage of switching noise to the outside.

また、実施の形態では、ノイズを遮断するためのデカップリングキャパシタを、基体１０上に実装する場合について説明したが、本発明はこれに限定されるものでもない。上述したように、ＲＣフィルタやＬＣフィルタ等に使用されるシャントキャパシタを、基体１０上に実装することにより、周波数特性やＱ値を安定化することができる。   In the embodiment, the case where the decoupling capacitor for blocking noise is mounted on the substrate 10 has been described. However, the present invention is not limited to this. As described above, the frequency characteristics and the Q value can be stabilized by mounting the shunt capacitor used for the RC filter, the LC filter, or the like on the substrate 10.

本発明は、アナログ回路、デジタル回路、アナログデジタル混載回路のいずれにも適用することができ、また半導体製造プロセスも、バイポーラプロセス、ＣＭＯＳプロセス、ＢｉＣＭＯＳプロセスのいずれにも適用することができる。   The present invention can be applied to any of an analog circuit, a digital circuit, and an analog / digital mixed circuit, and a semiconductor manufacturing process can be applied to any of a bipolar process, a CMOS process, and a BiCMOS process.

第１の実施の形態に係る半導体装置の斜視図である。1 is a perspective view of a semiconductor device according to a first embodiment. 図１の半導体装置の断面図を、等価回路図として示した図である。FIG. 2 is a diagram showing a cross-sectional view of the semiconductor device of FIG. 1 as an equivalent circuit diagram. 図１の半導体装置の構造を好適に利用可能な電源回路の回路図である。FIG. 2 is a circuit diagram of a power supply circuit that can suitably use the structure of the semiconductor device of FIG. 1. 第２の実施の形態に係る半導体装置の斜視図である。It is a perspective view of the semiconductor device which concerns on 2nd Embodiment.

符号の説明Explanation of symbols

１０・・・基体、１２・・・半導体基板、１４ａ・・・第１電極、１４ｂ・・・第２電極、Ｃ１・・・シャントキャパシタ、Ｃ２・・・シャントキャパシタ、Ｃｄ１・・・デカップリングキャパシタ、Ｃｄ２・・・デカップリングキャパシタ、２０・・・リード、２１・・・リード、２２・・・リード、Ｗ１・・・内部ボンディングワイヤ、Ｗ３・・・外部ボンディングワイヤ、Ｗ５・・・ダイレクトボンディングワイヤ、３０・・・電源回路、３２・・・レギュレータＩＣ、３４・・・直流電源、１００・・・半導体装置。 DESCRIPTION OF SYMBOLS 10 ... Base | substrate, 12 ... Semiconductor substrate, 14a ... 1st electrode, 14b ... 2nd electrode, C1 ... Shunt capacitor, C2 ... Shunt capacitor, Cd1 ... Decoupling capacitor , Cd2 ... decoupling capacitor, 20 ... lead, 21 ... lead, 22 ... lead, W1 ... internal bonding wire, W3 ... external bonding wire, W5 ... direct bonding wire , 30... Power supply circuit, 32... Regulator IC, 34.

Claims (4)

少なくとも表面が導電性材料で形成された基体と、
前記基体の一面に実装され、接地電位が前記基体から供給される半導体基板と、
平行に形成された電極対である第１、第２電極を具備したキャパシタであって、前記基体上に、前記第１電極が前記基体の一面と電気的に接続された状態で実装されたキャパシタと、
本半導体装置の外部接続端子であって、その一端が、前記キャパシタの前記第２電極と密着して固定されるリードと、
外部接続用に設けられた前記半導体基板のパッドと、前記リードの一端とを接続するボンディングワイヤと、
を備えることを特徴とする半導体装置。 A substrate having at least a surface formed of a conductive material;
A semiconductor substrate mounted on one surface of the substrate and supplied with a ground potential from the substrate;
A capacitor having first and second electrodes, which are electrode pairs formed in parallel, wherein the first electrode is mounted on the substrate in a state where the first electrode is electrically connected to one surface of the substrate. When,
An external connection terminal of the semiconductor device, one end of which is fixed in close contact with the second electrode of the capacitor;
A bonding wire for connecting a pad of the semiconductor substrate provided for external connection and one end of the lead;
A semiconductor device comprising: 前記半導体基板は、電源回路を含み、
前記パッドは、前記電源回路に電源電圧を供給する入力端子であって、
前記キャパシタは、前記電源回路の入力端子に設けられたデカップリングキャパシタであることを特徴とする請求項１に記載の半導体装置。 The semiconductor substrate includes a power circuit,
The pad is an input terminal for supplying a power supply voltage to the power supply circuit,
The semiconductor device according to claim 1 , wherein the capacitor is a decoupling capacitor provided at an input terminal of the power supply circuit. 前記半導体基板は、電源回路を含み、
前記パッドは、前記電源回路により生成された電圧が出力される出力端子であって、
前記キャパシタは、前記電源回路の出力端子に設けられたデカップリングキャパシタであることを特徴とする請求項１に記載の半導体装置。 The semiconductor substrate includes a power circuit,
The pad is an output terminal to which a voltage generated by the power supply circuit is output,
The semiconductor device according to claim 1 , wherein the capacitor is a decoupling capacitor provided at an output terminal of the power supply circuit. 前記電源回路は、リニアレギュレータであることを特徴とする請求項２または３に記載の半導体装置。 The semiconductor device according to claim 2 , wherein the power supply circuit is a linear regulator.
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