JP4883688B2 - 真空パッケージ及び電子デバイス並びに真空パッケージの製造方法 - Google Patents

真空パッケージ及び電子デバイス並びに真空パッケージの製造方法 Download PDF

Info

Publication number
JP4883688B2
JP4883688B2 JP2006267932A JP2006267932A JP4883688B2 JP 4883688 B2 JP4883688 B2 JP 4883688B2 JP 2006267932 A JP2006267932 A JP 2006267932A JP 2006267932 A JP2006267932 A JP 2006267932A JP 4883688 B2 JP4883688 B2 JP 4883688B2
Authority
JP
Japan
Prior art keywords
hole
substrate
lid substrate
semiconductor substrate
lid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006267932A
Other languages
English (en)
Other versions
JP2008091417A (ja
Inventor
竜太 光末
一成 岡
寛 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2006267932A priority Critical patent/JP4883688B2/ja
Publication of JP2008091417A publication Critical patent/JP2008091417A/ja
Application granted granted Critical
Publication of JP4883688B2 publication Critical patent/JP4883688B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Gyroscopes (AREA)
  • Micromachines (AREA)

Description

本発明は、シリコン基板等の半導体基板とガラス基板等のリッド基板との間に形成された密閉室と、該密閉室内と外部とを電気的に導通させるフィードスルー部とを有する真空パッケージ及び該真空パッケージを有する電子デバイス、並びに、真空パッケージの製造方法を提供する。
従来より、加速度センサや角速度センサ等の力学量センサに代表されるように、センサ部を、大気圧よりも圧力が低い真空雰囲気に維持した密閉室内に収容した真空パッケージが数多く提供されている。これは、センサ部のダンピングによる検出感度の低下防止や、外部からの塵埃等の侵入防止や、温度や湿度等の環境条件が変化することで性能特性が変化してしまうことを防止するためである。このような真空パッケージは、一般的にシリコン基板等の半導体基板とガラス基板等のリッド基板とが接合され、両基板間に形成された密閉室内にセンサ部が収容されている。
ところで、センサ部を真空雰囲気に維持された密閉室内に収容する方法としては、様々な方法が考えられているが、通常は以下の方法が用いられている。
即ち、まず初めにリッド基板及び半導体基板に密閉室と外部とを連通させる排気用通路を形成した後、該リッド基板と半導体基板とを陽極接合等により接合する。次いで、排気用通路を介して密閉室内を真空引きして、密閉室内を真空雰囲気にする。そして最後に、真空中でリッド基板に薄膜を成膜して排気用通路を塞ぐことで、密閉室内を真空封止する。このように、真空中で排気用通路を最後に薄膜で塞ぐことで密閉室内を真空雰囲気に維持する方法が、通常頻繁に用いられている方法であり、簡便な方法として広く知られている。なお、排気用通路は、一般的にリッド基板に形成された排気孔と、半導体基板に形成され、排気孔と密閉室内を連通させる排気溝とから構成されている。
一方、上記真空パッケージにおいて排気用通路とは別に、密閉室内に収容されたセンサ部等を機能させたり、密閉室内に設けられた各種の電極を外部に電気的に導通させたりするために、電気的通路となるフィードスルー部を設ける必要がある。なおこのフィードスルー部は、リッド基板に形成した貫通孔（スルーホール）内にめっき等により導電性材料を埋めることで構成されたものである。このフィードスルー部は、真空パッケージを機能させるために必須なものである。
ところで、上述した排気用通路及びフィードスルー部をそれぞれ形成するにあたり、その形成の仕方や配置等に関してはいくつかの方法が考えられている。
例えば、特許文献１には、半導体基板に接続される一対のリッド基板のうち、一方のリッド基板側にフィードスルー部を形成し、他方のリッド基板側に排気用通路を形成したものが記載されている。
ここで、図３４を参照して、この真空パッケージについて簡単に説明する。
図３４は、真空パッケージ８０の断面を示した図である。この図３４に示すように、真空パッケージ８０は、シリコン基板等の半導体基板８１と絶縁性の一対のリッド基板８２とが接合されたものであり、両基板８１、８２の間には密閉室８３が形成されている。なおこの密閉室８３内には、図示しないセンサ部等の機能部が収容されている。また、密閉室８３内には、機能部に対して電気的に接続されるアイランド８１ａが形成されている。
また、２つのリッド基板８２のうち、一方のリッド基板８２には、排気孔８４が形成されている。そして、半導体基板８１には、この排気孔８４と密閉室８３とを連通させる排気溝８５が形成されている。これにより、一方のリッド基板８２と半導体基板８１とを接合した後に、密閉室８３内が外部に連通されるようになっている。即ち、これら排気孔８４及び排気溝８５は、排気用通路として機能している。また、この一方のリッド基板８２上には、絶縁性の薄膜８６が成膜されており、排気孔８４及び排気溝８５の一部を塞いでいる。これにより、密閉室８３内が真空封止されるようになっている。
また、他方のリッド基板８２には、アイランド８１ａと対向する位置にスルーホールである貫通孔８７が形成されている。また、この貫通孔８７を塞ぐようにフィードスルー部８８が設けられており、アイランド８１ａと電気的に接続されている。つまり、このフィードスルー部８８を介して機能部を機能させることができるようになっている。
このように構成された真空パッケージ８０を製造する場合には、半導体基板８１にアイランド８１ａ、密閉室８３、排気溝８５をそれぞれ形成すると共に、一方のリッド基板８２に排気孔８４を、他方のリッド基板８２に貫通孔８７をそれぞれ形成する。次いで、半導体基板８１と一対のリッド基板８２とを陽極接合等により接合する。次いで、めっき等により貫通孔８７を埋めるようにフィードスルー部８８を形成する。次いで、真空チャンバ等を利用して真空引きを行い、排気溝８５及び排気孔８４からなる排気用通路を介して密閉室８３を真空雰囲気にする。そして、真空中で一方のリッド基板８２上に薄膜８６を成膜させて、排気用通路を封止する。その結果、密閉室８３内が真空雰囲気に維持され、フィードスルー部８８が形成された真空パッケージ８０を製造することができる。
また、上記特許文献１には、上述したものの他に、一方のリッド基板８２に排気孔８４及び貫通孔８７を集約して形成した真空パッケージ８０も記載されている。なお、この場合には、一方のリッド基板８２上に薄膜８６として金属膜を成膜している。こうすることで、排気孔８４を塞いで密閉室８３を封止すると共に、貫通孔８７を塞いでフィードスルー部８８としての機能を金属膜に持たせている。
また、上述したように排気用通路を塞ぐ際に、絶縁性の薄膜や金属膜を成膜するのではなく、半田やガラスペースト等の封止部材を貫通孔内に直接落とし込んで、排気用通路を塞ぐ方法も知られている（例えば、特許文献２及び３参照）。
この場合には、真空中で封止部材を一旦加熱、溶解してガス抜きを行った後、引き続き封止部材の加熱を行ってさらに溶解させることで、排気用通路を塞ぐ方法である。
特開平１１−３５１８７６号公報 特開平１１−３４０３４８号公報 特開２００６−１１６６９４号公報
しかしながら、上記従来の方法では、以下の課題が残されている。
即ち、特許文献１に記載されている方法のうち、一方のリッド基板８２側に排気用通路を形成し、他方のリッド基板８２側にフィードスルー部８８を形成する方法は、２つのリッド基板８２にそれぞれ貫通孔８７及び排気孔８４を形成する必要がある。そのため、２つのリッド基板８２の剛性がそれぞれ低下してしまい、半導体基板８１に接合した後の接合強度の低下を招くものであった。そのため、リークに繋がり、密閉室８３内の真空度を低下させてしまう可能性があった。また、２つのリッド基板８２にそれぞれ貫通孔８７及び排気孔８４を形成する必要があるので、工数が増加する不都合があった。
また、一方のリッド基板８２側に排気孔８４及び貫通孔８７を集約させる方法を採用した場合には、上述した問題に関しては回避することができるものの、新たな不都合が生じてしまうものであった。即ち、この場合には、金属膜を成膜することで排気孔８４の封止を行うが、金属膜は膜応力の関係上数μｍ程度の膜厚でしか成膜することができない。仮に、それ以上の膜厚で成膜を行った場合には、膜剥がれが生じてしまう。そのため、排気孔８４を確実に塞いで封止することができない恐れがあった。また、金属膜は、密着性に優れているものでもないので、この点においても排気孔８４を確実に塞ぐことができない場合があった。特に、リッド基板８２に貫通孔８７や排気孔８４を形成する際に、加工上どうしても内周面が粗面になったり、縁の部分に欠けが生じたりする場合があるが、このような場合には、密着性に優れない金属層では排気孔８４を確実に塞ぐことが難しかった。
そこで、一旦金属層を成膜した後に、該金属層上に回り込みに優れたＣＶＤ法でＴＥＯＳ（Tetra Ethyl Ortho Silicate）等の絶縁膜をさらに成膜することも考えられている。この絶縁膜は、膜剥がれの恐れもなく、数十μｍに成膜することができるものであるので、該絶縁膜を金属層上に積層することで、排気孔８４を確実に封止することができる。
ところが、金属膜はフィードスルー部８８の機能も兼ねているので、絶縁膜を所定の範囲だけエッチングして、金属層を外部に露出させるコンタクトホールを形成する必要がある。この際、貫通孔８７の封止を確実にするために絶縁膜を数十μｍの膜厚で成膜しているため、その膜厚分だけエッチングする必要がある。しかしながら、このような深いエッチングは、レジストの耐性等を考慮すると、非常に困難な作業であり、容易に実現することができるものではなかった。
更には、金属膜の成膜と絶縁膜の成膜とを２回行う上に、エッチングを行う必要があるので、非常に手間がかかり、工数が増加する不都合があった。
一方、上記特許文献２及び３に記載された方法は、封止部材を利用することで、排気孔をピンポイントで封止することができるので、金属膜の問題を回避することができるが、加熱するとアウトガスが発生するので、密閉室内の真空度を低下させる恐れがあった。
このように、上述したいずれの方法を採用したとしても、何かしらの不都合があり、最適な真空パッケージを製造することが困難であった。
本発明は、このような事情に考慮してなされたもので、その目的は、工数をかけずに容易に製造でき、フィードスルー部を確実に確保しながら、半導体基板とリッド基板との接合強度及び密閉室内の真空度が向上して高性能化された真空パッケージ、該真空パッケージを有する電子デバイス、並びに、真空パッケージの製造方法を提供することである。
本発明は、前記課題を解決するために以下の手段を提供する。
この発明に係る真空パッケージの製造方法は、所定間隔を空けた状態で互いに平行配置された絶縁性の第１のリッド基板及び第２のリッド基板と、これら両リッド基板の間に挟まれた状態で接合され、枠状に形成された枠部と、該枠部と第１及び第２のリッド基板とで囲まれる密閉室内に設けられて両リッド基板に両端がそれぞれ接した支柱部と、を有する半導体基板とを備えた真空パッケージを製造する方法であって、前記第１のリッド基板に排気孔及び貫通孔を形成するリッド基板形成工程と、前記第１のリッド基板を前記半導体基板に重ねた際に、前記排気孔に連通するように半導体基板に排気溝を形成すると共に、前記貫通孔に連通するように半導体基板に収納室を形成する半導体基板形成工程と、前記半導体基板を所定領域だけエッチングして、前記排気溝に連通する前記密閉室と、該密閉室の周囲を囲む前記枠部と、密閉室内に設けられて前記収納室を一端側に有する前記支柱部と、をそれぞれ形成するエッチング工程と、前記第１のリッド基板を前記排気溝及び前記収納室が形成された前記半導体基板の一方の面に接合すると共に、前記第２のリッド基板を前記半導体基板の他方の面に接合する接合工程と、前記排気溝及び前記排気孔を介して、前記密閉室を真空状態にする真空工程と、真空中において、前記排気溝を塞ぐ膜厚で前記第１のリッド基板の表面に絶縁膜を成膜して、前記密閉室を真空封止する封止工程と、前記収納室及び前記貫通孔を埋めるように導電性材料をめっきして、一端側が前記支柱部に電気的に接続されると共に他端側が外部に対して電気的に接続されるフィードスルー部を形成するめっき工程とを備え、前記半導体基板形成工程の際に、前記排気溝よりも深く前記収納室を形成することで、前記封止工程時に前記絶縁膜の一部が収納室内に落ち込んで収納され、該絶縁膜が分断されることを特徴とするものである。
この発明に係る真空パッケージの製造方法においては、まず、第１のリッド基板に密閉室の真空引きを行うための排気孔と、フィードスルー部のスルーホールである貫通孔とを形成するリッド基板形成工程を行う。
また、この工程と同時或いは前後して、半導体基板に密閉室の真空引きを行うための排気溝と、収納室を形成する半導体基板工程を行う。この際、第１のリッド基板と半導体基板とを重ね合わせた際に、排気孔に連通するように排気溝を形成すると共に、貫通孔に連通するように収納室を形成する。また、この収納室を形成する際に、深さが排気溝よりも深くなるように形成しておく。
半導体基板形成工程後、半導体基板を排気溝及び収納室が形成されていない側から所定領域だけエッチング加工して、枠部と支柱部とを形成するエッチング工程を行う。この際、枠部で囲まれた空間が、後に第１のリッド基板と第２のリッド基板とを接合した際に密閉室となる。また、この工程によって、先ほど形成した排気溝が密閉室となる枠部内の空間に連通した状態となる。また、先ほど形成した収納室を一端側に有する支柱部が密閉室となるこの空間内に設けられた状態となる。
次いで、上述したリッド基板形成工程及びエッチング工程が共に終了した後、第１のリッド基板を排気溝及び収納室が形成された半導体基板の一方の面に接合すると共に、第２のリッド基板を半導体基板の他方の面に接合する接合工程を行う。なお、上記エッチング工程を行う際に、先に第１のリッド基板だけを接合しておいても構わない。いずれにしても、第１のリッド基板及び第２のリッド基板を接合した時点で、接合工程が終了する。
この工程によって、枠部で囲まれた空間が密閉室となり、該密閉室内に設けられた支柱部の両端が第１のリッド基板及び第２のリッド基板に接した状態となる。よって、支柱部の一端側に形成された収納室が貫通孔に連通する。また、密閉室は、排気溝及び排気孔を介して外部に連通した状態となっている。
接合工程後、排気溝及び排気孔を介して密閉室を真空状態にする真空工程を行う。即ち、両リッド基板に接合された半導体基板を、真空槽に入れて真空引きを行う。この際、上述したように、密閉室は、排気溝及び排気孔を介して外部に連通しているので真空引きされる。
そして、この真空引きを一定時間行った後、密閉室を真空封止する封止工程を行う。即ち、真空中において、第１のリッド基板の表面にＴＥＯＳ等の絶縁膜を成膜する。これにより、第１のリッド基板の表面は当然のこと、排気孔を通じて排気溝にも絶縁膜が落ち込んで溜まり始めると共に、貫通孔を通じて収納室にも絶縁膜が落ち込んで溜まり始める。また、この工程を行う際、排気溝を塞ぐ膜厚で絶縁膜の成膜を行う。その結果、密閉室と外部とを連通していた排気溝が塞がるので、密閉室を真空封止することができる。
一方、収納室は排気溝よりも深く形成されているので、排気溝とは異なり絶縁膜によって塞がることはない。つまり、収納室の底部に単に落ち込んだ絶縁膜が収納されるだけで、絶縁膜は分断された状態となる。従って、収納室と貫通孔とを連通したままの状態にすることができる。
この封止工程が終了した後、スルーホールである貫通孔内にフィードスルー部を形成するめっき工程を行う。即ち、電気めっきや無電解めっきを行って、収納室及び貫通孔を埋めるように、銅等の導電性材料を成長させてフィードスルー部を形成する。このフィードスルー部は、一端側が支柱部に電気的に接続されると共に、他端側が外部に電気的に接続される導通経路となる。上述した各工程を行うことで、密閉室及びフィードスルー部を有する真空パッケージを製造することができる。
特に、本発明では、真空引きする際に利用する排気孔と、フィードスルー部のスルーホールとなる貫通孔とを、第１のリッド基板側に集約して形成している。そのため、第２のリッド基板を何ら加工する必要がないので、第２のリッド基板と半導体基板との接合強度を向上させることができ、２つのリッド基板にそれぞれ孔を形成するよりも、全体的な接合強度を向上することができる。従って、密閉室内の真空度を向上させることができ、高性能化を図ることができる。
また、第１のリッド基板に排気孔及び貫通孔を集約して形成するので、２つのリッド基板にそれぞれ形成するよりも、工数をかけずに容易に製造することができ、製造効率を高めることができる。
また、密閉室の封止を行う際に絶縁膜を用いているので、金属膜を用いる場合とは異なり、膜剥がれの恐れもなく厚めに成膜することができる。従って、排気溝をより確実に封止することができる。このことからも、密閉室の真空度を向上させることができ、高性能化に繋がる。
更に、排気溝よりも深い収納室を形成しているので、絶縁膜を成膜しても、貫通孔と収納室との連通状態が確保されている。そのため封止工程後に、特別な処理を実施しなくても、容易且つ確実にフィードスルー部を直ちに形成することができる。この点においても、効率の良い製造を行うことができる。
また、本発明に係る真空パッケージの製造方法は、上記本発明の真空パッケージの製造方法において、前記リッド基板形成工程の際に、前記排気孔及び前記貫通孔を前記半導体基板に向かうにしたがい漸次径が縮径する円錐状に形成することを特徴とするものである。
この発明に係る真空パッケージの製造方法においては、排気孔及び貫通孔を円錐状に形成するので、絶縁膜を成膜した際に排気孔及び貫通孔の内周面に絶縁膜を成膜することができる。そのため、排気溝に向かうにしたがって、絶縁膜が溜まり易くなるので、より確実に排気溝を塞いで封止することができる。また、サンドブラストを利用してそれぞれの孔を形成できるので、より安価で簡単に効率良く製造することができる。
また、本発明に係る真空パッケージの製造方法は、所定間隔を空けた状態で互いに平行配置された絶縁性の第１のリッド基板及び第２のリッド基板と、これら両リッド基板の間に挟まれた状態で接合され、枠状に形成された枠部と、該枠部と第１及び第２のリッド基板とで囲まれる密閉室内に設けられて両リッド基板に両端がそれぞれ接した支柱部と、を有する半導体基板とを備えた真空パッケージを製造する方法であって、前記第１のリッド基板に排気孔及び貫通孔を形成すると共に、該貫通孔に連通するように収納室を形成するリッド基板形成工程と、前記第１のリッド基板を前記半導体基板に重ねた際に、前記排気孔に連通するように半導体基板に排気溝を形成する半導体基板形成工程と、前記半導体基板を所定領域だけエッチングして、前記排気溝に連通する前記密閉室と、該密閉室の周囲を囲む前記枠部と、密閉室内に設けられて前記収納室に一端側が接する前記支柱部と、をそれぞれ形成するエッチング工程と、前記第１のリッド基板を前記排気溝が形成された前記半導体基板の一方の面に接合すると共に、前記第２のリッド基板を前記半導体基板の他方の面に接合する接合工程と、前記排気溝及び前記排気孔を介して、前記密閉室を真空状態にする真空工程と、真空中において、前記排気溝を塞ぐ膜厚で前記第１のリッド基板の表面に絶縁膜を成膜して、前記密閉室を真空封止する封止工程と、前記収納室及び前記貫通孔を埋めるように導電性材料をめっきして、一端側が前記支柱部に電気的に接続されると共に他端側が外部に対して電気的に接続されるフィードスルー部を形成するめっき工程とを備え、前記半導体基板工程の際に、前記排気溝よりも深く前記収納室を形成することで、前記封止工程時に前記絶縁膜の一部が収納室内に落ち込んで収納され、該絶縁膜が分断されることを特徴とするものである。
この発明に係る真空パッケージの製造方法においては、まず、第１のリッド基板に密閉室の真空引きを行うための排気孔と、フィードスルー部のスルーホールである貫通孔と、該貫通孔に連通する収納室をそれぞれ形成するリッド基板形成工程を行う。また、この収納室を形成する際に、深さが次に形成する排気溝よりも深くなるように形成しておく。
また、この工程と同時或いは前後して、半導体基板に密閉室の真空引きを行うための排気溝を形成する半導体基板工程を行う。この際、第１のリッド基板と半導体基板とを重ね合わせた際に、排気孔に連通するように排気溝を形成する。
半導体基板形成工程後、半導体基板を排気溝が形成されていない側から所定領域だけエッチング加工して、枠部と支柱部とを形成するエッチング工程を行う。この際、枠部で囲まれた空間が、後に第１のリッド基板と第２のリッド基板とを接合した際に密閉室となる。また、この工程によって、先ほど形成した排気溝が密閉室となる枠部内の空間に連通した状態となる。また、先ほど形成した収納室に一端側が接する支柱部が密閉室となるこの空間内に設けられた状態となる。
次いで、上述したリッド基板形成工程及びエッチング工程が共に終了した後、第１のリッド基板を排気溝が形成された半導体基板の一方の面に接合すると共に、第２のリッド基板を半導体基板の他方の面に接合する接合工程を行う。なお、上記エッチング工程を行う際に、先に第１のリッド基板だけを接合しておいても構わない。いずれにしても、第１のリッド基板及び第２のリッド基板を接合した時点で、接合工程が終了する。
この工程によって、枠部で囲まれた空間が密閉室となり、該密閉室内に設けられた支柱部の両端が第１のリッド基板及び第２のリッド基板に接した状態となる。よって、支柱部の一端側が収納室に接した状態となる。また、密閉室は、排気溝及び排気孔を介して外部に連通した状態となっている。
接合工程後、排気溝及び排気孔を介して密閉室を真空状態にする真空工程を行う。即ち、両リッド基板に接合された半導体基板を、真空槽に入れて真空引きを行う。この際、上述したように、密閉室は、排気溝及び排気孔を介して外部に連通しているので真空引きされる。
そして、この真空引きを一定時間行った後、密閉室を真空封止する封止工程を行う。即ち、真空中において、第１のリッド基板の表面にＴＥＯＳ等の絶縁膜を成膜する。これにより、第１のリッド基板の表面は当然のこと、排気孔を通じて排気溝にも絶縁膜が落ち込んで溜まり始めると共に、貫通孔を通じて収納室にも絶縁膜が落ち込んで溜まり始める。また、この工程を行う際、排気溝を塞ぐ膜厚で絶縁膜の成膜を行う。その結果、密閉室と外部とを連通していた排気溝が塞がるので、密閉室を真空封止することができる。
一方、収納室は排気溝よりも深く形成されているので、排気溝とは異なり絶縁膜によって塞がることはない。つまり、収納室の底部に単に落ち込んだ絶縁膜が収納されるだけで、絶縁膜は分断された状態となる。従って、収納室と貫通孔とを連通したままの状態にすることができる。
この封止工程が終了した後、スルーホールである貫通孔内にフィードスルー部を形成するめっき工程を行う。即ち、電気めっきや無電解めっきを行って、収納室及び貫通孔を埋めるように、銅等の導電性材料を成長させてフィードスルー部を形成する。このフィードスルー部は、一端側が支柱部に電気的に接続されると共に、他端側が外部に電気的に接続される導通経路となる。上述した各工程を行うことで、密閉室及びフィードスルー部を有する真空パッケージを製造することができる。
特に、本発明では、真空引きする際に利用する排気孔と、フィードスルー部のスルーホールとなる貫通孔とを、第１のリッド基板側に集約して形成している。そのため、第２のリッド基板を何ら加工する必要がないので、第２のリッド基板と半導体基板との接合強度を向上させることができ、２つのリッド基板にそれぞれ孔を形成するよりも、全体的な接合強度を向上することができる。従って、密閉室内の真空度を向上させることができ、高性能化を図ることができる。
また、第１のリッド基板に排気孔及び貫通孔を集約して形成するので、２つのリッド基板にそれぞれ形成するよりも、工数をかけずに容易に製造することができ、製造効率を高めることができる。
しかも、第１のリッド基板に貫通孔と収納室とを一体的に形成するので、両者の位置関係を正確に作りこむことができる。よって、フィードスルー部の信頼性を向上することができる。
また、密閉室の封止を行う際に絶縁膜を用いているので、金属膜を用いる場合とは異なり、膜剥がれの恐れもなく厚めに成膜することができる。従って、排気溝をより確実に封止することができる。このことからも、密閉室の真空度を向上させることができ、高性能化に繋がる。
更に、排気溝よりも深い収納室を形成しているので、絶縁膜を成膜しても、貫通孔と収納室との連通状態が確保されている。そのため封止工程後に、特別な処理を実施しなくても、容易且つ確実にフィードスルー部を直ちに形成することができる。この点においても、効率の良い製造を行うことができる。
また、本発明に係る真空パッケージの製造方法は、上記本発明に記載の真空パッケージの製造方法において、前記リッド基板形成工程の際に、前記排気孔及び前記貫通孔を前記半導体基板に向かうにしたがい漸次径が縮径する円錐状に形成することを特徴とするものである。
この発明に係る真空パッケージの製造方法においては、排気孔及び貫通孔を円錐状に形成するので、絶縁膜を成膜した際に排気孔及び貫通孔の内周面に絶縁膜を成膜することができる。そのため、排気溝に向かうにしたがって、絶縁膜が溜まり易くなるので、より確実に排気溝を塞いで封止することができる。また、サンドブラストを利用してそれぞれの孔を形成できるので、より安価で簡単に効率良く製造することができる。
また、本発明に係る真空パッケージの製造方法は、上記本発明に記載の真空パッケージの製造方法において、前記リッド基板形成工程の際に、前記収納室を前記貫通孔に向かうにしたがい漸次径が縮径する円錐状に形成することを特徴とするものである。
この発明に係る真空パッケージの製造方法においては、収納室に関してもサンドブラストにより円錐状に形成するので、加工速度を速くでき、さらに効率の良い製造を行うことができる。
また、本発明に係る真空パッケージの製造方法は、上記本発明のいずれかに記載の真空パッケージの製造方法において、前記リッド基板形成工程の際に、前記貫通孔に前記排気孔を兼用させ、前記半導体基板形成工程の際に、前記排気溝を前記収納室に連通させるように前記支柱部に形成することを特徴とするものである。
この発明に係る真空パッケージの製造方法においては、排気孔及び貫通孔をそれぞれ形成するのではなく、貫通孔に排気孔を兼用させるので、第１のリッド基板に形成する孔の数を減らすことができる。従って、第１のリッド基板の剛性を高めることができ、半導体基板との接合強度を向上させることができる。そのため、真空度をさらに向上させて高性能化を図ることができる。また、第１のリッド基板の耐久性を上げることができるので、信頼性を向上することができる。更には、孔の数を減らすことができるので、第１のリッド基板のサイズを小さくでき、小型化を図ることができる。
また、貫通孔に排気孔を兼用させるため、半導体基板形成工程の際に、排気溝を収納室に連通させるように後に支柱部となる領域に形成する。こうすることで、密閉室内は、排気溝及び貫通孔を介して外部に連通した状態となる。従って、真空工程時に、排気溝及び貫通孔を介して密閉室内を真空引きすることができる。また、封止工程を行うと、貫通孔を通じて収納室に落ち込んだ絶縁膜が排気溝を塞いで封止する。しかしながら、収納室自体は排気溝よりも深いので、収納室全体は塞がらず、該収納室と貫通孔とを連通させることができる。従って、めっき工程を行うことでフィードスルー部を確実に形成することができる。
また、本発明に係る真空パッケージの製造方法は、上記本発明のいずれかに記載の真空パッケージの製造方法において、前記接合工程の際に、前記第１のリッド基板及び前記第２のリッド基板と前記半導体基板とを、陽極接合又は常温接合により接合することを特徴とするものである。
この発明に係る真空パッケージの製造方法においては、接合工程を行う際に陽極接合又は常温接合を行って接合を行う。特に、一般的に用いる陽極接合を行うことで、特別な手法で用いることなく確実に半導体基板と第１及び第２のリッド基板とを接合することができる。また、常温接合を行った場合には、陽極接合とは異なり温度を上げる必要がなく、常温で接合することが可能である。そのため、陽極接合時とは異なり、温度上昇に起因する酸素ガスが発生することがなく、密閉室の真空度を低下させる恐れがない。
また、本発明に係る真空パッケージは、上記本発明のいずれかに記載の真空パッケージの製造方法により製造されたことを特徴とするものである。
この発明に係る真空パッケージにおいては、上述した方法で製造されているので、密閉室の真空度が向上して高性能化が図られている。また、工数をかけずに効率良く製造されているので、低コスト化を図ることができる。
また、本発明に係る電子デバイスは、上記本発明の真空パッケージと、前記密閉室内に設けられた素子と、を有することを特徴とするものである。
この発明に係る電子デバイスにおいては、真空度が向上した密閉室内に素子が設けられているので、高性能化、信頼性の向上化を図ることができる。
また、本発明に係る電子デバイスは、上記本発明の電子デバイスにおいて、前記素子が、前記枠部に梁部を介して支持され、前記第１及び第２のリッド基板に対して所定の間隔を空けて配置された錘部であり、前記支柱部に電気的に接続された状態で前記錘部に対向するように前記第２のリッド基板に形成され、前記錘部を静電引力を利用して励振させる励振電極と、前記支柱部に電気的に接続された状態で前記錘部に対向するように前記第１のリッド基板に形成され、振動状態の前記錘部が角速度を受けて変位したときに、該錘部との距離変化を静電容量の変化として出力する検出電極とを備えていることを特徴とするものである。
この発明に係る電子デバイスにおいては、角速度を検出する角速度センサとして利用することができる。即ち、フィードスルー部を介して励振電極に電圧を印加すると、該励振電極が静電引力を利用して錘部を励振させる。この際、錘部は、第１及び第２のリッド基板に対して所定の間隔（ギャップ）空けた状態で梁部に支持されているので、密閉室内で両リッド基板に接触することなく振動する。そして錘部は、この振動状態で角速度を受けると、梁部を回転中心として捩じれて変位する。すると、検出電極は、錘部との距離変化を静電容量の変化として、フィードスルー部を介して外部に出力する。その結果、角速度を検出することができる。
特に、密閉室の真空度が向上しているので、高感度に角速度を検出することができ、信頼性の向上化を図ることができる。
本発明に係る真空パッケージの製造方法によれば、工数をかけずに容易に製造でき、フィードスルー部を確実に確保しながら、半導体基板とリッド基板との接合強度及び密閉室内の真空度が向上して高性能化された真空パッケージを製造することができる。
また、本発明に係る真空パッケージによれば、密閉室の真空度の向上により高性能化を図ることができると共に、工数をかけずに効率良く製造されているので低コスト化を図ることができる。
また、本発明に係る電子デバイスによれば、上述した真空パッケージを備えているので、高性能化、信頼性の向上化を図ることができる。
（第１実施形態）
以下、本発明に係る第１実施形態を、図１から図１１を参照して説明する。
図１は、本実施形態の真空パッケージ１の断面図である。この図１に示すように真空パッケージ１は、所定間隔を空けた状態で互いに平行配置された絶縁性の上部リッド基板（第１のリッド基板）２及び下部リッド基板（第２のリッド基板）３と、上部リッド基板２と下部リッド基板３との間に挟まれた状態で接合された半導体基板４とを備えている。
半導体基板４は、例えばシリコン基板であり、枠状に形成されたフレーム（枠部）４ａと、該フレーム４ａと上部リッド基板２及び下部リッド基板３とで囲まれる密閉室５内に設けられて、両リッド基板２、３に両端がそれぞれ接したアイランド（支柱部）４ｂとを備えている。このアイランド４ｂは、後述するフィードスルー部６を介して外部から電気信号を受信したり、外部に電気信号を出力したりする機能を有するものであり、目的に応じて密閉室５に設けられる図示しない素子を機能させるものである。本実施形態では、素子を省略して説明している。なお、素子の種類によっては、密閉室５内における上部リッド基板２或いは下部リッド基板３の表面に、金属配線を形成しても構わない。
アイランド４ｂの一端側（上部リッド基板２側）には、収納室１０が形成されている。この収納室１０は、後述する排気溝１１よりも深く形成されていると共に、貫通孔１２の開口の直径φよりも幅広に形成された部屋であり、フィードスルー部６のギャップとなるものである。また、この収納室１０の底部には、絶縁膜１３の一部が収納された状態となっている。これについては、後の製造方法の段階で詳細に説明する。
また、上部リッド基板２側のフレーム４ａには、排気孔と密閉室５とを連通させる排気溝１１が形成されている。
上部リッド基板２及び下部リッド基板３は、絶縁性の基板であれば材料の種類は限定されるものではないが、代表的なものとしては例えばホウ珪酸ガラスやソーダライムガラス等である。両リッド基板２、３のうち、上部リッド基板２には、排気孔１４及び貫通孔１２が集約されて形成されている。排気孔１４は、半導体基板４のフレーム４ａに形成された排気溝１１に対向する位置に形成されている。これにより密閉室５は、排気孔１４及び排気溝１１を介して外部に連通するようになっている。即ち、これら排気孔１４及び排気溝１１は、密閉室５を真空引きする際の排気用流路として機能する。また、本実施形態では、排気孔１４は、半導体基板４に向かうにしたがい漸次径が縮径する円錐状（断面テーパ状）に形成されている。
また、上記貫通孔１２は、後述するフィードスルー部６のスルーホールとなるものであり、半導体基板４のアイランド４ｂに形成された収納室１０に対向するように形成されている。これにより、貫通孔１２と収納室１０とが連通している。この貫通孔１２も上記排気孔１４と同様に、半導体基板４に向かうにしたがい漸次径が縮径する円錐状（断面テーパ状）に形成されている。
また、上部リッド基板２上には、ＴＥＯＳ等の絶縁膜１３が成膜されている。この際、排気孔１４及び貫通孔１２が共に円錐状に形成されているので、これら排気孔１４及び貫通孔１２の内周面にも絶縁膜１３が成膜されている。また、排気溝１１は、この絶縁膜１３によって排気孔１４側が塞がれている。これにより、密閉室５は真空雰囲気で封止されている。
また、貫通孔１２及び収納室１０には、銅等の導電性材料がめっきにより埋められたフィードスルー部６が形成されている。このフィードスルー部６は、一端側がアイランド４ｂに電気的に接続されており、他端側が外部に露出して電気的に接続可能な状態となっている。つまり、フィードスルー部６は、アイランド４ｂと外部とを繋ぐ導通経路として利用されるものである。
次に、このように構成された真空パッケージ１の製造方法について、図２から図１１を参照しながら以下に説明する。図２から図１１は、真空パッケージ１を製造する際の各工程を示す断面図である。なお、以下に示す製造工程は、多数の真空パッケージ１を製造可能なサイズの半導体基板４及び両リッド基板２、３によって行われ、最終的に微小な真空パッケージ１に固片化されるものであるが、図２から図１１においては、説明を簡略化するため、単体の真空パッケージ１を製造するものとして図示している。
本実施形態の真空パッケージ１の製造方法は、半導体基板形成工程と、リッド基板形成工程と、エッチング工程と、接合工程と、真空工程と、封止工程と、めっき工程とを適宜行って製造する方法である。
なお、これら各工程のうち、真空工程、封止工程及びめっき工程を除く各工程は、同時に行ってもよく、工程順番は限定されるものではない。本実施形態では、上部リッド基板２を半導体基板４に先に接合した後に、エッチング工程を行い、その後、下部リッド基板３を接合する場合を例に挙げて説明する。
初めに、半導体基板４に排気溝１１及び収納室１０をそれぞれ形成する半導体基板形成工程を行う。即ち、図２に示す半導体基板４を用意した後、フォトリソ技術やエッチング等の半導体加工技術により、図３に示すように、まず半導体基板４上に排気溝１１を形成する。この際、エッチングとしては、ＴＭＡＨ（Tetramethyl ammonium hydroxid：水酸化テトラメチルアンモニウム）によるウェットエッチング、或いは、ＲＩＥ（Reactive Ion Etching）によるドライエッチングが簡便である。なお、ＴＭＡＨでウェットエッチングを行う場合には、ＳｉＯ２膜、ＲＩＥでドライエッチングを行う場合には、フォトレジストをマスクとして用いれば良い。
また、排気溝１１の深さは、後に成膜する絶縁膜１３の厚さ以下が好ましい。ここで、後に成膜する絶縁膜１３の厚さは、応力の関係から例えば数μｍ〜２０μｍ程度である。但し、排気孔１４の奥に進むにつれて成膜状況が若干劣り、膜厚が半分以下になると予想される。そのため、排気溝１１の深さとして、約０．５μｍ〜２μｍ程度の範囲内で形成することがより好ましい。
次いで、図４に示すように、上述した同様のフォトリソ技術やエッチング等の半導体加工技術により、半導体基板４上に収納室１０を形成する。この際、収納室１０を排気溝１１よりも深く形成すると共に、貫通孔１２の開口の直径φよりも幅広に形成する。例えば、深さが２μｍ以上で、幅が５μｍ程度に形成することが好ましい。
これにより、半導体基板形成工程が終了する。なお、先に排気溝１１を形成した場合を示したが、この場合に限られず、先に収納室１０を形成し、その後、排気溝１１を形成しても構わない。
また、上記工程と同時或いは前後して、上部リッド基板２に排気孔１４及び貫通孔１２をそれぞれ形成するリッド基板形成工程を行う。まず、図５に示す上部リッド基板２を用意した後、サンドブラスト、超音波加工やレーザ照射によって、図６に示すように、排気孔１４及び貫通孔１２をそれぞれ形成する。この際、排気孔１４及び貫通孔１２が断面テーパ状である円錐状になるように形成する。特に、サンドブラストによって孔を形成することで、安価で簡便なうえ効率良く加工できることに加え、順テーパ状に排気孔１４及び貫通孔１２を形成できるので、好ましい方法である。
次いで、上部リッド基板２を先に半導体基板４に接合する接合工程を行う。即ち、図７に示すように、排気孔１４及び貫通孔１２が形成された上部リッド基板２を、排気溝１１及び収納室１０が形成された半導体基板４の一方の面に重ね合わせた後、上部リッド基板２と半導体基板４とを、例えば陽極接合により接合する。但し、この場合には、上部リッド基板２がホウ珪酸ガラスやソーダライムガラス等の場合である。また、陽極接合時を行う際の条件としては、例えば、温度が４００℃程度で、電圧が１００Ｖ程度である。これにより、上部リッド基板２と半導体基板４とを、容易且つ強固に接合することができる。
なお、密閉室５内に金属配線を設けた場合には、これら金属配線に影響を与えないように陽極接合時の温度を調整する必要がある。
次いで、半導体基板４を所定領域だけエッチングして、排気溝１１に連通する密閉室５と、該密閉室５の周囲を囲むフレーム４ａと、密閉室５内に設けられて収納室１０を一端側に有するアイランド４ｂと、をそれぞれ形成するエッチング工程を行う。
即ち、図８に示すように、半導体基板４の他方の面側から、上述した同様のフォトリソ技術やエッチング等の半導体加工技術により所定の領域だけエッチング加工して、フレーム４ａ及びアイランド４ｂを形成する。この際、フレーム４ａで囲まれた空間が、後に下部リッド基板３を接合した際に密閉室５となる。また、この工程によって、先ほど形成した排気溝１１が密閉室５となるフレーム４ａ内の空間に連通した状態となる。また、先ほど形成した収納室１０を一端側に有するアイランド４ｂが密閉室５となる空間内に設けられた状態となる。
次いで、下部リッド基板３を半導体基板４の他方の面に接合する接合工程を行う。即ち、図９に示す下部リッド基板３を用意した後、図１０に示すように、下部リッド基板３を半導体基板４の他方の面に重ね合わせる。そして、上述した上部リッド基板２の接合時と同様の方法で、下部リッド基板３を接合する。なお、下部リッド基板３を接合した時点で、接合工程が終了する。
下部リッド基板３を接合することで、フレーム４ａで囲まれた空間が密閉室５となり、該密閉室５内に設けられたアイランド４ｂの両端が上部リッド基板２及び下部リッド基板３に接した状態となる。また、密閉室５が、排気溝１１及び排気孔１４を介して外部に連通した状態となる。
次いで、排気溝１１及び排気孔１４を介して密閉室５を真空状態にする真空工程を行う。即ち、両リッド基板２、３に接合された半導体基板４を図示しないチャンバ等の真空槽に内に入れた後、真空引きを行う。この際、上述したように、密閉室５は、排気溝１１及び排気孔１４を介して外部に連通しているので、確実に真空引きされる。
そして、この真空引きを一定時間行った後、排気溝１１を塞ぐ膜厚で上部リッド基板２の表面に絶縁膜１３を成膜して、密閉室５を真空封止する封止工程を行う。即ち、真空中において、上部リッド基板２の表面にＴＥＯＳ等の絶縁膜１３を、排気溝１１よりも膜厚が厚くなるように成膜する。この際、排気孔１４の奥に進むにつれて膜厚が薄くなるので、最低でも排気溝１１以上の膜厚が必要である。また、排気孔１４には数μｍ程度のチッピングが生じる可能性もあり、仮にチッピングが生じたとしても、これをカバーできる膜厚であることが好ましい。これらを考慮すると、約２０μｍ程度の膜厚で絶縁膜１３を成膜することが好ましい。
これにより、図１１に示すように、上部リッド基板２の表面はもちろんのこと、排気孔１４及び貫通孔１２の内周面に絶縁膜１３が成膜される。また、排気孔１４を通じて排気溝１１内にも絶縁膜１３が落ち込んで溜まり始めると共に、貫通孔１２を通じて収納室１０内にも絶縁膜１３が落ち込んで溜まり始める。そして、最終的に密閉室５と外部とを連通していた排気溝１１が塞がり、密閉室５を真空封止することができる。
一方、収納室１０は排気溝１１よりも深く、貫通孔１２の直径φよりも幅広に形成されているので、排気溝１１とは異なり絶縁膜１３によって塞がることはない。つまり、収納室１０の底部に単に落ち込んだ絶縁膜１３が収納されるだけで、絶縁膜１３は分断された状態となる。従って、収納室１０と貫通孔１２とを連通したままの状態にすることができる。
次いで、封止工程が終了した後、スルーホールである貫通孔１２内にフィードスルー部６を形成するめっき工程を行う。即ち、電気めっきや無電解めっきを行って、収納室１０及び貫通孔１２を埋めるように導電性材料を成長させてフィールドスルー部を形成する。
具体的には、一旦無電解めっきを施し、その後電気めっきで貫通孔１２及び収納室１０を埋め、不要な部分を除去することでフィードスルー部６を形成する。なお、無電解めっきとしては、銅（硫酸銅水溶液＋還元剤）、ニッケル（硫酸ニッケル水溶液、又は、塩化ニッケル水溶液＋還元剤）、金（金シアン錯体水溶液＋還元剤）や銀（シアン化銀水溶液＋還元剤）等を用いる。
或いは、図示しないアイランド４ｂへの電圧印加配線から収納室１０に接するアイランド４ｂの端部に電圧を印加して、直接収納室１０側から電気めっきを成長させることでフィードスルー部６を形成する。例えば、硫酸ニッケルや塩化ニッケル等の溶液中で負電圧を印加し、ニッケルめっき物を成長させることでフィードスルー部６を形成する。又は、ピロリン酸銅や硫酸銅等の溶液中で負電圧を印加し、銅めっき物を成長させることでフィードスルー部６を形成する。なお、成長させるめっき物としは、金、ロジウム、パラジウムや白金等でも構わない。この際使用するめっき溶液は、金の場合には、ジシアノ金（Ｉ）酸カリウム水溶液が、ロジウムの場合には、ロジウムと硫酸やロジウムとリン酸等の溶液が、パラジウムの場合には、ジニトロジアンミンパラジウム（ＩＩ）（ＰＤ（ＮＨ３）２（ＮＯ２）２水溶液が、白金の場合には、白金とジアミノ亜硝酸等の溶液が使用される。
上記めっき工程を行うことで、図１に示す真空パッケージ１を製造することができる。特に、本実施形態の製造方法では、真空引きする際に利用する排気孔１４と、フィードスルー部６のスルーホールとなる貫通孔１２とを、上部リッド基板２側に集約して形成している。そのため、下部リッド基板３を何ら加工する必要がないので、下部リッド基板３と半導体基板４との接合強度を向上させることができ、２つのリッド基板２、３にそれぞれ孔を形成するよりも全体的な接合強度を向上させることができる。従って、密閉室５内の真空度を向上させることができ、高性能化を図ることができる。
また、上部リッド基板２に排気孔１４及び貫通孔１２を集約して形成するので、２つのリッド基板２、３にそれぞれ形成するよりも、工数をかけずに容易に製造することができ、製造効率を高めることができる。
また、密閉室５の封止を行う際に絶縁膜１３を用いているので、金属膜を用いる場合とは異なり、膜剥がれの恐れもなく厚めに成膜することができる。従って、排気溝１１をより確実に封止することができる。このことからも、密閉室５の真空度を向上させることができ、高性能化に繋がる。
また、排気溝１１よりも深い収納室１０を形成しているので、絶縁膜１３を成膜しても貫通孔１２と収納室１０との連通状態が確保されている。そのため封止工程時後に、特別な処理を実施しなくても、容易且つ確実にフィードスルー部６を直ちに形成することができる。この点においても、効率の良い製造を行うことができる。
また、排気孔１４を円錐状に形成しているので、絶縁膜１３を成膜した際に排気孔１４の内周面に絶縁膜１３を成膜することができる。そのため、排気溝１１に向かうにしたがって、絶縁膜１３が溜まり易くなるので、より確実に排気溝１１を塞いで封止することができる。また、サンドブラストを利用して孔を形成できるので、より安価で簡単に効率良く製造することができる。
また、このように製造された真空パッケージ１によれば、密閉室５の真空度の向上により高性能化を図ることができると共に、工数をかけずに効率良く製造されているので低コスト化を図ることができる。
なお、上記第１実施形態において、第１のリッド基板を上部リッド基板２として、該上部リッド基板２に排気孔１４及び貫通孔１２を集約して形成した例を示したが、第１のリッド基板を下部リッド基板３として、該下部リッド基板３に排気孔１４及び貫通孔１２を集約して形成しても構わない。この場合には、排気溝１１及び収納室１０を半導体基板４の他方の面側にそれぞれ形成すれば良い。
また、上記第１実施形態では、接合工程を行う際に陽極接合を行ったが、常温接合により接合を行っても構わない。この場合には、表面をアルゴン等のイオンを利用して活性化させた後、圧着して接合するので、陽極接合時とは異なり、接合時の化学反応に起因する酸素ガスが発生することがなく、密閉室５内の真空を低下させる恐れがない。よって、真空パッケージ１をより高性能化させることができる。
なお、この常温接合を行う場合には、第１及び第２のリッド基板は、ホウ珪酸ガラスやソーダライムガラスに限られず、何でも構わない。
なお、陽極接合を行う際には、第１及び第２のリッド基板の表面又は半導体基板４の表面に、図示しない電圧印加用の配線をパターニングし、この配線に電圧を印加して陽極接合を行うと、第１及び第２のリッド基板と半導体基板４とをそれぞれの基板全体に亘って均一に接合することができる。
（第２実施形態）
次に、本発明に係る第２実施形態を、図１２を参照して説明する。なお、この第２実施形態においては、第１実施形態における構成要素と同一の部分については、同一の符号を付しその説明を省略する。
第２実施形態と第１実施形態との異なる点は、第１実施形態では、収納室１０を半導体基板４のアイランド４ｂに形成したが、第２実施形態では、収納室１０を上部リッド基板２に形成している点である。
図１２は、本実施形態の真空パッケージ２０の断面図である。この図１２に示すように、真空パッケージ２０は、収納室１０が貫通孔１２に連通するように上部リッド基板２側に形成されている。この収納室１０は、第１実施形態と同様に、排気溝１１よりも深く、貫通孔１２の開口の直径φよりも幅広に形成されている。
次に、本実施形態の真空パッケージ２０の製造方法について、簡単に説明する。基本的な製造方法は、第１実施形態と同様であるため、異なる工程を中心に説明する。
まず、半導体基板形成工程では、半導体基板４に排気溝１１だけを形成する。この際、排気溝１１の形成方法や排気溝１１の深さ等は同じである。次に、リッド基板形成工程では、上部リッド基板２に対して、排気孔１４及び貫通孔１２だけでなく、貫通孔１２に連通するように収納室１０を形成する。この際、ウェットエッチングやドライエッチングで収納室１０を形成すれば良い。次いで、排気孔１４、貫通孔１２及び収納室１０が形成された上部リッド基板２を、排気溝１１が形成された半導体基板４の一方の面に接合する接合工程を行う。
次いで、半導体基板４を他方の面側から所定領域だけエッチングして、フレーム４ａ及びアイランド４ｂを形成するエッチング工程を行う。これにより、図１２に示すように、上部リッド基板２に形成した収納室１０にアイランド４ｂの一端側が接した状態となる。
その後、第１実施形態と同様に、接合工程、真空工程、封止工程及びめっき工程を順次行うことで、図１２に示す真空パッケージ２０を製造することができる。
本実施形態の真空パッケージ２０の製造方法においても、第１実施形態と同様の作用効果を奏することができる。特に、本実施形態の場合には、予め上部リッド基板２に貫通孔１２と収納室１０とを一体的に形成するので、両者の位置関係を正確に作りこむことができる。つまり、第１実施形態では、上部リッド基板２側に貫通孔１２が形成され、半導体基板４側に収納室１０が形成されているので、接合した際のアライメント精度（１０μｍ〜２０μｍ程度）を考慮して若干の余裕を持たせながら貫通孔１２及び収納室１０を形成する必要があった。これに対して本実施形態では、リソグラフィのアライメント精度（０．５μｍ〜１μｍ程度）で形成できるので、フィードスルー部６の信頼性を向上することができると共に、小型化を図ることができる。
なお、上記第２実施形態において、リッド基板形成工程の際、図１３に示すように収納室１０を貫通孔１２に向かうにしたがい漸次径が縮径する円錐状（断面テーパ状）に形成しても構わない。つまり、貫通孔１２及び収納室１０が鼓形となるように形成される。
この場合には、収納室１０に関してもサンドブラストで形成できるので、加工速度を早くでき、より効率の良い製造を行うことができる。
（第３実施形態）
次に、本発明に係る第３実施形態を、図１４を参照して説明する。なお、この第３実施形態においては、第１実施形態における構成要素と同一の部分については、同一の符号を付しその説明を省略する。
第３実施形態と第１実施形態との異なる点は、第１実施形態では、排気孔１４と貫通孔１２とを別々に上部リッド基板２に形成したが、第３実施形態では、貫通孔１２に排気孔１４を兼用させている点である。
図１４は、本実施形態の真空パッケージ３０の断面図である。この図１４に示すように、真空パッケージ３０は、貫通孔１２のみが形成された上部リッド基板２を備えており、貫通孔１２に排気溝１１が連通されている。また、この排気溝１１は、同じ半導体基板４ではあるが、フレーム４ａではなくアイランド４ｂに形成されている。
次に、本実施形態の真空パッケージ３０の製造方法について、簡単に説明する。基本的な製造方法は、第１実施形態と同様であるため、異なる工程を中心に説明する。
まず、半導体基板形成工程の際に、収納室１０を形成すると共に、排気溝１１を該収納室１０に連通させるようにアイランド４ｂとなる領域に形成する。次いで、リッド基板形成工程の際に、上部リッド基板２に貫通孔１２のみを形成する。次いで、貫通孔１２が形成された上部リッド基板２を、排気溝１１及び収納室１０が形成された半導体基板４の一方の面に接合する。次いで、半導体基板４にフレーム４ａ及びアイランド４ｂを形成するエッチング工程を行うと共に、下部リッド基板３を半導体基板４の他方の面に接合する接合工程を行う。
この際、密閉室５は、排気溝１１及び貫通孔１２を介して外部に連通した状態となっている。従って、真空工程時に、排気溝１１及び貫通孔１２を介して密閉室５内を確実に真空引きすることができる。また、封止工程を行うと、貫通孔１２を通じて収納室１０内に落ち込んだ絶縁膜１３が排気溝１１を塞いで封止する。しかしながら、収納室１０自体は排気溝１１よりも深いので、収納室１０全体は塞がらず、該収納室１０と貫通孔１２とを連通させることができる。従って、めっき工程を行うことで、フィードスルー部６を確実に形成することができる。
特に本実施形態の製造方法は、貫通孔１２に排気孔１４を兼用させるので、上部リッド基板２に形成する孔の数を減らすことができる。従って、上部リッド基板２の剛性を高めることができ、半導体基板４との接合強度を向上させることができる。そのため、真空リークの恐れが低減するので、真空度をさらに向上させて高性能化を図ることができる。また、上部リッド基板２の耐久性を上げることができるので、信頼性を向上することができる。更には、孔の数を減らすことができるので、上部リッド基板２のサイズを小さくでき、小型化を図ることができる。
なお、上記第３実施形態は、第１実施形態の真空パッケージ１に対して、貫通孔１２に排気孔１４を兼用させた例を示したものであるが、上記第２実施形態の真空パッケージ２０において、貫通孔１２に排気孔１４を兼用させても構わない。
図１５は、第２実施形態の真空パッケージ２０の変形例を示す断面図である。この図１５に示すように、真空パッケージ４０は、上部リッド基板２に形成された収納室１０に連通するようにアイランド４ｂに排気溝１１が形成されている。この真空パッケージ４０によれば、第２実施形態の作用効果に加え、さらに上記第３実施形態の作用効果をも奏することができる。
（第４実施形態）
次に、本発明に係る第４実施形態を、図１６から図３３を参照して説明する。図１６は、本実施形態の電子デバイス５０を示す分解斜視図であり、図１７は上部リッド基板６１を透過して半導体基板６３を上方から見た平面図であり、図１８は図１７に示すＡ−Ａ線に沿った断面図である。なお、本実施形態では、電子デバイス５０として、角速度を検出する角速度センサを例に挙げて説明する。
図１６から図１８に示すように、本実施形態の電子デバイス５０は、真空パッケージ６０と、該真空パッケージ６０の密閉室６７内に設けられた錘部（素子）５１とを備えている。真空パッケージ６０は、所定間隔を空けた状態で互いに平行配置された絶縁性の上部リッド基板（第１のリッド基板）６１及び下部リッド基板（第２のリッド基板）６２と、上部リッド基板６１と下部リッド基板６２との間に挟まれた状態で接合された半導体基板６３とを備えている。
なお、本実施形態では、半導体基板６３として、シリコン支持層６４と、該シリコン支持層６４上に形成された二酸化珪素（ＳｉＯ２）のＢＯＸ層６５と、該ＢＯＸ層６５上に形成されたシリコン活性層６６と、を有するＳＯＩ（Silicon On Insulator）基板６３を用いた例を説明する。
ＳＯＩ基板６３は、枠状に形成されたフレーム（枠部）６３ａと、該フレーム６３ａと上部リッド基板６１及び下部リッド基板６２とで囲まれる密閉室６７内に設けられて、両リッド基板６１、６２に両端がそれぞれ接した５つのアイランド（支柱部）６３ｂとを備えている。この５つのアイランド６３ｂのうち、４つのアイランド６３ｂは、フィードスルー部６８を介して外部から後述する励振電極５３に電圧を印加する導通経路として利用されるものである。また残り１つのアイランド６３ｂは、フィードスルー部６８を介して後述する検出電極５４から外部に検出結果を出力するための導通経路として利用されるものである。
これら５つのアイランド６３ｂの一端側（上部リッド基板６１側）には、それぞれ収納室６９が形成されている。この収納室６９は、排気溝７０よりも深く形成されていると共に、貫通孔７１の開口の直径φよりも幅広に形成された部屋であり、フィードスルー部６８のギャップとなるものである。また、５つのアイランド６３ｂのうち、１つのアイランド６３ｂには、密閉室６７と貫通孔７１とを連通させると共に、収納室６９に繋がった排気溝７０が形成されている。
上部リッド基板６１及び下部リッド基板６２は、絶縁性の基板であれば材料の種類は限定されるものではないが、代表的なものとしては例えばホウ珪酸ガラスやソーダライムガラス等である。両リッド基板６１、６２のうち、上部リッド基板６１には、５つのアイランド６３ｂに対向する位置にフィードスルー部６８のスルーホールとなる貫通孔７１が形成されている。これにより、貫通孔７１と収納室６９とが連通するようになっている。また、この貫通孔７１は、ＳＯＩ基板６３に向かうにしたがい漸次径が縮径する円錐状（断面テーパ状）に形成されている。
なお、５つの貫通孔７１のうち、排気溝７０が繋がった収納室６９に連通する貫通孔７１は、排気孔の機能も兼用する孔であり、排気溝７０と共に密閉室６７を真空引きする際の排気用流路として機能するものである。
また、上部リッド基板６１上には、ＴＥＯＳ等の絶縁膜７２が成膜されている。この際、貫通孔７１が共に円錐状に形成されているので、該貫通孔７１の内周面にも絶縁膜７２が成膜されている。また、排気溝７０は、この絶縁膜７２によって貫通孔７１側が塞がれている。これにより、密閉室６７は真空雰囲気で封止されている。また、貫通孔７１及び収納室６９には、銅等の導電性材料がめっきにより埋められたフィードスルー部６８が形成されている。このフィードスルー部６９は、一端側がアイランド６３ｂに電気的に接続されており、他端側が外部に露出して電気的に接続可能な状態となっている。
上記錘部５１は、４本のビーム（梁部）５２を介してフレーム６３ａに支持されており、上部リッド基板６１及び下部リッド基板６２に対して所定の間隔、即ち励振ギャップＧを空けた状態で吊り下げられるように密閉室６７内に配置されている。４本のビーム５２は、四角形状に形成されたフレーム６３ａに基端側が支持されており、フレーム６３ａの四辺の各中間位置からそれぞれ内側に向けて延びた状態で形成されている。
特に本実施形態では、ビーム５２を４本としているため、Ｘ軸及びＹ軸方向の角速度を最も効率い良く検出することができる。但し、ビーム５２は４本に限られず、１本以上あれば良い。この場合でも錘部５１の形状を工夫することで、２軸の角速度検出が可能となる。
また、密閉室６７内における下部リッド基板６２の内面には、錘部５１に対向する位置に該錘部５１を、静電引力を利用して励振させる励振電極５３が形成されている。この励振電極５３は、錘部５１と略同一面積を有するサイズに形成されており、アイランド６３ｂの１つの電気的に接続されている。
また、密閉室６７内における上部リッド基板６１の内面には、錘部５１に対向する位置に、振動状態の錘部５１が角速度を受けて変位したときに該錘部５１との距離変化を静電容量の変化として出力する検出電極５４が形成されている。この検出電極５４は、ビーム５２と重ならないように４枚形成されており、それぞれが残り４つのアイランド６３ｂに電極的に接続されている。
このように構成された電子デバイス５０により角速度を検出する場合について説明する。初めにフィードスルー部６８を介して励振電極５３に電圧を印加させ、静電引力を利用して錘部５１を振動させる。この際、錘部５１は、上部リッド基板６１及び下部リッド基板６２に対して励振ギャップＧが空いた状態でビーム５２に支持されているので、密閉室６７内で両リッド基板６１、６２に接触することなく振動する。そして、錘部５１は、この振動状態で角速度を受けると、ビーム５２を回転中心として捩じれて変位する。すると、検出電極５４は、錘部５１との距離変化を静電容量の変化としてフィードスルー部６８を介して外部に出力する。その結果、Ｘ軸及びＹ軸の２軸回りの角速度を検出することができる。
次に、このように構成された電子デバイス５０の製造方法について、図１９から図３３を参照しながら以下に説明する。図１９から図３３は、真空パッケージ６０を製造する際の各工程を示す断面図である。なお、これら図１９から図３３は、図１７に示すＡ−Ａ線に沿った断面を示す図である。また以下に示す製造工程は、多数の電子デバイス５０を製造可能なサイズのＳＯＩ基板６３及び両リッド基板６１、６２によって行われ、最終的に微小な電子デバイス５０に固片化されるものであるが、説明を簡略化するため、単体の電子デバイス５０を製造するものとして図示している。
本実施形態の電子デバイス５０の製造方法は、半導体基板形成工程と、リッド基板形成工程と、エッチング工程と、接合工程と、真空工程と、封止工程と、めっき工程とを適宜行って製造する方法である。
なお、これら各工程のうち、真空工程、封止工程及びめっき工程を除く各工程は、同時に行ってもよく、工程順番は限定されるものではない。本実施形態では、上部リッド基板６１をＳＯＩ基板６３に先に接合した後に、エッチング工程を行い、その後、下部リッド基板６２を接合する場合を例に挙げて説明する。
初めに、ＳＯＩ基板６３に排気溝７０及び収納室６９をそれぞれ形成する半導体基板形成工程を行う。また、本工程では同時に、錘部５１、ビーム５２、フレーム６３ａ及びアイランド６３ｂの上部部分を形成する。まず、図１９に示すＳＯＩ基板６３を用意する。なお、ＳＯＩ基板６３を用いることで、ＢＯＸ層６５をエッチングストップとして利用できるので、ビーム５２の厚さをシリコン活性層６６の厚さで決定でき、所望の振動特性を容易に得やすい利点がある。
次に、フォトリソ技術やエッチング等の半導体加工技術により、図２０に示すように、ＳＯＩ基板６３のシリコン活性層６６上に排気溝７０を形成する。この際、エッチングとしては、ＴＭＡＨ（Tetramethyl ammonium hydroxid：水酸化テトラメチルアンモニウム）によるウェットエッチング、或いは、ＲＩＥ（Reactive Ion Etching）によるドライエッチングが簡便である。なお、ＴＭＡＨでウェットエッチングを行う場合には、ＳｉＯ２膜、ＲＩＥでドライエッチングを行う場合には、フォトレジストをマスクとして用いれば良い。
また、排気溝７０の深さは、後に成膜する絶縁膜７２の厚さ以下が好ましい。ここで、後に成膜する絶縁膜７２の厚さは、応力の関係から例えば数μｍ〜２０μｍ程度である。但し、貫通孔７１の奥に進むにつれて成膜状況が若干劣り、膜厚が半分以下になると予想される。そのため、排気溝７０の深さとして、約０．５μｍ〜２μｍ程度の範囲内で形成することがより好ましい。
次いで、図２１に示すように、シリコン活性層６６上に収納室６９と、錘部５１と上部リッド基板６１との間の励振ギャップＧとをそれぞれウェットエッチングやドライエッチング等の半導体加工技術により形成する。この際、収納室６９を排気溝７０よりも深く形成すると共に、貫通孔７１の開口の直径よりも幅広に形成する。例えば、深さが２μｍ以上で、幅が５μｍ程度に形成することが好ましい。
次いで、図２２に示すように、ウェットエッチングやドライエッチング等の半導体加工技術により、シリコン支持層６４上に錘部５１と下部リッド基板６２との間の励振ギャップＧを形成する。なお、上述した工程順番は、前後しても構わない。
次いで、図２３に示すように、ウェットエッチングやドライエッチング等の半導体加工技術により、シリコン活性層６６のうち、フレーム６３ａ、ビーム５２、錘部５１及びアイランド６３ｂ以外の領域を除去する。続いて、図２４に示すように、露出したＢＯＸ層６５をウェットエッチングやドライエッチング等の半導体加工技術により除去する。
これにより、排気溝７０及び収納室６９がそれぞれ形成されると共に、錘部５１、ビーム５２、フレーム６３ａ及びアイランド６３ｂの上部部分を形成することができる。この時点で、半導体基板形成工程が終了する。
また、上記工程と同時或いは前後して、上部リッド基板６１に貫通孔７１を形成するリッド基板形成工程を行う。また、本工程では同時に検出電極５４を形成する。まず、図２５に示す上部リッド基板６１を用意した後、サンドブラスト、超音波加工やレーザ照射によって、図２６に示すように、貫通孔７１をそれぞれ形成する。この際、貫通孔７１が断面テーパ状である円錐状になるように形成する。特に、サンドブラストによって孔を形成することで、安価で簡便なうえ効率良く加工できることに加え、順テーパ状に貫通孔７１を形成できるので、好ましい方法である。
次いで、図２７に示すように、上部リッド基板６１の内面に導電膜により検出電極５４を形成する。この導電膜としては、Ａｌ、Ｃｒ、Ｐｔ、Ｃｕ、Ｗのうち少なくとも１つを含む材料で、少なくとも１層以上からなるものである。なお、層が複数の場合には、各層の材料は異なっていても構わない。そして、スパッタやＭＯＣＶＤ等でこれら導電膜を一旦上部リッド基板６１の表面全体に成膜した後、ウェットエッチングやドライエッチング、或いは、リフトオフによりパターニングする。これにより、検出電極５４を形成することができる。この検出電極５４を形成した時点で、リッド基板形成工程が終了する。
次いで、上部リッド基板６１を先にＳＯＩ基板６３に接合する接合工程を行う。即ち、図２８に示すように、貫通孔７１が形成された上部リッド基板６１を、排気溝７０及び収納室６９が形成されたＳＯＩ基板６３の一方の面に重ね合わせた後、上部リッド基板６１とＳＯＩ基板６３とを、例えば陽極接合により接合する。但し、この場合には、上部リッド基板６１がホウ珪酸ガラスやソーダライムガラス等の場合である。また、陽極接合時を行う際の条件としては、例えば、温度が４００℃程度で、電圧が１００Ｖ程度である。これにより、上部リッド基板６１とＳＯＩ基板６３とを、容易且つ強固に接合することができる。
なお、陽極接合時に検出電極５４に影響を与えないように温度に注意しながら接合を行う。例えば、Ａｌの導電膜で検出電極５４を形成した場合には、４００℃以下の温度で接合を行う。
次いで、ＳＯＩ基板６３のシリコン支持層６４を所定領域だけエッチングして、上部だけ形成しておいたフレーム６３ａ、アイランド６３ｂ、錘部５１及びビーム５２をそれぞれ形成するエッチング工程を行う。
即ち、図２９に示すように、ＳＯＩ基板６３の他方の面側から、フレーム６３ａ、錘部５１、ビーム５２及びアイランド６３ｂ以外の領域をウェットエッチングやドライエッチング等の半導体加工技術により除去する。これにより、フレーム６３ａ、アイランド６３ｂ、錘部５１及びビーム５２をそれぞれ形成することができる。また、フレーム６３ａで囲まれた空間が、後に下部リッド基板６２を接合した際に密閉室６７となる。また先ほど形成した排気溝７０が密閉室６７となるフレーム６３ａ内の空間に連通した状態となる。更に先ほど形成した収納室６９を一端側に有するアイランド６３ｂが、密閉室６７となる空間内に設けられた状態となる。
なお、エッチングを行う際に、ボッシュプロセスを用いた深堀エッチング（Ｄｅｅｐ ＲＩＥ）を適用すると、垂直に近い角度でシリコン支持層６４を加工できるので、より高精度な加工を行うことができる。
次いで、下部リッド基板６２をＳＯＩ基板６３の他方の面に接合する接合工程を行う。但し、その前に下部リッド基板６２に励振電極５３を形成する。即ち、図３０に示す下部リッド基板６２を用意した後、図３１に示すように、下部リッド基板６２の内面に励振電極５３を形成する。この際、上述した検出電極５４と同様の方法で励振電極５３を形成する。
励振電極５３を形成した後、図３２に示すように、下部リッド基板６２をＳＯＩ基板６３の他方の面に重ね合わせる。そして、上述した上部リッド基板６１の接合時と同様の方法で、下部リッド基板６２を接合する。なお、下部リッド基板６２を接合した時点で、接合工程が終了する。
下部リッド基板６２を接合することで、フレーム６３ａで囲まれた空間が密閉室６７となり、該密閉室６７内に設けられたアイランド６３ｂの両端が上部リッド基板６１及び下部リッド基板６２に接した状態となる。また、密閉室６７が、排気溝７０及び貫通孔７１を介して外部に連通した状態となる。
次いで、排気溝７０及び貫通孔７１を介して密閉室６７を真空状態にする真空工程を行う。即ち、両リッド基板６１、６２に接合されたＳＯＩ基板６３を図示しないチャンバ等の真空槽に内に入れた後、真空引きを行う。この際、上述したように、密閉室６７は、排気溝７０及び貫通孔７１を介して外部に連通しているので、確実に真空引きされる。
そして、この真空引きを一定時間行った後、排気溝７０を塞ぐ膜厚で上部リッド基板６２の表面に絶縁膜７２を成膜して、密閉室６７を真空封止する封止工程を行う。即ち、真空中において、上部リッド基板６１の表面にＴＥＯＳ等の絶縁膜７２を、排気溝７０よりも膜厚が厚くなるように成膜する。この際、貫通孔７１の奥に進むにつれて膜厚が薄くなるので、最低でも排気溝７０以上の膜厚が必要であり、約２０μｍ程度の膜厚で絶縁膜７２を成膜することが好ましい。
これにより、図３３に示すように、上部リッド基板６１の表面はもちろんのこと、貫通孔７１の内周面に絶縁膜７２が成膜される。また、貫通孔７１を通じて収納室６９にも絶縁膜７２が落ち込んで溜まり始める。そして、この落ち込んだ絶縁膜７２が排気溝７０を塞いで封止する。これにより、密閉室６７を真空封止することができる。しかしながら、収納室６９自体は排気溝７０よりも深く形成されているので、絶縁膜７２は収納室６９の底部に収納された状態となる。つまり、絶縁膜７２は分断された状態となり、収納室６９全体が塞がることはない。従って、収納室６９と貫通孔７１とを連通したままの状態にすることができる。
次いで、封止工程が終了した後、スルーホールである貫通孔７１内にフィードスルー部６８を形成するめっき工程を行う。即ち、電気めっきや無電解めっきを行って、収納室６９及び貫通孔７１を埋めるように導電性材料を成長させてフィードスルー部６８を形成する。
具体的には、一旦無電解めっきを施し、その後電気めっきで貫通孔７１及び収納室６９を埋め、不要な部分を除去することでフィードスルー部６８を形成する。なお、無電解めっきとしては、銅（硫酸銅水溶液＋還元剤）、ニッケル（硫酸ニッケル水溶液、又は、塩化ニッケル水溶液＋還元剤）、金（金シアン錯体水溶液＋還元剤）や銀（シアン化銀水溶液＋還元剤）等を用いる。
或いは、図示しないアイランド６３ｂへの電圧印加配線から収納室６９に接するアイランド６３ｂの端部に電圧を印加して、直接収納室６９側から電気めっきを成長させることでフィードスルー部６８を形成する。例えば、硫酸ニッケルや塩化ニッケル等の溶液中で負電圧を印加し、ニッケルめっき物を成長させることでフィードスルー部６８を形成する。又は、ピロリン酸銅や硫酸銅等の溶液中で負電圧を印加し、銅めっき物を成長させることでフィードスルー部６８を形成する。なお、成長させるめっき物としは、金、ロジウム、パラジウムや白金等でも構わない。この際使用するめっき溶液は、金の場合には、ジシアノ金（Ｉ）酸カリウム水溶液が、ロジウムの場合には、ロジウムと硫酸やロジウムとリン酸等の溶液が、パラジウムの場合には、ジニトロジアンミンパラジウム（ＩＩ）（ＰＤ（ＮＨ３）２（ＮＯ２）２水溶液が、白金の場合には、白金とジアミノ亜硝酸等の溶液が使用される。
上記めっき工程を行うことで、図１８に示す電子デバイス５０を製造することができる。このように製造された電子デバイス５０の真空パッケージ６０は、上述した第３実施形態の真空パッケージ３０と同様の作用効果を奏することができる。即ち、この真空パッケージ６０は、密閉室６７の真空度が向上しており高性能化が図られている。また、工数をかけずに効率良く製造されているので低コスト化が図られている。更には、貫通孔７１の１つが排気孔を兼ねているので、上部リッド基板６１の耐久性が向上しており、信頼性の向上化が図られていると共に、小型化とされている。
また、本実施形態の電子デバイス５０によれば、密閉室６７の真空度が向上している真空パッケージ６０を備えているので、高感度に角速度を検出することができ、信頼性の向上化を図ることができる。また、小型化及び低コスト化を図ることができる。
なお、本実施形態では、上記第３実施形態で説明した真空パッケージを備えた電子デバイス５０を例にしたが、この場合に限られず、第１実施形態や第２実施形態で説明した真空パッケージ１、２０を備えた電子デバイスであっても構わない。
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記実施形態では、電子デバイス５０の一例として素子を錘部５１とし、該錘部５１を励振させることで角速度を検出する角速度センサを例にしたが、この場合に限られるものではない。例えば、錘部５１を励振させずに、単に加速度を検出する加速度センサとしても構わない。更には、素子を錘部５１としたが、デバイスに応じて密閉室６７内に配置すれば、圧力センサや発振器やフィルタ等を電子デバイスとすることができる。
本発明に係る第１実施形態の真空パッケージの断面図である。 図１に示す真空パッケージの製造方法を示した工程図であって、半導体基板の断面図である。 図１に示す真空パッケージの製造方法を示した工程図であって、図２に示す状態から排気溝を形成した状態を示す図である。 図１に示す真空パッケージの製造方法を示した工程図であって、図３に示す状態から収納室を形成した状態を示す図である。 図１に示す真空パッケージの製造方法を示した工程図であって、上部リッド基板の断面図である。 図１に示す真空パッケージの製造方法を示した工程図であって、図５に示す状態から排気孔及び貫通孔を形成した状態を示す図である。 図１に示す真空パッケージの製造方法を示した工程図であって、排気孔及び貫通孔を形成した上部リッド基板を、排気溝及び収納室が形成された半導体基板の一方の面に接合した状態を示す図である。 図１に示す真空パッケージの製造方法を示した工程図であって、図７に示す状態から、半導体基板にフレーム及びアイランドを形成した状態を示す図である。 図１に示す真空パッケージの製造方法を示した工程図であって、下部リッド基板の断面図である。 図１に示す真空パッケージの製造方法を示した工程図であって、下部リッド基板を半導体基板の他方の面に接合した状態を示す図である。 図１に示す真空パッケージの製造方法を示した工程図であって、図１０に示す状態から、上部リッド基板に絶縁膜を成膜した状態を示す図である。 本発明に係る第２実施形態の真空パッケージの断面図である。 図１２に示す真空パッケージの変形例を示す断面図である。 本発明に係る第３実施形態の真空パッケージの断面図である。 図１４に示す真空パッケージの変形例を示す断面図である。 本発明に係る第４実施形態の電子デバイスの分解斜視図である。 図１６に示す電子デバイスのＳＯＩ基板を、上部リッド基板を透過しながら上方から見た平面図である。 図１７に示すＡ−Ａ線に沿った断面図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、ＳＯＩ基板の断面図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、図１９に示す状態からシリコン活性層上に排気溝を形成した状態を示す図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、図２０に示す状態から収納室及び励振ギャップを形成した状態を示す図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、図２１に示す状態からシリコン支持層上に励振ギャップを形成した状態を示す図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、図２２に示す状態からシリコン支持層上に、フレーム、錘部及びアイランドの上部部分を形成した状態を示す図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、図２３に示す状態から露出したＢＯＸ層を除去した状態を示す図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、上部リッド基板の断面図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、図２５に示す状態から貫通孔を形成した状態を示す図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、図２６に示す状態から検出電極を形成した状態を示す図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、貫通孔を形成した上部リッド基板を、排気溝等が形成されたＳＯＩ基板の一方の面に接合した状態を示す図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、図２８に示す状態から、ＳＯＩ基板にフレーム、錘部及びアイランドを形成した状態を示す図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、下部リッド基板の断面図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、図３０に示す状態から励振電極を形成した状態を示す図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、下部リッド基板を半導体基板の他方の面に接合した状態を示す図である。 図１８に示す電子デバイスの製造方法を示した工程図であって、図３２に示す状態から、上部リッド基板に絶縁膜を成膜した状態を示す図である。 従来の真空パッケージの一例を示した断面図である。
符号の説明
１、２０、３０、４０、６０ 真空パッケージ
２、６１ 上部リッド基板（第１のリッド基板）
３、６２ 下部リッド基板（第２のリッド基板）
４ 半導体基板
４ａ、６３ａ フレーム（枠部）
４ｂ、６３ｂ アイランド（支柱部）
５、６７ 密閉室
６、６８ フィードスルー部
１０、６９ 収納室
１１、７０ 排気溝
１２、７１ 貫通孔
１３、７２ 絶縁膜
１４ 排気孔
５０ 電子デバイス
５１ 錘部（素子）
５２ ビーム（梁部）
５３ 励振電極
５４ 検出電極
６３ ＳＯＩ基板（半導体基板）

Claims (10)

  1. 所定間隔を空けた状態で互いに平行配置された絶縁性の第１のリッド基板及び第２のリッド基板と、これら両リッド基板の間に挟まれた状態で接合され、枠状に形成された枠部と、該枠部と第１及び第２のリッド基板とで囲まれる密閉室内に設けられて両リッド基板に両端がそれぞれ接した支柱部と、を有する半導体基板とを備えた真空パッケージを製造する方法であって、
    前記第１のリッド基板に排気孔及び貫通孔を形成するリッド基板形成工程と、
    前記第１のリッド基板を前記半導体基板に重ねた際に、前記排気孔に連通するように半導体基板に排気溝を形成すると共に、前記貫通孔に連通するように半導体基板に収納室を形成する半導体基板形成工程と、
    前記半導体基板を所定領域だけエッチングして、前記排気溝に連通する前記密閉室と、該密閉室の周囲を囲む前記枠部と、密閉室内に設けられて前記収納室を一端側に有する前記支柱部と、をそれぞれ形成するエッチング工程と、
    前記第１のリッド基板を前記排気溝及び前記収納室が形成された前記半導体基板の一方の面に接合すると共に、前記第２のリッド基板を前記半導体基板の他方の面に接合する接合工程と、
    前記排気溝及び前記排気孔を介して、前記密閉室を真空状態にする真空工程と、
    真空中において、前記排気溝を塞ぐ膜厚で前記第１のリッド基板の表面に絶縁膜を成膜して、前記密閉室を真空封止する封止工程と、
    前記収納室及び前記貫通孔を埋めるように導電性材料をめっきして、一端側が前記支柱部に電気的に接続されると共に他端側が外部に対して電気的に接続されるフィードスルー部を形成するめっき工程とを備え、
    前記半導体基板形成工程の際に、前記排気溝よりも深く前記収納室を形成することで、前記封止工程時に前記絶縁膜の一部が収納室内に落ち込んで収納され、該絶縁膜が分断されることを特徴とする真空パッケージの製造方法。
  2. 前記リッド基板形成工程の際に、前記排気孔及び前記貫通孔を前記半導体基板に向かうにしたがい漸次径が縮径する円錐状に形成することを特徴とする請求項１に記載の真空パッケージの製造方法。
  3. 所定間隔を空けた状態で互いに平行配置された絶縁性の第１のリッド基板及び第２のリッド基板と、これら両リッド基板の間に挟まれた状態で接合され、枠状に形成された枠部と、該枠部と第１及び第２のリッド基板とで囲まれる密閉室内に設けられて両リッド基板に両端がそれぞれ接した支柱部と、を有する半導体基板とを備えた真空パッケージを製造する方法であって、
    前記第１のリッド基板に排気孔及び貫通孔を形成すると共に、該貫通孔に連通するように収納室を形成するリッド基板形成工程と、
    前記第１のリッド基板を前記半導体基板に重ねた際に、前記排気孔に連通するように半導体基板に排気溝を形成する半導体基板形成工程と、
    前記半導体基板を所定領域だけエッチングして、前記排気溝に連通する前記密閉室と、該密閉室の周囲を囲む前記枠部と、密閉室内に設けられて前記収納室に一端側が接する前記支柱部と、をそれぞれ形成するエッチング工程と、
    前記第１のリッド基板を前記排気溝が形成された前記半導体基板の一方の面に接合すると共に、前記第２のリッド基板を前記半導体基板の他方の面に接合する接合工程と、
    前記排気溝及び前記排気孔を介して、前記密閉室を真空状態にする真空工程と、
    真空中において、前記排気溝を塞ぐ膜厚で前記第１のリッド基板の表面に絶縁膜を成膜して、前記密閉室を真空封止する封止工程と、
    前記収納室及び前記貫通孔を埋めるように導電性材料をめっきして、一端側が前記支柱部に電気的に接続されると共に他端側が外部に対して電気的に接続されるフィードスルー部を形成するめっき工程とを備え、
    前記半導体基板工程の際に、前記排気溝よりも深く前記収納室を形成することで、前記封止工程時に前記絶縁膜の一部が収納室内に落ち込んで収納され、該絶縁膜が分断されることを特徴とする真空パッケージの製造方法。
  4. 前記リッド基板形成工程の際に、前記排気孔及び前記貫通孔を前記半導体基板に向かうにしたがい漸次径が縮径する円錐状に形成することを特徴とする請求項３に記載の真空パッケージの製造方法。
  5. 前記リッド基板形成工程の際に、前記収納室を前記貫通孔に向かうにしたがい漸次径が縮径する円錐状に形成する請求項４に記載の真空パッケージの製造方法。.
  6. 前記リッド基板形成工程の際に、前記貫通孔に前記排気孔を兼用させ、
    前記半導体基板形成工程の際に、前記排気溝を前記収納室に連通させるように前記支柱部に形成することを特徴とする請求項１から５のいずれか１項に記載の真空パッケージの製造方法。
  7. 前記接合工程の際に、前記第１のリッド基板及び前記第２のリッド基板と前記半導体基板とを、陽極接合又は常温接合により接合することを特徴とする請求項１から６のいずれか１項に記載の真空パッケージの製造方法。
  8. 請求項１から７のいずれか１項に記載の真空パッケージの製造方法により製造されたことを特徴とする真空パッケージ。
  9. 請求項８に記載の真空パッケージと、
    前記密閉室内に設けられた素子と、を有することを特徴とする電子デバイス。
  10. 前記素子が、前記枠部に梁部を介して支持され、前記第１及び第２のリッド基板に対して所定の間隔を空けて配置された錘部であり、
    前記支柱部に電気的に接続された状態で前記錘部に対向するように前記第２のリッド基板に形成され、前記錘部を静電引力を利用して励振させる励振電極と、
    前記支柱部に電気的に接続された状態で前記錘部に対向するように前記第１のリッド基板に形成され、振動状態の前記錘部が角速度を受けて変位したときに、該錘部との距離変化を静電容量の変化として出力する検出電極とを備えている請求項９に記載の電子デバイス。
JP2006267932A 2006-09-29 2006-09-29 真空パッケージ及び電子デバイス並びに真空パッケージの製造方法 Expired - Fee Related JP4883688B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006267932A JP4883688B2 (ja) 2006-09-29 2006-09-29 真空パッケージ及び電子デバイス並びに真空パッケージの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006267932A JP4883688B2 (ja) 2006-09-29 2006-09-29 真空パッケージ及び電子デバイス並びに真空パッケージの製造方法

Publications (2)

Publication Number Publication Date
JP2008091417A JP2008091417A (ja) 2008-04-17
JP4883688B2 true JP4883688B2 (ja) 2012-02-22

Family

ID=39375306

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006267932A Expired - Fee Related JP4883688B2 (ja) 2006-09-29 2006-09-29 真空パッケージ及び電子デバイス並びに真空パッケージの製造方法

Country Status (1)

Country Link
JP (1) JP4883688B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4665959B2 (ja) 2007-11-30 2011-04-06 日本電気株式会社 真空パッケージ
JP5115618B2 (ja) 2009-12-17 2013-01-09 株式会社デンソー 半導体装置
JP5845588B2 (ja) 2011-02-09 2016-01-20 セイコーエプソン株式会社 波長可変干渉フィルター、光モジュール、光分析装置および波長可変干渉フィルターの製造方法
JP2016048176A (ja) 2014-08-27 2016-04-07 セイコーエプソン株式会社 物理量センサー、電子機器および移動体
CN110948385B (zh) * 2019-01-08 2020-08-14 华海清科股份有限公司 一种用于化学机械抛光的弹性膜

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3139339B2 (ja) * 1995-09-13 2001-02-26 株式会社村田製作所 真空封止デバイスおよびその製造方法
JP2000261002A (ja) * 1999-03-05 2000-09-22 Murata Mfg Co Ltd 小型電子部品及びその製造方法
JP2006202974A (ja) * 2005-01-20 2006-08-03 Sanyo Electric Co Ltd 電子装置及びその製造方法
JP2006201022A (ja) * 2005-01-20 2006-08-03 Seiko Instruments Inc 力学量センサ及び電子機器並びに力学量センサの製造方法

Also Published As

Publication number Publication date
JP2008091417A (ja) 2008-04-17

Similar Documents

Publication Publication Date Title
US7540191B2 (en) Angular rate sensor and method of manufacturing the same
JP4840771B2 (ja) 力学量センサの製造方法
EP2346083B1 (en) Mems sensor
JP4883688B2 (ja) 真空パッケージ及び電子デバイス並びに真空パッケージの製造方法
JP2009291514A (ja) 静電容量型トランスデューサの製造方法、及び静電容量型トランスデューサ
TW201109268A (en) Capacitive electro-mechanical transducer, and fabrication method of the same
TW201322366A (zh) 感測器製程
JP2006247833A (ja) Ｍｅｍｓ素子パッケージ及びその製造方法
TWI634069B (zh) 混合整合構件及其製造方法
JP2012122996A (ja) Ｍｅｍｓ装置のためのウェハレベルパッケージプロセス
JP5139673B2 (ja) 三次元配線及びその製造方法、力学量センサ及びその製造方法
JP2023156169A (ja) 微小振動体の実装構造
US11027968B2 (en) Semiconductor device with discharge path, and method for producing the same
JP5039929B2 (ja) Ｍｅｍｓデバイスの製造方法
JP4093267B2 (ja) 加速度センサ
JP4817287B2 (ja) 力学量センサの製造方法
JP5294375B2 (ja) 角速度センサ及び電子機器
JP2012083164A (ja) Ｍｅｍｓセンサおよびその製造方法
JP2011038780A (ja) 半導体装置及び半導体装置の製造方法
JP5067019B2 (ja) 力学量検出センサの製造方法
JP2000261002A (ja) 小型電子部品及びその製造方法
JP5062146B2 (ja) 物理量センサおよびその製造方法、ならびに電子機器
JP4922856B2 (ja) 気密パッケージ、角速度センサ及び気密パッケージの製造方法
JP6237440B2 (ja) 物理量センサおよびその製造方法
JP5999027B2 (ja) 物理量センサ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090318

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111129

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20111202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111202

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141216

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4883688

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees