JP4879052B2

JP4879052B2 - A / D converter

Info

Publication number: JP4879052B2
Application number: JP2007068639A
Authority: JP
Inventors: 秀明村上
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-03-16
Filing date: 2007-03-16
Publication date: 2012-02-15
Anticipated expiration: 2027-03-16
Also published as: JP2008235998A

Description

本発明は、無線通信機器等に使用される並列比較型Ａ／Ｄコンバータに関するものである。 The present invention relates to a parallel comparison type A / D converter used in a wireless communication device or the like.

図８は、従来の並列比較型Ａ／Ｄコンバータの回路構成例を示した図である（例えば、特許文献１参照。）。
図８において、Ａ／Ｄコンバータ１００は、Ａ／Ｄ変換を行うために使用する各基準電圧を生成するためのラダー抵抗回路１０１と、各コンパレータ１０２と、各コンパレータ１０２のそれぞれの出力信号を所定の方法でデジタル値に変換するエンコーダ１０３とを備えている。
ここでＡ／Ｄコンバータ１００がＮビットの分解能を有する場合、ラダー抵抗回路１０１は２^Ｎ個の抵抗で構成され、この場合２^Ｎ−１個のコンパレータ１０２を有している。ラダー抵抗回路１０１によって発生した各基準電圧は対応するコンパレータ１０２の一方の入力端にそれぞれ入力され、該各コンパレータ１０２の他方の入力端には被変換用アナログ電圧がそれぞれ入力されている。 FIG. 8 is a diagram showing a circuit configuration example of a conventional parallel comparison A / D converter (see, for example, Patent Document 1).
In FIG. 8, an A / D converter 100 has a ladder resistor circuit 101 for generating each reference voltage used for A / D conversion, each comparator 102, and each output signal of each comparator 102 as a predetermined signal. And an encoder 103 for converting the digital value into a digital value.
Here, when the A / D converter 100 has an N-bit resolution, the ladder resistor circuit 101 includes 2 ^N resistors, and in this case, has 2 ^N -1 comparators 102. Each reference voltage generated by the ladder resistor circuit 101 is input to one input terminal of the corresponding comparator 102, and the analog voltage for conversion is input to the other input terminal of the comparator 102, respectively.

図９は、コンパレータ１０２の回路例を示した図であり、該コンパレータ１０２は、各入力電圧の差分を増幅して出力する構成をなしている。また、コンパレータ１０２の構成には、外部からのクロックによって入力電圧をトリガする方式もあり、チョッパー型比較器と呼ばれる形式もあるが基本的に入力信号の差分を増幅することにおいて同様であることからその説明を省略する。各コンパレータ１０２は、アナログ入力電圧と基準電圧群との電圧比較を行っているため、各コンパレータ１０２の出力信号は、アナログ入力電圧と対応する基準電圧との電圧差が逆転するところを境にしてハイレベル又はローレベルになる。 FIG. 9 is a diagram illustrating a circuit example of the comparator 102. The comparator 102 is configured to amplify and output the difference between the input voltages. In addition, the comparator 102 has a method of triggering an input voltage by an external clock, and there is a form called a chopper type comparator, but it is basically the same in amplifying the difference between input signals. The description is omitted. Since each comparator 102 performs a voltage comparison between the analog input voltage and the reference voltage group, the output signal of each comparator 102 has a boundary where the voltage difference between the analog input voltage and the corresponding reference voltage is reversed. High level or low level.

エンコーダ１０３は、前記境となるレベルを検出してデジタル値に変換する。コンパレータ１０２にクロックによる入力のトリガ機能がない場合はエンコーダ１０３でその機能を補完する。このような並列比較型と呼ばれるＡ／Ｄコンバータは、前記クロックによってすべてのコンパレータを同時に作動させ、各コンパレータの比較結果をエンコーダ１０３に伝えてデジタル値に変換するためフラッシュ型Ａ／Ｄコンバータとも呼ばれ、アナログ信号を高速にデジタル値に変換することが可能な回路である。 The encoder 103 detects the boundary level and converts it into a digital value. When the comparator 102 does not have a clock input trigger function, the encoder 103 supplements the function. Such an A / D converter called a parallel comparison type is also called a flash type A / D converter because all the comparators are simultaneously operated by the clock and the comparison results of the respective comparators are transmitted to the encoder 103 and converted into digital values. This is a circuit capable of converting an analog signal into a digital value at high speed.

図１０は、並列比較型のＡ／Ｄコンバータの他の例を示した図である（例えば、非特許文献１参照。）。
図１０では、入力信号を正負の１対の差動信号にしたものであり、各増幅器１１２と対応するコンパレータ１１４との間にそれぞれトラックホールド回路１１３を設けている。各トラックホールド回路１１３は対抗する増幅器１１２の出力信号を一時的に保存する回路であり、トリガ回路と同様の機能を有している。
図１１は、図１０の増幅器１１２の回路例を示した図である。
図１１において、入力信号の差動化に伴い基準電圧も差動化され、増幅器１１２は、入力信号Ｖｉｎ＋と基準電圧Ｖｒ＋との差電圧、入力信号Ｖｉｎ−と基準電圧Ｖｒ−との差電圧をそれぞれ増幅して差動信号として対応する出力端ＯＵＴ＋，ＯＵＴ−から出力する。 FIG. 10 is a diagram illustrating another example of a parallel comparison type A / D converter (see, for example, Non-Patent Document 1).
In FIG. 10, the input signal is a pair of positive and negative differential signals, and a track hold circuit 113 is provided between each amplifier 112 and the corresponding comparator 114. Each track hold circuit 113 is a circuit that temporarily stores the output signal of the opposing amplifier 112 and has the same function as the trigger circuit.
FIG. 11 is a diagram illustrating a circuit example of the amplifier 112 in FIG.
In FIG. 11, the reference voltage is also differentiated as the input signal is differentiated, and the amplifier 112 calculates the difference voltage between the input signal Vin + and the reference voltage Vr + and the difference voltage between the input signal Vin− and the reference voltage Vr−. The signals are amplified and output as differential signals from the corresponding output terminals OUT + and OUT−.

図１２は、図１０のトラックホールド回路１１３の回路構成例を示した図であり、トラックホールド回路１１３は、スイッチと容量からなり、該スイッチがオフした瞬間の電圧を容量に蓄えて次段の回路に出力する。
図１３は、図１０のコンパレータ１１４の回路を示した図である。
なお、各トラックホールド回路１１３と対応する各コンパレータ１１４との間に増幅回路が必要である場合は、例えば図１４のような回路構成の増幅器を使用する。また、図９及び図１１〜図１４において、入力端ＩＮ＋，ＩＮ−及び出力端ＯＵＴ＋，ＯＵＴ−は、それぞれの回路の差動信号に対する入力端と出力端としての符号を示しており、各回路の入力端と出力端が同じであるということを示しているものではない。 FIG. 12 is a diagram illustrating a circuit configuration example of the track hold circuit 113 in FIG. 10. The track hold circuit 113 includes a switch and a capacitor. The voltage at the moment when the switch is turned off is stored in the capacitor and the next stage is stored. Output to the circuit.
FIG. 13 is a diagram showing a circuit of the comparator 114 in FIG.
When an amplifier circuit is required between each track hold circuit 113 and each corresponding comparator 114, an amplifier having a circuit configuration as shown in FIG. 14, for example, is used. 9 and FIGS. 11 to 14, the input terminals IN + and IN− and the output terminals OUT + and OUT− indicate the signs as the input terminals and the output terminals for the differential signals of the respective circuits. It does not indicate that the input end and the output end of are the same.

なお、この他に、従来の並列比較型Ａ／Ｄコンバータとして、アナログレベル比較器の出力の変化点を判定する回路網を従来の１段から２段に増やすことにより、比較器の出力信号がメタステーブル状態になったときにも誤った結果を出力して変換精度を落とすことがないようにしたものがあった（例えば、特許文献２参照）。
特許第３１０２８２０号公報特開平９−２６１０５８号公報 ’Ａ６ｂ１．１Ｇｓａｍｐｌｅ／ｓＣＭＯＳＡ／Ｄｃｏｎｖｅｒｔｅｒ’Ｇ．Ｇｅｅｌｅｎ，ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，Ｓｅｓｓｉｏｎ８．２，Ｆｅｂ２００１ In addition to this, as a conventional parallel comparison type A / D converter, the output signal of the comparator is increased by increasing the circuit network for judging the change point of the output of the analog level comparator from the conventional one stage to the second stage. In some cases, an erroneous result is not output even when the metastable state is entered so that the conversion accuracy is not lowered (see, for example, Patent Document 2).
Japanese Patent No. 3102820 Japanese Patent Laid-Open No. 9-261058 'A 6b 1.1 Gsample / s CMOS A / Dconverter'G. Geelen, ISSCC Digest of Technical Papers, Session 8.2, Feb 2001

このようなＡ／Ｄコンバータでは、変換ビット数が増えるにつれて回路規模が増大し、消費電流もそれに伴って増大するという問題があった。また、変換速度の増加に伴って回路の動作速度も上がるため、同様に消費電流が増大するという問題があった。このように消費電流が増大すると、各内部回路の電源電圧及び接地電圧が回路の配線抵抗によって変動し、該変動がノイズになってＡ／Ｄコンバータの変換精度を劣化させていた。具体的には、図８の例では、電源電圧及び接地電圧が変動することによって、見かけ上、入力電圧が変化したことになり、出力信号に誤差が生じることになる。このようなノイズは、各コンパレータ１０２ごとに差があり、また変化する割合も高速であるため、従来の構成ではノイズを除去することができなかった。 Such an A / D converter has a problem in that the circuit scale increases as the number of conversion bits increases, and the current consumption increases accordingly. In addition, since the operation speed of the circuit increases as the conversion speed increases, there is a problem that the current consumption similarly increases. When the current consumption increases in this way, the power supply voltage and ground voltage of each internal circuit fluctuate due to the wiring resistance of the circuit, and the fluctuations become noise and deteriorate the conversion accuracy of the A / D converter. Specifically, in the example of FIG. 8, when the power supply voltage and the ground voltage fluctuate, the input voltage apparently changes and an error occurs in the output signal. Such noise has a difference for each comparator 102, and the rate of change is high-speed. Therefore, the conventional configuration cannot remove the noise.

このようなノイズの影響を極力受けないようにするために、図１０のような入力信号を差動化する構成が考案されていた。このような方式では、入力信号の電圧差のみが増幅されて次段に伝えられており、通常前記のようなノイズは各コンパレータの電源電圧及び接地電圧にそれぞれ一様に乗ってくることから、入力電圧の差分だけをとる場合には影響を受けなかった。しかし、差動信号を扱っている範囲内では効果があるものの差動信号でなくなった時点で影響を受けることになり、精度の劣化が生じていた。 In order to avoid the influence of such noise as much as possible, a configuration has been devised in which the input signal as shown in FIG. 10 is differentiated. In such a system, only the voltage difference of the input signal is amplified and transmitted to the next stage, and the noise as described above normally rides uniformly on the power supply voltage and the ground voltage of each comparator. When only the input voltage difference was taken, it was not affected. However, although it is effective within the range where differential signals are handled, it is affected when it is no longer a differential signal, resulting in degradation of accuracy.

本発明は、このような問題を解決するためになされたものであり、電源電圧や接地電圧の変動によって生じるノイズの影響を受けることなく、変換精度の高精度化を図ることができるＡ／Ｄコンバータを得ることを目的とする。 The present invention has been made to solve such a problem, and is capable of achieving high conversion accuracy without being affected by noise caused by fluctuations in power supply voltage and ground voltage. The purpose is to obtain a converter.

この発明に係るＡ／Ｄコンバータは、アナログ信号からなる１対の差動入力信号をＡ／Ｄ変換して所定のビット数の出力信号を生成して出力する並列比較型のＡ／Ｄコンバータにおいて、
差動化された１対の基準電圧から複数の差動基準電圧を生成して出力する基準電圧生成回路部と、
前記差動入力信号と対応する１対の前記差動基準電圧との差分をそれぞれ増幅して出力する各増幅器からなる増幅回路部と、
前記各増幅器から出力された差動信号の各電圧を対応してそれぞれ保持する各トラックホールド回路からなるトラックホールド回路部と、
該各トラックホールド回路で保持された１対の電圧の電圧比較を対応して行い、該比較結果を示す差動信号を生成して出力する各コンパレータからなる比較回路部と、
該各コンパレータから入力された各差動信号を所定の方法でエンコードして前記所定のビット数の出力信号を生成して出力するエンコード部と、
を備えるものである。 An A / D converter according to the present invention is a parallel comparison type A / D converter that generates and outputs an output signal having a predetermined number of bits by A / D converting a pair of differential input signals composed of analog signals. ,
A reference voltage generation circuit that generates and outputs a plurality of differential reference voltages from a pair of differentiated reference voltages;
An amplifier circuit unit comprising amplifiers for amplifying and outputting the difference between the differential input signal and the corresponding pair of differential reference voltages,
A track hold circuit unit comprising a track hold circuit for holding each voltage of the differential signal output from each amplifier correspondingly;
A comparison circuit unit comprising comparators for performing a voltage comparison of a pair of voltages held by each track hold circuit and generating and outputting a differential signal indicating the comparison result;
An encoding unit that encodes each differential signal input from each comparator by a predetermined method to generate and output an output signal of the predetermined number of bits;
Is provided.

具体的には、前記エンコード部は、該各コンパレータから入力された各差動信号を所定の方法でエンコードして前記所定のビット数の差動出力信号を生成して出力するようにした。 Specifically, the encoding unit encodes each differential signal input from each comparator by a predetermined method to generate and output the differential output signal having the predetermined number of bits.

また、前記エンコード部は、前記所定のビット数の出力信号を電流出力形式で生成するようにした。 The encoding unit generates the output signal having the predetermined number of bits in a current output format.

また、前記増幅回路部の各増幅器は、前記差動入力信号と対応する１対の前記差動基準電圧との差分をそれぞれ電源電圧近傍まで増幅して出力するようにした。 Each amplifier of the amplifier circuit section amplifies and outputs the difference between the differential input signal and a corresponding pair of the differential reference voltages to the vicinity of the power supply voltage.

また、前記増幅回路部の各増幅器及び前記比較回路部の各コンパレータは、制御電極が入力端をなす各入力トランジスタがそれぞれ同一導電型であるようにした。 Further, in each amplifier in the amplifier circuit section and each comparator in the comparison circuit section, each input transistor whose control electrode forms an input end is of the same conductivity type.

具体的には、前記各トラックホールド回路は、
入力された差動信号の各電圧を対応して保持するための１対の各コンデンサと、
入力された差動信号の各電圧を、外部から入力された制御信号に応じて対応する前記各コンデンサに出力する１対のスイッチ回路と、
を備え、
前記各スイッチ回路は、
両端が短絡され、制御電極に前記制御信号の信号レベルを反転させた反転制御信号がそれぞれ入力された同一導電型の２つのダミートランジスタと、
該各ダミートランジスタの間に接続されるように該各ダミートランジスタと直列に接続され、制御電極に入力された前記制御信号に応じてスイッチングを行う、前記各ダミートランジスタと同一導電型のスイッチングトランジスタと、
でそれぞれ構成されるようにした。 Specifically, each track hold circuit includes:
A pair of capacitors for correspondingly holding the voltages of the input differential signals;
A pair of switch circuits for outputting each voltage of the input differential signal to each of the corresponding capacitors according to a control signal input from the outside;
With
Each of the switch circuits is
Two dummy transistors of the same conductivity type, both ends of which are short-circuited and an inverted control signal obtained by inverting the signal level of the control signal is input to the control electrode;
A switching transistor of the same conductivity type as each of the dummy transistors, connected in series with each of the dummy transistors so as to be connected between the respective dummy transistors, and performing switching according to the control signal input to the control electrode; ,
It was made to consist of each.

また具体的には、前記各増幅器は、
１対の入力トランジスタからなる第１の差動対と、
該第１の差動対に所定の定電流を供給する第１の定電流源と、
１対の入力トランジスタからなる第２の差動対と、
該第２の差動対に所定の定電流を供給する第２の定電流源と、
前記第１及び第２の各差動対の負荷をなす負荷回路と、
をそれぞれ備え、
前記第１の差動対は、前記差動入力信号の一方の入力信号と、前記差動入力信号の他方の入力信号に対応する差動基準電圧の一方の基準電圧が対応してそれぞれ入力され、前記第２の差動対は、前記差動入力信号の他方の入力信号と、前記差動入力信号の一方の入力信号に対応する差動基準電圧の他方の基準電圧が対応してそれぞれ入力されるようにした。 More specifically, each amplifier is
A first differential pair consisting of a pair of input transistors;
A first constant current source for supplying a predetermined constant current to the first differential pair;
A second differential pair consisting of a pair of input transistors;
A second constant current source for supplying a predetermined constant current to the second differential pair;
A load circuit forming a load of each of the first and second differential pairs;
Each with
In the first differential pair, one input signal of the differential input signal and one reference voltage of a differential reference voltage corresponding to the other input signal of the differential input signal are respectively input correspondingly. The second differential pair has an input corresponding to the other reference voltage of the differential reference voltage corresponding to one input signal of the differential input signal and the other input signal of the differential input signal, respectively. It was made to be.

また、前記各増幅器は、
１対の入力トランジスタからなる第１の差動対と、
該第１の差動対に所定の定電流を供給する第１の定電流源と、
１対の入力トランジスタからなる第２の差動対と、
該第２の差動対に所定の定電流を供給する第２の定電流源と、
前記第１及び第２の各差動対の負荷をなす負荷回路と、
をそれぞれ備え、
前記第１の差動対は、前記差動入力信号をなす各入力信号が対応してそれぞれ入力され、前記第２の差動対は、前記差動基準電圧をなす各基準電圧が対応してそれぞれ入力されるようにしてもよい。 In addition, each amplifier is
A first differential pair consisting of a pair of input transistors;
A first constant current source for supplying a predetermined constant current to the first differential pair;
A second differential pair consisting of a pair of input transistors;
A second constant current source for supplying a predetermined constant current to the second differential pair;
A load circuit forming a load of each of the first and second differential pairs;
Each with
The first differential pair is input corresponding to each input signal forming the differential input signal, and the second differential pair is corresponding to each reference voltage forming the differential reference voltage. Each may be input.

本発明のＡ／Ｄコンバータによれば、前記増幅回路部の各増幅器、前記トラックホールド回路部の各トラックホールド回路、前記比較回路部の各コンパレータ及びエンコード部が、すべて差動信号の形式で信号処理を行うようにしたことから、変換周波数の増大や回路規模の増加による消費電流の増加に伴って生じる電源やグランドノイズの影響を低減させることができ、電源電圧や接地電圧の変動によって生じるノイズの影響を受けることなく、変換精度の高精度化を図ることができる。 According to the A / D converter of the present invention, each amplifier in the amplifier circuit unit, each track hold circuit in the track hold circuit unit, each comparator and encoder in the comparison circuit unit are all in the form of differential signals. Since the processing is performed, it is possible to reduce the influence of power supply and ground noise caused by the increase in current consumption due to increase in conversion frequency and circuit scale, and noise caused by fluctuations in power supply voltage and ground voltage. The conversion accuracy can be improved without being affected by the above.

また、エンコード部の出力信号を単相形式にすることにより、Ａ／Ｄコンバータを大規模回路内部に混載する際に他の論理回路とのインタフェースを従来と同じようにすることができ、汎用性を高めることができる。
また、エンコード部の出力信号を電流出力形式にしたことから、接続する外部回路との距離が長い場合にもノイズの影響を受けにくくすることができると共に、差動信号として伝達するため他回路へのノイズの拡散を防止することができる。 In addition, by making the output signal of the encoding unit into a single-phase format, when an A / D converter is embedded in a large-scale circuit, the interface with other logic circuits can be made the same as in the past, and versatility Can be increased.
In addition, since the output signal of the encoding unit is in a current output format, it can be made less susceptible to noise even when the distance to the external circuit to be connected is long, and also transmitted to other circuits for transmission as a differential signal. Noise diffusion can be prevented.

また、各増幅器は、前記差動入力信号と対応する１対の前記差動基準電圧との差分をそれぞれ電源電圧近傍まで増幅するようにしたことから、電源側ノイズとグランド側ノイズが混在しにくくすることができ、Ａ／Ｄコンバータ全体としてのノイズの影響を小さくすることができる。
また、各トラックホールド回路のスイッチ回路を同一導電型のトランジスタで構成したことから、回路規模を小さくすることができる。また、各トラックホールド回路のコンデンサの動作電圧レベルをトランジスタのスレッシュホールド電圧を超える範囲にすることができ、該コンデンサを通常のトランジスタで代用することができ回路面積を縮小させることができる。 In addition, each amplifier amplifies the difference between the differential input signal and the corresponding pair of differential reference voltages up to the vicinity of the power supply voltage, so that power-side noise and ground-side noise are hardly mixed. Therefore, the influence of noise as the whole A / D converter can be reduced.
In addition, since the switch circuit of each track hold circuit is composed of transistors of the same conductivity type, the circuit scale can be reduced. In addition, the operating voltage level of the capacitor of each track hold circuit can be set in a range exceeding the threshold voltage of the transistor, and the capacitor can be substituted with a normal transistor, so that the circuit area can be reduced.

また、各増幅器及び各コンパレータは、制御電極が入力端をなす各入力トランジスタがそれぞれ同一導電型であるようにしたことから、トランジスタ特性のばらつきの影響を受けにくくすることができる。
また、各ダミートランジスタの間にスイッチングトランジスタを接続するようにしたことから、電荷を保持するコンデンサへのフィードスルーだけでなく前段回路へのキックバックも防止することができ、Ａ／Ｄコンバータの特性を向上させることができる。 In addition, each amplifier and each comparator can be made less susceptible to variations in transistor characteristics because each input transistor whose control electrode forms the input end has the same conductivity type.
In addition, since the switching transistor is connected between the dummy transistors, not only the feedthrough to the capacitor that holds the charge but also the kickback to the preceding circuit can be prevented. The characteristics of the A / D converter Can be improved.

また、各増幅器において、第１の差動対は、前記差動入力信号をなす各入力信号が対応してそれぞれ入力され、前記第２の差動対は、前記差動基準電圧をなす各基準電圧が対応してそれぞれ入力されるようにしたことから、アナログ入力信号と基準電圧に別々に重畳したコモンノイズの影響を受けにくくすることができる。 In each amplifier, the first differential pair is input corresponding to each input signal forming the differential input signal, and the second differential pair is input to each reference that forms the differential reference voltage. Since the voltages are respectively input correspondingly, it is possible to reduce the influence of the common noise separately superimposed on the analog input signal and the reference voltage.

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるＡ／Ｄコンバータの構成例を示した図である。
図１において、Ａ／Ｄコンバータ１は、ｍ＋１（ｍは０を含む正の整数）ビットの分解能を有しており、１対の差動入力信号Ｖｉｎ＋，Ｖｉｎ−をＡ／Ｄ変換して差動出力信号を生成し出力する並列比較型Ａ／Ｄコンバータである。 Next, the present invention will be described in detail based on the embodiments shown in the drawings.
First embodiment.
FIG. 1 is a diagram showing a configuration example of an A / D converter according to the first embodiment of the present invention.
In FIG. 1, an A / D converter 1 has a resolution of m + 1 (m is a positive integer including 0) bit, and A / D converts a pair of differential input signals Vin + and Vin− to obtain a difference. This is a parallel comparison type A / D converter that generates and outputs a dynamic output signal.

Ａ／Ｄコンバータ１は、Ａ／Ｄ変換を行うために使用する各基準電圧を生成するための抵抗ＲＡ１〜ＲＡｎ（ｎは正の整数）及びＲＢ１〜ＲＢｎからなるラダー抵抗回路部２と、増幅器ＡＭＰ１〜ＡＭＰｎからなる増幅回路部３と、対応する増幅器ＡＭＰ１〜ＡＭＰｎの出力信号を一時的に保存するトラックホールド回路ＴＨ１〜ＴＨｎからなるトラックホールド回路部４と、コンパレータＣＭＰ１〜ＣＭＰｎからなる比較回路部５と、コンパレータＣＭＰ１〜ＣＭＰｎの各出力信号から前記差動出力信号を生成して出力するエンコーダ６とを備えている。なお、ラダー抵抗回路部２は基準電圧生成回路部を、エンコーダ６はエンコード部をそれぞれなす。 The A / D converter 1 includes a ladder resistor circuit unit 2 including resistors RA1 to RAn (n is a positive integer) and RB1 to RBn for generating each reference voltage used for A / D conversion, and an amplifier. An amplifier circuit unit 3 composed of AMP1 to AMPn, a track hold circuit unit 4 composed of track hold circuits TH1 to THn for temporarily storing output signals of the corresponding amplifiers AMP1 to AMPn, and a comparison circuit unit composed of comparators CMP1 to CMPn 5 and an encoder 6 that generates and outputs the differential output signal from the output signals of the comparators CMP1 to CMPn. The ladder resistor circuit unit 2 serves as a reference voltage generation circuit unit, and the encoder 6 serves as an encoding unit.

Ａ／Ｄコンバータ１には、正負の１対の差動化された所定の基準電圧ＲＥＦ＋，ＲＥＦ−が入力されており、基準電圧ＲＥＦ＋と基準電圧ＲＥＦ−との間には抵抗ＲＡ１〜ＲＡｎが直列に接続され、基準電圧ＲＥＦ−と基準電圧ＲＥＦ＋との間には抵抗ＲＢ１〜ＲＢｎが直列に接続されている。増幅器ＡＭＰ１〜ＡＭＰｎには、それぞれ差動入力信号Ｖｉｎ＋及びＶｉｎ−が入力されており、増幅器ＡＭＰｋ（ｋ＝１〜ｎ−１）には、抵抗ＲＡｋと抵抗ＲＡｋ＋１との接続部の電圧Ｖｒｋ＋と抵抗ＲＢｋと抵抗ＲＢｋ＋１との接続部の電圧Ｖｒｋ−がそれぞれ入力され、増幅器ＡＭＰｎには、基準電圧ＲＥＦ＋及びＲＥＦ−がそれぞれ入力されている。増幅器ＡＭＰ１〜ＡＭＰｎの各出力端は、トラックホールド回路ＴＨ１〜ＴＨｎの対応する入力端にそれぞれ接続され、トラックホールド回路ＴＨ１〜ＴＨｎの各出力端は、コンパレータＣＭＰ１〜ＣＭＰｎの対応する入力端にそれぞれ接続され、更にコンパレータＣＭＰ１〜ＣＭＰｎの各出力端はそれぞれエンコーダ６に接続されている。 A pair of positive and negative differential reference voltages REF + and REF− are input to the A / D converter 1, and resistors RA1 to RAn are provided between the reference voltage REF + and the reference voltage REF−. The resistors RB1 to RBn are connected in series between the reference voltage REF− and the reference voltage REF +. The differential input signals Vin + and Vin− are input to the amplifiers AMP1 to AMPn, respectively. The amplifier AMPk (k = 1 to n−1) has a voltage Vrk + and a resistance at a connection portion between the resistor Rak and the resistor RAk + 1. The voltage Vrk− at the connection between RBk and resistor RBk + 1 is input, and the reference voltages REF + and REF− are input to the amplifier AMPn. The output terminals of the amplifiers AMP1 to AMPn are respectively connected to the corresponding input terminals of the track hold circuits TH1 to THn, and the output terminals of the track hold circuits TH1 to THn are respectively connected to the corresponding input terminals of the comparators CMP1 to CMPn. Further, the output terminals of the comparators CMP1 to CMPn are connected to the encoder 6, respectively.

図２は、図１の増幅器ＡＭＰ１〜ＡＭＰｎの回路例を示した図であり、増幅器ＡＭＰ１〜ＡＭＰｎは同じ回路であることから、図２では任意の増幅器ＡＭＰｋを例にして示している。
図２において、増幅器ＡＭＰｋは、外部より入力される差動入力信号Ｖｉｎ＋，Ｖｉｎ−と差動化基準電圧Ｖｒｋ＋，Ｖｒｋ−との差分を増幅して電源電圧Ｖｄｄに近い範囲の電圧にして出するものであり、ＮＭＯＳトランジスタＭ１〜Ｍ４、抵抗Ｒ１，Ｒ２及び定電流源１１，１２で構成されている。なお、ＮＭＯＳトランジスタＭ１及びＭ２は第１の差動対を、ＮＭＯＳトランジスタＭ３及びＭ４は第２の差動対を、定電流源１１は第１の定電流源を、定電流源１２は第２の定電流源を、抵抗Ｒ１及びＲ２は負荷回路をそれぞれなす。 FIG. 2 is a diagram showing a circuit example of the amplifiers AMP1 to AMPn of FIG. 1. Since the amplifiers AMP1 to AMPn are the same circuit, FIG. 2 shows an arbitrary amplifier AMPk as an example.
In FIG. 2, the amplifier AMPk amplifies the difference between the differential input signals Vin + and Vin− input from the outside and the differential reference voltages Vrk + and Vrk− to output a voltage in a range close to the power supply voltage Vdd. It is composed of NMOS transistors M1 to M4, resistors R1 and R2, and constant current sources 11 and 12. The NMOS transistors M1 and M2 are the first differential pair, the NMOS transistors M3 and M4 are the second differential pair, the constant current source 11 is the first constant current source, and the constant current source 12 is the second differential pair. The resistors R1 and R2 form a load circuit.

ＮＭＯＳトランジスタＭ１のゲートには入力信号Ｖｉｎ−が、ＮＭＯＳトランジスタＭ２のゲートには電圧Ｖｒｋ＋がそれぞれ入力されている。ＮＭＯＳトランジスタＭ１及びＭ２の各ソースは接続され、該接続部と接地電圧との間には定電流源１１が接続されている。ＮＭＯＳトランジスタＭ１のドレインは抵抗Ｒ１を介して電源電圧Ｖｄｄに接続され、ＮＭＯＳトランジスタＭ２のドレインは抵抗Ｒ２を介して電源電圧Ｖｄｄに接続されている。ＮＭＯＳトランジスタＭ３のゲートには電圧Ｖｒｋ−が、ＮＭＯＳトランジスタＭ４のゲートには入力信号Ｖｉｎ＋がそれぞれ入力されている。 The input signal Vin− is input to the gate of the NMOS transistor M1, and the voltage Vrk + is input to the gate of the NMOS transistor M2. The sources of the NMOS transistors M1 and M2 are connected, and a constant current source 11 is connected between the connection portion and the ground voltage. The drain of the NMOS transistor M1 is connected to the power supply voltage Vdd via the resistor R1, and the drain of the NMOS transistor M2 is connected to the power supply voltage Vdd via the resistor R2. The voltage Vrk− is input to the gate of the NMOS transistor M3, and the input signal Vin + is input to the gate of the NMOS transistor M4.

また、ＮＭＯＳトランジスタＭ３及びＭ４の各ソースは接続され、該接続部と接地電圧との間には定電流源１２が接続されている。ＮＭＯＳトランジスタＭ３のドレインは抵抗Ｒ１を介して電源電圧Ｖｄｄに接続され、ＮＭＯＳトランジスタＭ４のドレインは抵抗Ｒ２を介して電源電圧Ｖｄｄに接続されている。ＮＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ３のドレインと抵抗Ｒ１との接続部から信号Ｖａｋ＋が、ＮＭＯＳトランジスタＭ２のドレインとＮＭＯＳトランジスタＭ４のドレインと抵抗Ｒ２との接続部から信号Ｖａｋ−がそれぞれ出力され、信号Ｖａｋ＋と信号Ｖａｋ−は差動信号をなしている。 The sources of the NMOS transistors M3 and M4 are connected, and a constant current source 12 is connected between the connection portion and the ground voltage. The drain of the NMOS transistor M3 is connected to the power supply voltage Vdd via the resistor R1, and the drain of the NMOS transistor M4 is connected to the power supply voltage Vdd via the resistor R2. A signal Vak + is output from the connection between the drain of the NMOS transistor M1, the drain of the NMOS transistor M3, and the resistor R1, and a signal Vak− is output from the connection between the drain of the NMOS transistor M2, the drain of the NMOS transistor M4, and the resistor R2. The signal Vak + and the signal Vak− are differential signals.

ＮＭＯＳトランジスタＭ１及びＭ２は差動対をなしており、定電流源１１は該差動対に所定のバイアス電流を供給し、抵抗Ｒ１及びＲ２は該差動対の負荷をなしている。また、ＮＭＯＳトランジスタＭ３及びＭ４は差動対をなしており、定電流源１２は該差動対に所定のバイアス電流を供給し、抵抗Ｒ１及びＲ２は該差動対の負荷をなしている。増幅器ＡＭＰｋは、入力信号Ｖｉｎ＋と電圧Ｖｒｋ＋との差電圧、入力信号Ｖｉｎ−と電圧Ｖｒｋ−との差電圧をそれぞれ増幅して差動信号Ｖａｋ＋，Ｖａｋ−として出力する。なお、図３で示すように、ＮＭＯＳトランジスタＭ２のゲートに入力信号Ｖｉｎ＋を、ＮＭＯＳトランジスタＭ４のゲートに電圧Ｖｒｋ＋をそれぞれ入力するようにしてもよい。このように、図２及び図３で示した増幅器ＡＭＰｋは、従来例の図１１ではあった出力段のソースフォロア回路を削除して出力レベルを電源電圧側にシフトさせると共に、Ｐチャネル型トランジスタを使用しないようにして、製造ばらつきによる誤差を低減させることができる。 The NMOS transistors M1 and M2 form a differential pair, the constant current source 11 supplies a predetermined bias current to the differential pair, and the resistors R1 and R2 form a load for the differential pair. The NMOS transistors M3 and M4 form a differential pair, the constant current source 12 supplies a predetermined bias current to the differential pair, and the resistors R1 and R2 form a load for the differential pair. The amplifier AMPk amplifies the differential voltage between the input signal Vin + and the voltage Vrk + and the differential voltage between the input signal Vin− and the voltage Vrk−, and outputs the amplified signals as differential signals Vak + and Vak−. As shown in FIG. 3, the input signal Vin + may be input to the gate of the NMOS transistor M2, and the voltage Vrk + may be input to the gate of the NMOS transistor M4. Thus, the amplifier AMPk shown in FIGS. 2 and 3 shifts the output level to the power supply voltage side by removing the source follower circuit of the output stage that was shown in FIG. By not using it, errors due to manufacturing variations can be reduced.

図４は、図１のトラックホールド回路ＴＨ１〜ＴＨｎの回路例を示した図であり、トラックホールド回路ＴＨ１〜ＴＨｎは同じ回路であることから、図４では任意のトラックホールド回路ＴＨｋを例にして示している。
図４において、トラックホールド回路ＴＨｋは、増幅器ＡＭＰｋから出力された差動信号Ｖａｋ＋，Ｖａｋ−を受けてその電圧範囲のまま保持し次段のコンパレータＣＭＰｋに出力するものであり、ＰＭＯＳトランジスタＭ１１〜Ｍ１６及びコンデンサＣ１１，Ｃ１２で構成されている。なお、ＰＭＯＳトランジスタＭ１１〜Ｍ１３が１つのスイッチ回路をなすと共にＰＭＯＳトランジスタＭ１４〜Ｍ１６が１つのスイッチ回路をなす。また、ＰＭＯＳトランジスタＭ１１，Ｍ１３，Ｍ１４，Ｍ１６はそれぞれダミートランジスタをなし、ＰＭＯＳトランジスタＭ１２，Ｍ１５はそれぞれスイッチングトランジスタをなす。 FIG. 4 is a diagram showing a circuit example of the track hold circuits TH1 to THn of FIG. 1. Since the track hold circuits TH1 to THn are the same circuit, FIG. 4 shows an arbitrary track hold circuit THk as an example. Show.
In FIG. 4, the track hold circuit THk receives the differential signals Vak + and Vak− output from the amplifier AMPk, holds the voltage range as it is, and outputs it to the next comparator CMPk. PMOS transistors M11 to M16 And capacitors C11 and C12. The PMOS transistors M11 to M13 constitute one switch circuit, and the PMOS transistors M14 to M16 constitute one switch circuit. The PMOS transistors M11, M13, M14, and M16 are dummy transistors, and the PMOS transistors M12 and M15 are switching transistors.

増幅器ＡＭＰｋの出力信号Ｖａｋ＋が入力される入力端１１＋と出力端１２＋との間にはＰＭＯＳトランジスタＭ１１〜Ｍ１３が直列に接続され、出力端１２＋と接地電圧との間にはコンデンサＣ１１が接続されている。また、増幅器ＡＭＰｋの出力信号Ｖａｋ−が入力される入力端１１−と出力端１２−との間にはＰＭＯＳトランジスタＭ１４〜Ｍ１６が直列に接続され、出力端１２−と接地電圧との間にはコンデンサＣ１２が接続されている。 PMOS transistors M11 to M13 are connected in series between the input terminal 11+ to which the output signal Vak + of the amplifier AMPk is input and the output terminal 12+, and a capacitor C11 is connected between the output terminal 12+ and the ground voltage. Yes. Further, PMOS transistors M14 to M16 are connected in series between the input terminal 11- to which the output signal Vak- of the amplifier AMPk is input and the output terminal 12-, and between the output terminal 12- and the ground voltage. A capacitor C12 is connected.

ＰＭＯＳトランジスタＭ１１，Ｍ１３，Ｍ１４，Ｍ１６は、それぞれドレインとソースが接続されてダミースイッチをなしている。ＰＭＯＳトランジスタＭ１１，Ｍ１３，Ｍ１４，Ｍ１６の各ゲートには制御信号ｃｋがそれぞれ入力され、ＰＭＯＳトランジスタＭ１２及びＭ１４の各ゲートには制御信号ｃｋの信号レベルを反転させた制御信号ｃｋｂがそれぞれ入力されている。
制御信号ｃｋｂがローレベルのときに、信号Ｖａｋ＋の電圧がコンデンサＣ１１に保持されると共に信号Ｖａｋ−の電圧がコンデンサＣ１２に保持される。この際、ＰＭＯＳトランジスタＭ１１〜Ｍ１３は１つのスイッチを構成し、同様にＰＭＯＳトランジスタＭ１４〜Ｍ１６は１つのスイッチを構成しており、各スイッチはそれぞれＰＭＯＳトランジスタのみで構成されている。 The PMOS transistors M11, M13, M14, and M16 are connected to their drains and sources to form dummy switches. A control signal ck is input to each gate of the PMOS transistors M11, M13, M14, and M16, and a control signal ckb obtained by inverting the signal level of the control signal ck is input to each gate of the PMOS transistors M12 and M14. Yes.
When the control signal ckb is at a low level, the voltage of the signal Vak + is held in the capacitor C11 and the voltage of the signal Vak− is held in the capacitor C12. At this time, the PMOS transistors M11 to M13 constitute one switch, and similarly, the PMOS transistors M14 to M16 constitute one switch, and each switch is constituted only by the PMOS transistor.

従来は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを使用した相補型スイッチを使用しており、このような相補型スイッチは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを制御する２種類の制御信号に時間差があると誤差につながることから精密なタイミング制御を行う必要があった。これに対して、図４のように各スイッチをＰＭＯＳトランジスタのみで構成することにより、従来のような精密なタイミング制御を行う必要がなくなる。
また、従来のスイッチでは、出力端側のみにダミースイッチが設けられていたため、スイッチがオフする際に、ゲートとドレイン間に蓄えられていた電荷が入力端側の回路に影響を与えるキックバック現象が発生していた。これに対して、図４では、入力端側と出力端側にそれぞれダミースイッチを設けたことから、負荷容量側へのチャージスルーだけでなく入力端側へのキックバックも抑えることができる。 Conventionally, a complementary switch using a PMOS transistor and an NMOS transistor is used, and such a complementary switch leads to an error if there is a time difference between two types of control signals for controlling the NMOS transistor and the PMOS transistor. It was necessary to perform precise timing control. On the other hand, by configuring each switch with only a PMOS transistor as shown in FIG. 4, it becomes unnecessary to perform precise timing control as in the prior art.
In addition, since the conventional switch is provided with a dummy switch only on the output end side, when the switch is turned off, the charge stored between the gate and the drain affects the circuit on the input end side. Had occurred. On the other hand, in FIG. 4, since dummy switches are provided on the input end side and the output end side, not only charge-through to the load capacity side but also kickback to the input end side can be suppressed.

次に、図５は、図１のコンパレータＣＭＰ１〜ＣＭＰｎの回路例を示した図であり、コンパレータＣＭＰ１〜ＣＭＰｎは同じ回路であることから、図５では任意のコンパレータＣＭＰｋを例にして示している。
図５において、コンパレータＣＭＰｋは、トラックホールド回路ＴＨｋから入力された信号Ｖｂｋ＋，Ｖｂｋ−の差分を比較し差動信号Ｖｃｋ＋，Ｖｃｋ−として出力するものであり、ＮＭＯＳトランジスタＭ２１〜Ｍ２８及びＰＭＯＳトランジスタＭ２９〜Ｍ３４で構成されている。 Next, FIG. 5 is a diagram showing a circuit example of the comparators CMP1 to CMPn in FIG. 1. Since the comparators CMP1 to CMPn are the same circuit, FIG. 5 shows an arbitrary comparator CMPk as an example. .
In FIG. 5, a comparator CMPk compares the difference between signals Vbk + and Vbk− input from the track hold circuit THk and outputs them as differential signals Vck + and Vck−, and includes NMOS transistors M21 to M28 and PMOS transistors M29 to M29. M34.

差動対をなすＮＭＯＳトランジスタＭ２１及びＭ２２の各ソースは接続され、該接続部と接地電圧との間にＮＭＯＳトランジスタＭ２３が接続されている。ＮＭＯＳトランジスタＭ２１のゲートにはトラックホールド回路ＴＨｋの出力信号Ｖｂｋ＋が入力され、ＮＭＯＳトランジスタＭ２２のゲートにはトラックホールド回路ＴＨｋの出力信号Ｖｂｋ−が入力されている。ＮＭＯＳトランジスタＭ２３のゲートには所定のバイアス電圧Ｖｂ２が入力されており、ＮＭＯＳトランジスタＭ２３は定電流源をなしている。 The sources of the NMOS transistors M21 and M22 forming the differential pair are connected, and the NMOS transistor M23 is connected between the connection portion and the ground voltage. The output signal Vbk + of the track hold circuit THk is input to the gate of the NMOS transistor M21, and the output signal Vbk− of the track hold circuit THk is input to the gate of the NMOS transistor M22. A predetermined bias voltage Vb2 is input to the gate of the NMOS transistor M23, and the NMOS transistor M23 forms a constant current source.

電源電圧ＶｄｄとＮＭＯＳトランジスタＭ２１のドレインとの間にはＰＭＯＳトランジスタＭ２９が接続され、電源電圧ＶｄｄとＮＭＯＳトランジスタＭ２２のドレインとの間にはＰＭＯＳトランジスタＭ３１が接続されている。ＰＭＯＳトランジスタＭ２９及びＭ３１の各ゲートには所定のバイアス電圧Ｖｂ１がそれぞれ入力されており、ＰＭＯＳトランジスタＭ２９及びＭ３１はそれぞれ定電流源をなしている。また、ＮＭＯＳトランジスタＭ２４及びＭ２５の各ソースは接続されて接地電圧に接続され、ＮＭＯＳトランジスタＭ２４のゲートはＮＭＯＳトランジスタＭ２５のドレインに、ＮＭＯＳトランジスタＭ２５のゲートはＮＭＯＳトランジスタＭ２４のドレインにそれぞれ接続されている。 A PMOS transistor M29 is connected between the power supply voltage Vdd and the drain of the NMOS transistor M21, and a PMOS transistor M31 is connected between the power supply voltage Vdd and the drain of the NMOS transistor M22. A predetermined bias voltage Vb1 is input to each gate of the PMOS transistors M29 and M31, and the PMOS transistors M29 and M31 each constitute a constant current source. The sources of the NMOS transistors M24 and M25 are connected and connected to the ground voltage, the gate of the NMOS transistor M24 is connected to the drain of the NMOS transistor M25, and the gate of the NMOS transistor M25 is connected to the drain of the NMOS transistor M24. .

ＰＭＯＳトランジスタＭ２９のドレインとＮＭＯＳトランジスタＭ２４のドレインとの間にはＰＭＯＳトランジスタＭ３０が接続され、ＰＭＯＳトランジスタＭ３１のドレインとＮＭＯＳトランジスタＭ２５のドレインとの間にはＰＭＯＳトランジスタＭ３２が接続されている。ＰＭＯＳトランジスタＭ３０及びＭ３２の各ゲートにはバイアス電圧Ｖｂ２がそれぞれ入力されている。また、ＮＭＯＳトランジスタＭ２４及びＭ２５の各ドレインとの間には、ＮＭＯＳトランジスタＭ２８が接続されており、ＮＭＯＳトランジスタＭ２８のゲートには制御信号ｃｋが入力されている。 A PMOS transistor M30 is connected between the drain of the PMOS transistor M29 and the drain of the NMOS transistor M24, and a PMOS transistor M32 is connected between the drain of the PMOS transistor M31 and the drain of the NMOS transistor M25. A bias voltage Vb2 is input to each gate of the PMOS transistors M30 and M32. An NMOS transistor M28 is connected between the drains of the NMOS transistors M24 and M25, and a control signal ck is input to the gate of the NMOS transistor M28.

電源電圧Ｖｄｄと接地電圧との間には、ＰＭＯＳトランジスタＭ３３とＮＭＯＳトランジスタＭ２６が直列に接続されると共にＰＭＯＳトランジスタＭ３４とＮＭＯＳトランジスタＭ２７が直列に接続され、ＮＭＯＳトランジスタＭ２６のゲートがＮＭＯＳトランジスタＭ２５のドレインに、ＮＭＯＳトランジスタＭ２７のゲートがＮＭＯＳトランジスタＭ２４のドレインにそれぞれ接続されている。ＰＭＯＳトランジスタＭ３３とＮＭＯＳトランジスタＭ２６の接続部から出力信号Ｖｃｋ＋が出力され、ＰＭＯＳトランジスタＭ３４とＮＭＯＳトランジスタＭ２７の接続部から出力信号Ｖｃｋ−が出力される。 Between the power supply voltage Vdd and the ground voltage, a PMOS transistor M33 and an NMOS transistor M26 are connected in series, and a PMOS transistor M34 and an NMOS transistor M27 are connected in series. The gate of the NMOS transistor M26 is the drain of the NMOS transistor M25. Further, the gate of the NMOS transistor M27 is connected to the drain of the NMOS transistor M24. An output signal Vck + is output from a connection portion between the PMOS transistor M33 and the NMOS transistor M26, and an output signal Vck− is output from a connection portion between the PMOS transistor M34 and the NMOS transistor M27.

図５のコンパレータＣＭＰｋでは、入力信号Ｖｂｋ＋及びＶｂｋ−をＮＭＯＳトランジスタＭ２１及びＭ２２で受け、ＰＭＯＳトランジスタＭ２９〜Ｍ３２で構成されたフォールデッドカスコード回路で折り返される正帰還の負荷回路と、比較制御用のスイッチをなすＰＭＯＳトランジスタＭ２８を有している。また、ＰＭＯＳトランジスタＭ３３，Ｍ３４及びＮＭＯＳトランジスタＭ２６，Ｍ２７で構成された出力段では、前段からの入力信号を正帰還の負荷で出力する回路形式になっている。 In the comparator CMPk of FIG. 5, input signals Vbk + and Vbk− are received by NMOS transistors M21 and M22, and a positive feedback load circuit folded by a folded cascode circuit composed of PMOS transistors M29 to M32, and a switch for comparison control A PMOS transistor M28 is formed. The output stage composed of the PMOS transistors M33 and M34 and the NMOS transistors M26 and M27 has a circuit format for outputting the input signal from the previous stage with a positive feedback load.

エンコーダ６は、各コンパレータＣＭＰ１〜ＣＭＰｎから入力された各差動信号の変化点を検出し、所定の方法でエンコードして差動のデジタル値に変換して、１対の各出力端子Ｄ０＋，Ｄ０−〜Ｄｍ＋（ｍは正の整数），Ｄｍ−に出力する。
図６は、図１のエンコーダ６内の出力回路ＯＵＴ０〜ＯＵＴｍの回路例を示した図であり、該各出力回路ＯＵＴ０〜ＯＵＴｍは同じ回路であることから、図６では任意の出力端子Ｄｊ＋（ｊ＝０〜ｍ），Ｄｊ−に接続された出力回路ＯＵＴｊを例にして示している。 The encoder 6 detects a change point of each differential signal input from each of the comparators CMP1 to CMPn, encodes it by a predetermined method, converts it to a differential digital value, and outputs a pair of output terminals D0 +, D0. -To Dm + (m is a positive integer), output to Dm-.
FIG. 6 is a diagram showing a circuit example of the output circuits OUT0 to OUTm in the encoder 6 of FIG. 1. Since the output circuits OUT0 to OUTm are the same circuit, any output terminal Dj + ( j = 0 to m), an output circuit OUTj connected to Dj− is shown as an example.

出力回路ＯＵＴｊは、差動対をなすＮＭＯＳトランジスタＭ４１，Ｍ４２及び定電流源４１で構成されており、ＮＭＯＳトランジスタＭ４１及びＭ４２の各ソースは接続され、該接続部と接地電圧との間に定電流源４１が接続されている。ＮＭＯＳトランジスタＭ４１のドレインは出力端子Ｄｊ＋に、ＮＭＯＳトランジスタＭ４２のドレインは出力端子Ｄｊ−にそれぞれ接続されている。出力回路ＯＵＴｊは、電圧出力ではなく電流を出力する形式であり、受ける側の外部回路では該電流を通常の論理回路で受けられる電圧に変換する電流‐電圧変換回路を付加する必要がある。 The output circuit OUTj includes NMOS transistors M41 and M42 and a constant current source 41 forming a differential pair. The sources of the NMOS transistors M41 and M42 are connected, and a constant current is connected between the connection portion and the ground voltage. A source 41 is connected. The drain of the NMOS transistor M41 is connected to the output terminal Dj +, and the drain of the NMOS transistor M42 is connected to the output terminal Dj−. The output circuit OUTj is a type that outputs a current instead of a voltage output, and an external circuit on the receiving side needs to add a current-voltage conversion circuit that converts the current into a voltage that can be received by a normal logic circuit.

図６では、前記電流‐電圧変換回路は、カレントミラー回路を形成するＰＭＯＳトランジスタＭ４５及びＭ４６で構成されており、ＰＭＯＳトランジスタＭ４５及びＭ４６において、各ソースは接続されて該接続部が電源電圧Ｖｄｄに接続され、各ゲートは接続されて該接続部がＰＭＯＳトランジスタＭ４５のドレインに接続されている。ＰＭＯＳトランジスタＭ４５のドレインは出力端子Ｄｊ＋に接続され、ＰＭＯＳトランジスタＭ４６のドレインは出力端子Ｄｊ−に接続されており、該接続部が出力端Ｄｏｊをなして前記論理回路の入力端に接続される。出力端子Ｄｊ＋，Ｄｊ−から出力された電流は、ＰＭＯＳトランジスタＭ４５及びＭ４６が負荷となって電流から電圧に変換し、前記論理回路に出力される。 In FIG. 6, the current-voltage conversion circuit is composed of PMOS transistors M45 and M46 that form a current mirror circuit. In the PMOS transistors M45 and M46, the sources are connected and the connection portions are connected to the power supply voltage Vdd. Each gate is connected, and the connection is connected to the drain of the PMOS transistor M45. The drain of the PMOS transistor M45 is connected to the output terminal Dj +, the drain of the PMOS transistor M46 is connected to the output terminal Dj−, and the connection portion forms an output terminal Doj and is connected to the input terminal of the logic circuit. The currents output from the output terminals Dj + and Dj− are converted from current to voltage by the PMOS transistors M45 and M46, and output to the logic circuit.

なお、トラックホールド回路ＴＨｋとコンパレータＣＭＰｋとの間に増幅器を挿入する場合は、該増幅器は図７のようになる。該増幅器は、差動対をなすＮＭＯＳトランジスタＭ６及びＭ７、該差動対の負荷をなす抵抗Ｒ６，Ｒ７及び該差動対にバイアス電流を供給する定電流源１５で構成されている。ＮＭＯＳトランジスタＭ６のゲートにトラックホールド回路ＴＨｋからの出力信号Ｖｂｋ−が、ＮＭＯＳトランジスタＭ７のゲートにトラックホールド回路ＴＨｋからの出力信号Ｖｂｋ＋がそれぞれ入力されている。抵抗Ｒ６とＮＭＯＳトランジスタＭ６のドレインとの接続部が図５のＮＭＯＳトランジスタＭ２１のゲートに接続され、抵抗Ｒ７とＮＭＯＳトランジスタＭ７のドレインとの接続部が図５のＮＭＯＳトランジスタＭ２２のゲートに接続される。 When an amplifier is inserted between the track hold circuit THk and the comparator CMPk, the amplifier is as shown in FIG. The amplifier includes NMOS transistors M6 and M7 forming a differential pair, resistors R6 and R7 forming a load of the differential pair, and a constant current source 15 for supplying a bias current to the differential pair. The output signal Vbk− from the track hold circuit THk is input to the gate of the NMOS transistor M6, and the output signal Vbk + from the track hold circuit THk is input to the gate of the NMOS transistor M7. A connection portion between the resistor R6 and the drain of the NMOS transistor M6 is connected to the gate of the NMOS transistor M21 in FIG. 5, and a connection portion between the resistor R7 and the drain of the NMOS transistor M7 is connected to the gate of the NMOS transistor M22 in FIG. .

このように、本第１の実施の形態におけるＡ／Ｄコンバータは、増幅回路部３の各増幅器ＡＭＰ１〜ＡＭＰｎ、トラックホールド回路部４の各トラックホールド回路ＴＨ１〜ＴＨｎ、比較回路部５の各コンパレータＣＭＰ１〜ＣＭＰｎ及びエンコーダ６が、それぞれ差動入力で差動出力の構成をなすようにした。このことから、電源電圧や接地電圧の変動によって生じるノイズの影響を受けることなく、変換精度を高めることができる。 As described above, the A / D converter according to the first embodiment includes the amplifiers AMP1 to AMPn of the amplifier circuit unit 3, the track hold circuits TH1 to THn of the track hold circuit unit 4, and the comparators of the comparison circuit unit 5. Each of CMP1 to CMPn and the encoder 6 has a differential input configuration with a differential input. Therefore, the conversion accuracy can be improved without being affected by noise caused by fluctuations in the power supply voltage and the ground voltage.

なお、前記第１の実施の形態の説明では、エンコーダ６から差動出力信号が出力される場合を例にしたが、エンコーダ６から差動ではない出力信号が出力されるようにしてもよい。 In the description of the first embodiment, a case where a differential output signal is output from the encoder 6 is taken as an example. However, an output signal that is not differential may be output from the encoder 6.

本発明の第１の実施の形態におけるＡ／Ｄコンバータの構成例を示した図である。It is the figure which showed the structural example of the A / D converter in the 1st Embodiment of this invention. 図１における増幅器ＡＭＰ１〜ＡＭＰｎの回路例を示した図である。It is the figure which showed the circuit example of amplifier AMP1-AMPn in FIG. 図１における増幅器ＡＭＰ１〜ＡＭＰｎの他の回路例を示した図である。FIG. 6 is a diagram showing another circuit example of amplifiers AMP1 to AMPn in FIG. 図１におけるトラックホールド回路ＴＨ１〜ＴＨｎの回路例を示した図である。It is the figure which showed the circuit example of the track hold circuits TH1-THn in FIG. 図１におけるコンパレータＣＭＰ１〜ＣＭＰｎの回路例を示した図である。It is the figure which showed the circuit example of the comparators CMP1-CMPn in FIG. 図１におけるエンコーダ６内の出力回路ＯＵＴ０〜ＯＵＴｍの回路例を示した図である。It is the figure which showed the circuit example of output circuits OUT0-OUTm in the encoder 6 in FIG. 各トラックホールド回路ＴＨ１〜ＴＨｎと対応する各コンパレータＣＭＰ１〜ＣＭＰｎとの間にそれぞれ挿入する増幅器の回路例を示した図である。It is the figure which showed the circuit example of the amplifier each inserted between each comparator CMP1-CMPn corresponding to each track hold circuit TH1-THn. 従来の並列比較型Ａ／Ｄコンバータの回路構成例を示した図である。It is the figure which showed the circuit structural example of the conventional parallel comparison type A / D converter. 図８のコンパレータ１０２の回路例を示した図である。FIG. 9 is a diagram illustrating a circuit example of the comparator 102 in FIG. 8. 従来の並列比較型Ａ／Ｄコンバータの他の回路構成例を示した図である。It is the figure which showed the other circuit structural example of the conventional parallel comparison type A / D converter. 図１０の増幅器１１２の回路例を示した図である。It is the figure which showed the circuit example of the amplifier 112 of FIG. 図１０のトラックホールド回路１１３の回路構成例を示した図である。FIG. 11 is a diagram illustrating a circuit configuration example of a track hold circuit 113 in FIG. 10. 図１０のコンパレータ１１４の回路を示した図である。It is the figure which showed the circuit of the comparator 114 of FIG. 各トラックホールド回路１１３と対応する各コンパレータ１１４との間にそれぞれ挿入する増幅器の従来例を示した回路図である。FIG. 10 is a circuit diagram showing a conventional example of an amplifier inserted between each track hold circuit 113 and each corresponding comparator 114.

符号の説明Explanation of symbols

１Ａ／Ｄコンバータ
２ラダー抵抗回路部
３増幅回路部
４トラックホールド回路部
５比較回路部
６エンコーダ
ＲＡ１〜ＲＡｎ，ＲＢ１〜ＲＢｎ抵抗
ＡＭＰ１〜ＡＭＰｎ増幅器
ＴＨ１〜ＴＨｎトラックホールド回路
ＣＭＰ１〜ＣＭＰｎコンパレータ
ＯＵＴｋ出力回路 DESCRIPTION OF SYMBOLS 1 A / D converter 2 Ladder resistance circuit part 3 Amplification circuit part 4 Track hold circuit part 5 Comparison circuit part 6 Encoder RA1-RAn, RB1-RBn Resistance AMP1-AMPn Amplifier TH1-THn Track-hold circuit CMP1-CMPn Comparator OUTk Output circuit

Claims

アナログ信号からなる１対の差動入力信号をＡ／Ｄ変換して所定のビット数の出力信号を生成して出力する並列比較型のＡ／Ｄコンバータにおいて、
差動化された１対の基準電圧から複数の差動基準電圧を生成して出力する基準電圧生成回路部と、
前記差動入力信号と対応する１対の前記差動基準電圧との差分をそれぞれ増幅して出力する各増幅器からなる増幅回路部と、
前記各増幅器から出力された差動信号の各電圧を対応してそれぞれ保持する各トラックホールド回路からなるトラックホールド回路部と、
該各トラックホールド回路で保持された１対の電圧の電圧比較を対応して行い、該比較結果を示す差動信号を生成して出力する各コンパレータからなる比較回路部と、
該各コンパレータから入力された各差動信号を所定の方法でエンコードして前記所定のビット数の出力信号を生成して出力するエンコード部と、
を備えることを特徴とするＡ／Ｄコンバータ。 In a parallel comparison type A / D converter that A / D converts a pair of differential input signals composed of analog signals to generate and output an output signal having a predetermined number of bits.
A reference voltage generation circuit that generates and outputs a plurality of differential reference voltages from a pair of differentiated reference voltages;
An amplifier circuit unit comprising amplifiers for amplifying and outputting the difference between the differential input signal and the corresponding pair of differential reference voltages,
A track hold circuit unit comprising a track hold circuit for holding each voltage of the differential signal output from each amplifier correspondingly;
A comparison circuit unit comprising comparators for performing a voltage comparison of a pair of voltages held by each track hold circuit and generating and outputting a differential signal indicating the comparison result;
An encoding unit that encodes each differential signal input from each comparator by a predetermined method to generate and output an output signal of the predetermined number of bits;
An A / D converter comprising:

前記エンコード部は、該各コンパレータから入力された各差動信号を所定の方法でエンコードして前記所定のビット数の差動出力信号を生成して出力することを特徴とする請求項１記載のＡ／Ｄコンバータ。 2. The encoding unit according to claim 1, wherein the encoding unit encodes each differential signal input from each comparator by a predetermined method to generate and output a differential output signal having the predetermined number of bits. A / D converter.

前記エンコード部は、前記所定のビット数の出力信号を電流出力形式で生成することを特徴とする請求項１又は２記載のＡ／Ｄコンバータ。 3. The A / D converter according to claim 1, wherein the encoding unit generates the output signal having the predetermined number of bits in a current output format.

前記増幅回路部の各増幅器は、前記差動入力信号と対応する１対の前記差動基準電圧との差分をそれぞれ電源電圧近傍まで増幅して出力することを特徴とする請求項１、２又は３記載のＡ／Ｄコンバータ。 The amplifiers of the amplification circuit section amplify the difference between the differential input signal and a pair of the differential reference voltages corresponding to the power supply voltage, respectively, and output the amplified difference. 3. The A / D converter according to 3.

前記増幅回路部の各増幅器及び前記比較回路部の各コンパレータは、制御電極が入力端をなす各入力トランジスタがそれぞれ同一導電型であることを特徴とする請求項１、２、３又は４記載のＡ／Ｄコンバータ。 5. The amplifier according to claim 1, wherein each of the amplifiers of the amplifier circuit section and each of the comparators of the comparison circuit section has the same conductivity type as each input transistor whose control electrode forms an input end. A / D converter.

前記各トラックホールド回路は、
入力された差動信号の各電圧を対応して保持するための１対の各コンデンサと、
入力された差動信号の各電圧を、外部から入力された制御信号に応じて対応する前記各コンデンサに出力する１対のスイッチ回路と、
を備え、
前記各スイッチ回路は、
両端が短絡され、制御電極に前記制御信号の信号レベルを反転させた反転制御信号がそれぞれ入力された同一導電型の２つのダミートランジスタと、
該各ダミートランジスタの間に接続されるように該各ダミートランジスタと直列に接続され、制御電極に入力された前記制御信号に応じてスイッチングを行う、前記各ダミートランジスタと同一導電型のスイッチングトランジスタと、
でそれぞれ構成されることを特徴とする請求項１、２、３、４又は５記載のＡ／Ｄコンバータ。 Each of the track hold circuits is
A pair of capacitors for correspondingly holding the voltages of the input differential signals;
A pair of switch circuits for outputting each voltage of the input differential signal to each of the corresponding capacitors according to a control signal input from the outside;
With
Each of the switch circuits is
Two dummy transistors of the same conductivity type, both ends of which are short-circuited and an inverted control signal obtained by inverting the signal level of the control signal is input to the control electrode;
A switching transistor of the same conductivity type as each of the dummy transistors, connected in series with each of the dummy transistors so as to be connected between the respective dummy transistors, and performing switching according to the control signal input to the control electrode; ,
6. The A / D converter according to claim 1, wherein each of the A / D converters is configured by:

前記各増幅器は、
１対の入力トランジスタからなる第１の差動対と、
該第１の差動対に所定の定電流を供給する第１の定電流源と、
１対の入力トランジスタからなる第２の差動対と、
該第２の差動対に所定の定電流を供給する第２の定電流源と、
前記第１及び第２の各差動対の負荷をなす負荷回路と、
をそれぞれ備え、
前記第１の差動対は、前記差動入力信号の一方の入力信号と、前記差動入力信号の他方の入力信号に対応する差動基準電圧の一方の基準電圧が対応してそれぞれ入力され、前記第２の差動対は、前記差動入力信号の他方の入力信号と、前記差動入力信号の一方の入力信号に対応する差動基準電圧の他方の基準電圧が対応してそれぞれ入力されることを特徴とする請求項１、２、３、４、５又は６記載のＡ／Ｄコンバータ。 Each amplifier is
A first differential pair consisting of a pair of input transistors;
A first constant current source for supplying a predetermined constant current to the first differential pair;
A second differential pair consisting of a pair of input transistors;
A second constant current source for supplying a predetermined constant current to the second differential pair;
A load circuit forming a load of each of the first and second differential pairs;
Each with
In the first differential pair, one input signal of the differential input signal and one reference voltage of a differential reference voltage corresponding to the other input signal of the differential input signal are respectively input correspondingly. The second differential pair has an input corresponding to the other reference voltage of the differential reference voltage corresponding to one input signal of the differential input signal and the other input signal of the differential input signal, respectively. The A / D converter according to claim 1, 2, 3, 4, 5 or 6.

前記各増幅器は、
１対の入力トランジスタからなる第１の差動対と、
該第１の差動対に所定の定電流を供給する第１の定電流源と、
１対の入力トランジスタからなる第２の差動対と、
該第２の差動対に所定の定電流を供給する第２の定電流源と、
前記第１及び第２の各差動対の負荷をなす負荷回路と、
をそれぞれ備え、
前記第１の差動対は、前記差動入力信号をなす各入力信号が対応してそれぞれ入力され、前記第２の差動対は、前記差動基準電圧をなす各基準電圧が対応してそれぞれ入力されることを特徴とする請求項１、２、３、４、５又は６記載のＡ／Ｄコンバータ。 Each amplifier is
A first differential pair consisting of a pair of input transistors;
A first constant current source for supplying a predetermined constant current to the first differential pair;
A second differential pair consisting of a pair of input transistors;
A second constant current source for supplying a predetermined constant current to the second differential pair;
A load circuit forming a load of each of the first and second differential pairs;
Each with
The first differential pair is input corresponding to each input signal forming the differential input signal, and the second differential pair is corresponding to each reference voltage forming the differential reference voltage. 7. The A / D converter according to claim 1, wherein each of the A / D converters is inputted.