JP4878877B2 - Level shift circuit - Google Patents

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Description

本発明は、半導体集積回路等に使用されるレベルシフト回路に関し、特に、低電源電圧で動作する回路からの信号を、高電源電圧で動作する回路への信号にレベルシフトするレベルシフト回路に関する。   The present invention relates to a level shift circuit used in a semiconductor integrated circuit or the like, and more particularly, to a level shift circuit for level-shifting a signal from a circuit operating at a low power supply voltage to a signal operating at a high power supply voltage.

一般的に、低電圧電源からの第１電源電圧ＶＣＣ１で動作する回路からの信号を、高電圧電源からの第２電源電圧ＶＣＣ２で動作する回路への信号にレベルシフトする回路は、図８のような回路構成になる。
図８において、レベルシフト回路１０２は、第１電源電圧ＶＣＣ１で動作する低電源電圧回路１０１からの低電圧信号Ｓｉ１と、該低電圧信号Ｓｉ１の信号レベルを反転させた低電圧信号Ｓｉ２が、レベルシフト回路１０２に入力され、第２電源電圧ＶＣＣ２で動作するレベルシフト回路１０２から第２電源電圧ＶＣＣ２で動作する高電源電圧回路１０３に高電圧信号が出力される。 In general, a circuit for level-shifting a signal from a circuit operating at a first power supply voltage VCC1 from a low voltage power supply to a signal operating at a second power supply voltage VCC2 from a high voltage power supply is shown in FIG. The circuit configuration is as follows.
In FIG. 8, the level shift circuit 102 has a low voltage signal Si1 from the low power supply voltage circuit 101 operating at the first power supply voltage VCC1 and a low voltage signal Si2 obtained by inverting the signal level of the low voltage signal Si1. A high voltage signal is output from the level shift circuit 102 that is input to the shift circuit 102 and operates at the second power supply voltage VCC2 to the high power supply voltage circuit 103 that operates at the second power supply voltage VCC2.

レベルシフト回路１０２は、低電圧信号Ｓｉ２に対して、高電圧レベルの正転信号を出力するノードＤと、高電圧レベルの反転信号を出力するノードＣとを有する。
図８では、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとの接続部がノードＣをなし、ＰＭＯＳトランジスタＰ２のドレインとＮＭＯＳトランジスタＮ２のドレインとの接続部がノードＤをなす。また、図８では、ＰＭＯＳトランジスタＰ１，Ｐ２，ＰＰ１及びＮＭＯＳトランジスタＮ１，Ｎ２，ＮＮ１は第２電源電圧ＶＣＣ２で動作可能な高耐圧トランジスタである。 The level shift circuit 102 has a node D that outputs a normal voltage signal at a high voltage level and a node C that outputs an inverted signal at a high voltage level with respect to the low voltage signal Si2.
In FIG. 8, the connection portion between the drain of the PMOS transistor P1 and the drain of the NMOS transistor N1 forms a node C, and the connection portion between the drain of the PMOS transistor P2 and the drain of the NMOS transistor N2 forms a node D. In FIG. 8, PMOS transistors P1, P2, PP1 and NMOS transistors N1, N2, NN1 are high breakdown voltage transistors that can operate at the second power supply voltage VCC2.

図９は、従来のレベルシフト回路の他の例を示した回路図である（例えば、特許文献１参照。）。なお、図９では、図８と同じもの又は同様のものは同じ符号で示している。
図９において、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ１の各ゲートにはそれぞれ図８の低電圧信号Ｓｉ２が入力され、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ２の各ゲートにそれぞれ図８の反転信号Ｓｉ１が入力されている。ノードＣは、レベルシフト回路の出力端をなし、例えば図８の高電源電圧回路１０３に接続されている。また、図９では、ＰＭＯＳトランジスタＰ１〜Ｐ４及びＮＭＯＳトランジスタＮ１，Ｎ２は第２電源電圧ＶＣＣ２で動作可能な高耐圧トランジスタである。 FIG. 9 is a circuit diagram showing another example of a conventional level shift circuit (see, for example, Patent Document 1). In FIG. 9, the same or similar parts as those in FIG. 8 are denoted by the same reference numerals.
In FIG. 9, the low voltage signal Si2 of FIG. 8 is input to each gate of the PMOS transistor P3 and the NMOS transistor N1, and the inverted signal Si1 of FIG. 8 is input to each gate of the PMOS transistor P4 and the NMOS transistor N2. Yes. The node C forms the output terminal of the level shift circuit, and is connected to, for example, the high power supply voltage circuit 103 in FIG. In FIG. 9, the PMOS transistors P1 to P4 and the NMOS transistors N1 and N2 are high breakdown voltage transistors that can operate at the second power supply voltage VCC2.

また、図１０及び図１１は、図８及び図９のレベルシフト回路を改良したものを示している（例えば、特許文献１参照。）。なお、図１０及び図１１では、図８及び図９と同じもの又は同様のものは同じ符号で示している。
図１０では、ＰＭＯＳトランジスタＰ１，Ｐ２及びデプレッション型のＮＭＯＳトランジスタＮ１，Ｎ２は第２電源電圧ＶＣＣ２で動作可能な高耐圧トランジスタであり、ＮＭＯＳトランジスタＮ３及びＮ４は第１電源電圧ＶＣＣ１で動作可能な低耐圧トランジスタである。また、図１１では、ＰＭＯＳトランジスタＰ１〜Ｐ４及びデプレッション型のＮＭＯＳトランジスタＮ１，Ｎ２は第２電源電圧ＶＣＣ２で動作可能な高耐圧トランジスタであり、ＮＭＯＳトランジスタＮ３及びＮ４は第１電源電圧ＶＣＣ１で動作可能な低耐圧トランジスタである。 10 and 11 show an improved version of the level shift circuit of FIGS. 8 and 9 (see, for example, Patent Document 1). 10 and 11, the same or similar parts as those in FIGS. 8 and 9 are denoted by the same reference numerals.
In FIG. 10, PMOS transistors P1 and P2 and depletion type NMOS transistors N1 and N2 are high voltage transistors that can operate at the second power supply voltage VCC2, and NMOS transistors N3 and N4 are low voltage transistors that can operate at the first power supply voltage VCC1. It is a breakdown voltage transistor. In FIG. 11, the PMOS transistors P1 to P4 and the depletion type NMOS transistors N1 and N2 are high breakdown voltage transistors operable with the second power supply voltage VCC2, and the NMOS transistors N3 and N4 are operable with the first power supply voltage VCC1. This is a low withstand voltage transistor.

前記のようなレベルシフト回路は、第１電源電圧ＶＣＣ１の供給がない状態で、第２電源電圧ＶＣＣ２のみ供給された場合、高電圧レベルを出力するノードＣ及びノードＤの電圧が不安定になり、レベルシフト回路１０２からの信号で動作する高電源電圧回路１０３に貫通電流が流れるという共通の問題があった。この問題の対策として、図１２に示すように、レベルシフト回路１０２にＣ１及びＣ２の容量を付加したものがあった（例えば、特許文献２参照。）。図１２では、容量Ｃ１により信号Ｓｉ２が入力される入力端をローレベルに、第２電源電圧ＶＣＣ２の電圧供給にあわせて容量Ｃ２により信号Ｓｉ１が入力される入力端をハイレベルにそれぞれして、レベルシフト回路１０２からの出力信号を安定させていた。   In the level shift circuit as described above, when only the second power supply voltage VCC2 is supplied without the supply of the first power supply voltage VCC1, the voltages of the nodes C and D that output the high voltage level become unstable. There is a common problem that a through current flows through the high power supply voltage circuit 103 that operates in response to a signal from the level shift circuit 102. As a countermeasure against this problem, as shown in FIG. 12, there is a circuit in which capacitors C1 and C2 are added to the level shift circuit 102 (see, for example, Patent Document 2). In FIG. 12, the input terminal to which the signal Si2 is input by the capacitor C1 is set to the low level, and the input terminal to which the signal Si1 is input to the capacitor C2 is set to the high level in accordance with the voltage supply of the second power supply voltage VCC2. The output signal from the level shift circuit 102 was stabilized.

また、図１３は、図１２と同様の目的のレベルシフト回路の例を示した回路図である（例えば、特許文献３参照。）。なお、図１３では、図８と同じもの又は同様のものは同じ符号で示している。
図１３のレベルシフト回路では、ＮＭＯＳトランジスタＮ５〜Ｎ８を使用して、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の接続部であるノードＣをハイレベルにすると共に、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続部であるノードＤをローレベルに設定するか、その逆の設定も可能にし、かつ、ＮＭＯＳトランジスタＮ５，Ｎ６によりレベルシフト回路の出力信号を安定させていた。
特開２００５−１０１９６５号公報 特開２００３−１７９９６号公報 特開２００３−１９８３５８号公報 FIG. 13 is a circuit diagram showing an example of a level shift circuit having the same purpose as in FIG. 12 (see, for example, Patent Document 3). In FIG. 13, the same or similar parts as those in FIG. 8 are denoted by the same reference numerals.
In the level shift circuit of FIG. 13, the NMOS transistor N5 to N8 is used to set the node C, which is a connection portion between the PMOS transistor P1 and the NMOS transistor N1, to the high level, and the connection portion between the PMOS transistor P2 and the NMOS transistor N2. It is possible to set the node D, which is a low level, or vice versa, and to stabilize the output signal of the level shift circuit by the NMOS transistors N5 and N6.
JP 2005-101965 A JP 2003-17996 A JP 2003-198358 A

ここで、図１２のレベルシフト回路の問題点を、図１４を用いて説明する。
図１２では、低電圧信号Ｓｉ２に対して信号レベルが反転するノードＣを高電源電圧回路１０３の入力端に接続していた。これに対して、図１４では、反転信号Ｓｉ１に対して信号レベルが反転するノードＤを高電源電圧回路１０３の入力端に接続している。
図１４に示すように、容量Ｃ２によってＮＭＯＳトランジスタＮ２のゲート電圧は上昇し、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続部であるノードＤの電圧を低下させる。 Here, problems of the level shift circuit of FIG. 12 will be described with reference to FIG.
In FIG. 12, the node C whose signal level is inverted with respect to the low voltage signal Si 2 is connected to the input terminal of the high power supply voltage circuit 103. On the other hand, in FIG. 14, the node D whose signal level is inverted with respect to the inverted signal Si <b> 1 is connected to the input terminal of the high power supply voltage circuit 103.
As shown in FIG. 14, the gate voltage of the NMOS transistor N2 is increased by the capacitor C2, and the voltage at the node D, which is a connection portion between the PMOS transistor P2 and the NMOS transistor N2, is decreased.

しかし、高電源電圧回路１０３のＰＭＯＳトランジスタＰＰ１の寄生容量Ｃｄの影響により、ノードＤの電圧は、第２電源電圧ＶＣＣ２の供給にあわせて逆に上昇しようとし、ノードＤの電圧が不安定になっていた。したがって、高電源電圧回路１０３への出力信号として使用できるレベルシフト回路の出力ノードはノードＣだけとなり、出力ノードが制限されていた。図１３の回路においても、高電源電圧回路１０３におけるＰＭＯＳトランジスタＰＰ１の寄生容量Ｃｄの影響を防止するために、ＮＭＯＳトランジスタＮ５〜Ｎ８の各トランジスタサイズの調整が必要であった。   However, due to the influence of the parasitic capacitance Cd of the PMOS transistor PP1 of the high power supply voltage circuit 103, the voltage at the node D tends to rise in reverse with the supply of the second power supply voltage VCC2, and the voltage at the node D becomes unstable. It was. Therefore, the output node of the level shift circuit that can be used as an output signal to the high power supply voltage circuit 103 is only the node C, and the output node is limited. Also in the circuit of FIG. 13, in order to prevent the influence of the parasitic capacitance Cd of the PMOS transistor PP1 in the high power supply voltage circuit 103, it is necessary to adjust the transistor sizes of the NMOS transistors N5 to N8.

本発明は、第２電源電圧ＶＣＣ２のみが供給された場合に出力信号における２値の信号レベルを安定して設定することができ、高電源電圧回路への信号として使用できるレベルシフト回路の出力ノードの制限をなくすと共に、煩雑なトランジスタサイズの調整を必要としないレベルシフト回路を得ることを目的とする。   The present invention can stably set a binary signal level in an output signal when only the second power supply voltage VCC2 is supplied, and can be used as a signal to a high power supply voltage circuit. An object of the present invention is to obtain a level shift circuit that eliminates this limitation and does not require complicated adjustment of the transistor size.

この発明に係るレベルシフト回路は、所定の第１電源電圧の振幅を有する差動信号をなす１対の第１信号及び第２信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に接続され、ゲートに前記第２信号が入力された、前記第２電源電圧以上の耐圧を有する第１ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートに前記第１信号が入力された、前記第２電源電圧以上の耐圧を有する第２ＮＭＯＳトランジスタと、
ドレイン及びソースがそれぞれ前記第２電源電圧に接続されると共に、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第６ＮＭＯＳトランジスタと、
を備え、
前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長及びゲート幅が共に同じであるものである。
また、この発明に係るレベルシフト回路は、所定の第１電源電圧の振幅を有する差動信号をなす１対の第１信号及び第２信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に接続され、ゲートに前記第２信号が入力された、前記第２電源電圧以上の耐圧を有する第１ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートに前記第１信号が入力された、前記第２電源電圧以上の耐圧を有する第２ＮＭＯＳトランジスタと、
ドレイン及びソースがそれぞれ前記第２電源電圧に接続されると共に、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第６ＮＭＯＳトランジスタと、
を備え、
前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長が同じでありゲート幅が大きいものである。
また、この発明に係るレベルシフト回路は、所定の第１電源電圧の振幅を有する差動信号をなす１対の第１信号及び第２信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に接続され、ゲートに前記第２信号が入力された、前記第２電源電圧以上の耐圧を有する第１ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートに前記第１信号が入力された、前記第２電源電圧以上の耐圧を有する第２ＮＭＯＳトランジスタと、
ドレイン及びソースがそれぞれ前記第２電源電圧に接続されると共に、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第６ＮＭＯＳトランジスタと、
を備え、
前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート幅が同じでありゲート長が大きいものである。
また、この発明に係るレベルシフト回路は、所定の第１電源電圧の振幅を有する差動信号をなす１対の第１信号及び第２信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に接続され、ゲートに前記第２信号が入力された、前記第２電源電圧以上の耐圧を有する第１ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートに前記第１信号が入力された、前記第２電源電圧以上の耐圧を有する第２ＮＭＯＳトランジスタと、
ドレイン及びソースがそれぞれ前記第２電源電圧に接続されると共に、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第６ＮＭＯＳトランジスタと、
を備え、
前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長及びゲート幅が共に大きいものである。 In the level shift circuit according to the present invention, only a high level voltage is generated from the first power supply voltage with respect to a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude. A level shift circuit that shifts the level to a predetermined second power supply voltage that is larger than the first output terminal and outputs the second power supply voltage from the corresponding first output terminal and second output terminal, respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor connected between the first output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the second signal;
A second NMOS transistor connected between the second output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal, and having a breakdown voltage equal to or higher than the second power supply voltage;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
Equipped with a,
The fifth PMOS transistor has the same gate length and gate width as the PMOS transistor of the external circuit whose gate is connected to the second output terminal .
The level shift circuit according to the present invention also applies a voltage of only a high level to the first power supply for a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude. In a level shift circuit that shifts a level to a predetermined second power supply voltage that is higher than the voltage and outputs the second power supply voltage from the corresponding first output terminal and second output terminal, respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor connected between the first output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the second signal;
A second NMOS transistor connected between the second output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal, and having a breakdown voltage equal to or higher than the second power supply voltage;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
The fifth PMOS transistor has the same gate length and a larger gate width than the PMOS transistor of the external circuit whose gate is connected to the second output terminal.
The level shift circuit according to the present invention also applies a voltage of only a high level to the first power supply for a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude. In a level shift circuit that shifts a level to a predetermined second power supply voltage that is higher than the voltage and outputs the second power supply voltage from the corresponding first output terminal and second output terminal, respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor connected between the first output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the second signal;
A second NMOS transistor connected between the second output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal, and having a breakdown voltage equal to or higher than the second power supply voltage;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
The fifth PMOS transistor has the same gate width and a larger gate length than the PMOS transistor of the external circuit whose gate is connected to the second output terminal.
The level shift circuit according to the present invention also applies a voltage of only a high level to the first power supply for a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude. In a level shift circuit that shifts a level to a predetermined second power supply voltage that is higher than the voltage and outputs the second power supply voltage from the corresponding first output terminal and second output terminal, respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor connected between the first output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the second signal;
A second NMOS transistor connected between the second output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal, and having a breakdown voltage equal to or higher than the second power supply voltage;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
The fifth PMOS transistor has a larger gate length and gate width than a PMOS transistor of an external circuit having a gate connected to the second output terminal.

また、前記第１出力端と接地電圧との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第７ＮＭＯＳトランジスタを備えるようにした。   Further, a seventh NMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and connected between the first output terminal and the ground voltage and having a gate connected to the second output terminal is provided.

また、この発明に係るレベルシフト回路は、所定の第１電源電圧の振幅を有する差動信号をなす１対の第１信号及び第２信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に直列に接続され、各ゲートに前記第２信号がそれぞれ入力された第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に直列に接続され、各ゲートに前記第１信号がそれぞれ入力された第２ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
ドレイン及びソースがそれぞれ前記第２電源電圧に接続されると共に、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第１ＮＭＯＳトランジスタと第３ＮＭＯＳトランジスタとの接続部に接続された第５ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第６ＮＭＯＳトランジスタと、
を備え、
前記第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタは、それぞれ第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタは、それぞれ第１電源電圧以上の耐圧を有するものである。 The level shift circuit according to the present invention also applies a voltage of only a high level to the first power supply for a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude. In a level shift circuit that shifts a level to a predetermined second power supply voltage that is higher than the voltage and outputs the second power supply voltage from the corresponding first output terminal and second output terminal, respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor and a third NMOS transistor, which are connected in series between the first output terminal and a ground voltage, and each of the gates receives the second signal;
A second NMOS transistor and a fourth NMOS transistor, which are connected in series between the second output terminal and the ground voltage, and each of the gates receives the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between a gate of the first NMOS transistor and a ground voltage, and having a gate connected to a connection portion between the first NMOS transistor and the third NMOS transistor;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
Each of the first NMOS transistor and the second NMOS transistor is a depletion type transistor having a breakdown voltage equal to or higher than the second power supply voltage, and each of the third NMOS transistor, the fourth NMOS transistor, and the fifth NMOS transistor has a breakdown voltage equal to or higher than the first power supply voltage. Is.

また、前記第１ＰＭＯＳトランジスタと前記第１出力端との間に接続され、ゲートに前記第２信号が入力された第３ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタと前記第２出力端との間に接続され、ゲートに前記第１信号が入力された第４ＰＭＯＳトランジスタとを備え、前記第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタは、それぞれ前記第２電源電圧以上の耐圧を有するようにした。   Further, the third PMOS transistor is connected between the first PMOS transistor and the first output terminal, and the second signal is input to the gate. The third PMOS transistor is connected between the second PMOS transistor and the second output terminal. And a fourth PMOS transistor having the first signal input to the gate, wherein the third PMOS transistor and the fourth PMOS transistor each have a breakdown voltage equal to or higher than the second power supply voltage.

また、前記第５ＰＭＯＳトランジスタのサブストレートゲートは、前記第２電源電圧に接続され、前記第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタの各サブストレートゲートはそれぞれ接地電圧に接続されるようにした。   The substrate gate of the fifth PMOS transistor is connected to the second power supply voltage, and the substrate gates of the fifth NMOS transistor and the sixth NMOS transistor are connected to the ground voltage.

また、前記第５ＰＭＯＳトランジスタのサブストレートゲートは、前記第２電源電圧に接続され、前記第５ＮＭＯＳトランジスタ、第６ＮＭＯＳトランジスタ及び第７ＮＭＯＳトランジスタの各サブストレートゲートはそれぞれ接地電圧に接続されるようにした。   The substrate gate of the fifth PMOS transistor is connected to the second power supply voltage, and the substrate gates of the fifth NMOS transistor, the sixth NMOS transistor, and the seventh NMOS transistor are connected to the ground voltage.

具体的には、前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長及びゲート幅が共に同じであるようにした。   Specifically, the fifth PMOS transistor has the same gate length and gate width as the PMOS transistor of the external circuit having the gate connected to the second output terminal.

また、前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長が同じでありゲート幅が大きくなるようにしてもよい。   The fifth PMOS transistor may have the same gate length and a larger gate width than the PMOS transistor of the external circuit having a gate connected to the second output terminal.

また、前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート幅が同じでありゲート長が大きくなるようにしてもよい。   The fifth PMOS transistor may have the same gate width and a larger gate length than the PMOS transistor of the external circuit whose gate is connected to the second output terminal.

また、前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長及びゲート幅が共に大きくなるようにしてもよい。   The fifth PMOS transistor may have a gate length and a gate width that are larger than those of an external circuit PMOS transistor having a gate connected to the second output terminal.

本発明のレベルシフト回路によれば、第１電源電圧の供給がなく、第２電源電圧のみが供給されたときにも、出力信号における２値の信号レベルを安定して設定することができ、高電源電圧回路への信号として使用できるレベルシフト回路の出力ノードの制限をなくすと共に、煩雑なトランジスタサイズの調整をなくすことができる。   According to the level shift circuit of the present invention, even when the first power supply voltage is not supplied and only the second power supply voltage is supplied, the binary signal level in the output signal can be set stably. The restriction of the output node of the level shift circuit that can be used as a signal to the high power supply voltage circuit can be eliminated, and complicated adjustment of the transistor size can be eliminated.

また、前記第１出力端と接地電圧との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第７ＮＭＯＳトランジスタを備えるようにしたことから、通常動作から第２電源電圧のみ供給される状態になっても、安定して出力状態を維持することができる。   In addition, since a seventh NMOS transistor having a withstand voltage equal to or higher than the second power supply voltage and connected between the first output terminal and the ground voltage and having a gate connected to the second output terminal is provided. Even when only the second power supply voltage is supplied from the normal operation, the output state can be stably maintained.

また、前記第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタは、それぞれ第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタは、それぞれ第１電源電圧以上の耐圧を有するようにしたことから、一般に、低耐圧のＭＯＳトランジスタは、高耐圧のＭＯＳトランジスタよりもゲート長を短くすることができるため、回路規模を小さくすることができる。   The first NMOS transistor and the second NMOS transistor are depletion type transistors each having a withstand voltage greater than or equal to the second power supply voltage, and the third NMOS transistor, the fourth NMOS transistor, and the fifth NMOS transistor are each withstand voltages greater than or equal to the first power supply voltage. In general, a low-breakdown-voltage MOS transistor can have a shorter gate length than a high-breakdown-voltage MOS transistor, so that the circuit scale can be reduced.

また、前記第５ＰＭＯＳトランジスタは、トランジスタサイズが前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタ以上であるか、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタよりもゲート幅が大きいか、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタよりもゲート長が大きいか、又はゲート面積が前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタ以上であるようにしたことから、煩雑なトランジスタサイズの調整をなくすことができる。   The fifth PMOS transistor has a transistor size larger than that of an external circuit having a gate connected to the second output terminal, or larger than that of an external circuit having a gate connected to the second output terminal. A PMOS transistor of an external circuit having a large gate width, a gate length larger than that of the PMOS transistor of the external circuit whose gate is connected to the second output terminal, or a gate area of which is connected to the gate of the second output terminal As described above, complicated adjustment of the transistor size can be eliminated.

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレベルシフト回路の例を示した回路図である。
図１において、接地電圧と所定の第１電源電圧ＶＣＣ１との振幅を有するデジタル信号である入力信号Ｓｉを、接地電圧と、第１電源電圧ＶＣＣ１よりも大きい所定の第２電源電圧ＶＣＣ２との振幅を有する信号にレベルシフトさせて出力信号Ｓｏとして、第２電源電圧ＶＣＣ２を電源とする高電源電圧回路５に出力する。 Next, the present invention will be described in detail based on the embodiments shown in the drawings.
First embodiment.
FIG. 1 is a circuit diagram showing an example of a level shift circuit according to the first embodiment of the present invention.
In FIG. 1, an input signal Si, which is a digital signal having an amplitude between the ground voltage and a predetermined first power supply voltage VCC1, is converted into an amplitude between the ground voltage and a predetermined second power supply voltage VCC2 that is higher than the first power supply voltage VCC1. Is output to the high power supply voltage circuit 5 using the second power supply voltage VCC2 as a power supply.

入力信号Ｓｉは、第１のインバータ回路２で信号レベルが反転されて出力され、第１のインバータ回路２から出力された信号は、更に第２のインバータ回路３で信号レベルが反転されて出力される。第１のインバータ回路２の出力信号をＳｉ１とし第２のインバータ回路３の出力信号をＳｉ２とすると、信号Ｓｉ１及びＳｉ２は１対の差動信号をなし、レベルシフト回路４にそれぞれ入力される。
第１及び第２の各インバータ回路２，３は、所定の第１電源電圧ＶＣＣ１を電源にして作動し、各出力信号Ｓｉ１及びＳｉ２は接地電圧と第１電源電圧ＶＣＣ１との間の振幅を有する信号になってそれぞれ出力される。レベルシフト回路４は、前記第１電源電圧ＶＣＣ１よりも電圧の大きい第２電源電圧ＶＣＣ２で作動し、前記各信号Ｓｉ１，Ｓｉ２を用いて入力信号Ｓｉのハイレベルの電圧を第２電源電圧ＶＣＣ２にレベルシフトさせて高電源電圧回路５へ出力する。 The input signal Si is output with the signal level inverted by the first inverter circuit 2, and the signal output from the first inverter circuit 2 is further output with the signal level inverted by the second inverter circuit 3. The If the output signal of the first inverter circuit 2 is Si1 and the output signal of the second inverter circuit 3 is Si2, the signals Si1 and Si2 form a pair of differential signals and are input to the level shift circuit 4, respectively.
The first and second inverter circuits 2 and 3 operate using a predetermined first power supply voltage VCC1 as a power supply, and the output signals Si1 and Si2 have an amplitude between the ground voltage and the first power supply voltage VCC1. Each is output as a signal. The level shift circuit 4 operates at a second power supply voltage VCC2 that is higher than the first power supply voltage VCC1, and uses the signals Si1 and Si2 to change the high level voltage of the input signal Si to the second power supply voltage VCC2. The level is shifted and output to the high power supply voltage circuit 5.

第１のインバータ回路２は、ＰＭＯＳトランジスタＰａとＮＭＯＳトランジスタＮａで構成され、第２のインバータ回路３は、ＰＭＯＳトランジスタＰｂとＮＭＯＳトランジスタＮｂで構成されている。第１電源電圧ＶＣＣ１と接地電圧との間にはＰＭＯＳトランジスタＰａとＮＭＯＳトランジスタＮａが直列に接続され、ＰＭＯＳトランジスタＰａとＮＭＯＳトランジスタＮａとの接続部が出力端をなし、該出力端から信号Ｓｉ１が出力される。また、ＰＭＯＳトランジスタＰａとＮＭＯＳトランジスタＮａの各ゲートは接続されて、該接続部に入力信号Ｓｉが入力されている。また、第１電源電圧ＶＣＣ１と接地電圧との間にはＰＭＯＳトランジスタＰｂとＮＭＯＳトランジスタＮｂが直列に接続され、ＰＭＯＳトランジスタＰｂとＮＭＯＳトランジスタＮｂとの接続部が出力端をなし、該出力端から信号Ｓｉ２が出力される。また、ＰＭＯＳトランジスタＰｂとＮＭＯＳトランジスタＮｂの各ゲートは接続されて、該接続部は第１のインバータ回路２の出力端に接続されている。   The first inverter circuit 2 is composed of a PMOS transistor Pa and an NMOS transistor Na, and the second inverter circuit 3 is composed of a PMOS transistor Pb and an NMOS transistor Nb. A PMOS transistor Pa and an NMOS transistor Na are connected in series between the first power supply voltage VCC1 and the ground voltage, and a connection portion between the PMOS transistor Pa and the NMOS transistor Na forms an output end, and a signal Si1 is output from the output end. Is output. The gates of the PMOS transistor Pa and the NMOS transistor Na are connected to each other, and the input signal Si is input to the connection portion. Further, a PMOS transistor Pb and an NMOS transistor Nb are connected in series between the first power supply voltage VCC1 and the ground voltage, and a connection part between the PMOS transistor Pb and the NMOS transistor Nb forms an output terminal, and a signal is output from the output terminal. Si2 is output. The gates of the PMOS transistor Pb and the NMOS transistor Nb are connected to each other, and the connection is connected to the output terminal of the first inverter circuit 2.

レベルシフト回路４は、第２電源電圧ＶＣＣ２以上の耐圧（以下、これを高耐圧と呼ぶ）を有するＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ１０と、高耐圧のＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ１０，Ｎ１１とで構成されている。第２電源電圧ＶＣＣ２と接地電圧との間には、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１が直列に接続されると共に、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２が直列に接続されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続部であるノードＣには、ＰＭＯＳトランジスタＰ２のゲートが接続され、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続部であるノードＤには、ＰＭＯＳトランジスタＰ１のゲートが接続され、ノードＤから出力信号Ｓｏを出力する。ＮＭＯＳトランジスタＮ１のゲートには信号Ｓｉ２が入力され、ＮＭＯＳトランジスタＮ２のゲートには信号Ｓｉ１が入力されている。   The level shift circuit 4 includes PMOS transistors P1, P2, P10 having a breakdown voltage (hereinafter referred to as a high breakdown voltage) higher than the second power supply voltage VCC2, and high breakdown voltage NMOS transistors N1, N2, N10, N11. Has been. Between the second power supply voltage VCC2 and the ground voltage, the PMOS transistor P1 and the NMOS transistor N1 are connected in series, and the PMOS transistor P2 and the NMOS transistor N2 are connected in series. The node C, which is a connection portion between the PMOS transistor P1 and the NMOS transistor N1, is connected to the gate of the PMOS transistor P2. The node D, which is a connection portion between the PMOS transistor P2 and the NMOS transistor N2, is connected to the gate of the PMOS transistor P1. Are connected, and an output signal So is output from the node D. A signal Si2 is input to the gate of the NMOS transistor N1, and a signal Si1 is input to the gate of the NMOS transistor N2.

ノードＤと接地電圧との間にはＮＭＯＳトランジスタＮ１１が接続され、ＮＭＯＳトランジスタＮ１１のゲートはノードＣに接続されている。また、ＮＭＯＳトランジスタＮ１のゲートと接地電圧との間にはＮＭＯＳトランジスタＮ１０が接続され、ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０の各ゲートは、それぞれノードＣに接続されている。ＰＭＯＳトランジスタＰ１０のソースとドレインは、それぞれ第２電源電圧ＶＣＣ２に接続されている。ＰＭＯＳトランジスタＰ１０のサブストレートゲートは第２電源電圧ＶＣＣ２に、ＮＭＯＳトランジスタＮ１０及びＮ１１の各ゲートはそれぞれ接地電圧に接続されている。   An NMOS transistor N11 is connected between the node D and the ground voltage, and the gate of the NMOS transistor N11 is connected to the node C. The NMOS transistor N10 is connected between the gate of the NMOS transistor N1 and the ground voltage, and the gates of the PMOS transistor P10 and the NMOS transistor N10 are connected to the node C, respectively. The source and drain of the PMOS transistor P10 are respectively connected to the second power supply voltage VCC2. The substrate gate of the PMOS transistor P10 is connected to the second power supply voltage VCC2, and the gates of the NMOS transistors N10 and N11 are connected to the ground voltage.

なお、ノードＣが第１出力端を、ノードＤが第２出力端を、信号Ｓｉ１が第１信号を、信号Ｓｉ２が第２信号をそれぞれなし、ＰＭＯＳトランジスタＰ１が第１ＰＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ２が第２ＰＭＯＳトランジスタをそれぞれなす。また、ＮＭＯＳトランジスタＮ１が第１ＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ２が第２ＮＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ１０が第５ＰＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ１０が第５ＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ１１が第６ＮＭＯＳトランジスタをそれぞれなす。
高電圧電源回路５は、ＰＭＯＳトランジスタＰＰ１とＮＭＯＳトランジスタＮＮ１からなるインバータ回路をなしており、第２電源電圧ＶＣＣ２と接地電圧との間にＰＭＯＳトランジスタＰＰ１及びＮＭＯＳトランジスタＮＮ１が直列に接続され、ＰＭＯＳトランジスタＰＰ１とＮＭＯＳトランジスタＮＮ１との接続部が出力端をなしている。また、ＰＭＯＳトランジスタＰＰ１とＮＭＯＳトランジスタＮＮ１の各ゲートは接続され、該接続部はノードＤに接続されている。 The node C is the first output terminal, the node D is the second output terminal, the signal Si1 is the first signal, the signal Si2 is the second signal, the PMOS transistor P1 is the first PMOS transistor, and the PMOS transistor P2 Each form a second PMOS transistor. The NMOS transistor N1 is a first NMOS transistor, the NMOS transistor N2 is a second NMOS transistor, the PMOS transistor P10 is a fifth PMOS transistor, the NMOS transistor N10 is a fifth NMOS transistor, and the NMOS transistor N11 is a sixth NMOS transistor.
The high voltage power supply circuit 5 is an inverter circuit composed of a PMOS transistor PP1 and an NMOS transistor NN1, and the PMOS transistor PP1 and the NMOS transistor NN1 are connected in series between the second power supply voltage VCC2 and the ground voltage. A connection portion between PP1 and NMOS transistor NN1 forms an output end. The gates of the PMOS transistor PP1 and the NMOS transistor NN1 are connected, and the connection is connected to the node D.

このような構成において、ＰＭＯＳトランジスタＰ１０は、高電源電圧回路５のＰＭＯＳトランジスタＰＰ１に対して、ゲート長とゲート幅がそれぞれ同じか、ゲート長が同じでゲート幅のみが大きいか、ゲート幅が同じでゲート長のみが大きいか、又はゲート幅とゲート長がそれぞれ大きくなるように形成されており、第２電源電圧ＶＣＣ２とノードＤとの間にあるＰＭＯＳトランジスタＰＰ１の寄生容量Ｃｄよりも、第２電源電圧ＶＣＣ２とノードＣとの間の寄生容量を容易に大きくすることができる。したがって、第２電源電圧ＶＣＣ２の電圧上昇による、ノードＣの電圧上昇をノードＤの電圧上昇よりも大きくすることができる。
ＮＭＯＳトランジスタＮ１０は、ノードＣの電圧上昇によってオンしてノードＡをローレベルにする。このため、ＮＭＯＳトランジスタＮ１はオフすると共にＮＭＯＳトランジスタＮ１１はオンし、ノードＤはローレベルになりＰＭＯＳトランジスタＰ１をオンさせ、ノードＣを確実にハイレベルにすることができると共にノードＤをローレベルにすることができる。 In such a configuration, the PMOS transistor P10 has the same gate length and the same gate width as the PMOS transistor PP1 of the high power supply voltage circuit 5, or the same gate length and only the larger gate width, or the same gate width. The gate length is large, or the gate width and the gate length are respectively increased. The second capacitance is greater than the parasitic capacitance Cd of the PMOS transistor PP1 between the second power supply voltage VCC2 and the node D. The parasitic capacitance between power supply voltage VCC2 and node C can be easily increased. Therefore, the voltage rise at node C due to the voltage rise of second power supply voltage VCC2 can be made larger than the voltage rise at node D.
The NMOS transistor N10 is turned on when the voltage at the node C rises to bring the node A to a low level. Therefore, the NMOS transistor N1 is turned off and the NMOS transistor N11 is turned on, the node D becomes low level, the PMOS transistor P1 is turned on, the node C can be surely made high level, and the node D is made low level. can do.

なお、第１電源電圧ＶＣＣ１の供給がなく、第２電源電圧ＶＣＣ２のみが供給されたときにノードＤをハイレベルにする場合は、図２に示すように、ＮＭＯＳトランジスタＮ１０をＮＭＯＳトランジスタＮ２のゲートと接地電圧との間に接続し、ＮＭＯＳトランジスタＮ１０のゲートをノードＤに接続すると共に、ＮＭＯＳトランジスタＮ１１をノードＣと接地電圧との間に接続し、ＮＭＯＳトランジスタＮ１１のゲートをノードＤに接続するようにすればよい。この場合、ＰＭＯＳトランジスタＰＰ１の寄生容量によってノードＤの電圧はノードＣよりも上昇するため、ＰＭＯＳトランジスタＰ１０を省略することができる。
また、図１において、ノードＣとノードＤからそれぞれ高電源電圧回路５に信号を出力する場合も、図３で示すように図１の場合と同様である。 When the node D is set to the high level when the first power supply voltage VCC1 is not supplied and only the second power supply voltage VCC2 is supplied, the NMOS transistor N10 is connected to the gate of the NMOS transistor N2, as shown in FIG. And the ground voltage, the gate of the NMOS transistor N10 is connected to the node D, the NMOS transistor N11 is connected between the node C and the ground voltage, and the gate of the NMOS transistor N11 is connected to the node D. What should I do? In this case, the voltage of the node D is higher than that of the node C due to the parasitic capacitance of the PMOS transistor PP1, and therefore the PMOS transistor P10 can be omitted.
Further, in FIG. 1, the case where the signal is output from the node C and the node D to the high power supply voltage circuit 5 is the same as the case of FIG. 1, as shown in FIG.

また、図１〜図３において、高電源電圧回路５がインバータ回路をなしている場合を例にして説明したが、高電源電圧回路５が、図４で示しているようなＮＡＮＤ回路、図５で示しているようなＮＯＲ回路、又はその他の回路構成であっても、ノードＤにＰＭＯＳトランジスタＰＰ１のゲートが接続されている場合は、ＰＭＯＳトランジスタＰ１０のトランジスタサイズは、前記したようにＰＭＯＳトランジスタＰＰ１のトランジスタサイズから決定される。   1 to 3, the case where the high power supply voltage circuit 5 is an inverter circuit has been described as an example. However, the high power supply voltage circuit 5 is a NAND circuit as shown in FIG. Even when the NOR circuit as shown in FIG. 4 or other circuit configuration is used, when the gate of the PMOS transistor PP1 is connected to the node D, the transistor size of the PMOS transistor P10 is the PMOS transistor PP1 as described above. Determined from the transistor size.

また、前記説明では、図８の回路構成を有するレベルシフト回路の場合を例にして説明したが、図９〜図１１の場合も、各ノードに対するＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０及びＮ１１の接続は図１と同様であるのでその説明を省略する。
一方、図１０及び図１１の回路構成を有するレベルシフト回路の場合、図６に示すように、ＮＭＯＳトランジスタＮ１０のゲートをＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ３との接続部であるノードＥに接続するようにしてもよい。この場合、ＮＭＯＳトランジスタＮ１０は、ノードＣの電圧上昇によるノードＥの電圧上昇によってオンすることで図１の場合と同様の動作を行う。 In the above description, the case of the level shift circuit having the circuit configuration of FIG. 8 has been described as an example. Also in the case of FIGS. 9 to 11, the connection of the PMOS transistor P10 and the NMOS transistors N10 and N11 to each node is as follows. Since it is the same as FIG. 1, its description is omitted.
On the other hand, in the case of the level shift circuit having the circuit configuration of FIGS. 10 and 11, as shown in FIG. 6, the gate of the NMOS transistor N10 is connected to the node E which is a connection portion between the NMOS transistor N1 and the NMOS transistor N3. It may be. In this case, the NMOS transistor N10 performs the same operation as in the case of FIG. 1 by being turned on by the voltage rise of the node E due to the voltage rise of the node C.

また、ＮＭＯＳトランジスタＮ１０のゲート、すなわちノードＥはデプレッション型のＮＭＯＳトランジスタＮ１の働きにより低電圧であるため、ＮＭＯＳトランジスタＮ１０は低耐圧のトランジスタでよい。一般に、低耐圧のＭＯＳトランジスタは、高耐圧のＭＯＳトランジスタよりもゲート長を短くすることができるため、図６のようにすると回路規模を小さくすることができる。なお、図６では、ＮＭＯＳトランジスタＮ３は第３ＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ４は第４ＮＭＯＳトランジスタをそれぞれなす。
また、図６では、図１０の回路の場合を例にして示したが、図１１の回路の場合も、各ノードに対するＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０，Ｎ１１の接続は図６と同様であるのでその説明を省略する。 Further, since the gate of the NMOS transistor N10, that is, the node E has a low voltage due to the operation of the depletion type NMOS transistor N1, the NMOS transistor N10 may be a low breakdown voltage transistor. In general, a low breakdown voltage MOS transistor can have a shorter gate length than a high breakdown voltage MOS transistor, so that the circuit scale can be reduced as shown in FIG. In FIG. 6, the NMOS transistor N3 forms a third NMOS transistor, and the NMOS transistor N4 forms a fourth NMOS transistor.
6 shows the case of the circuit of FIG. 10 as an example, but also in the case of the circuit of FIG. 11, the connection of the PMOS transistor P10 and the NMOS transistors N10 and N11 to each node is the same as in FIG. The description is omitted.

このように、本第１の実施の形態におけるレベルシフト回路は、第２電源電圧ＶＣＣ２とノードＤとの間にあるＰＭＯＳトランジスタＰＰ１の寄生容量Ｃｄよりも寄生容量の大きいＰＭＯＳトランジスタＰ１０を第２電源電圧ＶＣＣ２とノードＣとの間に設けて、第２電源電圧ＶＣＣ２の電圧上昇による、ノードＣの電圧上昇をノードＤの電圧上昇よりも大きくなるようにしたことから、第２電源電圧ＶＣＣ２のみが供給された場合に出力信号における２値の信号レベルを安定して設定することができ、高電源電圧回路への信号として使用できるレベルシフト回路の出力ノードの制限をなくすと共に、煩雑なトランジスタサイズの調整をなくすことができる。   As described above, in the level shift circuit according to the first embodiment, the PMOS transistor P10 having a parasitic capacitance larger than the parasitic capacitance Cd of the PMOS transistor PP1 between the second power supply voltage VCC2 and the node D is supplied to the second power supply. Since the voltage rise at the node C is larger than the voltage rise at the node D due to the voltage rise at the second power supply voltage VCC2 provided between the voltage VCC2 and the node C, only the second power supply voltage VCC2 When supplied, the binary signal level in the output signal can be set stably, eliminating the limitation of the output node of the level shift circuit that can be used as a signal to the high power supply voltage circuit, and having a complicated transistor size Adjustment can be eliminated.

第２の実施の形態．
図７は、本発明の第２の実施の形態におけるレベルシフト回路の回路例を示した図である。なお、図７では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。また、図７では、レベルシフト回路以外の回路は図１と同じであることから、レベルシフト回路以外の回路は省略している。
図７における図１との相違点は、図１のノードＣと接地電圧との間にＮＭＯＳトランジスタＮ１２を設けたことにある。これに伴って、図１のレベルシフト回路４をレベルシフト回路４ａにした。 Second embodiment.
FIG. 7 is a diagram showing a circuit example of the level shift circuit according to the second embodiment of the present invention. In FIG. 7, the same or similar parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted here, and only differences from FIG. 1 will be described. In FIG. 7, since the circuits other than the level shift circuit are the same as those in FIG. 1, circuits other than the level shift circuit are omitted.
7 differs from FIG. 1 in that an NMOS transistor N12 is provided between the node C in FIG. 1 and the ground voltage. Accordingly, the level shift circuit 4 of FIG. 1 is replaced with a level shift circuit 4a.

図７において、レベルシフト回路４ａは、高耐圧のＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ１０と、高耐圧のＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ１０〜Ｎ１２とで構成されている。ノードＣと接地電圧との間にＮＭＯＳトランジスタＮ１２が接続され、ＮＭＯＳトランジスタＮ１２のゲートはノードＤに接続されている。また、ＮＭＯＳトランジスタＮ１２のサブストレートゲートは接地電圧に接続されている。なお、ＮＭＯＳトランジスタＮ１２は第７ＮＭＯＳトランジスタをなす。   In FIG. 7, the level shift circuit 4a includes high breakdown voltage PMOS transistors P1, P2, P10 and high breakdown voltage NMOS transistors N1, N2, N10 to N12. An NMOS transistor N12 is connected between the node C and the ground voltage, and the gate of the NMOS transistor N12 is connected to the node D. The substrate gate of the NMOS transistor N12 is connected to the ground voltage. The NMOS transistor N12 forms a seventh NMOS transistor.

このような構成において、ノードＣがハイレベルで、ノードＤがローレベルのときに、第１電源電圧ＶＣＣ１の供給が停止した場合、ＮＭＯＳトランジスタＮ１１をオンさせてノードＤを確実にローレベルにし、ＰＭＯＳトランジスタＰ１をオンさせてノードＣを確実にハイレベルにする。逆に、ノードＣがローレベルであると共に、ノードＤがハイレベルのときに第１電源電圧ＶＣＣ１の供給が停止した場合、ＮＭＯＳトランジスタＮ１２をオンさせてノードＣを確実にローレベルにし、ＰＭＯＳトランジスタＰ２をオンさせてノードＤを確実にハイレベルにする。   In such a configuration, when the supply of the first power supply voltage VCC1 is stopped when the node C is at the high level and the node D is at the low level, the NMOS transistor N11 is turned on to ensure that the node D is at the low level. The PMOS transistor P1 is turned on to ensure that the node C is at a high level. On the other hand, when the supply of the first power supply voltage VCC1 is stopped when the node C is at the low level and the node D is at the high level, the NMOS transistor N12 is turned on to ensure that the node C is at the low level, and the PMOS transistor P2 is turned on to ensure that node D is at high level.

このように、本第２の実施の形態におけるレベルシフト回路は、前記第１の実施の形態と同様の効果を得ることができると共に、第１電源電圧ＶＣＣ１及び第２電源電圧ＶＣＣ２がそれぞれ供給されている通常状態から、第１電源電圧ＶＣＣ１の供給がなくなった場合においても、ノードＣ及びノードＤの状態をそれぞれ安定して保持することができる。   As described above, the level shift circuit according to the second embodiment can obtain the same effects as those of the first embodiment, and is supplied with the first power supply voltage VCC1 and the second power supply voltage VCC2, respectively. Even when the first power supply voltage VCC1 is not supplied from the normal state, the states of the nodes C and D can be stably maintained.

本発明の第１の実施の形態におけるレベルシフト回路の例を示した回路図である。FIG. 3 is a circuit diagram illustrating an example of a level shift circuit according to the first embodiment of the present invention. 本発明の第１の実施の形態におけるレベルシフト回路の他の例を示した回路図である。FIG. 6 is a circuit diagram showing another example of the level shift circuit in the first exemplary embodiment of the present invention. 本発明の第１の実施の形態におけるレベルシフト回路の他の例を示した回路図である。FIG. 6 is a circuit diagram showing another example of the level shift circuit in the first exemplary embodiment of the present invention. 高電源電圧回路５の他の回路例を示した図である。FIG. 6 is a diagram showing another circuit example of the high power supply voltage circuit 5. 高電源電圧回路５の他の回路例を示した図である。FIG. 6 is a diagram showing another circuit example of the high power supply voltage circuit 5. 本発明の第１の実施の形態におけるレベルシフト回路の他の回路例を示した図である。It is the figure which showed the other circuit example of the level shift circuit in the 1st Embodiment of this invention. 本発明の第２の実施の形態におけるレベルシフト回路の回路例を示した図である。It is the figure which showed the circuit example of the level shift circuit in the 2nd Embodiment of this invention. 従来のレベルシフト回路の回路例を示した図である。It is the figure which showed the circuit example of the conventional level shift circuit. 従来のレベルシフト回路の他の回路例を示した図である。It is the figure which showed the other circuit example of the conventional level shift circuit. 従来のレベルシフト回路の他の回路例を示した図である。It is the figure which showed the other circuit example of the conventional level shift circuit. 従来のレベルシフト回路の他の回路例を示した図である。It is the figure which showed the other circuit example of the conventional level shift circuit. 従来のレベルシフト回路の他の回路例を示した図である。It is the figure which showed the other circuit example of the conventional level shift circuit. 従来のレベルシフト回路の他の回路例を示した図である。It is the figure which showed the other circuit example of the conventional level shift circuit. 従来のレベルシフト回路の他の回路例を示した図である。It is the figure which showed the other circuit example of the conventional level shift circuit.

符号の説明Explanation of symbols

２ 第１のインバータ回路
３ 第２のインバータ回路
４，４ａ レベルシフト回路
５ 高電源電圧回路
Ｐ１，Ｐ２，Ｐ１０ ＰＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ１０〜Ｎ１２ ＮＭＯＳトランジスタ
2 1st inverter circuit 3 2nd inverter circuit 4, 4a Level shift circuit 5 High power supply voltage circuit P1, P2, P10 PMOS transistor N1, N2, N10 to N12 NMOS transistor

Claims (13)

所定の第１電源電圧の振幅を有する差動信号をなす１対の第１信号及び第２信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に接続され、ゲートに前記第２信号が入力された、前記第２電源電圧以上の耐圧を有する第１ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートに前記第１信号が入力された、前記第２電源電圧以上の耐圧を有する第２ＮＭＯＳトランジスタと、
ドレイン及びソースがそれぞれ前記第２電源電圧に接続されると共に、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第６ＮＭＯＳトランジスタと、
を備え、
前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長及びゲート幅が共に同じであることを特徴とするレベルシフト回路。 For a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude, a high-level voltage is changed to a predetermined second power supply voltage that is higher than the first power supply voltage. In the level shift circuit that outputs the signal from the corresponding first output terminal and second output terminal by shifting the level respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor connected between the first output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the second signal;
A second NMOS transistor connected between the second output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal, and having a breakdown voltage equal to or higher than the second power supply voltage;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
Equipped with a,
The level shift circuit according to claim 5, wherein the fifth PMOS transistor has the same gate length and gate width as the PMOS transistor of the external circuit whose gate is connected to the second output terminal . 所定の第１電源電圧の振幅を有する差動信号をなす１対の第１信号及び第２信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に接続され、ゲートに前記第２信号が入力された、前記第２電源電圧以上の耐圧を有する第１ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートに前記第１信号が入力された、前記第２電源電圧以上の耐圧を有する第２ＮＭＯＳトランジスタと、
ドレイン及びソースがそれぞれ前記第２電源電圧に接続されると共に、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第６ＮＭＯＳトランジスタと、
を備え、
前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長が同じでありゲート幅が大きいことを特徴とするレベルシフト回路。 For a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude, a high-level voltage is changed to a predetermined second power supply voltage that is higher than the first power supply voltage. In the level shift circuit that outputs the signal from the corresponding first output terminal and second output terminal by shifting the level respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor connected between the first output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the second signal;
A second NMOS transistor connected between the second output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal, and having a breakdown voltage equal to or higher than the second power supply voltage;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
Wherein the 5PMOS transistor, said the second output terminal with respect to the PMOS transistor of the external circuit whose gate is connected, wherein the gate length is the gate width is large the same as, Relais Berushifuto circuit. 所定の第１電源電圧の振幅を有する差動信号をなす１対の第１信号及び第２信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に接続され、ゲートに前記第２信号が入力された、前記第２電源電圧以上の耐圧を有する第１ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートに前記第１信号が入力された、前記第２電源電圧以上の耐圧を有する第２ＮＭＯＳトランジスタと、
ドレイン及びソースがそれぞれ前記第２電源電圧に接続されると共に、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第６ＮＭＯＳトランジスタと、
を備え、
前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート幅が同じでありゲート長が大きいことを特徴とするレベルシフト回路。 For a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude, a high-level voltage is changed to a predetermined second power supply voltage that is higher than the first power supply voltage. In the level shift circuit that outputs the signal from the corresponding first output terminal and second output terminal by shifting the level respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
Wherein the first output terminal is connected between the ground voltage, the second signal to the Gate is entered, and the 1NMOS transistor capacitor having the second power supply voltage higher than the breakdown voltage,
Wherein the second output terminal is connected between the ground voltage, the first signal to the Gate is entered, and the 2NMOS transistor capacitor having the second power supply voltage higher than the breakdown voltage,
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal , and having a breakdown voltage equal to or higher than the second power supply voltage ;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
The level shift circuit according to claim 5 , wherein the fifth PMOS transistor has the same gate width and a larger gate length than the PMOS transistor of the external circuit having a gate connected to the second output terminal . 所定の第１電源電圧の振幅を有する差動信号をなす１対の第１信号及び第２信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に接続され、ゲートに前記第２信号が入力された、前記第２電源電圧以上の耐圧を有する第１ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートに前記第１信号が入力された、前記第２電源電圧以上の耐圧を有する第２ＮＭＯＳトランジスタと、
ドレイン及びソースがそれぞれ前記第２電源電圧に接続されると共に、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第６ＮＭＯＳトランジスタと、
を備え、
前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長及びゲート幅が共に大きいことを特徴とするレベルシフト回路。 For a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude, a high-level voltage is changed to a predetermined second power supply voltage that is higher than the first power supply voltage. In the level shift circuit that outputs the signal from the corresponding first output terminal and second output terminal by shifting the level respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor connected between the first output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the second signal;
A second NMOS transistor connected between the second output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal, and having a breakdown voltage equal to or higher than the second power supply voltage;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
Wherein the 5PMOS transistor, the relative PMOS transistor of the external circuit whose gate is connected to the second output terminal, wherein the gate length and gate width are large and, Relais Berushifuto circuit. 前記第１出力端と接地電圧との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第７ＮＭＯＳトランジスタを備えることを特徴とする請求項１、２、３又は４記載のレベルシフト回路。 2. The seventh NMOS transistor having a withstand voltage equal to or higher than the second power supply voltage and connected between the first output terminal and a ground voltage and having a gate connected to the second output terminal. 2. The level shift circuit according to 2, 3 or 4. 所定の第１電源電圧の振幅を有する差動信号をなす１対の第１信号及び第２信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に直列に接続され、各ゲートに前記第２信号がそれぞれ入力された第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に直列に接続され、各ゲートに前記第１信号がそれぞれ入力された第２ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
ドレイン及びソースがそれぞれ前記第２電源電圧に接続されると共に、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第１ＮＭＯＳトランジスタと第３ＮＭＯＳトランジスタとの接続部に接続された第５ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第６ＮＭＯＳトランジスタと、
を備え、
前記第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタは、それぞれ第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタは、それぞれ第１電源電圧以上の耐圧を有することを特徴とするレベルシフト回路。 For a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude, a high-level voltage is changed to a predetermined second power supply voltage that is higher than the first power supply voltage. In the level shift circuit that outputs the signal from the corresponding first output terminal and second output terminal by shifting the level respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor and a third NMOS transistor, which are connected in series between the first output terminal and a ground voltage, and each of the gates receives the second signal;
A second NMOS transistor and a fourth NMOS transistor, which are connected in series between the second output terminal and the ground voltage, and each of the gates receives the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between a gate of the first NMOS transistor and a ground voltage, and having a gate connected to a connection portion between the first NMOS transistor and the third NMOS transistor;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
Each of the first NMOS transistor and the second NMOS transistor is a depletion type transistor having a breakdown voltage equal to or higher than the second power supply voltage, and each of the third NMOS transistor, the fourth NMOS transistor, and the fifth NMOS transistor has a breakdown voltage equal to or higher than the first power supply voltage. features and, Relais Berushifuto circuits that. 前記第１ＰＭＯＳトランジスタと前記第１出力端との間に接続され、ゲートに前記第２信号が入力された第３ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタと前記第２出力端との間に接続され、ゲートに前記第１信号が入力された第４ＰＭＯＳトランジスタとを備え、前記第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタは、それぞれ前記第２電源電圧以上の耐圧を有することを特徴とする請求項６記載のレベルシフト回路。 A third PMOS transistor connected between the first PMOS transistor and the first output terminal and having the second signal input to a gate; connected between the second PMOS transistor and the second output terminal; 7. The level shift circuit according to claim 6 , further comprising a fourth PMOS transistor to which the first signal is input, wherein each of the third PMOS transistor and the fourth PMOS transistor has a breakdown voltage equal to or higher than the second power supply voltage. . 前記第５ＰＭＯＳトランジスタのサブストレートゲートは、前記第２電源電圧に接続され、前記第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタの各サブストレートゲートはそれぞれ接地電圧に接続されることを特徴とする請求項６又は７記載のレベルシフト回路。 The substrate gate of the 5PMOS transistor is connected to said second power supply voltage, according to claim 6 or 7, characterized in that it is connected to the first 5NMOS transistors and respective ground voltages each substrate gate is of the 6NMOS transistor The level shift circuit described. 前記第５ＰＭＯＳトランジスタのサブストレートゲートは、前記第２電源電圧に接続され、前記第５ＮＭＯＳトランジスタ、第６ＮＭＯＳトランジスタ及び第７ＮＭＯＳトランジスタの各サブストレートゲートはそれぞれ接地電圧に接続されることを特徴とする請求項５記載のレベルシフト回路。 The substrate gate of the fifth PMOS transistor is connected to the second power supply voltage, and the substrate gates of the fifth NMOS transistor, the sixth NMOS transistor, and the seventh NMOS transistor are respectively connected to a ground voltage. Item 6. The level shift circuit according to Item 5 . 前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長及びゲート幅が共に同じであることを特徴とする請求項６、７、８又は９記載のレベルシフト回路。 Wherein the 5PMOS transistor, to the PMOS transistor of the external circuit whose gate is connected to the second output terminal, claim 6, 7, 8, characterized in that the gate length and gate width are both the same or 9 The level shift circuit described. 前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長が同じでありゲート幅が大きいことを特徴とする請求項６、７、８又は９記載のレベルシフト回路。  10. The fifth PMOS transistor according to claim 6, wherein the fifth PMOS transistor has the same gate length and a larger gate width than a PMOS transistor of an external circuit having a gate connected to the second output terminal. The level shift circuit described. 前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート幅が同じでありゲート長が大きいことを特徴とする請求項６、７、８又は９記載のレベルシフト回路。  10. The fifth PMOS transistor according to claim 6, wherein the fifth PMOS transistor has the same gate width and a larger gate length than a PMOS transistor of an external circuit having a gate connected to the second output terminal. The level shift circuit described. 前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長及びゲート幅が共に大きいことを特徴とする請求項６、７、８又は９記載のレベルシフト回路。  10. The fifth PMOS transistor according to claim 6, wherein the fifth PMOS transistor has a larger gate length and gate width than a PMOS transistor of an external circuit having a gate connected to the second output terminal. Level shift circuit.
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