JP4878877B2 - Level shift circuit - Google Patents
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Description
本発明は、半導体集積回路等に使用されるレベルシフト回路に関し、特に、低電源電圧で動作する回路からの信号を、高電源電圧で動作する回路への信号にレベルシフトするレベルシフト回路に関する。 The present invention relates to a level shift circuit used in a semiconductor integrated circuit or the like, and more particularly, to a level shift circuit for level-shifting a signal from a circuit operating at a low power supply voltage to a signal operating at a high power supply voltage.
一般的に、低電圧電源からの第1電源電圧VCC1で動作する回路からの信号を、高電圧電源からの第2電源電圧VCC2で動作する回路への信号にレベルシフトする回路は、図8のような回路構成になる。
図8において、レベルシフト回路102は、第1電源電圧VCC1で動作する低電源電圧回路101からの低電圧信号Si1と、該低電圧信号Si1の信号レベルを反転させた低電圧信号Si2が、レベルシフト回路102に入力され、第2電源電圧VCC2で動作するレベルシフト回路102から第2電源電圧VCC2で動作する高電源電圧回路103に高電圧信号が出力される。
In general, a circuit for level-shifting a signal from a circuit operating at a first power supply voltage VCC1 from a low voltage power supply to a signal operating at a second power supply voltage VCC2 from a high voltage power supply is shown in FIG. The circuit configuration is as follows.
In FIG. 8, the
レベルシフト回路102は、低電圧信号Si2に対して、高電圧レベルの正転信号を出力するノードDと、高電圧レベルの反転信号を出力するノードCとを有する。
図8では、PMOSトランジスタP1のドレインとNMOSトランジスタN1のドレインとの接続部がノードCをなし、PMOSトランジスタP2のドレインとNMOSトランジスタN2のドレインとの接続部がノードDをなす。また、図8では、PMOSトランジスタP1,P2,PP1及びNMOSトランジスタN1,N2,NN1は第2電源電圧VCC2で動作可能な高耐圧トランジスタである。
The
In FIG. 8, the connection portion between the drain of the PMOS transistor P1 and the drain of the NMOS transistor N1 forms a node C, and the connection portion between the drain of the PMOS transistor P2 and the drain of the NMOS transistor N2 forms a node D. In FIG. 8, PMOS transistors P1, P2, PP1 and NMOS transistors N1, N2, NN1 are high breakdown voltage transistors that can operate at the second power supply voltage VCC2.
図9は、従来のレベルシフト回路の他の例を示した回路図である(例えば、特許文献1参照。)。なお、図9では、図8と同じもの又は同様のものは同じ符号で示している。
図9において、PMOSトランジスタP3及びNMOSトランジスタN1の各ゲートにはそれぞれ図8の低電圧信号Si2が入力され、PMOSトランジスタP4及びNMOSトランジスタN2の各ゲートにそれぞれ図8の反転信号Si1が入力されている。ノードCは、レベルシフト回路の出力端をなし、例えば図8の高電源電圧回路103に接続されている。また、図9では、PMOSトランジスタP1〜P4及びNMOSトランジスタN1,N2は第2電源電圧VCC2で動作可能な高耐圧トランジスタである。
FIG. 9 is a circuit diagram showing another example of a conventional level shift circuit (see, for example, Patent Document 1). In FIG. 9, the same or similar parts as those in FIG. 8 are denoted by the same reference numerals.
In FIG. 9, the low voltage signal Si2 of FIG. 8 is input to each gate of the PMOS transistor P3 and the NMOS transistor N1, and the inverted signal Si1 of FIG. 8 is input to each gate of the PMOS transistor P4 and the NMOS transistor N2. Yes. The node C forms the output terminal of the level shift circuit, and is connected to, for example, the high power
また、図10及び図11は、図8及び図9のレベルシフト回路を改良したものを示している(例えば、特許文献1参照。)。なお、図10及び図11では、図8及び図9と同じもの又は同様のものは同じ符号で示している。
図10では、PMOSトランジスタP1,P2及びデプレッション型のNMOSトランジスタN1,N2は第2電源電圧VCC2で動作可能な高耐圧トランジスタであり、NMOSトランジスタN3及びN4は第1電源電圧VCC1で動作可能な低耐圧トランジスタである。また、図11では、PMOSトランジスタP1〜P4及びデプレッション型のNMOSトランジスタN1,N2は第2電源電圧VCC2で動作可能な高耐圧トランジスタであり、NMOSトランジスタN3及びN4は第1電源電圧VCC1で動作可能な低耐圧トランジスタである。
10 and 11 show an improved version of the level shift circuit of FIGS. 8 and 9 (see, for example, Patent Document 1). 10 and 11, the same or similar parts as those in FIGS. 8 and 9 are denoted by the same reference numerals.
In FIG. 10, PMOS transistors P1 and P2 and depletion type NMOS transistors N1 and N2 are high voltage transistors that can operate at the second power supply voltage VCC2, and NMOS transistors N3 and N4 are low voltage transistors that can operate at the first power supply voltage VCC1. It is a breakdown voltage transistor. In FIG. 11, the PMOS transistors P1 to P4 and the depletion type NMOS transistors N1 and N2 are high breakdown voltage transistors operable with the second power supply voltage VCC2, and the NMOS transistors N3 and N4 are operable with the first power supply voltage VCC1. This is a low withstand voltage transistor.
前記のようなレベルシフト回路は、第1電源電圧VCC1の供給がない状態で、第2電源電圧VCC2のみ供給された場合、高電圧レベルを出力するノードC及びノードDの電圧が不安定になり、レベルシフト回路102からの信号で動作する高電源電圧回路103に貫通電流が流れるという共通の問題があった。この問題の対策として、図12に示すように、レベルシフト回路102にC1及びC2の容量を付加したものがあった(例えば、特許文献2参照。)。図12では、容量C1により信号Si2が入力される入力端をローレベルに、第2電源電圧VCC2の電圧供給にあわせて容量C2により信号Si1が入力される入力端をハイレベルにそれぞれして、レベルシフト回路102からの出力信号を安定させていた。
In the level shift circuit as described above, when only the second power supply voltage VCC2 is supplied without the supply of the first power supply voltage VCC1, the voltages of the nodes C and D that output the high voltage level become unstable. There is a common problem that a through current flows through the high power
また、図13は、図12と同様の目的のレベルシフト回路の例を示した回路図である(例えば、特許文献3参照。)。なお、図13では、図8と同じもの又は同様のものは同じ符号で示している。
図13のレベルシフト回路では、NMOSトランジスタN5〜N8を使用して、PMOSトランジスタP1とNMOSトランジスタN1の接続部であるノードCをハイレベルにすると共に、PMOSトランジスタP2とNMOSトランジスタN2との接続部であるノードDをローレベルに設定するか、その逆の設定も可能にし、かつ、NMOSトランジスタN5,N6によりレベルシフト回路の出力信号を安定させていた。
In the level shift circuit of FIG. 13, the NMOS transistor N5 to N8 is used to set the node C, which is a connection portion between the PMOS transistor P1 and the NMOS transistor N1, to the high level, and the connection portion between the PMOS transistor P2 and the NMOS transistor N2. It is possible to set the node D, which is a low level, or vice versa, and to stabilize the output signal of the level shift circuit by the NMOS transistors N5 and N6.
ここで、図12のレベルシフト回路の問題点を、図14を用いて説明する。
図12では、低電圧信号Si2に対して信号レベルが反転するノードCを高電源電圧回路103の入力端に接続していた。これに対して、図14では、反転信号Si1に対して信号レベルが反転するノードDを高電源電圧回路103の入力端に接続している。
図14に示すように、容量C2によってNMOSトランジスタN2のゲート電圧は上昇し、PMOSトランジスタP2とNMOSトランジスタN2との接続部であるノードDの電圧を低下させる。
Here, problems of the level shift circuit of FIG. 12 will be described with reference to FIG.
In FIG. 12, the node C whose signal level is inverted with respect to the low
As shown in FIG. 14, the gate voltage of the NMOS transistor N2 is increased by the capacitor C2, and the voltage at the node D, which is a connection portion between the PMOS transistor P2 and the NMOS transistor N2, is decreased.
しかし、高電源電圧回路103のPMOSトランジスタPP1の寄生容量Cdの影響により、ノードDの電圧は、第2電源電圧VCC2の供給にあわせて逆に上昇しようとし、ノードDの電圧が不安定になっていた。したがって、高電源電圧回路103への出力信号として使用できるレベルシフト回路の出力ノードはノードCだけとなり、出力ノードが制限されていた。図13の回路においても、高電源電圧回路103におけるPMOSトランジスタPP1の寄生容量Cdの影響を防止するために、NMOSトランジスタN5〜N8の各トランジスタサイズの調整が必要であった。
However, due to the influence of the parasitic capacitance Cd of the PMOS transistor PP1 of the high power
本発明は、第2電源電圧VCC2のみが供給された場合に出力信号における2値の信号レベルを安定して設定することができ、高電源電圧回路への信号として使用できるレベルシフト回路の出力ノードの制限をなくすと共に、煩雑なトランジスタサイズの調整を必要としないレベルシフト回路を得ることを目的とする。 The present invention can stably set a binary signal level in an output signal when only the second power supply voltage VCC2 is supplied, and can be used as a signal to a high power supply voltage circuit. An object of the present invention is to obtain a level shift circuit that eliminates this limitation and does not require complicated adjustment of the transistor size.
この発明に係るレベルシフト回路は、所定の第1電源電圧の振幅を有する差動信号をなす1対の第1信号及び第2信号に対して、ハイレベルのみの電圧を該第1電源電圧よりも大きい所定の第2電源電圧にそれぞれレベルシフトさせて対応する第1出力端及び第2出力端からそれぞれ出力するレベルシフト回路において、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第1出力端と接地電圧との間に接続され、ゲートに前記第2信号が入力された、前記第2電源電圧以上の耐圧を有する第1NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートに前記第1信号が入力された、前記第2電源電圧以上の耐圧を有する第2NMOSトランジスタと、
ドレイン及びソースがそれぞれ前記第2電源電圧に接続されると共に、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5PMOSトランジスタと、
前記第1NMOSトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第6NMOSトランジスタと、
を備え、
前記第5PMOSトランジスタは、前記第2出力端にゲートが接続された外部回路のPMOSトランジスタに対して、ゲート長及びゲート幅が共に同じであるものである。
また、この発明に係るレベルシフト回路は、所定の第1電源電圧の振幅を有する差動信号をなす1対の第1信号及び第2信号に対して、ハイレベルのみの電圧を該第1電源電圧よりも大きい所定の第2電源電圧にそれぞれレベルシフトさせて対応する第1出力端及び第2出力端からそれぞれ出力するレベルシフト回路において、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第1出力端と接地電圧との間に接続され、ゲートに前記第2信号が入力された、前記第2電源電圧以上の耐圧を有する第1NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートに前記第1信号が入力された、前記第2電源電圧以上の耐圧を有する第2NMOSトランジスタと、
ドレイン及びソースがそれぞれ前記第2電源電圧に接続されると共に、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5PMOSトランジスタと、
前記第1NMOSトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第6NMOSトランジスタと、
を備え、
前記第5PMOSトランジスタは、前記第2出力端にゲートが接続された外部回路のPMOSトランジスタに対して、ゲート長が同じでありゲート幅が大きいものである。
また、この発明に係るレベルシフト回路は、所定の第1電源電圧の振幅を有する差動信号をなす1対の第1信号及び第2信号に対して、ハイレベルのみの電圧を該第1電源電圧よりも大きい所定の第2電源電圧にそれぞれレベルシフトさせて対応する第1出力端及び第2出力端からそれぞれ出力するレベルシフト回路において、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第1出力端と接地電圧との間に接続され、ゲートに前記第2信号が入力された、前記第2電源電圧以上の耐圧を有する第1NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートに前記第1信号が入力された、前記第2電源電圧以上の耐圧を有する第2NMOSトランジスタと、
ドレイン及びソースがそれぞれ前記第2電源電圧に接続されると共に、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5PMOSトランジスタと、
前記第1NMOSトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第6NMOSトランジスタと、
を備え、
前記第5PMOSトランジスタは、前記第2出力端にゲートが接続された外部回路のPMOSトランジスタに対して、ゲート幅が同じでありゲート長が大きいものである。
また、この発明に係るレベルシフト回路は、所定の第1電源電圧の振幅を有する差動信号をなす1対の第1信号及び第2信号に対して、ハイレベルのみの電圧を該第1電源電圧よりも大きい所定の第2電源電圧にそれぞれレベルシフトさせて対応する第1出力端及び第2出力端からそれぞれ出力するレベルシフト回路において、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第1出力端と接地電圧との間に接続され、ゲートに前記第2信号が入力された、前記第2電源電圧以上の耐圧を有する第1NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートに前記第1信号が入力された、前記第2電源電圧以上の耐圧を有する第2NMOSトランジスタと、
ドレイン及びソースがそれぞれ前記第2電源電圧に接続されると共に、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5PMOSトランジスタと、
前記第1NMOSトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第6NMOSトランジスタと、
を備え、
前記第5PMOSトランジスタは、前記第2出力端にゲートが接続された外部回路のPMOSトランジスタに対して、ゲート長及びゲート幅が共に大きいものである。
In the level shift circuit according to the present invention, only a high level voltage is generated from the first power supply voltage with respect to a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude. A level shift circuit that shifts the level to a predetermined second power supply voltage that is larger than the first output terminal and outputs the second power supply voltage from the corresponding first output terminal and second output terminal, respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor connected between the first output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the second signal;
A second NMOS transistor connected between the second output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal, and having a breakdown voltage equal to or higher than the second power supply voltage;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
Equipped with a,
The fifth PMOS transistor has the same gate length and gate width as the PMOS transistor of the external circuit whose gate is connected to the second output terminal .
The level shift circuit according to the present invention also applies a voltage of only a high level to the first power supply for a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude. In a level shift circuit that shifts a level to a predetermined second power supply voltage that is higher than the voltage and outputs the second power supply voltage from the corresponding first output terminal and second output terminal, respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor connected between the first output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the second signal;
A second NMOS transistor connected between the second output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal, and having a breakdown voltage equal to or higher than the second power supply voltage;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
The fifth PMOS transistor has the same gate length and a larger gate width than the PMOS transistor of the external circuit whose gate is connected to the second output terminal.
The level shift circuit according to the present invention also applies a voltage of only a high level to the first power supply for a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude. In a level shift circuit that shifts a level to a predetermined second power supply voltage that is higher than the voltage and outputs the second power supply voltage from the corresponding first output terminal and second output terminal, respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor connected between the first output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the second signal;
A second NMOS transistor connected between the second output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal, and having a breakdown voltage equal to or higher than the second power supply voltage;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
The fifth PMOS transistor has the same gate width and a larger gate length than the PMOS transistor of the external circuit whose gate is connected to the second output terminal.
The level shift circuit according to the present invention also applies a voltage of only a high level to the first power supply for a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude. In a level shift circuit that shifts a level to a predetermined second power supply voltage that is higher than the voltage and outputs the second power supply voltage from the corresponding first output terminal and second output terminal, respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor connected between the first output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the second signal;
A second NMOS transistor connected between the second output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal, and having a breakdown voltage equal to or higher than the second power supply voltage;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
The fifth PMOS transistor has a larger gate length and gate width than a PMOS transistor of an external circuit having a gate connected to the second output terminal.
また、前記第1出力端と接地電圧との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第7NMOSトランジスタを備えるようにした。 Further, a seventh NMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and connected between the first output terminal and the ground voltage and having a gate connected to the second output terminal is provided.
また、この発明に係るレベルシフト回路は、所定の第1電源電圧の振幅を有する差動信号をなす1対の第1信号及び第2信号に対して、ハイレベルのみの電圧を該第1電源電圧よりも大きい所定の第2電源電圧にそれぞれレベルシフトさせて対応する第1出力端及び第2出力端からそれぞれ出力するレベルシフト回路において、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第1出力端と接地電圧との間に直列に接続され、各ゲートに前記第2信号がそれぞれ入力された第1NMOSトランジスタ及び第3NMOSトランジスタと、
前記第2出力端と接地電圧との間に直列に接続され、各ゲートに前記第1信号がそれぞれ入力された第2NMOSトランジスタ及び第4NMOSトランジスタと、
ドレイン及びソースがそれぞれ前記第2電源電圧に接続されると共に、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5PMOSトランジスタと、
前記第1NMOSトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第1NMOSトランジスタと第3NMOSトランジスタとの接続部に接続された第5NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第6NMOSトランジスタと、
を備え、
前記第1NMOSトランジスタ及び第2NMOSトランジスタは、それぞれ第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第3NMOSトランジスタ、第4NMOSトランジスタ及び第5NMOSトランジスタは、それぞれ第1電源電圧以上の耐圧を有するものである。
The level shift circuit according to the present invention also applies a voltage of only a high level to the first power supply for a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude. In a level shift circuit that shifts a level to a predetermined second power supply voltage that is higher than the voltage and outputs the second power supply voltage from the corresponding first output terminal and second output terminal, respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor and a third NMOS transistor, which are connected in series between the first output terminal and a ground voltage, and each of the gates receives the second signal;
A second NMOS transistor and a fourth NMOS transistor, which are connected in series between the second output terminal and the ground voltage, and each of the gates receives the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between a gate of the first NMOS transistor and a ground voltage, and having a gate connected to a connection portion between the first NMOS transistor and the third NMOS transistor;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
Each of the first NMOS transistor and the second NMOS transistor is a depletion type transistor having a breakdown voltage equal to or higher than the second power supply voltage, and each of the third NMOS transistor, the fourth NMOS transistor, and the fifth NMOS transistor has a breakdown voltage equal to or higher than the first power supply voltage. Is.
また、前記第1PMOSトランジスタと前記第1出力端との間に接続され、ゲートに前記第2信号が入力された第3PMOSトランジスタと、前記第2PMOSトランジスタと前記第2出力端との間に接続され、ゲートに前記第1信号が入力された第4PMOSトランジスタとを備え、前記第3PMOSトランジスタ及び第4PMOSトランジスタは、それぞれ前記第2電源電圧以上の耐圧を有するようにした。 Further, the third PMOS transistor is connected between the first PMOS transistor and the first output terminal, and the second signal is input to the gate. The third PMOS transistor is connected between the second PMOS transistor and the second output terminal. And a fourth PMOS transistor having the first signal input to the gate, wherein the third PMOS transistor and the fourth PMOS transistor each have a breakdown voltage equal to or higher than the second power supply voltage.
また、前記第5PMOSトランジスタのサブストレートゲートは、前記第2電源電圧に接続され、前記第5NMOSトランジスタ及び第6NMOSトランジスタの各サブストレートゲートはそれぞれ接地電圧に接続されるようにした。 The substrate gate of the fifth PMOS transistor is connected to the second power supply voltage, and the substrate gates of the fifth NMOS transistor and the sixth NMOS transistor are connected to the ground voltage.
また、前記第5PMOSトランジスタのサブストレートゲートは、前記第2電源電圧に接続され、前記第5NMOSトランジスタ、第6NMOSトランジスタ及び第7NMOSトランジスタの各サブストレートゲートはそれぞれ接地電圧に接続されるようにした。 The substrate gate of the fifth PMOS transistor is connected to the second power supply voltage, and the substrate gates of the fifth NMOS transistor, the sixth NMOS transistor, and the seventh NMOS transistor are connected to the ground voltage.
具体的には、前記第5PMOSトランジスタは、前記第2出力端にゲートが接続された外部回路のPMOSトランジスタに対して、ゲート長及びゲート幅が共に同じであるようにした。 Specifically, the fifth PMOS transistor has the same gate length and gate width as the PMOS transistor of the external circuit having the gate connected to the second output terminal.
また、前記第5PMOSトランジスタは、前記第2出力端にゲートが接続された外部回路のPMOSトランジスタに対して、ゲート長が同じでありゲート幅が大きくなるようにしてもよい。 The fifth PMOS transistor may have the same gate length and a larger gate width than the PMOS transistor of the external circuit having a gate connected to the second output terminal.
また、前記第5PMOSトランジスタは、前記第2出力端にゲートが接続された外部回路のPMOSトランジスタに対して、ゲート幅が同じでありゲート長が大きくなるようにしてもよい。 The fifth PMOS transistor may have the same gate width and a larger gate length than the PMOS transistor of the external circuit whose gate is connected to the second output terminal.
また、前記第5PMOSトランジスタは、前記第2出力端にゲートが接続された外部回路のPMOSトランジスタに対して、ゲート長及びゲート幅が共に大きくなるようにしてもよい。 The fifth PMOS transistor may have a gate length and a gate width that are larger than those of an external circuit PMOS transistor having a gate connected to the second output terminal.
本発明のレベルシフト回路によれば、第1電源電圧の供給がなく、第2電源電圧のみが供給されたときにも、出力信号における2値の信号レベルを安定して設定することができ、高電源電圧回路への信号として使用できるレベルシフト回路の出力ノードの制限をなくすと共に、煩雑なトランジスタサイズの調整をなくすことができる。 According to the level shift circuit of the present invention, even when the first power supply voltage is not supplied and only the second power supply voltage is supplied, the binary signal level in the output signal can be set stably. The restriction of the output node of the level shift circuit that can be used as a signal to the high power supply voltage circuit can be eliminated, and complicated adjustment of the transistor size can be eliminated.
また、前記第1出力端と接地電圧との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第7NMOSトランジスタを備えるようにしたことから、通常動作から第2電源電圧のみ供給される状態になっても、安定して出力状態を維持することができる。 In addition, since a seventh NMOS transistor having a withstand voltage equal to or higher than the second power supply voltage and connected between the first output terminal and the ground voltage and having a gate connected to the second output terminal is provided. Even when only the second power supply voltage is supplied from the normal operation, the output state can be stably maintained.
また、前記第1NMOSトランジスタ及び第2NMOSトランジスタは、それぞれ第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第3NMOSトランジスタ、第4NMOSトランジスタ及び第5NMOSトランジスタは、それぞれ第1電源電圧以上の耐圧を有するようにしたことから、一般に、低耐圧のMOSトランジスタは、高耐圧のMOSトランジスタよりもゲート長を短くすることができるため、回路規模を小さくすることができる。 The first NMOS transistor and the second NMOS transistor are depletion type transistors each having a withstand voltage greater than or equal to the second power supply voltage, and the third NMOS transistor, the fourth NMOS transistor, and the fifth NMOS transistor are each withstand voltages greater than or equal to the first power supply voltage. In general, a low-breakdown-voltage MOS transistor can have a shorter gate length than a high-breakdown-voltage MOS transistor, so that the circuit scale can be reduced.
また、前記第5PMOSトランジスタは、トランジスタサイズが前記第2出力端にゲートが接続された外部回路のPMOSトランジスタ以上であるか、前記第2出力端にゲートが接続された外部回路のPMOSトランジスタよりもゲート幅が大きいか、前記第2出力端にゲートが接続された外部回路のPMOSトランジスタよりもゲート長が大きいか、又はゲート面積が前記第2出力端にゲートが接続された外部回路のPMOSトランジスタ以上であるようにしたことから、煩雑なトランジスタサイズの調整をなくすことができる。 The fifth PMOS transistor has a transistor size larger than that of an external circuit having a gate connected to the second output terminal, or larger than that of an external circuit having a gate connected to the second output terminal. A PMOS transistor of an external circuit having a large gate width, a gate length larger than that of the PMOS transistor of the external circuit whose gate is connected to the second output terminal, or a gate area of which is connected to the gate of the second output terminal As described above, complicated adjustment of the transistor size can be eliminated.
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるレベルシフト回路の例を示した回路図である。
図1において、接地電圧と所定の第1電源電圧VCC1との振幅を有するデジタル信号である入力信号Siを、接地電圧と、第1電源電圧VCC1よりも大きい所定の第2電源電圧VCC2との振幅を有する信号にレベルシフトさせて出力信号Soとして、第2電源電圧VCC2を電源とする高電源電圧回路5に出力する。
Next, the present invention will be described in detail based on the embodiments shown in the drawings.
First embodiment.
FIG. 1 is a circuit diagram showing an example of a level shift circuit according to the first embodiment of the present invention.
In FIG. 1, an input signal Si, which is a digital signal having an amplitude between the ground voltage and a predetermined first power supply voltage VCC1, is converted into an amplitude between the ground voltage and a predetermined second power supply voltage VCC2 that is higher than the first power supply voltage VCC1. Is output to the high power
入力信号Siは、第1のインバータ回路2で信号レベルが反転されて出力され、第1のインバータ回路2から出力された信号は、更に第2のインバータ回路3で信号レベルが反転されて出力される。第1のインバータ回路2の出力信号をSi1とし第2のインバータ回路3の出力信号をSi2とすると、信号Si1及びSi2は1対の差動信号をなし、レベルシフト回路4にそれぞれ入力される。
第1及び第2の各インバータ回路2,3は、所定の第1電源電圧VCC1を電源にして作動し、各出力信号Si1及びSi2は接地電圧と第1電源電圧VCC1との間の振幅を有する信号になってそれぞれ出力される。レベルシフト回路4は、前記第1電源電圧VCC1よりも電圧の大きい第2電源電圧VCC2で作動し、前記各信号Si1,Si2を用いて入力信号Siのハイレベルの電圧を第2電源電圧VCC2にレベルシフトさせて高電源電圧回路5へ出力する。
The input signal Si is output with the signal level inverted by the
The first and
第1のインバータ回路2は、PMOSトランジスタPaとNMOSトランジスタNaで構成され、第2のインバータ回路3は、PMOSトランジスタPbとNMOSトランジスタNbで構成されている。第1電源電圧VCC1と接地電圧との間にはPMOSトランジスタPaとNMOSトランジスタNaが直列に接続され、PMOSトランジスタPaとNMOSトランジスタNaとの接続部が出力端をなし、該出力端から信号Si1が出力される。また、PMOSトランジスタPaとNMOSトランジスタNaの各ゲートは接続されて、該接続部に入力信号Siが入力されている。また、第1電源電圧VCC1と接地電圧との間にはPMOSトランジスタPbとNMOSトランジスタNbが直列に接続され、PMOSトランジスタPbとNMOSトランジスタNbとの接続部が出力端をなし、該出力端から信号Si2が出力される。また、PMOSトランジスタPbとNMOSトランジスタNbの各ゲートは接続されて、該接続部は第1のインバータ回路2の出力端に接続されている。
The
レベルシフト回路4は、第2電源電圧VCC2以上の耐圧(以下、これを高耐圧と呼ぶ)を有するPMOSトランジスタP1,P2,P10と、高耐圧のNMOSトランジスタN1,N2,N10,N11とで構成されている。第2電源電圧VCC2と接地電圧との間には、PMOSトランジスタP1及びNMOSトランジスタN1が直列に接続されると共に、PMOSトランジスタP2及びNMOSトランジスタN2が直列に接続されている。PMOSトランジスタP1とNMOSトランジスタN1との接続部であるノードCには、PMOSトランジスタP2のゲートが接続され、PMOSトランジスタP2とNMOSトランジスタN2との接続部であるノードDには、PMOSトランジスタP1のゲートが接続され、ノードDから出力信号Soを出力する。NMOSトランジスタN1のゲートには信号Si2が入力され、NMOSトランジスタN2のゲートには信号Si1が入力されている。 The level shift circuit 4 includes PMOS transistors P1, P2, P10 having a breakdown voltage (hereinafter referred to as a high breakdown voltage) higher than the second power supply voltage VCC2, and high breakdown voltage NMOS transistors N1, N2, N10, N11. Has been. Between the second power supply voltage VCC2 and the ground voltage, the PMOS transistor P1 and the NMOS transistor N1 are connected in series, and the PMOS transistor P2 and the NMOS transistor N2 are connected in series. The node C, which is a connection portion between the PMOS transistor P1 and the NMOS transistor N1, is connected to the gate of the PMOS transistor P2. The node D, which is a connection portion between the PMOS transistor P2 and the NMOS transistor N2, is connected to the gate of the PMOS transistor P1. Are connected, and an output signal So is output from the node D. A signal Si2 is input to the gate of the NMOS transistor N1, and a signal Si1 is input to the gate of the NMOS transistor N2.
ノードDと接地電圧との間にはNMOSトランジスタN11が接続され、NMOSトランジスタN11のゲートはノードCに接続されている。また、NMOSトランジスタN1のゲートと接地電圧との間にはNMOSトランジスタN10が接続され、PMOSトランジスタP10及びNMOSトランジスタN10の各ゲートは、それぞれノードCに接続されている。PMOSトランジスタP10のソースとドレインは、それぞれ第2電源電圧VCC2に接続されている。PMOSトランジスタP10のサブストレートゲートは第2電源電圧VCC2に、NMOSトランジスタN10及びN11の各ゲートはそれぞれ接地電圧に接続されている。 An NMOS transistor N11 is connected between the node D and the ground voltage, and the gate of the NMOS transistor N11 is connected to the node C. The NMOS transistor N10 is connected between the gate of the NMOS transistor N1 and the ground voltage, and the gates of the PMOS transistor P10 and the NMOS transistor N10 are connected to the node C, respectively. The source and drain of the PMOS transistor P10 are respectively connected to the second power supply voltage VCC2. The substrate gate of the PMOS transistor P10 is connected to the second power supply voltage VCC2, and the gates of the NMOS transistors N10 and N11 are connected to the ground voltage.
なお、ノードCが第1出力端を、ノードDが第2出力端を、信号Si1が第1信号を、信号Si2が第2信号をそれぞれなし、PMOSトランジスタP1が第1PMOSトランジスタを、PMOSトランジスタP2が第2PMOSトランジスタをそれぞれなす。また、NMOSトランジスタN1が第1NMOSトランジスタを、NMOSトランジスタN2が第2NMOSトランジスタを、PMOSトランジスタP10が第5PMOSトランジスタを、NMOSトランジスタN10が第5NMOSトランジスタを、NMOSトランジスタN11が第6NMOSトランジスタをそれぞれなす。
高電圧電源回路5は、PMOSトランジスタPP1とNMOSトランジスタNN1からなるインバータ回路をなしており、第2電源電圧VCC2と接地電圧との間にPMOSトランジスタPP1及びNMOSトランジスタNN1が直列に接続され、PMOSトランジスタPP1とNMOSトランジスタNN1との接続部が出力端をなしている。また、PMOSトランジスタPP1とNMOSトランジスタNN1の各ゲートは接続され、該接続部はノードDに接続されている。
The node C is the first output terminal, the node D is the second output terminal, the signal Si1 is the first signal, the signal Si2 is the second signal, the PMOS transistor P1 is the first PMOS transistor, and the PMOS transistor P2 Each form a second PMOS transistor. The NMOS transistor N1 is a first NMOS transistor, the NMOS transistor N2 is a second NMOS transistor, the PMOS transistor P10 is a fifth PMOS transistor, the NMOS transistor N10 is a fifth NMOS transistor, and the NMOS transistor N11 is a sixth NMOS transistor.
The high voltage
このような構成において、PMOSトランジスタP10は、高電源電圧回路5のPMOSトランジスタPP1に対して、ゲート長とゲート幅がそれぞれ同じか、ゲート長が同じでゲート幅のみが大きいか、ゲート幅が同じでゲート長のみが大きいか、又はゲート幅とゲート長がそれぞれ大きくなるように形成されており、第2電源電圧VCC2とノードDとの間にあるPMOSトランジスタPP1の寄生容量Cdよりも、第2電源電圧VCC2とノードCとの間の寄生容量を容易に大きくすることができる。したがって、第2電源電圧VCC2の電圧上昇による、ノードCの電圧上昇をノードDの電圧上昇よりも大きくすることができる。
NMOSトランジスタN10は、ノードCの電圧上昇によってオンしてノードAをローレベルにする。このため、NMOSトランジスタN1はオフすると共にNMOSトランジスタN11はオンし、ノードDはローレベルになりPMOSトランジスタP1をオンさせ、ノードCを確実にハイレベルにすることができると共にノードDをローレベルにすることができる。
In such a configuration, the PMOS transistor P10 has the same gate length and the same gate width as the PMOS transistor PP1 of the high power
The NMOS transistor N10 is turned on when the voltage at the node C rises to bring the node A to a low level. Therefore, the NMOS transistor N1 is turned off and the NMOS transistor N11 is turned on, the node D becomes low level, the PMOS transistor P1 is turned on, the node C can be surely made high level, and the node D is made low level. can do.
なお、第1電源電圧VCC1の供給がなく、第2電源電圧VCC2のみが供給されたときにノードDをハイレベルにする場合は、図2に示すように、NMOSトランジスタN10をNMOSトランジスタN2のゲートと接地電圧との間に接続し、NMOSトランジスタN10のゲートをノードDに接続すると共に、NMOSトランジスタN11をノードCと接地電圧との間に接続し、NMOSトランジスタN11のゲートをノードDに接続するようにすればよい。この場合、PMOSトランジスタPP1の寄生容量によってノードDの電圧はノードCよりも上昇するため、PMOSトランジスタP10を省略することができる。
また、図1において、ノードCとノードDからそれぞれ高電源電圧回路5に信号を出力する場合も、図3で示すように図1の場合と同様である。
When the node D is set to the high level when the first power supply voltage VCC1 is not supplied and only the second power supply voltage VCC2 is supplied, the NMOS transistor N10 is connected to the gate of the NMOS transistor N2, as shown in FIG. And the ground voltage, the gate of the NMOS transistor N10 is connected to the node D, the NMOS transistor N11 is connected between the node C and the ground voltage, and the gate of the NMOS transistor N11 is connected to the node D. What should I do? In this case, the voltage of the node D is higher than that of the node C due to the parasitic capacitance of the PMOS transistor PP1, and therefore the PMOS transistor P10 can be omitted.
Further, in FIG. 1, the case where the signal is output from the node C and the node D to the high power
また、図1〜図3において、高電源電圧回路5がインバータ回路をなしている場合を例にして説明したが、高電源電圧回路5が、図4で示しているようなNAND回路、図5で示しているようなNOR回路、又はその他の回路構成であっても、ノードDにPMOSトランジスタPP1のゲートが接続されている場合は、PMOSトランジスタP10のトランジスタサイズは、前記したようにPMOSトランジスタPP1のトランジスタサイズから決定される。
1 to 3, the case where the high power
また、前記説明では、図8の回路構成を有するレベルシフト回路の場合を例にして説明したが、図9〜図11の場合も、各ノードに対するPMOSトランジスタP10及びNMOSトランジスタN10及びN11の接続は図1と同様であるのでその説明を省略する。
一方、図10及び図11の回路構成を有するレベルシフト回路の場合、図6に示すように、NMOSトランジスタN10のゲートをNMOSトランジスタN1とNMOSトランジスタN3との接続部であるノードEに接続するようにしてもよい。この場合、NMOSトランジスタN10は、ノードCの電圧上昇によるノードEの電圧上昇によってオンすることで図1の場合と同様の動作を行う。
In the above description, the case of the level shift circuit having the circuit configuration of FIG. 8 has been described as an example. Also in the case of FIGS. 9 to 11, the connection of the PMOS transistor P10 and the NMOS transistors N10 and N11 to each node is as follows. Since it is the same as FIG. 1, its description is omitted.
On the other hand, in the case of the level shift circuit having the circuit configuration of FIGS. 10 and 11, as shown in FIG. 6, the gate of the NMOS transistor N10 is connected to the node E which is a connection portion between the NMOS transistor N1 and the NMOS transistor N3. It may be. In this case, the NMOS transistor N10 performs the same operation as in the case of FIG. 1 by being turned on by the voltage rise of the node E due to the voltage rise of the node C.
また、NMOSトランジスタN10のゲート、すなわちノードEはデプレッション型のNMOSトランジスタN1の働きにより低電圧であるため、NMOSトランジスタN10は低耐圧のトランジスタでよい。一般に、低耐圧のMOSトランジスタは、高耐圧のMOSトランジスタよりもゲート長を短くすることができるため、図6のようにすると回路規模を小さくすることができる。なお、図6では、NMOSトランジスタN3は第3NMOSトランジスタを、NMOSトランジスタN4は第4NMOSトランジスタをそれぞれなす。
また、図6では、図10の回路の場合を例にして示したが、図11の回路の場合も、各ノードに対するPMOSトランジスタP10及びNMOSトランジスタN10,N11の接続は図6と同様であるのでその説明を省略する。
Further, since the gate of the NMOS transistor N10, that is, the node E has a low voltage due to the operation of the depletion type NMOS transistor N1, the NMOS transistor N10 may be a low breakdown voltage transistor. In general, a low breakdown voltage MOS transistor can have a shorter gate length than a high breakdown voltage MOS transistor, so that the circuit scale can be reduced as shown in FIG. In FIG. 6, the NMOS transistor N3 forms a third NMOS transistor, and the NMOS transistor N4 forms a fourth NMOS transistor.
6 shows the case of the circuit of FIG. 10 as an example, but also in the case of the circuit of FIG. 11, the connection of the PMOS transistor P10 and the NMOS transistors N10 and N11 to each node is the same as in FIG. The description is omitted.
このように、本第1の実施の形態におけるレベルシフト回路は、第2電源電圧VCC2とノードDとの間にあるPMOSトランジスタPP1の寄生容量Cdよりも寄生容量の大きいPMOSトランジスタP10を第2電源電圧VCC2とノードCとの間に設けて、第2電源電圧VCC2の電圧上昇による、ノードCの電圧上昇をノードDの電圧上昇よりも大きくなるようにしたことから、第2電源電圧VCC2のみが供給された場合に出力信号における2値の信号レベルを安定して設定することができ、高電源電圧回路への信号として使用できるレベルシフト回路の出力ノードの制限をなくすと共に、煩雑なトランジスタサイズの調整をなくすことができる。 As described above, in the level shift circuit according to the first embodiment, the PMOS transistor P10 having a parasitic capacitance larger than the parasitic capacitance Cd of the PMOS transistor PP1 between the second power supply voltage VCC2 and the node D is supplied to the second power supply. Since the voltage rise at the node C is larger than the voltage rise at the node D due to the voltage rise at the second power supply voltage VCC2 provided between the voltage VCC2 and the node C, only the second power supply voltage VCC2 When supplied, the binary signal level in the output signal can be set stably, eliminating the limitation of the output node of the level shift circuit that can be used as a signal to the high power supply voltage circuit, and having a complicated transistor size Adjustment can be eliminated.
第2の実施の形態.
図7は、本発明の第2の実施の形態におけるレベルシフト回路の回路例を示した図である。なお、図7では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。また、図7では、レベルシフト回路以外の回路は図1と同じであることから、レベルシフト回路以外の回路は省略している。
図7における図1との相違点は、図1のノードCと接地電圧との間にNMOSトランジスタN12を設けたことにある。これに伴って、図1のレベルシフト回路4をレベルシフト回路4aにした。
Second embodiment.
FIG. 7 is a diagram showing a circuit example of the level shift circuit according to the second embodiment of the present invention. In FIG. 7, the same or similar parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted here, and only differences from FIG. 1 will be described. In FIG. 7, since the circuits other than the level shift circuit are the same as those in FIG. 1, circuits other than the level shift circuit are omitted.
7 differs from FIG. 1 in that an NMOS transistor N12 is provided between the node C in FIG. 1 and the ground voltage. Accordingly, the level shift circuit 4 of FIG. 1 is replaced with a
図7において、レベルシフト回路4aは、高耐圧のPMOSトランジスタP1,P2,P10と、高耐圧のNMOSトランジスタN1,N2,N10〜N12とで構成されている。ノードCと接地電圧との間にNMOSトランジスタN12が接続され、NMOSトランジスタN12のゲートはノードDに接続されている。また、NMOSトランジスタN12のサブストレートゲートは接地電圧に接続されている。なお、NMOSトランジスタN12は第7NMOSトランジスタをなす。
In FIG. 7, the
このような構成において、ノードCがハイレベルで、ノードDがローレベルのときに、第1電源電圧VCC1の供給が停止した場合、NMOSトランジスタN11をオンさせてノードDを確実にローレベルにし、PMOSトランジスタP1をオンさせてノードCを確実にハイレベルにする。逆に、ノードCがローレベルであると共に、ノードDがハイレベルのときに第1電源電圧VCC1の供給が停止した場合、NMOSトランジスタN12をオンさせてノードCを確実にローレベルにし、PMOSトランジスタP2をオンさせてノードDを確実にハイレベルにする。 In such a configuration, when the supply of the first power supply voltage VCC1 is stopped when the node C is at the high level and the node D is at the low level, the NMOS transistor N11 is turned on to ensure that the node D is at the low level. The PMOS transistor P1 is turned on to ensure that the node C is at a high level. On the other hand, when the supply of the first power supply voltage VCC1 is stopped when the node C is at the low level and the node D is at the high level, the NMOS transistor N12 is turned on to ensure that the node C is at the low level, and the PMOS transistor P2 is turned on to ensure that node D is at high level.
このように、本第2の実施の形態におけるレベルシフト回路は、前記第1の実施の形態と同様の効果を得ることができると共に、第1電源電圧VCC1及び第2電源電圧VCC2がそれぞれ供給されている通常状態から、第1電源電圧VCC1の供給がなくなった場合においても、ノードC及びノードDの状態をそれぞれ安定して保持することができる。 As described above, the level shift circuit according to the second embodiment can obtain the same effects as those of the first embodiment, and is supplied with the first power supply voltage VCC1 and the second power supply voltage VCC2, respectively. Even when the first power supply voltage VCC1 is not supplied from the normal state, the states of the nodes C and D can be stably maintained.
2 第1のインバータ回路
3 第2のインバータ回路
4,4a レベルシフト回路
5 高電源電圧回路
P1,P2,P10 PMOSトランジスタ
N1,N2,N10〜N12 NMOSトランジスタ
2
Claims (13)
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第1出力端と接地電圧との間に接続され、ゲートに前記第2信号が入力された、前記第2電源電圧以上の耐圧を有する第1NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートに前記第1信号が入力された、前記第2電源電圧以上の耐圧を有する第2NMOSトランジスタと、
ドレイン及びソースがそれぞれ前記第2電源電圧に接続されると共に、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5PMOSトランジスタと、
前記第1NMOSトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第6NMOSトランジスタと、
を備え、
前記第5PMOSトランジスタは、前記第2出力端にゲートが接続された外部回路のPMOSトランジスタに対して、ゲート長及びゲート幅が共に同じであることを特徴とするレベルシフト回路。 For a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude, a high-level voltage is changed to a predetermined second power supply voltage that is higher than the first power supply voltage. In the level shift circuit that outputs the signal from the corresponding first output terminal and second output terminal by shifting the level respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor connected between the first output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the second signal;
A second NMOS transistor connected between the second output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal, and having a breakdown voltage equal to or higher than the second power supply voltage;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
Equipped with a,
The level shift circuit according to claim 5, wherein the fifth PMOS transistor has the same gate length and gate width as the PMOS transistor of the external circuit whose gate is connected to the second output terminal .
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第1出力端と接地電圧との間に接続され、ゲートに前記第2信号が入力された、前記第2電源電圧以上の耐圧を有する第1NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートに前記第1信号が入力された、前記第2電源電圧以上の耐圧を有する第2NMOSトランジスタと、
ドレイン及びソースがそれぞれ前記第2電源電圧に接続されると共に、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5PMOSトランジスタと、
前記第1NMOSトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第6NMOSトランジスタと、
を備え、
前記第5PMOSトランジスタは、前記第2出力端にゲートが接続された外部回路のPMOSトランジスタに対して、ゲート長が同じでありゲート幅が大きいことを特徴とするレベルシフト回路。 For a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude, a high-level voltage is changed to a predetermined second power supply voltage that is higher than the first power supply voltage. In the level shift circuit that outputs the signal from the corresponding first output terminal and second output terminal by shifting the level respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor connected between the first output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the second signal;
A second NMOS transistor connected between the second output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal, and having a breakdown voltage equal to or higher than the second power supply voltage;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
Wherein the 5PMOS transistor, said the second output terminal with respect to the PMOS transistor of the external circuit whose gate is connected, wherein the gate length is the gate width is large the same as, Relais Berushifuto circuit.
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第1出力端と接地電圧との間に接続され、ゲートに前記第2信号が入力された、前記第2電源電圧以上の耐圧を有する第1NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートに前記第1信号が入力された、前記第2電源電圧以上の耐圧を有する第2NMOSトランジスタと、
ドレイン及びソースがそれぞれ前記第2電源電圧に接続されると共に、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5PMOSトランジスタと、
前記第1NMOSトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第6NMOSトランジスタと、
を備え、
前記第5PMOSトランジスタは、前記第2出力端にゲートが接続された外部回路のPMOSトランジスタに対して、ゲート幅が同じでありゲート長が大きいことを特徴とするレベルシフト回路。 For a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude, a high-level voltage is changed to a predetermined second power supply voltage that is higher than the first power supply voltage. In the level shift circuit that outputs the signal from the corresponding first output terminal and second output terminal by shifting the level respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
Wherein the first output terminal is connected between the ground voltage, the second signal to the Gate is entered, and the 1NMOS transistor capacitor having the second power supply voltage higher than the breakdown voltage,
Wherein the second output terminal is connected between the ground voltage, the first signal to the Gate is entered, and the 2NMOS transistor capacitor having the second power supply voltage higher than the breakdown voltage,
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal , and having a breakdown voltage equal to or higher than the second power supply voltage ;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
The level shift circuit according to claim 5 , wherein the fifth PMOS transistor has the same gate width and a larger gate length than the PMOS transistor of the external circuit having a gate connected to the second output terminal .
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第1出力端と接地電圧との間に接続され、ゲートに前記第2信号が入力された、前記第2電源電圧以上の耐圧を有する第1NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートに前記第1信号が入力された、前記第2電源電圧以上の耐圧を有する第2NMOSトランジスタと、
ドレイン及びソースがそれぞれ前記第2電源電圧に接続されると共に、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5PMOSトランジスタと、
前記第1NMOSトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第6NMOSトランジスタと、
を備え、
前記第5PMOSトランジスタは、前記第2出力端にゲートが接続された外部回路のPMOSトランジスタに対して、ゲート長及びゲート幅が共に大きいことを特徴とするレベルシフト回路。 For a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude, a high-level voltage is changed to a predetermined second power supply voltage that is higher than the first power supply voltage. In the level shift circuit that outputs the signal from the corresponding first output terminal and second output terminal by shifting the level respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor connected between the first output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the second signal;
A second NMOS transistor connected between the second output terminal and a ground voltage and having a breakdown voltage equal to or higher than the second power supply voltage, the gate receiving the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between the gate of the first NMOS transistor and a ground voltage, the gate of which is connected to the first output terminal, and having a breakdown voltage equal to or higher than the second power supply voltage;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
Wherein the 5PMOS transistor, the relative PMOS transistor of the external circuit whose gate is connected to the second output terminal, wherein the gate length and gate width are large and, Relais Berushifuto circuit.
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第1出力端と接地電圧との間に直列に接続され、各ゲートに前記第2信号がそれぞれ入力された第1NMOSトランジスタ及び第3NMOSトランジスタと、
前記第2出力端と接地電圧との間に直列に接続され、各ゲートに前記第1信号がそれぞれ入力された第2NMOSトランジスタ及び第4NMOSトランジスタと、
ドレイン及びソースがそれぞれ前記第2電源電圧に接続されると共に、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第5PMOSトランジスタと、
前記第1NMOSトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第1NMOSトランジスタと第3NMOSトランジスタとの接続部に接続された第5NMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第6NMOSトランジスタと、
を備え、
前記第1NMOSトランジスタ及び第2NMOSトランジスタは、それぞれ第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第3NMOSトランジスタ、第4NMOSトランジスタ及び第5NMOSトランジスタは、それぞれ第1電源電圧以上の耐圧を有することを特徴とするレベルシフト回路。 For a pair of first signal and second signal forming a differential signal having a predetermined first power supply voltage amplitude, a high-level voltage is changed to a predetermined second power supply voltage that is higher than the first power supply voltage. In the level shift circuit that outputs the signal from the corresponding first output terminal and second output terminal by shifting the level respectively.
A first PMOS transistor connected between the second power supply voltage and the first output terminal and having a gate connected to the second output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A second PMOS transistor connected between the second power supply voltage and the second output terminal and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
A first NMOS transistor and a third NMOS transistor, which are connected in series between the first output terminal and a ground voltage, and each of the gates receives the second signal;
A second NMOS transistor and a fourth NMOS transistor, which are connected in series between the second output terminal and the ground voltage, and each of the gates receives the first signal;
A fifth PMOS transistor having a breakdown voltage equal to or higher than the second power supply voltage and having a drain and a source connected to the second power supply voltage and a gate connected to the first output terminal;
A fifth NMOS transistor connected between a gate of the first NMOS transistor and a ground voltage, and having a gate connected to a connection portion between the first NMOS transistor and the third NMOS transistor;
A sixth NMOS transistor connected between the second output terminal and a ground voltage and having a gate connected to the first output terminal and having a breakdown voltage equal to or higher than the second power supply voltage;
With
Each of the first NMOS transistor and the second NMOS transistor is a depletion type transistor having a breakdown voltage equal to or higher than the second power supply voltage, and each of the third NMOS transistor, the fourth NMOS transistor, and the fifth NMOS transistor has a breakdown voltage equal to or higher than the first power supply voltage. features and, Relais Berushifuto circuits that.
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