JP4871572B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents
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Abstract
Description
この発明は、複数の半導体チップが積層された構造を有する半導体装置と、該半導体装置の製造方法とに関する。 The present invention relates to a semiconductor device having a structure in which a plurality of semiconductor chips are stacked, and a method for manufacturing the semiconductor device.
従来から、集積度が高い半導体装置として、システム・オン・チップ（ＳＯＣ）や、マルチ・チップ・モジュール（ＭＣＭ）等がある。システム・オン・チップは、従来複数のＩＣで実現されていた機能が１つの半導体チップに集約されたものである。また、マルチ・チップ・モジュールは、ガラスエポキシ等からなる配線基板上に、複数の半導体チップが高密度で配置されたものである。いずれも、１つの半導体装置として多機能を有するため、複数の半導体装置を組み合わせて同等の機能を実現した場合と比べて小型化することができる。また、これに伴って、全体としての配線長が短くなるので、信号の高速伝送が可能である。 Conventionally, as a semiconductor device having a high degree of integration, there are a system-on-chip (SOC), a multi-chip module (MCM), and the like. The system-on-chip is a function in which functions conventionally realized by a plurality of ICs are integrated into one semiconductor chip. The multi-chip module is obtained by arranging a plurality of semiconductor chips at a high density on a wiring board made of glass epoxy or the like. In any case, since one semiconductor device has multiple functions, it can be reduced in size as compared with a case where a plurality of semiconductor devices are combined to realize an equivalent function. As a result, the wiring length as a whole is shortened, so that high-speed signal transmission is possible.
しかし、システム・オン・チップは、製造プロセスが複雑であり、巨額の設備投資が必要なため、製造コストが高いという問題があった。また、マルチ・チップ・モジュールでは、配線基板上に互いに横方向に複数の半導体チップが配置され、これらの半導体チップが配線により接続されているため、システム・オン・チップと比べて大きくなり、集積度が低くなるという問題があった。 However, the system-on-chip has a problem that the manufacturing cost is high because the manufacturing process is complicated and a large amount of capital investment is required. In a multi-chip module, a plurality of semiconductor chips are arranged laterally on a wiring board, and these semiconductor chips are connected by wiring, so that they are larger than a system-on-chip and integrated. There was a problem that the degree became low.
このような問題を解決すべく、従来、例えば、複数の半導体チップが積層された構造を有する半導体装置であって、半導体チップには、導電体が充填された貫通孔が形成され、この貫通孔によって、半導体チップの活性面側と非活性面側とが電気的に接続される半導体装置が存在する（例えば、特許文献１参照）。 In order to solve such a problem, conventionally, for example, a semiconductor device having a structure in which a plurality of semiconductor chips are stacked, a through hole filled with a conductor is formed in the semiconductor chip, and the through hole Therefore, there is a semiconductor device in which the active surface side and the non-active surface side of the semiconductor chip are electrically connected (see, for example, Patent Document 1).
特許文献１に記載の半導体装置では、半導体チップに貫通孔を形成し、その貫通孔に導電体を充填する必要があるが、貫通孔に導電体を密に充填するのは非常に困難であり、貫通孔内にボイドが生じるおそれがあった。貫通孔内にボイドが生じてしまうと、各層間の導通が確保されなくなるおそれがある。
In the semiconductor device described in
また、特許文献１に記載の半導体装置を製造するためには、半導体チップに貫通孔を形成して貫通孔に導電体を充填するための装置が必要になるため、半導体装置を効率良く製造することが困難であり、製造コストが高くなってしまうという問題があった。
In addition, in order to manufacture the semiconductor device described in
さらに、特許文献１に記載の半導体装置においては、半導体チップに形成された貫通孔によって活性面側と非活性面側とが電気的に接続されるため、各層間においては、必ず、導体配線を、貫通孔と接続されるように形成しなければならない。従って、半導体チップの配置や導体配線のパターンに関し、設計の自由度が制限されるという問題があった。
Further, in the semiconductor device described in
本発明は、上述した課題に鑑みてなされたものであり、その目的は、設計の自由度が大きくて集積度が高く低背化された半導体装置を提供することにある。また、本発明の目的は、設計の自由度が大きくて集積度が高く低背化された半導体装置を効率良く低コストで製造することができる半導体装置の製造方法を提供することにある。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a semiconductor device having a high degree of design freedom, a high degree of integration, and a low profile. Another object of the present invention is to provide a method of manufacturing a semiconductor device that can efficiently manufacture a semiconductor device having a high degree of design freedom, a high degree of integration, and a low profile, at low cost.
上述した課題を解決するために、本発明は、以下のようなものを提供する。
（１） 複数の半導体チップが積層された構造を有する半導体装置であって、
上記複数の半導体チップのうちの第一の半導体チップより上層には、上記第一の半導体チップ側に活性面を有するように、第二の半導体チップが配置され、
上記第二の半導体チップには、上記第二の半導体チップの非活性面の少なくとも一部を覆うとともに、上記第二の半導体チップの側面に沿って下方に延びる形状を有する絶縁被覆部が形成され、
上記絶縁被覆部の表面には、上記第二の半導体チップの非活性面側から上記第二の半導体チップの側面側に沿って下方に延びる形状を有し、上記第一の半導体チップと電気的に接続される導体配線が形成され、
上記第二の半導体チップの上層には、上記絶縁被覆部を介して、上記第二の半導体チップ側に活性面を有するように、第三の半導体チップが配置され、
上記第三の半導体チップは、上記導体配線と電気的に接続されており、
前記第一の半導体チップは、該第一の半導体チップを除いた残りの半導体チップが活性面側に積層されるベースチップであり、
当該半導体装置において前記ベースチップの前記活性面側に位置する表面に半田バンプが設けられている
ことを特徴とする半導体装置。
In order to solve the above-described problems, the present invention provides the following.
(1) A semiconductor device having a structure in which a plurality of semiconductor chips are stacked,
A second semiconductor chip is disposed above the first semiconductor chip of the plurality of semiconductor chips so as to have an active surface on the first semiconductor chip side,
The second semiconductor chip is formed with an insulating covering portion that covers at least a part of the inactive surface of the second semiconductor chip and has a shape extending downward along the side surface of the second semiconductor chip. ,
The surface of the insulating covering portion has a shape extending downward from the inactive surface side of the second semiconductor chip along the side surface side of the second semiconductor chip, and is electrically connected to the first semiconductor chip. Conductor wiring connected to is formed,
On the upper layer of the second semiconductor chip, a third semiconductor chip is disposed so as to have an active surface on the second semiconductor chip side through the insulating coating portion,
The third semiconductor chip is electrically connected to the conductor wiring ,
The first semiconductor chip is a base chip on which the remaining semiconductor chips excluding the first semiconductor chip are stacked on the active surface side,
In the semiconductor device, a solder bump is provided on a surface located on the active surface side of the base chip .
（１）の発明によれば、第一の半導体チップより上層に、第一の半導体チップ側に活性面を有するように配置された第二の半導体チップには、第二の半導体チップの非活性面の少なくとも一部を覆うとともに、第二の半導体チップの側面に沿って下方に延びる形状を有する絶縁被覆部が形成され、絶縁被覆部の表面には、第二の半導体チップの非活性面側から第二の半導体チップの側面側に延びる形状を有し、第一の半導体チップと電気的に接続される導体配線が形成され、第二の半導体チップの上層には、絶縁被覆部を介して、第二の半導体チップ側に活性面を有するように、第三の半導体チップが配置され、第三の半導体チップは、導体配線と電気的に接続されている。そのため、第一の半導体チップ及び第三の半導体チップ（異なる層に配置された半導体チップ）は、ビアホールやスルーホール等を介することなく、絶縁被覆部の表面に形成された導体配線によって直接接続されることになる。従って、確実に各層間の導通が確保されることになる。 According to the invention of (1), the second semiconductor chip disposed above the first semiconductor chip so as to have an active surface on the first semiconductor chip side is inactive to the second semiconductor chip. An insulating coating portion that covers at least a part of the surface and extends downward along the side surface of the second semiconductor chip is formed, and the surface of the insulating coating portion is on the inactive surface side of the second semiconductor chip A conductor wiring having a shape extending from the side surface of the second semiconductor chip to the side surface of the second semiconductor chip and electrically connected to the first semiconductor chip is formed. The third semiconductor chip is disposed so as to have an active surface on the second semiconductor chip side, and the third semiconductor chip is electrically connected to the conductor wiring. Therefore, the first semiconductor chip and the third semiconductor chip (semiconductor chips arranged in different layers) are directly connected by the conductor wiring formed on the surface of the insulating coating portion without via holes or through holes. Will be. Therefore, conduction between the layers is surely ensured.
また、第一の半導体チップ及び第三の半導体チップ（異なる層に配置された半導体チップ）を接続する導体配線は、絶縁被覆部の表面に形成されていればよい。特許文献１に記載の半導体装置のように半導体チップに形成される貫通孔の位置によって導体配線のパターンが制約を受けることはない。従って、導体配線のパターンに関し、設計の自由度が大きい。さらに、絶縁被覆部の形状や導体配線のパターンを容易に変更することができるため、第二の半導体チップや第三の半導体チップの設置位置に関しても、設計の自由度が大きい。
Moreover, the conductor wiring that connects the first semiconductor chip and the third semiconductor chip (semiconductor chips arranged in different layers) may be formed on the surface of the insulating coating portion. Unlike the semiconductor device described in
さらに、本発明は、以下のようなものを提供する。
（２） 上記（１）の半導体装置であって、
上記第一の半導体チップと上記第二の半導体チップとの間には、１個以上の他の半導体チップが介在していることを特徴とする。
Furthermore, the present invention provides the following.
(2) The semiconductor device of (1) above,
One or more other semiconductor chips are interposed between the first semiconductor chip and the second semiconductor chip.
（２）の発明によれば、第一の半導体チップと第二の半導体チップとの間に１個以上の他の半導体チップが介在しているため、第一の半導体チップと第三の半導体チップとの間は２層以上離れている。そして、２層以上離れた第一の半導体チップと第三の半導体チップとが、絶縁被覆部の表面に沿って形成された導体配線を介して直接、接続されることになる。特許文献１に記載の半導体装置のように、半導体チップに形成された貫通孔によって各層間の導通が確保される場合には、２層以上離れた半導体チップ同士を直接接続することができない。しかし、（２）の発明によれば、２層以上離れた半導体チップ同士が導体配線を介して直接接続されるため、導体配線のパターンに関し、設計の自由度がより大きい。
According to the invention of (2), since one or more other semiconductor chips are interposed between the first semiconductor chip and the second semiconductor chip, the first semiconductor chip and the third semiconductor chip. Two or more layers are separated from each other. Then, the first semiconductor chip and the third semiconductor chip separated by two or more layers are directly connected via the conductor wiring formed along the surface of the insulating coating portion. As in the semiconductor device described in
さらに、本発明は、以下のようなものを提供する。
（３） 上記（１）又は（２）の半導体装置であって、
上記複数の半導体チップの少なくとも１個は、非活性面側が除去されることにより、薄型化されたものであることを特徴とする。
Furthermore, the present invention provides the following.
(3) The semiconductor device according to (1) or (2) above,
At least one of the plurality of semiconductor chips is thinned by removing the non-active surface side.
（３）の発明によれば、半導体チップの非活性面側が除去されることにより半導体チップが薄型化されているため、半導体装置の低背化及び高集積化が可能である。 According to the invention of (3), since the semiconductor chip is thinned by removing the non-active surface side of the semiconductor chip, it is possible to reduce the height and the integration of the semiconductor device.
さらに、本発明は、以下のようなものを提供する。
（４） 上記（１）〜（３）のいずれか１の半導体装置であって、
上記ベースチップは、２以上の半導体チップが横並びに配置され得る面積を有するものであることを特徴とする。
Furthermore, the present invention provides the following.
(4) The semiconductor device according to any one of (1) to (3) above,
Upper Symbol-based chip, characterized in that two or more semiconductor chips are those that have an area that can be arranged side by side.
（４）の発明によれば、ベースチップは、２以上の半導体チップが横並びに配置され得る面積を有し、このベースチップの活性面に、複数の半導体チップが積層されるため、半導体チップが三次元的に積層された半導体装置を得ることができる。 According to the invention of (4), the base chip has an area where two or more semiconductor chips can be arranged side by side, and a plurality of semiconductor chips are stacked on the active surface of the base chip. A three-dimensionally stacked semiconductor device can be obtained.
さらに、本発明は、以下のようなものを提供する。
（５） 上記（１）〜（４）のいずれか１の半導体装置であって、
上記ベースチップは、相互接続された複数の機能素子を含む集積回路を備えていることを特徴とする。
Furthermore, the present invention provides the following.
(5) The semiconductor device according to any one of (1) to (4) above,
The base chip includes an integrated circuit including a plurality of interconnected functional elements.
（５）の発明によれば、相互接続された複数の機能素子を含む集積回路を備えたベースチップに複数の半導体チップが積層された構造を有するため、１つの半導体チップの中に全ての機能を集約したシステム・オン・チップと同程度、又は、より小さいサイズで同等の機能を有する半導体装置とすることが可能になる。また、実際に１つの半導体チップの中に全ての機能を集約するわけではないから、低コストでシステム・オン・チップを実現することができる。 According to the invention of (5), since the semiconductor chip has a structure in which a plurality of semiconductor chips are stacked on a base chip having an integrated circuit including a plurality of interconnected functional elements, all functions are included in one semiconductor chip. It is possible to obtain a semiconductor device having the same function as a system-on-chip in which the above-mentioned functions are integrated or smaller in size. In addition, since not all functions are actually integrated into one semiconductor chip, a system-on-chip can be realized at low cost.
前記絶縁被覆部の表面は、前記第二の半導体チップの非活性面から当該第二の半導体チップの側面に回り込む曲面部分を有していることが好ましい。
また、前記絶縁被覆部の表面と前記ベースチップの活性面とのなす角が６０°以下であることが好ましい。
さらに、本発明は、以下のようなものを提供する。
（６）複数の半導体チップが積層された構造を有する半導体装置の製造方法であって、
前記複数の半導体チップのうちの残りの半導体チップが活性面側に積層されるベースチップである第一の半導体チップより上層に配置され、上記第一の半導体チップ側に活性面を有する第二の半導体チップに、上記第二の半導体チップの非活性面の少なくとも一部を覆うとともに、上記第二の半導体チップの側面に沿って下方に延びる形状を有する絶縁被覆部を形成する絶縁被覆部形成工程と、
上記絶縁被覆部の表面に、上記第二の半導体チップの非活性面側から上記第二の半導体チップの側面側に沿って下方に延びる形状を有し、上記第一の半導体チップと電気的に接続される導体配線を形成する導体配線形成工程と、
上記第二の半導体チップの上層に、上記絶縁被覆部を介して、上記第二の半導体チップ側に活性面を有するように第三の半導体チップを配置することにより、上記第三の半導体チップを上記導体配線と電気的に接続する接続工程と、
当該半導体装置において前記ベースチップの前記活性面側に位置する表面に半田バンプを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
It is preferable that the surface of the insulating coating portion has a curved portion that wraps around from the inactive surface of the second semiconductor chip to the side surface of the second semiconductor chip.
Further, it is preferable that an angle formed by the surface of the insulating coating portion and the active surface of the base chip is 60 ° or less.
Furthermore, the present invention provides the following.
(6) A method of manufacturing a semiconductor device having a structure in which a plurality of semiconductor chips are stacked,
The remaining semiconductor chip of the plurality of semiconductor chips is arranged in a layer above the first semiconductor chip which is a base chip stacked on the active surface side, and has a second surface having an active surface on the first semiconductor chip side. Insulating coating part forming step of forming an insulating coating part covering at least a part of the inactive surface of the second semiconductor chip and extending downward along the side surface of the second semiconductor chip on the semiconductor chip When,
The surface of the insulating covering portion has a shape extending downward from the non-active surface side of the second semiconductor chip along the side surface side of the second semiconductor chip, and is electrically connected to the first semiconductor chip. A conductor wiring forming step for forming a conductor wiring to be connected;
By disposing the third semiconductor chip on the second semiconductor chip over the insulating coating portion so as to have an active surface on the second semiconductor chip side, the third semiconductor chip is A connection step of electrically connecting to the conductor wiring ;
Forming a solder bump on a surface of the base chip located on the active surface side of the base chip . A method for manufacturing a semiconductor device, comprising:
（６）の発明によれば、第一の半導体チップより上層に、第一の半導体チップ側に活性面を有するように配置された第二の半導体チップに、第二の半導体チップの非活性面の少なくとも一部を覆うとともに、第二の半導体チップの側面に沿って下方に延びる形状を有する絶縁被覆部を形成し、絶縁被覆部の表面に、第二の半導体チップの非活性面側から第二の半導体チップと電気的に接続される導体配線を形成し、第二の半導体チップの上層に、絶縁被覆部を介して、第二の半導体チップ側に活性面を有するように第三の半導体チップを配置することにより、第三の半導体チップを導体配線と電気的に接続する。
そのため、第一の半導体チップ及び第三の半導体チップ（異なる層に配置した半導体チップ）を、ビアホールやスルーホール等を介することなく、絶縁被覆部の表面に形成した導体配線によって直接接続することができる。従って、確実に各層間の導通を確保することができる。
According to the invention of (6), the non-active surface of the second semiconductor chip is disposed on the second semiconductor chip disposed above the first semiconductor chip so as to have an active surface on the first semiconductor chip side. And forming an insulating coating portion having a shape extending downward along the side surface of the second semiconductor chip, and is formed on the surface of the insulating coating portion from the inactive surface side of the second semiconductor chip. Forming a conductor wiring electrically connected to the second semiconductor chip, and having an active surface on the second semiconductor chip side over the second semiconductor chip via an insulating coating portion; By disposing the chip, the third semiconductor chip is electrically connected to the conductor wiring.
Therefore, the first semiconductor chip and the third semiconductor chip (semiconductor chips arranged in different layers) can be directly connected by the conductor wiring formed on the surface of the insulating coating portion without via holes or through holes. it can. Therefore, it is possible to ensure the conduction between the layers.
また、第一の半導体チップ及び第三の半導体チップ（異なる層に配置した半導体チップ）を接続する導体配線については、絶縁被覆部の表面に形成すればよく、特許文献１に記載の半導体装置のように半導体チップに形成される貫通孔の位置によって導体配線のパターンが制約を受けることはない。従って、導体配線のパターンに関し、設計の自由度が大きく、比較的自由なパターンで導体配線を形成することができる。さらに、絶縁被覆部の形状や導体配線のパターンを容易に変更することができるため、第二の半導体チップや第三の半導体チップの設置位置に関しても、設計の自由度が大きく、比較的自由に半導体チップを積層することができる。 Further, the conductor wiring connecting the first semiconductor chip and the third semiconductor chip (semiconductor chips arranged in different layers) may be formed on the surface of the insulating coating portion. Thus, the pattern of the conductor wiring is not restricted by the position of the through hole formed in the semiconductor chip. Therefore, with respect to the pattern of the conductor wiring, the degree of design freedom is large, and the conductor wiring can be formed with a relatively free pattern. Furthermore, since the shape of the insulating coating and the pattern of the conductor wiring can be easily changed, the installation position of the second semiconductor chip and the third semiconductor chip is also large and relatively free to design. Semiconductor chips can be stacked.
さらに、本発明は、以下のようなものを提供する。
（７） 上記（６）の半導体装置の製造方法であって、
上記第一の半導体チップと上記第二の半導体チップとの間には、１個以上の他の半導体チップが介在していることを特徴とする。
Furthermore, the present invention provides the following.
(7) A method of manufacturing a semiconductor device according to (6) above,
One or more other semiconductor chips are interposed between the first semiconductor chip and the second semiconductor chip.
（７）の発明によれば、第一の半導体チップと第二の半導体チップとの間に１個以上の他の半導体チップが介在しているため、第一の半導体チップと第三の半導体チップとの間は２層以上離れている。従って、絶縁被覆部形成工程では、第二の半導体チップの非活性面の少なくとも一部を覆うとともに、第二の半導体チップの側面に沿って、下層側に２層以上離れた第一の半導体チップの近傍まで延びる形状を有する絶縁被覆部を形成する。
そして、導体配線形成工程では、絶縁被覆部の表面に沿って、２層以上離れた第一の半導体チップと第三の半導体チップとを直接接続するための導体配線を形成する。このように（７）の発明によれば、２層以上離れた半導体チップ同士を直接接続する導体配線を形成することができるため、設定の自由度がより大きくなる。
According to the invention of (7), since one or more other semiconductor chips are interposed between the first semiconductor chip and the second semiconductor chip, the first semiconductor chip and the third semiconductor chip. Two or more layers are separated from each other. Therefore, in the insulating coating portion forming step, the first semiconductor chip covers at least a part of the inactive surface of the second semiconductor chip and is separated by two or more layers on the lower layer side along the side surface of the second semiconductor chip. An insulating coating portion having a shape extending to the vicinity of is formed.
In the conductor wiring forming step, a conductor wiring for directly connecting the first semiconductor chip and the third semiconductor chip separated by two or more layers is formed along the surface of the insulating coating portion. Thus, according to the invention of (7), since the conductor wiring that directly connects the semiconductor chips separated by two or more layers can be formed, the degree of freedom of setting is further increased.
さらに、本発明は、以下のようなものを提供する。
（８） 上記（６）又は（７）の半導体装置の製造方法であって、
上記絶縁被覆部形成工程の前に、上記第二の半導体チップの非活性面側を除去し、上記第二の半導体チップを薄型化するチップ薄型化工程を含むことを特徴とする。
Furthermore, the present invention provides the following.
(8) A method of manufacturing a semiconductor device according to (6) or (7) above,
Before the insulating coating portion forming step, a chip thinning step of removing the non-active surface side of the second semiconductor chip and thinning the second semiconductor chip is included.
（８）の発明によれば、第一の半導体チップより上層に配置された第二の半導体チップを、非活性面側を除去することにより薄型化するため、半導体装置の低背化及び高集積化が可能である。特に、第一の半導体チップより上層に配置された第二の半導体チップを薄型化するため、第二の半導体チップを極めて薄いものとすることができる。この理由は、以下のとおりである。
すなわち、第二の半導体チップを薄型化した後に、第一の半導体チップより上層に第二の半導体チップを移送して配置することとした場合、移送時に第二の半導体チップが割れたり欠けたりすることがない程度の機械的強度を有するように、第二の半導体チップの厚さを確保する必要があるため、第二の半導体チップを充分に薄くすることが困難である。
これに対し、（８）の発明によれば、第一の半導体チップより上層に配置された状態で、第二の半導体チップを薄型化するため、移送時に割れや欠けが生じることがない程度の機械的強度を有するように第二の半導体チップの厚さを確保する必要がない。従って、第二の半導体チップを極めて薄いものとすることができる。
According to the invention of (8), the second semiconductor chip disposed above the first semiconductor chip is thinned by removing the non-active surface side. Is possible. In particular, in order to reduce the thickness of the second semiconductor chip disposed above the first semiconductor chip, the second semiconductor chip can be made extremely thin. The reason for this is as follows.
That is, when the second semiconductor chip is transferred to the upper layer above the first semiconductor chip after being thinned, the second semiconductor chip is cracked or chipped during the transfer. Since it is necessary to secure the thickness of the second semiconductor chip so as to have a mechanical strength that does not occur, it is difficult to make the second semiconductor chip sufficiently thin.
On the other hand, according to the invention of (8), since the second semiconductor chip is thinned in a state of being arranged in an upper layer than the first semiconductor chip, cracks and chips are not generated at the time of transfer. It is not necessary to ensure the thickness of the second semiconductor chip so as to have mechanical strength. Therefore, the second semiconductor chip can be made extremely thin.
さらに、本発明は、以下のようなものを提供する。
（９） 上記（６）〜（８）のいずれか１の半導体装置の製造方法であって、
上記絶縁被覆部形成工程は、
上記第二の半導体チップの非活性面を含めて上記第一の半導体チップに、光の照射に応じて硬化特性が変化する樹脂組成物を塗布し、樹脂層を形成する塗布工程と、
上記樹脂層に対して上方から、上記絶縁被覆部となる部分を除いて、光を照射する露光工程と、
上記露光工程の後、上記樹脂層の未硬化部分を除去する現像工程と
を含むことを特徴とする。
Furthermore, the present invention provides the following.
(9) A method of manufacturing a semiconductor device according to any one of (6) to (8),
The insulating coating portion forming step includes
An application step of applying a resin composition whose curing characteristics change in response to light irradiation to the first semiconductor chip including the inactive surface of the second semiconductor chip, and forming a resin layer;
From the upper side with respect to the resin layer, except for the portion that becomes the insulating coating portion, an exposure process of irradiating light
And a development step of removing an uncured portion of the resin layer after the exposure step.
（９）の発明によれば、露光工程において、樹脂層に対して上方から、絶縁被覆部となる部分を除いて、光を照射するため、絶縁被覆部となる部分以外の部分では、硬化特性が変化し、絶縁被覆部となる部分では、当初の硬化特性が維持される。従って、適当な硬化特性を有する樹脂組成物を用いることにより、上記露光工程の後、上記現像工程の前に、上記樹脂層のうち、上記絶縁被覆部となる部分のみが硬化し、残りの部分を未硬化部分とすることができる。そして、現像工程では、樹脂層の未硬化部分が除去される。従って、第二の半導体チップの非活性面の少なくとも一部を覆うとともに、第二の半導体チップの側面に沿って下方に延びる形状を有する絶縁被覆部を一体的に形成することができる。 According to the invention of (9), in the exposure step, since the light is irradiated from the upper side with respect to the resin layer except for the portion that becomes the insulating coating portion, the curing characteristics are obtained in the portions other than the portion that becomes the insulating coating portion Changes, and the initial curing characteristics are maintained in the portion that becomes the insulating coating. Therefore, by using a resin composition having appropriate curing characteristics, after the exposure step and before the development step, only the portion that becomes the insulating coating portion of the resin layer is cured, and the remaining portion. Can be an uncured portion. In the developing step, the uncured portion of the resin layer is removed. Accordingly, it is possible to integrally form an insulating covering portion that covers at least a part of the inactive surface of the second semiconductor chip and has a shape extending downward along the side surface of the second semiconductor chip.
さらに、本発明は、以下のようなものを提供する。
（１０） 上記（９）の半導体装置の製造方法であって、
上記塗布工程において、上記樹脂組成物を、上記第一の半導体チップと上記第二の半導体チップとの間隙にも充填し、上記樹脂層を形成することを特徴とする。
Furthermore, the present invention provides the following.
(10) The method of manufacturing the semiconductor device according to (9),
In the coating step, the resin composition is filled in a gap between the first semiconductor chip and the second semiconductor chip to form the resin layer.
（１０）の発明によれば、上記塗布工程の後、露光工程において、樹脂層に対して上方から光を照射するため、樹脂層のうち、第一の半導体チップと第二の半導体チップとの間隙に充填された部分は、第二の半導体チップがマスクとなって光が照射されず、当初の硬化特性が維持される。
従って、適当な硬化特性を有する樹脂組成物を用いることにより、上記露光工程の後、上記現像工程の前に、第一の半導体チップと第二の半導体チップとの間隙に充填された部分、及び、絶縁被覆部となる部分のみが硬化し、残りの部分を未硬化部分とすることができる。そして、現像工程では、樹脂層の未硬化部分が除去される。
従って、上記絶縁被覆部形成工程において、第一の半導体チップと第二の半導体チップとの間隙に充填された部分を含む絶縁被覆部を形成することができ、上記絶縁被覆部によって、第一の半導体チップと第二の半導体チップとを固定することができる。
According to the invention of (10), after the coating step, in the exposure step, the resin layer is irradiated with light from above, so that the first semiconductor chip and the second semiconductor chip in the resin layer The portion filled in the gap is not irradiated with light using the second semiconductor chip as a mask, and the initial curing characteristics are maintained.
Therefore, by using a resin composition having appropriate curing characteristics, after the exposure step and before the development step, a portion filled in the gap between the first semiconductor chip and the second semiconductor chip, and Only the portion to be the insulating coating portion is cured, and the remaining portion can be an uncured portion. In the developing step, the uncured portion of the resin layer is removed.
Therefore, in the insulating coating portion forming step, an insulating coating portion including a portion filled in the gap between the first semiconductor chip and the second semiconductor chip can be formed. The semiconductor chip and the second semiconductor chip can be fixed.
さらに、本発明は、以下のようなものを提供する。
（１１） 上記（６）〜（１０）のいずれか１の半導体装置の製造方法であって、
上記ベースチップは、２以上の半導体チップが横並びに配置され得る面積を有するものであり、
上記ベースチップとなる部分を複数個含む半導体基板に対して上記各工程行った後、上記半導体基板を、上記ベースチップとなる部分ごとに切断する切断工程を含むことを特徴とする。
Furthermore, the present invention provides the following.
(11) A method for manufacturing a semiconductor device according to any one of (6) to (10) above,
Upper SL base chip is one having an area in which two or more semiconductor chips may be placed side by side,
The semiconductor device includes a cutting step of cutting the semiconductor substrate for each portion to be the base chip after performing the above steps on a semiconductor substrate including a plurality of portions to be the base chip.
（１１）の発明によれば、２以上の半導体チップが横並びに配置され得る面積を有するベースチップとなる部分を複数個含む半導体基板（例えば、半導体ウエハ）に対して、半導体チップを積層する工程等の各工程を行い、その後、上記半導体基板を、上記ベースチップとなる部分ごとに切断する。従って、各ベースチップとなる部分に対して各工程を一括して実施することができる。これらの工程が実施された半導体基板を切断することにより、複数個の半導体装置を効率良く低コストで製造することができる。 According to the invention of (11), a step of stacking semiconductor chips on a semiconductor substrate (for example, a semiconductor wafer) including a plurality of portions to be base chips having an area where two or more semiconductor chips can be arranged side by side. Then, the semiconductor substrate is cut for each portion to be the base chip. Therefore, each process can be performed collectively for the portion to be each base chip. By cutting the semiconductor substrate on which these steps have been performed, a plurality of semiconductor devices can be manufactured efficiently and at low cost.
さらに、本発明は、以下のようなものを提供する。
（１２） 上記（１１）の半導体装置の製造方法であって、
上記半導体基板の活性面側に上記半導体チップを最上層まで積層した後、上記切断工程を行う前に、上記半導体基板の非活性面側を除去し、上記半導体基板を薄型化する基板薄型化工程を含むことを特徴とする。
Furthermore, the present invention provides the following.
(12) A method for manufacturing a semiconductor device according to (11) above,
Substrate thinning step of thinning the semiconductor substrate by removing the non-active surface side of the semiconductor substrate after the semiconductor chip is stacked up to the uppermost layer on the active surface side of the semiconductor substrate and before performing the cutting step It is characterized by including.
（１２）の発明によれば、上記半導体基板の活性面側に上記半導体チップを最上層まで積層した後、上記切断工程を行う前に、上記半導体基板の非活性面側を除去することにより上記半導体基板を薄型化するため、効率よく半導体装置を低背化することができる。
特に、上記半導体基板の活性面側に上記半導体チップを最上層まで積層した後に、半導体基板を薄型化するため、半導体基板を極めて薄いものとすることができる。この理由は、以下のとおりである。
すなわち、半導体基板を薄型化した後に、その半導体基板に対して、半導体チップを積層する工程等の各工程を行うこととした場合、各工程を行う際に半導体基板に衝撃や負荷が加わって半導体基板が欠けたり割れたりすることがない程度の機械的強度を有するように、半導体基板の厚さを確保する必要があるため、半導体基板を充分に薄くすることが困難である。これに対し、（１２）の発明によれば、半導体基板の活性面側に上記半導体チップを最上層まで積層した後、半導体基板を薄型化するため、上記各工程を行う際に割れや欠けが生じることがない程度の機械的強度を有するように半導体基板の厚さを確保する必要がない。従って、半導体基板を極めて薄いものとすることができる。
さらに、この発明は、複数の半導体チップが積層された構造を有する半導体装置であって、
前記複数の半導体チップのうちの第一の半導体チップより上層には、前記第一の半導体チップ側に活性面を有するように、第二の半導体チップが配置され、
前記第二の半導体チップには、前記第二の半導体チップの非活性面の少なくとも一部を覆うとともに、前記第二の半導体チップの側面に沿って下方に延びる形状を有する絶縁被覆部が形成され、前記絶縁被覆部の表面は、前記第二の半導体チップの非活性面から当該第二の半導体チップの側面に回り込む曲面部分を有しており、
前記絶縁被覆部の表面には、前記第二の半導体チップの非活性面側から前記第二の半導体チップの側面側に沿って下方に延びる形状を有し、前記第一の半導体チップと電気的に接続される導体配線が形成され、
前記第二の半導体チップの上層には、前記絶縁被覆部を介して、前記第二の半導体チップ側に活性面を有するように、第三の半導体チップが配置され、
前記第三の半導体チップは、前記導体配線と電気的に接続されている
ことを特徴とする半導体装置を提供する。
また、この発明は、複数の半導体チップが積層された構造を有する半導体装置であって、
前記複数の半導体チップのうちの第一の半導体チップより上層には、前記第一の半導体チップ側に活性面を有するように、第二の半導体チップが配置され、
前記第二の半導体チップには、前記第二の半導体チップの非活性面の少なくとも一部を覆うとともに、前記第二の半導体チップの側面に沿って下方に延びる形状を有する絶縁被覆部が形成され、前記絶縁被覆部の表面と前記第一の半導体チップの活性面とのなす角が６０°以下であり、
前記絶縁被覆部の表面には、前記第二の半導体チップの非活性面側から前記第二の半導体チップの側面側に沿って下方に延びる形状を有し、前記第一の半導体チップと電気的に接続される導体配線が形成され、
前記第二の半導体チップの上層には、前記絶縁被覆部を介して、前記第二の半導体チップ側に活性面を有するように、第三の半導体チップが配置され、
前記第三の半導体チップは、前記導体配線と電気的に接続されている
ことを特徴とする半導体装置を提供する。
According to the invention of (12), after the semiconductor chip is stacked up to the uppermost layer on the active surface side of the semiconductor substrate, the inactive surface side of the semiconductor substrate is removed before the cutting step is performed. Since the semiconductor substrate is thinned, the height of the semiconductor device can be reduced efficiently.
In particular, since the semiconductor substrate is thinned after the semiconductor chip is stacked up to the uppermost layer on the active surface side of the semiconductor substrate, the semiconductor substrate can be made extremely thin. The reason for this is as follows.
That is, after thinning a semiconductor substrate, when it is decided to perform each process such as a process of stacking semiconductor chips on the semiconductor substrate, an impact or load is applied to the semiconductor substrate when performing each process. Since it is necessary to ensure the thickness of the semiconductor substrate so that the substrate has mechanical strength that does not cause chipping or cracking, it is difficult to make the semiconductor substrate sufficiently thin. On the other hand, according to the invention of (12), after laminating the semiconductor chip up to the uppermost layer on the active surface side of the semiconductor substrate, the semiconductor substrate is thinned. It is not necessary to ensure the thickness of the semiconductor substrate so as to have a mechanical strength that does not occur. Therefore, the semiconductor substrate can be made extremely thin.
Furthermore, the present invention is a semiconductor device having a structure in which a plurality of semiconductor chips are stacked,
A second semiconductor chip is disposed above the first semiconductor chip of the plurality of semiconductor chips so as to have an active surface on the first semiconductor chip side,
The second semiconductor chip is formed with an insulating covering portion that covers at least a part of the inactive surface of the second semiconductor chip and has a shape extending downward along the side surface of the second semiconductor chip. The surface of the insulating coating portion has a curved portion that wraps around from the inactive surface of the second semiconductor chip to the side surface of the second semiconductor chip,
The surface of the insulating coating portion has a shape extending downward from the inactive surface side of the second semiconductor chip along the side surface side of the second semiconductor chip, and is electrically connected to the first semiconductor chip. Conductor wiring connected to is formed,
On the upper layer of the second semiconductor chip, a third semiconductor chip is disposed so as to have an active surface on the second semiconductor chip side through the insulating coating portion,
The third semiconductor chip provides a semiconductor device characterized in that it is electrically connected to the conductor wiring.
The present invention is a semiconductor device having a structure in which a plurality of semiconductor chips are stacked,
A second semiconductor chip is disposed above the first semiconductor chip of the plurality of semiconductor chips so as to have an active surface on the first semiconductor chip side,
The second semiconductor chip is formed with an insulating covering portion that covers at least a part of the inactive surface of the second semiconductor chip and has a shape extending downward along the side surface of the second semiconductor chip. The angle formed between the surface of the insulating coating and the active surface of the first semiconductor chip is 60 ° or less,
The surface of the insulating coating portion has a shape extending downward from the inactive surface side of the second semiconductor chip along the side surface side of the second semiconductor chip, and is electrically connected to the first semiconductor chip. Conductor wiring connected to is formed,
On the upper layer of the second semiconductor chip, a third semiconductor chip is disposed so as to have an active surface on the second semiconductor chip side through the insulating coating portion,
The third semiconductor chip provides a semiconductor device characterized in that it is electrically connected to the conductor wiring.
本発明の半導体装置によれば、設計の自由度を大きくすることができるとともに、高集積化及び低背化が可能である。また、本発明の半導体装置の製造方法によれば、設計の自由度が大きくて集積度の高く低背化された半導体装置を効率良く低コストで製造することができる。 According to the semiconductor device of the present invention, the degree of freedom in design can be increased, and high integration and low profile can be achieved. Further, according to the method for manufacturing a semiconductor device of the present invention, a semiconductor device having a high degree of design freedom and a high integration degree and a low profile can be manufactured efficiently and at low cost.
図１は、本発明の半導体装置の一例を模式的に示す断面図である。
半導体装置１０は、ベースチップ１１に、複数の半導体チップ１２〜１７が積層された構造を有している。なお、図１は、断面図であるから、半導体装置１０の奥行き方向については示していないが、勿論、ベースチップ１１には、奥行き方向にも半導体チップが積層されていて、半導体装置１０は、半導体チップが三次元的に積層された構造を有している。
FIG. 1 is a cross-sectional view schematically showing an example of a semiconductor device of the present invention.
The
ベースチップ１１は、活性面１１ａ側に、相互接続された複数の機能素子を含む集積回路（図示せず）を備えている。ベースチップ１１の活性面１１ａには、窒化膜等からなる保護膜（パッシベーション膜）（図示せず）が形成され、この保護膜から、上記集積回路と接続された複数の電極１１ｂが複数個突出するように設けられている。また、活性面１１ａと反対側の面は、非活性面１１ｃとなっている。なお、本発明において、活性面とは、機能素子や配線が形成された面をいい、非活性面とは、機能素子や配線が形成されていない面をいう。
The
ベースチップ１１の活性面１１ａは、２以上の半導体チップが横並びに配置され得る面積を有していて、活性面１１ａには、２つの半導体チップ１２、１３が横並びに配置されている。図示しないが、ベースチップ１１の活性面１１ａには、奥行き方向に複数の半導体チップが横並びに配置されている。なお、ベースチップ１１は、後述する半導体装置１０の製造時において、半導体ウエハ１９の非活性面１９ｄ側が除去されて薄型化された後に所定の大きさに切断されたものである（図１５（ａ）、（ｂ）参照）。
The
半導体チップ１２〜１７も、ベースチップ１１と同様に、夫々、電極（接続部）１２ｂ〜１７ｂが設けられた活性面１２ａ〜１７ａを有していて、活性面１２ａ〜１７ａと反対側の面は、非活性面１２ｃ〜１７ｃとなっている。活性面１２ａ〜１７ａには、電極１２ｂ〜１７ｂを除いて、窒化膜等からなる保護膜（パッシベーション膜）（図示せず）が形成されている。なお、半導体チップ１２〜１７は、後述する半導体装置１０の製造時において、半導体チップ１２′〜１７′の非活性面１２ｄ〜１７ｄ側が除去されて薄型化されたものである（図２（ｃ）、図５（ｃ）及び図９（ａ）参照）。
Similarly to the
ベースチップ１１の活性面１１ａ側には、半導体チップ１２、１３が配置されていて、活性面１２ａ及び活性面１３ａは、活性面１１ａと対向している。また、電極１２ｂ及び電極１３ｂは、電極１１ｂと接続されている。すなわち、半導体チップ１２、１３は、ベースチップ１１に対して、フェイスダウンで接続されている。なお、フェイスダウンとは、半導体チップの活性面が被接続体（ベースチップ又は別の半導体チップ）に対向した状態をいう。
Semiconductor chips 12 and 13 are arranged on the
半導体装置１０においては、ベースチップ１１に、半導体チップ１２、１４、１６がフェイスダウンで順次積層されている。また、ベースチップ１１には、半導体チップ１３、１５、１７がフェイスダウンで順次積層されている。
すなわち、半導体装置１０においては、ベースチップ１１は、最下層（以下、第１層ともいう）に配置されている。
半導体チップ１２、１３は、ベースチップ１１の上層（以下、第２層ともいう）に配置されている。
半導体チップ１４、１５は、半導体チップ１２、１３の上層（以下、第３層ともいう）に配置されている。
半導体チップ１６、１７は、最上層（以下、第４層ともいう）に配置されている。
In the
That is, in the
The semiconductor chips 12 and 13 are arranged in an upper layer (hereinafter also referred to as a second layer) of the
The semiconductor chips 14 and 15 are arranged in an upper layer (hereinafter also referred to as a third layer) of the semiconductor chips 12 and 13.
The semiconductor chips 16 and 17 are arranged in the uppermost layer (hereinafter also referred to as a fourth layer).
半導体装置１０は、本発明における第一〜第三の半導体チップの関係を満たす組合せを、複数有している。図１において、その組合せは、下記（Ａ）〜（Ｃ）の組合せである。
The
（Ａ）第１層のベースチップ１１、第２層の半導体チップ１２、及び、第３層の半導体チップ１４は、本発明における第一〜第三の半導体チップの関係を満たす。
（Ａ）の組合せにおいて、ベースチップ１１は、第一の半導体チップに相当する。
半導体チップ１２は、第二の半導体チップに相当する。
半導体チップ１４は、第三の半導体チップに相当する。
(A) The first-
In the combination (A), the
The
The
（Ｂ）第１層のベースチップ１１、第２層の半導体チップ１３、及び、第３層の半導体チップ１５は、本発明における第一〜第三の半導体チップの関係を満たす。
（Ｂ）の組合せにおいて、ベースチップ１１は、第一の半導体チップに相当する。
半導体チップ１３は、第二の半導体チップに相当する。
半導体チップ１５は、第三の半導体チップに相当する。
(B) The first-
In the combination (B), the
The
The
（Ｃ）第１層のベースチップ１１、第３層の半導体チップ１５、及び、第４層の半導体チップ１７は、本発明における第一〜第三の半導体チップの関係を満たす。
（Ｃ）の組合せにおいて、ベースチップ１１は、第一の半導体チップに相当する。
半導体チップ１５は、第二の半導体チップに相当する。
半導体チップ１７は、第三の半導体チップに相当する。
(C) The first-
In the combination (C), the
The
The
以下、上記（Ａ）〜（Ｃ）の組合せについて詳述する。
（Ａ）第１層のベースチップ１１（第一の半導体チップ）の上層には、ベースチップ１１側に活性面１２ａを有するように、第２層の半導体チップ１２（第二の半導体チップ）が配置されている。
Hereinafter, the combinations (A) to (C) will be described in detail.
(A) On the upper layer of the first layer base chip 11 (first semiconductor chip), the second layer semiconductor chip 12 (second semiconductor chip) is provided so as to have an
半導体チップ１２には、非活性面１２ｃを被覆する絶縁被覆部２２が形成されている。絶縁被覆部２２は、非活性面１２ｃの全域を被覆するとともに、半導体チップ１２の側面１２ｅに沿って下方に延び、活性面１２ａ側に回り込んで活性面１２ａを被覆する形状を有している。活性面１１ａと活性面１２ａとの間隙には、絶縁被覆部２２が充填されている。絶縁被覆部２２の表面２２ａの一部（図中、右側の部分）は、ベースチップ１１の活性面１１ａに向かって緩やかに傾斜していて、活性面１１ａの近傍まで延在している。絶縁被覆部２２の表面２２ａは、半導体チップ１２の非活性面１２ｃからその側面１２ｅに回り込む曲面部分を有している。
The
絶縁被覆部２２の表面２２ａには、所定のパターンを有する導体配線３２が形成されている。導体配線３２は、半導体チップ１２の非活性面１２ｃ側から、半導体チップ１２の側面１２ｅ側に沿って下方に延びる形状を有し、ベースチップ１１の電極１１ｂと接続されている。
A
半導体チップ１２の非活性面１２ｃには、絶縁被覆部２２を介して、半導体チップ１４（第三の半導体チップ）が設置されている。半導体チップ１４は、電極１４ｂが設けられた活性面１４ａを半導体チップ１２側に有していて、電極１４ｂは導体配線３２と接続されている。
A semiconductor chip 14 (third semiconductor chip) is disposed on the
このように、第１層のベースチップ１１（第一の半導体チップ）、及び、第３層の半導体チップ１４（第三の半導体チップ）は、絶縁被覆部２２の表面２２ａに形成された導体配線３２によって、ビアホールやスルーホール等を介することなく、直接接続されている。
なお、図中では、符号を付していないが、導体配線３２と同一層に形成された導体配線についても、導体配線３２と同様に、ベースチップ１１及び半導体チップ１４と電気的に接続されている。後述する他の導体配線についても同様である。
As described above, the first-layer base chip 11 (first semiconductor chip) and the third-layer semiconductor chip 14 (third semiconductor chip) are formed on the conductor wiring formed on the
In the figure, although not denoted by reference numerals, the conductor wiring formed in the same layer as the
（Ｂ）第１のベースチップ１１（第一の半導体チップ）の上層には、ベースチップ１１側に活性面１３ａを有するように、第２層の半導体チップ１３（第二の半導体チップ）が配置されている。
半導体チップ１３には、半導体チップ１２に形成された絶縁被覆部２２と同様に、絶縁被覆部２３が形成されている。図中、１３ｅは、半導体チップ１３の側面を示し、２３ａは、絶縁被覆部２３の表面を示す。絶縁被覆部２３の表面２３ａには、所定のパターンを有する導体配線３３が形成されていて、導体配線３３は、ベースチップ１１の電極１１ｂと接続されている。絶縁被覆部２３の表面２３ａは、半導体チップ１３の非活性面１３ｃからその側面１３ｅに回り込む曲面部分を有している。
(B) A second-layer semiconductor chip 13 (second semiconductor chip) is arranged on the upper layer of the first base chip 11 (first semiconductor chip) so as to have an
The
半導体チップ１３の非活性面１３ｃには、絶縁被覆部２３を介して、半導体チップ１５（第三の半導体チップ）が設置されている。半導体チップ１５は、電極１５ｂが設けられた活性面１５ａを半導体チップ１３側に有していて、電極１５ｂは導体配線３３と接続されている。
A semiconductor chip 15 (third semiconductor chip) is disposed on the
このように、第１層のベースチップ１１（第一の半導体チップ）、及び、第３層の半導体チップ１５（第三の半導体チップ）は、絶縁被覆部２３の表面２３ａに形成された導体配線３３によって、ビアホールやスルーホール等を介することなく、直接接続されている。
As described above, the first-layer base chip 11 (first semiconductor chip) and the third-layer semiconductor chip 15 (third semiconductor chip) are formed on the conductor wiring formed on the
（Ｃ）第１層のベースチップ１１（第一の半導体チップ）より上層には、ベースチップ１１側に活性面１５ａを有するように、第３層の半導体チップ１５（第二の半導体チップ）が配置されている。すなわち、第１層のベースチップ１１と第３層のベースチップとの間には、他の半導体チップ１３が介在している。
(C) A third-layer semiconductor chip 15 (second semiconductor chip) is provided above the first-layer base chip 11 (first semiconductor chip) so as to have an
半導体チップ１３の非活性面１３ｃを被覆する絶縁被覆部２３と、活性面１５ａとの間隙には、アンダーフィル部４５が形成されている。
半導体チップ１５には、非活性面１５ｃを被覆する絶縁被覆部２５が形成されている。
絶縁被覆部２５は、非活性面１５ｃの全域を被覆するとともに、半導体チップ１５の側面１５ｅに沿って下方に延びる形状を有している。絶縁被覆部２５の表面２５ａの一部（図中、左側の部分）は、ベースチップ１１の活性面１１ａに向かって緩やかに傾斜していて、活性面１１ａの近傍まで延在している。絶縁被覆部２５の表面２５ａは、半導体チップ１５の非活性面１５ｃからその側面１５ｅに回り込む曲面部分を有している。
An
The
The
絶縁被覆部２５の表面２５ａには、所定のパターンを有する導体配線３５が形成されている。導体配線３５は、半導体チップ１５の非活性面１５ｃ側から、半導体チップ１５の側面１５ｅ側に沿って下方に延びる形状を有し、ベースチップ１１の電極１１ｂと接続されている。
A
半導体チップ１５の非活性面１５ｃには、絶縁被覆部２５を介して、半導体チップ１７（第三の半導体チップ）が配置されている。半導体チップ１７は、電極１７ｂが設けられた活性面１７ａを半導体チップ１５側に有していて、電極１７ｂは導体配線３５と接続されている。
A semiconductor chip 17 (third semiconductor chip) is disposed on the
このように、第１層のベースチップ１１（第一の半導体チップ）、及び、第４層の半導体チップ１７（第三の半導体チップ）は、絶縁被覆部２５の表面２５ａに形成された導体配線３５によって、ビアホールやスルーホール等を介することなく、直接接続されている。
As described above, the first-layer base chip 11 (first semiconductor chip) and the fourth-layer semiconductor chip 17 (third semiconductor chip) are formed on the conductor wiring formed on the
本発明においては、上記（Ｃ）のように、第一の半導体チップと、第二の半導体チップとの間に、１個以上の他の半導体チップが介在していても、絶縁被覆部の表面に沿って形成された導体配線を介して直接、接続することが可能であり、導体配線のパターンに関し、設計の自由度が大きい。 In the present invention, as in (C) above, even if one or more other semiconductor chips are interposed between the first semiconductor chip and the second semiconductor chip, the surface of the insulating coating portion It is possible to directly connect via the conductor wiring formed along the line, and the degree of freedom of design is large with respect to the pattern of the conductor wiring.
上記（Ａ）〜（Ｃ）は、上述したように、本発明における第一〜第三の半導体チップの関係を満たすものである。本発明においては、設計の自由度を向上させる点から、半導体装置１０のように、第一〜第三の半導体チップの関係を満たす組合せが複数存在していることが望ましい。ただし、本発明においては、必ずしも、全ての半導体チップが、本発明における第一〜第三の半導体チップの関係を満たす組合せに含まれる必要はない。本発明における第一〜第三の半導体チップの関係を満たす半導体チップの組合せを１つでも有していれば、その半導体装置は、本発明の半導体装置に該当する。
As described above, the above (A) to (C) satisfy the relationship of the first to third semiconductor chips in the present invention. In the present invention, from the viewpoint of improving the degree of design freedom, it is desirable that a plurality of combinations satisfying the relationship between the first to third semiconductor chips exist as in the
以下、半導体装置１０の他の構成について説明することとする。
第２層の半導体チップ１２の上層には、第３層の半導体チップ１４が配置されている。
半導体チップ１２の非活性面１２ｃを被覆する絶縁被覆部２２と、活性面１４ａとの間隙には、アンダーフィル部４４が形成されている。
半導体チップ１４には、非活性面１４ｃを被覆する絶縁被覆部２４が形成されている。
絶縁被覆部２４は、非活性面１４ｃの全域を被覆するとともに、半導体チップ１４の側面１４ｅに沿って下方に延びる形状を有している。絶縁被覆部２４の表面２４ａの一部（図中、左側の部分）は、半導体チップ１２の非活性面１２ｃに向かって緩やかに傾斜していて、絶縁被覆部２２の近傍まで延在している。
Hereinafter, another configuration of the
A third-
An
The
The insulating
絶縁被覆部２４の表面２４ａには、所定のパターンを有する導体配線３４が形成されている。導体配線３４は、半導体チップ１４の非活性面１４ｃ側から、半導体チップ１４の側面１４ｅ側に沿って下方に延びる形状を有し、導体配線３２と接続されている。
半導体チップ１４の非活性面１４ｃには、絶縁被覆部２４を介して、半導体チップ１６が配置されている。半導体チップ１６は、電極１６ｂが設けられた活性面１６ａを半導体チップ１４側に有していて、電極１６ｂは導体配線３４と接続されている。
The
このように、第３層の半導体チップ１４、及び、第４層の半導体チップ１６は、絶縁被覆部２４の表面２４ａに形成された導体配線３４と、絶縁被覆部２２の表面２２ａに形成された導体配線３２とによって、ビアホールやスルーホール等を介することなく、直接接続されている。
As described above, the third-
半導体チップ１４の非活性面１４ｃを被覆する絶縁被覆部２４と、半導体チップ１６の活性面１６ａとの間隙には、アンダーフィル部４６が形成されている。また、半導体チップ１５の非活性面１５ｃを被覆する絶縁被覆部２５と、半導体チップ１７の活性面１７ａとの間隙には、アンダーフィル部４７が形成されている。
半導体チップ１６、１７の非活性面１６ｃ、１７ｃは、絶縁被覆部２６で覆われている。また、絶縁被覆部２６は、半導体チップ１２、１４、１６と、半導体チップ１３、１５、１７との間に充填されている。また、非活性面１７ｃを被覆する絶縁被覆部２６の一部（図中、右側の部分）は、非活性面１７ｃから半導体チップ１７の側面１７ｅに回り込んで下方に延び、導体配線３５の近傍まで達している。そして、非活性面１７ｃを被覆する絶縁被覆部２６の表面２６ａの一部（図中、右側の部分）は、半導体チップ１５の非活性面１５ｃに向かって緩やかに傾斜していて、導体配線３５の近傍まで延在している。
An
The inactive surfaces 16 c and 17 c of the semiconductor chips 16 and 17 are covered with an insulating
絶縁被覆部２６の表面２６ａには、所定のパターンを有する導体配線３６が形成されている。導体配線３６は、半導体チップ１５の非活性面１５ｃに向かって傾斜する絶縁被覆部２６の表面２６ａに沿って延びていて、導体配線３５と接続されている。
A
絶縁被覆部２６の表面２６ａには、導体配線３６の一部を露出させて、残りの導体配線３６と絶縁被覆部２６の表面２６ａとを覆うように、絶縁被覆部２８が形成されていて、その露出した導体配線３６の表面には、金属充填部５８が形成されている。また、半導体チップ１２、１４、１６の側面（図中、左側面）と、半導体チップ１３、１５、１７の側面（図中、右側面）とは、絶縁被覆部２８によって覆われている。
An
絶縁被覆部２８の表面２８ａには、所定のパターンを有する導体配線３８が形成されている。導体配線３８は、金属充填部５８と接続されている。また、絶縁被覆部２８の表面２８ａには、導体配線３８の一部を露出させて、残りの導体配線３８と絶縁被覆部２８の表面２８ａとを覆うように、ソルダーレジスト層６８が形成されていて、その露出した導体配線３８の表面には、ランド５９が形成されている。また、ランド５９には、半田バンプ６９が形成されている。半田バンプ６９は、半導体装置１０においてベースチップ１１の活性面１１ａ側に位置する表面に設けられている。
A
次に、本発明の半導体装置の製造方法について説明する。
図２〜図１５は、図１に示した半導体装置を製造する工程の一部を模式的に示す断面図である。図２〜図１５に示す半導体ウエハ１９は、図１に示す半導体装置１０におけるベースチップ１１に対応する部分が、半導体ウエハ１９の面内方向に、多数密に配されたものである。図２〜図１５では、略１つの半導体装置１０に対応する領域（単位領域）のみを示すが、以下の各工程は、全ての単位領域に対して同様に実施される。なお、半導体ウエハ１９は、本発明の半導体装置の製造方法における半導体基板に相当するものである。勿論、本発明の半導体基板の製造方法において、半導体基板は、必ずしも、半導体ウエハである必要はなく、例えば、半導体ウエハが所定形状に切断されたものであってもよい。
Next, a method for manufacturing a semiconductor device of the present invention will be described.
2 to 15 are cross-sectional views schematically showing part of a process for manufacturing the semiconductor device shown in FIG. The
（１）活性面１９ａの近傍に機能素子や配線等（図示せず）が設けられた半導体ウエハ１９を出発材料とし、まず、半導体ウエハ１９の活性面１９ａの所定箇所に、例えば、銅（Ｃｕ）、金（Ａｕ）、半田等からなる電極１１ｂを、例えば、電解めっきにより複数形成する（図２（ａ）参照）。図中、１９ｄは、半導体ウエハ１９の非活性面を示し、破線は、半導体ウエハ１９のスクライブライン（切断ライン）を示す。なお、半導体ウエハ１９は、図１に示した半導体装置１０におけるベースチップ１１よりも厚さが厚い。
(1) Starting from a
（２）半導体チップ１２′、１３′の活性面１２ａ、１３ａを半導体ウエハ１９の活性面１９ａと対向させ（半導体チップ１２′、１３′をフェイスダウンして）、電極１２ｂ、１３ｂが電極１１ｂの直上に位置するように、半導体チップ１２′、１３′の位置合わせを行う。そして、活性面１２ａ、１３ａを、活性面１１ａに近づけて、電極１２ｂ、１３ｂと電極１１ｂとを接合する（図２（ｂ）参照）。図中、１２ｄ、１３ｄは、半導体チップ１２′、１３′の非活性面を示す。なお、半導体チップ１２′、１３′は、図１に示した半導体装置１０における半導体チップ１２、１３よりも厚さが厚い。
半導体チップ１２′、１３′をフェイスダウンして半導体ウエハ１９に配置することにより、非活性面１２ｄ、１３ｄが開放された状態となる。従って、この状態で、下記（３）の工程において、非活性面１２ｄ、１３ｄを研削することができる。後述する半導体チップ１４′〜１７′についても同様である。
(2) The
By disposing the semiconductor chips 12 ′ and 13 ′ face down on the
（３）チップ薄型化工程として、半導体チップ１２′、１３′の非活性面１２ｄ、１３ｄを、グラインダ等を用いて研削することにより、半導体チップ１２′、１３′を、薄型化された半導体チップ１２、１３とする（図２（ｃ）参照）。なお、グラインダ等による機械的な研削に代えて、薬品による化学的なエッチングを行ってもよいし、その両方を実施してもよい。図中、１２ｃ、１３ｃは、研削によって露出した半導体チップ１２、１３の非活性面を示す。
(3) As a chip thinning step, the semiconductor chips 12 'and 13' are thinned by grinding the
下記（４）〜（６）の工程は、絶縁被覆部形成工程に相当する。
（４）まず、塗布工程として、半導体ウエハ１９に、スピンコート法により、未硬化の樹脂層２２′を形成する。この工程では、先ず、半導体ウエハ１９を略水平な姿勢で保持しながら略水平な面内で回転させ得る保持台（図示せず）に、活性面１９ａを上向きにして半導体ウエハ１９を載置し、半導体ウエハ１９の中心と保持台の回転軸との位置合わせを行う。続いて、半導体ウエハ１９の中央部分の上方から、半導体ウエハ１９に対して樹脂組成物を供給しながら、保持台とともに半導体ウエハ１９を回転させる。
The following steps (4) to (6) correspond to an insulating coating portion forming step.
(4) First, as a coating process, an
本実施形態では、スピンコート法により、未硬化の樹脂層２２′を形成する場合について説明したが、本発明においては、スピンコート法に代えて、例えば、スクリーン印刷法、バーコート法、ディッピング法を採用することも可能である。 In the present embodiment, the case where the uncured resin layer 22 'is formed by the spin coating method has been described. However, in the present invention, for example, a screen printing method, a bar coating method, a dipping method may be used instead of the spin coating method. It is also possible to adopt.
また、上記樹脂組成物としては、光の照射に応じて硬化特性が変化する樹脂組成物を挙げることができ、そのような樹脂組成物としては、例えば、光の照射に応じて熱硬化促進能が失活する熱硬化性樹脂組成物を挙げることができる。上記熱硬化性樹脂組成物としては、特に限定されるものではなく、従来公知のものを採用することが可能であり、例えば、ポリイミド前駆体（ポリアミド酸）等の熱硬化性樹脂前駆体と、光照射により熱硬化促進能を失活する感光性熱硬化促進剤（例えば、アゾメチン化合物）とを含有する樹脂組成物や、ビスフェノールＡ型エポキシ樹脂を主体とし、ノボラック型フェノール樹脂、イミダゾール系硬化剤（熱分解触媒）及び酸化物剤（光分解触媒）を含む樹脂組成物を挙げることができる。また、上記樹脂組成物としては、比較的粘度の低いものを用いることが望ましい。半導体チップとベースチップ又は別の半導体チップとの間隙を略完全に満たすことができるからである。また、本発明において用いられる樹脂組成物は、上述したような所謂ポジ型の樹脂組成物に限定されず、所謂ネガ型の樹脂組成物を用いることとしてもよい。なお、本実施形態では、ポリイミド前駆体と感光性熱硬化促進剤とを含有する樹脂組成物を用いる場合について説明する。 Examples of the resin composition include a resin composition whose curing characteristics change in response to light irradiation. Examples of such a resin composition include a thermosetting acceleration ability in response to light irradiation. The thermosetting resin composition which deactivates can be mentioned. The thermosetting resin composition is not particularly limited, and a conventionally known one can be adopted. For example, a thermosetting resin precursor such as a polyimide precursor (polyamic acid), Resin composition containing a photosensitive thermosetting accelerator (for example, azomethine compound) that deactivates thermosetting acceleration ability by light irradiation, a bisphenol A type epoxy resin as a main component, a novolak type phenol resin, and an imidazole type curing agent A resin composition containing (thermal decomposition catalyst) and an oxidant (photodecomposition catalyst) can be mentioned. Moreover, it is desirable to use a resin composition having a relatively low viscosity as the resin composition. This is because the gap between the semiconductor chip and the base chip or another semiconductor chip can be almost completely filled. The resin composition used in the present invention is not limited to the so-called positive resin composition as described above, and a so-called negative resin composition may be used. In the present embodiment, a case where a resin composition containing a polyimide precursor and a photosensitive thermosetting accelerator is used will be described.
樹脂組成物は、遠心力により半導体ウエハ１９の外周方向へ広がり、半導体ウエハ１９の全域を覆う。また、樹脂組成物は、毛細管現象により、半導体ウエハ１９と半導体チップ１２及び半導体チップ１３との間隙Ｓに引き込まれて、間隙Ｓに充填される。その結果、間隙Ｓを略完全に満たし且つ半導体チップ１２、１３の非活性面１２ｃ、１３ｃと半導体ウエハ１９の活性面１１ａとを覆う未硬化の樹脂層２２′が形成される（図３（ａ）参照）。なお、未硬化の樹脂層２２′を形成した後、樹脂組成物の粘度等に応じて、ホットプレート等により、未硬化の樹脂層２２′が硬化しない温度で半導体ウエハ１９を加熱して未硬化の樹脂層２２′を乾燥させてもよい。
The resin composition spreads in the outer peripheral direction of the
（５）露光工程として、未硬化の樹脂層２２′に対し、例えば、所望のパターンを有するフォトマスクを介して上方から紫外線を照射し、未硬化の樹脂層２２′の所望の領域に露光を施す（図３（ｂ）参照）。これにより、未硬化の樹脂層２２′を構成する樹脂組成物の熱硬化促進能を選択的に失活させることができる。
未硬化の樹脂層２２′のうち、紫外線が照射されない部分は、図３（ｂ）に示すように、非活性面１２ｃ、１３ｃを被覆する部分、及び、該部分に隣接する部分の一部である。また、間隙Ｓに充填された部分は、半導体チップ１２、１３によって覆われているので、該部分には紫外線は照射されない。未硬化の樹脂層２２′のうち、紫外線が照射された部分では、樹脂組成物の熱硬化促進能が失活する。一方、紫外線が照射されなかった部分では、樹脂組成物の熱硬化促進能が維持される。
(5) As an exposure step, the uncured resin layer 22 'is irradiated with ultraviolet rays from above through a photomask having a desired pattern, for example, to expose a desired region of the uncured resin layer 22'. (Refer FIG.3 (b)). Thereby, the thermosetting acceleration | stimulation ability of the resin composition which comprises uncured resin layer 22 'can be selectively deactivated.
In the
（６）未硬化の樹脂層２２′に対し、ホットプレート等を用いて、熱処理を施す。この熱処理により、未硬化の樹脂層２２′のうち、紫外線が照射されていない部分では、樹脂組成物の熱硬化促進能が維持されているので、硬化が進行する。一方、露光されていない部分では、樹脂組成物の熱硬化促進能が失活しているので、硬化が進行しない。
続いて、現像工程として、有機溶剤系現像液やアルカリ水溶液系現像液等の現像液を用いて、浸漬法、スプレー現像法、パドル現像法等により、現像処理を施す。その結果、半導体チップ１２、１３には、非活性面１２ｃ、１３ｃを被覆する絶縁被覆部２２、２３が形成される（図３（ｃ）参照）。
(6) Heat treatment is performed on the
Subsequently, as a development step, development processing is performed by a dipping method, a spray development method, a paddle development method, or the like, using a developer such as an organic solvent developer or an alkaline aqueous developer. As a result, insulating
絶縁被覆部２２、２３は、非活性面１２ｃ、１３ｃを被覆するだけではなく、非活性面１２ｃ、１３ｃ側から活性面１２ａ、１３ａ側に回り込んで活性面１２ａ、１３ａを被覆する形状を有している。また、活性面１１ａと活性面１２ａとの間隙には、絶縁被覆部２２が充填され、活性面１１ａと活性面１３ａとの間隙には、絶縁被覆部２３が充填されている。絶縁被覆部２２、２３の表面２２ａ、２３ａの一部（図中、右側の部分）は、半導体ウエハ１９の活性面１９ａに向かって緩やかに傾斜していて、活性面１９ａの近傍まで延在している。なお、現像処理を行った後の絶縁被覆部２２、２３に対しては、現像液の残渣等を除去する目的で、リンス液（水、アルコール、アセトン等）を用いてリンス処理を施してもよい。さらに、現像液やリンス液を乾燥させるとともに、絶縁被覆部２２、２３内に残存する一部未硬化部分の硬化を完了させるために、所定温度で加熱処理又は真空加熱処理を施してもよい。
The insulating
（７）導体配線形成工程として、絶縁被覆部２２、２３の表面２２ａ、２３ａに、電極１１ｂと接続される導体配線３２、３３を形成する（図４（ａ）参照）。この工程では、先ず、スパッタリング、真空蒸着、無電解めっき等の方法を用いて、薄い導体層を形成する。続いて、上記導体層上の一部にドライフィルム等を用いてレジストを形成し、上記導体層をめっきリードとして電解めっきを行い、上記レジストが形成されていない部分の上記導体層上にめっき層を形成する。その後、上記レジストを剥離し、上記レジストの下に存在していた導体層をエッチングにより除去することにより、導体配線３２、３３を形成する。
(7) As a conductor wiring formation step, conductor wirings 32 and 33 connected to the
また、上記方法に代えて、以下の方法を用いることにより導体配線３２、３３を形成してもよい。先ず、スパッタリング、真空蒸着、無電解めっき等の方法を用いて、薄い導体層を形成する。続いて、上記導体層の全面にめっき層を形成した後、上記めっき層上の一部にドライフィルムを用いてレジストを生成する。その後、上記レジストが形成されていない部分のめっき層及び導体層をエッチングにより除去し、さらに、上記レジストを剥離することにより、導体配線３２、３３を形成することができる。
Moreover, it may replace with the said method and may form the
さらに、上記方法に代えて、以下の方法を用いることにより導体配線３２、３３を形成してもよい。先ず、絶縁被覆部２２、２３の表面２２ａ、２３ａの所定部分を、例えば、水酸化カリウム水溶液を用いて処理することにより、上記部分におけるポリイミド樹脂のイミド環を開裂させ、該部分にカルボキシル基を導入する。このように所定部分が表面改質された絶縁被覆部２２、２３の表面２２ａ、２３ａを、銅イオン等の金属イオンを含む水溶液（例えば、硫酸銅水溶液）で処理することによりイオン交換反応を生じさせ、薄い導体層を形成する。その後、上記導体層をめっきリードとして電解めっきを行って厚膜化することにより、導体配線３２、３３を形成することができる。
Furthermore, instead of the above method, the conductor wirings 32 and 33 may be formed by using the following method. First, by treating predetermined portions of the
上記（７）の導体配線工程において、スパッタリングや真空蒸着等の方法により導体配線３２、３３を形成する場合、上記（４）〜（６）の絶縁被覆部形成工程では、半導体チップ１２、１３の側面１２ｅ、１３ｅに沿って下方に延びる形状を有する部分における絶縁被覆部２２、２３の表面２２ａ、２３ａと、ベースチップ１１の活性面１１ａとのなす角（傾斜角）が６０°以下になるように、絶縁被覆部２２、２３を形成することが望ましい。スパッタリングや真空蒸着等の方法によりカバリッジ性に優れた導体層を形成することができるため、ベースチップ１１の活性面１１ａの近傍で、導体配線３２、３３にボイドが生じることを防止することができるからである。傾斜角が６０°を超えると、シャドー効果によって導体層のカバリッジ性が低下するため、ベースチップ１１の活性面１１ａの近傍で、導体配線３２、３３にボイドが生じ、電極１１ｂと導体配線３２、３３との導通が確保されないおそれがある。なお、絶縁被覆部２２、２３の表面２２ａ、２３ａの傾斜角を調節するために、露光工程において、紫外線の照射角を変更することとしてもよい。
In the conductor wiring process of (7) above, when the conductor wirings 32 and 33 are formed by a method such as sputtering or vacuum vapor deposition, in the insulating coating part forming processes of (4) to (6), the semiconductor chips 12 and 13 The angle (inclination angle) formed between the
（８）接続工程として、先ず、半導体チップ１４′の活性面１４ａを、半導体チップ１２の非活性面１２ｃと対向させ（半導体チップ１４′をフェイスダウンして）、電極１４ｂが導体配線３２の直上に位置するように、半導体チップ１４′の位置合わせを行う。そして、活性面１４ａを、非活性面１２ｃに近づけて、電極１４ｂと導体配線３２とを接合する。半導体チップ１５′についても、同様にして、活性面１５ａを、半導体チップ１３の非活性面１３ｃに近づけて、電極１５ｂと導体配線３３とを接合する（図４（ｂ）参照）。図中、１４ｄ、１５ｄは、半導体チップ１４′、１５′の非活性面を示す。なお、半導体チップ１４′、１５′は、図１に示した半導体装置１０における半導体チップ１４、１５よりも厚さが厚い。
(8) As a connecting step, first, the
（９）半導体ウエハ１９に、スピンコート法により、未硬化の樹脂層４４′を形成する。この工程については、上記（４）の工程と同様にして行うことが可能であり、樹脂組成物も上記（４）の工程において用いたものと同じものを用いることができる。
スピンコート法により塗布された樹脂組成物は、毛細管現象により、半導体チップ１４′と絶縁被覆部２２との間隙Ｓ、及び、半導体チップ１５′と絶縁被覆部２３との間隙Ｓに引き込まれて、間隙Ｓに充填される。その結果、間隙Ｓを略完全に満たし且つ半導体ウエハ１９の活性面１９ａを覆う未硬化の樹脂層４４′が形成される（図４（ｃ）参照）。
(9) An
The resin composition applied by the spin coating method is drawn into the gap S between the
（１０）未硬化の樹脂層４４′に対し、上方から紫外線を照射することにより、未硬化の樹脂層４４′に露光を施す（図５（ａ）参照）。未硬化の樹脂層４４′のうち、間隙Ｓに充填された部分は、半導体チップ１４′、１５′により覆われているので、該部分には紫外線が照射されない。
(10) The uncured resin layer 44 'is exposed by irradiating ultraviolet rays from above to the uncured resin layer 44' (see FIG. 5A). Of the
（１１）未硬化の樹脂層４４′に対し、上記（６）の工程と同様にして、熱処理及び現像処理を順次行う。その結果、半導体チップ１４′と絶縁被覆部２２との間に充填されたアンダーフィル部４４と、半導体チップ１５′と絶縁被覆部２３との間に充填されたアンダーフィル部４５とが形成される（図５（ｂ）参照）。このように、アンダーフィル部４４、４５を形成することによって、半導体チップ１４′、１５′が、絶縁被覆部２２、２３に固定されるため、後述する（１２）の工程において半導体チップ１４′、１５′の非活性面１４ｄ、１５ｄを研削して薄型化するときに、半導体チップ１４′、１５′の位置ズレを防止することができる。また、アンダーフィル部４４、４５によって、半導体チップ１４′、１５′と絶縁被覆部２２、２３との間が充填されているため、半導体チップ１４′、１５′を薄型化するときに欠けや割れが生じにくい。従って、半導体チップ１４′、１５′をより薄くすることが可能になる。
なお、上記（９）〜（１１）の工程については省略することが可能である。
(11) The
The steps (9) to (11) can be omitted.
（１２）チップ薄型化工程として、上記（３）の工程と同様にして、半導体チップ１４′、１５′の非活性面１４ｄ、１５ｄを研削することにより、半導体チップ１４′、１５′を、薄型化された半導体チップ１４、１５とする（図５（ｃ）参照）。図中、１４ｃ、１５ｃは、研削によって露出した半導体チップ１４、１５の非活性面を示す。
(12) As a chip thinning step, the semiconductor chips 14 'and 15' are thinned by grinding the
下記（１３）〜（１５）は、絶縁被覆部形成工程に相当する。
（１３）先ず、塗布工程として、半導体ウエハ１９に、スピンコート法により、未硬化の樹脂層２４′を形成する。この工程については、上記（４）の工程と同様にして行うことが可能であり、樹脂組成物も上記（４）の工程において用いたものと同じものを用いることができる。その結果、半導体チップ１４、１５の非活性面１４ｃ、１５ｃを含めて半導体ウエハ１９の活性面１９ａ側の全域を覆う未硬化の樹脂層２４′が形成される（図６（ａ）参照）。
The following (13) to (15) correspond to the insulating coating portion forming step.
(13) First, as a coating process, an
なお、上記（９）〜（１１）の工程を省略した場合には、スピンコート法により塗布された樹脂組成物は、毛細管現象により、半導体チップ１４と絶縁被覆部２２との間隙Ｓ、及び、半導体チップ１５と絶縁被覆部２３との間隙Ｓに引き込まれて、間隙Ｓに充填される。その結果、間隙Ｓを略完全に満たし、且つ、半導体チップ１４、１５の非活性面１４ｃ、１５ｃを含めて半導体ウエハ１９の活性面１９ａを覆う未硬化の樹脂層２４′が形成されることになる。
When the above steps (9) to (11) are omitted, the resin composition applied by the spin coating method causes a gap S between the
（１４）露光工程として、未硬化の樹脂層２４′に対し、例えば、所望のパターンを有するフォトマスクを介して上方から紫外線を照射し、未硬化の樹脂層２４′の所望の領域に露光を施す（図６（ｂ）参照）。未硬化の樹脂層２４′のうち、紫外線が照射されない部分は、図６（ｂ）に示すように、非活性面１４ｃ、１５ｃを被覆する部分、及び、該部分に隣接する部分の一部である。
(14) As an exposure step, the uncured resin layer 24 'is irradiated with ultraviolet rays from above through, for example, a photomask having a desired pattern, and a desired region of the uncured resin layer 24' is exposed. (See FIG. 6B). In the
（１５）現像工程として、未硬化の樹脂層２４′に対し、上記（６）の工程と同様にして、熱処理及び現像処理を順次行う。その結果、半導体チップ１４には、非活性面１４ｃを被覆し且つその一部（図中、左側の部分）が半導体チップ１４の側面に回り込んで導体配線３２に達する形状を有する絶縁被覆部２４が形成される。また、半導体チップ１５には、非活性面１５ｃを被覆し且つその一部（図中、左側の部分）が半導体ウエハ１５の側面に回り込んで半導体ウエハ１９の活性面１９ａに達する絶縁被覆部２５が形成される（図６（ｃ）参照）。
絶縁被覆部２４の表面２４ａの一部（図中、左側の部分）は、絶縁被覆部２２に向かって緩やかに傾斜していて、絶縁被覆部２２の近傍まで延在している。また、絶縁被覆部２５の表面２５ａの一部（図中、左側の部分）は、半導体ウエハ１９の活性面１９ａに向かって緩やかに傾斜していて、活性面１９ａの近傍まで延在している。
(15) As a development step, heat treatment and development treatment are sequentially performed on the uncured resin layer 24 'in the same manner as in the step (6). As a result, the
A part of the
（１６）導体配線形成工程として、上記（７）の工程と同様にして、絶縁被覆部２４の表面２４ａに、導体配線３２と接続される導体配線３４を形成するとともに、絶縁被覆部２５の表面２５ａに、ベースチップ１１の電極１１ｂと接続される導体配線３５を形成する（図７（ａ）参照）。
(16) As the conductor wiring forming step, the
（１７）接続工程として、上記（８）の工程と同様にして、半導体チップ１６′、１７′の活性面１６ａ、１７ａを、半導体チップ１４、１６の非活性面１４ｃ、１６ｃと対向させ、電極１４ｂ、１６ｂと導体配線３４、３６と接合する（図７（ｂ）参照）。なお、半導体チップ１６′、１７′は、図１に示した半導体装置１０における半導体チップ１６、１７よりも厚さが厚い。
(17) As a connecting step, as in the step (8), the
（１８）半導体ウエハ１９に、未硬化の樹脂層４６′を形成する。この工程については、上記（４）の工程と同様にして行うことが可能であり、樹脂組成物も上記（４）の工程において用いたものと同じものを用いることができる（図７（ｃ）参照）。続いて、上記（１０）〜（１１）の工程と同様にして、未硬化の樹脂層４６′に対し、露光処理を行い（図８（ａ）参照）、さらに、熱処理及び現像処理を順次行う。その結果、半導体チップ１６′と絶縁被覆部２４との間に充填されたアンダーフィル部４６と、半導体チップ１７′と絶縁被覆部２５との間に充填されたアンダーフィル部４７とが形成される（図８（ｂ）参照）。このように、アンダーフィル部４６、４７を形成することによって、半導体チップ１６′、１７′が、絶縁被覆部２４、２５に固定されるため、後述する（１９）の工程において半導体チップ１６′、１７′の非活性面１６ｄ、１７ｄを研削するときに、半導体チップ１６′、１７′の位置ズレを防止することができる。なお、この（１８）の工程については省略することが可能である。
(18) An
（１９）チップ薄型化工程として、上記（３）の工程と同様にして、半導体チップ１６′、１７′の非活性面１６ｄ、１７ｄを研削することにより、半導体チップ１６′、１７′を、薄型化された半導体チップ１６、１７とする（図９（ａ）参照）。図中、１６ｃ、１７ｃは、研削によって露出した半導体チップ１６、１７の非活性面を示す。
(19) As the chip thinning step, the semiconductor chips 16 'and 17' are thinned by grinding the
（２０）まず、半導体ウエハ１９に、スピンコート法により、未硬化の樹脂層２６′を形成する。この工程については、上記（４）の工程と同様にして行うことが可能であり、樹脂組成物も上記（４）の工程において用いたものと同じものを用いることができる。その結果、半導体チップ１６、１７の非活性面１６ｃ、１７ｃを含めて半導体ウエハ１９の活性面１９ａ側の全域を覆う未硬化の樹脂層２６′が形成される（図９（ｂ）参照）。
(20) First, an uncured resin layer 26 'is formed on the
（２１）未硬化の樹脂層２６′に対し、例えば、所定のパターンを有するフォトマスクを介して上方から紫外線を照射し、未硬化の樹脂層２６′の所望の領域に露光を施す（図１０（ａ）参照）。未硬化の樹脂層２６′のうち、紫外線が照射されない部分は、図１０（ａ）に示すように、非活性面１６ｃ、１７ｃを被覆する部分、及び、該部分に隣接する部分の一部である。
(21) The uncured resin layer 26 'is irradiated with ultraviolet rays from above through a photomask having a predetermined pattern, for example, to expose a desired region of the uncured resin layer 26' (FIG. 10). (See (a)). In the
（２２）未硬化の樹脂層２６′に対し、上記（６）の工程と同様にして、熱処理及び現像処理を順次行う。その結果、半導体チップ１６、１７の非活性面１６ｃ、１７ｃを覆うとともに、半導体チップ１２、１４、１６と、半導体チップ１３、１５、１７との間に充填された絶縁被覆部２６が形成される（図１０（ｂ）参照）。絶縁被覆部２６の一部（図中、右側の部分）は、半導体チップ１７の側面に回り込んで導体配線３５の近傍まで達している。
(22) The uncured resin layer 26 'is sequentially subjected to heat treatment and development processing in the same manner as in the step (6). As a result, an
なお、上記（１８）の工程を省略した場合には、スピンコート法により塗布された樹脂組成物は、毛細管現象により、半導体チップ１６と絶縁被覆部２４との間隙Ｓ、及び、半導体チップ１７と絶縁被覆部２５との間隙Ｓに引き込まれて、間隙Ｓに充填される。その結果、間隙Ｓを略完全に満たし、且つ、半導体チップ１６、１７の非活性面１６ｃ、１７ｃを覆うとともに、半導体チップ１２、１４、１６と、半導体チップ１３、１５、１７との間に充填された絶縁被覆部２６が形成されることになる。
When the step (18) is omitted, the resin composition applied by the spin coating method causes a gap S between the
（２３）上記（７）の工程と同様にして、絶縁被覆部２６の表面２６ａに、導体配線３５と接続される導体配線３６を形成する（図１１（ａ）参照）。続いて、半導体ウエハ１９に、スピンコート法により、未硬化の樹脂層２８′を形成する。未硬化の樹脂層２８′は、絶縁被覆部２６の表面２６ａに形成された導体配線３６を覆う形状を有している。
次に、上記（１０）〜（１１）の工程と同様にして、絶縁被覆部２６の表面２６ａに形成した未硬化の樹脂層（図示せず）に対し、露光処理、熱処理及び現像処理を順次行うことにより、絶縁被覆部２８を形成する（図１２（ａ）参照）。絶縁被覆部２８の表面２８ａには、導体配線３６の一部を露出させる開口２８ｂが形成されている。次に、導体配線３６をめっきリードとして電解めっきを行い、開口２８ｂに金属充填部５８を形成する（図１２（ｂ）参照）。
(23) In the same manner as in the above step (7), the
Next, in the same manner as the above steps (10) to (11), an exposure process, a heat treatment, and a development process are sequentially performed on an uncured resin layer (not shown) formed on the
（２４）上記（７）の工程と同様にして、絶縁被覆部２８の表面２８ａに、金属充填部５８と接続される導体配線３８を形成する（図１３（ａ）参照）。続いて、絶縁被覆部２８の表面２８ａに、未硬化のソルダーレジスト組成物をロールコータやカーテンコータ等により塗布したり、フィルム状に成形したソルダーレジスト組成物を圧着したりした後、硬化処理を施すことにより、ソルダーレジスト層６８を形成する（図１３（ｂ）参照）。続いて、ソルダーレジスト層６８の所定箇所にレーザ処理や露光現像処理により開口６８ｂを形成する（図１４（ａ）参照）。開口を形成した箇所にＮｉめっきやＡｕめっきを行うことにより、ランド５９を形成する（図１４（ｂ）参照）。
(24) In the same manner as in the step (7), the
（２５）基板薄型化工程として、上記（３）の工程と同様にして、半導体ウエハ１９の非活性面１９ｄを研削することにより、半導体ウエハ１９を、薄型化された半導体ウエハ１９とする（図１５（ａ）参照）。次に、ランド５９上に半田ボールを載置し、上記半田ボールをリフローすることにより、ランド５９上に半田バンプ６９を形成する。続いて、切断工程として、スクライブライン（図中、破線）に沿って、ダイシングソー７０で切断する（図１５（ｂ）参照）。これにより、半導体ウエハ１９を単位領域ごとに分割し、図１に示した半導体装置１０を製造することができる。
(25) As the substrate thinning step, the
本発明において、半導体チップの積層数は、特に限定されるものではない。本発明では、上述したように、被接続体（ベースチップ又は半導体チップ）に対して半導体チップをフェイスダウンで配置してその状態で該半導体チップの非活性面を研削する過程を繰り返して半導体チップを積層することにより、低背化及び高集積化された半導体装置を得ることができる。なお、本発明では、必ずしも、半導体チップをフェイスダウンで配置する必要はなく、フェイスアップで配置してもよい。また、導体配線の少なくとも一部は、グランド配線であることが望ましい。ノイズの発生を抑制することができるからである。特に、半導体装置を高集積化した場合にはノイズが発生し易くなるが、本発明では、導体配線のパターンの自由度が大きいため、グランド配線の確保が容易である。 In the present invention, the number of stacked semiconductor chips is not particularly limited. In the present invention, as described above, the semiconductor chip is repeated by repeating the process of arranging the semiconductor chip face-down with respect to the connected body (base chip or semiconductor chip) and grinding the inactive surface of the semiconductor chip in that state. By stacking layers, a low-profile and highly integrated semiconductor device can be obtained. In the present invention, the semiconductor chip is not necessarily arranged face-down, but may be arranged face-up. Moreover, it is desirable that at least a part of the conductor wiring is a ground wiring. This is because the generation of noise can be suppressed. In particular, when the semiconductor device is highly integrated, noise is likely to be generated. However, in the present invention, since the degree of freedom of the pattern of the conductor wiring is large, it is easy to secure the ground wiring.
以上、本発明の実施形態を説明したが、具体的な形態を例示したに過ぎず、特に本発明を限定するものではなく、具体的構成などは、適宜設計変更可能である。なお、本発明の実施形態に記載された作用及び効果は、本発明から生じる好適な作用及び効果を列挙したに過ぎず、本発明による作用及び効果は、本発明の実施形態に記載されたものに限定されるものではない。 The embodiments of the present invention have been described above, but only specific embodiments have been illustrated, and the present invention is not particularly limited. Specific configurations and the like can be appropriately changed in design. Note that the actions and effects described in the embodiments of the present invention only list the preferred actions and effects resulting from the present invention, and the actions and effects according to the present invention are those described in the embodiments of the present invention. It is not limited to.
１０ 半導体装置
１１ ベースチップ
１１ａ〜１７ａ、１９ａ 活性面
１１ｂ〜１７ｂ 電極
１１ｃ〜１７ｃ、１９ｃ （研削後の）非活性面
１１ｄ〜１７ｄ、１９ｄ （研削前の）非活性面
１２〜１７ （研削後の）半導体チップ
１２′〜１７′ （研削前の）半導体チップ
２２〜２６、２８ 絶縁被覆部
２２ａ〜２６ａ、２８ａ （絶縁被覆部の）表面
３２〜３６、３８ 導体配線
４４〜４７ アンダーフィル部
５８ 金属充填部
５９ ランド
６８ ソルダーレジスト層
６９ 半田バンプ
DESCRIPTION OF
Claims (16)
前記複数の半導体チップのうちの第一の半導体チップより上層には、前記第一の半導体チップ側に活性面を有するように、第二の半導体チップが配置され、
前記第二の半導体チップには、前記第二の半導体チップの非活性面の少なくとも一部を覆うとともに、前記第二の半導体チップの側面に沿って下方に延びる形状を有する絶縁被覆部が形成され、
前記絶縁被覆部の表面には、前記第二の半導体チップの非活性面側から前記第二の半導体チップの側面側に沿って下方に延びる形状を有し、前記第一の半導体チップと電気的に接続される導体配線が形成され、
前記第二の半導体チップの上層には、前記絶縁被覆部を介して、前記第二の半導体チップ側に活性面を有するように、第三の半導体チップが配置され、
前記第三の半導体チップは、前記導体配線と電気的に接続されており、
前記第一の半導体チップは、該第一の半導体チップを除いた残りの半導体チップが活性面側に積層されるベースチップであり、
当該半導体装置において前記ベースチップの前記活性面側に位置する表面に半田バンプが設けられている
ことを特徴とする半導体装置。 A semiconductor device having a structure in which a plurality of semiconductor chips are stacked,
A second semiconductor chip is disposed above the first semiconductor chip of the plurality of semiconductor chips so as to have an active surface on the first semiconductor chip side,
The second semiconductor chip is formed with an insulating covering portion that covers at least a part of the inactive surface of the second semiconductor chip and has a shape extending downward along the side surface of the second semiconductor chip. ,
The surface of the insulating coating portion has a shape extending downward from the inactive surface side of the second semiconductor chip along the side surface side of the second semiconductor chip, and is electrically connected to the first semiconductor chip. Conductor wiring connected to is formed,
On the upper layer of the second semiconductor chip, a third semiconductor chip is disposed so as to have an active surface on the second semiconductor chip side through the insulating coating portion,
The third semiconductor chip is electrically connected to the conductor wiring ;
The first semiconductor chip is a base chip on which the remaining semiconductor chips excluding the first semiconductor chip are stacked on the active surface side,
In the semiconductor device, a solder bump is provided on a surface located on the active surface side of the base chip .
前記複数の半導体チップのうちの残りの半導体チップが活性面側に積層されるベースチップである第一の半導体チップより上層に配置され、前記第一の半導体チップ側に活性面を有する第二の半導体チップに、前記第二の半導体チップの非活性面の少なくとも一部を覆うとともに、前記第二の半導体チップの側面に沿って下方に延びる形状を有する絶縁被覆部を形成する絶縁被覆部形成工程と、
前記絶縁被覆部の表面に、前記第二の半導体チップの非活性面側から前記第二の半導体チップの側面側に沿って下方に延びる形状を有し、前記第一の半導体チップと電気的に接続される導体配線を形成する導体配線形成工程と、
前記第二の半導体チップの上層に、前記絶縁被覆部を介して、前記第二の半導体チップ側に活性面を有するように第三の半導体チップを配置することにより、前記第三の半導体チップを前記導体配線と電気的に接続する接続工程と、
当該半導体装置において前記ベースチップの前記活性面側に位置する表面に半田バンプを形成する工程と
を含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device having a structure in which a plurality of semiconductor chips are stacked,
The second semiconductor chip is disposed in an upper layer than the first semiconductor chip which is a base chip stacked on the active surface side, and the second semiconductor chip has the active surface on the first semiconductor chip side. Insulating coating part forming step of forming an insulating coating part covering at least a part of the inactive surface of the second semiconductor chip and extending downward along the side surface of the second semiconductor chip on the semiconductor chip When,
The surface of the insulating covering portion has a shape extending downward from the inactive surface side of the second semiconductor chip along the side surface side of the second semiconductor chip, and is electrically connected to the first semiconductor chip. A conductor wiring forming step for forming a conductor wiring to be connected;
By disposing the third semiconductor chip on the second semiconductor chip via the insulating coating portion so as to have an active surface on the second semiconductor chip side, the third semiconductor chip is formed. A connection step of electrically connecting to the conductor wiring ;
Forming a solder bump on a surface of the base chip located on the active surface side of the base chip . A method for manufacturing a semiconductor device, comprising:
前記第二の半導体チップの非活性面を含めて前記第一の半導体チップに、光の照射に応じて硬化特性が変化する樹脂組成物を塗布し、樹脂層を形成する塗布工程と、
前記樹脂層に対して上方から、前記絶縁被覆部となる部分を除いて、光を照射する露光工程と、
前記露光工程の後、前記樹脂層の未硬化部分を除去する現像工程と
を含むことを特徴とする請求項８〜１０のいずれか１に記載の半導体装置の製造方法。 The insulating coating portion forming step includes
An application step of applying a resin composition whose curing characteristics change in response to light irradiation to the first semiconductor chip including the inactive surface of the second semiconductor chip, and forming a resin layer;
An exposure step of irradiating light from above with respect to the resin layer, except for a portion that becomes the insulating coating portion,
After the exposure step, the method of manufacturing a semiconductor device according to any one of claims 8 to 10, characterized in that it comprises a developing step of removing an uncured portion of the resin layer.
前記ベースチップとなる部分を複数個含む半導体基板に対して前記各工程行った後、前記半導体基板を、前記ベースチップとなる部分ごとに切断する切断工程を含む請求項８〜１２のいずれか１に記載の半導体装置の製造方法。 Before SL base chip is one having an area in which two or more semiconductor chips may be placed side by side,
After the conducted the process on a semiconductor substrate including a plurality of portions serving as the base chip, said semiconductor substrate, any one of claims 8-12 comprising a cutting step of cutting each portion serving as the base chip 1 The manufacturing method of the semiconductor device as described in any one of Claims 1-3.
前記複数の半導体チップのうちの第一の半導体チップより上層には、前記第一の半導体チップ側に活性面を有するように、第二の半導体チップが配置され、A second semiconductor chip is disposed above the first semiconductor chip of the plurality of semiconductor chips so as to have an active surface on the first semiconductor chip side,
前記第二の半導体チップには、前記第二の半導体チップの非活性面の少なくとも一部を覆うとともに、前記第二の半導体チップの側面に沿って下方に延びる形状を有する絶縁被覆部が形成され、前記絶縁被覆部の表面は、前記第二の半導体チップの非活性面から当該第二の半導体チップの側面に回り込む曲面部分を有しており、The second semiconductor chip is formed with an insulating covering portion that covers at least a part of the inactive surface of the second semiconductor chip and has a shape extending downward along the side surface of the second semiconductor chip. The surface of the insulating coating portion has a curved portion that wraps around from the inactive surface of the second semiconductor chip to the side surface of the second semiconductor chip,
前記絶縁被覆部の表面には、前記第二の半導体チップの非活性面側から前記第二の半導体チップの側面側に沿って下方に延びる形状を有し、前記第一の半導体チップと電気的に接続される導体配線が形成され、The surface of the insulating coating portion has a shape extending downward from the inactive surface side of the second semiconductor chip along the side surface side of the second semiconductor chip, and is electrically connected to the first semiconductor chip. Conductor wiring connected to is formed,
前記第二の半導体チップの上層には、前記絶縁被覆部を介して、前記第二の半導体チップ側に活性面を有するように、第三の半導体チップが配置され、On the upper layer of the second semiconductor chip, a third semiconductor chip is disposed so as to have an active surface on the second semiconductor chip side through the insulating coating portion,
前記第三の半導体チップは、前記導体配線と電気的に接続されているThe third semiconductor chip is electrically connected to the conductor wiring.
ことを特徴とする半導体装置。A semiconductor device.
前記複数の半導体チップのうちの第一の半導体チップより上層には、前記第一の半導体チップ側に活性面を有するように、第二の半導体チップが配置され、
前記第二の半導体チップには、前記第二の半導体チップの非活性面の少なくとも一部を覆うとともに、前記第二の半導体チップの側面に沿って下方に延びる形状を有する絶縁被覆部が形成され、前記絶縁被覆部の表面と前記第一の半導体チップの活性面とのなす角が６０°以下であり、
前記絶縁被覆部の表面には、前記第二の半導体チップの非活性面側から前記第二の半導体チップの側面側に沿って下方に延びる形状を有し、前記第一の半導体チップと電気的に接続される導体配線が形成され、
前記第二の半導体チップの上層には、前記絶縁被覆部を介して、前記第二の半導体チップ側に活性面を有するように、第三の半導体チップが配置され、
前記第三の半導体チップは、前記導体配線と電気的に接続されている
ことを特徴とする半導体装置。 A semiconductor device having a structure in which a plurality of semiconductor chips are stacked,
A second semiconductor chip is disposed above the first semiconductor chip of the plurality of semiconductor chips so as to have an active surface on the first semiconductor chip side,
The second semiconductor chip is formed with an insulating covering portion that covers at least a part of the inactive surface of the second semiconductor chip and has a shape extending downward along the side surface of the second semiconductor chip. The angle formed between the surface of the insulating coating and the active surface of the first semiconductor chip is 60 ° or less,
The surface of the insulating coating portion has a shape extending downward from the inactive surface side of the second semiconductor chip along the side surface side of the second semiconductor chip, and is electrically connected to the first semiconductor chip. Conductor wiring connected to is formed,
On the upper layer of the second semiconductor chip, a third semiconductor chip is disposed so as to have an active surface on the second semiconductor chip side through the insulating coating portion,
The semiconductor device, wherein the third semiconductor chip is electrically connected to the conductor wiring.
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