JP4858216B2

JP4858216B2 - Semiconductor test equipment

Info

Publication number: JP4858216B2
Application number: JP2007039013A
Authority: JP
Inventors: 五輪生中西; 公一竹中; 三宅　　潤; 拓也村主; 保熊木; 滋樹石井
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2007-02-20
Filing date: 2007-02-20
Publication date: 2012-01-18
Anticipated expiration: 2027-02-20
Also published as: JP2008203073A

Description

この発明は、被試験対象との間で信号の授受を行って被試験対象の良否判定等を行う半導体試験装置に関する。 The present invention relates to a semiconductor test apparatus for performing pass / fail determination of a test target by exchanging signals with the test target.

以前より、半導体ウエハ上の集積回路、あるいは、パッケージングされた半導体集積回路に対して種々の動作試験を行って良否判定等を行う半導体試験装置としてのＩＣテスタが知られている。 2. Description of the Related Art IC testers have been known as semiconductor test apparatuses that perform various operation tests on an integrated circuit on a semiconductor wafer or a packaged semiconductor integrated circuit to make pass / fail judgments.

ＩＣテスタは、一般に、図１１に示すように、被試験対象の集積回路（以下、ＤＵＴ：Device under Testと記す）２００に接続される多数の信号線Ｌ１_１〜Ｌ１_Ｎと、ＤＵＴ２００に種々の信号を出力する複数のドライバ回路４_１〜４_Ｎと、ＤＵＴ２００からの応答信号の検出を行う複数のコンパレータ回路５_１〜５_Ｍと、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍの動作タイミングの校正を行うタイミング校正装置３と、ＤＵＴ２００の直流系の信号印加および計測等を行うＤＣ計測ユニット９と、タイミング校正装置３をドライバ回路４_１〜４_Ｎおよびコンパレータ回路５_１〜５_Ｍのいずれか１個の入出力端子に接続するためのリレートーナメント２と、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍの入出力端子を信号線Ｌ１_１〜Ｌ１_Ｎ側に切り換える複数の出力リレー８と、信号線Ｌ１_１〜Ｌ１_Ｎの接続をリレートーナメント２側に切り換える複数の校正系リレー１と、信号線Ｌ１_１〜Ｌ１_Ｎの接続をＤＣ計測ユニット９側に切り換える複数のフォースリレー６や複数のセンスリレー７等を備える。 As shown in FIG. 11, the IC tester generally includes a number of signal lines L1 _{1 to} L1 _N connected to an integrated circuit (DUT: Device under Test) 200 to be tested, and various types of DUT 200. A plurality of driver circuits 4 ₁ to 4 _N that output signals, a plurality of comparator circuits 5 _{1 to} 5 _M that detect response signals from the DUT 200, and driver circuits 4 ₁ to 4 _N and comparator circuits 5 _{1 to} 5 _M The timing calibration device 3 that calibrates the operation timing, the DC measurement unit 9 that performs DC signal application and measurement of the DUT 200, and the timing calibration device 3 include driver circuits 4 ₁ to 4 _N and comparator circuits 5 _{1 to} 5. a relay tournament 2 for connecting to either one of the input and output terminals of the _M, the driver circuit ₄ 1 to 4 _N and comparator circuit ₅ 1-5 A plurality of output relays 8 for switching the input and output terminals to the signal line _L1 1 _~L1 _N side, a plurality of calibration relays 1 to switch the connection of the signal line _L1 1 _~L1 _N relay tournament 2 side, the signal line L1 ₁ A plurality of force relays 6, a plurality of sense relays 7, and the like that switch the connection of L1 _N to the DC measurement unit 9 side are provided.

また、一般的なＩＣテスタでは、上記構成のうち信号線Ｌ１_１〜Ｌ１_Ｎ、ドライバ回路４_１〜４_Ｎ、コンパレータ回路５_１〜５_Ｍを、それぞれ多数設けることにより、各信号線Ｌ１_１〜Ｌ１_Ｎを複数のＤＵＴ２００の多数の入出力端子や電源端子に接続して、複数のＤＵＴ２００を同時に試験することを可能としている。 Further, in the general IC tester, the signal lines L1 _{1 to} L1 _N , the driver circuits 4 ₁ to 4 _N , and the comparator circuits 5 _{1 to} 5 _M are provided in a large number, and the signal lines L1 ₁ to L1 are arranged. L1 _N is connected to a large number of input / output terminals and power supply terminals of a plurality of DUTs 200, so that the plurality of DUTs 200 can be tested simultaneously.

タイミング校正装置３は、各ドライバ回路４_１〜４_Ｎや各コンパレータ回路５_１〜５_Ｍとリレートーナメント２を介して個々に信号の送受信を行い、各ドライバ回路４_１〜４_Ｎの出力タイミングや各コンパレータ回路５_１〜５_Ｍのラッチタイミングの校正処理を行う。 The timing calibration device 3 individually transmits and receives signals via the driver circuits 4 ₁ to 4 _N and the comparator circuits 5 _{1 to} 5 _M and the relay tournament 2, and outputs timings of the driver circuits 4 ₁ to 4 _N Calibration processing of the latch timing of each of the comparator circuits 5 _{1 to} 5 _M is performed.

リレートーナメント２は、複数のドライバ回路４_１〜４_Ｎおよび複数のコンパレータ回路５_１〜５_Ｍのうちいずれか１つを選択的にタイミング校正装置３と接続可能とするもので、全ての信号経路において同数のリレーが介在するようにトーナメント戦の対戦ラインの形態で信号経路が設けられ、経路上の各段にリレーが設けられたものである。 The relay tournament 2 can selectively connect any one of the plurality of driver circuits 4 ₁ to 4 _N and the plurality of comparator circuits 5 _{1 to} 5 _M to the timing calibration device 3. , A signal path is provided in the form of a tournament battle line so that the same number of relays are interposed, and relays are provided at each stage on the path.

また、従来のＩＣテスタでは、ＤＣ計測ユニット９をＤＵＴ２００のＤＣ計測に使用するのみでなく、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_ＭのＤＣ計測に使用して、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍに異常がないか自己診断する機能を備えるものもあった（例えば特許文献１）。
特開２００２−９０４１４号公報 In the conventional IC tester, not only the DC measurement unit 9 is used for DC measurement of the DUT 200, but also the driver circuit 4 is used for DC measurement of the driver circuits 4 ₁ to 4 _N and the comparator circuits 5 _{1 to} 5 _M. Some have a function of self-diagnosis for ₁ to 4 _N and comparator circuits 5 _{1 to} 5 _M for abnormality (for example, Patent Document 1).
JP 2002-90414 A

従来のＩＣテスタによる自己診断機能は次のように実行されるのが通常である。すなわち、図１２に示すように、あるドライバ回路４_１の診断を行うときには、このドライバ回路４_１に対応する出力リレー８、フォースリレー６、および、センスリレー７をオンさせて、そのセンス線Ｌｓとフォース線ＬｆとをＤＵＴ２００につながる信号線Ｌ１_１を介してドライバ回路４_１の出力端子に接続する。そして、このドライバ回路４_１を所定の動作状態に設定して電圧を計測したり、フォース線Ｌｆに電流を流しつつ電圧を計測するなどして、ドライバ回路４_１の出力電圧、インピーダンス、リーク電流等を確認し、異常がないか診断する。 Usually, a self-diagnosis function by a conventional IC tester is executed as follows. That is, as shown in FIG. 12, when performing the diagnosis of certain driver circuit 4 _1, output relay 8 corresponding to the driver circuit 4 _1, force relay 6 and, by the sense relay 7 is turned on, the sense line Ls and via the signal line L1 ₁ leading the force lines Lf in DUT200 connected to the output terminal of the driver circuit _{4 1.} Then, or to measure the voltage by setting the driver circuit 4 ₁ to a predetermined operating state, such as by measuring the voltage while flowing a current to the force line Lf, driver circuit 4 _first output voltage, impedance, leakage current Check for any abnormalities.

また、図１３に示すように、あるコンパレータ回路５_Ｍの診断を行うときには、このコンパレータ回路５_Ｍに対応する出力リレー８、フォースリレー６、および、センスリレー７をオンさせて、ＤＣ計測ユニット９のセンス線Ｌｓとフォース線ＬｆとをＤＵＴ２００につながる信号線Ｌ１_Ｎを介してコンパレータ回路５_Ｍの入力端子に接続する。そして、このコンパレータ回路５_Ｍを所定状態に設定して種々の電圧を印加したり、フォース線Ｌｆに電流を流しつつ電圧を計測するなどして、コンパレータ回路５_Ｍの動作、インピーダンス、リーク電流等を確認し、異常がないか診断する。 Further, as shown in FIG. 13, when performing the diagnosis of certain comparator circuit 5 _M, the output relay 8 corresponding to the comparator circuit 5 _M, force relay 6 and, by the sense relay 7 is turned on, DC measurement unit 9 connected to the input terminal of the comparator circuit _{5 M} via the sense line Ls and the signal line L1 _N of the force lines Lf leading to DUT 200. Then, or by applying a different voltage to set the comparator circuit 5 _M in a predetermined state, such as by measuring the voltage while flowing a current to the force line Lf, operation of the comparator circuit 5 _M, impedance, leakage current Check for any abnormalities.

しかしながら、上記従来の自己診断機能では、ＤＣ計測ユニット９が信号線Ｌ１_１〜Ｌ１_Ｎを介して診断対象のドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍに接続する必要があるため、ＩＣテスタにＤＵＴ２００を取り付けたままでは自己診断処理を行えないという問題があった。ＤＵＴ２００を接続させたまま上記の診断処理を行ったのでは、フォース線Ｌｆから印加される電圧や電流がＤＵＴ２００にも出力され、これら電圧や電流によりＤＵＴ２００が破壊される恐れがあったり、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍの正確な計測値が得られないことが考えられた。 However, in the conventional self-diagnosis function, the DC measurement unit 9 needs to be connected to the driver circuits 4 ₁ to 4 _N and the comparator circuits 5 _{1 to} 5 _M to be diagnosed via the signal lines L1 _{1 to} L1 _N. There is a problem that the self-diagnosis process cannot be performed with the DUT 200 attached to the IC tester. If the above diagnosis processing is performed with the DUT 200 connected, the voltage and current applied from the force line Lf are also output to the DUT 200, and the DUT 200 may be destroyed by the voltage and current, or the driver circuit It was considered that accurate measured values of 4 ₁ to 4 _N and comparator circuits 5 _{1 to} 5 _M could not be obtained.

また、ＩＣテスタの自己診断は、ＤＵＴ２００の試験途中に行う必要性がしばしば生じる。例えば、ＤＵＴ２００の試験中に歩留まりが急に低下してＩＣテスタの故障が疑われる場合などである。この場合、自己診断を行うためにＩＣテスタからＤＵＴ２００を取り外す必要があると、例えば、ウエハ上の集積回路を試験している場合には、ウエハ上の多数の端子に信号線を接続させるプローバと呼ばれる装置を操作してウエハとの接続を切り離すなど、大変煩雑で時間のかかる工程が必要となった。 In addition, the self-diagnosis of the IC tester often needs to be performed during the test of the DUT 200. For example, there is a case where the yield is suddenly lowered during the test of the DUT 200 and the failure of the IC tester is suspected. In this case, if it is necessary to remove the DUT 200 from the IC tester to perform self-diagnosis, for example, when testing an integrated circuit on a wafer, a prober for connecting signal lines to a number of terminals on the wafer A very complicated and time-consuming process such as disconnecting the connection with the wafer by operating a so-called apparatus is required.

他方、複数の信号線Ｌ１_１〜Ｌ１_Ｎの各々に（フォースリレー６やセンスリレー７が接続される結節点よりＤＵＴ２００側に）リレーを設け、自己診断時にこのリレーをオフさせて、信号線Ｌ１_１〜Ｌ１_ＮからＤＵＴ２００を切り離せるようにすることで、ＩＣテスタからＤＵＴ２００を取り外すことなく自己診断処理を実行できるとも考えられた。しかしながら、この場合、多数の信号線Ｌ１_１〜Ｌ１_Ｎの各々に１個ずつリレーを設ける必要が生じ、信号線Ｌ１_１〜Ｌ１_Ｎは膨大な数（例えば数百本から数千本）あることから、基板面積や部品コストが大幅に増大するという問題があった。 On the other hand, a relay is provided on each of the plurality of signal lines L1 _{1 to} L1 _N (on the DUT 200 side from the node where the force relay 6 and the sense relay 7 are connected), and this relay is turned off at the time of self-diagnosis. It has also been considered that the self-diagnosis process can be executed without removing the DUT 200 from the IC tester by enabling the DUT 200 to be separated from _{1 to} L1 _N. However, in this case, it is necessary to provide one relay for each of the large number of signal lines L1 _{1 to} L1 _N , and the signal lines L1 _{1 to} L1 _N have a huge number (for example, hundreds to thousands). Therefore, there is a problem that the board area and the component cost are greatly increased.

この発明の目的は、基板面積や部品コストを大幅に増大させることなく、試験装置にＤＵＴを接続させたまま自己診断機能を実現することのできる半導体試験装置を提供することにある。 An object of the present invention is to provide a semiconductor test apparatus capable of realizing a self-diagnosis function while a DUT is connected to the test apparatus without significantly increasing the board area and component cost.

上記目的を達成するため、請求項１記載の発明は、
被試験対象へ信号の出力または被試験対象から信号の入力を行う複数の入出力系回路と、
該複数の入出力系回路の入出力端子にそれぞれ接続可能な校正用信号経路を有し、該校正用信号経路を介した信号の送受信により前記複数の入出力系回路の動作タイミングの校正を行うタイミング校正手段と、
前記入出力系回路の入出力端子を前記被試験対象につながる信号線側と前記校正用信号経路側とに切換え可能な複数の機能切換リレーと、
直流系の計測を行うＤＣ計測手段と、
を備えた半導体試験装置において、
前記ＤＣ計測手段を前記校正用信号経路の途中に接続可能な割込用信号経路と、
該割込用信号経路と前記校正用信号経路との接続をオン／オフする割込リレーとを備えたことを特徴としている。 In order to achieve the above object, the invention according to claim 1
A plurality of input / output circuits for outputting a signal to the object under test or inputting a signal from the object under test;
Calibration signal paths connectable to the input / output terminals of the plurality of input / output system circuits, and the operation timings of the plurality of input / output system circuits are calibrated by transmitting and receiving signals through the calibration signal paths. Timing calibration means;
A plurality of function switching relays capable of switching the input / output terminal of the input / output system circuit to the signal line side connected to the test object and the calibration signal path side;
DC measurement means for measuring a DC system;
In a semiconductor test apparatus equipped with
An interrupt signal path capable of connecting the DC measuring means in the middle of the calibration signal path;
An interrupt relay for turning on / off the connection between the interrupt signal path and the calibration signal path is provided.

請求項２記載の発明は、さらに、
前記入出力系回路の直流系の計測を行って当該入出力系回路の異常診断を行う診断制御手段を備え、
前記診断制御手段は、
前記機能切換リレーにより前記入出力系回路を前記被試験対象につながる信号線から切断して前記校正用信号経路側に接続させ、かつ、前記割込リレーをオンさせて前記割込用信号経路を前記校正用信号経路に接続させ、
この状態で前記ＤＣ計測手段により前記入出力系回路の直流系の計測を実行させることを特徴としている。 The invention according to claim 2 further includes
Diagnostic control means for performing a DC system measurement of the input / output system circuit to diagnose abnormality of the input / output system circuit,
The diagnostic control means includes
The input / output system circuit is disconnected from the signal line connected to the object under test by the function switching relay and connected to the calibration signal path side, and the interrupt relay is turned on to change the interrupt signal path. Connected to the calibration signal path,
In this state, DC measurement of the input / output system circuit is executed by the DC measuring means.

請求項３記載の発明は、さらに、前記割込リレーと前記校正用信号経路との間にインピーダンス素子が接続されていることを特徴としている。 The invention described in claim 3 is further characterized in that an impedance element is connected between the interrupt relay and the calibration signal path.

請求項４記載の発明は、さらに、前記診断制御手段は、
前記ＤＣ計測手段により前記校正用信号経路を介した電流の出力および電圧の検出を行って当該校正用信号経路の線路抵抗を予め求める線路抵抗算出手段と、
求めた線路抵抗を記憶させる線路抵抗記憶手段と、
前記ＤＣ計測手段による前記校正用信号経路を介した直流系の計測時に計測結果から前記線路抵抗の影響を除去する線路抵抗補正手段と、
を備えていることを特徴としている。 According to a fourth aspect of the present invention, the diagnostic control means further comprises:
Line resistance calculating means for obtaining a line resistance of the calibration signal path in advance by detecting current output and voltage through the calibration signal path by the DC measuring means;
A line resistance storage means for storing the obtained line resistance;
Line resistance correction means for removing the influence of the line resistance from the measurement result at the time of measurement of the direct current system via the calibration signal path by the DC measurement means;
It is characterized by having.

請求項５記載の発明は、さらに、前記ＤＣ計測手段の入出力端子を前記被試験対象につながる信号線に直接的に接続可能なＤＣ計測用信号経路と、
前記ＤＣ計測用信号経路と前記被試験対象につながる信号線との接続をオン／オフするＤＣ計測用リレーと、を備え、
前記診断制御手段は、
前記校正用信号経路を介さずに前記ＤＣ計測用信号経路を介して前記入出力系回路の直流系の計測も実行可能であることを特徴としている。 The invention according to claim 5 further includes a DC measurement signal path capable of directly connecting an input / output terminal of the DC measurement means to a signal line connected to the test object;
A DC measurement relay for turning on / off the connection between the DC measurement signal path and the signal line connected to the test object;
The diagnostic control means includes
A DC system measurement of the input / output system circuit can also be executed through the DC measurement signal path without passing through the calibration signal path.

請求項６記載の発明は、さらに、前記ＤＣ計測手段の計測用端子を前記割込用信号経路側または前記ＤＣ計測用信号経路側に切換可能な切換スイッチを備えたことを特徴としている。 The invention described in claim 6 further includes a changeover switch capable of switching the measurement terminal of the DC measurement means to the interrupt signal path side or the DC measurement signal path side.

上記発明によれば、ＤＣ計測手段による割込用信号経路を介した入出力系回路の測定によって、半導体試験装置から被試験対象を切り離さずに、入出力系回路の異常診断を実行できるという効果がある。 According to the above-described invention, an effect that an input / output system circuit abnormality diagnosis can be executed without disconnecting a device under test from a semiconductor test apparatus by measuring the input / output system circuit via the interrupt signal path by the DC measuring means. There is.

以下、本発明の実施の形態を図面に基づいて説明する。
［第１実施形態］
図１は、本発明の第１実施形態のＩＣテスタにおけるピンエレクトロニクス部の主要部を示す構成図、図２は、ＩＣテスタのコントローラとピンエレクトロニクス部の接続構成を示したブロック図である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
FIG. 1 is a block diagram showing a main part of a pin electronics unit in the IC tester according to the first embodiment of the present invention, and FIG. 2 is a block diagram showing a connection configuration of the controller of the IC tester and the pin electronics unit.

本実施の形態である半導体試験装置としてのＩＣテスタは、主に、ＩＣ試験の統括的な制御や各部への電源供給等を行うメインフレームと、ピンエレクトロニクス部９０を内蔵しＤＵＴ（被試験対象デバイス）２００と信号の送受信を行うテストヘッド等から構成される。 The IC tester as a semiconductor test apparatus according to the present embodiment mainly includes a main frame that performs overall control of IC tests, power supply to each part, and the like, and a pin electronics unit 90. Device) 200 and a test head that transmits and receives signals.

メインフレームは、その全体の構成は省略するが、装置の統括的な制御を行うＴＳＣ（Test Sequence Controller）１００を備え、このＴＳＣ１００がインターフェース４０を介してピンエレクトロニクス部９０にコマンドを送信することで、ピンエレクトロニクス部９０にてコマンドに応じた動作が行われるようになっている。ＴＳＣ１００は、内部にＣＰＵ（中央演算処理装置）、ＲＡＭ（Random Access Memory）、制御プログラムや制御データを格納した記憶装置等を備えたコンピュータである。 The main frame is omitted in its entire configuration, but includes a TSC (Test Sequence Controller) 100 that performs overall control of the apparatus, and the TSC 100 transmits a command to the pin electronics unit 90 via the interface 40. The pin electronics unit 90 performs an operation according to the command. The TSC 100 is a computer having a CPU (Central Processing Unit), a RAM (Random Access Memory), a storage device storing control programs and control data, and the like.

テストヘッドは、主に複数のピンエレクトロニクス部９０を内蔵して構成され、ＤＵＴ２００に対する種々の試験動作を実行するものである。テストヘッドとメインフレームは例えばケーブルを介して接続され、各種コマンドや制御データの送受信ならびに各種電源電圧の供給等が行われるようになっている。 The test head mainly includes a plurality of pin electronics units 90 and performs various test operations on the DUT 200. The test head and the main frame are connected via, for example, a cable, and various commands and control data are transmitted and received, and various power supply voltages are supplied.

図１に示すように、ピンエレクトロニクス部９０は、ＤＵＴ２００の複数の端子にそれぞれ接続される複数の信号線Ｌ１_１〜Ｌ１_Ｎと、ＤＵＴ２００に信号を出力する入出力系回路としての複数のドライバ回路４_１〜４_Ｎと、ＤＵＴ２００から出力された信号の検出を行う入出力系回路としてのコンパレータ回路５_１〜５_Ｍと、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍの入出力端子と信号線Ｌ１_１〜Ｌ１_Ｎとの接続をオン／オフする出力リレー８_１〜８_Ｎと、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍの動作タイミングを校正するタイミング校正装置３と、タイミング校正装置３とドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍとを一対一で接続可能なリレートーナメント２と、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍの入出力端子をリレートーナメント２側に接続可能な校正系リレー１とを備えている。これらのうち、複数の出力リレー８と複数の校正系リレー１により機能切換リレーが構成される。 As shown in FIG. 1, the pin electronics unit 90 includes a plurality of signal lines L1 _{1 to} L1 _N connected to a plurality of terminals of the DUT 200, and a plurality of driver circuits as input / output circuits that output signals to the DUT 200. 4 ₁ to 4 _N, and comparator circuits 5 _{1 to} 5 _M as input / output circuits for detecting signals output from the DUT 200, and input / output of the driver circuits 4 ₁ to 4 _N and the comparator circuits 5 _{1 to} 5 _M Timing calibration device for calibrating the operation timings of the output relays 8 ₁ to 8 _N and the driver circuits 4 ₁ to 4 _N and the comparator circuits 5 _{1 to} 5 _M that turn on / off the connection between the terminals and the signal lines L _{1 1 to} L ₁ _N 3, a timing calibration device 3 and the driver circuit ₄ 1 to 4 _N and comparator circuit ₅ 1-5 relay tournament 2 connectable and _M in one-to-one, The input and output terminals of the driver circuit ₄ 1 to 4 _N and comparator circuit ₅ 1 to 5 _M and a calibration system relay 1 can be connected to the relay tournament 2 side. Among these, a plurality of output relays 8 and a plurality of calibration system relays 1 constitute a function switching relay.

また、ピンエレクトロニクス部９０には、ＤＵＴ２００の直流系の計測を行うＤＣ計測ユニット９と、ＤＣ計測ユニット９のフォース線Ｌｆ_０およびセンス線Ｌｓ_１を信号線Ｌ１_１〜Ｌ１_Ｎに接続可能な複数のフォースリレー６および複数のセンスリレー７と、ＤＣ計測ユニット９のもう一方のフォース線Ｌｆ_１およびセンス線Ｌｓ_１をリレートーナメント２の経路途中に接続可能な割込リレー１０と、この割込リレー１０とリレートーナメント２の経路との間に直列接続されるインピーダンス素子１１と、各リレーのオン・オフ制御を行うリレー制御回路２０等を備えている。これらの内、上記のフォース線Ｌｆ_１およびセンス線Ｌｓ_１により割込用信号経路が構成され、上記複数のフォースリレー６および複数のセンスリレー７によりＤＣ計測用リレーが構成されている。 Further, the pin electronics unit 90, a DC measurement unit 9 for measuring the direct current system of DUT 200, a plurality connectable to force lines Lf ₀ and sense lines Ls ₁ of the DC measurement unit 9 to the signal line _L1 1 _~L1 _N The force relay 6 and the plurality of sense relays 7, the other force line Lf ₁ and the sense line Ls ₁ of the DC measurement unit 9, and an interrupt relay 10 that can be connected in the course of the relay tournament 2. 10 and an impedance element 11 connected in series between the route of the relay tournament 2 and a relay control circuit 20 for performing on / off control of each relay. Among these, the force signal line Lf ₁ and the sense line Ls ₁ constitute an interrupt signal path, and the plurality of force relays 6 and the plurality of sense relays 7 constitute a DC measurement relay.

なお、ピンエレクトロニクス部９０には、その他、タイミング発生器やパターンメモリなど種々の回路構成が備わるが、これらについては図示を省略している。また、上記の各種リレーは、機械接点を有するリードリレーや半導体リレーなどのほか、接続・非接続の状態を作り出せるスイッチ機能があれば、種々の部品を適用することができる。 In addition, the pin electronics unit 90 includes various circuit configurations such as a timing generator and a pattern memory, which are not shown. The various relays described above can be applied to various components as long as they have a switch function that can create a connected / unconnected state, in addition to a reed relay or a semiconductor relay having mechanical contacts.

信号線Ｌ１_１〜Ｌ１_Ｎは、図１では省略しているが、複数のＤＵＴ２００の各端子に接続されるように多数（例えば数百本〜数千本）設けられている。校正系リレー１、フォースリレー６、センスリレー７、および、出力リレー８も、各信号線Ｌ１_１〜Ｌ１_Ｎに対応させて多数設けられ、また、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍも各信号線Ｌ１_１〜Ｌ１_Ｎに対応させて多数設けられている。 Although not shown in FIG. 1, the signal lines L1 _{1 to} L1 _N are provided in large numbers (for example, hundreds to thousands) so as to be connected to the terminals of the plurality of DUTs 200. A large number of calibration relays 1, force relays 6, sense relays 7 and output relays 8 are also provided corresponding to the respective signal lines L1 _{1 to} L1 _N , and driver circuits 4 ₁ to 4 _N and comparator circuit 5 _{1 are provided.} ˜5 _M are also provided in correspondence with the signal lines L1 _{1 to} L1 _N.

なお、ドライバ回路４_１〜４_Ｎとコンパレータ回路５_１〜５_Ｍは、１本の信号線Ｌ１_Ｘに両方が形成されている形態と、１本の信号線Ｌ１_Ｘにいずれか一方のみが形成されている形態がある。また、１枚のピンエレクトロニクス部９０において、ドライバ回路４_１〜４_Ｎのみが形成され、コンパレータ回路５_１〜５_Ｍが形成されていない形態や、その逆の形態の場合もある。 Incidentally, the driver circuit ₄ 1 to 4 _N and the comparator circuit ₅ 1 to 5 _M, only one of the forms of both the one signal line L1 _X is formed, on one signal line L1 _X is formed There are forms. Further, in one pin electronics unit 90, only the driver circuits 4 ₁ to 4 _N are formed and the comparator circuits 5 _{1 to} 5 _M are not formed, or vice versa.

リレートーナメント２は、トーナメント戦の対戦ラインのような形態で信号経路が形成され、その信号経路の各段にリレーを介在させてなるもので、各段のリレーを１つずつオンさせることで、複数の校正系リレー１のいずれか１個につながる信号経路が導通可能になっている。 In the relay tournament 2, a signal path is formed in a form like a battle line of a tournament battle, and a relay is interposed in each stage of the signal path. By turning on each relay one by one, A signal path connected to any one of the plurality of calibration system relays 1 can be conducted.

タイミング校正装置３は、リレートーナメント２を介して１個のドライバ回路４_Ｘやコンパレータ回路５_Ｘと接続され、これらドライバ回路４_Ｘやコンパレータ回路５_Ｘと信号の送受信を行って、各ドライバ回路４_１〜４_Ｎや各コンパレータ回路５_１〜５_Ｍの動作タイミングのズレを検出しその校正を行うものである。コンパレータ回路５_１〜５_Ｍは、入力信号の電圧を上限側のしきい値と下限側のしきい値とで比較する機能のほか、入力信号をラッチする機能も有しており、上記の動作タイミングとして入力信号のラッチタイミングの校正が行われる。 The timing calibration device 3 is connected to one driver circuit 4 _X and a comparator circuit 5 _X via the relay tournament 2, and transmits and receives signals to and from the driver circuit 4 _X and the comparator circuit 5 _X. ₁ to 4 _N and each of the comparator circuits 5 _{1 to} 5 _M are detected and calibrated by detecting a shift in operation timing. The comparator circuits 5 _{1 to} 5 _M have the function of latching the input signal in addition to the function of comparing the voltage of the input signal with the upper threshold value and the lower threshold value. Calibration of the latch timing of the input signal is performed as the timing.

ＤＣ計測ユニット９は、電圧の出力や電流出力を行うフォース端子と、電圧の検出を行うセンス端子とを有し、フォース端子につながるフォース線Ｌｆ_０，Ｌｆ_１とセンス端子につながるセンス線Ｌｓ_０，Ｌｓ_１とを介して直流系の計測を行うようになっている。ＤＣ計測ユニット９は、ＤＵＴ２００に対する直流系の計測のほか、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍに対しても直流系の計測を行って異常がないか自己診断することが可能になっている。 The DC measuring unit 9 has a force terminal for outputting voltage and current and a sense terminal for detecting voltage, and the force lines Lf ₀ and Lf ₁ connected to the force terminal and the sense line Ls ₀ connected to the sense terminal. , Ls ₁ is used to measure the direct current system. The DC measurement unit 9 can perform self-diagnosis of the driver circuits 4 ₁ to 4 _N and the comparator circuits 5 _{1 to} 5 _M by measuring the DC system in addition to the DC system measurement for the DUT 200 to check for any abnormality. It is possible.

また、ＤＣ計測ユニット９には、ＣＰＵ、ＲＡＭ、制御プログラムや制御データを格納した不揮発性メモリが内蔵され、これらによって所定のプログラム処理を実行することが可能にされている。このＤＣ計測ユニット９におけるＣＰＵのプログラム処理により、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍの異常診断を行う診断制御手段が実現される。 The DC measurement unit 9 includes a CPU, a RAM, and a non-volatile memory that stores control programs and control data. By these, predetermined program processing can be executed. By the program processing of the CPU in the DC measurement unit 9, a diagnosis control means for performing abnormality diagnosis of the driver circuits 4 ₁ to 4 _N and the comparator circuits 5 _{1 to} 5 _M is realized.

インピーダンス素子１１は、信号線の線路インピーダンスと比較して高周波信号に対して十分に高いインピーダンスを有し、低周波信号に対して低いインピーダンスを有するものであり、例えば、フェライトビーズなどを適用することができる。その他、インダクタンス成分を有する種々の素子を用いることができる。また、ＤＣ計測ユニット９により電流出力や電流計測が行われないような場合には、比較的大きな抵抗成分を有する素子を用いることもできる。 The impedance element 11 has a sufficiently high impedance for a high-frequency signal and a low impedance for a low-frequency signal compared to the line impedance of the signal line. For example, a ferrite bead is applied. Can do. In addition, various elements having an inductance component can be used. In addition, when current output or current measurement is not performed by the DC measurement unit 9, an element having a relatively large resistance component can be used.

このようなインピーダンス素子１１を介在させることで、タイミング校正処理の際にリレートーナメント２を介して送受信される高速な信号に対して割込リレー１０やそれよりＤＣ計測ユニット９側の影響を無視できるレベルに小さくすることができる。 By interposing such an impedance element 11, the influence of the interrupt relay 10 and the DC measurement unit 9 side on the high-speed signal transmitted / received via the relay tournament 2 during the timing calibration process can be ignored. Can be reduced to level.

リレー制御回路２０は、ＤＣ計測ユニット９やタイミング校正装置３から制御コマンドや制御データを受けて指定のリレーをオン・オフ動作させるものである。 The relay control circuit 20 receives a control command or control data from the DC measurement unit 9 or the timing calibration device 3 and turns on / off a designated relay.

図２に示すように、上記のＤＣ計測ユニット９、タイミング校正装置３、リレー制御回路２０はバス接続されて互いに制御コマンドや制御データをやり取りできるようになっている。また、このバスにはインターフェース４０を介してメインフレーム側のＴＳＣ１００も接続され各種の制御コマンドや制御データが送受信できるようになっている。 As shown in FIG. 2, the DC measurement unit 9, the timing calibration device 3, and the relay control circuit 20 are connected by a bus so that control commands and control data can be exchanged with each other. In addition, a TSC 100 on the main frame side is also connected to this bus via an interface 40 so that various control commands and control data can be transmitted and received.

次に、上記構成のＩＣテスタにおける自己診断処理の動作について説明する。
図３には、自己診断処理においてドライバ回路の計測状態を表わした説明図を、図４には、自己診断処理においてコンパレータ回路の計測状態を表わした説明図を示す。 Next, the operation of the self-diagnosis process in the IC tester having the above configuration will be described.
FIG. 3 is an explanatory diagram showing the measurement state of the driver circuit in the self-diagnosis process, and FIG. 4 is an explanatory diagram showing the measurement state of the comparator circuit in the self-diagnosis process.

自己診断処理は、特に制限されないが、例えば、オペレータが外部コンピュータからＴＳＣ１００に制御コマンドを送信し、これに基づきＴＳＣ１００がＤＣ計測ユニット９に自己診断処理の開始コマンドを送信することで開始される。この際、ＤＵＴ２００が切り離されていない場合には校正用経路を介した自己診断処理が実行され、ＤＵＴ２００が切り離されている場合にはＤＣ計測用の経路を介した自己診断処理が実行されるようにしてもよい。また、何れの経路を用いた自己診断を行うかオペレータにより選択できるようにしてもよい。ここでは、校正用経路を介した自己診断処理について説明する。 The self-diagnosis process is not particularly limited. For example, the operator transmits a control command from an external computer to the TSC 100, and the TSC 100 starts a self-diagnosis process start command to the DC measurement unit 9 based on the control command. At this time, if the DUT 200 is not disconnected, the self-diagnosis process is executed via the calibration path, and if the DUT 200 is disconnected, the self-diagnosis process is executed via the DC measurement path. It may be. Further, it may be possible for the operator to select which route is used for self-diagnosis. Here, the self-diagnosis process through the calibration path will be described.

自己診断処理が開始されると、ＤＣ計測ユニット９は、内部のソフトウェア処理により、複数のドライバ回路４_１〜４_Ｎと複数のコンパレータ回路５_１〜５_Ｍに対して１個ずつ異常がないか診断処理を実行する。 When the self-diagnosis process is started, the DC measurement unit 9 determines whether there is an abnormality one by one for the plurality of driver circuits 4 ₁ to 4 _N and the plurality of comparator circuits 5 _{1 to} 5 _M by internal software processing. Execute diagnostic processing.

図３に示すように、１個のドライバ回路４_１について診断処理を実行する場合には、まず、リレー制御回路２０にコマンドを送信して、全ての出力リレー８をオフ、該当のドライバ回路４_１に対応する校正系リレー１をオン、リレートーナメント２のうち該当のドライバ回路４_１につながる経路のリレーをオン、リレートーナメント２の初段のリレーをオフ、ならびに、割込リレー１０をオンさせる。このようなリレーの切り換えにより、校正用経路を介して該当のドライバ回路４_１の出力端子がＤＣ計測ユニット９のセンス線Ｌｓ_１とフォース線Ｌｆ_１に接続される。 As shown in FIG. 3, when executing the diagnosis process for _one driver circuit 41, first, a command is transmitted to the relay control circuit 20 to turn off all the output relays 8, and the corresponding driver circuit 4. on calibration relays 1 corresponding to _1, it turns on the relay of the path leading to the driver circuit 4 ₁ of the corresponding one of the relays tournament 2, off the first stage of the relay of the relay tournament 2, and turns on the interrupt relay 10. By switching of such a relay, the output terminal of a corresponding driver circuit 4 ₁ is connected to the sense line Ls ₁ and force line Lf ₁ of the DC measurement unit 9 via the calibration path.

次いで、この状態で、該当のドライバ回路４_１から設定電圧を出力させてセンス線Ｌｓ_１により電圧を測定したり、フォース線Ｌｆ_１に所定電流を流しながらセンス線Ｌｓ_１で電圧を検出したりすることで、該当のドライバ回路４_１の出力電圧、出力インピーダンス、リーク電流などに異常がないか確認する。そして、このような処理を全てのドライバ回路４_１〜４_Ｎに対して実行する。 Then, in this state, or to measure the voltage by the sense line Ls ₁ by outputting the setting voltage from the driver circuit 4 ₁ applicable, and detect the voltage at the sense line Ls ₁ while flowing a predetermined current to the force lines Lf ₁ by the appropriate driver circuit 4 _first output voltage, output impedance, to check if there are any problems such as leakage current. Such processing is executed for all the driver circuits 4 ₁ to 4 _N.

また、図４に示すように、１個またはドライバ回路４_Ｎと対にされたコンパレータ回路５_Ｍについて診断処理を実行する場合には、同様のリレーの切り替えを行って、該当のコンパレータ回路５_Ｍの入力端子に校正用経路を介してＤＣ計測ユニット９のセンス線Ｌｓ_１とフォース線Ｌｆ_１とが接続されるようにする。 Further, as shown in FIG. 4, when executing the diagnosis processing for one or comparator circuit 5 _M which is the driver circuit 4 _N paired performs a switching of the same relay, the corresponding comparator circuit 5 _M The sense line Ls ₁ and the force line Lf _{1 of} the DC measurement unit 9 are connected to the input terminal of the DC measurement unit 9 via the calibration path.

そして、この状態で、コンパレータ回路５_Ｍの上限側の閾値や下限側の閾値を所定の値に設定し、かつ、フォース線Ｌｆ_１から種々の電圧を出力してコンパレータ回路５_Ｍの出力を確認したり、所定電圧を印加したときのフォース線Ｌｆ_１の電流を計測したりすることで、コンパレータ回路５_Ｍの動作、入力インピーダンス、リーク電流などに異常がないか確認する。そして、このような処理を全てのコンパレータ回路５_１〜５_Ｍに対して実行する。 In this state, the threshold value of the threshold and the lower limit of the upper side of the comparator circuit 5 _M is set to a predetermined value, and confirm the output of the comparator circuit 5 _M outputs various voltages from the force line Lf ₁ or, by or to measure the current of the force lines Lf ₁ when applying a predetermined voltage, the operation of the comparator circuit 5 _M, input impedance, to check if there are any problems such as leakage current. Then, such processing is executed for all the comparator circuits 5 _{1 to} 5 _M.

全てのドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍに対して診断処理が完了したら、その結果データをＴＳＣ１００に送信するなどしてこの自己診断処理を終了する。このような自己診断処理により、ＩＣテスタにＤＵＴ２００が取り付けられたままで、内部回路に異常がないか自己診断を行うことが可能となる。 When the diagnostic process is completed for all the driver circuits 4 ₁ to 4 _N and the comparator circuits 5 _{1 to} 5 _M , the result data is transmitted to the TSC 100 and the self-diagnosis process is terminated. By such a self-diagnosis process, it is possible to perform a self-diagnosis to check whether there is an abnormality in the internal circuit while the DUT 200 is attached to the IC tester.

なお、上記の校正用経路を介したＤＣ計測では、センス線Ｌｓ_１がリレートーナメント２の前段でフォース線Ｌｆ_１と結線されているため、フォース線Ｌｆ_１から電流が流れている状態で電圧を計測した場合、リレートーナメント２を含む校正用経路の抵抗分だけ電圧値に狂いが生じる。そこで、この実施形態のＩＣテスタでは、上記のような診断処理の実行以前に、校正用経路の各抵抗値を求めて記憶装置に記憶させておき、診断処理で電圧計測を行った際に、この線路抵抗の影響を排除すべく電圧の計測値を補正する処理が行われるようになっている。このような処理は、例えば、ＤＣ計測ユニット９のソフトウェア処理により実行され、このソフトウェアにより線路抵抗算出手段、線路抵抗記憶手段、線路抵抗補正手段が構成される。補正処理については電流値×線路抵抗を電圧計測値から加減算するだけなので詳細は省略する。 In the DC measurement via the calibration path described above, since the sense line Ls ₁ is connected to the force line Lf ₁ before the relay tournament 2, the voltage is applied with current flowing from the force line Lf _1. When measured, the voltage value is distorted by the resistance of the calibration path including the relay tournament 2. Therefore, in the IC tester of this embodiment, before executing the diagnostic process as described above, each resistance value of the calibration path is obtained and stored in the storage device, and when the voltage measurement is performed in the diagnostic process, In order to eliminate the influence of the line resistance, a process for correcting the measured value of the voltage is performed. Such processing is executed by, for example, software processing of the DC measurement unit 9, and line resistance calculation means, line resistance storage means, and line resistance correction means are configured by this software. The details of the correction processing are omitted because only the current value × the line resistance is added or subtracted from the voltage measurement value.

図５には、ＤＣ計測ユニット９のＣＰＵにより実行される初期設定処理のフローチャートの一例を示す。 FIG. 5 shows an example of a flowchart of an initial setting process executed by the CPU of the DC measurement unit 9.

上記の校正用経路の各抵抗値の計測は、例えば、図５の初期設定処理により実現される。この初期設定処理は、例えば、ＩＣテスタの所定のメンテナンス時に実行されるようにしたり、工場出荷時に実行されるようにしたり、あるいは、自己診断処理の直前に実行されるようにしてもよい。この初期設定処理では、まず、リレートーナメント２の所定のリレーをオンさせて一つの校正用経路を導通させ（ステップＳ１）、次いで、この校正用経路に接続されたドライバ回路４_Ｘやコンパレータ回路５_Ｘを所定状態に設定する（ステップＳ２）。そして、フォース線Ｌｆ_１から所定電流を出力してセンス線Ｌｓ_１で電圧検出し（ステップＳ３，Ｓ４）、次に、フォース線Ｌｆ_１の電流を停止してセンス線Ｌｓ_１で電圧検出を行う（ステップＳ５，Ｓ６）。そして、これらの検出電圧の差分からこの校正用経路の抵抗値を求め、それを補正データとして記憶させる（ステップＳ７，Ｓ８）。そして、ステップＳ９の分岐処理により、これをリレートーナメント２の全経路について繰り返し行う。 The measurement of each resistance value of the calibration path is realized by, for example, the initial setting process of FIG. This initial setting process may be executed, for example, at a predetermined maintenance of the IC tester, may be executed at the time of factory shipment, or may be executed immediately before the self-diagnosis process. In this initial setting process, first, a predetermined relay of the relay tournament 2 is turned on to make one calibration path conductive (step S1), and then the driver circuit _4X and the comparator circuit 5 connected to this calibration path. _X is set to a predetermined state (step S2). Then, a predetermined current is output from the force line Lf ₁ and the voltage is detected by the sense line Ls ₁ (steps S3 and S4). Next, the current of the force line Lf ₁ is stopped and the voltage is detected by the sense line Ls _1. (Steps S5 and S6). Then, the resistance value of the calibration path is obtained from the difference between the detected voltages and stored as correction data (steps S7 and S8). Then, this is repeated for all the routes of the relay tournament 2 by the branching process of step S9.

このような初期設定処理により、校正用経路の各抵抗値が予め求められて、さらに記憶され、自己診断処理の際にこれを使用して、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍの入出力端子の電圧測定値を補正により正確な値にすることが可能となる。 By such an initial setting process, each resistance value of the calibration path is obtained in advance and further stored, and this is used in the self-diagnosis process to use the driver circuits 4 ₁ to 4 _N and the comparator circuits 5 ₁ to 5. It becomes possible to correct the voltage measurement value of the 5 _M input / output terminal by correcting it.

次に、この実施形態のＩＣテスタにおける追加機能として、自己診断処理で故障が確認された場合に、その故障部位を特定する故障部位特定処理について説明する。
図６と図７には、故障部位特定処理における第１計測状態と第２計測状態を表わした説明図を示す。 Next, as an additional function in the IC tester of this embodiment, a failure part specifying process for specifying a failure part when a failure is confirmed by the self-diagnosis process will be described.
6 and 7 are explanatory views showing the first measurement state and the second measurement state in the failure part specifying process.

故障部位特定処理は、あるドライバ回路４_Ｘやコンパレータ回路５_Ｘに異常があると判断された場合に、故障部位がその回路周辺にあるのか、校正用経路側にあるのか、信号線Ｌ１_１〜Ｌ１_ＮやＤＣ計測用経路側にあるのか、切り分けを行う処理である。この故障部位特定処理は、ＤＣ計測ユニット９のＣＰＵによるソフトウェア処理により実行させたり、ＴＳＣ１００を介したオペレータ操作により実行させるように構成することができるが、この故障部位特定処理を実行する際には、ＤＵＴ２００を切り離した状態にする必要がある。次に、図６の一番上のドライバ回路４_１に異常があると判断された場合の処理について説明する。 Failure area specifying processing, when it is determined that there is an abnormality in a certain driver circuit 4 _X and the comparator circuit 5 _X, or failure area that is in its circuit around whether in the calibration path side, the signal lines L1 ₁ ~ This is a process for performing the separation to determine whether the current is on the L1 _N or DC measurement path side. This failure part specifying process can be executed by software processing by the CPU of the DC measurement unit 9 or by an operator operation via the TSC 100. When executing this failure part specifying process, The DUT 200 needs to be disconnected. Next, a description will be given of a process when it is determined that there is an abnormality in the top of the driver circuit 4 ₁ of FIG.

ドライバ回路４_１に異常があると判断されたら、図６に示すように、このドライバ回路４_１に対応する出力リレー８およびセンスリレー７をオンさせて、ＤＣ計測用経路側のセンス線Ｌｓ_０をドライバ回路４_１の出力端子に接続する。そして、ドライバ回路４_１に設定値の電圧出力を行わせ、この電圧を測定する。次に、図７に示すように、先の出力リレー８やセンスリレー７をオフさせるとともに、このドライバ回路４_１に対応する校正系リレー１、リレートーナメント２のリレーおよび割込リレー１０をオンさせて校正用経路に割り込むセンス線Ｌｓ_１をリレートーナメント２を介してドライバ回路４_１の出力端子に接続する。そして、ドライバ回路４_１の設定値の電圧出力を行わせ、この電圧を測定する。 If it is determined that there is an abnormality in the driver circuit 4 _1, as shown in FIG. 6, the output relay 8 and sense relay 7 corresponding to the driver circuit 4 ₁ turns on, sense line Ls ₀ of the DC measurement path side the connection to the output terminal of the driver circuit 4 _1. Then, to perform the voltage output of the setting value to the driver circuit 4 _1, measuring this voltage. Next, as shown in FIG. 7, with turn off the previous output relay 8 or sensing relay 7, the calibration relays 1 corresponding to the driver circuit 4 _1, turns on the relay and interrupts the relay 10 relays Tournament 2 the sense line Ls ₁ interrupt the calibration path Te via the relay tournament 2 is connected to the output terminal of the driver circuit 4 _1. Then, to perform the voltage output of the driver circuit 4 ₁ setting, measuring this voltage.

その結果、ドライバ回路４_１の設定値とＤＣ計測用経路を介した計測で得た計測データＡが一致し、ドライバ回路４_１の設定値と校正用経路を介した計測で得た計測データＢ（線路抵抗の補正済みのデータ）が不一致の場合には、校正用経路のリレーやその線路自体に故障部位があると判定する。また、その逆であれば、ＤＣ計測用経路のリレーやその線路自体に故障部位があると判定する。また、ドライバ回路４_１の設定値と両計測データＡ，Ｂが不一致で、かつ、両計測データＡ，Ｂが一致している場合には、このドライバ回路４_１やその設定回路に故障部位があると判定する。 As a result, the measurement data B measurement data A obtained in measurement via setpoint and DC measurement path of the driver circuit 4 ₁ match, obtained by measurement via calibration path and the driver circuit 4 _first set value If the (line resistance corrected data) does not match, it is determined that there is a faulty part in the relay of the calibration path or the line itself. If the opposite is true, it is determined that there is a faulty part in the relay of the DC measurement path or the line itself. The setting value of the driver circuit 4 ₁ and both measurement data A, B are in disagreement, and both the measurement data A, when B is matched, the failure area The driver circuit 4 ₁ and to the setting circuit Judge that there is.

そして、このような判定データがＴＳＣ１００側に送られてオペレータに出力されるようになっている。このような異常部位特定処理により、自己診断処理等で異常が確認された場合に、異常の発生部位を小さい範囲で切り分けることができるので、故障修理等で実際の異常部位を特定していく際に大変参考にすることができる。 Such determination data is sent to the TSC 100 side and output to the operator. When abnormalities are confirmed by self-diagnostic processing, etc., by such an abnormal part identification process, the abnormal part can be separated in a small range, so when identifying the actual abnormal part in failure repair etc. Can be very helpful.

以上のように、この実施形態のＩＣテスタによれば、割込リレー１０と校正用経路を介したドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_ＭのＤＣ計測により、ＩＣテスタからＤＵＴ２００を切り離すことなく、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍに異常がないか自己診断することができる。従って、例えば、ＤＵＴ２００の試験途中に急に歩留まりが低下してＩＣテスタの故障が疑われる場合でも、ＤＵＴ２００をＩＣテスタから取り外すといった煩雑で時間のかかる工程を行わずに、ＩＣテスタの自己診断処理を行ってＩＣテスタ側の故障なのかＤＵＴ２００側の異常なのか確認することが可能となる。また、このために追加される部品は割込リレー１０やインピーダンス素子１１等であり、また、ＤＣ計測ユニット９のチャンネルを１つ増設するだけなので、回路基板や部品コストを大幅に増大させることがない。 As described above, according to the IC tester of this embodiment, from the IC tester, the DUT 200 is measured by DC measurement of the driver circuits 4 ₁ to 4 _N and the comparator circuits 5 _{1 to} 5 _M via the interrupt relay 10 and the calibration path. The driver circuits 4 ₁ to 4 _N and the comparator circuits 5 _{1 to} 5 _M can be self-diagnosed without being disconnected. Therefore, for example, even when the yield suddenly drops during the test of the DUT 200 and a failure of the IC tester is suspected, the IC tester self-diagnosis process is performed without performing the complicated and time-consuming process of removing the DUT 200 from the IC tester. It is possible to confirm whether the failure is on the IC tester side or the DUT 200 side is abnormal. In addition, the parts added for this purpose are the interrupt relay 10 and the impedance element 11 and the like, and since only one channel of the DC measuring unit 9 is added, the circuit board and the parts cost can be greatly increased. Absent.

また、校正用経路の抵抗を予め計測しておき、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_ＭのＤＣ計測を行う場合に、校正用経路の抵抗分の補正を行うようになっているので、複数のリレーが介在された校正用経路を介したＤＣ計測であっても比較的正確な測定値を求めることが可能である。 In addition, when the resistance of the calibration path is measured in advance and the DC measurement of the driver circuits 4 ₁ to 4 _N and the comparator circuits 5 _{1 to} 5 _M is performed, the correction for the resistance of the calibration path is performed. Therefore, it is possible to obtain a relatively accurate measurement value even in DC measurement via a calibration path in which a plurality of relays are interposed.

また、割込リレー１０とリレートーナメント２の間にインピーダンス素子１１を設けているので、タイミング校正装置３による校正処理の際に、割込リレー１０からＤＣ計測ユニット９側の影響を無視できるレベルに小さくすることができる。 In addition, since the impedance element 11 is provided between the interrupt relay 10 and the relay tournament 2, it is at a level at which the influence from the interrupt relay 10 on the DC measurement unit 9 side can be ignored during the calibration process by the timing calibration device 3. Can be small.

［第２実施形態］
図８は、第２実施形態のＩＣテスタにおけるピンエレクトロニクス９０Ｂの主要部を示した構成図である。 [Second Embodiment]
FIG. 8 is a configuration diagram showing the main part of the pin electronics 90B in the IC tester of the second embodiment.

第２実施形態は、ＤＣ計測ユニット９のフォース線やセンス線をリレートーナメント２の途中に割り込ませるのに、その割込位置を、第１実施形態ではリレートーナメント２の１段目にしているのに対して、リレートーナメント２の中段に設定したものである。 In the second embodiment, the force line and the sense line of the DC measuring unit 9 are interrupted in the middle of the relay tournament 2, and the interrupt position is set to the first stage of the relay tournament 2 in the first embodiment. On the other hand, it is set in the middle of the relay tournament 2.

リレートーナメント２は初段から一段ずつ後段にずれるごとに信号経路が倍々に増えていくため、この実施形態では、リレートーナメント２に割り込ませるセンス線Ｌｓ_１〜Ｌｓ_ｎ、ならびに、フォース線Ｌｆ_１〜Ｌｆ_ｎを、それに対応してｎ本ずつ設けている。また、これらｎ本分のセンス線Ｌｓ_１〜Ｌｓ_ｎやフォース線Ｌｆ_１〜Ｌｆ_ｎに対応させて、ＤＣ計測ユニット９もｎチャンネル分設け、それぞれが並列的にＤＣ計測を実行可能なように構成されている。さらに、これらｎチャンネルのセンス線Ｌｓ_１〜Ｌｓ_ｎやフォース線Ｌｆ_１〜Ｌｆ_ｎに対応させて、割込リレー１０やインピーダンス素子１１もｎ個ずつ形成している。 In the relay tournament 2, the signal path is doubled every time one stage is shifted from the first stage. Therefore, in this embodiment, the sense lines Ls _{1 to} Ls _n and the force lines Lf _{1 to} Lf to be interrupted in the relay tournament 2 are used. _n is provided corresponding to each n. Further, in correspondence to the sense line _Ls 1 _~Ls _n or force line _Lf 1 _~Lf _n of these n duty, DC measuring unit 9 also provided n channels, so that each can perform a parallel DC measurement It is configured. Further, in correspondence to the sense line _Ls 1 _~Ls _n or force line _Lf 1 _~Lf _n of these n-channel, interrupt relay 10 and the impedance element 11 is also formed n pieces each.

このような構成によれば、ＤＣ計測ユニット９や割込リレー１０等をｎチャンネル分設ける分、回路規模や部品コストが大きくなるものの、ＤＣ計測ユニット９を並列動作させることで、複数のドライバ回路４_１〜４_Ｎや複数のコンパレータ回路５_１〜５_ＭのＤＣ計測をｎ個ずつ同時に行うことができるので、それにより、自己診断処理を比較的短時間で遂行できるという効果が得られる。 According to such a configuration, although the circuit scale and the component cost are increased by providing n channels of the DC measurement units 9 and the interrupt relays 10 and the like, a plurality of driver circuits are operated by operating the DC measurement units 9 in parallel. Since it is possible to simultaneously perform n DC measurements of 4 ₁ to 4 _N and a plurality of comparator circuits 5 _{1 to} 5 _M , the effect that the self-diagnosis process can be performed in a relatively short time is obtained.

なお、フォース線Ｌｆ_１〜Ｌｆ_ｎやセンス線Ｌｓ_１〜Ｌｓ_ｎの割込位置をリレートーナメント２の前段側とすれば、部品点数を少なくできる一方、自己診断処理にかかる時間が長くなる。また、上記割込位置をリレートーナメント２の後段側とすることで、部品点数が多くなる一方、自己診断処理に掛かる時間を短くすることができる。そのため、両方の利点と欠点を考慮して上記の割込位置を適宜決定するとよい。 Incidentally, if the interrupt position of the force lines _Lf 1 _~Lf _n and sense lines _Ls 1 _~Ls _n and the preceding stage of the relay tournament 2, while number of parts can be reduced, time required for the self-diagnosis process is prolonged. Further, by setting the interrupt position to the rear stage side of the relay tournament 2, the number of parts is increased while the time required for the self-diagnosis process can be shortened. Therefore, it is preferable to appropriately determine the interrupt position in consideration of both advantages and disadvantages.

［第３実施形態］
図９は、第３実施形態のＩＣテスタにおけるピンエレクトロニクス９０Ｃの主要部を示した構成図である。 [Third Embodiment]
FIG. 9 is a configuration diagram showing a main part of the pin electronics 90C in the IC tester of the third embodiment.

第３実施形態は、ＤＣ計測ユニット９の１チャンネル分の入出力線に切換スイッチ１３を設け、この１チャンネルの入出力を校正用経路側のフォース線Ｌｆ_１およびセンス線Ｌｓ_１と、信号線Ｌ１_１〜Ｌ１_Ｎに直接的に接続させるフォース線Ｌｆ_０およびセンス線Ｌｓ_０とで切り換え可能にしたものである。 In the third embodiment, a changeover switch 13 is provided on an input / output line for one channel of the DC measurement unit 9, and the input / output of this one channel is used as a force line Lf ₁ and a sense line Ls ₁ on the calibration path side, and a signal line. Switching between a force line Lf ₀ and a sense line Ls ₀ that are directly connected to L1 _{1 to} L1 _N is possible.

このような構成によれば、ＤＣ計測ユニット９のチャンネル数を増やすことなく、両方の経路で自己診断処理時のＤＣ計測を行うことが可能となる、回路規模や部品コストの低減を図ることができる。なお、切換スイッチ１３は、ＤＣ計測ユニット９内に設けるようにしてもよい。 According to such a configuration, it is possible to perform DC measurement at the time of self-diagnosis processing in both paths without increasing the number of channels of the DC measurement unit 9, and it is possible to reduce the circuit scale and component cost. it can. The changeover switch 13 may be provided in the DC measurement unit 9.

［第４実施形態］
図１０は、第４実施形態のＩＣテスタにおけるピンエレクトロニクス９０Ｄの主要部を示した構成図である。 [Fourth Embodiment]
FIG. 10 is a configuration diagram showing a main part of the pin electronics 90D in the IC tester of the fourth embodiment.

第４実施形態の構成は、校正用経路に割り込ませる信号線をフォース線Ｌｆ_１のみとし、これに対応するセンス線Ｌｓ_１を専用の信号線を形成して各ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍの入出力端子に接続させたものである。 In the configuration of the fourth embodiment, only the force line Lf ₁ is used as the signal line to be interrupted in the calibration path, and the corresponding sense line Ls ₁ is formed as a dedicated signal line so that each of the driver circuits 4 ₁ to 4 _N The comparator circuits 5 _{1 to} 5 are connected to the input / output terminals of _M.

センス線Ｌｓ_１の専用の信号線は、例えば図１０に示すように、リレートーナメント２と同様の線路状に形成し、センス線Ｌｓ_１がいずれかの一つの経路で導通されるように、リレートーナメント２と同様の形態で複数のセンスリレー７ａを設けるようにしてもよい。 Dedicated signal lines of the sense line Ls _1, for example, as shown in FIG. 10, is formed on the same line-shaped relay tournament 2, as a sense line Ls ₁ is turned in either one of the paths, the relay You may make it provide the some sense relay 7a with the form similar to the tournament 2. FIG.

また、この専用の信号線の先端側には、インピーダンス素子１１ａを直列に挿入し、タイミング校正処理の際にこの信号線やセンスリレー７ａが悪影響を及ぼさないように構成するとよい。インピーダンス素子１１ａには、前述のインピーダンス素子１１と同様のものを適用することができるし、また、センス線Ｌｓ_１には電流は殆んど流れないため高い抵抗成分を有するものを用いることもできる。 Further, an impedance element 11a may be inserted in series at the front end side of the dedicated signal line so that the signal line and the sense relay 7a are not adversely affected during the timing calibration process. The impedance elements 11a, it is also to be applied to the same as the impedance element 11 described above, also possible to use a material having a high resistance component for the sense line Ls ₁ no current flows almost .

このような構成によれば、新たに追加するリレーの数が増大するという課題があるものの、ドライバ回路４_１〜４_Ｎやコンパレータ回路５_１〜５_Ｍの入出力端子の電圧を、リレートーナメント２の線路抵抗の影響なく、センス線Ｌｓ_１を介して直接的に計測することができるという効果が得られる。 According to such a configuration, although there is a problem that the number of newly added relays is increased, the voltage of the input / output terminals of the driver circuits 4 ₁ to 4 _N and the comparator circuits 5 _{1 to} 5 _M is changed to the relay tournament 2. The effect that the measurement can be performed directly via the sense line Ls ₁ without the influence of the line resistance of is obtained.

なお、本発明は、上記第１〜第４の実施形態に限られるものでなく、様々な変更が可能である。例えば、上記実施形態では、ＤＣ計測ユニット９のＣＰＵがソフトウェア処理により異常診断処理を実行する例を示したが、例えば、ＴＳＣ１００側のソフトウェア処理により異常診断処理を実行させたり、その他、別の制御装置により異常診断処理を実行させるようにしてもよい。また、異常診断を行う入出力系回路としてドライバ回路４_１〜４_Ｎとコンパレータ回路５_１〜５_Ｍとを示しているが、その他、ＤＵＴと信号の授受を行う回路であればそれらを含めるようにしてもよい。 The present invention is not limited to the first to fourth embodiments, and various modifications can be made. For example, in the above-described embodiment, an example in which the CPU of the DC measurement unit 9 executes the abnormality diagnosis process by software processing has been shown. However, for example, the abnormality diagnosis processing is executed by software processing on the TSC 100 side, or other control is performed. An abnormality diagnosis process may be executed by the apparatus. In addition, driver circuits 4 ₁ to 4 _N and comparator circuits 5 _{1 to} 5 _M are shown as input / output circuits for performing abnormality diagnosis, but any other circuit that exchanges signals with the DUT should be included. It may be.

また、校正用経路としてリレートーナメント２を例示しているが、例えば、マトリクスリレーを用いるなど校正用経路の形態は特に制限されるものではない。また、フォース線と割込リレーとの間にリレーを設けてセンス線のみを校正用経路に接続可能な構成としてもよい。その他、実施の形態で示した細部等は発明の趣旨を逸脱しない範囲で適宜変更可能である。 Moreover, although the relay tournament 2 is illustrated as a calibration route, the form of the calibration route is not particularly limited, for example, using a matrix relay. Alternatively, a relay may be provided between the force line and the interrupt relay so that only the sense line can be connected to the calibration path. In addition, the details shown in the embodiments can be appropriately changed without departing from the spirit of the invention.

本発明の第１実施形態のＩＣテスタにおけるピンエレクトロニクス部の主要部を示す構成図である。It is a block diagram which shows the principal part of the pin electronics part in the IC tester of 1st Embodiment of this invention. ＩＣテスタのコントローラとピンエレクトロニクス部の接続構成を示したブロック図である。It is the block diagram which showed the connection structure of the controller of an IC tester, and a pin electronics part. ドライバ回路の異常診断を実行している状態を示す説明図である。It is explanatory drawing which shows the state which is performing abnormality diagnosis of a driver circuit. コンパレータ回路の異常診断を実行している状態を示す説明図である。It is explanatory drawing which shows the state which is performing abnormality diagnosis of a comparator circuit. ＤＣ計測ユニットのＣＰＵにより実行される初期設定処理の一例を示すフローチャートである。It is a flowchart which shows an example of the initial setting process performed by CPU of DC measurement unit. 故障部位特定処理における第１計測状態を示す説明図である。It is explanatory drawing which shows the 1st measurement state in a failure site | part identification process. 故障部位特定処理における第２計測状態を示す説明図である。It is explanatory drawing which shows the 2nd measurement state in a failure part specific process. 本発明の第２実施形態のピンエレクトロニクス部の主要部を示す構成図である。It is a block diagram which shows the principal part of the pin electronics part of 2nd Embodiment of this invention. 本発明の第３実施形態のピンエレクトロニクス部の主要部を示す構成図である。It is a block diagram which shows the principal part of the pin electronics part of 3rd Embodiment of this invention. 本発明の第４実施形態のピンエレクトロニクス部の主要部を示す構成図である。It is a block diagram which shows the principal part of the pin electronics part of 4th Embodiment of this invention. 従来のＩＣテスタにおけるピンエレクトロニクス部の主要部を示す構成図である。It is a block diagram which shows the principal part of the pin electronics part in the conventional IC tester. 従来のＩＣテスタにおいてドライバ回路の異常診断を実行している状態を示す説明図である。It is explanatory drawing which shows the state which is performing the abnormality diagnosis of a driver circuit in the conventional IC tester. 従来のＩＣテスタにおいてコンパレータ回路の異常診断を実行している状態を示す説明図である。It is explanatory drawing which shows the state which is performing abnormality diagnosis of the comparator circuit in the conventional IC tester.

符号の説明Explanation of symbols

１校正系リレー
２リレートーナメント
３タイミング校正装置
４_１〜４_Ｎドライバ回路
５_１〜５_Ｍコンパレータ回路
６フォースリレー
７センスリレー
８出力リレー
９ＤＣ計測ユニット
１０割込リレー
１１インピーダンス素子
１３切換スイッチ
２０リレー制御回路
４０インターフェース
１００ＴＳＣ
２００ＤＵＴ
Ｌ１_１〜Ｌ１_ＮＤＵＴにつながる信号線
Ｌｓ_０，Ｌｓ_１センス線
Ｌｆ_０，Ｌｆ_１フォース線 1 calibration relays 2 Relay tournament 3 timing correcting device 4 ₁ to 4 _N driver circuits 5 ₁ to 5 _M comparator circuit 6 Force relay 7 sense relay 8 output relay 9 DC measurement unit 10 interrupts the relay 11 impedance elements 13 change-over switch 20 relays Control circuit 40 Interface 100 TSC
200 DUT
Signal lines connected to L1 _{1 to} L1 _N DUT Ls ₀ , Ls ₁ sense lines Lf ₀ , Lf ₁ force lines

Claims

被試験対象へ信号の出力または被試験対象から信号の入力を行う複数の入出力系回路と、
該複数の入出力系回路の入出力端子にそれぞれ接続可能な校正用信号経路を有し、該校正用信号経路を介した信号の送受信により前記複数の入出力系回路の動作タイミングの校正を行うタイミング校正手段と、
前記入出力系回路の入出力端子を前記被試験対象につながる信号線側と前記校正用信号経路側とに切換え可能な複数の機能切換リレーと、
直流系の計測を行うＤＣ計測手段と、
を備えた半導体試験装置において、
前記ＤＣ計測手段を前記校正用信号経路の途中に接続可能な割込用信号経路と、
該割込用信号経路と前記校正用信号経路との接続をオン／オフする割込リレーとを備えたことを特徴とする半導体試験装置。 A plurality of input / output circuits for outputting a signal to the object under test or inputting a signal from the object under test;
Calibration signal paths connectable to the input / output terminals of the plurality of input / output system circuits, and the operation timings of the plurality of input / output system circuits are calibrated by transmitting and receiving signals through the calibration signal paths. Timing calibration means;
A plurality of function switching relays capable of switching the input / output terminal of the input / output system circuit to the signal line side connected to the test object and the calibration signal path side;
DC measurement means for measuring a DC system;
In a semiconductor test apparatus equipped with
An interrupt signal path capable of connecting the DC measuring means in the middle of the calibration signal path;
A semiconductor test apparatus comprising: an interrupt relay for turning on / off the connection between the interrupt signal path and the calibration signal path.

前記入出力系回路の直流系の計測を行って当該入出力系回路の異常診断を行う診断制御手段を備え、
前記診断制御手段は、
前記機能切換リレーにより前記入出力系回路を前記被試験対象につながる信号線から切断して前記校正用信号経路側に接続させ、かつ、前記割込リレーをオンさせて前記割込用信号経路を前記校正用信号経路に接続させ、
この状態で前記ＤＣ計測手段により前記入出力系回路の直流系の計測を実行させることを特徴とする請求項１記載の半導体試験装置。 Diagnostic control means for performing a DC system measurement of the input / output system circuit to diagnose abnormality of the input / output system circuit,
The diagnostic control means includes
The input / output system circuit is disconnected from the signal line connected to the object under test by the function switching relay and connected to the calibration signal path side, and the interrupt relay is turned on to change the interrupt signal path. Connected to the calibration signal path,
2. The semiconductor test apparatus according to claim 1, wherein in this state, the DC measurement means performs measurement of a DC system of the input / output system circuit.

前記割込リレーと前記校正用信号経路との間にインピーダンス素子が接続されていることを特徴とする請求項１または２に記載の半導体試験装置。 The semiconductor test apparatus according to claim 1, wherein an impedance element is connected between the interrupt relay and the calibration signal path.

前記診断制御手段は、
前記ＤＣ計測手段により前記校正用信号経路を介した電流の出力および電圧の検出を行って当該校正用信号経路の線路抵抗を予め求める線路抵抗算出手段と、
求めた線路抵抗を記憶させる線路抵抗記憶手段と、
前記ＤＣ計測手段による前記校正用信号経路を介した直流系の計測時に計測結果から前記線路抵抗の影響を除去する線路抵抗補正手段と、
を備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体試験装置。 The diagnostic control means includes
Line resistance calculating means for obtaining a line resistance of the calibration signal path in advance by detecting current output and voltage through the calibration signal path by the DC measuring means;
A line resistance storage means for storing the obtained line resistance;
Line resistance correction means for removing the influence of the line resistance from the measurement result at the time of measurement of the direct current system via the calibration signal path by the DC measurement means;
The semiconductor test apparatus according to claim 1, wherein the semiconductor test apparatus is provided.

前記ＤＣ計測手段の入出力端子を前記被試験対象につながる信号線に直接的に接続可能なＤＣ計測用信号経路と、
前記ＤＣ計測用信号経路と前記被試験対象につながる信号線との接続をオン／オフするＤＣ計測用リレーと、を備え、
前記診断制御手段は、
前記校正用信号経路を介さずに前記ＤＣ計測用信号経路を介して前記入出力系回路の直流系の計測も実行可能であることを特徴とする請求項１〜４のいずれか１項に記載の半導体試験装置。 A DC measurement signal path capable of directly connecting an input / output terminal of the DC measurement means to a signal line connected to the test object;
A DC measurement relay for turning on / off the connection between the DC measurement signal path and the signal line connected to the test object;
The diagnostic control means includes
5. The DC system of the input / output system circuit can also be measured via the DC measurement signal path without passing through the calibration signal path. 6. Semiconductor test equipment.

前記ＤＣ計測手段の計測用端子を前記割込用信号経路側または前記ＤＣ計測用信号経路側に切換可能な切換スイッチを備えたことを特徴とする請求項５記載の半導体試験装置。 6. The semiconductor test apparatus according to claim 5, further comprising a changeover switch capable of switching a measurement terminal of the DC measurement means to the interrupt signal path side or the DC measurement signal path side.