JP4857682B2 - Semiconductor integrated circuit device and electronic apparatus - Google Patents

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Description

本発明は、半導体集積回路装置及び電子機器に関する。   The present invention relates to a semiconductor integrated circuit device and an electronic apparatus.

液晶パネルなどの表示パネルを駆動する半導体集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。   There is a display driver (LCD driver) as a semiconductor integrated circuit device for driving a display panel such as a liquid crystal panel. This display driver is required to reduce the chip size in order to reduce the cost.

しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの半導体集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。   However, the size of a display panel incorporated in a mobile phone or the like is almost constant. Therefore, if a fine process is employed and the semiconductor integrated circuit device of the display driver is simply shrunk to reduce the chip size, it causes problems such as difficulty in mounting.

また、ユーザが表示ドライバを液晶パネルに実装して表示装置を製造するにあたり、表示ドライバ側にて種々の調整が必要である。例えば、表示ドライバをパネルの仕様（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ、ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ等）や駆動条件の仕様に合わせる調整や、あるいはパネル間の表示特性にばらつきがないように調整することである。ＩＣメーカ側でも、ＩＣ検査時に、発振周波数、出力電圧の調整や、冗長メモリへの切換などが必要となっている。   In addition, when a user mounts a display driver on a liquid crystal panel to manufacture a display device, various adjustments are necessary on the display driver side. For example, by adjusting the display driver according to the specifications of the panel (amorphous TFT, low-temperature polysilicon TFT, QCIF, QVGA, VGA, etc.) and driving conditions, or by adjusting the display characteristics so that there is no variation between the panels. is there. The IC manufacturer also needs to adjust the oscillation frequency and output voltage, switch to redundant memory, etc. during IC inspection.

従来は、ユーザ側の調整は、外付けのＥ２ＰＲＯＭ（ELECTRICAL ERASABLE PROGRAMABLE READ ONLY MEMORY）、外付けのトリマ抵抗（可変抵抗）により行なわれていた。ＩＣメーカ側での冗長メモリへの切換などは、半導体集積回路装置内に設けたヒューズ素子の溶断により行なわれていた。 Conventionally, adjustment on the user side has been performed by an external E 2 PROM (ELECTRICAL ERASABLE PROGRAMABLE READ ONLY MEMORY) and an external trimmer resistance (variable resistance). Switching to a redundant memory on the IC manufacturer side is performed by fusing a fuse element provided in the semiconductor integrated circuit device.

しかし、部品の外付け作業はユーザにとって煩雑であり、トリマ抵抗は高価でサイズも大きく、壊れ易いと言う欠点もある。ＩＣメーカ側にとっても、ヒューズ素子の切断、その後の動作確認の作業も煩雑である。   However, the external mounting operation of the components is complicated for the user, and the trimmer resistor is expensive, large in size, and easily broken. For the IC manufacturer side, the work of cutting the fuse element and the subsequent operation confirmation are also complicated.

ここで、二層のゲートを要するスタックゲート型の不揮性記憶装置と比して、簡易な製造工程で、かつ安価なコストで製造できる不揮発性記憶装置として、特許文献１に記載の不揮発性記憶装置が提案されている。特許文献１に記載の不揮発性記憶装置は、コントロールゲートが半導体層内のＮ型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる（以下、「単層ゲート型の不揮発性記憶装置」ということもある）。このような単層ゲート型の不揮発性記憶装置は、ゲート電極を積層する必要がないため、通常のＣＭＯＳトランジスタのプロセスと同様にして形成することができる。   Here, as a non-volatile memory device that can be manufactured at a low cost with a simple manufacturing process as compared with a stacked gate type non-volatile memory device that requires two layers of gates, the non-volatile memory described in Patent Document 1 Storage devices have been proposed. In the nonvolatile memory device described in Patent Document 1, the control gate is an N-type impurity region in the semiconductor layer, and the floating gate electrode is formed of a conductive layer such as a single polysilicon layer (hereinafter referred to as “single-layer gate”). Type non-volatile memory device). Such a single-layer gate type nonvolatile memory device can be formed in the same manner as a process of a normal CMOS transistor because it is not necessary to stack gate electrodes.

不揮発性記憶装置では、メモリセルアレイブロックに各種の駆動電圧を供給する駆動電圧供給ブロックを有する。
特開昭６３−１６６２７４号公報 The nonvolatile memory device includes a drive voltage supply block that supplies various drive voltages to the memory cell array block.
JP 63-166274 A

本発明の目的は、メモリセルアレイブロックと駆動電圧供給ブロックとを隣接配置し、かつ、各ブロックでの素子配列を考慮したウェル構造を有する不揮発性メモリを有する半導体集積回路装置及びこれを含む電子機器を提供することにある。   An object of the present invention is to provide a semiconductor integrated circuit device having a nonvolatile memory having a well structure in which a memory cell array block and a drive voltage supply block are arranged adjacent to each other and considering an element arrangement in each block, and an electronic apparatus including the same Is to provide.

本発明の一態様に係る半導体集積回路装置は、半導体基板上に、複数のワード線、複数のビット線、複数のコントロールゲート線及び複数のメモリセルを含む少なくとも一つのメモリセルアレイブロックと、前記少なくとも一つのメモリセルアレイブロックに隣接され、前記少なくとも一つのメモリセルアレイブロックに駆動電圧を供給する駆動電圧供給ブロックとを含む不揮発性メモリを有し、前記少なくとも一つのメモリセルアレイブロックは、前記半導体基板の第１のウェル群に形成され、前記第１のウェル群の長手方向は、前記複数のワード線及び前記複数のコントロールゲート線が延びる方向と一致し、前記駆動電圧供給ブロックは、前記半導体基板の第２のウェル群に形成され、前記第２のウェル群の長手方向は、前記第１のウェル群の長手方向と直交することを特徴とする。   A semiconductor integrated circuit device according to one embodiment of the present invention includes at least one memory cell array block including a plurality of word lines, a plurality of bit lines, a plurality of control gate lines, and a plurality of memory cells on a semiconductor substrate; A non-volatile memory including a driving voltage supply block that is adjacent to one memory cell array block and supplies a driving voltage to the at least one memory cell array block, and the at least one memory cell array block includes a first memory cell array block; Formed in one well group, and a longitudinal direction of the first well group coincides with a direction in which the plurality of word lines and the plurality of control gate lines extend, and the drive voltage supply block includes a first well group of the semiconductor substrate. Formed in two well groups, and the longitudinal direction of the second well group is defined by the first well group. Characterized in that perpendicular to the longitudinal direction of the Le group.

本発明の一態様では、メモリセルアレイブロックが形成される第１のウェル群の長手方向は、複数のワード線及び複数のコントロールゲート線が延びる方向に沿ってメモリセルが配列されるため、複数のワード線及び複数のコントロールゲート線が延びる方向と一致している。一方、駆動電圧供給ブロックは、複数のワード線及び複数のコントロールゲート線に駆動電圧を供給するための素子を有し、この素子は、複数のワード線及び複数のコントロールゲート線に直交する方向に配列される。このため、駆動電圧供給ブロックが形成される第２のウェル群の長手方向を第１のウェル群の長手方向と直交する方向とした。   In one embodiment of the present invention, the longitudinal direction of the first well group in which the memory cell array block is formed has a plurality of memory cells arranged along a direction in which the plurality of word lines and the plurality of control gate lines extend. It coincides with the direction in which the word line and the plurality of control gate lines extend. On the other hand, the drive voltage supply block has elements for supplying a drive voltage to a plurality of word lines and a plurality of control gate lines, and the elements are arranged in a direction orthogonal to the plurality of word lines and the plurality of control gate lines. Arranged. For this reason, the longitudinal direction of the second well group in which the drive voltage supply block is formed is set to a direction orthogonal to the longitudinal direction of the first well group.

本発明の一態様では、前記駆動電圧供給ブロックは、前記複数のメモリセルの各々の前記コントロールゲートを駆動するコントロールゲート線ドライバと、前記複数のワード線を駆動するワード線ドライバと、電源電圧に基づいて、前記コントロールゲート線ドライバ及び前記ワード線ドライバを駆動する信号を生成するデコーダとを有し、前記第２のウェル群は、前記コントロールゲート線ドライバが形成される第１のドライバウェルと、前記ワード線ドライバが形成される第２のドライバウェルと、前記デコーダが形成されるデコーダウェルとに分離され、前記第１のドライバウェル、前記第２のドライバウェル及び前記デコーダウェルに、それぞれに供給される電圧を異ならせることができる。   In one aspect of the present invention, the drive voltage supply block includes a control gate line driver that drives the control gate of each of the plurality of memory cells, a word line driver that drives the plurality of word lines, and a power supply voltage. And a decoder for generating a signal for driving the control gate line driver and the word line driver, and the second well group includes a first driver well in which the control gate line driver is formed; The second driver well in which the word line driver is formed and the decoder well in which the decoder is formed are separated and supplied to the first driver well, the second driver well, and the decoder well, respectively. Different voltages can be used.

供給される電圧がそれぞれ異なる第１，第２のドライバウェル及びデコーダウェルを分離することで、耐圧設計が容易となる。   By separating the first and second driver wells and decoder wells that are supplied with different voltages, the withstand voltage design is facilitated.

本発明の一態様では、前記駆動電圧供給ブロックを挟んだ両側に、２つのメモリセルアレイブロックが設けられ、前記駆動電圧供給ブロックは前記２つのメモリセルアレイブロックに前記駆動電圧を供給することができる。   In one aspect of the present invention, two memory cell array blocks are provided on both sides of the drive voltage supply block, and the drive voltage supply block can supply the drive voltage to the two memory cell array blocks.

つまり、駆動電圧供給ブロックを境に、ワード線及びコントロールゲート線を２分割しているので、ワード線及びコントロールゲートの長さを半減させて信号遅延を防止し、かつ、各ドライバから最短距離で駆動できる。しかも駆動電圧供給ブロックを２つのメモリセルアレイブロックに共用することで小面積化かが図れる。   In other words, since the word line and the control gate line are divided into two with the drive voltage supply block as a boundary, the length of the word line and the control gate is halved to prevent signal delay, and at the shortest distance from each driver. Can drive. In addition, the area can be reduced by sharing the drive voltage supply block with the two memory cell array blocks.

本発明の一態様では、前記駆動電圧供給ブロックは、前記第１のドライバウェルと前記第２のドライバウェルとの間に、前記デコーダウェルを有することができる。   In one aspect of the present invention, the drive voltage supply block may include the decoder well between the first driver well and the second driver well.

こうすると、中央領域のデコーダウェルに形成されるデコーダは、その側方の第１のドライバウェルに形成されるコントロールゲート線ドライバと、他の側方の第２のドライバウェルに形成されるワード線ドライバとに、ショートパスにて信号を供給できる。   Thus, the decoder formed in the decoder well in the central region includes the control gate line driver formed in the first driver well on the side and the word line formed in the second driver well on the other side. Signals can be supplied to the driver via a short path.

本発明の一態様では、前記複数のメモリセルの各々は、前記半導体基板に形成された書き込み／読み出しトランジスタ及び消去トランジスタと、前記書き込み／読み出しトランジスタ及び前記消去トランジスタの各ゲートに共用されるフローティングゲートと、前記半導体基板に形成されており、前記フローティングゲートが絶縁層を介して対向する位置に形成された不純物領域にて形成されるコントロールゲートと、前記複数のワード線の一つの論理に基づいて、前記書き込み／読み出しトランジスタと前記複数のビット線の一つとを接続／非接続するセルスイッチとを有することができる。   In one embodiment of the present invention, each of the plurality of memory cells includes a write / read transistor and an erase transistor formed on the semiconductor substrate, and a floating gate shared by the gates of the write / read transistor and the erase transistor. And a control gate formed in the semiconductor substrate and formed in an impurity region formed at a position where the floating gate is opposed to the insulating layer via an insulating layer, and based on one logic of the plurality of word lines And a cell switch for connecting / disconnecting the write / read transistor and one of the plurality of bit lines.

本発明の一態様でも、フローティングゲートのみの「単層ゲート」構造であるが、書き込みと消去とをチャネルの導電型が異なるＭＯＳトランジスタで行なっている点が従来技術と異なる。書き込み領域と同一の箇所で消去をする場合と比して消去の電圧に対する耐圧を向上させることができる。   One embodiment of the present invention also has a “single layer gate” structure with only a floating gate, but differs from the prior art in that writing and erasing are performed by MOS transistors having different channel conductivity types. Compared with the case where erasing is performed at the same location as the writing region, the withstand voltage against the erasing voltage can be improved.

本発明の一態様では、前記第１及び第２のウェル群は、前記半導体基板を第１の導電型としたとき、前記半導体基板に形成される第２導電型の深層ウェルと、前記第２導電型の深層ウェル上に形成された第１導電型の表層ウェルと、前記第２導電型の深層ウェル上にて前記第１導電型の表層ウェルを囲む第２導電型の環状表層ウェルと、前記第１導電型の表層ウェル及び前記第２導電型の環状表層ウェルに形成された最表層不純物領域とで形成されるトリプルウェル構造を有することができる。   In one aspect of the present invention, the first and second well groups include a second well-type deep well formed in the semiconductor substrate and the second well when the semiconductor substrate is of a first conductivity type. A first conductivity type surface layer well formed on the conductivity type deep layer well; a second conductivity type annular surface layer well surrounding the first conductivity type surface layer well on the second conductivity type deep layer well; It may have a triple well structure formed by an outermost layer impurity region formed in the first conductivity type surface well and the second conductivity type annular surface well.

トリプルウェル構造の採用により、第１導電型の表層ウェルを、消去トランジスタが形成される第２の導電型の環状表層ウェルで囲み、かつ、それらの下層に第２導電型の深層ウェルを配置することで、第１導電型の表層ウェルを半導体基板から電気的に分離でき、第１導電型の表層ウェルと半導体基板とを異なる電位に設定することが可能となる。   By adopting the triple well structure, the surface layer well of the first conductivity type is surrounded by the annular surface layer well of the second conductivity type in which the erasing transistor is formed, and the deep layer well of the second conductivity type is disposed below them. Thus, the surface layer well of the first conductivity type can be electrically separated from the semiconductor substrate, and the surface layer well of the first conductivity type and the semiconductor substrate can be set to different potentials.

この場合、前記第２のウェル群では、前記第１のドライバウェル、前記第２のドライバウェル及び前記デコーダウェルは、それぞれ離間して配置され、前記第１のドライバウェル、前記第２のドライバウェル及び前記デコーダウェルの周囲の領域に、第１導電型の環状深層ウェルを形成することができる。   In this case, in the second well group, the first driver well, the second driver well, and the decoder well are spaced apart from each other, and the first driver well, the second driver well, and the like. In addition, an annular deep well of the first conductivity type can be formed in a region around the decoder well.

ウェル同士を離間することで、異なる電圧が供給される第１のドライバウェル、第２のドライバウェル及びデコーダウェルの耐圧構造を実現できる。さらに、離間スペースに第１導電型の環状深層ウェルを形成したり、加えて、第１導電型の環状深層ウェルが形成されている領域の最表層に、第１導電型の不純物リングを形成することが好ましい。寄生トランジスタのゲートとなり得る配線が離間スペースを跨いだとしても、寄生トランジスタがオンして離間スペースの電位が反転することを防止できるからである。   By separating the wells, it is possible to realize a withstand voltage structure of the first driver well, the second driver well, and the decoder well to which different voltages are supplied. Furthermore, a first conductivity type annular deep well is formed in the spaced space, and in addition, a first conductivity type impurity ring is formed in the outermost layer of the region where the first conductivity type annular deep well is formed. It is preferable. This is because even if a wiring that can serve as the gate of the parasitic transistor straddles the separation space, it is possible to prevent the parasitic transistor from being turned on and the potential of the separation space from being inverted.

本発明の一態様では、前記第１のウェル群では、前記消去トランジスタは前記第２導電型の環状表層ウェルに形成され、前記コントロールゲート及び前記書き込み／読み出しトランジスタは前記第１導電型の表層ウェルに形成することができる。   In one aspect of the present invention, in the first well group, the erase transistor is formed in the annular surface layer well of the second conductivity type, and the control gate and the write / read transistor are the surface layer well of the first conductivity type. Can be formed.

書き込み／読み出しトランジスタ及びコントロールゲートが形成される第１導電型の表層ウェルを、消去トランジスタが形成される第２の導電型の環状表層ウェルで囲み、かつ、それらの下層に第２導電型の深層ウェルを配置することで、第１導電型の表層ウェルを半導体基板から電気的に分離できる。   A surface layer well of a first conductivity type in which a write / read transistor and a control gate are formed is surrounded by a ring surface layer well of a second conductivity type in which an erase transistor is formed, and a deep layer of the second conductivity type is formed below them. By disposing the well, the surface well of the first conductivity type can be electrically separated from the semiconductor substrate.

本発明の一態様では、前記第１のウェル群では、前記第１導電型の表層ウェルと前記第２導電型の環状表層ウェルとは離間され、前記第１導電型の表層ウェルと前記第２導電型の環状表層ウェルとの間に前記第２導電型の深層ウェルが形成され、前記書き込み／読み出しトランジスタとビット線との間に、第１導電型のトランジスタと第２導電型のトランジスタとからなるトランスファーゲートが、前記セルスイッチとして設けられ、前記第２導電型のトランジスタは、前記第１導電型の表層ウェルに形成され、前記第２導電型の環状表層ウェルは、２つの長辺領域を有し、前記２つの長辺領域の一方に、前記消去トランジスタが形成され、前記２つの長辺領域の他方に隣り合って、第２導電型の帯状表層ウェルが形成され、前記第２導電型の帯状表層ウェルに、前記第１導電型のトランジスタを形成することができる。   In one aspect of the present invention, in the first well group, the first conductivity type surface well and the second conductivity type annular surface well are spaced apart from each other, and the first conductivity type surface well and the second well are separated from each other. The second conductivity type deep layer well is formed between the conductivity type annular surface layer well, and the first conductivity type transistor and the second conductivity type transistor are interposed between the write / read transistor and the bit line. A transfer gate is provided as the cell switch, the second conductivity type transistor is formed in the first conductivity type surface well, and the second conductivity type annular surface well has two long side regions. And the erase transistor is formed in one of the two long side regions, and a strip-type surface well of a second conductivity type is formed adjacent to the other of the two long side regions, and the second conductivity type The strip surface well, it is possible to form a transistor of the first conductivity type.

耐圧が問題であれば、前記２つの長辺領域の他方と前記第２導電型の帯状表層ウェルとを離間させてもよい。この場合、前記第２導電型の環状表層ウェル及び前記第２導電型の帯状表層ウェルの周囲の領域に、第１導電型の環状深層ウェルを形成することができる。加えて、前記第１導電型の環状深層ウェルが形成されている領域の最表層に、第１導電型の不純物リングを形成することができる。   If the breakdown voltage is a problem, the other of the two long side regions may be separated from the second conductive type belt-shaped surface layer well. In this case, an annular deep well of the first conductivity type can be formed in a region around the annular surface well of the second conductivity type and the strip-shaped surface well of the second conductivity type. In addition, an impurity ring of the first conductivity type can be formed on the outermost layer in the region where the annular deep well of the first conductivity type is formed.

前記第１導電型の環状深層ウェルを形成する代りに、前記第２導電型の帯状表層ウェルを囲う領域に、第１導電型の環状表層ウェルを形成することができる。耐圧を確保するために、前記第１導電型の環状表層ウェルと前記２つの長辺領域の他方とを離間させることができる。この場合は、前記第１導電型の環状表層ウェルの最表層に、第１導電型の不純物リングを形成することが好ましい。   Instead of forming the first conductivity type annular deep well, a first conductivity type annular surface well can be formed in a region surrounding the second conductivity type strip surface well. In order to ensure a breakdown voltage, the annular surface layer well of the first conductivity type can be separated from the other of the two long side regions. In this case, it is preferable to form a first conductivity type impurity ring in the outermost layer of the first conductivity type annular surface layer well.

本発明の一態様では、前記メモリセルアレイブロックは前記複数のワード線が延びる方向にて分割された複数のカラムブロックを有し、前記複数のワード線の各々は、メインワード線と、前記メインワード線に従属する複数のサブワード線とに階層化され、前記複数のサブワード線の各１本が、前記複数のカラムブロック毎に配置され、前記ワード線ドライバをメインワード線ドライバとすることができる。これにより、ワード線の階層駆動が行なえる。   In one aspect of the present invention, the memory cell array block includes a plurality of column blocks divided in a direction in which the plurality of word lines extend, and each of the plurality of word lines includes a main word line and the main word The sub word lines are hierarchized into a plurality of sub word lines subordinate to the line, and one of the plurality of sub word lines is arranged for each of the plurality of column blocks, and the word line driver can be a main word line driver. Thereby, hierarchical driving of the word lines can be performed.

本発明の一態様では、前記複数のカラムブロックの各々は、前記複数のワード線が延びる方向でさらに分割されたメモリセル領域及びサブワード線デコーダ領域を有し、前記サブワード線デコーダ領域に、前記メインワード線の論理に基づいて前記メインワード線に従属する前記複数のサブワード線の１本を選択駆動するサブワード線デコーダを設けることができる。   In one aspect of the present invention, each of the plurality of column blocks includes a memory cell region and a sub word line decoder region further divided in a direction in which the plurality of word lines extend, and the main word block includes the main word block in the sub word line decoder region. A sub word line decoder for selectively driving one of the plurality of sub word lines subordinate to the main word line based on the logic of the word line can be provided.

本発明の一態様によれば、前記メモリセル領域及び前記サブワード線デコーダ領域を、前記半導体基板上に形成された共通のウェル領域（第１のウェル群）に形成することができる。このように、別々のウェルを設けなくて良いので、メモリセルアレイブロックの小面積化が図れる。この場合、前記サブワード線デコーダ領域に配置された前記サブワード線デコーダを形成するトランジスタを、前記第１導電型の表層ウェル及び前記第２導電型の帯状表層ウェルに形成することができる。   According to one aspect of the present invention, the memory cell region and the sub word line decoder region can be formed in a common well region (first well group) formed on the semiconductor substrate. Thus, since it is not necessary to provide separate wells, the area of the memory cell array block can be reduced. In this case, the transistor forming the sub word line decoder disposed in the sub word line decoder region can be formed in the first conductivity type surface well and the second conductivity type strip surface well.

本発明の一態様では、前記第１導電型がＰ型、前記第２導電型がＮ型とするとことができるが、逆であっても良い。   In one embodiment of the present invention, the first conductivity type may be P-type and the second conductivity type may be N-type, but the opposite may be possible.

また本発明の他の態様は、上記のいずれかに記載の半導体集積回路装置と、前記半導体集積回路装置により駆動される表示パネルとを含む電子機器を定義している。   According to another aspect of the present invention, an electronic apparatus including any of the semiconductor integrated circuit devices described above and a display panel driven by the semiconductor integrated circuit device is defined.

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。   Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.

１．半導体集積回路装置の構成
本実施形態の半導体集積回路装置１０の構成例を図１に示す。本実施形態では、半導体集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また半導体集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図１では半導体集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。 1. Configuration of Semiconductor Integrated Circuit Device FIG. 1 shows a configuration example of the semiconductor integrated circuit device 10 of this embodiment. In the present embodiment, the direction from the first side SD1 which is the short side of the semiconductor integrated circuit device 10 to the third side SD3 facing the first direction D1 is the first direction D1, and the opposite direction of D1 is the third direction D3. It is said. A direction from the second side SD2 which is the long side of the semiconductor integrated circuit device 10 to the fourth side SD4 facing the second side D2 is a second direction D2, and a direction opposite to D2 is a fourth direction D4. In FIG. 1, the left side of the semiconductor integrated circuit device 10 is the first side SD1 and the right side is the third side SD3, but the left side is the third side SD3 and the right side is the first side SD1. There may be.

図１に示すように本実施形態の半導体集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。本実施形態では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に並んでいる。   As shown in FIG. 1, the semiconductor integrated circuit device 10 of the present embodiment includes first to Nth circuit blocks CB1 to CBN (N is an integer of 2 or more) arranged along the direction D1. In this embodiment, circuit blocks CB1 to CBN are arranged in the D1 direction.

また半導体集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。   Further, the semiconductor integrated circuit device 10 includes an output side I / F region 12 (first interface region in a broad sense) provided along the side SD4 on the D2 direction side of the first to Nth circuit blocks CB1 to CBN. . Further, it includes an input-side I / F area 14 (second interface area in a broad sense) provided along the side SD2 on the D4 direction side of the first to Nth circuit blocks CB1 to CBN.

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。半導体集積回路装置１０が表示ドライバである本実施形態では、プログラマブルＲＯＭブロック（広義には不揮発性メモリ）は必須であり、そのプログラマブルＲＯＭブロックからのデータの行く先の回路ブロック、例えばロジック回路（ゲートアレイブロック）あるいは電源回路ブロックが必須である。   The first to Nth circuit blocks CB1 to CBN can include at least two (or three) different circuit blocks (circuit blocks having different functions). In the present embodiment in which the semiconductor integrated circuit device 10 is a display driver, a programmable ROM block (nonvolatile memory in a broad sense) is essential, and a circuit block to which data from the programmable ROM block goes, such as a logic circuit (gate array) Block) or power supply circuit block is essential.

例えば図２に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。   For example, FIG. 2 shows examples of various types of display drivers and circuit blocks incorporated therein.

図３（Ａ）（Ｂ）に本実施形態の表示ドライバの半導体集積回路装置１０の平面レイアウトの例を示す。図３（Ａ）（Ｂ）は、メモリ内蔵のアモルファスＴＦＴパネル用の例であり、図３（Ａ）は例えばＱＣＩＦ、３２階調用の表示ドライバをターゲットとし、図３（Ｂ）はＱＶＧＡ、６４階調用の表示ドライバをターゲットとしている。   3A and 3B show examples of a planar layout of the semiconductor integrated circuit device 10 of the display driver of this embodiment. 3A and 3B are examples for an amorphous TFT panel with a built-in memory. FIG. 3A targets a display driver for, for example, QCIF and 32 gradations, and FIG. The display driver for gradation is targeted.

図３（Ａ）では、プログラマブルＲＯＭ２０は、電源回路ＰＢ及びロジック回路ＬＢの間にある。換言すれば、プログラマブルＲＯＭ２０は、Ｄ１方向にて電源回路ＰＢ及びロジック回路ＬＢの各ブロックに隣接している。   In FIG. 3A, the programmable ROM 20 is between the power supply circuit PB and the logic circuit LB. In other words, the programmable ROM 20 is adjacent to each block of the power supply circuit PB and the logic circuit LB in the direction D1.

一方、図３（Ｂ）では、プログラマブルＲＯＭ２０のブロックは、Ｄ１方向にて電源回路ＰＢのブロックに隣接している。   On the other hand, in FIG. 3B, the block of the programmable ROM 20 is adjacent to the block of the power supply circuit PB in the direction D1.

この理由は、プログラマブルＲＯＭ２０から読み出されるデータの主たる行く先が、電源回路ＰＢ及び／またはロジック回路ＬＢだからである。つまり、プログラマブルＲＯＭ２０からのデータをショートパスで電源回路ＰＢ及び／またはロジック回路ＬＢに供給できる。なお、プログラマブルＲＯＭ２０から読み出されるデータについては後述する。   This is because the main destination of data read from the programmable ROM 20 is the power supply circuit PB and / or the logic circuit LB. That is, data from the programmable ROM 20 can be supplied to the power supply circuit PB and / or the logic circuit LB through a short path. The data read from the programmable ROM 20 will be described later.

図３（Ａ）（Ｂ）では、上述した３つのブロック以外に、表示データが記憶されるメモリＭＢ１〜ＭＢ４と、その各メモリに隣接して配置されるデータドライバＤＢ１〜ＤＢ４と、階調電圧生成回路ＧＢと、１または２個の走査ドライバＳＢ（またはＳＢ１，ＳＢ２）を含む。   3A and 3B, in addition to the three blocks described above, memories MB1 to MB4 in which display data is stored, data drivers DB1 to DB4 arranged adjacent to each memory, and gradation voltages The generation circuit GB and one or two scan drivers SB (or SB1, SB2) are included.

図４（Ａ）に本実施形態の半導体集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。またＷは半導体集積回路装置１０のＤ２方向での幅である。   FIG. 4A shows an example of a cross-sectional view along the direction D2 of the semiconductor integrated circuit device 10 of the present embodiment. Here, W1, WB, and W2 are the widths in the D2 direction of the output side I / F region 12, the circuit blocks CB1 to CBN, and the input side I / F region 14, respectively. W is the width of the semiconductor integrated circuit device 10 in the direction D2.

本実施形態では図４（Ａ）に示すように、Ｄ２方向において、回路ブロックＣＢ１〜ＣＢＮと出力側、入力側Ｉ／Ｆ領域１２、１４との間に他の回路ブロックが介在しない構成にできる。従って、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２とすることができ、細長の半導体集積回路装置を実現できる。具体的には、Ｄ２方向での幅Ｗは、Ｗ＜２ｍｍとすることができ、更に具体的にはＷ＜１．５ｍｍとすることができる。なおチップの検査やマウンティングを考慮すると、Ｗ＞０．９ｍｍであることが望ましい。また長辺方向での長さＬＤ（図３（Ａ）（Ｂ）参照）は、１５ｍｍ＜ＬＤ＜２７ｍｍとすることができる。またチップ形状比ＳＰ＝ＬＤ／Ｗは、ＳＰ＞１０とすることができ、更に具体的にはＳＰ＞１２とすることができる。   In this embodiment, as shown in FIG. 4A, in the direction D2, no other circuit block is interposed between the circuit blocks CB1 to CBN and the output side and input side I / F regions 12 and 14. . Therefore, W1 + WB + W2 ≦ W <W1 + 2 × WB + W2 can be satisfied, and a slender semiconductor integrated circuit device can be realized. Specifically, the width W in the D2 direction can be set to W <2 mm, and more specifically, W <1.5 mm. In consideration of chip inspection and mounting, it is desirable that W> 0.9 mm. The length LD in the long side direction (see FIGS. 3A and 3B) can be 15 mm <LD <27 mm. The chip shape ratio SP = LD / W can be set to SP> 10, and more specifically, SP> 12.

図４（Ｂ）は、２以上の複数の回路ブロックがＤ２方向に沿って配置される比較例を示す。またＤ２方向において、回路ブロック間や、回路ブロックとＩ／Ｆ領域の間に配線領域が形成される。従って半導体集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、Ｄ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。   FIG. 4B shows a comparative example in which two or more circuit blocks are arranged along the direction D2. In the D2 direction, a wiring region is formed between the circuit blocks or between the circuit block and the I / F region. Therefore, the width W of the semiconductor integrated circuit device 500 in the D2 direction (short side direction) becomes large, and a slim and slender chip cannot be realized. Therefore, even if the chip is shrunk using a fine process, the length LD in the D1 direction (long side direction) is also shortened, and the output pitch becomes narrow, which makes mounting difficult.

また本実施形態では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。   In the present embodiment, since the plurality of circuit blocks CB1 to CBN are arranged along the direction D1, it is possible to easily cope with a change in product specifications and the like. In other words, since it is possible to design products with various specifications using a common platform, the design efficiency can be improved.

２．プログラマブルＲＯＭのデータ
２．１．階調電圧データ
本実施形態の半導体集積回路装置では、プログラマブルＲＯＭ２０に記憶されるデータは、階調電圧を調整する調整データであってもよい。そして、階調電圧生成回路（γ補正回路）は、プログラマブルＲＯＭ２０に記憶された調整データに基づいて、階調電圧を生成する。以下、階調電圧生成回路（γ補正回路）の動作について説明する。 2. Programmable ROM data 2.1. Grayscale voltage data In the semiconductor integrated circuit device of this embodiment, the data stored in the programmable ROM 20 may be adjustment data for adjusting the grayscale voltage. Then, the gradation voltage generation circuit (γ correction circuit) generates a gradation voltage based on the adjustment data stored in the programmable ROM 20. Hereinafter, the operation of the gradation voltage generation circuit (γ correction circuit) will be described.

図５は、図３（Ａ）に示す回路ブロックのうち、プログラマブルＲＯＭ２０、ロジック回路ＬＢ及び階調電圧生成回路（γ補正回路）ＧＢを示している。   FIG. 5 shows a programmable ROM 20, a logic circuit LB, and a gradation voltage generation circuit (γ correction circuit) GB among the circuit blocks shown in FIG.

プログラマブルＲＯＭ２０には、階調電圧を調整するための調整データが、例えばユーザ（表示装置製造メーカ）により入力される。調整レジスタ１２６は、ロジック回路ＬＢ内に設けられている。調整レジスタ１２６は、階調電圧を調整可能な種々の設定データを設定することができる。プログラムＲＯＭ２０に記憶された調整データを調整レジスタ１２６へ読み出すことにより設定データが出力される。調整レジスタ１２６から読み出された設定データが、階調電圧生成回路ＧＢに供給される。   Adjustment data for adjusting the gradation voltage is input to the programmable ROM 20 by, for example, a user (display device manufacturer). The adjustment register 126 is provided in the logic circuit LB. The adjustment register 126 can set various setting data that can adjust the gradation voltage. Setting data is output by reading the adjustment data stored in the program ROM 20 to the adjustment register 126. The setting data read from the adjustment register 126 is supplied to the gradation voltage generation circuit GB.

階調電圧生成回路ＧＢは、選択用電圧生成回路１２２と、階調電圧選択回路１２４とを有する。選択用電圧生成回路１２２（電圧分割回路）は、電源回路ＰＢで生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧を出力する。具体的には選択用電圧生成回路１２２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧として出力する。階調電圧選択回路１２４は、調整レジスタ１２６より供給された階調特性の設定データに基づいて、選択用電圧の中から、例えば６４階調の場合には６４個の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。   The gradation voltage generation circuit GB includes a selection voltage generation circuit 122 and a gradation voltage selection circuit 124. The selection voltage generation circuit 122 (voltage division circuit) outputs a selection voltage based on the high power supply voltages VDDH and VSSH generated by the power supply circuit PB. Specifically, the selection voltage generation circuit 122 includes a ladder resistor circuit having a plurality of resistor elements connected in series. A voltage obtained by dividing VDDH and VSSH by the ladder resistor circuit is output as a selection voltage. The gradation voltage selection circuit 124 selects, for example, 64 voltages in the case of 64 gradations from among the selection voltages based on the gradation characteristic setting data supplied from the adjustment register 126, to Output as regulated voltages V0 to V63. In this way, it is possible to generate a gradation voltage having an optimum gradation characteristic (γ correction characteristic) according to the display panel.

調整レジスタ１２６は、振幅調整レジスタ１３０、傾き調整レジスタ１３２、微調整レジスタ１３４を含んでいてもよい。振幅調整レジスタ１３０、傾き調整レジスタ１３２、微調整レジスタ１３４には、階調特性のデータが設定されている。   The adjustment register 126 may include an amplitude adjustment register 130, a tilt adjustment register 132, and a fine adjustment register 134. In the amplitude adjustment register 130, the inclination adjustment register 132, and the fine adjustment register 134, gradation characteristic data is set.

例えば、プログラマブルＲＯＭ２０に記憶された５ビットの設定データを振幅調整レジスタ１３０へ読み出すことで、図６（Ａ）のＢ１、Ｂ２に示すように電源電圧ＶＤＤＨ、ＶＳＳＨの電圧レベルが変化し、階調電圧の振幅調整が可能になる。   For example, by reading the 5-bit setting data stored in the programmable ROM 20 to the amplitude adjustment register 130, the voltage levels of the power supply voltages VDDH and VSSH change as shown by B1 and B2 in FIG. The voltage amplitude can be adjusted.

また、プログラマブルＲＯＭ２０に記憶された設定データを傾き調整レジスタ１３２へ読み出すことで、図６（Ｂ）のＢ３〜Ｂ６に示すように、階調レベルの４ポイントにおける階調電圧が変化し、階調特性の傾き調整が可能になる。即ち傾き調整レジスタ１３２に設定される各４ビットの設定データＶＲＰ０〜ＶＲＰ３に基づいて、ラダー抵抗を構成する抵抗素子ＲＬ１，ＲＬ３，ＲＬ１０，ＲＬ１２の抵抗値が変化し、Ｂ３に示すような傾き調整が可能になる。   Further, by reading the setting data stored in the programmable ROM 20 to the inclination adjustment register 132, as shown in B3 to B6 of FIG. The inclination of the characteristic can be adjusted. That is, the resistance values of the resistance elements RL1, RL3, RL10, and RL12 constituting the ladder resistance change based on the 4-bit setting data VRP0 to VRP3 set in the inclination adjustment register 132, and the inclination adjustment as shown in B3 is performed. Is possible.

また、プログラマブルＲＯＭ２０に記憶された設定データを微調整レジスタ１３４へ読み出すことで、図６（Ｃ）のＢ７〜Ｂ１４に示すように、階調レベルの８ポイントにおける階調電圧が変化し、階調特性の微調整が可能になる。即ち微調整レジスタ１３４に設定される各３ビットの設定データＶＰ１〜ＶＰ８に基づいて、８ｔｏ１セレクタ１４１〜１４８が、８つの抵抗素子ＲＬ２，ＲＬ４〜ＲＬ９，ＲＬ１１の各８個のタップのうちから１つのタップをそれぞれ選択し、選択されたタップの電圧をＶＯＰ１〜ＯＰ８として出力する。これにより図６（Ｃ）のＢ７〜Ｂ１４に示すような微調整が可能になる。   Further, by reading the setting data stored in the programmable ROM 20 to the fine adjustment register 134, as shown in B7 to B14 of FIG. Fine adjustment of the characteristics becomes possible. That is, based on the 3-bit setting data VP1 to VP8 set in the fine adjustment register 134, the 8to1 selectors 141 to 148 select one of eight taps of the eight resistance elements RL2, RL4 to RL9, and RL11. Two taps are selected, and the voltages of the selected taps are output as VOP1 to OP8. As a result, fine adjustment as shown in B7 to B14 of FIG.

階調アンプ部１５０は、８ｔｏ１セレクタ１４２〜１４８の出力ＶＯＰ１〜ＶＯＰ８やＶＤＤＨ、ＶＳＳＨに基づいて、階調電圧Ｖ０〜Ｖ６３を出力する。具体的には階調アンプ部１５０は、ＶＯＰ１〜ＶＰＯＰ８が入力される第１〜第８のインピーダンス変換回路（ボルテージフォロワ接続された演算増幅器）を含む。そして例えば第１〜第８のインピーダンス変換回路のうちの隣り合うインピーダンス変換回路の出力電圧を抵抗分割することで、階調電圧Ｖ１〜Ｖ６２が生成される。   The gradation amplifier unit 150 outputs gradation voltages V0 to V63 based on the outputs VOP1 to VOP8 of the 8to1 selectors 142 to 148, VDDH, and VSSH. Specifically, the gradation amplifier unit 150 includes first to eighth impedance conversion circuits (operational amplifiers connected to voltage followers) to which VOP1 to VPOP8 are input. Then, for example, by dividing the output voltage of the adjacent impedance conversion circuit among the first to eighth impedance conversion circuits by resistance, the gradation voltages V1 to V62 are generated.

以上のような調整を行えば、表示パネルの種類に応じた最適な階調特性（γ特性）を得ることができ、表示品質を向上できる。そして、本実施形態では、プログラマブルＲＯＭ２０には、表示パネルの種類に応じた最適な階調特性（γ特性）を得るための調整データが記憶されている。そのため、表示パネルの種類毎に最適な階調特性（γ特性）を得ることができ、表示品質を向上することができる。   By performing the adjustment as described above, it is possible to obtain the optimum gradation characteristic (γ characteristic) according to the type of the display panel, and to improve the display quality. In the present embodiment, the programmable ROM 20 stores adjustment data for obtaining optimum gradation characteristics (γ characteristics) according to the type of display panel. Therefore, it is possible to obtain optimum gradation characteristics (γ characteristics) for each type of display panel, and to improve display quality.

また、本実施の形態では、プログラマブルＲＯＭ２０と、ロジック回路ブロックＬＢとは、第１の方向Ｄ１に沿って隣接して配置されてなる。このようにすれば、プログラマブルＲＯＭ２０からの調整データの信号線をショートパスでロジック回路ブロックＬＢに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。   In the present embodiment, the programmable ROM 20 and the logic circuit block LB are disposed adjacent to each other along the first direction D1. In this way, the adjustment data signal line from the programmable ROM 20 can be connected to the logic circuit block LB through a short path, and therefore an increase in chip area caused by the wiring region can be prevented.

さらに、本実施形態では図３（Ａ）に示すようにロジック回路ブロックＬＢと階調電圧生成回路ブロックＧＢをＤ１方向に沿って隣接して配置させてもよい。このようにすれば、ロジック回路ブロックＬＢからの信号線を、ショートパスで階調電圧生成回路ブロックＧＢに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。   Furthermore, in this embodiment, as shown in FIG. 3A, the logic circuit block LB and the gradation voltage generation circuit block GB may be arranged adjacent to each other along the direction D1. In this way, since the signal line from the logic circuit block LB can be connected to the gradation voltage generation circuit block GB through a short path, an increase in chip area due to the wiring region can be prevented.

２．２．パネル設定電圧データ
本実施形態の半導体集積回路装置では、プログラマブルＲＯＭ２０に記憶されるデータは、パネル電圧を調整する調整データであってもよい。該パネル電圧を調整する調整データは、例えば、対向電極ＶＣＯＭに与えられる電圧を調整するためのデータであってもよい。 2.2. Panel Setting Voltage Data In the semiconductor integrated circuit device of this embodiment, the data stored in the programmable ROM 20 may be adjustment data for adjusting the panel voltage. The adjustment data for adjusting the panel voltage may be data for adjusting the voltage applied to the counter electrode VCOM, for example.

図７に、電気光学装置を含む表示装置の構成例のブロック図を示す。図７の表示装置は、液晶装置としての機能を実現する。そして、電気光学装置は、液晶パネルとしての機能を実現する。   FIG. 7 shows a block diagram of a configuration example of a display device including an electro-optical device. The display device of FIG. 7 realizes a function as a liquid crystal device. The electro-optical device realizes a function as a liquid crystal panel.

液晶装置１６０（広義には表示装置）は、スイッチング素子としてＴＦＴを用いた液晶パネル（広義には表示パネル）１６２、データ線駆動回路１７０、走査線駆動回路１８０、コントローラ１９０、電源回路１９２を含む。   The liquid crystal device 160 (display device in a broad sense) includes a liquid crystal panel (display panel in a broad sense) 162 using TFTs as switching elements, a data line driving circuit 170, a scanning line driving circuit 180, a controller 190, and a power supply circuit 192. .

ＴＦＴのゲート電極は走査線Ｇに接続され、ＴＦＴのソース電極はデータ線Ｓに接続され、ＴＦＴのドレイン電極は画素電極ＰＥに接続されている。この画素電極ＰＥと、液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬ（液晶素子）及び補助容量ＣＳが形成されている。そして、ＴＦＴ、画素電極ＰＥ等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥと対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。   The gate electrode of the TFT is connected to the scanning line G, the source electrode of the TFT is connected to the data line S, and the drain electrode of the TFT is connected to the pixel electrode PE. A liquid crystal capacitor CL (liquid crystal element) and an auxiliary capacitor CS are formed between the pixel electrode PE and a counter electrode VCOM (common electrode) facing each other with a liquid crystal element (electro-optical material in a broad sense) interposed therebetween. . Then, liquid crystal is sealed between the active matrix substrate on which the TFT, the pixel electrode PE, and the like are formed, and the counter substrate on which the counter electrode VCOM is formed, according to the applied voltage between the pixel electrode PE and the counter electrode VCOM. The transmittance of the pixel is changed.

本実施の形態では、プログラマブルＲＯＭ２０には、対向電極ＶＣＯＭに与えられる電圧を調整する調整データが記憶されていてもよい。そして、該調整データに基づいて、電源回路１９２の電圧が調整され、対向電極ＶＣＯＭに与えられる。該調整データを、表示パネル毎に設定することで、表示品質を向上することができる。   In the present embodiment, the programmable ROM 20 may store adjustment data for adjusting the voltage applied to the counter electrode VCOM. Based on the adjustment data, the voltage of the power supply circuit 192 is adjusted and applied to the counter electrode VCOM. Display quality can be improved by setting the adjustment data for each display panel.

本実施の形態では、図３（Ａ）に示すように、プログラマブルＲＯＭ２０と電源回路ブロックＰＢとは、第１の方向Ｄ１に沿って隣接して配置されてなる。このようにすれば、プログラマブルＲＯＭ２０からの調整データの信号線を、ショートパスで電源回路ブロックＰＢに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。   In the present embodiment, as shown in FIG. 3A, the programmable ROM 20 and the power supply circuit block PB are arranged adjacent to each other along the first direction D1. In this way, the adjustment data signal line from the programmable ROM 20 can be connected to the power supply circuit block PB through a short path, and therefore an increase in chip area due to the wiring region can be prevented.

２．３．その他のユーザ設定情報
本実施の形態の半導体集積回路装置では、プログラマブルＲＯＭ２０に記憶されるデータはこれらに限られるものではない。例えば、プログラマブルＲＯＭ２０には、表示ドライバ調整データとして、所与のタイミングを調整する調整データが記憶されていてもよい。すなわち、該調整データに基づいて、メモリのリフレッシュ周期や表示タイミングを制御する各種の制御信号が生成されてもよい。あるいは、プログラマブルＲＯＭ２０には、表示ドライバ調整データとして、半導体集積回路装置の起動シーケンス設定を調整する調整データが記憶されていてもよい。 2.3. Other User Setting Information In the semiconductor integrated circuit device of the present embodiment, the data stored in the programmable ROM 20 is not limited to these. For example, the programmable ROM 20 may store adjustment data for adjusting a given timing as display driver adjustment data. That is, various control signals for controlling the refresh cycle and display timing of the memory may be generated based on the adjustment data. Alternatively, the programmable ROM 20 may store adjustment data for adjusting the startup sequence setting of the semiconductor integrated circuit device as display driver adjustment data.

以上の調整データは、ユーザによりプログラミングされるものであるが、ＩＣメーカがＩＣ製造・検査過程で調整するデータを記憶させても良い。   The above adjustment data is programmed by the user, but data adjusted by the IC manufacturer in the IC manufacturing / inspection process may be stored.

３．プログラマブルＲＯＭ
３．１．プログラマブルＲＯＭの全体構成
図８は、半導体集積回路装置１０内に配置されたプログラマブルＲＯＭ２０を示している。プログラマブルＲＯＭ２０は、大別して、メモリブロック２００と、コントロール回路ブロック２０２とを有している。メモリブロック２００とコントロール回路ブロック２０２とは、半導体集積回路装置１０の長辺方向であるＤ１方向にて隣接している。 3. Programmable ROM
3.1. Overall Configuration of Programmable ROM FIG. 8 shows a programmable ROM 20 arranged in the semiconductor integrated circuit device 10. The programmable ROM 20 roughly includes a memory block 200 and a control circuit block 202. The memory block 200 and the control circuit block 202 are adjacent to each other in the direction D1 that is the long side direction of the semiconductor integrated circuit device 10.

メモリブロック２００には、複数のワード線ＷＬと複数のビット線ＢＬとが設けられている。複数のワード線ＷＬは、半導体集積回路装置１０の短辺方向であるＤ２方向に沿って延びている。複数のビット線ＢＬは、半導体集積回路装置１０の長辺方向であるＤ１方向に沿って延びている。この理由は次の通りである。   The memory block 200 is provided with a plurality of word lines WL and a plurality of bit lines BL. The plurality of word lines WL extend along the direction D2 which is the short side direction of the semiconductor integrated circuit device 10. The plurality of bit lines BL extend along the direction D1 which is the long side direction of the semiconductor integrated circuit device 10. The reason is as follows.

プログラマブルＲＯＭ２０の記憶容量は、ユーザ側の仕様等により機種毎に増減可能である。本実施形態では、記憶容量の増減は、ワード線ＷＬの本数を変更することで対処する。つまり、ワード線ＷＬの長さは、記憶容量が変更されても一定である。この結果、１本のワード線ＷＬに接続されるメモリセルの個数は固定となる。ワード線ＷＬの本数を増やせば、プログラムＲＯＭ２０の記憶容量は増大される。プログラムＲＯＭ２０の記憶容量を増大させても、メモリブロック２００は、半導体集積回路装置１０の短辺方向（Ｄ２方向）には長くならない。よって、図１にて説明したスリムな形状を維持できる。   The storage capacity of the programmable ROM 20 can be increased or decreased for each model depending on the specifications on the user side. In the present embodiment, the increase or decrease in storage capacity is dealt with by changing the number of word lines WL. That is, the length of the word line WL is constant even when the storage capacity is changed. As a result, the number of memory cells connected to one word line WL is fixed. If the number of word lines WL is increased, the storage capacity of the program ROM 20 is increased. Even if the storage capacity of the program ROM 20 is increased, the memory block 200 does not become longer in the short side direction (D2 direction) of the semiconductor integrated circuit device 10. Therefore, the slim shape described in FIG. 1 can be maintained.

他の理由として、プログラマブルＲＯＭ２０の記憶容量を増減させても、コントロール回路ブロック２０２は、半導体集積回路装置１０の短辺方向（Ｄ２方向）には長くならない。よって、図１にて説明したスリムな形状を維持できる。比較例である図９では、プログラムＲＯＭ２０の記憶容量を増大させた結果、メモリブロック２００が半導体集積回路装置１０の短辺方向（Ｄ２方向）に長くなる。この場合、コントロール回路ブロック２０２の回路設計をやり直さなければならない。しかし、比較例である図９のレイアウトを９０°回転させた本実施形態の図８のレイアウトでは、その必要はない。よって、プログラマブルＲＯＭ２０の記憶容量を増減させても、特にコントロール回路ブロック２０２の設計の効率化を実現できる。   As another reason, even if the storage capacity of the programmable ROM 20 is increased or decreased, the control circuit block 202 does not become longer in the short side direction (D2 direction) of the semiconductor integrated circuit device 10. Therefore, the slim shape described in FIG. 1 can be maintained. In FIG. 9, which is a comparative example, as a result of increasing the storage capacity of the program ROM 20, the memory block 200 becomes longer in the short side direction (D2 direction) of the semiconductor integrated circuit device 10. In this case, the circuit design of the control circuit block 202 must be redone. However, this is not necessary in the layout of FIG. 8 of the present embodiment in which the layout of FIG. 9 as a comparative example is rotated by 90 °. Therefore, even when the storage capacity of the programmable ROM 20 is increased or decreased, the design efficiency of the control circuit block 202 can be improved.

さらに他の理由として、ビット線ＢＬが半導体集積回路装置１０の長辺方向であるＤ１方向に沿って延びており、そのビット線ＢＬの延長線上にコントロール回路ブロック２０２を配置できる。コントロール回路ブロック２０２の一つの機能は、ビット線ＢＬを介して読み出されたデータをセンスアンプにて検出し、他の回路ブロックに供給するものである。上述のレイアウトにより、図９の比較例と比べれば、メモリブロック２００から読み出されたデータをショートパスでコントロール回路ブロック２０２へ供給できる。   As another reason, the bit line BL extends along the direction D1 which is the long side direction of the semiconductor integrated circuit device 10, and the control circuit block 202 can be disposed on the extended line of the bit line BL. One function of the control circuit block 202 is to detect data read through the bit line BL by a sense amplifier and supply it to other circuit blocks. With the above-described layout, data read from the memory block 200 can be supplied to the control circuit block 202 through a short path as compared with the comparative example of FIG.

３．２．単層ゲートのメモリセル
図１０は、図８に示すメモリブロック２００に配置される単層ゲートのメモリセルＭＣの平面図である。図１１は、単層ゲートのメモリセルＭＣの等価回路図である。 3.2. Single Layer Gate Memory Cell FIG. 10 is a plan view of a single layer gate memory cell MC disposed in the memory block 200 shown in FIG. FIG. 11 is an equivalent circuit diagram of a single-layer gate memory cell MC.

図１０において、このメモリセルＭＣは、コントロールゲート部分２１０と、書き込み／読み出しトランジスタ２２０と、消去トランジスタ２３０とを有し、この３つの領域にポリシリコンにて形成されたフローティングゲートＦＧが延びている。図１１に示すように、このメモリセルＭＣは、書き込み／読み出しトランジスタ２２０のドレインとビット線ＢＬとの間に設けられたトランスファーゲート２４０を有する。トランスファーゲート２４０は、サブワード線ＳＷＬの論理と、反転サブワード線ＸＳＷＬとの論理により、書き込み／読み出しトランジスタ２２０のドレインとビット線ＢＬとの接続／非接続を行なう。このトランスファーゲート２４０は、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）と、Ｎ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）とで構成される。なお、ワード線を階層化しない場合は、トランスファーゲート２４０は、ワード線及び反転ワード線の各論理により制御される。   In FIG. 10, this memory cell MC has a control gate portion 210, a write / read transistor 220, and an erase transistor 230, and a floating gate FG formed of polysilicon extends in these three regions. . As shown in FIG. 11, the memory cell MC has a transfer gate 240 provided between the drain of the write / read transistor 220 and the bit line BL. The transfer gate 240 connects / disconnects the drain of the write / read transistor 220 and the bit line BL according to the logic of the sub word line SWL and the logic of the inverted sub word line XSWL. The transfer gate 240 includes a P-type MOS transistor Xfer (P) and an N-type MOS transistor Xfer (N). When the word lines are not hierarchized, the transfer gate 240 is controlled by each logic of the word line and the inverted word line.

単層ゲートとは、コントロールゲートＣＧが、半導体基板（例えばＰ型、広義には第１導電型）のＰ型ウェルＰＷＥＬ内に形成されたＮ型（広義には第２導電型）不純物層ＮＣＵにて形成されているため、ポリシリコンのフローティングゲートＦＧが一層のみ形成されていることを意味する。つまり、コントロールゲートＣＧ及びフローティングゲートＦＧの二層ゲートをポリシリコンで形成するものではない。このコントロールゲートＣＧと、それに対向するフローティングゲートＦＧとにより、カップリング容量が形成される。   The single-layer gate is an N-type (second conductivity type in a broad sense) impurity layer NCU in which a control gate CG is formed in a P-type well PWEL of a semiconductor substrate (for example, P-type, first conductivity type in a broad sense). This means that only one polysilicon floating gate FG is formed. That is, the two-layer gate of the control gate CG and the floating gate FG is not formed of polysilicon. A coupling capacitor is formed by the control gate CG and the floating gate FG facing the control gate CG.

本発明の一態様でも、フローティングゲートのみの「単層ゲート」構造であるが、書き込みと消去とをチャネルの導電型が異なるＭＯＳトランジスタで行なっている点が従来技術と異なる。このように、書き込みと消去とを異なるＭＯＳトランジスタで行う利点は以下の通りである。消去は、容量結合の小さい箇所に電圧を印加して、容量結合の大きい箇所を０Ｖにすることで、ＦＮトンネル電流によりフローティングゲートに注入されている電子を引き抜くことで行われる。従来例としてあげられる単層ゲート型の不揮発性記憶装置としては、書き込みと消去とを同一のＭＯＳトランジスタ（同一箇所）で行うタイプのものがある。単層ゲート型の不揮発性記憶装置では、コントロールゲートとフローティングゲート電極との間の容量を書き込みの領域の容量と比して大きくする必要があるため、書き込み領域の容量が小さくなるように設計されている。つまり、消去の際には、容量結合の小さい箇所に消去のための大きな電圧を印加しなくてはならないことになる。   One embodiment of the present invention also has a “single layer gate” structure with only a floating gate, but differs from the prior art in that writing and erasing are performed by MOS transistors having different channel conductivity types. Thus, the advantage of performing writing and erasing with different MOS transistors is as follows. Erasing is performed by applying a voltage to a portion with small capacitive coupling and setting the portion with large capacitive coupling to 0 V, thereby extracting electrons injected into the floating gate by the FN tunnel current. As a conventional single layer gate type nonvolatile memory device, there is a type in which writing and erasing are performed by the same MOS transistor (same location). In a single-layer gate type nonvolatile memory device, the capacity between the control gate and the floating gate electrode needs to be larger than the capacity of the writing area, so the capacity of the writing area is designed to be small. ing. That is, when erasing, a large voltage for erasing must be applied to a portion having a small capacitive coupling.

しかし、特に、微細な不揮発性記憶装置の場合には、消去の際に印加する電圧に対して十分な耐圧を確保することができず、ＭＯＳトランジスタが破壊されてしまうことがある。そのため、本実施形態に係る不揮発性メモリでは、書き込みと消去とを異なるＭＯＳトランジスタで行い、かつ、それぞれのＭＯＳトランジスタのチャネルの導電型を異ならせている。消去を行うＭＯＳトランジスタとして、例えばＰチャネル型のＭＯＳトランジスタを形成すると、この消去のためのＭＯＳトランジスタは、Ｎ型ウェルの上に形成されることになる。そのため、消去の際に、Ｎ型ウエルと、基板（半導体層）のジャンクション耐圧までの電圧を印加することができることになる。その結果、書き込み領域と同一の箇所で消去をする場合と比して消去の電圧に対する耐圧を向上させることができ、微細化が図られ信頼性が向上する。   However, in particular, in the case of a fine nonvolatile memory device, a sufficient breakdown voltage cannot be ensured with respect to the voltage applied at the time of erasing, and the MOS transistor may be destroyed. Therefore, in the nonvolatile memory according to the present embodiment, writing and erasing are performed by different MOS transistors, and the channel conductivity types of the respective MOS transistors are made different. If, for example, a P-channel type MOS transistor is formed as the MOS transistor for erasing, the MOS transistor for erasing is formed on the N-type well. Therefore, at the time of erasing, a voltage up to the junction breakdown voltage of the N-type well and the substrate (semiconductor layer) can be applied. As a result, the withstand voltage against the erasing voltage can be improved as compared with the case where erasing is performed at the same location as the writing region, miniaturization is achieved and reliability is improved.

なお、本実施形態の半導体集積回路装置１０では、ＬＶ（Low Voltage）系（例えば１．８Ｖ）、ＭＶ系（Middle Voltage）系（例えば３Ｖ）及びＨＶ（High Voltage）系（例えば２０Ｖ）が存在するが、メモリセルＭＣはＭＶ系の耐圧構造である。書き込み／読み出しトランジスタ２２０及びＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）はＭＶ系のＮ型ＭＯＳトランジスタであり、消去トランジスタ２３０及びＰ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）はＭＶ系のＰ型ＭＯＳトランジスタである。   In the semiconductor integrated circuit device 10 of the present embodiment, there are an LV (Low Voltage) system (for example, 1.8V), an MV system (Middle Voltage) system (for example, 3V), and an HV (High Voltage) system (for example, 20V). However, the memory cell MC has an MV-type withstand voltage structure. The write / read transistor 220 and the N-type MOS transistor Xfer (N) are MV N-type MOS transistors, and the erase transistor 230 and the P-type MOS transistor Xfer (P) are MV P-type MOS transistors.

図１２は、メモリセルＭＣへのデータ書き込み（プログラム）動作を示している。コントロールゲートＣＧに例えば８Ｖを印加し、書き込みトランジスタ２２０のドレインにビット線ＢＬ及びトランスファーゲート２４０を介して例えば８Ｖを印加する。書き込み／読み出しトランジスタ２２０のソース及びＰ型ウェルＰＷＥＬの電位は０Ｖである。それにより、書き込み／読み出しトランジスタ２２０のチャネルでホットエレクトロンを発生させて、その電子を書き込み／読み出しトランジスタ２２０のフローティングゲートに引き込む。この結果、書き込み／読み出しトランジスタ２２０のしきい値Ｖｔｈは、図１３に示すように初期状態より高くなる。   FIG. 12 shows a data write (program) operation to the memory cell MC. For example, 8V is applied to the control gate CG, and for example, 8V is applied to the drain of the write transistor 220 via the bit line BL and the transfer gate 240. The potential of the source of the write / read transistor 220 and the P-type well PWEL is 0V. Thereby, hot electrons are generated in the channel of the write / read transistor 220, and the electrons are drawn into the floating gate of the write / read transistor 220. As a result, the threshold value Vth of the write / read transistor 220 becomes higher than the initial state as shown in FIG.

一方、消去時には、図１４に示すように、コントロールゲートＣＧは例えば接地され、消去トランジスタ２３０のＮ型ウェルＮＷＥＬに例えば２０Ｖ（消去電圧）を印加する。こうすると、コントロールゲートＣＧとＮ型ウェルＮＷＥＬとの間に高い電圧がかかるために、フローティングゲートＦＧの電子をＮ型ウェルＮＷＥＬ側に引き込む。このＦＮ（Fowler-Nordheim）トンネル電流により、データが消去される。このとき、図１５に示すように、書き込み／読み出しトランジスタ２２０のしきい値Ｖｔｈは、初期状態よりも低い負のしきい値となる。なお、消去トランジスタ２３０のＰ型不純物（ソース・ドレイン）にも２０Ｖを印加することで、Ｐ−Ｎ接合部での耐圧を確保することができる
データ読み出し時には、図１６及び図１７に示すように、コントロールゲートＣＧを接地し、書き込み／読み出しトランジスタ２２０のドレインに例えば１Ｖを印加する。このとき、書き込み／読み出しトランジスタ２２０のソース及びＰ型ウェルＰＷＥＬの電位は０Ｖである。図１６に示す書き込み状態では、フローティングゲートＦＧは電子過剰なので、チャネルに電流は流れない。一方、図１７に示す消去状態では、フローティングゲートＦＧは正孔過剰なのでチャネルに電子が流れる。その電流の有無で、データ読み出しが可能となる。 On the other hand, at the time of erasing, as shown in FIG. 14, the control gate CG is grounded, for example, and 20 V (erase voltage) is applied to the N-type well NWEL of the erase transistor 230, for example. Thus, since a high voltage is applied between the control gate CG and the N-type well NWEL, electrons in the floating gate FG are drawn to the N-type well NWEL side. Data is erased by this FN (Fowler-Nordheim) tunnel current. At this time, as shown in FIG. 15, the threshold value Vth of the write / read transistor 220 is a negative threshold value lower than the initial state. Note that by applying 20V to the P-type impurity (source / drain) of the erasing transistor 230, the breakdown voltage at the PN junction can be secured. As shown in FIGS. The control gate CG is grounded, and 1 V, for example, is applied to the drain of the write / read transistor 220. At this time, the potential of the source of the write / read transistor 220 and the P-type well PWEL is 0V. In the write state shown in FIG. 16, since the floating gate FG has an excess of electrons, no current flows through the channel. On the other hand, in the erased state shown in FIG. 17, since the floating gate FG has excess holes, electrons flow through the channel. Data can be read with or without the current.

なお、本実施形態のプログラマブルＲＯＭ２０は、上述したように主としてユーザが従来のＥ２ＰＲＯＭやトリマ抵抗の代わりとして調整データを記憶させ、あるいはＩＣメーカが製造・検査段階にて調整データを記憶させる不揮発性メモリとして使用される。このため、書き換え回数を５回程度補償すれば足りるものである。 In the programmable ROM 20 of the present embodiment, as described above, the user mainly stores adjustment data instead of the conventional E 2 PROM or trimmer resistor, or the IC manufacturer stores the adjustment data at the manufacturing / inspection stage. Used as a memory. For this reason, it is sufficient to compensate the number of rewrites about 5 times.

３．３．メモリブロック
３．３．１．平面レイアウト
図１８は、メモリブロック２００及びその一部を拡大して示す平面図である。メモリブロック２００は、半導体集積回路装置１０の短辺方向（Ｄ２方向）の中心位置に、メインワード線ドライバＭＷＬＤｒｖ及びコントロールゲート線ドライバＣＧＤｒｖの形成領域２５０が設けられる。この形成領域２５０を境に、メモリブロック２００は第１，第２のメモリセルアレイブロック２５２，２５４に２分割されている。本実施形態では、第１，第２のメモリセルアレイブロック２５２，２５４の各々に８個のカラムブロックが設けられ、計１６個のカラムブロック０〜カラムブロック１５が設けられている。１カラムブロック内にはＤ２方向にて８個のメモリセルＭＣが配置されている。本実施形態では、図３（Ａ）に示す半導体集積回路装置１０の短辺の長さＷを８００μｍとし、一メモリセルＭＣのＤ２方向の長さに基づいて、長さＷに納められるメモリセルＭＣの個数として、１６カラム×８メモリセルの設計となった。プログラマブルＲＯＭ２０の記憶容量を増減するには、ワード線の数を増減させれば良い。また、メインワード線ドライバＭＷＬＤｒｖ及びコントロールゲート線ドライバＣＧＤｒｖは、２分割された領域毎に一つずつ、計各２つが設けられている。 3.3. Memory block 3.3.1. Planar Layout FIG. 18 is an enlarged plan view showing the memory block 200 and a part thereof. In the memory block 200, a formation region 250 of the main word line driver MWLDrv and the control gate line driver CGDrv is provided at the center position in the short side direction (D2 direction) of the semiconductor integrated circuit device 10. The memory block 200 is divided into two first and second memory cell array blocks 252 and 254 with the formation region 250 as a boundary. In the present embodiment, eight column blocks are provided in each of the first and second memory cell array blocks 252 and 254, and a total of 16 column blocks 0 to 15 are provided. Eight memory cells MC are arranged in the D2 direction in one column block. In the present embodiment, the length W of the short side of the semiconductor integrated circuit device 10 shown in FIG. 3A is set to 800 μm, and the memory cell is accommodated in the length W based on the length of one memory cell MC in the D2 direction. The number of MCs is 16 columns × 8 memory cells. In order to increase or decrease the storage capacity of the programmable ROM 20, the number of word lines may be increased or decreased. In addition, two main word line drivers MWLDrv and two control gate line drivers CGDrv are provided, one for each of the divided areas.

図１８では、一つのメインワード線ドライバＭＷＬＤｒｖにより駆動されるメインワード線ＭＷＬは計３４本設けられている。２本はＩＣメーカのテストビット用のメモリセルに接続されたテスト用メインワード線Ｔ１，Ｔ０であり、残りの３２本がユーザ用のメインワード線ＭＷＬ０−ＭＷＬ３１である。また、一つのコントロールゲート線ドライバＣＧＤｒｖにより駆動されるコントロールゲート線ＣＧ（図１０に示すＮ型不純物層ＮＣＵ）が、メインワード線ＭＷＬと平行に延びている。   In FIG. 18, a total of 34 main word lines MWL driven by one main word line driver MWLDrv are provided. Two are test main word lines T1 and T0 connected to memory cells for test bits of the IC manufacturer, and the remaining 32 are user main word lines MWL0 to MWL31. Further, a control gate line CG (N-type impurity layer NCU shown in FIG. 10) driven by one control gate line driver CGDrv extends in parallel with the main word line MWL.

１６個のカラムブロック０〜カラムブロック１５の各々は、メモリセル領域２６０とサブワード線デコーダ領域２７０を有する。サブワード線デコーダ領域２７０には、各メインワード線ＭＷＬに接続されたサブワード線デコーダＳＷＬＤｅｃが設けられている。また、コントロール回路ブロック２０２の領域には、各サブワード線デコーダ領域２７０毎に、カラムドライバＣＬＤｒｖが設けられている。各サブワード線デコーダ領域２７０に配置された全サブワード線デコーダＳＷＬＤｅｃに、カラムドライバＣＬＤｒｖの出力線が共通接続されている。   Each of the 16 column blocks 0 to 15 has a memory cell region 260 and a sub word line decoder region 270. The sub word line decoder area 270 is provided with a sub word line decoder SWLDec connected to each main word line MWL. In the area of the control circuit block 202, a column driver CLDrv is provided for each sub word line decoder area 270. The output lines of the column driver CLDrv are commonly connected to all the sub word line decoders SWLDec arranged in each sub word line decoder region 270.

一つのサブワード線デコーダＳＷＬＤｅｃより、隣接するメモリセル領域２６０内に向けて、サブワード線ＳＷＬと反転サブワード線ＸＳＷＬが延びている。一つのカラムブロック内では、メモリセル領域２６０内に、サブワード線ＳＷＬと反転サブワード線ＸＳＷＬとに共通接続された例えば８個のメモリセルＭＣが配置されている。   A sub word line SWL and an inverted sub word line XSWL extend from one sub word line decoder SWLDec toward the adjacent memory cell region 260. In one column block, for example, eight memory cells MC commonly connected to the sub word line SWL and the inverted sub word line XSWL are arranged in the memory cell region 260.

図１８に示すレイアウトでは、メインワード線ドライバＭＷＬＤｒｖにより１本のメインワード線ＭＷＬが選択され、かつ、カラムデコーダＣＬＤｒｖにより１つのカラムブロックが選択されることで、一つのサブワード線デコーダＳＷＬＤｅｃが選択される。この選択されたサブワード線デコーダＳＷＬＤｅｃに接続された８個のメモリセルＭＣが選択セルとなり、データのプログラム（書き込み）または読み出しが行われる。データの消去時には、全てのメモリセルが選択され、一括で消去される。   In the layout shown in FIG. 18, one main word line MWL is selected by the main word line driver MWLDrv, and one column block is selected by the column decoder CLDrv, so that one sub word line decoder SWLDec is selected. The Eight memory cells MC connected to the selected sub word line decoder SWLDec are selected cells, and data is programmed (written) or read. When erasing data, all memory cells are selected and erased collectively.

３．３．２メモリセル領域及びサブワード線デコーダ領域のウェルレイアウト
図１８には、メモリセル領域２６０及びサブワード線デコーダ領域２７０に共通のウェルレイアウトが図示されている。メモリセル領域２６０内の一つのメモリセルＭＣを形成するために、３つのウェルが用いられている。一つは、メインワード線ＭＷＬに沿った方向（Ｄ２方向）に延びるＰ型ウェルＰＷＥＬ（広義には第１導電型の表層ウェル）であり、他の一つはそのＰ型ウェルＰＷＥＬを囲む環状Ｎ型ウェルＮＷＥＬ１（広義には第２導電型の環状表層ウェル）であり、さらに他の一つが環状Ｎ型ウェルＮＷＥＬ１の側方にてメインワード線ＭＷＬに沿った方向（Ｄ２方向）に延びる帯状Ｎ型ウェルＮＷＥＬ２（広義には第２導電型の帯状表層ウェル）である。なお、環状Ｎ型ウェルＮＷＥＬ１の一方の長辺領域をＮＷＥＬ１−１とし、他方の長辺領域（ＮＷＥＬ２側）をＮＷＥＬ１−２とする。 3.3.2 Well Layout of Memory Cell Region and Sub-Word Line Decoder Region FIG. 18 shows a well layout common to the memory cell region 260 and the sub-word line decoder region 270. Three wells are used to form one memory cell MC in the memory cell region 260. One is a P-type well PWEL (first conductivity type surface layer well in a broad sense) extending in a direction (D2 direction) along the main word line MWL, and the other is an annular shape surrounding the P-type well PWEL. N-type well NWEL1 (second conductivity type annular surface layer well in a broad sense), and another one extends in the direction along the main word line MWL (D2 direction) on the side of annular N-type well NWEL1. This is an N-type well NWEL2 (second conductivity type belt-shaped surface layer well in a broad sense). One long side region of the annular N-type well NWEL1 is NWEL1-1, and the other long side region (NWEL2 side) is NWEL1-2.

一つのメモリセルＭＣは、図１８に示す１メモリセルの長さ領域Ｌに亘って、３つのウェル（ＰＷＥＬ，ＮＷＥＬ１，ＮＷＥＬ２）上に形成される。また、各メモリセル領域２６０内の長さ領域Ｌには、図１８に示すように、一つのサブワード線デコーダＳＷＬＤｅｃに共通接続される８個のメモリセルＭＣが形成される。   One memory cell MC is formed on three wells (PWEL, NWEL1, NWEL2) over the length region L of one memory cell shown in FIG. In the length region L in each memory cell region 260, as shown in FIG. 18, eight memory cells MC commonly connected to one sub word line decoder SWLDec are formed.

なお、図１８において、環状Ｎ型ウェルＮＷＥＬ１と、帯状Ｎ型ウェルＮＷＥＬ２とをそれぞれ囲むＰ型不純物リング２８０（広義には第１導電型の不純物リング）が設けられているが、これについては後述する。   In FIG. 18, a P-type impurity ring 280 (a first conductivity type impurity ring in a broad sense) surrounding each of the annular N-type well NWEL1 and the strip-shaped N-type well NWEL2 is provided. This will be described later. To do.

図１８において、サブワード線デコーダ領域２７０にも上述した３つのウェル（ＰＷＥＬ，ＮＷＥＬ１，ＮＷＥＬ２）が形成される。ただし、サブワード線デコーダＳＷＬＤｅｃを構成するトランジスタの形成領域は、図１８にてドット領域として示すＰ型ウェルＰＷＥＬ及び帯状Ｎ型ウェルＮＷＥＬ２上であり、環状Ｎ型ウェルＮＷＥＬ１上には形成されない。   In FIG. 18, the above-described three wells (PWEL, NWEL1, NWEL2) are also formed in the sub word line decoder region 270. However, the formation region of the transistors constituting the sub word line decoder SWLDec is on the P-type well PWEL and the strip-like N-type well NWEL2 shown as dot regions in FIG. 18, and is not formed on the annular N-type well NWEL1.

３．３．３．メモリセルの平面レイアウト及び断面構造
図１９は、図１８にて隣り合う２つのメモリセルＭＣの平面レイアウトである。図２０は、図１９のＣ−Ｃ’断面を示し、一つのメモリセルＭＣの断面図である。なお、図１９のＣ−Ｃ’の破断線のうち、Ｄ２方向の破線で示す断面は図２０では省略されている。また、図１９のＣ−Ｃ’破断線のうちＤ１方向の寸法と、図２０のＤ１方向の寸法とは、必ずしも一致していない部分がある。 3.3.3. FIG. 19 is a planar layout of two memory cells MC adjacent to each other in FIG. FIG. 20 is a cross-sectional view of one memory cell MC, showing the CC ′ cross-section of FIG. Note that the cross section indicated by the broken line in the direction D2 among the broken lines CC ′ in FIG. 19 is omitted in FIG. Further, in the CC ′ fracture line of FIG. 19, there is a portion where the dimension in the D1 direction and the dimension in the D1 direction of FIG.

図１９において、２つのメモリセルＭＣは、平面視でミラー配置される。図１９に示すように、メモリセルＭＣは、３つのウェル（ＰＷＥＬ，ＮＷＥＬ１，ＮＷＥＬ２）に跨って形成されることは上述した。環状Ｎ型ウェルＮＷＥＬ１の外縁領域内側の下層と、帯状Ｎ型ウェルＮＷＥＬ２の下層には、図２０に示すように、深層Ｎ型ウェルＤＮＷＥＬ（広義には第２導電型の深層ウェル）が設けられている。図２０に示すように、深層Ｎ型ウェルＤＮＷＥＬ上の３つのウェル（ＰＷＥＬ，ＮＷＥＬ１，ＮＷＥＬ２）内にはＰ型またはＮ型の不純物領域（広義には最表層不純物領域）が設けられるので、本実施形態のメモリセルＭＣはトリプルウェル構造である。これにより、Ｐ型基板ＰｓｕｂとＰ型ウェルＰＷＥＬとを別電位に設定できる。なお、Ｐ型基板Ｐｓｕｂ上にはプログラマブルＲＯＭ２０だけが形成されるのでなく、他の回路ブロックも形成され、バックゲート電圧印加等のニーズがあるので、必ずしもＰ型基板Ｐｓｕｂの電位を接地電位に固定するとは限らない。   In FIG. 19, two memory cells MC are mirror-arranged in plan view. As described above, the memory cell MC is formed across three wells (PWEL, NWEL1, and NWEL2) as shown in FIG. As shown in FIG. 20, a deep N-type well DNWEL (second conductivity type deep well in a broad sense) is provided in the lower layer inside the outer edge region of the annular N-type well NWEL1 and the lower layer of the strip-shaped N-type well NWEL2. ing. As shown in FIG. 20, since three wells (PWEL, NWEL1, NWEL2) on the deep layer N-type well DNWEL are provided with P-type or N-type impurity regions (in the broad sense, the outermost layer impurity region), The memory cell MC of the embodiment has a triple well structure. Thereby, the P-type substrate Psub and the P-type well PWEL can be set to different potentials. Note that not only the programmable ROM 20 is formed on the P-type substrate Psub, but also other circuit blocks are formed, and there is a need for application of a back gate voltage. Therefore, the potential of the P-type substrate Psub is not necessarily fixed to the ground potential. Not always.

図１９及び図２０に示すように、環状Ｎ型ウェルＮＷＥＬ１の一方の長辺領域ＮＷＥＬ１−１と、Ｐ型ウェルＰＷＥＬの上層には、図示しない絶縁膜を介して、ポリシリコンによるフローティングゲートＦＧが形成されている。このフローティングゲートＦＧは、ＰＷＥＬに形成された書き込み／読み出しトランジスタ２２０と、環状Ｎ型ウェルＮＷＥＬ１の一方の長辺領域ＮＷＥＬ１−１に形成された消去トランジスタ２３０の共通ゲートとして機能する。さらに、フローティングゲートＦＧと絶縁膜を介して対向するＰ型ウェルＰＷＥＬ領域には、Ｎ型不純物領域ＮＣＵが形成される。このＮ型不純物領域ＮＣＵは、コントロールゲート電圧ＶＣＧが印加されて、コントロールゲートＣＧとして機能する。   As shown in FIGS. 19 and 20, a floating gate FG made of polysilicon is formed on one long side region NWEL1-1 of the annular N-type well NWEL1 and an upper layer of the P-type well PWEL via an insulating film (not shown). Is formed. The floating gate FG functions as a common gate for the write / read transistor 220 formed in the PWEL and the erase transistor 230 formed in one long side region NWEL1-1 of the annular N-type well NWEL1. Further, an N-type impurity region NCU is formed in a P-type well PWEL region facing the floating gate FG via an insulating film. The N-type impurity region NCU is applied with a control gate voltage VCG and functions as a control gate CG.

Ｐ型ウェルＰＷＥＬには、図１１に示すトランスファーゲート２４０のＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）が設けられている。また、帯状Ｎ型ウェルＮＷＥＬ２には、トランスファーゲート２４０のＰ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）が設けられている。なお、図１９に示すようにＰ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）は複数設けられ、これらは並列接続されることでゲート幅を確保してドライブ能力を確保している。   The P-type well PWEL is provided with an N-type MOS transistor Xfer (N) of the transfer gate 240 shown in FIG. Further, a P-type MOS transistor Xfer (P) of the transfer gate 240 is provided in the strip-shaped N-type well NWEL2. As shown in FIG. 19, a plurality of P-type MOS transistors Xfer (P) are provided, and these are connected in parallel to secure the gate width and secure the drive capability.

なお、環状Ｎ型ウェルＮＷＥＬ１の他方の長辺領域ＮＷＥＬ１−２には、Ｎ型不純物領域が設けられるだけで、アクティブ素子は設けられない。この他方の長辺領域ＮＷＥＬ１−２は、一方の長辺領域ＮＷＥＬ１−１と連結されてＰ型ウェルＰＷＥＬを環状に囲むためだけに設けられている。他方の長辺領域ＮＷＥＬ１−２が形成されないと、たとえ深層Ｎ型ウェルＤＮＷＥＬを配置したとしても、Ｐ型ウェルＰＷＥＬをＰ型基板Ｐｓｕｂと電気的に分離できないからである。   In the other long side region NWEL1-2 of the annular N-type well NWEL1, only an N-type impurity region is provided, and no active element is provided. The other long side region NWEL1-2 is provided only to be connected to the one long side region NWEL1-1 and surround the P-type well PWEL in an annular shape. This is because if the other long side region NWEL1-2 is not formed, the P-type well PWEL cannot be electrically separated from the P-type substrate Psub even if the deep N-type well DNWEL is arranged.

本実施形態では、深層Ｎ型ウェルＤＮＷＥＬの上層であって、Ｐ型ウェルＰＷＥＬと、その外側の環状Ｎ型ウェルＮＷＥＬ１とは離間されている。この離間スペースＧ１は、消去時に２０Ｖが印加される環状Ｎ型ウェルＮＷＥＬ１と、ＶＳＳ電位に設定されるＰ型ウェルＰＷＥＬとの間で２０Ｖの耐圧確保のためである。本実施形態では、離間スペースの距離Ｇ１を１μｍとした。なお、環状Ｎ型ウェルＮＷＥＬ１とＰ型ウェルＰＷＥＬとの間で耐圧が確保されれば、離間スペースＧ１は必要ではない。例えば、設計ルールが０．２５μｍであれば離間スペースＧ１は不要であるが、０．１８μｍの設計ルールでは離間スペースＧ１により耐圧を確保しても良い。   In the present embodiment, the P-type well PWEL, which is the upper layer of the deep N-type well DNWEL, is separated from the outer annular N-type well NWEL1. This separation space G1 is for securing a withstand voltage of 20 V between the annular N-type well NWEL1 to which 20 V is applied during erasure and the P-type well PWEL set to the VSS potential. In the present embodiment, the distance G1 of the separation space is set to 1 μm. If the withstand voltage is secured between the annular N-type well NWEL1 and the P-type well PWEL, the separation space G1 is not necessary. For example, if the design rule is 0.25 μm, the separation space G1 is not necessary, but in the design rule of 0.18 μm, the withstand voltage may be secured by the separation space G1.

次に、環状Ｎ型ウェルＮＷＥＬ１と、帯状Ｎ型ウェルＮＷＥＬ２との間にも、離間スペースＧ２が設けられている。特に、この離間スペースＧ２の領域には、環状Ｎ型ウェルＮＷＥＬ１と帯状Ｎ型ウェルＮＷＥＬ２とを電気的に分離するために、深層Ｎ型ウェルＤＮＷＥＬも配置されない。代りに、深層Ｐ型ウェルＤＰＷＥＬ（広義には、第１導電型の環状深層ウェル）が形成されている。この深層Ｐ型ウェルＤＰＷＥＬは、Ｐ型基板Ｐｓｂよりも不純物濃度が若干濃く、表層のＰ型ウェルＰＷＥＬよりも濃度は薄くして、環状Ｎ型ウェルＮＷＥＬ１と帯状Ｎ型ウェルＮＷＥＬ２との間の耐圧を上げるために設けられている。なお、この深層Ｐ型ウェルＤＰＷＥＬは、図１８の環状Ｎ型ウェルＮＷＥＬ１と、帯状Ｎ型ウェルＮＷＥＬ２とを囲って環状に配置される。   Next, a separation space G2 is also provided between the annular N-type well NWEL1 and the strip-shaped N-type well NWEL2. In particular, the deep N-type well DNWEL is not disposed in the space G2 in order to electrically isolate the annular N-type well NWEL1 and the strip-shaped N-type well NWEL2. Instead, a deep P-type well DPWEL (first conductivity type annular deep well) is formed. The deep layer P-type well DPWEL has a slightly higher impurity concentration than the P-type substrate Psb and a lower concentration than the surface P-type well PWEL, so that the breakdown voltage between the annular N-type well NWEL1 and the strip-shaped N-type well NWEL2 It is provided to raise. The deep P-type well DPWEL is annularly arranged so as to surround the annular N-type well NWEL1 and the strip-shaped N-type well NWEL2 in FIG.

加えて、本実施形態では、離間スペースＧ２の表層に、平面視でリング状にＰ型不純物層（Ｐ型リング、広義には第１導電型の不純物リング）２８０を配置した。このＰ型リング２８０の形成領域は図１８に示す通り、環状Ｎ型ウェルＮＷＥＬ１及び帯状Ｎ型ウェルＮＷＥＬ２の双方を囲っている。   In addition, in the present embodiment, a P-type impurity layer (P-type ring, first conductivity type impurity ring in a broad sense) 280 is arranged in a ring shape in plan view on the surface layer of the separation space G2. The formation region of the P-type ring 280 surrounds both the annular N-type well NWEL1 and the strip-shaped N-type well NWEL2 as shown in FIG.

このＰ型リング２８０を設けることで、離間スペースＧ２の上を寄生トランジスタのゲートとなり得る金属配線が跨いだとしても、寄生トランジスタがオンして離間スペースＧ２内の電位が反転することを防止するためである。なお、本実施形態では離間スペースＧ２の長さ＝４．５μｍとし、離間スペースＧ２の中心に位置するＰ型リング２８０の幅は０．５μｍとした。ただし、電位反転防止の観点からは、寄生トランジスタのゲートとなり得るポリシリコン層や第１層金属配線は、離間スペースＧ２を跨いで形成されないこことした。第二層以上の金属配線は、離間スペースＧ２を跨いでも良い設計とした。   Providing the P-type ring 280 prevents the potential in the separation space G2 from being inverted by turning on the parasitic transistor even if the metal wiring that can serve as the gate of the parasitic transistor straddles the separation space G2. It is. In this embodiment, the length of the separation space G2 is 4.5 μm, and the width of the P-type ring 280 located at the center of the separation space G2 is 0.5 μm. However, from the viewpoint of preventing the potential inversion, the polysilicon layer and the first layer metal wiring that can be the gate of the parasitic transistor are not formed across the separation space G2. The metal wiring of the second layer or higher is designed to be able to straddle the separation space G2.

図２０の変形例として、図２１を挙げることができる。図２１では、離間スペースＧ２に環状の深層Ｐ型ウェルＤＰＷＥＬを設けずに、代りに環状の表層Ｐ型ウェルＳＰＷＥＬ（広義には第１導電型の環状表層ウェル）を設けた。Ｐ型リング２８０は、環状の表層Ｐ型ウェルＳＰＷＥＬ内に形成されている。なお、環状Ｎ型ウェルＮＷＥＬ１の他方の長辺領域ＮＷＥＬ１−１と表層Ｐ型ウェルＳＰＷＥＬとの離間スペースＧ１（例えば１μｍ）は、上述と同じ理由で２０Ｖの耐圧確保のために設けられている。   FIG. 21 can be given as a modification of FIG. In FIG. 21, the annular deep layer P-type well DPWEL is not provided in the separation space G2, but an annular surface layer P-type well SPWEL (first conductivity type annular surface well in a broad sense) is provided instead. The P-type ring 280 is formed in an annular surface layer P-type well SPWEL. A space G1 (for example, 1 μm) between the other long side region NWEL1-1 of the annular N-type well NWEL1 and the surface layer P-type well SPWEL is provided to ensure a withstand voltage of 20 V for the same reason as described above.

３．３．４．コントロール回路ブロック
次に、図８に示すコントロール回路ブロック２０２について説明する。図２２はコントロール回路ブロック２０２のブロック図であり、図２３はコントロール回路ブロック２０２のレイアウト図である。コントロール回路ブロック２０２は、メモリブロック２００内のメモリセルＭＣへのデータのプログラム（書き込み）、読み出し及び消去を制御するための回路ブロックである。このコントロール回路ブロック２０２には、図２２に示すように、電源回路３００、コントロール回路３０２、Ｘプリデコーダ３０４、Ｙプリデコーダ３０６、センスアンプ回路３０８、データ出力回路３１０、プログラムドライバ３１２、データ入力回路３１４及び上述したカラムドライバ３１６（ＣＬＤｒｖ）を有している。なお、図２３に示すインプット／アウトプットバッファ３１８は、図２２のデータ出力回路３１０及びデータ入力回路３１４を含んでいる。電源回路３００は、ＶＰＰスイッチ３００−１、ＶＣＧスイッチ３００−２及びＥＲＳ（消去）スイッチ３００−３を有している。 3.3.4. Control Circuit Block Next, the control circuit block 202 shown in FIG. 8 will be described. FIG. 22 is a block diagram of the control circuit block 202, and FIG. 23 is a layout diagram of the control circuit block 202. The control circuit block 202 is a circuit block for controlling data programming (writing), reading and erasing to the memory cells MC in the memory block 200. As shown in FIG. 22, the control circuit block 202 includes a power supply circuit 300, a control circuit 302, an X predecoder 304, a Y predecoder 306, a sense amplifier circuit 308, a data output circuit 310, a program driver 312, and a data input circuit. 314 and the column driver 316 (CLDrv) described above. The input / output buffer 318 shown in FIG. 23 includes the data output circuit 310 and the data input circuit 314 shown in FIG. The power supply circuit 300 includes a VPP switch 300-1, a VCG switch 300-2, and an ERS (erase) switch 300-3.

図２３に示すように、メモリブロック２００とコントロール回路ブロック２０２は、Ｄ１方向で隣接している。そして、メモリブロック２００より読み出されるデータは、コントロール回路ブロック２０２を経由して、コントロール回路ブロック２０２内のインプット／アウトプットバッファ３１８を介して、メモリブロック２００のビット線ＢＬが延びる方向（Ｄ１方向）に沿って出力される。   As shown in FIG. 23, the memory block 200 and the control circuit block 202 are adjacent in the D1 direction. The data read from the memory block 200 passes through the control circuit block 202 and through the input / output buffer 318 in the control circuit block 202 in the direction in which the bit line BL of the memory block 200 extends (D1 direction). Will be output along.

ここで、図３（Ａ）（Ｂ）にて説明したように、プログラマブルＲＯＭ２０は、そのデータの転送先であるロジック回路ＬＢか電源回路ＰＢのブロックに対して、Ｄ１方向にて隣接配置される。さらに加えて、プログラマブルＲＯＭ２０のコントロール回路ブロック２０２が、データの転送先であるロジック回路ＬＢか電源回路ＰＢのブロックに対して、Ｄ１方向にて隣接配置されれば、よりショートパスにてデータを供給できる。   Here, as described with reference to FIGS. 3A and 3B, the programmable ROM 20 is arranged adjacent to the block of the logic circuit LB or the power supply circuit PB, which is the data transfer destination, in the D1 direction. . In addition, if the control circuit block 202 of the programmable ROM 20 is arranged adjacent to the block of the logic circuit LB or the power supply circuit PB, which is the data transfer destination, in the D1 direction, data is supplied through a shorter path. it can.

３．３．５．メモリセルアレイブロックへの電圧供給とプログラマブルＲＯＭの動作例
図２４は、第１，第２のメモリセルアレイブロック２５２，２５４への電圧供給を説明するためのブロック図である。図２４において、駆動電圧供給ブロック２５０に配置されるメインワード線ドライバ６００と、コントロールゲート線ドライバ６１０と、メインワード線デコーダ６２０と、コントロールゲートデコーダ６３０を示している。なお、図２４においては、図１８に示す２つのメインワード線ドライバＭＷＬＤｒｖを一つのメインワード線ドライバ６００として総称している。同様に、図２４においては、図１８に示す２つのコントロールゲート線ドライバＣＧＤｒｖを一つのコントロールゲート線ドライバ６１０として総称している。 3.3.5. Voltage Supply to Memory Cell Array Block and Programmable ROM Operation Example FIG. 24 is a block diagram for explaining voltage supply to the first and second memory cell array blocks 252 and 254. FIG. 24 shows a main word line driver 600, a control gate line driver 610, a main word line decoder 620, and a control gate decoder 630 arranged in the drive voltage supply block 250. In FIG. 24, the two main word line drivers MWLDrv shown in FIG. 18 are collectively referred to as one main word line driver 600. Similarly, in FIG. 24, the two control gate line drivers CGDrv shown in FIG. 18 are collectively referred to as one control gate line driver 610.

メインワード線デコーダ６２０及びコントロールゲートデコーダ６３０は、プリデコード信号と電源電圧ＶＤＤ（３Ｖ）及びＶＳＳ電圧（０Ｖ）とに基づいて、デコード信号をメインワード線ドライバ６００及びコントロールゲート線ドライバ６１０に出力する。   The main word line decoder 620 and the control gate decoder 630 output a decode signal to the main word line driver 600 and the control gate line driver 610 based on the predecode signal and the power supply voltage VDD (3 V) and the VSS voltage (0 V). .

メインワード線ドライバ６００は、メインワード線デコーダ６２０からのデコード信号と、コントロール回路ブロック２０２内のＶＰＰスイッチ３００−１から供給される電圧ＶＰＰと電源電圧ＶＤＤとに基づいて、複数のメインワード線ＭＷＬを駆動する。   The main word line driver 600 is based on the decode signal from the main word line decoder 620, the voltage VPP and the power supply voltage VDD supplied from the VPP switch 300-1 in the control circuit block 202, and a plurality of main word lines MWL. Drive.

コントロールゲート線ドライバ６１０は、コントロールゲートデコーダ６３０からのデコード信号と、コントロール回路ブロック２０２内のＶＣＧスイッチ３００−２から供給される電圧ＶＣＧと電源電圧ＶＤＤとに基づいて、複数のメモリセルＭＣに接続されたコントロールゲートＣＧを駆動する。   The control gate line driver 610 is connected to the plurality of memory cells MC based on the decode signal from the control gate decoder 630, the voltage VCG supplied from the VCG switch 300-2 in the control circuit block 202, and the power supply voltage VDD. The controlled control gate CG is driven.

図２５は、スタンバイ（Stdby）、消去（Ers）、プログラム(Pgm)及びリード(Read)の各モードの時の選択メモリセルへの印加電圧を示している。図２６は、非選択メインワード線に接続された選択カラム内のメモリセルへの各モード時の印加電圧を示している。図２７は、選択メインワード線に接続された非選択カラム内のメモリセルへの各モード時の印加電圧を示している。   FIG. 25 shows voltages applied to the selected memory cell in each mode of standby (Stdby), erase (Ers), program (Pgm), and read (Read). FIG. 26 shows voltages applied in the respective modes to the memory cells in the selected column connected to the unselected main word line. FIG. 27 shows voltages applied in the respective modes to the memory cells in the non-selected columns connected to the selected main word line.

コントロール回路３０２からの制御信号に基づいて、コントロール回路ブロック２０２内のＶＰＰスイッチ３００−１にて電源電圧ＶＤＤ（３Ｖ）または電圧ＶＰＰに切り換えられて、メインワード線ドライバ６００に供給され、メインワード線ＭＷＬ及び反転メインワード線ＸＷＬを駆動する。コントロール電圧ＶＣＧも、プログラマブルＲＯＭ２０の外部から供給される電圧である。コントロール回路３０２からの制御信号に基づいて、コントロール回路ブロック２０２内のＶＣＧスイッチ３００−２にて電源電圧ＶＤＤ（３Ｖ）または８Ｖに切り換えられて、コントロールゲート線ドライバ６１０に供給され、各メモリセルＭＣのコントロールゲートＣＧに供給される。消去電圧ＶＥＲ（２０Ｖ）も、プログラマブルＲＯＭ２０の外部から供給される電圧である。コントロール回路３０２からの制御信号に基づいて、コントロール回路ブロック２０２内のＶＥＲスイッチ３００−３にて０Ｖまたは２０Ｖに切り換えられて、各メモリセルＭＣの消去トランジスタ２３０に供給される。   Based on a control signal from the control circuit 302, the VPP switch 300-1 in the control circuit block 202 is switched to the power supply voltage VDD (3 V) or the voltage VPP and supplied to the main word line driver 600, and the main word line The MWL and the inverted main word line XWL are driven. The control voltage VCG is also a voltage supplied from the outside of the programmable ROM 20. Based on the control signal from the control circuit 302, the power supply voltage VDD (3V) or 8V is switched by the VCG switch 300-2 in the control circuit block 202, and is supplied to the control gate line driver 610 to each memory cell MC. To the control gate CG. The erase voltage VER (20 V) is also a voltage supplied from the outside of the programmable ROM 20. Based on a control signal from the control circuit 302, the voltage is switched to 0V or 20V by the VER switch 300-3 in the control circuit block 202 and supplied to the erase transistor 230 of each memory cell MC.

これらの動作電圧のうち、消去、プログラム及びリード時の動作電圧は、図１２、図１４、図１６及び図１７にて説明した通りである。スタンバイ時では、いずれのメモリセルに対しても、メインワード線、サブワード線、カラムは非選択状態であり、コントロールゲートＣＧの電圧、消去端子ＥＲＳの電圧及びビット線ＢＬの電圧のいずれも０Ｖとなる。なお、図２５に示す選択メモリセルのプログラム（Pgm）時には、Ｐ型ＭＯＳトランジスタＸｆｅｒ（Ｐ）とＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）とに同一論理の電圧０Ｖを印加している。これは、プログラム時にＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）をオフさせて、プログラム時にＮ型ＭＯＳトランジスタＸｆｅｒ（Ｎ）の耐圧を保障するためである。   Among these operating voltages, the operating voltages at the time of erasing, programming, and reading are as described with reference to FIGS. 12, 14, 16, and 17. In the standby state, the main word line, the sub word line, and the column are not selected for any memory cell, and the voltage of the control gate CG, the voltage of the erase terminal ERS, and the voltage of the bit line BL are all 0V. Become. Note that, during programming (Pgm) of the selected memory cell shown in FIG. 25, a voltage of 0 V of the same logic is applied to the P-type MOS transistor Xfer (P) and the N-type MOS transistor Xfer (N). This is because the N-type MOS transistor Xfer (N) is turned off at the time of programming to ensure the withstand voltage of the N-type MOS transistor Xfer (N) at the time of programming.

３．３．６．メモリブロックのウェル構造
図２８は、メモリブロック２００のウェルレイアウトを示している。第１，第２のメモリセルアレイブロック２５２，２５４のウェル構造は図２０に示す通りである。図２８では、第１，第２のメモリセルアレイブロック２５２，２５４の領域には、深層Ｎ型ウェルＤＮＷＥＬ上に形成されているＰ型表層ウェルＰＷＥＬと、Ｎ型表層ＮＷＥＬ１と、Ｎ型帯状ウェルＮＷＥＬ２が形成されている（これらを第１のウェル群と称する）。図２８から明らかなように、第１のウェル群の長手方向は、図１８に示すメインワード線ＭＷＬ及びコントロールゲート線ＣＧが延びる方向Ｄ２と平行である。 3.3.6. Well Structure of Memory Block FIG. 28 shows a well layout of the memory block 200. The well structures of the first and second memory cell array blocks 252 and 254 are as shown in FIG. In FIG. 28, in the regions of the first and second memory cell array blocks 252 and 254, a P-type surface well PWEL, an N-type surface layer NWEL1, and an N-type band-like well NWEL2 formed on the deep N-type well DNWEL. Are formed (these are referred to as a first well group). As is apparent from FIG. 28, the longitudinal direction of the first well group is parallel to the direction D2 in which the main word line MWL and the control gate line CG extend as shown in FIG.

図２８において、駆動電圧供給ブロック２５０は、印加電圧の種類に応じて、３つのウェル領域に分離されている。すなわち、コントロールゲート線ドライバ６１０が形成される第１のドライバウェルＤ１ＷＥＬと、メインワード線ドライバ６００が形成される第２のドライバウェルＤ２ＷＥＬと、メインワード線デコーダ６２０及びコントロールゲートデコーダ６３０が形成されるデコーダウェルＤｅｃＷＥＬとに分離されている。   In FIG. 28, the drive voltage supply block 250 is divided into three well regions according to the type of applied voltage. That is, the first driver well D1WEL in which the control gate line driver 610 is formed, the second driver well D2WEL in which the main word line driver 600 is formed, the main word line decoder 620, and the control gate decoder 630 are formed. It is separated into a decoder well DecWEL.

駆動電圧供給ブロック２５０に配置される第１のドライバウェルＤ１ＷＥＬ、第２のドライバウェルＤ２ＷＥＬ及びデコーダウェルＤｅｃＷＥＬ（これらを第２のウェル群と称する）の長手方向は、第１，第２のメモリアレイブロック２５２，２５４内の第１のウェル群の長手方向と直交している。   The longitudinal direction of the first driver well D1WEL, the second driver well D2WEL, and the decoder well DecWEL (referred to as a second well group) arranged in the drive voltage supply block 250 is the first and second memory arrays. It is orthogonal to the longitudinal direction of the first well group in the blocks 252 and 254.

第２のウェル群は、Ｄ１方向にて間隔をあけて配置され、Ｄ２方向に沿って延びるメインワード線ＭＷＬ及びコントロールゲート線ＣＧに電圧を供給する回路のためのウェルである。よって、第２のウェル群の長手方向をＤ１方向と一致させて、長手方向で多数のランジスタを形成すれば、効率よくメインワード線ＭＷＬ及びコントロールゲート線ＣＧに電圧を供給することができる。   The second well group is a well for a circuit that supplies a voltage to the main word line MWL and the control gate line CG that are arranged at intervals in the D1 direction and extend along the D2 direction. Therefore, if a large number of transistors are formed in the longitudinal direction by making the longitudinal direction of the second well group coincide with the D1 direction, a voltage can be efficiently supplied to the main word line MWL and the control gate line CG.

ここで、駆動電圧供給ブロック２５０では、第１のドライバウェルＤ１ＷＥＬと第２のドライバウェルＤ２ＷＥＬとの間に、デコーダウェルＤｅｃＷＥＬを有する。こうすると、中央領域のデコーダウェルＤｅｃＷＥＬに形成されるデコーダ６２０，６３０は、その側方の第１のドライバウェルＤ１ＷＥＬに形成されるコントロールゲート線ドライバ６１０と、他の側方の第２のドライバウェルＤ２ＷＥＬに形成されるメインワード線ドライバ６００とに、ショートパスにて信号を供給できる。   Here, the drive voltage supply block 250 includes a decoder well DecWEL between the first driver well D1WEL and the second driver well D2WEL. In this way, the decoders 620 and 630 formed in the decoder well DecWEL in the central region have the control gate line driver 610 formed in the first driver well D1WEL on the side and the second driver well on the other side. A signal can be supplied to the main word line driver 600 formed in D2WEL through a short path.

また、駆動電圧供給ブロック２５０に配置される第１のドライバウェルＤ１ＷＥＬ、第２のドライバウェルＤ２ＷＥＬ及びデコーダウェルＤｅｃＷＥＬの各々は、メモリアレイブロック２５２，２５４と同じトリプルウェル構造である。   Each of the first driver well D1WEL, the second driver well D2WEL, and the decoder well DecWEL arranged in the drive voltage supply block 250 has the same triple well structure as the memory array blocks 252 and 254.

図２９は、図２８に示すＤ−Ｄ‘断面を示している。なお、図２８のＤ−Ｄ’破断線のうちのＤ２方向の寸法と、図２９のＤ２方向の寸法とは、必ずしも一致していない部分がある。図２９に示すように、駆動電圧供給ブロック２５０に配置される第１のドライバウェルＤ１ＷＥＬ、第２のドライバウェルＤ２ＷＥＬ及びデコーダウェルＤｅｃＷＥＬの各々に対応して、半導体基板Ｐｓｕｂに深層Ｎ型ウェルＤＮＷＥＬ上が設けられている。そして、この各深層ウェルＤＮＷＥＬ上に、図２８及び図２９に示すように、Ｐ型表層ウェルＰＷＥＬ及びＮ型表層ＮＷＥＬ１がそれぞれ設けられている。さらに、Ｐ型表層ウェルＰＷＥＬ及びＮ型表層ＮＷＥＬ１にそれぞれ不純物領域が設けられ、これを利用してＰ型及びＮ型トランジスタを形成できる。   FIG. 29 shows a cross section D-D ′ shown in FIG. 28. Of the D-D ′ break line in FIG. 28, the dimension in the D2 direction and the dimension in the D2 direction in FIG. 29 do not necessarily match. As shown in FIG. 29, on the deep N-type well DNWEL on the semiconductor substrate Psub corresponding to each of the first driver well D1WEL, the second driver well D2WEL, and the decoder well DecWEL arranged in the drive voltage supply block 250. Is provided. On each deep layer DNWEL, as shown in FIGS. 28 and 29, a P-type surface layer well PWEL and an N-type surface layer NWEL1 are provided. Furthermore, an impurity region is provided in each of the P-type surface well PWEL and the N-type surface layer NWEL1, and P-type and N-type transistors can be formed using this.

また、図２０と同様に、駆動電圧供給ブロック２５０に配置される第１のドライバウェルＤ１ＷＥＬ、第２のドライバウェルＤ２ＷＥＬ及びデコーダウェルＤｅｃＷＥＬは、印加電圧がそれぞれ異なるために、それぞれ離間して配置されている。そして、図２０と同様に、第１のドライバウェルＤ１ＷＥＬ、第２のドライバウェルＤ２ＷＥＬ及びデコーダウェルＤｅｃＷＥＬの周囲の領域に、Ｐ型環状深層ウェルＤＰＷＥＬが形成されている。加えて、図２０と同様に、Ｐ型環状深層ウェルＤＰＷＥＬが形成されている領域の最表層に、Ｐ型不純物リング２８０が形成されている。このＰ型環状深層ウェルＤＰＷＥＬとＰ型不純物リング２８０を設けた理由は、図２０の場合と同じである。   Similarly to FIG. 20, the first driver well D1WEL, the second driver well D2WEL, and the decoder well DecWEL arranged in the drive voltage supply block 250 are arranged apart from each other because the applied voltages are different. ing. Similarly to FIG. 20, a P-type annular deep layer well DPWEL is formed in a region around the first driver well D1WEL, the second driver well D2WEL, and the decoder well DecWEL. In addition, as in FIG. 20, a P-type impurity ring 280 is formed in the outermost layer in the region where the P-type annular deep layer well DPWEL is formed. The reason why the P-type annular deep well DPWEL and the P-type impurity ring 280 are provided is the same as in the case of FIG.

４．電子機器
図３０（Ａ）（Ｂ）に本実施形態の半導体集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図３０（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。 4). Electronic Device FIGS. 30A and 30B show examples of electronic devices (electro-optical devices) including the semiconductor integrated circuit device 10 of this embodiment. Note that the electronic device may include components other than those shown in FIGS. 30A and 30B (for example, a camera, an operation unit, a power supply, or the like). The electronic device according to the present embodiment is not limited to a mobile phone, and may be a digital camera, a PDA, an electronic notebook, an electronic dictionary, a projector, a rear projection television, a portable information terminal, or the like.

図３０（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ（Micro Processor Unit）、ベースバンドエンジン（ベースバンドプロセッサ）などである。このホストデバイス４１０は、表示ドライバである半導体集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図３０（Ｂ）の画像処理コントローラ（表示コントローラ）４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。   30A and 30B, the host device 410 is, for example, an MPU (Micro Processor Unit), a baseband engine (baseband processor), or the like. The host device 410 controls the semiconductor integrated circuit device 10 that is a display driver. Alternatively, processing as an application engine or baseband engine, or processing as a graphic engine such as compression, decompression, or sizing can be performed. An image processing controller (display controller) 420 in FIG. 30B performs processing as a graphic engine such as compression, decompression, and sizing on behalf of the host device 410.

表示パネル４００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル４００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル４００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。   The display panel 400 includes a plurality of data lines (source lines), a plurality of scanning lines (gate lines), and a plurality of pixels specified by the data lines and the scanning lines. A display operation is realized by changing the optical characteristics of the electro-optical element (in a narrow sense, a liquid crystal element) in each pixel region. The display panel 400 can be constituted by an active matrix panel using switching elements such as TFTs and TFDs. Note that the display panel 400 may be a panel other than the active matrix method, or may be a panel other than the liquid crystal panel.

図３０（Ａ）の場合には、半導体集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には半導体集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図３０（Ｂ）の場合には、半導体集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして半導体集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。   In the case of FIG. 30A, a semiconductor integrated circuit device 10 with a built-in memory can be used. That is, in this case, the semiconductor integrated circuit device 10 once writes the image data from the host device 410 into the built-in memory, reads the written image data from the built-in memory, and drives the display panel. On the other hand, in the case of FIG. 30B, a semiconductor integrated circuit device 10 without a memory can be used. That is, in this case, the image data from the host device 410 is written into the built-in memory of the image processing controller 420. The semiconductor integrated circuit device 10 drives the display panel 400 under the control of the image processing controller 420.

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また半導体集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。   Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, in the specification or drawings, terms (output-side I / F region, input-side I / F) described at least once together with different terms having a broader meaning or the same meaning (first interface region, second interface region, etc.) (Area, etc.) can be replaced with the different terms anywhere in the specification or drawings. Further, the configuration, arrangement, and operation of the semiconductor integrated circuit device and the electronic device are not limited to those described in this embodiment, and various modifications can be made.

例えば、本発明では、不揮発性メモリは上述のプログラマブルＲＯＭに限らず、また、プログラマブルＲＯＭを搭載する半導体基板の第１導電型をＮ型とすることもできる。   For example, in the present invention, the nonvolatile memory is not limited to the above-described programmable ROM, and the first conductivity type of the semiconductor substrate on which the programmable ROM is mounted can be an N type.

本実施形態の半導体集積回路装置の構成例を示す図である。It is a figure which shows the structural example of the semiconductor integrated circuit device of this embodiment. 種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す図である。It is a figure which shows the example of various types of display drivers and the circuit block which it incorporates. 図３（Ａ）（Ｂ）は本実施形態の半導体集積回路装置の平面レイアウト例を示す図である。3A and 3B are diagrams showing an example of a planar layout of the semiconductor integrated circuit device of this embodiment. 図４（Ａ）（Ｂ）は半導体集積回路装置の断面図の例を示す図である。4A and 4B illustrate examples of cross-sectional views of the semiconductor integrated circuit device. 図３（Ａ）に示す回路ブロックのうち、プログラマブルＲＯＭ、ロジック回路及び階調電圧生成回路の関係を示すブロック図である。It is a block diagram which shows the relationship between programmable ROM, a logic circuit, and a gradation voltage generation circuit among the circuit blocks shown to FIG. 3 (A). 図６（Ａ）（Ｂ）（Ｃ）は図５の回路によって調整される階調電圧を示す特性図である。6A, 6B, and 6C are characteristic diagrams showing gradation voltages adjusted by the circuit of FIG. 電気光学装置を含む表示装置の構成例のブロック図である。It is a block diagram of the structural example of the display apparatus containing an electro-optical apparatus. 半導体集積回路装置内のプログラマブルＲＯＭブロックのレイアウトを示す図である。It is a figure which shows the layout of the programmable ROM block in a semiconductor integrated circuit device. 図８に対する比較例のレイアウトを示す図である。It is a figure which shows the layout of the comparative example with respect to FIG. プログラマブルＲＯＭ内に配置される単層ゲートのメモリセルの平面図である。It is a top view of the memory cell of the single layer gate arrange | positioned in programmable ROM. 図１０に示すメモリセルの等価回路図である。FIG. 11 is an equivalent circuit diagram of the memory cell shown in FIG. 10. 図１０のＡ−Ａ’断面を示し、メモリセルでのプログラム（書き込み）原理を示す図である。FIG. 11 is a cross-sectional view taken along the line A-A ′ of FIG. 10, illustrating a program (write) principle in a memory cell. プログラム後の書き込み／読み出しトランジスタのしきい値の推移を説明する図である。It is a figure explaining transition of the threshold value of the write / read transistor after programming. 図１０のＢ−Ｂ’断面を示し、メモリセルでの消去原理を示す図である。FIG. 11 shows a cross section taken along line B-B ′ of FIG. 消去後の書き込み／読み出しトランジスタのしきい値の推移を説明する図である。It is a figure explaining transition of the threshold value of the write / read transistor after erasure. 図１０のＡ−Ａ’断面を示し、書き込み状態のメモリセルからのデータ読み出し原理を示す図である。FIG. 11 is a cross-sectional view taken along the line A-A ′ of FIG. 10, illustrating a principle of reading data from a memory cell in a write state. 図１０のＡ−Ａ’断面を示し、消去状態のメモリセルからのデータ読み出し原理を示す図である。FIG. 11 is a cross-sectional view taken along the line A-A ′ of FIG. 10, illustrating a principle of reading data from an erased memory cell. プログラマブルＲＯＭのメモリセルアレイブロックの平面図である。It is a top view of the memory cell array block of programmable ROM. 隣り合う２つのメモリセルの平面図である。It is a top view of two adjacent memory cells. 図１９のＣ−Ｃ’断面図である。It is C-C 'sectional drawing of FIG. 図２０の変形例を示す図である。It is a figure which shows the modification of FIG. プログラマブルＲＯＭのブロック図である。It is a block diagram of programmable ROM. プログラマブルＲＯＭ全体の平面的レイアウトを示す図である。It is a figure which shows the planar layout of the whole programmable ROM. 第１，第２のメモリセルアレイブック、駆動電圧供給ブロック及びコントロール回路の関係を示すブロック図である。FIG. 3 is a block diagram showing a relationship among first and second memory cell array books, a drive voltage supply block, and a control circuit. 選択メモリセルの各モードでの動作電圧を示す特性図である。It is a characteristic view which shows the operating voltage in each mode of a selection memory cell. 非選択メインワード線に接続された選択カラム内のメモリセルの各モードでの動作電圧を示す特性図である。FIG. 10 is a characteristic diagram showing an operating voltage in each mode of a memory cell in a selected column connected to an unselected main word line. 選択ワード線に接続された非選択カラム内のメモリセルの動作電圧を示す特性図である。FIG. 10 is a characteristic diagram showing operating voltages of memory cells in a non-selected column connected to a selected word line. 第１，第２のメモリセルアレイブック、駆動電圧供給ブロックのウェルレイアウトを示す平面図である。FIG. 3 is a plan view showing well layouts of first and second memory cell array books and drive voltage supply blocks. 図２８のＤ−Ｄ’断面を示す断面図である。It is sectional drawing which shows the D-D 'cross section of FIG. 図３０（Ａ）（Ｂ）は電子機器の構成例を示す図である。30A and 30B are diagrams each illustrating a configuration example of an electronic device.

符号の説明Explanation of symbols

ＣＢ１〜ＣＢＮ 第１〜第Ｎの回路ブロック、１０ 半導体集積回路装置、１２ 出力側Ｉ／Ｆ領域、１４ 入力側Ｉ／Ｆ領域、２０ プログラマブルＲＯＭ、２００ メモリブロック、２０２ コントロール回路ブロック、２１０ コントロールゲート部分、２２０ 書き込み／読み出しトランジスタ、２３０ 消去トランジスタ、２４０ トランスファーゲート、２５０ 駆動電圧供給ブロック、２５２，２５４ メモリセルアレイブロック、２６０ メモリセル領域、２７０ サブワード線デコーダ領域、２８０ Ｐ型リング、３００ 電源回路、３０２ コントロール回路、３０４ Ｘプリデコーダ、３０６ Ｙプリデコーダ、３０８ センスアンプ回路、３１０ データ出力回路、３１２ プログラムドライバ、３１４ データ入力回路、３１８ インプット／アウトプットバッファ、６００ ワード線ドライバ、６１０ コントロールゲート線ドライバ、６２０ ワード線デコーダ、６３０ コントロールゲート線デコーダ、ＢＬ ビット線、ＣＧ（ＮＣＵ） コントロールゲート、ＤＮＷＥＬ Ｎ型深層ウェル、ＤＰＷＥＬ Ｐ型深層ウェル、ＦＧ フローティングゲート、ＬＢ ロジック回路（ゲートアレイ）、ＭＣ メモリセル、ＮＷＥＬ１ 環状Ｎ型ウェル、ＮＷＥＬ２ 帯状Ｎ型ウェル、ＰＢ 電源回路、ＰＷＥＬ Ｐ型ウェル、Ｘｆｅｒ（Ｐ） トランスファーゲートのＰＭＯＳ、Ｘｆｅｒ（Ｎ） トランスファーゲートのＮＭＯＳ、ＷＬ ワード線   CB1 to CBN 1st to Nth circuit blocks, 10 semiconductor integrated circuit device, 12 output side I / F area, 14 input side I / F area, 20 programmable ROM, 200 memory block, 202 control circuit block, 210 control gate Part, 220 write / read transistor, 230 erase transistor, 240 transfer gate, 250 drive voltage supply block, 252 and 254 memory cell array block, 260 memory cell region, 270 sub word line decoder region, 280 P-type ring, 300 power supply circuit, 302 Control circuit, 304 X predecoder, 306 Y predecoder, 308 sense amplifier circuit, 310 data output circuit, 312 program driver, 314 data input circuit, 318 Input / output buffer, 600 word line driver, 610 control gate line driver, 620 word line decoder, 630 control gate line decoder, BL bit line, CG (NCU) control gate, DNWEL N type deep well, DPWEL P type deep well , FG floating gate, LB logic circuit (gate array), MC memory cell, NWEL1 annular N type well, NWEL2 strip N type well, PB power supply circuit, PWEL P type well, Xfer (P) Transfer gate PMOS, Xfer (N ) Transfer gate NMOS, WL Word line

Claims (16)

半導体基板上に、複数のワード線、複数のビット線、複数のコントロールゲート線及び複数のメモリセルを含む少なくとも一つのメモリセルアレイブロックと、前記少なくとも一つのメモリセルアレイブロックに隣接され、前記少なくとも一つのメモリセルアレイブロックに駆動電圧を供給する駆動電圧供給ブロックとを含む不揮発性メモリを有し、
前記少なくとも一つのメモリセルアレイブロックは、前記半導体基板の第１のウェル群に形成され、前記第１のウェル群の長手方向は、前記複数のワード線及び前記複数のコントロールゲート線が延びる方向と一致し、
前記駆動電圧供給ブロックは、前記半導体基板の第２のウェル群に形成され、前記第２のウェル群の長手方向は、前記第１のウェル群の長手方向と直交し、
前記駆動電圧供給ブロックは、
前記複数のコントロールゲート線を駆動するコントロールゲート線ドライバと、
前記複数のワード線を駆動するワード線ドライバと、
電源電圧に基づいて、前記コントロールゲート線ドライバ及び前記ワード線ドライバを駆動する信号を生成するデコーダと、
を有し、
前記第２のウェル群は、前記コントロールゲート線ドライバが形成される第１のドライバウェルと、前記ワード線ドライバが形成される第２のドライバウェルと、前記デコーダが形成されるデコーダウェルとに分離され、前記デコーダウェルは、前記第１のドライバウェルと前記第２のドライバウェルとの間に配置され、
前記第１のドライバウェル、前記第２のドライバウェル及び前記デコーダウェルは、それぞれに供給される電圧が異なることを特徴とする半導体集積回路装置。 At least one memory cell array block including a plurality of word lines, a plurality of bit lines, a plurality of control gate lines, and a plurality of memory cells on a semiconductor substrate, and adjacent to the at least one memory cell array block, the at least one memory cell array block A non-volatile memory including a drive voltage supply block for supplying a drive voltage to the memory cell array block;
The at least one memory cell array block is formed in a first well group of the semiconductor substrate, and a longitudinal direction of the first well group is equal to a direction in which the plurality of word lines and the plurality of control gate lines extend. I will
The drive voltage supply block is formed in a second well group of the semiconductor substrate, and a longitudinal direction of the second well group is orthogonal to a longitudinal direction of the first well group;
The drive voltage supply block includes:
A control gate line driver for driving the plurality of control gate lines;
A word line driver for driving the plurality of word lines;
A decoder for generating a signal for driving the control gate line driver and the word line driver based on a power supply voltage;
Have
It said second well groups includes a first driver well the control gate line driver is formed, and a second driver well the word line driver is formed, to a decoder wells before Symbol decoder is formed The decoder well is disposed between the first driver well and the second driver well;
The semiconductor integrated circuit device, wherein the first driver well, the second driver well, and the decoder well are supplied with different voltages. 請求項１において、
前記駆動電圧供給ブロックを挟んだ両側に、前記２つのメモリセルアレイブロックが設けられ、前記駆動電圧供給ブロックは前記２つのメモリセルアレイブロックに前記駆動電圧を供給することを特徴とする半導体集積回路装置。 In claim 1,
2. The semiconductor integrated circuit device according to claim 1, wherein the two memory cell array blocks are provided on both sides of the drive voltage supply block, and the drive voltage supply block supplies the drive voltage to the two memory cell array blocks. 請求項１において、
前記複数のメモリセルの各々は、
前記半導体基板に形成された書き込み／読み出しトランジスタ及び消去トランジスタと、
前記書き込み／読み出しトランジスタ及び前記消去トランジスタの各ゲートに共用されるフローティングゲートと、
前記半導体基板に形成されており、前記フローティングゲートが絶縁層を介して対向する位置に形成された不純物領域にて形成されるコントロールゲートと、
前記複数のワード線の一つの論理に基づいて、前記書き込み／読み出しトランジスタと前記複数のビット線の一つとを接続／非接続するセルスイッチと、
を有することを特徴とする半導体集積回路装置。 In claim 1,
Each of the plurality of memory cells includes
A write / read transistor and an erase transistor formed on the semiconductor substrate;
A floating gate shared by the gates of the write / read transistor and the erase transistor;
A control gate formed in the semiconductor substrate, and formed in an impurity region formed at a position where the floating gate is opposed via an insulating layer;
A cell switch for connecting / disconnecting the write / read transistor and one of the plurality of bit lines based on one logic of the plurality of word lines;
A semiconductor integrated circuit device comprising: 請求項３において、
前記第１及び第２のウェル群は、
前記半導体基板を第１の導電型としたとき、前記半導体基板に形成される第２導電型の深層ウェルと、前記第２導電型の深層ウェル上に形成された第１導電型の表層ウェルと、前記第２導電型の深層ウェル上にて前記第１導電型の表層ウェルを囲む第２導電型の環状表層ウェルと、前記第１導電型の表層ウェル及び前記第２導電型の環状表層ウェルに形成された最表層不純物領域とで形成されるトリプルウェル構造を有することを特徴とする半導体集積回路装置。 In claim 3,
The first and second well groups are:
When the semiconductor substrate is of the first conductivity type, a second conductivity type deep well formed on the semiconductor substrate, and a first conductivity type surface well formed on the second conductivity type deep well, A second conductivity type annular surface well surrounding the first conductivity type surface layer well on the second conductivity type deep layer well, the first conductivity type surface layer well, and the second conductivity type annular surface layer well. A semiconductor integrated circuit device having a triple well structure formed with an outermost surface impurity region formed on the substrate. 請求項４において、
前記第２のウェル群では、前記第１のドライバウェル、前記第２のドライバウェル及び前記デコーダウェルは、それぞれ離間して配置され、
前記第１のドライバウェル、前記第２のドライバウェル及び前記デコーダウェルの周囲の領域に、第１導電型の環状深層ウェルが形成されていることを特徴とする半導体集積回路装置。 In claim 4,
In the second well group, the first driver well, the second driver well, and the decoder well are arranged separately from each other,
A semiconductor integrated circuit device, wherein a first conductivity type annular deep well is formed in a region around the first driver well, the second driver well, and the decoder well. 請求項５において、
前記第２のウェル群では、前記第１導電型の環状深層ウェルが形成されている領域の最表層に、第１導電型の不純物リングが形成されていることを特徴とする半導体集積回路装置。 In claim 5,
In the second well group, a semiconductor integrated circuit device is characterized in that a first conductivity type impurity ring is formed in an outermost layer in a region where the first conductivity type annular deep well is formed. 請求項４乃至６のいずれかにおいて、
前記第１のウェル群では、前記消去トランジスタは前記第２導電型の環状表層ウェルに形成され、前記コントロールゲート及び前記書き込み／読み出しトランジスタは前記第１導電型の表層ウェルに形成されていることを特徴とする半導体集積回路装置。 In any one of Claims 4 thru | or 6.
In the first well group, the erase transistor is formed in the second conductive type annular surface well, and the control gate and the write / read transistor are formed in the first conductive type surface well. A semiconductor integrated circuit device. 請求項７において、
前記第１のウェル群では、前記第１導電型の表層ウェルと前記第２導電型の環状表層ウェルとは離間され、前記第１導電型の表層ウェルと前記第２導電型の環状表層ウェルとの間に前記第２導電型の深層ウェルが形成され、
前記書き込み／読み出しトランジスタとビット線との間に、第１導電型のトランジスタと第２導電型のトランジスタとからなるトランスファーゲートが、前記セルスイッチとして設けられ、
前記第２導電型のトランジスタは、前記第１導電型の表層ウェルに形成され、
前記第２導電型の環状表層ウェルは、２つの長辺領域を有し、
前記２つの長辺領域の一方に、前記消去トランジスタが形成され、
前記２つの長辺領域の他方に隣り合って、第２導電型の帯状表層ウェルが形成され、
前記第２導電型の帯状表層ウェルに、前記第１導電型のトランジスタが形成されていることを特徴とする半導体集積回路装置。 In claim 7,
In the first well group, the first conductivity type surface well and the second conductivity type annular surface well are spaced apart from each other, and the first conductivity type surface well and the second conductivity type annular surface well are separated from each other. A deep well of the second conductivity type is formed between
A transfer gate comprising a first conductivity type transistor and a second conductivity type transistor is provided as the cell switch between the write / read transistor and the bit line,
The second conductivity type transistor is formed in a surface well of the first conductivity type,
The annular surface well of the second conductivity type has two long side regions,
The erase transistor is formed in one of the two long side regions,
Adjacent to the other of the two long side regions, a second conductive type band-shaped surface layer well is formed,
The semiconductor integrated circuit device, wherein the first conductivity type transistor is formed in the second conductivity type belt-shaped surface layer well. 請求項８において、
前記第１のウェル群では、前記２つの長辺領域の他方と前記第２導電型の帯状表層ウェルとは離間され、前記第２導電型の環状表層ウェル及び前記第２導電型の帯状表層ウェルの周囲の領域にも、前記第１導電型の環状深層ウェルが形成されていることを特徴とする半導体集積回路装置。 In claim 8,
In the first well group, the other of the two long side regions is separated from the second conductive type band-shaped surface layer well, and the second conductive type annular surface layer well and the second conductive type band-shaped surface layer well are separated. The semiconductor integrated circuit device is characterized in that an annular deep well of the first conductivity type is also formed in a region around the substrate. 請求項９において、
前記第１のウェル群では、前記第１導電型の環状深層ウェルが形成されている領域の最表層に、前記第１導電型の不純物リングが形成されていることを特徴とする半導体集積回路装置。 In claim 9,
In the first well group, the first conductivity type impurity ring is formed in the outermost layer of the region where the first conductivity type annular deep well is formed. . 請求項９において、
前記第１のウェル群では、前記２つの長辺領域の他方と前記第２導電型の帯状表層ウェルとは離間され、前記第２導電型の帯状表層ウェルを囲う領域に、第１導電型の環状表層ウェルが形成され、前記第１導電型の環状表層ウェルと前記２つの長辺領域の他方とは離間していることを特徴とする半導体集積回路装置。 In claim 9,
In the first well group, the other of the two long side regions and the second conductive type belt-shaped surface layer well are separated from each other, and a region of the first conductive type is formed in a region surrounding the second conductive type belt-shaped surface layer well. An annular surface layer well is formed, and the first conductivity type annular surface layer well and the other of the two long side regions are separated from each other. 請求項１１において、
前記第１のウェル群では、前記第１導電型の環状表層ウェルの最表層に、前記第１導電型の不純物リングが形成されていることを特徴とする半導体集積回路装置。 In claim 11,
In the first well group, the first conductivity type impurity ring is formed in the outermost surface layer of the first conductivity type annular surface layer well. 請求項１乃至１２のいずれかにおいて、
前記メモリセルアレイブロックは前記複数のワード線が延びる方向にて分割された複数のカラムブロックを有し、
前記複数のワード線の各々は、メインワード線と、前記メインワード線に従属する複数のサブワード線とに階層化され、前記複数のサブワード線の各１本が、前記複数のカラムブロック毎に配置され、
前記ワード線ドライバは、メインワード線ドライバであることを特徴とする半導体集積回路装置。 In any one of Claims 1 to 12,
The memory cell array block has a plurality of column blocks divided in a direction in which the plurality of word lines extend,
Each of the plurality of word lines is hierarchized into a main word line and a plurality of sub word lines subordinate to the main word line, and each one of the plurality of sub word lines is arranged for each of the plurality of column blocks. And
The semiconductor integrated circuit device, wherein the word line driver is a main word line driver. 請求項１３において、
前記複数のカラムブロックの各々は、前記複数のワード線が延びる方向でさらに分割されたメモリセル領域及びサブワード線デコーダ領域を有し、前記サブワード線デコーダ領域に、前記メインワード線の論理に基づいて前記メインワード線に従属する前記複数のサブワード線の１本を選択駆動するサブワード線デコーダが配置されていることを特徴とする半導体集積回路装置。 In claim 13,
Each of the plurality of column blocks has a memory cell region and a sub word line decoder region further divided in a direction in which the plurality of word lines extend, and the sub word line decoder region is based on the logic of the main word line. 2. A semiconductor integrated circuit device, comprising: a sub word line decoder for selectively driving one of the plurality of sub word lines subordinate to the main word line. 請求項４乃至１２のいずれかにおいて、
前記第１導電型はＰ型であり、前記第２導電型がＮ型であることを特徴とする半導体集積回路装置。 In any of claims 4 to 12,
The semiconductor integrated circuit device according to claim 1, wherein the first conductivity type is P-type, and the second conductivity type is N-type. 請求項１乃至１５のいずれかに記載の半導体集積回路装置と、
前記半導体集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。
A semiconductor integrated circuit device according to any one of claims 1 to 15,
A display panel driven by the semiconductor integrated circuit device;
An electronic device comprising:
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