JP4857031B2 - Power converter - Google Patents

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Description

本発明は、電力変換装置に関し、特に、低圧側回路から高圧側回路に制御信号を伝達するレベルシフト回路を有する電力変換装置に関する。   The present invention relates to a power converter, and more particularly to a power converter having a level shift circuit that transmits a control signal from a low-voltage circuit to a high-voltage circuit.

近年、省エネルギー化を目的として、ＩＧＢＴ(Insulated Gate Bipolar Transistor)等の半導体素子を用いてモータを制御することが行われている。特に、ＩＧＢＴ等の半導体素子の低価格化にともない、ＩＧＢＴ等によるモータ制御は、広く利用されている。   In recent years, for the purpose of energy saving, a motor is controlled using a semiconductor element such as an IGBT (Insulated Gate Bipolar Transistor). In particular, motor control by IGBT or the like is widely used in accordance with the price reduction of semiconductor elements such as IGBT.

ところで、電力変換装置を構成する上アームＩＧＢＴのエミッタは、交流出力部に接続されている。このため、上アームＩＧＢＴは、主電源接地端子に対して電位的に浮動の状態で駆動される。   By the way, the emitter of upper arm IGBT which comprises a power converter device is connected to the alternating current output part. Therefore, the upper arm IGBT is driven in a floating state with respect to the main power supply ground terminal.

例えば、上アームＩＧＢＴがオン状態の場合には、主電源と同じ高電圧が加わる。このため、上アームＩＧＢＴを駆動するためには、マイコンの低電位から高電位に信号を伝える必要がある。   For example, when the upper arm IGBT is on, the same high voltage as that of the main power supply is applied. For this reason, in order to drive the upper arm IGBT, it is necessary to transmit a signal from the low potential of the microcomputer to the high potential.

従来は、低電位から高電位に信号を伝えるために、フォトカプラが用いられてきた。しかしながら、フォトカプラは、発光素子として化合物半導体を使うため、高価であり、また、時間がたつと発光素子の発光強度が弱り動作しなくなるという問題があった。   Conventionally, a photocoupler has been used to transmit a signal from a low potential to a high potential. However, since the photocoupler uses a compound semiconductor as a light emitting element, it is expensive, and there is a problem that the light emission intensity of the light emitting element is weakened over time, and does not operate.

このため、下アームから電位的に浮動な上アームに対して、駆動信号を送る手段としてレベルシフト回路を用いることが、例えば非特許文献１（三菱電機ＨＶＩＣシリーズカタログ４頁）に述べられている。レベルシフト回路は、発光素子を使わないため、安価であり、かつ、時間がたつと劣化するという問題がない。   For this reason, for example, Non-Patent Document 1 (Mitsubishi Electric HVIC Series Catalog, page 4) describes the use of a level shift circuit as means for sending a drive signal to the upper arm floating in potential from the lower arm. . Since the level shift circuit does not use a light emitting element, the level shift circuit is inexpensive and does not have a problem of deterioration with time.

三菱電機ＨＶＩＣシリーズカタログ４頁（http://www. mitsubishichips.com/Japan/catalogue/pdf/power/hvic.pdf）Mitsubishi Electric HVIC series catalog page 4 (http://www.mitsubishichips.com/Japan/catalogue/pdf/power/hvic.pdf)

非特許文献１に開示されているレベルシフト回路には、レベルシフト回路の抵抗出力とフリップフロップとの間に、ロジックフィルタＩＮＴＥＲＬＯＣＫが挿入されている。   In the level shift circuit disclosed in Non-Patent Document 1, a logic filter INTERLOCK is inserted between the resistance output of the level shift circuit and the flip-flop.

ところで、ＩＧＢＴがオン，オフするときには、上下アームにおけるアース間の電圧が変化する。この電圧の時間変化ｄＶ／ｄｔにより、レベルシフト回路の高耐圧MOSFETのソース，ドレイン間容量Ｃｄｓには、ｄＶ／ｄｔ×Ｃｄｓの電流が流れる。この電流により、レベルシフト回路の抵抗に電圧が発生し、誤オンあるいは誤オフを引き起こす。ロジックフィルタＩＮＴＥＲＬＯＣＫは、これを防止するため、セット及びリセット両方に信号が発生している場合は、信号をフリップフロップに伝えないようにしている。   By the way, when the IGBT is turned on and off, the voltage between the grounds in the upper and lower arms changes. Due to the time variation dV / dt of this voltage, a current of dV / dt × Cds flows through the source-drain capacitance Cds of the high voltage MOSFET of the level shift circuit. Due to this current, a voltage is generated in the resistance of the level shift circuit, causing erroneous ON or erroneous OFF. In order to prevent this, the logic filter INTERLOCK prevents the signal from being transmitted to the flip-flop when a signal is generated in both set and reset.

ここで、レベルシフト回路の高耐圧ＭＯＳＦＥＴのソース，ドレイン間容量Ｃｄｓがばらつき、例えばセット側の容量が大きい場合、ｄＶ／ｄｔが発生する場合がある。このとき、セット側に発生する電圧が大きいため、ロジックフィルタＩＮＴＥＲＬＯＣＫで誤セット信号を除去しきれず、上アームＩＧＢＴが誤ってオンする場合がある。   Here, when the capacitance Cds between the source and drain of the high voltage MOSFET of the level shift circuit varies, for example, when the capacitance on the set side is large, dV / dt may occur. At this time, since the voltage generated on the set side is large, the error filter signal cannot be completely removed by the logic filter INTERLOCK, and the upper arm IGBT may be turned on erroneously.

このとき、正規の信号により下アームＩＧＢＴがオンすると、上下アームＩＧＢＴが同時にオンする。この結果、短絡状態となるため、素子が破壊する可能性がある。   At this time, when the lower arm IGBT is turned on by a regular signal, the upper and lower arm IGBTs are simultaneously turned on. As a result, a short circuit state occurs, and the element may be destroyed.

これを防止するためには、リセット側の抵抗値をセット側の抵抗値より大きくすれば良い。しかしながら、緩やかなｄＶ／ｄｔが発生している場合、ＨＩＮにオン信号が加わっても、ロジックフィルタで除去されてしまうため、上アームＩＧＢＴはオンできない。   In order to prevent this, the reset-side resistance value may be made larger than the set-side resistance value. However, when moderate dV / dt is generated, even if an ON signal is applied to HIN, the upper arm IGBT cannot be turned on because it is removed by the logic filter.

本発明は、このように、上下アームにおけるアース間の電圧変化ｄＶ／ｄｔにより、電力変換装置が誤動作するのを防止することを目的とする。   Thus, an object of the present invention is to prevent the power converter from malfunctioning due to the voltage change dV / dt between the grounds in the upper and lower arms.

上記課題を解決するため、例えば特許請求の範囲に記載されたように構成すればよい。In order to solve the above-described problem, for example, a configuration as described in the claims may be used.

本発明によれば、信頼性の高い電力変換装置を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, a reliable power converter device can be provided.

本発明は、主端子間に直列接続された第１および第２電力スイッチング素子からなる少なくとも１アームを有するモータ駆動装置に関わり、特に、低圧側回路から高圧側回路に制御信号を伝達するレベルシフト回路を有する電力変換装置に関するものである。以下、図面を参照しながら具体的な実施例を説明する。   The present invention relates to a motor drive device having at least one arm composed of first and second power switching elements connected in series between main terminals, and more particularly to a level shift for transmitting a control signal from a low voltage side circuit to a high voltage side circuit. The present invention relates to a power conversion device having a circuit. Hereinafter, specific embodiments will be described with reference to the drawings.

図１に本発明の第１の実施例を示す。   FIG. 1 shows a first embodiment of the present invention.

下アームＩＧＢＴ１には、並列にダイオード２が接続されている。上アームＩＧＢＴ３には、並列にダイオード４が接続されている。上アームＩＧＢＴ３のエミッタと下アームＩＧＢＴ１のコレクタは互いに接続されており、図示しないモータへ接続されている。   A diode 2 is connected in parallel to the lower arm IGBT1. A diode 4 is connected to the upper arm IGBT 3 in parallel. The emitter of the upper arm IGBT 3 and the collector of the lower arm IGBT 1 are connected to each other and connected to a motor (not shown).

パルスの立ち上がり、及び、立下がりで短いパルスを発生させるパルス発生回路１０の出力は、立ち上がり（セット側）は高耐圧ＭＯＳＦＥＴ３０のゲートに、立ち下がり（リセット側）は高耐圧ＭＯＳＦＥＴ３１のゲートに入力されている。   The output of the pulse generation circuit 10 that generates a short pulse at the rise and fall of the pulse is input to the gate of the high voltage MOSFET 30 at the rise (set side) and input to the gate of the high voltage MOSFET 31 at the fall (reset side). ing.

高耐圧ＭＯＳＦＥＴ３１のドレインには、抵抗値Ｒｒｅｓｅｔを持つ抵抗１１が接続されている。抵抗１１の他の一方は、上アームゲート電源５に接続されている。また、抵抗１１の両端には、ツエナーダイオード１２が接続されている。   A resistor 11 having a resistance value Rreset is connected to the drain of the high voltage MOSFET 31. The other end of the resistor 11 is connected to the upper arm gate power supply 5. A Zener diode 12 is connected to both ends of the resistor 11.

高耐圧ＭＯＳＦＥＴ３０のドレインには、抵抗値Ｒｓｅｔ１を持つ抵抗１３が接続され、さらに、抵抗値Ｒｓｅｔ２を持つ抵抗１４が接続されている。抵抗１４の他の一方は、上アームゲート電源５に接続されている。また、抵抗１３及び抵抗１４の両端には、ツエナーダイオード１５が接続されている。   A resistor 13 having a resistance value Rset1 is connected to the drain of the high voltage MOSFET 30, and a resistor 14 having a resistance value Rset2 is further connected. The other end of the resistor 14 is connected to the upper arm gate power supply 5. A Zener diode 15 is connected to both ends of the resistor 13 and the resistor 14.

抵抗１１と高耐圧ＭＯＳＦＥＴ３１のドレインの接続点は、ロジックフィルタ１６のリセット側入力に接続されている。抵抗１３と高耐圧ＭＯＳＦＥＴ３０のドレインの接続点は、ロジックフィルタ１６のセット側入力に接続されている。ロジックフィルタ１６のリセット側出力は、ＲＳフリップフロップ１８のリセット側入力に接続されている。   A connection point between the resistor 11 and the drain of the high voltage MOSFET 31 is connected to the reset side input of the logic filter 16. The connection point between the resistor 13 and the drain of the high voltage MOSFET 30 is connected to the set side input of the logic filter 16. The reset side output of the logic filter 16 is connected to the reset side input of the RS flip-flop 18.

抵抗１３と抵抗１４の接続点とロジックフィルタ１６のセット側出力は、ＯＲ回路１７に入力され、さらにＯＲ回路１７の出力は、ＲＳフリップフロップ１８のセット側入力に接続されている。   The connection point between the resistors 13 and 14 and the set side output of the logic filter 16 are input to the OR circuit 17, and the output of the OR circuit 17 is connected to the set side input of the RS flip-flop 18.

ＲＳフリップフロップ１８の出力は、ｎＭＯＳＦＥＴ１９及びｐＭＯＳＦＥＴ２０のゲートに接続されている。ｎＭＯＳＦＥＴ１９及びｐＭＯＳＦＥＴ２０のドレインは、上アームＩＧＢＴ３のゲートに接続されている。   The output of the RS flip-flop 18 is connected to the gates of the nMOSFET 19 and the pMOSFET 20. The drains of the nMOSFET 19 and the pMOSFET 20 are connected to the gate of the upper arm IGBT 3.

次に、本実施例における回路の動作を説明する。   Next, the operation of the circuit in this embodiment will be described.

パルス発生回路１０は、上アーム駆動信号が入力されると、高耐圧ＭＯＳＦＥＴ３０に短時間駆動パルスを発生させる。このとき、抵抗１３，１４に電圧が発生し、ロジックフィルタ１６のセット側入力に信号が伝わる。すると、ロジックフィルタ１６のセット側出力からＲＳフリップフロップ１８のセット側入力に信号が出力される。   When the upper arm drive signal is input, the pulse generation circuit 10 causes the high voltage MOSFET 30 to generate a short drive pulse. At this time, a voltage is generated in the resistors 13 and 14, and a signal is transmitted to the set side input of the logic filter 16. Then, a signal is output from the set side output of the logic filter 16 to the set side input of the RS flip-flop 18.

このとき、ＲＳフリップフロップ１８の出力が“Ｌ”となり、ｐＭＯＳＦＥＴ２０がオンする。また、上アームＩＧＢＴ３のゲートには、上アームゲート電源５から電流が供給され、上アームＩＧＢＴ３はオンする。上アーム駆動信号がオフ指令となると、高耐圧
ＭＯＳＦＥＴ３１に短時間駆動パルスを発生させる。 At this time, the output of the RS flip-flop 18 becomes “L”, and the pMOSFET 20 is turned on. Further, a current is supplied to the gate of the upper arm IGBT 3 from the upper arm gate power supply 5, and the upper arm IGBT 3 is turned on. When the upper arm drive signal is turned off, a short drive pulse is generated in the high voltage MOSFET 31.

このとき、抵抗１１に電圧が発生し、ロジックフィルタ１６のリセット側入力に信号が伝わる。すると、ロジックフィルタ１６のリセット側出力からＲＳフリップフロップ１８のリセット側入力に信号が出力される。このとき、ＲＳフリップフロップ１８の出力が
“Ｈ”となり、ｎＭＯＳＦＥＴ１９がオンし、上アームＩＧＢＴ３のゲートから電荷を引き抜き、上アームＩＧＢＴ３はオフする。 At this time, a voltage is generated in the resistor 11 and a signal is transmitted to the reset side input of the logic filter 16. Then, a signal is output from the reset side output of the logic filter 16 to the reset side input of the RS flip-flop 18. At this time, the output of the RS flip-flop 18 becomes “H”, the nMOSFET 19 is turned on, charges are extracted from the gate of the upper arm IGBT 3, and the upper arm IGBT 3 is turned off.

上下アームのアース間電圧が、時間とともに変化している場合、すなわち、ｄＶ／ｄｔが発生している場合は、Ｒｒｅｓｅｔ＞（Ｒｓｅｔ１＋Ｒｓｅｔ２）とすることで、ロジックフィルタ１６により誤オン信号はフリップフロップ１８には伝わらない。   When the voltage between the grounds of the upper and lower arms changes with time, that is, when dV / dt is generated, Rreset> (Rset1 + Rset2). It is not transmitted to.

ｄＶ／ｄｔとソースドレイン間容量Ｃｄｓとの積により発生する電流に比べて、高耐圧ＭＯＳＦＥＴがオンしたときの電流は大きい。そこで、Ｒｓｅｔ２＞Ｒｓｅｔ１＋Rset2とすることで、ｄＶ／ｄｔのみが発生しているときは、Ｒｓｅｔ２に発生する電圧がＯＲ回路１７のしきい値を超えないため、誤オンしない。   Compared with the current generated by the product of dV / dt and the source-drain capacitance Cds, the current when the high voltage MOSFET is turned on is large. Therefore, by setting Rset2> Rset1 + Rset2, when only dV / dt is generated, the voltage generated in Rset2 does not exceed the threshold value of the OR circuit 17, so that it is not erroneously turned on.

また、ｄＶ／ｄｔ発生期間中にオン信号が発生した場合は、抵抗１４両端に発生した電圧がＯＲ回路１７のしきい値を超えることで、ｄＶ／ｄｔ発生期間中にオン信号が発生したことを検知できる。   In addition, when an on signal is generated during the dV / dt generation period, the voltage generated at both ends of the resistor 14 exceeds the threshold value of the OR circuit 17, and thus the on signal is generated during the dV / dt generation period. Can be detected.

図２に本発明における第２の実施例を示す。   FIG. 2 shows a second embodiment of the present invention.

抵抗１３と高耐圧ＭＯＳＦＥＴ３１のドレインの接続点は、フィルタ回路２１を通して
ＡＮＤ回路２２に接続されている。抵抗１３と抵抗１４の接続点は、ＡＮＤ回路２２のもう一方に入力されている。ＡＮＤ回路２２の出力は、ＯＲ回路１７の一方に入力されている。 A connection point between the resistor 13 and the drain of the high voltage MOSFET 31 is connected to the AND circuit 22 through the filter circuit 21. A connection point between the resistor 13 and the resistor 14 is input to the other side of the AND circuit 22. The output of the AND circuit 22 is input to one of the OR circuits 17.

本実施例では、抵抗１４にＡＮＤ回路２２のしきい値を超える電圧が発生したこと、及び、フィルタ回路２１の時定数以上の時間ｄＶ／ｄｔが発生した時にのみ、ＡＮＤ回路
２２の出力が“Ｈ”になる。 In this embodiment, only when the voltage exceeding the threshold value of the AND circuit 22 is generated in the resistor 14 and when the time dV / dt that is equal to or longer than the time constant of the filter circuit 21 is generated, the output of the AND circuit 22 is “ H ”.

第１の実施例では、高いｄＶ／ｄｔが発生した場合、抵抗１４で発生する電圧がＯＲ回路１７のしきい値電圧を超え、誤オン信号が伝わる可能性がある。一方、本実施例では、フィルタ回路２１の時定数以上の時間にわたってｄＶ／ｄｔが発生していることを検知するため、誤オンを防止することができる。   In the first embodiment, when high dV / dt occurs, the voltage generated by the resistor 14 exceeds the threshold voltage of the OR circuit 17 and an erroneous ON signal may be transmitted. On the other hand, in this embodiment, since it is detected that dV / dt is generated over a time longer than the time constant of the filter circuit 21, erroneous ON can be prevented.

図３に、本発明における第３の実施例を示す。   FIG. 3 shows a third embodiment of the present invention.

抵抗１３には、上アームのゲート電源５との間に抵抗２３が設けられている。抵抗１１と抵抗２３の接続点と、抵抗１３と抵抗１４の接続点は、第２のロジックフィルタ２４に入力されている。第２のロジックフィルタ２４の出力は、ＡＮＤ回路２２の一方に入力されている。   A resistor 23 is provided between the resistor 13 and the gate power supply 5 of the upper arm. A connection point between the resistor 11 and the resistor 23 and a connection point between the resistor 13 and the resistor 14 are input to the second logic filter 24. The output of the second logic filter 24 is input to one of the AND circuits 22.

また、抵抗１１の抵抗値をＲｒｅｓｅｔ１，Ｒ２３の抵抗値をＲｒｅｓｅｔ２として
Ｒｒｅｓｅｔ１＞＞Ｒｒｅｓｅｔ２，Ｒｒｅｓｅｔ２＞Ｒｓｅｔ２
とすることにより、高いｄＶ／ｄｔの場合は第２のロジックフィルタ２４で信号がＡＮＤ回路２２に伝わらないようにし、誤オンを防止できる。 Further, the resistance value of the resistor 11 is Rreset1, the resistance value of R23 is Rreset2, and Rreset1 >> Rreset2, Rreset2> Rset2
Thus, in the case of high dV / dt, the signal is not transmitted to the AND circuit 22 by the second logic filter 24, and erroneous ON can be prevented.

上記実施例１〜３で説明した電力変換制御回路の実装図を図４に示す。   A mounting diagram of the power conversion control circuit described in the first to third embodiments is shown in FIG.

本実施例では、絶縁基板１２０上に下アーム駆動回路とパルス発生回路１０を集積化した下アームＩＣ１１０と抵抗１１，１３，１４，２３，ツエナーダイオード１２，１５，フリップフロップ１８，ｎＭＯＳＦＥＴ１９，ｐＭＯＳＦＥＴ２０，ロジックフィルタ
１６及び第２のロジックフィルタ２４，ＯＲ回路１７，ＡＮＤ回路２２を集積化した上アームＩＣ１１１，オン信号伝達用高耐圧ＭＯＳＦＥＴ３０，オフ信号伝達用高耐圧MOSFET３１の４チップが配置されている。 In this embodiment, a lower arm IC 110 in which a lower arm driving circuit and a pulse generation circuit 10 are integrated on an insulating substrate 120, resistors 11, 13, 14, 23, Zener diodes 12, 15, flip-flop 18, nMOSFET 19, pMOSFET 20, Four chips of an upper arm IC 111, an on signal transmission high voltage MOSFET 30, and an off signal transmission high voltage MOSFET 31 in which the logic filter 16, the second logic filter 24, the OR circuit 17, and the AND circuit 22 are integrated are arranged.

ＩＣ１００は、ワイヤボンディング１４０により、オン信号伝達用高耐圧ＭＯＳＦＥＴ３０，オフ信号伝達用高耐圧ＭＯＳＦＥＴ３１さらに出力端子１５０に接続されている。   The IC 100 is connected by wire bonding 140 to the on signal transmission high voltage MOSFET 30, the off signal transmission high voltage MOSFET 31 and the output terminal 150.

また、ＩＣ１０１は、ワイヤボンディング１４１によりオン信号伝達用高耐圧MOSFET
３０，オフ信号伝達用高耐圧ＭＯＳＦＥＴ３１、さらに出力端子１５１に接続されている。 Further, the IC 101 is a high voltage MOSFET for ON signal transmission by wire bonding 141.
30, an off signal transmission high voltage MOSFET 31, and an output terminal 151.

オン信号伝達用高耐圧ＭＯＳＦＥＴ３０，オフ信号伝達用高耐圧ＭＯＳＦＥＴ３１のコレクタは、絶縁基板上１２０の配線１３０を通じて、ワイヤボンディング１４０により
ＩＣ１０１に接続されている。 The collectors of the high withstand voltage MOSFET 30 for transmitting the on signal and the high withstand voltage MOSFET 31 for transmitting the off signal are connected to the IC 101 by wire bonding 140 through the wiring 130 on the insulating substrate 120.

本実施例のようにレベルシフト回路用ＭＯＳＦＥＴに個別素子を用いた場合、ＩＣに集積化した場合に比べて、ソースドレイン間容量のばらつきが大きいため、本発明はより有効である。なお、個別素子の場合５０％程度ばらつきため、
Ｒｒｅｓｅｔ１＋Ｒｒｅｓｅｔ２＞２×（Ｒｓｅｔ１＋Ｒｓｅｔ２）
とすることが望ましい。 When an individual element is used for the level shift circuit MOSFET as in this embodiment, the present invention is more effective because the variation in the capacitance between the source and drain is larger than the case where it is integrated in an IC. In the case of individual elements, it varies by about 50%.
Rreset1 + Rreset2> 2 × (Rset1 + Rset2)
Is desirable.

以上のとおり、本発明の上記実施例によれば、レベルシフト回路においてセット側に２つの検知電圧レベルを設けているため、ｄＶ／ｄｔ発生期間中のオン信号を検知できる。このため、ｄＶ／ｄｔによる誤オン及び誤オフを防止することが可能になり、信頼性の高い電力変換装置を提供することができる。   As described above, according to the embodiment of the present invention, since the two detection voltage levels are provided on the set side in the level shift circuit, it is possible to detect the on signal during the dV / dt generation period. For this reason, it becomes possible to prevent erroneous ON and erroneous OFF due to dV / dt, and it is possible to provide a highly reliable power conversion device.

以上、本発明について、具体的な実施形態を詳細に説明したが、本発明は上記実施例に限られるものではなく、その発明思想を含む範囲内で適宜変更可能である。   As mentioned above, although specific embodiment was described in detail about this invention, this invention is not limited to the said Example, It can change suitably within the range including the invention thought.

本発明における第１の実施例を示す図である。It is a figure which shows the 1st Example in this invention. 本発明における第２の実施例を示す図である。It is a figure which shows the 2nd Example in this invention. 本発明における第３の実施例を示す図である。It is a figure which shows the 3rd Example in this invention. 本発明における電力変換駆動回路の実装図である。It is a mounting diagram of the power conversion drive circuit in the present invention.

符号の説明Explanation of symbols

１…下アームＩＧＢＴ、２…下アームダイオード、３…上アームＩＧＢＴ、４…上アームダイオード、５…上アームゲート電源、１１，１３，１４，２３…抵抗、１２，１５…ツエナーダイオード、１６…ロジックフィルタ、１７…ＯＲ回路、１８…フリップフロップ、１９…ｎＭＯＳＦＥＴ，２０…ｐＭＯＳＦＥＴ、２１…フィルタ回路、２２…ＡＮＤ回路、２４…第２のロジックフィルタ。

DESCRIPTION OF SYMBOLS 1 ... Lower arm IGBT, 2 ... Lower arm diode, 3 ... Upper arm IGBT, 4 ... Upper arm diode, 5 ... Upper arm gate power supply, 11, 13, 14, 23 ... Resistance, 12, 15 ... Zener diode, 16 ... Logic filter, 17 ... OR circuit, 18 ... Flip-flop, 19 ... nMOSFET, 20 ... pMOSFET, 21 ... Filter circuit, 22 ... AND circuit, 24 ... Second logic filter.

Claims (4)

主端子間に直列接続された第１および第２電力スイッチング素子からなる少なくとも１アームと低圧側回路から高圧側回路に制御信号を伝達するレベルシフト回路を有する電力変換装置であって、
セット側の抵抗は２つに分割され、第１のセット側抵抗とセット側の高耐圧ＭＯＳＦＥＴのドレインの接続点は、リセット側抵抗とリセット側の高耐圧ＭＯＳＦＥＴのドレインの接続点とともに２つの入力に同時に信号が入った場合、出力を出さないロジックフィルタに接続され、
リセット側抵抗とリセット側の高耐圧ＭＯＳＦＥＴのドレインの接続点は、さらにフィルタ回路に入力され、
前記フィルタ回路の出力と、第１のセット側抵抗と第２のセット側抵抗の接続点はＡＮＤ回路の入力に接続され、
フリップフロップのセット側入力には、前記ＡＮＤ回路の出力とロジックフィルタのセット側出力のＯＲが接続されていることを特徴とする電力変換装置。 A power conversion device having at least one arm composed of first and second power switching elements connected in series between main terminals and a level shift circuit for transmitting a control signal from a low voltage side circuit to a high voltage side circuit,
The set-side resistor is divided into two, and the connection point between the first set-side resistor and the drain of the set-side high voltage MOSFET is two inputs together with the connection point between the reset-side resistor and the drain of the reset-side high voltage MOSFET. Is connected to a logic filter that does not output,
The connection point between the reset side resistor and the reset side high voltage MOSFET drain is further input to the filter circuit,
The connection point between the output of the filter circuit and the first set side resistor and the second set side resistor is connected to the input of the AND circuit,
The power converter according to claim 1, wherein the set side input of the flip-flop is connected to an OR of the output of the AND circuit and the set side output of the logic filter. 主端子間に直列接続された第１および第２電力スイッチング素子からなる少なくとも１アームと低圧側回路から高圧側回路に制御信号を伝達するレベルシフト回路を有する電力変換装置であって、
セット側の抵抗は２つに分割され、第１のセット側抵抗とセット側の高耐圧ＭＯＳＦＥＴのドレインの接続点は、リセット側抵抗とリセット側の高耐圧ＭＯＳＦＥＴのドレインの接続点とともに２つの入力に同時に信号が入った場合、出力を出さないロジックフィルタに接続され、
リセット抵抗は２つに分割され、
第１のリセット側抵抗と第２のリセット側抵抗の接続点及び第１のセット側抵抗と第２のセット側抵抗の接続点は、出力を出さない第２のロジックフィルタの入力として接続され、
リセット側抵抗とリセット側の高耐圧ＭＯＳＦＥＴのドレインの接続点は、さらにフィルタ回路に入力され、フィルタ回路の出力は第２のロジックフィルタのセット側出力とＡＮＤ回路の入力に接続され、
フリップフロップのセット側入力には、ＡＮＤ回路の出力とロジックフィルタのセット側出力のＯＲが接続されていることを特徴とする電力変換装置。 A power conversion device having at least one arm composed of first and second power switching elements connected in series between main terminals and a level shift circuit for transmitting a control signal from a low voltage side circuit to a high voltage side circuit,
The set-side resistor is divided into two, and the connection point between the first set-side resistor and the drain of the set-side high voltage MOSFET is two inputs together with the connection point between the reset-side resistor and the drain of the reset-side high voltage MOSFET. Is connected to a logic filter that does not output,
The reset resistor is divided into two,
The connection point between the first reset side resistor and the second reset side resistor and the connection point between the first set side resistor and the second set side resistor are connected as an input of the second logic filter that does not output,
The connection point between the reset side resistor and the drain of the high voltage MOSFET on the reset side is further input to the filter circuit, and the output of the filter circuit is connected to the set side output of the second logic filter and the input of the AND circuit,
A power conversion device, wherein an output of an AND circuit and an OR of a set side output of a logic filter are connected to a set side input of a flip-flop. 請求項１又は２に記載の電力変換装置において、The power conversion device according to claim 1 or 2,
上アームＩＣ，下アームＩＣ、及び、信号伝達用高耐圧ｎＭＯＳＦＥＴは、それぞれ別チップで構成されていることを特徴とする電力変換装置。The power conversion device, wherein the upper arm IC, the lower arm IC, and the signal transmission high-breakdown-voltage nMOSFET are configured in separate chips. 請求項１乃至３のいずれか一に記載の電力変換装置において、In the power converter according to any one of claims 1 to 3,
リセット側抵抗の和とセット側抵抗の比が２倍以上であることを特徴とする電力変換装置。A power conversion device characterized in that the ratio of the sum of the reset side resistance and the set side resistance is twice or more.
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