JP4851711B2 - アクティブモードの間減少した漏洩電流を有するスタティックランダムアクセスメモリ及びその動作方法 - Google Patents
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- 各々ワードラインによってローの周辺回路に接続され、ビットラインによってカラムの周辺回路に接続され、且つ、低動作電圧ノードに接続された複数のSRAMセルを有する、高動作電圧ノードに接続されたSRAMアレーと、
少なくともREAD動作およびWRITE動作の間、前記SRAMアレーの前記SRAMセルの前記低動作電圧ノードに、増強された低動作電圧(VESS)を選択的に生成するアレーの低電圧制御回路と、を有し、
前記増強された低動作電圧はチップ供給電圧である低動作電圧(VSS)よりも高い電圧値を有し、READ動作中は前記増強された低動作電圧がWRITE動作中よりも低い値である、
SRAMデバイス。 - 前記増強された低動作電圧がスタンバイモードもしくはスリープモードの間も生成される、請求項1に記載のSRAMデバイス。
- 前記増強された低動作電圧がテストモードの間も生成される、請求項1または請求項2に記載のSRAMデバイス。
- 各々ワードラインによってローの周辺回路に接続され、ビットラインによってカラムの周辺回路に接続され、且つ、低動作電圧ノードに接続された複数のSRAMセルを有する、高動作電圧ノードに接続されたSRAMアレーと、
少なくともREAD動作の間、前記SRAMアレーの前記SRAMセルの前記低動作電圧ノードに、増強された低動作電圧(VESS)を選択的に生成するアレーの低電圧制御回路と、を有し、
前記増強された低動作電圧はチップ供給電圧である低動作電圧(VSS)よりも高い電圧値を有し、前記READ動作中は、アドレスされたカラムのセルに対して与えられる前記増強された低動作電圧が、アドレスされないカラムのセルに対して与えられる前記増強された低動作電圧よりも低い値である、
SRAMデバイス。 - 前記増強された低動作電圧がスタンバイモードもしくはスリープモードの間も生成される、請求項4に記載のSRAMデバイス。
- 前記増強された低動作電圧がWRITE動作の間も生成される、請求項4または請求項5に記載のSRAMデバイス。
- 前記高動作電圧ノードに与えられる高動作電圧の値を選択できる、請求項1乃至請求項6いずれか1項に記載のSRAMデバイス。
- 前記アレーの低電圧制御回路が、プロセスコーナ、トランジスタのパラメータ、動作モード、及び高い供給電圧の値から成るグループから選択されるファクタに基づいて前記増強された低動作電圧を与えるように構成されている、請求項1乃至請求項7いずれか1項に記載のSRAMデバイス。
- 前記アレーの低電圧制御回路は能動素子を用いる、請求項1乃至請求項8いずれか1項に記載のSRAMデバイス。
- 前記アレーの低電圧制御回路は、ダイオード、トランジスタ、フューズ、ROM、電圧レギュレータ、及び論理回路から成るグループから選択される、請求項1乃至請求項8いずれか1項に記載のSRAMデバイス。
- 請求項1乃至請求項10いずれか1項に記載のSRAMデバイスを有するマイクロプロセッサ。
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