JP4851711B2 - アクティブモードの間減少した漏洩電流を有するスタティックランダムアクセスメモリ及びその動作方法 - Google Patents

Description

本発明は、一般に、メモリデバイスに関し、特に、アクティブモードの間減少した漏洩電流を有するスタティック・ランダム・アクセス・メモリ(SRAM)及びその動作方法に関する。

メモリデバイスは、この分野では良く知られており、とりわけ、実際にはあらゆるマイクロプロセッサ及びディジタル信号プロセッサ(DSP)アプリケーションに用いられる。多くのアプリケーションに好適な一つの形式のメモリは、スタティックランダムアクセスメモリ(SRAM)である。SRAMデバイスは、多くの他の形式のメメモリデバイスと較べて高速で、使用するのが容易である。更に、MOS技術を用いるSRAMデバイスは、比較的低スタンバイ電力を示し、ストアされた情報を維持するのにリフレッシュサイクルを必要としない。これらの特性は、バッテリー電源装置、例えば、ラップトップコンピュータやパーソナルディジタル支援のために、SRAMデバイスを特に望ましくする。

SRAMデバイスのミニチュア化は、このようなバッテリー電源装置のためにSRAMデバイスを望ましくする他の特徴である。しかし、所望のミニチュア化は、より小さなSRAMデバイスに対して望ましくない動作問題を含むかもしれない。例えば、SRAMデバイスの大きさが減少するにしたがって、電流のリーク(漏洩)が増加する。電流のリークは、スリープモード、スタンバイモードの間及びアクティブモードの間でも問題になる。実際に、Ｉ_DDQで表わすことができる電流リークは、SRAMデバイスの大きさが減少しつづけるにしたがって、アクティブモードの間において、より重要な事項になった。

アクティブモードの間電流リークを減少させる幾つかの選択(オプション)は既に存在している。一つのオプションでは、例えば、SRAMアレーの両端の電圧を低くするためにSRAMデバイスに供給される高い動作電圧が減少される。しかし、減少された高動作電圧Ｖ_DDはスタティックノイズのマージン(static noise margin: SNM)及び書込みトリップ電圧(いわゆる“Ｖ_trip”)を受け入れ可能なレベル以下に減少する。代わりに、SRAMデバイスに供給される低動作電圧Ｖ_SSは、スタンバイモードにある間上昇し、アクティブモードのときには低下することができる。都合の悪いことに、この代替物は、多くのスイッチング電力を必要とし、書込みトリップ電圧 Ｖ_tripをサポートしない。

高いＶ_trip及びSNMは、SRAMデバイスの所望されたセル特性である。高いSNMは、回路の安定性に対して要求される。もしSNMが低すぎるなら、READ(読取り)動作は乱される。高いＶ_tripが適当なデータ書込み速度に対して要求される。もし、Ｖ_tripが低すぎるなら、WRITE(書込み)動作が乱される。都合の悪いことに、受け入れ可能なSNM及び書込みトリップ電圧Ｖ_tripのための要件は、一般に、一方が増加すると他方が減少するので、製造中受け入れ可能なSRAMの歩留まりに対する許容度を制限する。

代表的な６つのトランジスタSRAMメモリセル(SRAMの基本単位)は、２つのｐチャネル“プルアップ”トランジスタ、２つのｎチャネル“プルダウン”トランジスタ及び、一般的にｎチャネルトランジスタである２つのアクセストランジスタから成っている。トランジスタのｐドープ及びｎドープされたチャネルの強さは、全体としてSRAMメモリの性能に影響を及ぼす。例えば、強いｎチャネルの場合、特に、弱いｐチャネルを伴っていると、SNMは不適当に低くなる。満足なSNMを得るために、ｎチャネルを弱く及び/またはｐチャネルを強くしてみたくなる。しかし、弱いｎチャネルの場合、特に、強いｐチャネルを伴っていると、Ｖ_tripは不適当に低くなる。

したがって、現存するSRAMデバイスは、受け入れ可能なSNMを得るために弱いｎチャネル(及び/または強いｐチャネル)を設け、及び受け入れ可能なＶ_tripを得るために、強いnチャネル(及び/または弱いpチャネル)を設けるという競合及び矛盾する目的によって挑戦を受ける。更に、このSNMとＶ_trip間(及び、従って、信頼できるREAD及びWRITE間）のトレードオフは、これらは正常な製造変化の影響を拡大するので、連続したミニチュア化及び低動作電圧と共に益々制約される。

たとえ、高動作電圧Ｖ_DDが減少されたときSNM及びＶ_tripが劣化されるとしても、高動作電圧Ｖ_DDの減少が低電力動作に対して、及び幾つかのテスト条件に対してしばしば望ましい。SNM及びＶ_tripが劣化されるけれども、Ｖ_tripの劣化は、高動作電圧Ｖ_DDにおける減少と共に特に強い。従って、Ｖ_tripは、動作に対して高動作電圧Ｖ_DDの低い範囲を制限する傾向がある。従って、アクティブモードの間、電流リークを減少するための解決策は、SNM及びＶ_tripへの最小の有害な影響を与える必要がある。

よって、この分野で必要とされるものは、アクティブモードの間、減少した電流リークを有する改善されたSRAMデバイスである。更に、減少された電流リークを有する改善されたSRAMデバイスは、強いSNM及び書込みトリップ電圧Ｖ_tripを必要とする。

従来技術の上述の欠点を解決するために、本発明は、SRAMデバイス及びその動作方法を提供する。一つの実施例において、SRAMデバイスは、(1)ワードラインによってローの周辺回路に結合され、及びビットラインによってカラムの周辺回路に結合されたSRAM、及び(2)アクティブモードの少なくとも一部の間増強された低動作電圧Ｖ_ESSをSRAMに与えるアレー低電圧制御回路を含む。

従って、本発明は、現存するSRAMデバイスより大きな電力の節約および良好なSNM及び書込みトリップ電圧Ｖ_tripのトレードオフを提供し、広いプロセスマージンを可能にする。増強した低動作電圧Ｖ_ESSを与えることは、増強した低動作電圧Ｖ_ESSが基板電圧(一般に、低い動作電圧Ｖ_SS)より大きいので、メモリセルの両端の電圧を低くし、バックバイアス効果によりスレッショルド電圧Ｖ_tnを上昇することによって、電流リークＩ_DDQを減少する。SNMは、減少したセル電圧によってSNMの低下を適当に補償するバックバイアス効果から高いＶ_tnによって改善される。SNMが改善されると、関連したワードラインの電圧がREADにおけるようにアクセスに対して、またはWRITEのためアクセスされたローにおいてアドレスされないカラムに対して上昇されると、セルは最小の乱れを受ける。同様に、改善されたSNMは、アドレスされないカラムのセルを乱すことなしに、ＷＲＩＴＥ動作を許す。

増強された低い動作電圧の弱点は読取り電流Ｉ_readの減少であるが、しかし、Ｉ_readは、READ動作の間、アドレスされたカラムに対してより低い値で増強された低動作電圧Ｖ_ESSを与えることによって回復される。本発明は、WRITE動作に対してREAD動作に対してより低い値で増強された低動作電圧Ｖ_ESSを与えることもできる。更に、増強された低い動作電圧Ｖ_ESSは、SNM及び書込みトリップ電圧の失敗が発生した場合、例えば、プロセスの重大な事態に対して高い電圧で増強された低動作電圧Ｖ_ESSを与えることによって、プロセス変化を補償するようにセットされることができる。書込みトリップ電圧が最悪の場合であるとき、増強された低動作電圧Ｖ_ESSを高い値に与えることもできる。更に、例えば、テストの間低い電圧動作に対して増強した低動作電圧Ｖ_ESSを高い値に与えることができる。

従って、あるファクタ、例えば、トランジスタのパラメータまたは動作のモードに基づいて、増強した低動作電圧Ｖ_ESSを個々の値に規定することができる。例えば、一つの増強された低動作電圧Ｖ_ESSをテスト動作に対して確立することができる。更に、いろいろな増強された低い動作電圧Ｖ_ESSの値をREAD動作またはWRITE動作に対して確立することができる。幾つかの実施例において、単一の増強された低い動作電圧Ｖ_ESSの値を１より多くのファクタに対して確立することができる。従って、TEST、WRITE、及びREAD動作に対して、単一の増強された低い動作電圧Ｖ_ESSの値を与えることができる。

他の特徴として、本発明は、(1)ワードラインによってローの周辺回路に結合され、及びビットラインによってカラムの周辺回路に結合されたSRAMアレーを集積回路に用いるステップ、及び(2)アクティブモードの少なくとも一部の間、増強された低動作電圧Ｖ_ESSをSRAMアレーに与えるステップを有するSRAMデバイスを動作する方法を提供する。

この分野の当業者が以下に示す本発明の詳細な説明をよりよく理解できるように、本発明の好適な、及び代替の特徴を上に概括した。本発明の請求項の主題を形成する本発明の更なる特徴が、以下に説明される。当業者は、本発明の同じ目的を達成するための他の構造を設計し、または変更するための基本として、開示された概念及び特定の実施例を容易に理解することができることを認識すべきである。また、当業者は、このような等価な構成は本発明の精神及び範囲から逸脱しないことを理解するであろう。本発明のより完全な理解のために、次の詳細な説明が添付の図面と結合して参照される。強調するが様々な特徴は縮尺に従って描かれていない。実際に、様々な特徴の寸法は議論の明確化のため任意に増加させたり、減少させたりすることができる。次の説明が添付の図面と結合して参照される。

先ず、図1を参照すると、本発明の原理による、一般に100で示されるSRAMデバイスの実施例の回路図が示されている。SRAM100は、SRAMのアレー110、ローの周辺回路120、カラムの周辺回路130及びアレーの低電圧制御回路140を含む。一般に、SRAMアレー110は、対応する多数のワードラインおよびビットラインを有するカラムとローのマトリックスに編成されたマルチメモリセルを有する。例えば、SRAMデバイスアレー110は、256のカラムと256のローのメモリセルを有する。しかし、説明を簡単にするために、SRAMのアレー110の第１、第２、及び第３のカラム112、114、116を有する単一のローのみが示されている。

更に、第1のカラム112と関連する、単一のワードライン、ビットライン対、ローの周辺回路120及びカラムの周辺回路130が示され、説明される。しかし、当業者は、第１のカラム112と関連して図示され、説明されるワードライン、ビットライン対、ローの周辺回路120及びカラムの周辺回路130が、第２及び第３のカラム114、116ばかりでなく、図示されない更なるカラム及びローと関連する同様な回路を機能的に表していることを理解するであろう。

SRAMデバイス100は、関連するマイクロプロセッサ、ディジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)または大型エレクトロニック装置用のメモリ要素である。幾つかの実施例において、１以上のSRAMデバイス100は、メモリ要素を有する。SRAMデバイス100と関連する集積回路(ＩＣ)は、SRAMデバイスに高動作電圧Ｖ_DD及び低動作電圧Ｖ_SSを供給する。高動作電圧Ｖ_DD及び低動作電圧Ｖ_SSは、チップ供給電圧であることができる。一般に、関連装置の信号路及びデータインタフェースは、SRAMデバイス100に結合され、アドレス情報を送り、及びSRAMアレー110の特定メモリセルにデータを読取る/書込むためのデータを検索する/書込む。この分野の当業者は、関連装置へのSRAMデバイス100の結合を理解するであろう。

第１、第２及び第３のカラム112、114、116の各々は、データを書込む及び読取るための特定のアドレスを有するマルチロー内にメモリセルを含む。メモリセルの各々は、MOSFETs及びフリップフロップを用いて、１または０としてデータをストアする。第１のカラム112におけるデータの読取り及び書込みは、ローの周辺回路120及びカラムの周辺回路130によって制御されることができる。

ローの周辺回路120は、ローの１つと関連するワードラインの作動を制御する。ローの周辺回路120は、例えば、ローのプリデコーダ、ローのデコーダ、ワードラインドライバー及びキーパを含む。このワードラインドライバーは、ローの信号路を介して受信され、ローのプリデコーダ及びローのデコーダによってデコードされたアドレス信号に基づいて読取りまたは書込むためのワードラインを作動することができる。

カラムの周辺回路130は、読取り及び書込み用SRAMアレーのカラムの選択を制御する。カラムの周辺回路130は、例えば、プリチャージ回路、書込み回路、カラムのマルチプレックサ及びセンスアンプを含むことができる。更に、カラムの周辺回路は、SRAMアレー110内にメモリセルの位置を決めるためのアドレスデコーダ及びデータの書込み及び読取り間を判断するための制御回路を有する。プリチャージ回路、書込み回路、カラムのマルチプレックサ及びセンスアンプは、デコードされた正しいカラムのアドレスへのデータの読取り及び書込みを容易にする。ローの周辺回路120と同様に、カラムの周辺回路130は、ここには図示されないし、説明されないデータの書込み及び読取りを容易にする追加の要素を含むこともできる。

アレーの低電圧制御回路140は、SRAMアレー110のアクティブモードの少なくとも一部の間増強された低動作電圧Ｖ_ESSをSRAMアレーに与えるように構成される。増強された低動作電圧Ｖ_ESSをアクティブモードの全ての間与えることができることは、勿論である。アレーの低電圧制御回路140は、アクティブ要素を用いて、増強された低動作電圧Ｖ_ESSを与えることができる。例えば、アレーの低電圧制御回路140は、ダイオードでブリッジされたフッターを有し、低動作電圧Ｖ_SSを上昇させ、増強された低動作電圧Ｖ_ESSを与えることができる。フッターは、低動作電圧Ｖ_SSとSRAMデバイス100の間に配置されたトランジスタである。一般的には、フッターはｎチャネルMOSFETである。

アレーの低電圧制御回路は、アレーと低動作電圧供給バスの間で電圧降下を与える素子である。例えば、アレーの低電圧制御回路140は、ターンオンされるトランジスタの幅が電圧降下を決める場合のターンオンされるトランジスタである。アレーの低電圧制御回路140は、増強された低動作電圧Ｖ_ESSを与えるために、または増強された低動作電圧Ｖ_ESSのための特定の値を選択するために、フューズを用いることもできる。これらのフューズは、動作のモード、高動作電圧Ｖ_DDまたはトランジスタのパラメータのための特定の増強された低動作電圧Ｖ_ESSを選択するために用いられることができる。勿論、フューズは、いろいろなファクタに基づいて他の増強された低動作電圧Ｖ_ESSを選択するために用いることもできる。

更に、アレーの低電圧制御回路140は、増強された低動作電圧Ｖ_ESSを与えるために、他の要素、例えば、ROMまたは電圧レギュレータを用いることができる。また、アレーの低電圧制御回路140は、例えば、WRITE動作、READ動作、テストモード、またはプロセスコーナに基づいて、増強された低動作電圧Ｖ_ESSをSRAM110に選択的に与えるために、論理回路を有することもできる。この倫理回路は、これらの選択を行うためにフューズまたはトランジスタを用いることができる。論理回路は、アレーの低電圧制御回路140の選択を指示する関連するマイクロプロセッサである。

幾つかの実施例では、アレーの低電圧制御回路140は、WRITE動作の間のみ増強された低動作電圧Ｖ_ESSを与えることができる。他の実施例では、アレーの低電圧制御回路140は、WRITE動作の間よりREAD動作の間、増強された低動作電圧Ｖ_ESSを低い値に与えることができる。アレーの低電圧制御回路140は、SRAMアレー110のアドレスされたカラムのためにこの低い値を与えることができるのみである。

例えば、ローの周辺回路120及びカラムの周辺回路130は、第１のカラム112の選択されたワードラインにおいてREAD動作を示す。従って、アレーの低電圧制御回路140は、READ動作の間読取り電流を向上するために、第１のカラム112に増強された低動作電圧Ｖ_ESSの低い値を与える。ある実施例では、増強された低動作電圧Ｖ_ESSの低い値が、カラムの代わりにSRAMアレー１１０の適当なブロックに与えられる。

他の実施例では、アレーの低電圧制御回路140は、アクティブモードの全ての間増強された低動作電圧Ｖ_ESSを与える。アレーの低電圧制御回路140は、全てのモードの間増強された低動作電圧Ｖ_ESSを与えることもできる。例えば、アレーの低電圧制御回路140は、スタンバイ及びスリープモードのための増強された低動作電圧Ｖ_ESSを与えることができる。

増強された低動作電圧Ｖ_ESSは、SRAMデバイス100のトランジスタの特性に基づいて与えられる。例えば、アレーの低電圧制御回路140は、プロセッサコーナに基づいて増強された低動作電圧Ｖ_ESSを与えることができる。アレーの低電圧制御回路140は、強いｎプロセスコーナに基づかれた場合、高い値の増強された低動作電圧Ｖ_ESSを与える。他の実施例では、アレーの低電圧制御回路140は、ファクタ、例えば動作のモードまたは高い動作電圧Ｖ_DDの値に基づいて増強された低動作電圧Ｖ_ESSを与える。

図２を参照すると、本発明の原理によって実行されるSRAMデバイス(一般に、200で示される)を動作する方法の実施例が示されている。SRAMデバイスは、大きさが変るSRAMを有する。例えば、SRAMデバイスアレーは、256のカラムと256のローのメモリセルを有する。SRAMデバイスは、１つより多いSRAMアレーを含むことができる集積回路(ＩＣ)に用いられる。一般に、SRAMアレーには、低動作電圧Ｖ_SS及び高動作電圧Ｖ_DDがそれぞれ与えられる。低動作電圧Ｖ_SS及び高動作電圧Ｖ_DDは、チップ供給電圧である。本方法200は、ステップ205においてSRAMデバイスを動作する要求で始まる。

次に、増強された低動作電圧Ｖ_ESSがステップ210で確立される。増強された低動作電圧Ｖ_ESSは、SRAMデバイストランジスタの一般の特性に基づいて確立される。ある実施例では、確立され、増強された低動作電圧Ｖ_ESSは、プロセスコーナに基づいて変更される。例えば、確立され、増強された低動作電圧Ｖ_ESSは、プロセスコーナが強いｎコーナであるとき高い値に与えられる。確立され、増強された低動作電圧Ｖ_ESSは、高動作電圧Ｖ_DDまたはSRAMデバイスの温度に基づいて変更される。しかし、ある実施例では、増強された低動作電圧Ｖ_ESSは、高動作電圧Ｖ_DDまたは温度とは無関係である。従って、増強された低動作電圧Ｖ_ESSの値は、例えば、プロセスコーナ、高動作電圧Ｖ_DDまたは温度に基づいて変化する。

もし、トランジスタが強いｎプロセスコーナを有するならば、増強された低動作電圧Ｖ_ESSの値は、強いｎプロセスコーナにないトランジスタと比較される高い値に与えられる。ある実施例では、増強された低動作電圧Ｖ_ESSは、他のトランジスタ特性、例えば、SRAMアレーのトランジスタの弱いｐ特性に基づいて高い値に与えられる。例えば、増強された低動作電圧Ｖ_ESSは、トランジスタ特性に基づいて高い０.１ボルトに与えられる。ある実施例では、増強された低動作電圧Ｖ_ESSの低い値がREAD動作の間アドレスされたカラムに与えられるなら、増強された低動作電圧Ｖ_ESSは、均一な高い値に与えられる。

従って、増強された低動作電圧Ｖ_ESSのいろいろな値がいろいろな動作に対して確立される。例えば、１つの増強された低動作電圧Ｖ_ESS値は、テスト動作に対して確立される。他の増強された低動作電圧Ｖ_ESS値は、READ動作またはWRITE動作に対して確立される。ある実施例では、単一の増強された低動作電圧Ｖ_ESS値は、１つより多い形式の動作に対して用いられることができる。

増強された低動作電圧Ｖ_ESSを確立した後、もし、SRAMデバイスが第１の決定ステップ２２０においてアクティブモードであるか否かの判断がなされる。SRAMデバイスがWRITEまたはREAD動作の間アクティブモードにある。論理回路、例えば、ＩＣと関連したマイクロプロセッサは、何時WRITEまたはREAD動作が発生するかを判断する。更に、カラム及びローの周辺回路は、READまたはWRITE動作を示す。

もし、SRAMデバイスがアクティブモードでないならば、ステップ２２５で、非アクティブバイアスがSRAMアレーに印加される。もし、アクティブモードでないならば、SRAMデバイスは、スタンバイモードかスリープモードにある。非アクティブバイアスは、高動作電圧Ｖ_DDを低下するか、低動作電圧Ｖ_SSを上昇するように設計され、非アクティブモードの間データを維持するように支援する。任意に、増強された低動作電圧Ｖ_ESSが非アクティブ状態の間SRAMアレーに印加される。ある実施例では、アレーの低電圧制御回路は、非アクティブバイアスまたは増強された低動作電圧Ｖ_ESSを与える。非アクティブバイアスを印加した後、本方法200は、ステップ270に進む。

第１の判断ステップ220を参照すると、もし、SRAMデバイスがアクティブモードにあるならば、SRAMデバイスが第２の判断ステップ230のテストモードにあるか否かの判断が行なわれる。ＩＣに関連した論理回路は、SRAMデバイスがテストモードにあるか否かを判断する。もし、SRAMデバイスがテストモードにあるならば、増強された低動作電圧Ｖ_ESSのテストモード値は、ステップ235でSRAMデバイスに与えられる。増強された低動作電圧Ｖ_ESSのテストモード値は、アレーの低電圧制御回路によって与えられる。ある実施例では、増強された低動作電圧Ｖ_ESSのテストモードは、確立され、増強された低動作電圧Ｖ_ESSと等価である。増強された低動作電圧Ｖ_ESSのテストモード値を与えた後、本方法は、ステップ270に進む。

SRAMデバイスがテストモードでないならば、SRAMデバイスが第３の判断ステップ２４０のREADモードにあるか否かの判断が行なわれる。関連した論理回路は、SRAMデバイスがREAD動作を行っているか否かを判断する。もし、READ動作であるならば、増強された低動作電圧Ｖ_ESSのREADモード値は、ステップ245でSRAMアレーに与えられる。READモード値は、アレーの低電圧制御回路によって与えられる。ある実施例では、READモード値は、SRAMアレーの一部に与えられるのみである。

例えば、SRAMアレーのアドレスされたカラムは、READモードが与えられるSRAMアレーの唯一の部分である。他の実施例では、SRAMアレーのブロックは、READ動作の間、READモード値が与えられる。増強された低動作電圧Ｖ_ESSのREADモード値は、ほぼ低動作電圧Ｖ_SSの値である。増強された低動作電圧Ｖ_ESSのREADモード値を与えた後、本方法は、ステップ270へ進む。

もし、SRAMデバイスがREADモードでないならば、SRAMデバイスは第４の判断ステップ250のWRITEモードにあるか否かの判断が行なわれる。関連論理回路がSRAMデバイスがWRITE動作を行っているか否かを判断する。もし、WRITEモードにあるならば、増強された低動作電圧Ｖ_ESSのWRITEモード値がステップ２５５でSRAMアレーに与えられる。WRITEモード値はアレーの低電圧制御回路によって与えられる。増強された低動作電圧Ｖ_ESSのWRITEモード値を与えた後、本方法２００は、ステップ２７０へ進む。

もし、SRAMデバイスがWRITEモードでないならば、増強された低動作電圧Ｖ_ESSは、ステップ２６０においてSRAMアレーに与えられる。増強された低動作電圧Ｖ_ESSは、アレーの低電圧制御回路によって与えられる。増強された低動作電圧Ｖ_ESSは、アクティブモードの間SRAMアレーの両端に低電圧を与えて、適切なSNM及びＶ_tripを維持しながら、リーク電流を減少する。増強された低動作電圧Ｖ_ESSは、アレーの低電圧制御回路を用いる低動作電圧Ｖ_SSを増加することによって与えられる。

増強された低動作電圧Ｖ_ESSは、能動素子、例えば、ダイオードでブリッジされたフッターを用いることによって与えられる。勿論、この分野の当業者は、増強された低動作電圧Ｖ_ESSは、他の能動素子または受動素子を用いることによって与えられることができることも理解するであろう。例えば、増強された低動作電圧Ｖ_ESSは、抵抗、トランジスタ、ダイオード、低いドロップアウトレギュレータまたはこれらの組み合わせによって与えられる。ある実施例では、増強された低動作電圧Ｖ_ESSは、約０.２ボルトである。他の実施例では、増強された低動作電圧Ｖ_ESSは、ほぼ低動作電圧Ｖ_SSである。

増強された低動作電圧Ｖ_ESSを与えた後、第５の判断ステップ２７０においてSRAMデバイスの動作を続けるかの判断が行なわれる。もし、SRAMデバイスの動作が続くなら、本方法は、ステップ２１０に進み、上述のように続ける。当業者は、高動作電圧Ｖ_DDは、動作の間SRAMアレーに維持されることも理解するであろう。ある実施例では、高動作電圧Ｖ_DDは、約１.２ボルトであり、低動作電圧Ｖ_SSは、約０.０ボルトである。もし、SRAMデバイスの動作が続かないならば、本方法はステップ２８０で終了する。

本方法は、ここで特定の命令において行なわれる特定のステップを参照して説明されたが、これらのステップは、本発明の教示から逸脱することなく等価の方法を形成するために組み合わされ、細分化され、または再整理されることを理解されるであろう。よって、ここで特に断らない限り、ステップの順番及び/またはグループ化は、本発明の限定ではない。

本発明を詳細に説明したけれども、当業者は、それらは本発明の精神及び範囲から逸脱することなく最も広い形でいろいろな変更、置き換え、及び代替を行なうことができることを理解すべきである。例えば、SRAMアレーは、全てのモード、例えば、スタンバイ及びスリープモードの間、増強された低動作電圧Ｖ_ESSであることができる。更に、SRAMアレーは、WRITE動作の間のみ増強された低動作電圧Ｖ_ESSが与えられる。他の実施例では、増強された低動作電圧Ｖ_ESSがアクティブモードの全ての間SRAMアレーに与えられる。

本発明の原理により構成されたSRAMデバイスの実施例の回路図を示す。 本発明の原理により実行されるSRAMデバイスを動作する方法の実施例を示す。

Claims (11)

1. 各々ワードラインによってローの周辺回路に接続され、ビットラインによってカラムの周辺回路に接続され、且つ、低動作電圧ノードに接続された複数のＳＲＡＭセルを有する、高動作電圧ノードに接続されたＳＲＡＭアレーと、
   少なくともＲＥＡＤ動作およびＷＲＩＴＥ動作の間、前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノードに、増強された低動作電圧（Ｖ_ESS）を選択的に生成するアレーの低電圧制御回路と、を有し、
   前記増強された低動作電圧はチップ供給電圧である低動作電圧（Ｖ_SS）よりも高い電圧値を有し、ＲＥＡＤ動作中は前記増強された低動作電圧がＷＲＩＴＥ動作中よりも低い値である、
   ＳＲＡＭデバイス。
2. 前記増強された低動作電圧がスタンバイモードもしくはスリープモードの間も生成される、請求項１に記載のＳＲＡＭデバイス。
3. 前記増強された低動作電圧がテストモードの間も生成される、請求項１または請求項２に記載のＳＲＡＭデバイス。
4. 各々ワードラインによってローの周辺回路に接続され、ビットラインによってカラムの周辺回路に接続され、且つ、低動作電圧ノードに接続された複数のＳＲＡＭセルを有する、高動作電圧ノードに接続されたＳＲＡＭアレーと、
   少なくともＲＥＡＤ動作の間、前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノードに、増強された低動作電圧（Ｖ_ESS）を選択的に生成するアレーの低電圧制御回路と、を有し、
   前記増強された低動作電圧はチップ供給電圧である低動作電圧（Ｖ_SS）よりも高い電圧値を有し、前記ＲＥＡＤ動作中は、アドレスされたカラムのセルに対して与えられる前記増強された低動作電圧が、アドレスされないカラムのセルに対して与えられる前記増強された低動作電圧よりも低い値である、
   ＳＲＡＭデバイス。
5. 前記増強された低動作電圧がスタンバイモードもしくはスリープモードの間も生成される、請求項４に記載のＳＲＡＭデバイス。
6. 前記増強された低動作電圧がＷＲＩＴＥ動作の間も生成される、請求項４または請求項５に記載のＳＲＡＭデバイス。
7. 前記高動作電圧ノードに与えられる高動作電圧の値を選択できる、請求項１乃至請求項６いずれか１項に記載のＳＲＡＭデバイス。
8. 前記アレーの低電圧制御回路が、プロセスコーナ、トランジスタのパラメータ、動作モード、及び高い供給電圧の値から成るグループから選択されるファクタに基づいて前記増強された低動作電圧を与えるように構成されている、請求項１乃至請求項７いずれか１項に記載のＳＲＡＭデバイス。
9. 前記アレーの低電圧制御回路は能動素子を用いる、請求項１乃至請求項８いずれか１項に記載のＳＲＡＭデバイス。
10. 前記アレーの低電圧制御回路は、ダイオード、トランジスタ、フューズ、ＲＯＭ、電圧レギュレータ、及び論理回路から成るグループから選択される、請求項１乃至請求項８いずれか１項に記載のＳＲＡＭデバイス。
11. 請求項１乃至請求項１０いずれか１項に記載のＳＲＡＭデバイスを有するマイクロプロセッサ。

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