JP4845154B2 - Liquid crystal display driving device and display system - Google Patents

Description

この発明は、液晶パネルを表示駆動する液晶表示制御駆動装置さらには半導体集積回路化された液晶表示制御駆動装置の駆動信号の出力方式に適用して有効な技術に関し、例えばＬＴＰＳ(低温ポリシリコン)液晶パネルを駆動する液晶表示制御駆動装置およびそれを用いた液晶表示システムに利用して有効な技術に関する。   The present invention relates to a technique effective when applied to a drive signal output system of a liquid crystal display control drive device for driving a liquid crystal panel, and further to a liquid crystal display control drive device integrated into a semiconductor integrated circuit, for example, LTPS (low temperature polysilicon). The present invention relates to a liquid crystal display control / driving device for driving a liquid crystal panel and a technique effective for use in a liquid crystal display system using the same.

近年、携帯電話器やＰＤＡ(パーソナル・デジタル・アシスタンツ)などの携帯用電子機器の表示装置としては、一般に複数の表示画素がマトリックス状に２次元配列されたドットマトリックス型液晶パネルが用いられており、機器内部にはこの液晶パネルの表示制御を行なう半導体集積回路化された表示制御装置(液晶コントローラ)や液晶パネルを駆動するドライバもしくはドライバを内蔵した表示制御駆動装置(液晶コントローラドライバ)が搭載されている。   In recent years, as a display device for portable electronic devices such as mobile phones and PDAs (Personal Digital Assistances), a dot matrix type liquid crystal panel in which a plurality of display pixels are two-dimensionally arranged in a matrix is generally used. The device is equipped with a display control device (liquid crystal controller) integrated into a semiconductor integrated circuit that controls the display of the liquid crystal panel, a driver for driving the liquid crystal panel, or a display control drive device (liquid crystal controller driver) with a built-in driver. ing.

液晶パネルにはアモルファスシリコンを使用したものと低温ポリシリコンを使用したＬＴＰＳ液晶パネルと呼ばれるものがある。液晶パネルはガラス基板を使用するため製造プロセスにおいて高温の工程を用いることができない。ＬＴＰＳ液晶パネルはアモルファスシリコンをレーザーアニール等により多結晶化してポリシリコンに変質させたもので、アモルファスシリコンに比べてトランジスタの高速動作が可能であるという利点がある。   There are liquid crystal panels that use amorphous silicon and LTPS liquid crystal panels that use low-temperature polysilicon. Since a liquid crystal panel uses a glass substrate, a high-temperature process cannot be used in the manufacturing process. The LTPS liquid crystal panel is obtained by polycrystallizing amorphous silicon by laser annealing or the like and transforming it into polysilicon, and has an advantage that a transistor can operate at a higher speed than amorphous silicon.

従来、携帯用電子機器に用いられる液晶パネルは、モノクロ静止画表示のものが多かった。しかしながら、近年、携帯用電子機器の高機能化に伴い、表示部に表示される内容の多様化が進んでおり、カラー表示や動画表示を行なうものも提供されつつある。   Conventionally, many liquid crystal panels used in portable electronic devices display monochrome still images. However, in recent years, with the increase in functionality of portable electronic devices, the content displayed on the display unit has been diversified, and those that perform color display and moving image display are being provided.

ところで、カラー液晶パネルはＲ(赤)，Ｇ(緑)，Ｂ(青)の３原色の画素を備えており、各画素には画素電極と該画素電極を充放電するＴＦＴ(薄膜トランジスタ)からなるスイッチ素子が設けられ、同一列の画素のスイッチ素子のソースは画像信号を伝達する共通の配線(ソース線あるいはデータ線と呼ばれる)に接続されている。   By the way, the color liquid crystal panel includes pixels of three primary colors of R (red), G (green), and B (blue), and each pixel includes a pixel electrode and a TFT (thin film transistor) that charges and discharges the pixel electrode. A switch element is provided, and the sources of the switch elements of pixels in the same column are connected to a common wiring (referred to as a source line or a data line) for transmitting an image signal.

従来のカラー液晶パネルは各ソース線毎に外部端子が設けられているため、パネルの大きさすなわち表示ドット数が大きくなるほど外部端子数が多くなる。液晶パネルはこのパネルを駆動する半導体集積回路化された表示制御駆動装置に比べると大きいため、パネルの大型化に伴って外部端子数が増加してもそれほど問題はないが、半導体集積回路化される表示制御駆動装置は外部端子数の増加によってチップ面積およびパッケージの容積が大きくなるため、できるだけ外部端子数は少なくしたいという要望がある。   Since the conventional color liquid crystal panel has an external terminal for each source line, the number of external terminals increases as the panel size, that is, the number of display dots increases. Since the liquid crystal panel is larger than the display control drive device that is a semiconductor integrated circuit that drives the panel, there is no problem even if the number of external terminals increases as the panel becomes larger. Since the display control drive device increases the chip area and the volume of the package as the number of external terminals increases, there is a demand for reducing the number of external terminals as much as possible.

ＬＴＰＳ液晶パネルは、トランジスタが高速動作可能であるため、液晶パネル側にセレクタを設けて３色の画素の信号を共通の外部端子から時分割で入力させるように構成することができる。しかしながら、かかる時分割駆動方式を採用すると、採用しないものに比べて各画素電極を充電するのに割り当てられる時間が１／３に減少するため、液晶表示制御駆動装置側のドライバないしはアンプの駆動力を高くする必要がある。このドライバもしくはアンプの消費電力は液晶表示制御駆動装置のチップ全体の消費電力に占める割合が比較的大きいため、単にドライバないしはアンプの駆動力を高くしたのでは、出力の安定性が損なわれるおそれがあることが明らかになった。   Since the LTPS liquid crystal panel can operate at high speed, the LTPS liquid crystal panel can be configured to be provided with a selector on the liquid crystal panel side so that signals of pixels of three colors are input in time division from a common external terminal. However, when such a time-division driving method is adopted, the time allocated to charge each pixel electrode is reduced to 1/3 compared to the case where the time-division driving method is not adopted. Therefore, the driving force of the driver or amplifier on the liquid crystal display control driving device side Need to be high. Since the power consumption of this driver or amplifier accounts for a relatively large proportion of the power consumption of the entire chip of the liquid crystal display control drive device, simply increasing the driving power of the driver or amplifier may impair output stability. It became clear that there was.

また、近年の携帯電話器のような電子機器は静止画のほか動画像を表示できるようにされた表示システムを搭載することが多くなっており、携帯電話器は機種によって画像サイズ等が異なるため送られてくる画像データに応じてデータ転送速度が異なることがあり、最大のものに合わせてドライバないしはアンプの駆動力を設計し動作させるようにすると、転送速度が遅い場合に無駄な電流を消費することになるという課題もあることが分かった。   In recent years, electronic devices such as mobile phones are often equipped with a display system that can display moving images in addition to still images, and mobile phones have different image sizes depending on the model. The data transfer speed may vary depending on the image data sent, and if the driver or amplifier drive power is designed and operated in accordance with the maximum, wasteful current is consumed when the transfer speed is slow. It turns out that there is a problem that will be done.

この発明の目的は、データ転送速度が異なる場合にも画像データサイズ等に応じてドライバもしくはアンプによる画素電極の充電時間を最適化してトータルの消費電力を低減することができる表示制御駆動装置および表示システムを提供することにある。   An object of the present invention is to provide a display control driving device and a display capable of optimizing the charging time of a pixel electrode by a driver or an amplifier according to the image data size or the like and reducing the total power consumption even when the data transfer speed is different. To provide a system.

この発明の他の目的は、画像データサイズ等に応じてフレーム周波数を変更した場合にもそれに応じてドライバもしくはアンプによる画素電極の充電時間を最適化してトータルの消費電力を低減することができる表示制御駆動装置および表示システムを提供することにある。   Another object of the present invention is to provide a display capable of reducing the total power consumption by optimizing the charging time of the pixel electrode by the driver or the amplifier even when the frame frequency is changed according to the image data size or the like. To provide a control drive device and a display system.

この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。   The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。   Outlines of representative ones of the inventions disclosed in the present application will be described as follows.

すなわち、表示データを記憶する表示メモリから順次表示データを読み出してドットマトリックス型カラー表示装置の各画素の３原色の画像信号をそれぞれ生成し時分割で共通の外部出力端子から出力するとともに、表示装置に設けられ入力画像信号を３本のソース線のいずれかに選択的に伝達する選択スイッチ素子の制御信号を生成し出力する表示制御駆動装置に、表示データと同期して外部から入力されるクロック信号に基づいて１水平期間を設定する手段と、１水平期間を３等分した時間に相当するパルス幅を有するように前記選択スイッチ素子の制御信号を生成し出力する信号生成回路とを設けるようにした。   That is, the display data is sequentially read out from the display memory for storing the display data to generate the image signals of the three primary colors for each pixel of the dot matrix type color display device, and output from the common external output terminal in a time division manner. A clock input from the outside in synchronization with display data to a display control drive device that generates and outputs a control signal of a selection switch element that selectively transmits an input image signal to one of three source lines. Means for setting one horizontal period based on the signal and a signal generation circuit for generating and outputting a control signal for the selection switch element so as to have a pulse width corresponding to a time obtained by dividing one horizontal period into three equal parts. I made it.

前記した手段によれば、割当て可能な最大の時間をかけて各画素を充電させることができるようになるため、画像データサイズ，転送スピード，パネル特性等に応じて１水平期間を設定するとともに各画素を充電させる画像信号を出力する駆動回路の電流を最適な値に制御することで、表示制御駆動装置の消費電力を低減できるようになる。   According to the above-described means, each pixel can be charged over the maximum allocatable time, so that one horizontal period is set according to the image data size, transfer speed, panel characteristics, etc. By controlling the current of the drive circuit that outputs the image signal for charging the pixel to an optimum value, the power consumption of the display control drive device can be reduced.

また、本願の他の発明は、前記のような構成を有する表示制御駆動装置において、表示装置に表示すべき画像のサイズ，内容に応じて表示装置の１画面の走査期間であるフレーム周期を変更するとともに、フレーム周期に応じて前記原色信号の出力時間を変化させて画像サイズが小さい時は大きい時よりも前記フレーム周期を長くするとともに長い時間をかけて前記原色信号を出力させるようにしたものである。これにより、各画素を充電させるのに必要な時間をフレーム周波数に応じて可能な範囲でできるだけ長くすることができるようになるため、画像信号を出力する駆動回路の電流を制御して表示制御駆動装置の消費電力を一層低減させることができるようになる。   According to another invention of the present application, in the display control driving device having the above-described configuration, the frame period which is a scanning period of one screen of the display device is changed according to the size and contents of the image to be displayed on the display device. In addition, the output time of the primary color signal is changed according to the frame period so that when the image size is small, the frame period is lengthened and the primary color signal is output over a longer time than when the image size is large. It is. As a result, the time required to charge each pixel can be made as long as possible in accordance with the frame frequency as much as possible, so the display control drive is performed by controlling the current of the drive circuit that outputs the image signal. The power consumption of the apparatus can be further reduced.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、本発明に従うと、画像データサイズ等に応じて１水平期間を設定するとともに各画素を充電させる画像信号を出力する駆動回路の電流を最適な値に制御することで、消費電力の少ない表示制御駆動装置およびそれを用いた表示システムを実現することができる。また、これにより、かかる表示制御駆動装置とこれにより駆動される液晶パネルのような表示装置を搭載した携帯用電子機器においては、電源である電池の消耗を少なくすることができ、一回の充電で長時間の稼動が可能な携帯用電子機器を実現することができる。   That is, according to the present invention, by setting one horizontal period according to the image data size and the like and controlling the current of the drive circuit that outputs the image signal for charging each pixel to an optimal value, a display with low power consumption is achieved. A control drive device and a display system using the same can be realized. In addition, this makes it possible to reduce the consumption of the battery as a power source in a portable electronic device equipped with such a display control drive device and a display device such as a liquid crystal panel driven thereby, and can be charged once. Thus, a portable electronic device that can be operated for a long time can be realized.

さらに、本発明に従うと、画像データサイズ等に応じてフレーム周波数を変更した場合にもそれに応じて画素電極の充電時間を最適化して画像信号を出力する駆動回路の電流を最適な値に制御することで、消費電力の少ない表示制御駆動装置および表示システムを実現することができる。   Furthermore, according to the present invention, even when the frame frequency is changed according to the image data size or the like, the current of the drive circuit that outputs the image signal is controlled to the optimum value by optimizing the charging time of the pixel electrode accordingly. Thus, a display control drive device and a display system with low power consumption can be realized.

本発明を適用した液晶コントロールドライバを備えた携帯電話器の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the mobile telephone device provided with the liquid crystal control driver to which this invention is applied. 実施例の液晶コントロールドライバの構成例を示すブロック図である。It is a block diagram which shows the structural example of the liquid crystal control driver of an Example. 液晶パネルと液晶コントロールドライバと電源用ＩＣの接続関係を示すシステム構成図である。FIG. 3 is a system configuration diagram illustrating a connection relationship among a liquid crystal panel, a liquid crystal control driver, and a power supply IC. 液晶コントロールドライバ内の液晶駆動回路と液晶パネル側の回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the liquid crystal drive circuit in a liquid crystal control driver, and the circuit by the side of a liquid crystal panel. 本発明を適用しない場合と適用した場合における画素の充電動作の違いを示す波形図である。It is a wave form diagram which shows the difference in the charge operation of the pixel in the case where this invention is not applied, and the case where it applies. 実施例の液晶コントロールドライバにおけるタイミング制御回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the timing control circuit in the liquid crystal control driver of an Example. 実施例の液晶コントロールドライバを使用したシステムにおける表示画面と画像データとの関係を示す図である。It is a figure which shows the relationship between the display screen and image data in the system using the liquid crystal control driver of an Example. 第２の実施例の液晶コントロールドライバを適用したシステムにおいて可能なパーシャル表示の表示画面と表示エリアとの関係を示す図である。It is a figure which shows the relationship between the display screen and display area of the partial display possible in the system to which the liquid crystal control driver of a 2nd Example is applied. 第２の実施例の液晶コントロールドライバを適用したシステムにおけるフレーム周期に応じた画素の充電動作の違いを示す波形図である。It is a wave form diagram which shows the difference in the charging operation of the pixel according to the frame period in the system to which the liquid crystal control driver of the second embodiment is applied. 実施例の表示コントロールドライバにおいて、タイミング制御回路により画素電極に対する充電時間を変更する前と変更した後の信号のタイミングを示すタイミングチャートである。5 is a timing chart showing signal timings before and after changing the charging time for the pixel electrode by the timing control circuit in the display control driver of the embodiment.

以下、この発明の好適な実施の形態を図面に基づいて説明する。   Preferred embodiments of the present invention will be described below with reference to the drawings.

図１は、本発明に係る液晶表示制御駆動装置(液晶コントロールドライバ)を備えた携帯電話器の全体構成を示すブロック図である。   FIG. 1 is a block diagram showing the overall configuration of a mobile phone equipped with a liquid crystal display control drive device (liquid crystal control driver) according to the present invention.

この実施例の携帯電話器は、表示部としての液晶パネル１００、送受信用のアンテナ１２０、音声出力用のスピーカ１３０、音声入力用のマイクロホン１４０、ＣＣＤ(チャージ・カップルド・デバイス)やＭＯＳセンサなどからなる固体撮像素子１５０、該固体撮像素子１５０からの画像信号を処理するＤＳＰ(Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ)などからなる画像信号処理回路２３０、本発明に係る液晶表示制御駆動装置としての液晶コントロールドライバ２００、スピーカ１３０やマイクロホン１４０の信号の入出力を行なう音声インタフェース２４１、アンテナ１２０との間の信号の入出力を行なう高周波インタフェース２４２、音声信号や送受信信号に係る信号処理等を行なうベースバンド部２５０、ＭＰＥＧ方式等に従った動画処理等マルチメディア処理機能や解像度調整機能、ジャヴァ高速処理機能等を有するマイクロプロセッサなどからなる動画処理回路(以下、アプリケーションプロセッサと称する)２６０、電源用ＩＣ２７０およびデータ記憶用のメモリ２８０等を備えてなる。アプリケーションプロセッサ２６０は、固体撮像素子１５０からの画像信号の他、高周波インタフェース２４２を介して他の携帯電話器から受信した動画データも処理する機能を有する。   The mobile phone of this embodiment includes a liquid crystal panel 100 as a display unit, a transmission / reception antenna 120, a speaker 130 for voice output, a microphone 140 for voice input, a CCD (charge coupled device), a MOS sensor, and the like. A solid-state imaging device 150, an image signal processing circuit 230 including a DSP (Digital Signal Processor) that processes an image signal from the solid-state imaging device 150, a liquid crystal control driver 200 as a liquid crystal display control driving device according to the present invention, Audio interface 241 for inputting / outputting signals of speaker 130 and microphone 140, high-frequency interface 242 for inputting / outputting signals to / from antenna 120, baseband unit 250 for performing signal processing relating to audio signals and transmission / reception signals, MPEG Method etc. A moving image processing circuit (hereinafter referred to as an application processor) 260 including a microprocessor having a multimedia processing function such as moving image processing, a resolution adjustment function, a Java high-speed processing function, and the like, a power supply IC 270, a data storage memory 280, and the like It is equipped with. The application processor 260 has a function of processing not only an image signal from the solid-state imaging device 150 but also moving image data received from another mobile phone device via the high-frequency interface 242.

一点鎖線Ａで囲まれた部分のＩＣや部品はプリント配線基板のような１枚の基板上に搭載される。これまで液晶コントロールドライバ２００は同じ基板上に実装されていたが、最近では携帯電話などの携帯端末の小型・薄型化のため、液晶コントロールドライバ２００及び電源用ＩＣ２７０は液晶パネル１００のガラス上にＣＯＧ(Ｃｈｉｐ ｏｎ Ｇｌａｓｓ)実装されることが増えている。システムバス２９０と表示データバス２９５が形成され、画像信号処理回路２３０と液晶コントロールドライバ２００とベースバンド部２５０とアプリケーションプロセッサ２６０およびメモリ２８０はシステムバス２９０を介して接続され、液晶コントロールドライバ２００とアプリケーションプロセッサ２６０およびメモリ２８０はさらに表示データバス２９５に接続されている。   A portion of the IC or component surrounded by the alternate long and short dash line A is mounted on a single board such as a printed wiring board. Until now, the liquid crystal control driver 200 has been mounted on the same substrate, but recently, the liquid crystal control driver 200 and the power supply IC 270 are formed on the glass of the liquid crystal panel 100 in order to reduce the size and thickness of portable terminals such as mobile phones. (Chip on Glass) mounting is increasing. A system bus 290 and a display data bus 295 are formed, and the image signal processing circuit 230, the liquid crystal control driver 200, the baseband unit 250, the application processor 260 and the memory 280 are connected via the system bus 290, and the liquid crystal control driver 200 and the application The processor 260 and the memory 280 are further connected to the display data bus 295.

なお、前記ベースバンド部２５０は、例えばＤＳＰ(Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ)などからなり音声信号処理を行なう音声信号処理回路２５１、カスタム機能(ユーザ論理)を提供するＡＳＩＣ(ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ)２５２、ベースバンド信号の生成や表示制御、システム全体の制御等を行なうデータ処理装置としてのマイクロプロセッサもしくはマイクロコンピュータ(以下、マイコンと略す)２５３等により構成される。   The baseband unit 250 includes, for example, a DSP (Digital Signal Processor), an audio signal processing circuit 251 that performs audio signal processing, an ASIC (application specific integrated circuits) 252 that provides a custom function (user logic), a baseband It is constituted by a microprocessor or a microcomputer (hereinafter abbreviated as a microcomputer) 253 as a data processing device that performs signal generation, display control, overall system control, and the like.

前記液晶パネル１００は、表示画素がマトリックス状に配列されたドットマトリックス方式のカラー低温ポリシリコン(ＬＴＰＳ)ＴＦＴ液晶パネルであり、１画素は赤、青、緑の３ドットで構成されている。また、各画素には画素電極と該画素電極を充放電するＴＦＴ(薄膜トランジスタ)からなるスイッチ素子が設けられ、同一列の画素のスイッチ素子のソースは画像信号を伝達する共通のソース線に接続され、同一行の画素のスイッチ素子のゲートは画素選択レベルを伝達する共通の配線(ゲート線と称する)に接続されている。   The liquid crystal panel 100 is a dot matrix type color low-temperature polysilicon (LTPS) TFT liquid crystal panel in which display pixels are arranged in a matrix, and one pixel is composed of three dots of red, blue, and green. In addition, each pixel is provided with a switch element including a pixel electrode and a TFT (thin film transistor) that charges and discharges the pixel electrode, and the source of the switch element of the pixel in the same column is connected to a common source line that transmits an image signal. The gates of the switch elements of the pixels in the same row are connected to a common wiring (referred to as a gate line) that transmits the pixel selection level.

所定のブロック単位で一括消去可能なフラッシュメモリ３００は、表示制御を含む携帯電話器システム全体の制御プログラムや制御データが記憶される。メモリ２８０は，さまざまな画像処理を行った画像データ等が保存されるフレームバッファ等として用いられ，通常ＳＲＡＭやＳＤＲＡＭが用いられる。   The flash memory 300 that can be erased collectively in predetermined block units stores control programs and control data for the entire mobile phone system including display control. The memory 280 is used as a frame buffer or the like in which image data subjected to various image processing is stored, and usually an SRAM or SDRAM is used.

図２は、図１に示されている液晶コントロールドライバ２００の実施例を示すブロック図である。   FIG. 2 is a block diagram showing an embodiment of the liquid crystal control driver 200 shown in FIG.

この実施例の液晶コントロールドライバ２００は、外部からの発振信号もしくは外部端子に接続された振動子からの発振信号に基づいてチップ内部の基準クロックパルスを生成するパルスジェネレータ２０１、このクロックパルスに基づいてチップ内部のタイミング制御信号を発生するタイミング制御回路２０２、外部のマイコン２５３からの指令に基づいてチップ内部全体を制御する制御部２０３、前記システムバス２９０を介してマイコン２５３との間でコマンドや静止画像データなどのデータの送受信を行なうシステム・インタフェース２０４、外部の電源用ＩＣ２７０に対して制御信号ＧＣＳやクロック信号ＧＣＬ、コマンドＧＤＡ等を供給する電源インタフェース２０５等を備えている。   The liquid crystal control driver 200 of this embodiment includes a pulse generator 201 that generates a reference clock pulse inside the chip based on an external oscillation signal or an oscillation signal from a vibrator connected to an external terminal, and based on this clock pulse. A timing control circuit 202 that generates a timing control signal inside the chip, a control unit 203 that controls the entire inside of the chip based on a command from the external microcomputer 253, and a command or a stationary state between the microcomputer 253 via the system bus 290 A system interface 204 that transmits and receives data such as image data, a power interface 205 that supplies a control signal GCS, a clock signal GCL, a command GDA, and the like to an external power IC 270 are provided.

なお、電源用ＩＣ２７０は、液晶駆動に必要な電圧を生成したり、タイミング制御回路２０２から出力されるクロックＳＦＴＣＬＫ１，２やＣＬＡ〜ＣＬＣ，フレーム同期信号ＦＬＭ，表示制御信号ＤＩＳＰＴＭＧ，ＥＱなどをレベルシフトして液晶パネル１００に供給する機能も備えている。なお、電源用ＩＣ２７０によってレベル変換されたタイミング信号に関しては、その記号の末尾に、ＳＦＴＣＬＫ１Ｏ，ＳＦＴＣＬＫ２Ｏ，ＥＧＯ，ＦＬＭＯ，ＣＬＡＯ〜ＣＬＣＯ、ＤＩＳＰＴＭＧＯ等のように"Ｏ(オー)"が付されている。この実施例の液晶コントロールドライバ２００は、このような機能を有する電源用ＩＣ２７０とセットで用いられる。液晶パネル１００と液晶コントロールドライバ２００と電源用ＩＣ２７０の関係を示すと、図３のようになる。   The power supply IC 270 generates a voltage necessary for driving the liquid crystal, and level-shifts the clocks SFTCLK1, 2 and CLA to CLC output from the timing control circuit 202, the frame synchronization signal FLM, the display control signals DISPTMG, EQ, and the like. In addition, a function of supplying to the liquid crystal panel 100 is also provided. Note that the timing signal level-converted by the power supply IC 270 is suffixed with “O (O)” such as SFTCLK1O, SFTCLK2O, EGO, FLMO, CLAO to CLCO, DISPTMGO, and the like. The liquid crystal control driver 200 of this embodiment is used as a set with a power supply IC 270 having such a function. FIG. 3 shows the relationship among the liquid crystal panel 100, the liquid crystal control driver 200, and the power supply IC 270.

また、この実施例の液晶コントロールドライバ２００には、表示データをビットマップ方式で記憶する表示メモリとしての表示ＲＡＭ(Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)２０６、前記表示ＲＡＭ２０６に対するアドレスを生成するアドレスカウンタ２０７、表示ＲＡＭ２０６から読み出されたデータを保持するリードデータラッチ回路２０８、リードデータラッチ回路２０８に読み出されたデータすなわち既に表示されている表示内容とマイコン２５３から供給された新たな表示データとに基づいてすかし表示や重ね合わせ表示のための論理演算を行なう論理演算手段やスクロール表示のためのビットシフト手段などを備えマイコン２５３からの書込みデータまたは表示ＲＡＭ２０６からのリードデータに対するビット処理を行なうビットオペレーション回路２０９、ビット処理されたデータを取り込んで前記表示ＲＡＭ２０６に対してデータの書込みを行なう書込みラッチ回路２２１、前記表示データバス２９５を介して前記アプリケーションプロセッサ２６０からの動画データや水平・垂直同期信号ＨＳＹＮＣ，ＶＳＹＮＣを受ける外部表示インタフェース２２２が設けられている。前記アプリケーションプロセッサ２６０からの動画データは、ドットクロック信号ＤＯＴＣＬＫに同期して供給される。外部表示インタフェース２２２はマイコン２５３から供給される静止画像データも受けることができる。   The liquid crystal control driver 200 of this embodiment includes a display RAM (Random Access Memory) 206 as a display memory for storing display data in a bitmap format, an address counter 207 for generating an address for the display RAM 206, and a display RAM 206. Based on the read data latch circuit 208 that holds the read data, the data read by the read data latch circuit 208, that is, the display contents already displayed and the new display data supplied from the microcomputer 253 It includes logical operation means for performing logical operations for display and overlay display, bit shift means for scroll display, and the like, and performs bit processing on write data from the microcomputer 253 or read data from the display RAM 206. The operation circuit 209 receives the bit processed data, writes the data to the display RAM 206, writes the data to the display RAM 206, and the moving image data from the application processor 260 via the display data bus 295. An external display interface 222 that receives the synchronization signals HSYNC and VSYNC is provided. The moving image data from the application processor 260 is supplied in synchronization with the dot clock signal DOTCLK. The external display interface 222 can also receive still image data supplied from the microcomputer 253.

さらに、この実施例の液晶コントロールドライバ２００には、外部の電源用ＩＣ２７０から供給される電圧ＤＤＶＤＨやＶＤＨ，およびＶＧＳに基づいてカラー表示や階調表示に適した波形信号を生成するのに必要な階調電圧を生成する階調電圧生成回路２２３、液晶パネル１００のγ特性に合わせた階調電圧を設定するγ調整回路２２４、液晶パネルへの表示のために表示ＲＡＭ２０６から読み出された表示データを保持する表示データラッチ回路２２５、該表示データラッチ回路２２５に読み出された表示データからＲＧＢそれぞれのデータを選択するとともに液晶の劣化を防止する交流駆動のためのデータに変換するセレクタ＆交流化回路２２６、変換されたデータを保持するラッチ回路２２７、前記階調電圧生成回路２２３から供給される階調電圧の中から表示データに応じた電圧を選択して液晶パネル１００のソース線に印加される電圧Ｓ１〜Ｓ２５６を出力する出力する液晶駆動回路２２８、外部から供給される３．３Ｖや２．５Ｖのような電圧Ｖｃｉを降圧して１．５Ｖのような内部回路の電源電圧Ｖｄｄを生成する電圧レギュレータ２２９等が設けられている。ＴＳ０〜ＴＳ３，ＣＯＭ０Ｐ〜ＣＯＭ１Ｍは電圧レギュレータ２２９で生成される電圧を調整するためのトリミング信号である。なお、図２において、ＳＥＬ１，ＳＥＬ２はデータセレクタである。   Further, the liquid crystal control driver 200 of this embodiment is necessary for generating a waveform signal suitable for color display and gradation display based on the voltages DDVDH, VDH, and VGS supplied from the external power supply IC 270. A gradation voltage generation circuit 223 that generates gradation voltages, a γ adjustment circuit 224 that sets gradation voltages that match the γ characteristics of the liquid crystal panel 100, and display data read from the display RAM 206 for display on the liquid crystal panel Is a display data latch circuit 225 that holds the data, and a selector and an AC converter that selects RGB data from the display data read to the display data latch circuit 225 and converts the data into data for AC driving that prevents deterioration of the liquid crystal The circuit 226, the latch circuit 227 for holding the converted data, and the gradation voltage generation circuit 223 are supplied. A liquid crystal driving circuit 228 that outputs a voltage S1 to S256 that is applied to the source line of the liquid crystal panel 100 by selecting a voltage corresponding to display data from among the gradation voltages to be output, 3.3V supplied from the outside, A voltage regulator 229 or the like is provided that steps down a voltage Vci such as 2.5 V and generates a power supply voltage Vdd of an internal circuit such as 1.5 V. TS0 to TS3 and COM0P to COM1M are trimming signals for adjusting the voltage generated by the voltage regulator 229. In FIG. 2, SEL1 and SEL2 are data selectors.

特に制限されるものでないが、液晶パネル１００にはポリシリコンＴＦＴからなり同一行の画素のスイッチ素子のゲートが接続されたゲート線を順次選択レベルに駆動するゲートドライバと、選択レベルにするゲート線を指定するためのシフトレジスタが設けられており、前記タイミング制御回路２０２は液晶パネルに対してフレーム同期信号ＦＬＭやゲート線指定用のシフトレジスタをシフト動作させるための互いに位相が１８０°ずれた、あるいはノンオーバーラップの２相のクロック信号ＳＦＴＣＬＫ１，ＳＦＴＣＬＫ２を供給する。   Although not particularly limited, the liquid crystal panel 100 includes a gate driver for sequentially driving a gate line made of polysilicon TFT to which gates of switch elements of pixels in the same row are connected to a selection level, and a gate line for setting the selection level. The timing control circuit 202 is shifted in phase by 180 ° to shift the frame synchronization signal FLM and the gate line designating shift register with respect to the liquid crystal panel. Alternatively, non-overlapping two-phase clock signals SFTCLK1 and SFTCLK2 are supplied.

また、この実施例の液晶コントロールドライバ２００は、前記液晶パネル１００の構成に応じて液晶駆動回路２２８から各画素のＲＧＢの駆動信号を共通の端子から時分割で出力するようにされているとともに、液晶パネル１００に対していずれの色の画素駆動信号を出力しているかまた出力している期間を示す３個のタイミングクロックＣＬＡ，ＣＬＢ，ＣＬＣを前記タイミング制御回路２０２により生成して出力するように構成されている。さらに、前記タイミング制御回路２０２は、液晶パネル１００に対して表示を行なうラインを指示する表示タイミング信号ＤＩＳＰＴＭＧ等を生成して出力する。   Further, the liquid crystal control driver 200 of this embodiment is configured to output RGB drive signals of each pixel from a common terminal in a time-sharing manner from the liquid crystal drive circuit 228 according to the configuration of the liquid crystal panel 100. The timing control circuit 202 generates and outputs three timing clocks CLA, CLB, and CLC that indicate which color pixel drive signal is output to the liquid crystal panel 100 and the output period. It is configured. Further, the timing control circuit 202 generates and outputs a display timing signal DISPTMG for instructing the liquid crystal panel 100 to display a line.

前記制御部２０３には、この液晶コントロールドライバ１００の動作モードなどチップ全体の動作状態を制御するためのコントロールレジスタＣＴＲや、予め制御部内に複数のコマンドコードと実行するコマンドを指示するインデックスＩＸＲなどのレジスタが設けられており、外部のマイコン２５３がインデックスレジスタＩＸＲに書込みを行なうことで実行するコマンドを指定すると、制御部２０３が指定されたコマンドに対応した制御信号を生成するように構成されている。   The control unit 203 includes a control register CTR for controlling the operation state of the entire chip, such as the operation mode of the liquid crystal control driver 100, and an index IXR for instructing a command to be executed and a plurality of command codes in the control unit in advance. A register is provided, and when the external microcomputer 253 designates a command to be executed by writing to the index register IXR, the control unit 203 is configured to generate a control signal corresponding to the designated command. .

このように構成された制御部２０３による制御によって、液晶コントロールドライバ１００は、マイコン２５３からの指令およびデータに基づいて上述した液晶パネル１００に表示を行なう際に、表示データを表示ＲＡＭ２０６に順次書き込んでいく描画処理を行うと共に、表示ＲＡＭ２０６から周期的に表示データを読み出す読出し処理を行なって液晶パネル１００のソース線に印加する信号を生成して出力する。   The liquid crystal control driver 100 sequentially writes display data in the display RAM 206 when displaying on the liquid crystal panel 100 based on the command and data from the microcomputer 253 under the control of the control unit 203 configured as described above. In addition to performing various drawing processes, a read process for periodically reading display data from the display RAM 206 is performed to generate and output a signal to be applied to the source line of the liquid crystal panel 100.

システム・インタフェース２０４は、マイコン２５３との間で表示ＲＡＭ２０６への描画の際などに必要とされるレジスタへの設定データや表示データ等の信号の送受信を行なう。ＩＭ３−１およびＩＭ０／ＩＤ端子により選択可能である８０系ｉ／ｆでは、マイコン２５３とシステム・インタフェース２０４との間には、データ送信先のチップを選択するチップセレクト信号ＣＳ＊、データ格納先のレジスタを選択するレジスタセレクト信号ＲＳ、リード／ライトの制御信号ＷＲ＊，ＲＤ＊などが送信される制御信号線、レジスタ設定データや表示データなど１８ビットのデータ信号ＤＢ０〜ＤＢ１７が送受信されるデータ信号線とが設けられている。   The system interface 204 transmits and receives signals such as setting data to the register and display data necessary for drawing on the display RAM 206 with the microcomputer 253. In the 80 series i / f that can be selected by the IM3-1 and IM0 / ID terminals, a chip select signal CS * for selecting a data transmission destination chip and a data storage destination are provided between the microcomputer 253 and the system interface 204. Register select signal RS for selecting a register, control signal lines for transmitting read / write control signals WR *, RD *, etc., data for transmitting / receiving 18-bit data signals DB0 to DB17 such as register setting data and display data And a signal line.

なお、データ信号線ＤＢ０〜ＤＢ１７のうちＤＢ０とＤＢ１はシリアルデータ通信線を兼用するように構成されている。リード／ライトの制御信号ＷＲ＊と共通の端子に入力されるＳＣＬは、シリアルデータの入出力を行なうためのシリアルクロック信号である。なお、符号に＊が付されている信号は、ロウレベルが有効レベルとされる信号であることを意味している。シリアルデータ入出力を使用することにより、データ信号線ＤＢ２〜ＤＢ１８が不要となり、基板上に設けられるシステムバス２９０の幅を小さくすることができる。   Of the data signal lines DB0 to DB17, DB0 and DB1 are configured to also serve as serial data communication lines. SCL input to a terminal shared with the read / write control signal WR * is a serial clock signal for inputting / outputting serial data. Note that a signal with an asterisk (*) signifies that the low level is a valid level. By using serial data input / output, the data signal lines DB2 to DB18 become unnecessary, and the width of the system bus 290 provided on the substrate can be reduced.

図４には、前記液晶駆動回路２２８と液晶パネル側の回路の構成例が示されている。図４において、図２に示されている回路と同一の回路には同一の符号を付して重複した説明は省略する。また、図４では、電源用ＩＣ２７０を省略してある。そのため、タイミング制御回路２０２から出力される信号が液晶パネル１００へ直接供給されるように示されている。電源用ＩＣ２７０の機能を液晶コントローラドライバ２００内に取り込むことにより、このような接続も可能である。   FIG. 4 shows a configuration example of the liquid crystal driving circuit 228 and a circuit on the liquid crystal panel side. In FIG. 4, the same circuit as that shown in FIG. In FIG. 4, the power supply IC 270 is omitted. Therefore, it is shown that the signal output from the timing control circuit 202 is directly supplied to the liquid crystal panel 100. Such a connection is also possible by incorporating the function of the power supply IC 270 into the liquid crystal controller driver 200.

この実施例では表示ＲＡＭ２０６から読み出される表示データは１画素当たりＲＧＢそれぞれ６ビット計１８ビットで構成されており、表示データラッチ回路２２５には液晶パネルの各ソース線毎に１８ビットのデータが保持される。この１８ビットの表示データは、セレクタ＆交流化回路２２６を構成する単位セレクタＳＥＬ１〜ＳＥＬ２５６によりＲＧＢいずれか６ビットの表示データが選択されてラッチ回路２２７を構成する単位ラッチ回路ＬＴ１〜ＬＴ２５６にラッチされる。また、このときセレクタＳＥＬ１〜ＳＥＬ２５６を選択制御した信号に対応したＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣが液晶パネル１００へ出力される。   In this embodiment, the display data read from the display RAM 206 is composed of 6 bits for each of R, G, and B, and a total of 18 bits. The display data latch circuit 225 holds 18-bit data for each source line of the liquid crystal panel. The The 18-bit display data is latched by the unit latch circuits LT1 to LT256 constituting the latch circuit 227 by selecting any 6 bits of RGB display data by the unit selectors SEL1 to SEL256 constituting the selector & alternating circuit 226. The At this time, RGB switching signals CLA, CLB, and CLC corresponding to the signals for which the selectors SEL1 to SEL256 are selected and controlled are output to the liquid crystal panel 100.

液晶駆動回路２２８は、レベルシフト回路ＬＳ１〜ＬＳ２５６と階調電圧選択回路ＳＶＳ１〜ＳＶＳ２５６とから構成されており、単位ラッチ回路ＬＴ１〜ＬＴ２５６にラッチされたデータ信号はレベルシフト回路ＬＳ１〜ＬＳ２５６によりレベルシフトされ、その信号によって階調電圧選択回路ＳＶＳ１〜ＳＶＳ２５６が階調電圧生成回路２２３で生成された電圧のうち表示データに応じた電圧を選択して出力端子Ｐ１〜Ｐ２５６より液晶パネル１００へ出力する。   The liquid crystal driving circuit 228 includes level shift circuits LS1 to LS256 and gradation voltage selection circuits SVS1 to SVS256, and the data signals latched in the unit latch circuits LT1 to LT256 are level shifted by the level shift circuits LS1 to LS256. In response to the signal, the gradation voltage selection circuits SVS1 to SVS256 select a voltage corresponding to the display data from the voltages generated by the gradation voltage generation circuit 223, and output the selected voltage from the output terminals P1 to P256 to the liquid crystal panel 100.

液晶パネル１００は、特に制限されるものでないが、この実施例では、各ライン(行)毎にＲＧＢの画素が順に繰返し配置され、列方向には同一色の画素が並ぶように配置されている。各画素は、ＴＦＴからなるスイッチ素子ＳＷと、画素電極ＥＬとから構成され、画素電極と液晶を挟んで対抗する共通電極との間の容量に対して画像信号に応じた電荷が蓄積される。   The liquid crystal panel 100 is not particularly limited, but in this embodiment, RGB pixels are repeatedly arranged in order for each line (row), and pixels of the same color are arranged in the column direction. . Each pixel is composed of a switching element SW made of TFT and a pixel electrode EL, and charges corresponding to an image signal are accumulated in a capacitance between the pixel electrode and a common electrode facing each other across the liquid crystal.

図４において、ＳＬ１〜ＳＬ３２０は同一ラインの画素のスイッチ素子のソースが共通に接続されたソース線で、ＧＬ１〜ＧＬ３２０は同一ラインの画素のスイッチ素子のゲートが共通に接続されたゲート線で、各ゲート線は１フレーム周期に１回ずつ選択レベルにされ、選択レベルのゲート線に接続されているスイッチ素子がオン状態にされ、その他すべてオフ状態にされる。また、ＳＬ１〜ＳＬ７６８は同一列の画素のスイッチ素子のソースが共通に接続されたソース線で、このソース線を介して各画素に画像信号が伝達され画素電極に画像信号に応じた電荷が充電される。   In FIG. 4, SL1 to SL320 are source lines to which the sources of the switch elements of the pixels on the same line are connected in common, and GL1 to GL320 are gate lines to which the gates of the switch elements of the pixels on the same line are connected in common. Each gate line is set to the selection level once every frame period, the switch elements connected to the gate line of the selection level are turned on, and all the others are turned off. SL1 to SL768 are source lines in which the sources of the switch elements of the pixels in the same column are connected in common. An image signal is transmitted to each pixel via the source line, and the charge corresponding to the image signal is charged to the pixel electrode. Is done.

この実施例の液晶パネル１００には、ソース線ＳＬ１〜ＳＬ７６８の数の１／３の数のセグメント端子Ｔ１〜Ｔ２５６が設けられ、各セグメント端子Ｔ１〜Ｔ２５６にはそれぞれ３個で１組の選択用スイッチ素子Ｑ１〜Ｑ３，Ｑ４〜Ｑ６，......，Ｑ７６６〜Ｑ７６８を介してＲＧＢの各画素列に対応した３本のソース線群ＳＬ１〜ＳＬ３，ＳＬ４〜ＳＬ６，......，ＳＬ７６６〜ＳＬ７６８の中の１つが接続可能に構成されている。選択用スイッチ素子Ｑ１〜Ｑ３，Ｑ４〜Ｑ６，......，Ｑ７６６〜Ｑ７６８は、タイミング制御回路２０２から出力される前記ＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣによってオン、オフ制御される。   The liquid crystal panel 100 of this embodiment is provided with segment terminals T1 to T256 that are 1/3 of the number of source lines SL1 to SL768, and each segment terminal T1 to T256 has three sets for selection. Three source line groups SL1 to SL3, SL4 to SL6,... Corresponding to each RGB pixel column via switch elements Q1 to Q3, Q4 to Q6,. ., SL766 to SL768 are configured to be connectable. The selection switch elements Q1 to Q3, Q4 to Q6,..., Q766 to Q768 are ON / OFF controlled by the RGB switching signals CLA, CLB, CLC output from the timing control circuit 202.

また、この実施例の液晶パネル１００には、ゲート線ＧＬ１〜ＧＬ３２０に対応してこれらを駆動するゲートドライバＤＲＶ１〜ＤＲＶ３２０がそれぞれ設けられているとともに、ゲート線ＧＬ１〜ＧＬ３２０と直交する方向に沿ってシフトレジスタＳＦＲが設けられている。さらに、液晶パネル１００には、タイミング制御回路２０２から供給される制御信号ＦＬＭ，Ｍ，ＥＱや制御電圧ＶＧＨ，ＶＧＬ，Ｖｇｏｆｆ等に基づいてパネル内部の制御信号を生成する制御回路１１０が設けられている。   In addition, the liquid crystal panel 100 of this embodiment is provided with gate drivers DRV1 to DRV320 for driving the gate lines GL1 to GL320, respectively, and along a direction orthogonal to the gate lines GL1 to GL320. A shift register SFR is provided. Furthermore, the liquid crystal panel 100 is provided with a control circuit 110 that generates a control signal inside the panel based on the control signals FLM, M, EQ supplied from the timing control circuit 202, the control voltages VGH, VGL, Vgoff, and the like. Yes.

前記シフトレジスタＳＦＲを構成する各段のフリップフロップの出力は、前記ゲートドライバＤＲＶ１〜ＤＲＶ３２０の入力端子に供給されており、シフトレジスタＳＦＲがタイミング制御回路２０２から出力される前記シフトクロックＳＦＴＣＬＫ１，ＳＦＴＣＬＫ２によって１フレーム周期をかけて"１"を一巡させることにより、各ゲート線が１フレーム周期に１回ずつ選択レベルにされる。   The outputs of the flip-flops of each stage constituting the shift register SFR are supplied to input terminals of the gate drivers DRV1 to DRV320, and the shift register SFR is output by the shift clocks SFTCLK1 and SFTCLK2 output from the timing control circuit 202. By making one cycle of "1" over one frame period, each gate line is set to the selection level once every frame period.

また、１本のゲート線が選択レベルにされている１水平期間にＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣが図５(Ｃ)のように１／３期間ずつ順にハイレベルに変化される。液晶表示制御装置２００から供給される画像信号がスイッチ素子Ｑ１〜Ｑ７６８により３本一組のソース線の中から１本のソース線に画像信号が伝達される。この画像信号は、切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣに同期して液晶表示制御装置２００から１水平期間内にＲＧＢの各信号がそれぞれ時分割で供給される。   Further, the RGB switching signals CLA, CLB, CLC are changed to the high level in order of 1/3 period as shown in FIG. 5C in one horizontal period in which one gate line is set to the selection level. An image signal supplied from the liquid crystal display control device 200 is transmitted from the set of three source lines to one source line by the switch elements Q1 to Q768. As for this image signal, RGB signals are supplied in time division from the liquid crystal display control device 200 within one horizontal period in synchronization with the switching signals CLA, CLB, CLC.

これにより、各ソース線毎にセグメント端子が設けられている液晶パネルでは、図５(Ａ)のように、１水平期間をかけて充電される画素が、図５(Ｂ)のように、１水平期間の１／３の時間でＲＧＢの各画素順に充電されるようになる。なお、このような時分割充電を可能にするため、前記実施例の液晶コントローラドライバにおいては、階調電圧生成回路２２３内の出力アンプが図５(Ａ)のように１水平期間をかけて画素電極を充電する場合よりも大きな駆動力を有するように設計されている。   Thus, in a liquid crystal panel in which a segment terminal is provided for each source line, as shown in FIG. 5A, a pixel charged over one horizontal period is 1 as shown in FIG. It is charged in the order of each pixel of RGB in 1/3 of the horizontal period. In order to enable such time-division charging, in the liquid crystal controller driver of the above embodiment, the output amplifier in the gradation voltage generation circuit 223 is a pixel over one horizontal period as shown in FIG. It is designed to have a greater driving force than when charging the electrodes.

また、階調電圧生成回路２２３内の出力アンプは駆動電流を流す電流源が複数個設けられており、コントロールレジスタＣＴＲの設定値によって必要とされる駆動力に応じてオンされる電流源の数が制御されるように構成されている。これは、使用する液晶パネルによってソース線の寄生容量や画素電極の容量値が異なっているため、レジスタの設定値を変更することで容量値に応じて階調電圧生成回路２２３の出力アンプの駆動電流を切り替えられるようにして、容量値の異なる複数の液晶パネルに対応できるようにするためである。   In addition, the output amplifier in the gradation voltage generation circuit 223 is provided with a plurality of current sources for supplying a driving current, and the number of current sources that are turned on according to the driving force required by the set value of the control register CTR. Is configured to be controlled. This is because the parasitic capacitance of the source line and the capacitance value of the pixel electrode differ depending on the liquid crystal panel to be used, so that the output amplifier of the gradation voltage generation circuit 223 is driven according to the capacitance value by changing the setting value of the register. This is because the current can be switched so as to be compatible with a plurality of liquid crystal panels having different capacitance values.

なお、本実施例の液晶パネル１００では、同一列にはＲＧＢのうち同一色の画素が配置されている場合を説明したが、列方向にもＲＧＢが順に配置されているような液晶パネルに対しても本発明を適用することができる。その場合、選択信号を選択レベルに変化させる順序をＣＬＡ−ＣＬＢ−ＣＬＣの順からＣＬＢ−ＣＬＣ−ＣＬＡ，ＣＬＣ−ＣＬＡ−ＣＬＢのように変えることでＲＧＢ画像信号の転送順序を変えることなく正しい表示を行なわせることができる。ＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣの順序を変える代わりに、液晶コントロールドライバ２００側で液晶パネルへ送るＲＧＢ画像信号の転送順序をＲ−Ｇ−ＢからＧ−Ｂ−Ｒ，Ｂ−Ｒ−Ｇのように変えたり、液晶パネル１００側において例えばＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣの入力端子と選択用スイッチ素子Ｑ１〜Ｑ７６８のゲート端子との間に信号の伝達経路を切り替えるスクランブル回路を設けて選択ラインに応じてＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣを供給する選択用スイッチ素子Ｑ１〜Ｑ７６８を切り替えるように構成してもよい。   In the liquid crystal panel 100 of the present embodiment, the case where pixels of the same color among RGB are arranged in the same column has been described, but for a liquid crystal panel in which RGB is sequentially arranged also in the column direction. However, the present invention can be applied. In that case, by changing the order of changing the selection signal to the selection level from the order of CLA-CLB-CLC to CLB-CLC-CLA, CLC-CLA-CLB, correct display without changing the transfer order of RGB image signals Can be performed. Instead of changing the order of the RGB switching signals CLA, CLB, and CLC, the transfer order of the RGB image signals to be sent to the liquid crystal panel on the liquid crystal control driver 200 side is changed from R-GB to G-B-R, B-R-G. For example, a scramble circuit is provided on the liquid crystal panel 100 side to switch a signal transmission path between the input terminals of RGB switching signals CLA, CLB, CLC and the gate terminals of the selection switch elements Q1 to Q768. Depending on the selection switch elements Q1 to Q768 for supplying the RGB switching signals CLA, CLB, CLC may be switched.

ところで、図１の実施例のような携帯電話器においては、画像サイズによってアプリケーションプロセッサ２６０から液晶コントロールドライバ２００へ送られる画像データの転送速度が変化することがある。これは、１ライン分の画像データは１水平期間で転送するように転送速度を制御することによって、連続したデータ転送が可能になるためである。ただし、このようにすると、画像データを受ける液晶コントロールドライバ２００の側では、画像データの転送速度に応じてＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣのタイミングを変える制御を行なう必要がある。   By the way, in the mobile phone as in the embodiment of FIG. 1, the transfer speed of the image data sent from the application processor 260 to the liquid crystal control driver 200 may change depending on the image size. This is because continuous data transfer is possible by controlling the transfer speed so that image data for one line is transferred in one horizontal period. However, in this case, the liquid crystal control driver 200 that receives the image data needs to perform control to change the timing of the RGB switching signals CLA, CLB, and CLC according to the transfer speed of the image data.

本実施例の液晶コントロールドライバ２００は、前記のような制御を行なえるようにタイミング制御回路２０２が構成されている。逆にいえば、タイミング制御回路２０２が、画像データの転送速度に応じてＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣのタイミングを変えられるように構成されていることによって、アプリケーションプロセッサ２６０が画像サイズに応じて液晶表示制御装置２００へ送る画像データの転送速度を変えることで連続したデータ転送を行なえるようになる。   In the liquid crystal control driver 200 of this embodiment, a timing control circuit 202 is configured so as to perform the control as described above. Conversely, the timing control circuit 202 is configured to change the timing of the RGB switching signals CLA, CLB, and CLC according to the transfer speed of the image data, so that the application processor 260 can change the timing according to the image size. Continuous data transfer can be performed by changing the transfer rate of image data to be sent to the liquid crystal display control device 200.

次に、画像データの転送速度に応じてＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣのタイミングを変える制御を可能にするタイミング制御回路２０２の具体例を、図６を用いて説明する。   Next, a specific example of the timing control circuit 202 that enables control to change the timing of the RGB switching signals CLA, CLB, and CLC in accordance with the image data transfer speed will be described with reference to FIG.

この実施例のタイミング制御回路２０２は、内部発振回路２０１からの発振クロックＯＳＣを使用した動作と表示インタフェース２２２に入力される画像データに同期したドットクロックＤＯＴＣＬＫを使用した動作のいずれかの動作を行なえるようにするため、例えばクロックを選択するセレクタＳＥＬ３もしくはそれと同等の機能が設けられている。このセレクタＳＥＬ３はコントロールレジスタＣＴＲ内のモードレジスタＭＤＲへの設定状態によっていずれのクロックを選択するか制御される。   The timing control circuit 202 of this embodiment can perform either an operation using the oscillation clock OSC from the internal oscillation circuit 201 or an operation using the dot clock DOTCLK synchronized with the image data input to the display interface 222. For this purpose, for example, a selector SEL3 for selecting a clock or a function equivalent thereto is provided. The selector SEL3 controls which clock is selected according to the setting state of the mode register MDR in the control register CTR.

タイミング制御回路２０２には、前記セレクタＳＥＬ３で選択されたクロックを分周する可変分周回路２０２１と、分周されたクロックＢＣＬＫを計数するカウンタ２０２２と、画素電極への充電時間を決定するＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣのパルス幅と立上り／立下りタイミングを調整して出力するＲＧＢ切替え信号生成回路２０２３と、液晶パネル側のゲートドライバを切り替えるシフトレジスタＳＦＲを動作させるシフトクロックＳＦＴＣＬＫ１，ＳＦＴＣＬＫ２を生成するシフトクロック生成回路２０２４と、垂直同期信号ＶＳＹＮＣ等に基づいてフレーム周期を示す信号ＦＬＭを生成するフレーム周期信号生成回路２０２５が設けられている。可変分周回路２０２１とカウンタ２０２２を設けているのは、例えばＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣのハイレベルの期間が互いにオーバーラップしないように、デッドタイムｔｄｅａｄ(図５参照)を設ける場合にそのデッドタイムの最小幅を規定できるようにするためである。   The timing control circuit 202 includes a variable frequency dividing circuit 2021 that divides the clock selected by the selector SEL3, a counter 2022 that counts the divided clock BCLK, and RGB switching that determines a charging time for the pixel electrode. The RGB switching signal generation circuit 2023 that adjusts and outputs the pulse widths and rising / falling timings of the signals CLA, CLB, and CLC, and the shift clocks SFTCLK1 and SFTCLK2 that operate the shift register SFR that switches the gate driver on the liquid crystal panel side are generated. And a frame cycle signal generation circuit 2025 for generating a signal FLM indicating a frame cycle based on the vertical synchronization signal VSYNC and the like. The variable frequency dividing circuit 2021 and the counter 2022 are provided when, for example, the dead time tdead (see FIG. 5) is provided so that the high-level periods of the RGB switching signals CLA, CLB, and CLC do not overlap each other. This is to allow the minimum dead time to be specified.

また、コントロールレジスタＣＴＲには、前記可変分周回路２０２１における分周比を設定するための分周比設定レジスタＤＲＲと、カウンタ２０２２により計数される１水平期間中のクロックの数を設定するための１水平期間クロック数設定レジスタＣＮＲと、ＲＧＢ切替え信号生成回路２０２３における切替え信号の立上り位置を設定するためのＣＬ立上り位置設定レジスタＲＴＲおよび切替え信号のパルス幅すなわち画素電極の充電時間を設定するための充電時間設定レジスタＴＭＲと、シフトクロック生成回路２０２４の動作を制御するシフト制御用レジスタＳＣＲと、フレーム周期信号生成回路２０２５により生成されるフレーム周期信号ＦＬＭの周期を設定するフレーム周期設定レジスタＦＳＲなどが設けられている。   Further, in the control register CTR, a frequency division ratio setting register DRR for setting the frequency division ratio in the variable frequency dividing circuit 2021 and the number of clocks in one horizontal period counted by the counter 2022 are set. 1 horizontal period clock number setting register CNR, CL rising position setting register RTR for setting the rising position of the switching signal in the RGB switching signal generation circuit 2023, and the pulse width of the switching signal, that is, the charging time of the pixel electrode A charge time setting register TMR, a shift control register SCR that controls the operation of the shift clock generation circuit 2024, a frame period setting register FSR that sets the period of the frame period signal FLM generated by the frame period signal generation circuit 2025, and the like. Is provided.

なお、図６に示されているレジスタはコントロールレジスタＣＴＲに設けられているレジスタのすべてではなく、これら以外のレジスタもある。ＣＬ立上り位置設定レジスタＲＴＲには、本実施例では生成すべき切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣに応じて３つの値が設定され、それぞれについて比較が行なわれる。切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣのパルス幅は同一で良いので、充電時間設定レジスタＴＭＲに設定される値は１つとされる。   Note that the registers shown in FIG. 6 are not all of the registers provided in the control register CTR, and there are other registers. In the present embodiment, three values are set in the CL rising position setting register RTR according to the switching signals CLA, CLB, and CLC to be generated, and comparison is performed for each of them. Since the pulse widths of the switching signals CLA, CLB, and CLC may be the same, one value is set in the charging time setting register TMR.

ＲＧＢ切替え信号生成回路２０２３は、ＣＬ立上り位置設定レジスタＲＴＲの設定値とカウンタ２０２２で計数された値とを比較して立上りタイミングを決定する第１比較回路ＣＭＰ１と、前記ＣＬ立上り位置設定レジスタＲＴＲの設定値と充電時間設定レジスタＴＭＲの設定値とを加算する加算回路ＡＤＤと、該加算結果とカウンタ２０２２の計数値とを比較して立下りタイミングを決定する第２比較回路ＣＭＰ２と、前記第２比較回路ＣＭＰ２の出力を反転するインバータＩＮＶと、第１比較回路ＣＭＰ１の一致検出信号と第２比較回路ＣＭＰ２の一致検出信号をインバータＩＮＶで反転した信号の論理積をとるＡＮＤゲートＧ１と、ＡＮＤゲートＧ１の出力信号を保持するフリップフロップＦＦで構成されている。   The RGB switching signal generation circuit 2023 compares the set value of the CL rising position setting register RTR with the value counted by the counter 2022 to determine the rising timing, and the CL rising position setting register RTR. An adder circuit ADD that adds the set value and the set value of the charging time setting register TMR; a second comparison circuit CMP2 that determines the fall timing by comparing the addition result and the count value of the counter 2022; An inverter INV that inverts the output of the comparison circuit CMP2, an AND gate G1 that takes a logical product of a signal obtained by inverting the coincidence detection signal of the first comparison circuit CMP1 and the coincidence detection signal of the second comparison circuit CMP2 by the inverter INV, and an AND gate The flip-flop FF holds the output signal of G1.

前記第１比較回路ＣＭＰ１と第２比較回路ＣＭＰ２は、可変分周回路２０２１で分周されたクロックＢＣＬＫに同期して比較動作を行なう。比較回路の代わりに演算回路を使用し、比較すべき２つの値を引き算して「０」になったか否かで一致を検出するように構成してもよい。また、第１比較回路ＣＭＰ１と第２比較回路ＣＭＰ２をクロックＢＣＬＫに同期させる代わりに、ＡＮＤゲートＧ１の後段のフリップフロップＦＦをクロックＢＣＬＫでラッチ動作させて同期させるようにしても良い。   The first comparison circuit CMP1 and the second comparison circuit CMP2 perform a comparison operation in synchronization with the clock BCLK divided by the variable frequency dividing circuit 2021. An arithmetic circuit may be used instead of the comparison circuit, and a match may be detected by subtracting two values to be compared to determine whether or not the value is “0”. Further, instead of synchronizing the first comparison circuit CMP1 and the second comparison circuit CMP2 with the clock BCLK, the flip-flop FF at the subsequent stage of the AND gate G1 may be latched with the clock BCLK to be synchronized.

ここで、使用する液晶パネルの表示画面ＦＬＤが、画素数で３２０×８０、ドット数で３２０×２４０の大きさを有し、フレーム周波数９０Ｈｚ、垂直ブランク期間３２ラインで駆動する場合を例にとって、タイミング制御回路２０２における前記分周比設定レジスタＤＲＲと１Ｈクロック数設定レジスタＣＮＲと充電時間設定レジスタＴＭＲへの設定の仕方を具体的に説明する。なお、フレーム周波数が９０Ｈｚの場合、１水平期間１Ｈは、１Ｈ＝１÷｛９０［Ｈｚ］×(３２０＋３２)［ライン］｝＝３１．５７［μｓ］である。   Here, as an example, the display screen FLD of the liquid crystal panel to be used has a size of 320 × 80 pixels and 320 × 240 dots, and is driven with a frame frequency of 90 Hz and a vertical blank period of 32 lines. A method of setting the frequency division ratio setting register DRR, the 1H clock number setting register CNR, and the charging time setting register TMR in the timing control circuit 202 will be specifically described. When the frame frequency is 90 Hz, one horizontal period 1H is 1H = 1 ÷ {90 [Hz] × (320 + 32) [line]} = 31.57 [μs].

画像サイズＳＺが、図７(Ａ)のように１７６×１２０ドットの場合には、画像データは周期が０．２６３(＝３１．５７÷１２０)［μｓ］のドットクロックＤＯＴＣＬＫに同期して送られてくる。この場合、例えば分周比設定レジスタＤＲＲに分周比として「４」を設定し、１Ｈクロック数設定レジスタＣＮＲにクロック数として「３０」を設定し、充電時間設定レジスタＴＭＲに「１０」を設定する。すると、ＲＧＢ各画素電極への充電時間ｔｃは、ｔｃ＝０．２６３［μｓ］×４［分周］×１０［クロック］＝１０．５２［μｓ］となる。   When the image size SZ is 176 × 120 dots as shown in FIG. 7A, the image data is sent in synchronization with the dot clock DOTCLK whose cycle is 0.263 (= 31.57 ÷ 120) [μs]. It will be. In this case, for example, “4” is set as the dividing ratio in the dividing ratio setting register DRR, “30” is set as the clock number in the 1H clock number setting register CNR, and “10” is set in the charging time setting register TMR. To do. Then, the charging time tc for each RGB pixel electrode is tc = 0.263 [μs] × 4 [frequency division] × 10 [clock] = 10.52 [μs].

画像サイズＳＺが、図７(Ｂ)のように１７６×２４０ドットの場合には、画像データは周期が０．１３１５(＝３１．５７÷２４０)［μｓ］のドットクロックＤＯＴＣＬＫに同期して送られてくる。この場合、例えば分周比設定レジスタＤＲＲに分周比として「８」を設定し、１Ｈクロック数設定レジスタＣＮＲにクロック数として「３０」を設定し、充電時間設定レジスタＴＭＲに「１０」を設定する。すると、ＲＧＢ各画素電極への充電時間ｔｃは、ｔｃ＝０．１３１５［μｓ］×８［分周］×１０［クロック］＝１０．５２［μｓ］となる。   When the image size SZ is 176 × 240 dots as shown in FIG. 7B, the image data is sent in synchronization with the dot clock DOTCLK whose cycle is 0.1315 (= 31.57 ÷ 240) [μs]. It will be. In this case, for example, “8” is set as the dividing ratio in the dividing ratio setting register DRR, “30” is set as the clock number in the 1H clock number setting register CNR, and “10” is set in the charging time setting register TMR. To do. Then, the charging time tc for each RGB pixel electrode is tc = 0.315 [μs] × 8 [frequency division] × 10 [clock] = 10.52 [μs].

画像サイズＳＺが、図７(Ｃ)のように３５２×１２０画素(３５２×２８８ドット)の場合には、画像データは周期が０．１０９６(＝３１．５７÷２８８)［μｓ］のドットクロックＤＯＴＣＬＫに同期して送られてくる。この場合、例えば分周比設定レジスタＤＲＲに分周比として「８」を設定し、１Ｈクロック数設定レジスタＣＮＲにクロック数として「３６」を設定し、充電時間設定レジスタＴＭＲに「１２」を設定する。すると、ＲＧＢ各画素電極への充電時間ｔｃは、ｔｃ＝０．１０９６［μｓ］×８［分周］×１２［クロック］＝１０．５２［μｓ］となる。   When the image size SZ is 352 × 120 pixels (352 × 288 dots) as shown in FIG. 7C, the image data has a dot clock with a period of 0.1096 (= 31.57 ÷ 288) [μs]. Sent in synchronization with DOTCLK. In this case, for example, “8” is set as the dividing ratio in the dividing ratio setting register DRR, “36” is set as the clock number in the 1H clock number setting register CNR, and “12” is set in the charging time setting register TMR. To do. Then, the charging time tc for each RGB pixel electrode is tc = 0.1096 [μs] × 8 [frequency division] × 12 [clock] = 10.52 [μs].

前記のようにこの実施例のタイミング制御回路によればデータサイズの異なる画像データが周期の異なるドットクロックＤＯＴＣＬＫに同期して送られてくる場合にも、フレーム周期が一定であれば、画素電極に対する充電時間をほぼ同一でかつ最大限(１Ｈ期間の１／３)に近い時間に設定することができる。なお、実施例においては充電時間設定レジスタＴＭＲを設けてＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣのハイレベルの期間を制御するように構成されているが、１水平期間クロック数設定レジスタＣＮＲの設定値の１／３の値を計算する回路を設けてその算出値をＲＧＢ切替え信号生成回路２３に供給してＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣを生成させるようにしてもよい。   As described above, according to the timing control circuit of this embodiment, even when image data having a different data size is sent in synchronization with the dot clock DOTCLK having a different cycle, if the frame cycle is constant, The charging time can be set to be substantially the same and close to the maximum (1/3 of 1H period). In the embodiment, the charging time setting register TMR is provided to control the high level period of the RGB switching signals CLA, CLB, CLC. However, the setting value of the one horizontal period clock number setting register CNR A circuit that calculates a value of 1/3 may be provided, and the calculated value may be supplied to the RGB switching signal generation circuit 23 to generate the RGB switching signals CLA, CLB, and CLC.

次に、本発明の第２の実施例を説明する。この実施例は、階調電圧生成回路２２３内の出力アンプが複数の電流源を備え駆動力を切り替えられるように構成されている。携帯電話器には、待ち受け時等に表示画面全体に画像表示するのではなく、図８に示すように、表示画面ＦＬＤの一部の領域ＰＤＴに表示(以下、パーシャル表示と称する)を行なうことで消費電力を低減させるような制御が行なわれるものがある。   Next, a second embodiment of the present invention will be described. In this embodiment, the output amplifier in the gradation voltage generation circuit 223 is configured to have a plurality of current sources and to switch the driving force. The mobile phone does not display an image on the entire display screen during standby or the like, but displays on a partial area PDT of the display screen FLD (hereinafter referred to as partial display) as shown in FIG. In some cases, control is performed to reduce power consumption.

第２実施例は、このようなパーシャル表示の際に階調電圧生成回路２２３内の出力アンプに流すバイアス電流を減らすことで、消費電力をさらに低減できるようにしたものである。また、パーシャル表示の際には充電時間設定レジスタＴＭＲ等への設定によりＲＧＢ切替え制御信号ＣＬＡ，ＣＬＢ，ＣＬＣのパルス幅を２倍に伸ばす一方、ゲートドライバによるゲート選択時間も伸ばす必要があるため、シフト制御用レジスタＳＣＲの設定も変更してシフトクロック生成回路２０２４から出力されるクロックの周期も２倍に伸ばすように構成される。   In the second embodiment, the power consumption can be further reduced by reducing the bias current flowing to the output amplifier in the gradation voltage generation circuit 223 during such partial display. Further, in the case of partial display, it is necessary to double the pulse width of the RGB switching control signals CLA, CLB, CLC by setting in the charging time setting register TMR and the like, while also increasing the gate selection time by the gate driver. The setting of the shift control register SCR is also changed so that the cycle of the clock output from the shift clock generation circuit 2024 is doubled.

具体的には、フル画面表示の際のフレーム周波数が９０Ｈｚであった場合、パーシャル表示ではフレーム周波数を例えば半分の４５Ｈｚに切り替える。そして、これに応じて液晶パネルへ出力されるＲＧＢ切替え制御信号ＣＬＡ，ＣＬＢ，ＣＬＣのパルス幅を２倍に伸ばすとともに、階調電圧生成回路２２３内の出力アンプに流すバイアス電流を減らす。本実施例の液晶コントロールドライバでは、このような制御をコントロールレジスタＣＴＲへの設定に従ってタイミング制御回路２０２等において行なう。   Specifically, when the frame frequency at the time of full screen display is 90 Hz, the frame frequency is switched to, for example, 45 Hz, which is half of the partial display. In response to this, the pulse widths of the RGB switching control signals CLA, CLB, and CLC output to the liquid crystal panel are doubled, and the bias current supplied to the output amplifier in the gradation voltage generation circuit 223 is reduced. In the liquid crystal control driver of this embodiment, such control is performed in the timing control circuit 202 or the like according to the setting in the control register CTR.

前記のように、フレーム周波数が半分にされると、図９(Ｂ)に示すように、１水平期間は全画面表示時の２倍に延びる。一方、タイミング制御回路２０２によってＲＧＢ切替え制御信号ＣＬＡ，ＣＬＢ，ＣＬＣのパルス幅が２倍に引き伸ばされるため、階調電圧生成回路２２３内の出力アンプの駆動電流が１／２に減らされても画素電極を充分に充電させることができる。そして、出力アンプの駆動電流が１／２に減らされることにより、チップの消費電力を低減させることができる。   As described above, when the frame frequency is halved, as shown in FIG. 9B, one horizontal period extends twice as much as that during full screen display. On the other hand, since the pulse width of the RGB switching control signals CLA, CLB, and CLC is doubled by the timing control circuit 202, even if the drive current of the output amplifier in the gradation voltage generation circuit 223 is reduced to 1/2, the pixel The electrode can be sufficiently charged. The power consumption of the chip can be reduced by reducing the drive current of the output amplifier to ½.

なお、前記フレーム周期に応じた液晶パネルへの表示制御は、発振回路２０１からの内部発振クロックＯＳＣに従って行なうのが好ましいが、外部表示インタフェース２２２へ入力されるクロックＤＯＴＣＬＫに従って実行するように構成することも可能である。内部発振クロックＯＳＣは数１００ｋＨｚの周波数に設定されている。これに対し、前記ドットクロックＤＯＴＣＬＫの周波数は、一般には数ＭＨｚ〜数１０ＭＨｚが選択される。   The display control on the liquid crystal panel in accordance with the frame period is preferably performed according to the internal oscillation clock OSC from the oscillation circuit 201, but is configured to be performed according to the clock DOTCLK input to the external display interface 222. Is also possible. The internal oscillation clock OSC is set to a frequency of several hundred kHz. On the other hand, the frequency of the dot clock DOTCLK is generally selected from several MHz to several tens of MHz.

ここで、画素数で３２０×８０、ドット数で３２０×２４０の大きさを有する液晶パネルを垂直ブランク期間１６ラインで駆動し水平ドット数２４０個の画像データを表示させる場合を例にとって、図６に示されているタイミング制御回路２０２における前記分周比設定レジスタＤＲＲと１Ｈクロック数設定レジスタＣＮＲと充電時間設定レジスタＴＭＲへの設定の仕方を具体的に説明する。なお、フレーム周波数が９０Ｈｚの場合、１水平期間１Ｈは、１Ｈ＝１÷｛９０［Ｈｚ］×(３２０＋１６)［ライン］｝＝３３．０７［μｓ］である。内部発振回路２０１の発振クロックＯＳＣの周波数は５４４ｋＨｚ(周期は約１．８４μｓ)である。   Here, an example in which a liquid crystal panel having a size of 320 × 80 pixels and 320 × 240 dots is driven by 16 lines in a vertical blank period to display image data of 240 horizontal dots is shown in FIG. A method of setting the frequency division ratio setting register DRR, the 1H clock number setting register CNR, and the charging time setting register TMR in the timing control circuit 202 shown in FIG. When the frame frequency is 90 Hz, one horizontal period 1H is 1H = 1 ÷ {90 [Hz] × (320 + 16) [line]} = 33.07 [μs]. The frequency of the oscillation clock OSC of the internal oscillation circuit 201 is 544 kHz (period is about 1.84 μs).

この場合、例えば分周比設定レジスタＤＲＲに分周比として「１」を設定し、１Ｈクロック数設定レジスタＣＮＲにクロック数として「１８」を設定し、充電時間設定レジスタＴＭＲに「６」を設定する。すると、ＲＧＢ各画素電極への充電時間ｔｃは、ｔｃ＝１．８４［μｓ］×１［分周］×６［クロック］＝１１．０４［μｓ］となる。   In this case, for example, “1” is set as the dividing ratio in the dividing ratio setting register DRR, “18” is set as the clock number in the 1H clock number setting register CNR, and “6” is set in the charging time setting register TMR. To do. Then, the charging time tc for each of the RGB pixel electrodes is tc = 1.84 [μs] × 1 [frequency division] × 6 [clock] = 11.04 [μs].

一方、フレーム周波数が４５Ｈｚの場合には、１水平期間１Ｈは、１Ｈ＝１÷｛４５［Ｈｚ］×(３２０＋１６)［ライン］｝＝６６．１４［μｓ］である。内部発振回路２０１の発振クロックＯＳＣの周波数は５４４ｋＨｚ(周期は約１．８４μｓ)とする。この場合、例えば分周比設定レジスタＤＲＲに分周比として「２」を設定し、１Ｈクロック数設定レジスタＣＮＲにクロック数として「１８」を設定し、充電時間設定レジスタＴＭＲに「６」を設定する。すると、ＲＧＢ各画素電極への充電時間ｔｃは、ｔｃ＝１．８４［μｓ］×２［分周］×６［クロック］＝２２．０８［μｓ］となる。   On the other hand, when the frame frequency is 45 Hz, one horizontal period 1H is 1H = 1 ÷ {45 [Hz] × (320 + 16) [line]} = 66.14 [μs]. The frequency of the oscillation clock OSC of the internal oscillation circuit 201 is 544 kHz (period is about 1.84 μs). In this case, for example, “2” is set as the dividing ratio in the dividing ratio setting register DRR, “18” is set as the clock number in the 1H clock number setting register CNR, and “6” is set in the charging time setting register TMR. To do. Then, the charging time tc for each RGB pixel electrode is tc = 1.84 [μs] × 2 [frequency division] × 6 [clock] = 22.08 [μs].

また、フレーム周波数が４５Ｈｚで内部発振回路２０１の発振クロックＯＳＣの周波数は５４４ｋＨｚの場合に、例えば分周比設定レジスタＤＲＲに分周比として「１」を設定し、１Ｈクロック数設定レジスタＣＮＲにクロック数として「３６」を設定し、充電時間設定レジスタＴＭＲに「１２」を設定するようにしてもよい。この場合、ＲＧＢ各画素電極への充電時間ｔｃは、ｔｃ＝１．８４［μｓ］×１［分周］×１２［クロック］＝２２．０８［μｓ］となる。   When the frame frequency is 45 Hz and the frequency of the oscillation clock OSC of the internal oscillation circuit 201 is 544 kHz, for example, “1” is set as the division ratio in the division ratio setting register DRR and the clock is set in the 1H clock number setting register CNR. “36” may be set as the number, and “12” may be set in the charging time setting register TMR. In this case, the charging time tc for each RGB pixel electrode is tc = 1.84 [μs] × 1 [frequency division] × 12 [clock] = 22.08 [μs].

前記のようにこの実施例のタイミング制御回路によれば、フレーム周波数が１／２に低くなった場合に、レジスタへの設定を変更することで、画素電極に対する充電時間を容易に２倍に設定することができる。なお、また、パーシャル表示がなされるエリア以外の非表示領域に対応したゲートドライバを動作させないような制御を可能にするため、液晶パネルへの表示制御信号ＤＩＳＰＴＭＧの立上がり立下がりのタイミングを設定可能なレジスタも設けられている。液晶パネルでは、この表示制御信号ＤＩＳＰＴＭＧのハイレベル期間に対応したラインのゲートドライバのみ駆動したり、この範囲でシフトレジスタがシフト動作するような制御が行なわれる。これにより、消費電力が大幅に低減される。   As described above, according to the timing control circuit of this embodiment, when the frame frequency is lowered to ½, the charging time for the pixel electrode can be easily doubled by changing the setting of the register. can do. In addition, in order to enable the control not to operate the gate driver corresponding to the non-display area other than the area where the partial display is performed, the rising / falling timing of the display control signal DISPTMG to the liquid crystal panel can be set. A register is also provided. In the liquid crystal panel, only the gate driver of the line corresponding to the high level period of the display control signal DISPTMG is driven, or the shift register is controlled to shift within this range. Thereby, power consumption is significantly reduced.

この実施例の表示コントロールドライバにおいて、タイミング制御回路により画素電極に対する充電時間を変更する前と、２倍に変更した後の信号のタイミングの例を、図１０に示す。   In the display control driver of this embodiment, examples of signal timings before and after changing the charging time for the pixel electrode by the timing control circuit are shown in FIG.

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施例においては、ゲートドライバＤＲＶ１〜ＤＲＶ３２０が液晶パネル１００側に設けられている場合について説明したが、ゲートドライバＤＲＶ１〜ＤＲＶ３２０が別の半導体集積回路として構成されている場合や実施例の液晶コントローラドライバと同一チップ上に形成されている場合にも適用することができる。 Although the invention made by the present inventor has been specifically described based on examples, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. Not too long.
For example, in the above embodiment, the case where the gate drivers DRV1 to DRV320 are provided on the liquid crystal panel 100 side has been described. However, the case where the gate drivers DRV1 to DRV320 are configured as separate semiconductor integrated circuits, The present invention can also be applied to a case where the liquid crystal controller driver is formed on the same chip.

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話器の表示装置について説明したがこの発明はそれに限定されるものでなく、例えば、ＰＨＳ(ｐｅｒｓｏｎａｌ ｈａｎｄｙ ｐｈｏｎｅ)、ＰＤＡなど種々の携帯型電子機器に適用することができる。   In the above description, the invention made by the present inventor has been described with respect to a display device for a mobile phone, which is a field of use that is the background of the invention. However, the present invention is not limited to this, for example, PHS (personal handy phone) ), And can be applied to various portable electronic devices such as PDAs.

１００ 表示装置(液晶ディスプレイ)
２００ 表示制御駆動装置(液晶コントローラドライバ)
２０２ タイミング制御回路
２０３ 制御部
２０６ 表示メモリ(表示ＲＡＭ)
２２５ 表示データラッチ回路
２２６ セレクタ＆交流化回路
２２７ ラッチ回路
２２８ 液晶駆動回路
ＣＴＲ コントロールレジスタ
ＤＲＶ ゲートドライバ 100 Display device (liquid crystal display)
200 Display control drive device (LCD controller driver)
202 Timing control circuit 203 Control unit 206 Display memory (display RAM)
225 Display data latch circuit 226 Selector & AC circuit 227 Latch circuit 228 Liquid crystal drive circuit CTR Control register DRV Gate driver

Claims (8)

表示駆動装置であって、
前記表示駆動装置の外部から所定の転送速度で供給される表示データを受けるインターフェース回路と、
前記インターフェース回路から前記表示データを受けて記憶する表示メモリと、
前記表示駆動装置の外部から内部動作を設定可能とされた制御レジスタと、
前記表示メモリからから読み出された表示データを保持する表示データラッチ回路と、
前記表示データラッチ回路にラッチされた表示データを受けてレベルシフトするレベルシフト回路と、
前記レベルシフト回路の出力に基づいた駆動信号を出力する外部端子と、
前記駆動信号を出力している期間を示す制御信号を生成するタイミング制御回路と、を具備し、
前記タイミング制御回路は、クロック信号を受けて分周する分周回路と、前記分周回路で出力された分周出力信号を計数するカウンタ回路と、前記複数の制御信号のパルス幅を調整して出力する切替え信号生成回路とを含み、
前記制御レジスタは、前記分周回路における分周比を設定するための第１レジスタと、前記カウンタ回路により計数される１水平期間中の前記クロック信号の数を設定するための第２レジスタと、前記切替え信号生成回路から出力される制御信号のパルス幅を設定するための第３レジスタとを含み、
前記表示データの転送速度に応じて前記制御信号のタイミングを変えられるように構成されていることを特徴とする表示駆動装置。 A display driving device comprising:
An interface circuit for receiving display data supplied at a predetermined transfer rate from outside the display driving device;
A display memory for receiving and storing the display data from the interface circuit;
A control register capable of setting an internal operation from the outside of the display driving device;
A display data latch circuit for holding display data read from the display memory;
A level shift circuit for receiving and level-shifting display data latched by the display data latch circuit;
An external terminal for outputting a drive signal based on the output of the level shift circuit;
A timing control circuit that generates a control signal indicating a period during which the drive signal is output;
The timing control circuit includes a frequency dividing circuit that receives and divides a clock signal, a counter circuit that counts the frequency divided output signal output from the frequency dividing circuit, and adjusts the pulse widths of the plurality of control signals. A switching signal generation circuit for outputting,
The control register includes a first register for setting a frequency dividing ratio in the frequency dividing circuit, a second register for setting the number of the clock signals in one horizontal period counted by the counter circuit, A third register for setting the pulse width of the control signal output from the switching signal generation circuit,
A display driving device configured to change a timing of the control signal in accordance with a transfer speed of the display data. 前記表示データは赤色、緑色及び青色の色データを含み、
前記駆動信号は前記赤色の駆動信号、前記緑色の駆動信号及び前記青色の駆動信号を含むことを特徴とする請求項１に記載の表示駆動装置。 The display data includes red, green and blue color data,
The display driving apparatus according to claim 1, wherein the driving signal includes the red driving signal, the green driving signal, and the blue driving signal. 前記表示駆動装置は、内部クロック信号を生成する発振回路を更に具備し、
前記制御レジスタは、第４レジスタを更に含み、
前記タイミング制御回路は、前記表示駆動装置の外部から供給され前記所定の転送速度に同期した外部クロック信号と前記内部クロック信号を受け、前記第４レジスタの設定状態によって前記外部クロック信号または前記内部クロック信号を選択して出力する選択回路を備え、
前記発振回路からの前記内部クロックを使用した動作と前記インタフェース回路に入力される前記表示データに同期した前記外部クロックを用いた動作のいずれかの動作を行うことが可能とされたことを特徴とする請求項１に記載の表示駆動装置。 The display driving device further includes an oscillation circuit that generates an internal clock signal,
The control register further includes a fourth register;
The timing control circuit receives an external clock signal and the internal clock signal that are supplied from the outside of the display driving device and are synchronized with the predetermined transfer rate, and the external clock signal or the internal clock signal is set according to a setting state of the fourth register. A selection circuit that selects and outputs a signal is provided.
It is possible to perform any one of an operation using the internal clock from the oscillation circuit and an operation using the external clock synchronized with the display data input to the interface circuit. The display driving device according to claim 1. 前記表示駆動回路は、前記表示データラッチ回路から前記赤色、前記緑色及び前記青色の色データに基づいた信号を受け前記制御信号に従って選択して前記ベルシフト回路へ出力する選択器を更に具備することを特徴とする請求項２に記載の表示駆動装置。   The display driving circuit further includes a selector that receives a signal based on the red, green, and blue color data from the display data latch circuit, selects the signal according to the control signal, and outputs the selected signal to the bell shift circuit. The display driving device according to claim 2, wherein マトリックス状に配列されそれぞれが３つの色に対応するドットから構成される複数の表示画素と、同一方向に配置された前記ドットに駆動信号を伝達する複数の第１配線と、前記複数の第１配線のそれぞれに接続され前記表示画素に対応する３本の第１配線を一組としてその中から１本のソース線に前記駆動信号を伝達する選択用スイッチ素子と、前記駆動信号が入力される入力端子とを有する表示パネルと、
表示データを受けて前記駆動信号を生成する表示駆動装置と、
前記表示データを生成するプロセッサとを具備する表示システムであって、
前記表示駆動装置は、
前記表示駆動装置の外部から所定の転送速度で供給される表示データを受けるインターフェース回路と、
前記インターフェース回路から前記表示データを受けて記憶する表示メモリと、
前記表示駆動装置の外部から内部動作を設定可能とされた制御レジスタと、
前記表示メモリからから読み出された表示データを保持する表示データラッチ回路と、
前記表示データラッチ回路にラッチされた表示データを受けてレベルシフトするレベルシフト回路と、
前記レベルシフト回路の出力に基づいた前記駆動信号を出力する外部端子と、
前記駆動信号を出力している期間を示す制御信号を生成するタイミング制御回路と、を含み、
前記タイミング制御回路は、クロック信号を受けて分周する分周回路と、前記分周回路で出力された分周出力信号を計数するカウンタ回路と、前記複数の制御信号のパルス幅を調整して出力する切替え信号生成回路とを含み、
前記制御レジスタは、前記分周回路における分周比を設定するための第１レジスタと、前記カウンタ回路により計数される１水平期間中の前記クロック信号の数を設定するための第２レジスタと、前記切替え信号生成回路から出力される制御信号のパルス幅を設定するための第３レジスタとを含み、
前記表示データの転送速度に応じて前記制御信号のタイミングを変えられるように構成されていることを特徴とする表示システム。 A plurality of display pixels arranged in a matrix and each composed of dots corresponding to three colors, a plurality of first wirings for transmitting a drive signal to the dots arranged in the same direction, and the plurality of first A selection switch element for transmitting the drive signal to one source line from a set of three first lines connected to each of the lines and corresponding to the display pixel, and the drive signal is input. A display panel having an input terminal;
A display driving device that receives display data and generates the driving signal;
A display system comprising a processor for generating the display data,
The display driving device includes:
An interface circuit for receiving display data supplied at a predetermined transfer rate from outside the display driving device;
A display memory for receiving and storing the display data from the interface circuit;
A control register capable of setting an internal operation from the outside of the display driving device;
A display data latch circuit for holding display data read from the display memory;
A level shift circuit for receiving and level-shifting display data latched by the display data latch circuit;
An external terminal for outputting the drive signal based on the output of the level shift circuit;
A timing control circuit that generates a control signal indicating a period during which the drive signal is output;
The timing control circuit includes a frequency dividing circuit that receives and divides a clock signal, a counter circuit that counts the frequency divided output signal output from the frequency dividing circuit, and adjusts the pulse widths of the plurality of control signals. A switching signal generation circuit for outputting,
The control register includes a first register for setting a frequency dividing ratio in the frequency dividing circuit, a second register for setting the number of the clock signals in one horizontal period counted by the counter circuit, A third register for setting the pulse width of the control signal output from the switching signal generation circuit,
A display system configured to change a timing of the control signal in accordance with a transfer speed of the display data. 前記複数の表示画素のそれぞれを構成する３つの色に対応する前記ドットは赤、緑及び青に対応し、前記駆動信号は前記赤に対応したドットを駆動する駆動信号、前記緑に対応したドットを駆動する駆動信号、前記青に対応したドットを駆動する駆動信号を含み、
前記選択用スイッチ素子は前記制御信号に同期して動作することを特徴とする請求項５に記載の表示システム。 The dots corresponding to the three colors constituting each of the plurality of display pixels correspond to red, green and blue, the drive signal is a drive signal for driving the dot corresponding to red, and the dot corresponding to green Including a drive signal for driving a dot corresponding to the blue,
The display system according to claim 5, wherein the selection switch element operates in synchronization with the control signal. 前記表示駆動装置は、前記表示駆動装置で内部クロック信号を生成する発振回路を更に含み、
前記制御レジスタは、第４レジスタを更に含み、
前記タイミング制御回路は、前記表示駆動装置の外部から供給され前記所定の転送速度に同期した外部クロック信号と前記内部クロック信号を受け、前記第４レジスタの設定状態によって前記外部クロック信号または前記内部クロック信号を選択して出力する選択回路を備え、
前記発振回路からの前記内部クロックを使用した動作と前記インタフェース回路に入力される前記表示データに同期した前記外部クロックを用いた動作のいずれかの動作を行うことが可能とされたことを特徴とする請求項６に記載の表示システム。 The display driving device further includes an oscillation circuit that generates an internal clock signal in the display driving device,
The control register further includes a fourth register;
The timing control circuit receives an external clock signal and the internal clock signal that are supplied from the outside of the display driving device and are synchronized with the predetermined transfer rate, and the external clock signal or the internal clock signal is set according to a setting state of the fourth register. A selection circuit that selects and outputs a signal is provided.
It is possible to perform any one of an operation using the internal clock from the oscillation circuit and an operation using the external clock synchronized with the display data input to the interface circuit. The display system according to claim 6. 前記表示パネルはドットマトリックス方式のカラー低温ポリシリコンＴＦＴ液晶パネルであることを特徴とする請求項７に記載の表示システム。   8. The display system according to claim 7, wherein the display panel is a dot matrix type color low-temperature polysilicon TFT liquid crystal panel.

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