JP4839263B2 - Semiconductor switch device - Google Patents
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Description
本発明は、例えば高周波増幅管(クライストロン)に適用され、高電圧例えば10KVクラスの電圧が印加され、大電流例えば2000A程度の電流を遮断する半導体スイッチ装置に関する。 The present invention relates to a semiconductor switch device which is applied to, for example, a high-frequency amplifier tube (klystron) and which applies a high voltage, for example, a 10 KV class voltage, and cuts off a large current, for example, about 2000 A.
従来、例えばエキシマレーザ装置に適用され、高電圧・大電流で高速のスイッチング動作に適したものであって、多直列に接続された半導体素子のインダクタンスを低減する半導体スイッチ装置として、次のように構成したものが特許文献1に記載されている。すなわち、複数の半導体スイッチ素子と放熱フィンを交互に積層した直列回路と、その周囲に円筒状に配置した複数の導体を一端において直列接続した第1スイッチモジュールと、第1スイッチモジュールとはその極性を逆極性とした半導体スイッチ素子と放熱フィンを交互に積層した直列回路の第2スイッチモジュールと、前記各スイッチモジュールの円筒状に配置した導体端部間を接続したものである。具体的には、リターン側の導体を同軸構造とし、磁束を打ち消しあうことにより、低インダクタンス化を図ると共に、スイッチ全長の1/2の点で折り返し絶縁耐性を低減している。
Conventionally, for example, as a semiconductor switch device that is applied to an excimer laser device and is suitable for high-voltage / high-current high-speed switching operation, and reduces the inductance of semiconductor elements connected in multiple series, as follows: The configuration is described in
このように、特許文献1の発明は、第1スイッチモジュールと第2スイッチモジュールの素子極性を逆極性にして接続したので、高電圧で高速のスイッチング動作に適したコンパクトな半導体スイッチ装置を提供できる。
しかしながら、前述した特許文献1の発明を発展させて実用化する上では、いくつかの技術的課題があり、その一つとして電源と負荷の間における回路電流を遮断する際に、回路に存在するトータルのインダクタンスのエネルギーを吸収するスナバコンデンサを各半導体素子毎に接続した半導体スイッチ装置であっても、全体をコンパクトにでき、かつ一巡インダクタンスを低減できると共に、各半導体素子の電圧の跳ね上がりのアンバランスを抑える必要がある。
However, there are some technical problems in developing and putting the invention of
さらに、特許文献1の発明は、各半導体素子としてサイリスタを使用しているため、各サイリスタをターンオフするためのゲート駆動回路は必要ないが、半導体素子として自己消弧型素子を使用する場合には、各半導体素子毎にスナバ回路やゲート駆動回路を設ける必要があり、これらを一体に組み込んだ半導体スイッチ装置とする場合には全体をコンパクト化することが難しい。
Furthermore, since the invention of
本発明は、全体をコンパクトにでき、トータルのインダクタンスを低減することにより、電流遮断時のスイッチ両端に発生する電圧の跳ね上がりを抑制することができると共に、各半導体素子の電圧の跳ね上がりのアンバランスを抑えることができる半導体スイッチ装置を提供することを目的とする。 The present invention can reduce the total inductance by reducing the total inductance by reducing the total inductance, and can suppress the voltage jump generated at both ends of the switch when the current is interrupted, and can also imbalance the voltage jump of each semiconductor element. An object of the present invention is to provide a semiconductor switch device that can be suppressed.
前記目的を達成するため、請求項1に対応する発明は、少なくとも2個の平型半導体素子を電気的に直列に接続し、前記各半導体素子の両端にそれぞれ電気的に接続したスナバコンデンサと、このスナバコンデンサ付の平型半導体を、複数個直列接続となるように圧接した半導体積層構造を、直流電源の正側母線又は負側母線と負荷の端子の一方の間に接続し、前記直流電源と前記負荷の間に流れる電流を遮断する半導体スイッチ装置において、
前記半導体積層構造を設置面における任意の位置に対して略平行に配置し、前記各スナバコンデンサを前記半導体積層構造の軸方向と直交する方向であって、前記スナバコンデンサの少なくとも1個を前記設置面に対して垂直方向であって上方位置及び下方位置に配置し、かつ前記半導体積層構造における前記スナバコンデンサの配置されていない側であって前記半導体積層構造に対して平行で、前記半導体積層構造に接続されている前記正側母線又は前記負側母線以外の前記負側母線又は前記正側母線を近接配置し、
前記各スナバコンデンサの入側端子及び出側端子と前記各半導体素子のアノード又はコレクタ及びカソード又はエミッタとをそれぞれ接続する入側接続導体及び出側接続導体は、互いに略平行であって、前記入側接続導体及び前記出側接続導体にそれぞれ生じる磁束を打消すようにした半導体スイッチ装置である。
In order to achieve the above object, the invention corresponding to
The semiconductor multilayer structure is disposed substantially parallel to an arbitrary position on an installation surface, and each of the snubber capacitors is in a direction perpendicular to the axial direction of the semiconductor multilayer structure, and at least one of the snubber capacitors is installed in the installation plane. The semiconductor multilayer structure is disposed in an upper position and a lower position in a direction perpendicular to the surface and parallel to the semiconductor multilayer structure on the side where the snubber capacitor is not disposed in the semiconductor multilayer structure. The negative side bus or the positive side bus other than the positive side bus or the negative side bus connected to the
The input side connection conductor and the output side connection conductor that connect the input side terminal and output side terminal of each snubber capacitor and the anode, collector, cathode, or emitter of each semiconductor element, respectively, are substantially parallel to each other, and This is a semiconductor switch device in which the magnetic flux generated in each of the side connection conductor and the output side connection conductor is canceled.
本発明によれば、全体をコンパクトにでき、トータルのインダクタンスを低減することにより、電流遮断時のスイッチ両端に発生する電圧の跳ね上がりを抑制すると共に、各半導体素子の電圧の跳ね上がりのアンバランスを抑えることができる半導体スイッチ装置を提供できる。 According to the present invention, the whole can be made compact and the total inductance is reduced, thereby suppressing the voltage jump generated at both ends of the switch at the time of current interruption and suppressing the voltage jump unbalance of each semiconductor element. The semiconductor switch device which can be provided can be provided.
以下、本発明の実施形態について図面を参照して説明する。図1は本発明の半導体スイッチ装置に係る第1の実施形態の主回路を示すもので、これは少なくとも2個(ここでは6個)の自己消弧型であって平型半導体素子E1、E2、E3、E4、E5、E6(総称してE)を電気的に直列に接続し、かつ各半導体素子E1〜E6の間及び端部には冷媒式例えば水冷式の例えば銅製の放熱フィンF1、F2、F3、F4、F5、F6、F7、各半導体素子E1〜E6の間に圧接力を与えるためのばね(図示しない)をそれぞれ設けた状態でこれらを連結棒で一体にした半導体積層構造(圧接型半導体スタック)PSと、各半導体素子E1〜E6のコレクタ及びエミッタにそれぞれ電気的に並列接続した少なくとも2個(ここでは6個)のスナバコンデンサC1、C2、C3、C4、C5、C6(総称してC)と、半導体積層構造PS(例えば正側母線Pを兼ねている)の一方の端子である入力端子PIと、負側母線Nの一方の端子である入力端子NIに例えば直流電源Sを接続し、半導体積層構造PSの他方の端子である出力端子POと、負側母線Nの他方の端子である出力端子NOに負荷L例えば高周波増幅管を接続したものである。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a main circuit of a first embodiment according to the semiconductor switch device of the present invention, which is at least two (here, six) self-extinguishing type flat semiconductor elements E1, E2. , E3, E4, E5, E6 (collectively E) are electrically connected in series, and between each of the semiconductor elements E1 to E6 and at the end thereof, a refrigerant-type, for example, a water-cooled, for example, copper radiating fin F1, F2, F3, F4, F5, F6, F7, and a semiconductor laminated structure in which springs (not shown) for applying a pressure contact force are provided between the semiconductor elements E1 to E6, and these are integrated with a connecting rod (not shown) Pressure contact type semiconductor stack) PS and at least two (here, six) snubber capacitors C1, C2, C3, C4, C5, C6 (in this case, electrically connected in parallel to the collector and emitter of each of the semiconductor elements E1 to E6) Collectively For example, a DC power source S is connected to the input terminal PI which is one terminal of the semiconductor stacked structure PS (for example, also serving as the positive bus P) and the input terminal NI which is one terminal of the negative bus N A load L such as a high-frequency amplifier tube is connected to the output terminal PO, which is the other terminal of the semiconductor multilayer structure PS, and the output terminal NO, which is the other terminal of the negative bus N.
また、出力端子POと出力端子NOとの間には、出力端子PO及びNOと負荷Lまでのインダクタンスに流れる電流をスイッチ遮断時に還流させ、スイッチ両端に発生する電圧を抑制するための還流回路Kを設けている。 Further, between the output terminal PO and the output terminal NO, a reflux circuit K for returning the current flowing through the inductances up to the output terminals PO and NO and the load L when the switch is shut off and suppressing the voltage generated at both ends of the switch. Is provided.
なお、直流電源Sは、コンデンサと、このコンデンサを充電する充電器から構成されている。 Note that the DC power source S includes a capacitor and a charger that charges the capacitor.
次に、本発明の特徴的構成について、図2〜図5を参照して説明する。据付面に配設した設置板Bに碍子を設け、この碍子の上に設置板Bに対して、略平行に半導体積層構造PSを配置し、半導体積層構造PSの一方の側方に、後述する少なくとも2個(ここでは6個)のスナバコンデンサCを支持するためのラックRを配置し、ラックRを設置板Bに碍子Gを介して固定している。 Next, a characteristic configuration of the present invention will be described with reference to FIGS. An insulator is provided on the installation plate B disposed on the installation surface, and the semiconductor multilayer structure PS is disposed on the insulator approximately parallel to the installation plate B, and will be described later on one side of the semiconductor multilayer structure PS. A rack R for supporting at least two (six in this case) snubber capacitors C is arranged, and the rack R is fixed to the installation plate B via insulators G.
ラックRには、垂直方向に配設する連結板r3と、連結板r3の上側端部及び下側端部には、それぞれ水平方向に連結した上側コンデンサ据付板r2及び下側コンデンサ据付板r1を備え、上側コンデンサ据付板r2にはスナバコンデンサC2、C4、C6(図2の実線で示すもの)を互いに間隔を存して配置固定し、また下側コンデンサ据付板r1にはスナバコンデンサC1、C3、C5(図2の2点鎖線で示すもの)を互いに間隔を存して配置固定してある。なお、図2に示すように、上方側のスナバコンデンサC2、C4、C6と、下方側のスナバコンデンサC1、C3、C5は、垂直方向(図2の紙面方向)に重ねた場合、各スナバコンデンサCは図2の短手方向の幅寸法は約1/3ずつずれている。 The rack R has a connecting plate r3 arranged in the vertical direction, and an upper capacitor mounting plate r2 and a lower capacitor mounting plate r1 connected in the horizontal direction at the upper end and the lower end of the connecting plate r3, respectively. Snubber capacitors C2, C4, C6 (shown by solid lines in FIG. 2) are arranged and fixed at intervals on the upper capacitor mounting plate r2, and snubber capacitors C1, C3 are placed on the lower capacitor mounting plate r1. , C5 (shown by a two-dot chain line in FIG. 2) are arranged and fixed at intervals. As shown in FIG. 2, when the upper snubber capacitors C2, C4, and C6 and the lower snubber capacitors C1, C3, and C5 are stacked in the vertical direction (paper surface direction in FIG. 2), each snubber capacitor In FIG. 2, the width dimension in the lateral direction of FIG.
そして、各スナバコンデンサC2、C4、C6、C1、C3、C5(これらの総称をCとする)にそれぞれ有する入側端子及び出側端子と、各半導体素子E1〜E6のコレクタ又はアノード及びエミッタ又はカソードとをそれぞれ接続するL入側接続導体IC及び出側接続導体OCは、互いに略平行であって、入側接続導体IC及び出側接続導体OCに生じるインダクタンスが相殺されるように構成してある。この場合、各入側接続導体IC及び各出側接続導体OCの一方の端部(半導体積層構造PS側の端部)は、それぞれL形に折り曲げられ、半導体積層構造PSの一方の側面であって半導体素子E1〜E6の両側にある放熱フィンF1〜F7にそれぞれ例えばねじにより接続している。この結果、スナバコンデンサC1〜C6と、半導体素子E1〜E6の電気的接続は、銅製の放熱フィンF1〜F7を介してそれぞれなされ、図1のような主回路となる。 And each of the snubber capacitors C2, C4, C6, C1, C3, and C5 (generally referred to as C) has an input terminal and an output terminal, and collectors or anodes and emitters of the semiconductor elements E1 to E6, or The L input side connection conductor IC and the output side connection conductor OC that connect the cathode respectively are substantially parallel to each other, and the inductances generated in the input side connection conductor IC and the output side connection conductor OC are offset. is there. In this case, one end portion (end portion on the semiconductor multilayer structure PS side) of each input side connection conductor IC and each output side connection conductor OC is bent into an L shape, and is one side surface of the semiconductor multilayer structure PS. The heat dissipation fins F1 to F7 on both sides of the semiconductor elements E1 to E6 are connected by screws, for example. As a result, the snubber capacitors C1 to C6 and the semiconductor elements E1 to E6 are electrically connected through the copper radiating fins F1 to F7, respectively, so that the main circuit as shown in FIG. 1 is obtained.
さらに、半導体積層構造PSにおけるスナバコンデンサCの配置されていない側方であって半導体積層構造PSに対して平行で、半導体積層構造PSに接続されている正側母線P又は負側母線N以外の負側母線N又は正側母線Pを近接配置し、正側母線P及び負側母線Nの両端部には、例えば図5に示すように入力端子PI、NIを垂直方向に配設し、出力端子PO、NO(図5では示しておらず、スナバコンデンサC2、C4、C6及び上側コンデンサ据付板r2によって隠れた位置にある)を、入力端子PI、NIと同様に垂直方向に配設してある。なお、入力端子PI、NIに直流電源Sを接続し、また出力端子PO、NOに負荷Lと還流回路Kを接続することは前述した通りである。 Further, the side other than the positive bus P or the negative bus N connected to the semiconductor multilayer structure PS on the side where the snubber capacitor C is not disposed in the semiconductor multilayer structure PS is parallel to the semiconductor multilayer structure PS. The negative bus N or the positive bus P is arranged close to each other, and input terminals PI and NI are arranged in the vertical direction at both ends of the positive bus P and the negative bus N, for example, as shown in FIG. Terminals PO and NO (not shown in FIG. 5 but hidden by snubber capacitors C2, C4 and C6 and upper capacitor mounting plate r2) are arranged in the vertical direction in the same manner as input terminals PI and NI. is there. As described above, the DC power source S is connected to the input terminals PI and NI, and the load L and the reflux circuit K are connected to the output terminals PO and NO.
そして、各半導体素子Eをターンオフ及びターンオンさせるゲート駆動回路を含んだゲート(又はベース)電源パネルGPを、以下に述べる位置に配置する。すなわち、図2及び図4に示すようにスナバコンデンサCの配置されていない側であって半導体積層構造PSに対して平行に配置され、半導体積層構造PSに接続されている正側母線P又は負側母線N以外の負側母線N側又は正側母線P側に、ゲート駆動回路を設けたものである。具体的には、ゲート電源パネルGPは図4に示すように設置板Bの上であってスナバコンデンサCのラックRの設置位置とは反対側(半導体積層構造PSを挟んで反対側)に設けたもので、各半導体素子Eのゲート(又はベース)駆動回路の構成部品を搭載したゲート(又はベース)電源パネルGPである。 Then, a gate (or base) power supply panel GP including a gate driving circuit for turning off and turning on each semiconductor element E is disposed at a position described below. That is, as shown in FIGS. 2 and 4, on the side where the snubber capacitor C is not arranged, the positive bus P or the negative bus P arranged in parallel to the semiconductor multilayer structure PS and connected to the semiconductor multilayer structure PS is connected. A gate drive circuit is provided on the negative bus N side or the positive bus P side other than the side bus N. Specifically, the gate power supply panel GP is provided on the installation plate B as shown in FIG. 4 on the side opposite to the installation position of the rack R of the snubber capacitor C (on the opposite side across the semiconductor multilayer structure PS). This is a gate (or base) power supply panel GP on which components of the gate (or base) drive circuit of each semiconductor element E are mounted.
なお、図4及び図5においてIは絶縁板、WPは冷却水パイプである。図5は分かり易くするため半導体積層構造PSの端部にある円板状の端板を省略してある。 4 and 5, I is an insulating plate, and WP is a cooling water pipe. In FIG. 5, the disk-like end plate at the end of the semiconductor stacked structure PS is omitted for the sake of clarity.
このように構成した半導体スイッチ装置によれば、全体をコンパクトにでき、一巡インダクタンスを低減でき、電流遮断時の各半導体素子の電圧の跳ね上がりを抑制することができる。具体的には、設置板Bに設置された半導体積層構造PSに対して近接しかつ略平行であって、少なくとも1個のスナバコンデンサCを上下に配置し、さらに半導体積層構造PSにおけるスナバコンデンサCの配置されていない側であって半導体積層構造PSに対して略平行で、半導体積層構造PSに接続されている正側母線P又は負側母線N以外の負側母線N又は正側母線Pを近接配置したので、全体をコンパクトつまり半導体積層構造PS、スナバコンデンサC、正側母線P又は負側母線Nの収納空間を有効に利用でき、この結果全体をコンパクトにできる。 According to the semiconductor switch device configured as described above, the whole can be made compact, the circuit inductance can be reduced, and the jump of the voltage of each semiconductor element at the time of current interruption can be suppressed. Specifically, it is close to and substantially parallel to the semiconductor multilayer structure PS installed on the installation plate B, and at least one snubber capacitor C is arranged above and below, and further the snubber capacitor C in the semiconductor multilayer structure PS. Of the negative side bus N or the positive side bus P other than the positive side bus P or the negative side bus N connected to the semiconductor multilayer structure PS. Since they are arranged close to each other, the whole is compact, that is, the storage space for the semiconductor multilayer structure PS, the snubber capacitor C, the positive bus P, or the negative bus N can be used effectively, and as a result, the entire can be made compact.
これは、図2に示すように、全個数のスナバコンデンサCのうちの半分をそれぞれ上方の位置及び下方の位置に配置した場合と、仮に全個数のスナバコンデンサCを上下に配置せず、半導体積層構造PSの側面に対向するように一列に配置した場合に比べて場合であり、スナバコンデンサCを一列に並べると、スナバコンデンサの配列長さは、半導体積層構造PSの有効長の2倍くらいになることから、機器配置空間の有効利用が図れないからである。 As shown in FIG. 2, there are a case where half of the total number of snubber capacitors C are arranged at the upper position and the lower position, respectively, and the case where all the number of snubber capacitors C are not arranged up and down. This is a case compared to the case where the snubber capacitors C are arranged in a row so as to face the side surface of the multilayer structure PS. When the snubber capacitors C are arranged in a row, the arrangement length of the snubber capacitors is about twice the effective length of the semiconductor multilayer structure PS. This is because the device arrangement space cannot be effectively used.
なお、本発明の実施形態では、半導体積層構造PSを使用しているのは、軸方向長さ(素子積層方向)が短いというメリットがあるので、このメリットを生かすためである。 In the embodiment of the present invention, the semiconductor stacked structure PS is used because there is a merit that the axial length (element stacking direction) is short, and this merit is utilized.
また、各スナバコンデンサCの入側端子及び出側端子と半導体積層構造PSの各半導体素子Eのコレクタ又はアノード及びエミッタ又はカソードとをそれぞれ接続する入側接続導体IC及び出側接続導体OCは、互いに略平行であって、入側接続導体IC及び出側接続導体OCに生じる磁束を互いに打ち消しあうように構成したので、自己インダクタンスと相互インダクタンスのトータルのインダクタンス(一巡インダクタンス)を低減することができる。 Further, the input side connection conductor IC and the output side connection conductor OC that connect the input side terminal and the output side terminal of each snubber capacitor C and the collector, anode, emitter, or cathode of each semiconductor element E of the semiconductor multilayer structure PS, respectively, Since the magnetic fluxes which are substantially parallel to each other and cancel out the magnetic fluxes generated in the input-side connection conductor IC and the output-side connection conductor OC are mutually cancelled, the total inductance of the self-inductance and the mutual inductance (one-round inductance) can be reduced. .
更に、前述の実施形態では、各スナバコンデンサCの入側端子及び出側端子と半導体積層構造PSの各半導体素子Eのコレクタ又はアノード及びエミッタ又はカソードとをそれぞれ接続する各入側接続導体IC及び各出側接続導体OCは、同一形状とすることで、各半導体素子Eにおけるインダクタンスのばらつきを少なくでき、この結果電圧の跳ね上がりのアンバランスを抑えることができる。 Furthermore, in the above-described embodiment, each input-side connecting conductor IC that connects the input-side terminal and the output-side terminal of each snubber capacitor C and the collector, anode, emitter, or cathode of each semiconductor element E of the semiconductor multilayer structure PS, and By making each output side connection conductor OC into the same shape, variation in inductance in each semiconductor element E can be reduced, and as a result, imbalance of voltage jumping can be suppressed.
図6は本発明の半導体スイッチ装置に係る第2の実施形態の主回路を示すもので、前述の図1の実施形態における各スナバコンデンサC1、C2、C3、C4、C5、C6に対してそれぞれ直列に抵抗RS1、RS2、RS3、RS4、RS5、RS6を接続した点を除けば、主回路は図1と同一であり、それ以外の各半導体素子E1〜E6のコレクタ又はアノード及びエミッタ又はカソードと接続される入側接続導体IC及び出側接続導体OCは、それぞれに生じるインダクタンスが相殺されるように構成する点も第1の実施形態と同じで、またこれ以外の前述の特徴的構成も前述した第1の実施形態とほぼ同様である。 FIG. 6 shows a main circuit of the second embodiment according to the semiconductor switch device of the present invention. For each of the snubber capacitors C1, C2, C3, C4, C5, C6 in the embodiment of FIG. The main circuit is the same as in FIG. 1 except that resistors RS1, RS2, RS3, RS4, RS5, and RS6 are connected in series, and the other collectors, anodes, emitters, and cathodes of the semiconductor elements E1 to E6. The input side connection conductor IC and the output side connection conductor OC to be connected are the same as those of the first embodiment in that the inductance generated in each is canceled out, and the other characteristic configurations described above are also described above. This is almost the same as the first embodiment.
このように構成した第2の実施形態によれば、次のような作用効果が得られる。すなわち、例えば図において、半導体素子E1〜E6がターンオンした際のスナバコンデンサC1〜C6からのターンオンサージ電流により半導体素子E1〜E6が破損する恐れが考えられる。これに対して、図6の実施形態ではスナバコンデンサC1〜C6と直列に抵抗RS1〜RS6を接続したので、前述のターンオンサージ電流を抑制できる。 According to the second embodiment configured as described above, the following operational effects can be obtained. That is, for example, in the figure, there is a possibility that the semiconductor elements E1 to E6 may be damaged by turn-on surge currents from the snubber capacitors C1 to C6 when the semiconductor elements E1 to E6 are turned on. On the other hand, in the embodiment of FIG. 6, since the resistors RS1 to RS6 are connected in series with the snubber capacitors C1 to C6, the aforementioned turn-on surge current can be suppressed.
図7は本発明の半導体スイッチ装置に係る第3の実施形態の主回路を示すもので、前述の図1の実施形態における各スナバコンデンサC1、C2、C3、C4、C5、C6に、抵抗RS1、RS2、RS3、RS4、RS5、RS6と、ダイオードDS1、DS2、DS3、DS4、DS5、DS6を追加したものである。具体的には、スナバコンデンサC1に対して直列に抵抗RS1とダイオードDS1の並列回路を接続し、ダイオードDS1のアノード側を平型半導体素子E1に接続し、ダイオードDS1のカソード側をスナバコンデンサC1に接続し、これら以外のスナバ回路を構成する部品RS2、RS3、RS4、RS5、RS6、ダイオードDS2、DS3、DS4、DS5、DS6も同様に接続したものである。以上述べた点を除けば、主回路は図1と同一であり、それ以外の各半導体素子E1〜E6のコレクタ又はアノード及びエミッタ又はカソードと接続される入側接続導体IC及び出側接続導体OCは、それぞれに生じるインダクタンスが相殺されるように構成する点も第1の実施形態と同じで、またこれ以外の前述の特徴的構成も前述した第1の実施形態とほぼ同様である。 FIG. 7 shows the main circuit of the third embodiment according to the semiconductor switch device of the present invention. The snubber capacitors C1, C2, C3, C4, C5 and C6 in the embodiment of FIG. , RS2, RS3, RS4, RS5, RS6 and diodes DS1, DS2, DS3, DS4, DS5, DS6 are added. Specifically, a parallel circuit of a resistor RS1 and a diode DS1 is connected in series to the snubber capacitor C1, the anode side of the diode DS1 is connected to the flat semiconductor element E1, and the cathode side of the diode DS1 is connected to the snubber capacitor C1. Components RS2, RS3, RS4, RS5, RS6, diodes DS2, DS3, DS4, DS5, DS6, which are connected to form a snubber circuit other than these, are similarly connected. Except for the points described above, the main circuit is the same as in FIG. 1, and the input side connection conductor IC and the output side connection conductor OC connected to the collectors, anodes, emitters or cathodes of the other semiconductor elements E1 to E6. Is the same as that of the first embodiment in that the inductance generated in each is canceled out, and the other characteristic configuration described above is also substantially the same as that of the first embodiment described above.
このように構成した第3の実施形態によれば、次のような作用効果が得られる。すなわち、半導体素子E1〜E6のターンオフ時はダイオードDS1〜DS6に、ターンオフ電流が流れるため、抵抗RS1〜RS6の両端に電圧が発生せず、半導体素子E1〜E6のターンオフ時の過電圧は抑制される。また、半導体素子E1〜E6のターンオン時は抵抗RS1〜RS6を介してスナバコンデンサC1〜C6の放電電流が流れるため、サージ電流が抑制される。 According to the third embodiment configured as described above, the following operational effects can be obtained. That is, since the turn-off current flows through the diodes DS1 to DS6 when the semiconductor elements E1 to E6 are turned off, no voltage is generated at both ends of the resistors RS1 to RS6, and the overvoltage when the semiconductor elements E1 to E6 are turned off is suppressed. . Moreover, since the discharge current of the snubber capacitors C1 to C6 flows through the resistors RS1 to RS6 when the semiconductor elements E1 to E6 are turned on, the surge current is suppressed.
本発明は以上述べた実施形態に限定されず、種々変形して実施できる。すなわち、前述の実施形態では、入側接続導体IC及び出側接続導体OC間には、絶縁物例えば絶縁板を設けない例をあげて説明したが、図5のように入側接続導体IC及び出側接続導体OC間には、絶縁板IPを配設することで、磁束の漏れが少なくなり、一巡インダクタンスを大幅に低減することが可能となる。 The present invention is not limited to the embodiments described above, and can be implemented with various modifications. That is, in the above-described embodiment, an example in which an insulator, for example, an insulating plate is not provided between the input side connection conductor IC and the output side connection conductor OC has been described. However, as illustrated in FIG. By disposing the insulating plate IP between the outgoing connection conductors OC, the leakage of magnetic flux is reduced, and it is possible to significantly reduce the circuit inductance.
前述の実施形態では、半導体積層構造PSとして平型半導体素子Eと冷媒式例えば水冷式の放熱フィンFを交互に組み合わせたものを例に挙げたが、冷媒式の放熱フィンFの代わりに例えば銅製の導電板片を設けるようにしてもよい。また、前述の実施形態の半導体素子Eとしては、例えばIEGT(Injection Enhanced Gate Transistor)を使用したが、これに限らず他の自己消弧型半導体素子であってもよい。 In the above-described embodiment, the semiconductor laminated structure PS is an example in which the flat semiconductor element E and the refrigerant type, for example, the water-cooled type heat radiation fins F, are alternately combined. The conductive plate piece may be provided. For example, IEGT (Injection Enhanced Gate Transistor) is used as the semiconductor element E of the above-described embodiment. However, the semiconductor element E is not limited to this and may be another self-extinguishing semiconductor element.
PS…半導体積層構造、E1、E2、E3、E4、E5、E6…半導体素子、C1、C2、C3、C4、C5、C6…スナバコンデンサ、F1、F2、F3、F4、F5、F6、F7…放熱フィン、S…電源、P…正側母線、N…負側母線、L…負荷、B…設置板、IC…入側接続導体、OC…出側接続導体、r1…下側コンデンサ据付板、r2…上側コンデンサ据付板、r3…連結板、G…碍子、R…ラック、IP…絶縁板、GP…ゲート電源パネル。 PS ... Semiconductor laminated structure, E1, E2, E3, E4, E5, E6 ... Semiconductor element, C1, C2, C3, C4, C5, C6 ... Snubber capacitor, F1, F2, F3, F4, F5, F6, F7 ... Radiation fin, S ... Power source, P ... Positive bus, N ... Negative bus, L ... Load, B ... Installation plate, IC ... Incoming connection conductor, OC ... Outside connection conductor, r1 ... Lower capacitor installation plate, r2: upper capacitor mounting plate, r3: connecting plate, G: insulator, R: rack, IP: insulating plate, GP: gate power panel.
Claims (6)
前記半導体積層構造を設置面における任意の位置に対して略平行に配置し、前記各スナバコンデンサを前記半導体積層構造の軸方向と直交する方向であって、前記スナバコンデンサの少なくとも1個を前記設置面に対して垂直方向であって上方位置及び下方位置に配置し、かつ前記半導体積層構造における前記スナバコンデンサの配置されていない側であって前記半導体積層構造に対して平行で、前記半導体積層構造に接続されている前記正側母線又は前記負側母線以外の前記負側母線又は前記正側母線を近接配置し、
前記各スナバコンデンサの入側端子及び出側端子と前記各半導体素子のアノード又はコレクタ及びカソード又はエミッタとをそれぞれ接続する入側接続導体及び出側接続導体は、互いに略平行であって、前記入側接続導体及び前記出側接続導体にそれぞれ生じる磁束を打消すようにしたことを特徴とする半導体スイッチ装置。 At least two flat semiconductor elements are electrically connected in series, and a snubber capacitor electrically connected to both ends of each semiconductor element and a plurality of flat semiconductors with the snubber capacitor are connected in series. In the semiconductor switch device that connects the semiconductor laminated structure pressed in this way between one of the positive side bus or the negative side bus of the DC power source and the terminal of the load, and interrupts the current flowing between the DC power source and the load.
The semiconductor multilayer structure is disposed substantially parallel to an arbitrary position on an installation surface, and each of the snubber capacitors is in a direction perpendicular to the axial direction of the semiconductor multilayer structure, and at least one of the snubber capacitors is installed in the installation plane. The semiconductor multilayer structure is disposed in an upper position and a lower position in a direction perpendicular to the surface and parallel to the semiconductor multilayer structure on the side where the snubber capacitor is not disposed in the semiconductor multilayer structure. The negative side bus or the positive side bus other than the positive side bus or the negative side bus connected to the
The input side connection conductor and the output side connection conductor that connect the input side terminal and output side terminal of each snubber capacitor and the anode, collector, cathode, or emitter of each semiconductor element, respectively, are substantially parallel to each other, and A semiconductor switch device characterized in that the magnetic flux generated in each of the side connection conductor and the output side connection conductor is canceled.
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