JP4828840B2 - Driving method of display panel - Google Patents

Driving method of display panel Download PDF

Info

Publication number
JP4828840B2
JP4828840B2 JP2005073009A JP2005073009A JP4828840B2 JP 4828840 B2 JP4828840 B2 JP 4828840B2 JP 2005073009 A JP2005073009 A JP 2005073009A JP 2005073009 A JP2005073009 A JP 2005073009A JP 4828840 B2 JP4828840 B2 JP 4828840B2
Authority
JP
Japan
Prior art keywords
pixel
subfield
light emission
period
luminance level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005073009A
Other languages
Japanese (ja)
Other versions
JP2006047970A (en
Inventor
雅博 鈴木
哲也 重田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2005073009A priority Critical patent/JP4828840B2/en
Priority to EP05014540A priority patent/EP1615198A3/en
Priority to KR1020050060842A priority patent/KR100740063B1/en
Priority to US11/176,471 priority patent/US7501997B2/en
Publication of JP2006047970A publication Critical patent/JP2006047970A/en
Application granted granted Critical
Publication of JP4828840B2 publication Critical patent/JP4828840B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/2029—Display of intermediate tones by time modulation using two or more time intervals using sub-frames the sub-frames having non-binary weights
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2044—Display of intermediate tones using dithering
    • G09G3/2051—Display of intermediate tones using dithering with use of a spatial dither pattern
    • G09G3/2055—Display of intermediate tones using dithering with use of a spatial dither pattern the pattern being varied in time
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/2803—Display of gradations
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/293—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for address discharge
    • G09G3/2935—Addressed by erasing selected cells that are in an ON state
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/293—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for address discharge
    • G09G3/2937—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for address discharge being addressed only once per frame
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0218—Addressing of scan or signal lines with collection of electrodes in groups for n-dimensional addressing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0266—Reduction of sub-frame artefacts
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/16—Calculation or use of calculated indices related to luminance levels in display data
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/204—Display of intermediate tones by time modulation using two or more time intervals using sub-frames the sub-frames being organized in consecutive sub-frame groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Plasma & Fusion (AREA)
  • Power Engineering (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)
  • Transforming Electric Information Into Light Information (AREA)
  • Liquid Crystal Display Device Control (AREA)

Description

表示パネルの駆動方法に関する。   The present invention relates to a display panel driving method.

最近、２次元画像表示パネルとして、複数の放電セルがマトリクス状に配列されたプラズマディスプレイパネル（以下、ＰＤＰという）が注目されている。更に、かかるＰＤＰにて入力映像信号に対応した画像を表示させる為の駆動方法としてサブフィールド法が知られている。サブフィールド法では、１フィールドの表示期間を複数のサブフィールドに分割し、入力映像信号によって表される輝度レベルに応じて放電セルの各々を各サブフィールド毎に選択的に放電発光させる。これにより、１フィールド期間内での総発光期間に対応した中間輝度が視覚されるのである。   Recently, as a two-dimensional image display panel, a plasma display panel (hereinafter referred to as a PDP) in which a plurality of discharge cells are arranged in a matrix is drawing attention. Further, a subfield method is known as a driving method for displaying an image corresponding to an input video signal in such a PDP. In the subfield method, a display period of one field is divided into a plurality of subfields, and each discharge cell is selectively caused to emit light for each subfield according to the luminance level represented by the input video signal. Thereby, the intermediate luminance corresponding to the total light emission period within one field period is visually recognized.

図１は、かかるサブフィールド法に基づく発光駆動シーケンスの一例を示す図である（例えば、特許文献１の図１４参照)。   FIG. 1 is a diagram showing an example of a light emission driving sequence based on the subfield method (see, for example, FIG. 14 of Patent Document 1).

図１に示す発光駆動シーケンスでは、１フィールド期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個のサブフィールドに分割している。これらＳＦ１〜ＳＦ１４の内の先頭のサブフィールドＳＦ１のみで、ＰＤＰの全放電セルを点灯モードに初期化せしめる（Ｒc）。又、サブフィールドＳＦ１〜ＳＦ１４各々では、入力映像信号に応じて放電セルを消灯モードに設定し（Ｗｃ）、点灯モードに設定されている放電セルのみをこのサブフィールドに割り当てられている期間に亘り放電発光させる（Ｉｃ）。   In the light emission drive sequence shown in FIG. 1, one field period is divided into 14 subfields, which are subfields SF1 to SF14. Only the first subfield SF1 of these SF1 to SF14 is used to initialize all the discharge cells of the PDP to the lighting mode (Rc). Further, in each of the subfields SF1 to SF14, the discharge cells are set to the extinguishing mode in accordance with the input video signal (Wc), and only the discharge cells set to the lighting mode are set over the period assigned to this subfield. Discharge light emission (Ic).

図２は、かかる発光駆動シーケンスに基づいて駆動される各放電セルの１フィールド期間内での発光駆動パターンの一例を示す図である（例えば、特許文献１の図２８参照)。   FIG. 2 is a diagram showing an example of a light emission drive pattern within one field period of each discharge cell driven based on the light emission drive sequence (see, for example, FIG. 28 of Patent Document 1).

図２に示す発光パターンによれば、先頭のサブフィールドＳＦ１において点灯モードに初期化された放電セルは、黒丸印にて示す如く、ＳＦ１〜ＳＦ１４の内のいずれか１のサブフィールドで消灯モードに設定され、それ以降、点灯モードに復帰することはない。よって、消灯モードに設定されるまでの間、白丸印にて示されるように、放電セルは各サブフィールドにおいて連続して放電発光する。この際、図２に示す１５通りの発光パターンの各々は１フィールド期間内での総発光期間が夫々異なるので、１５通りの中間輝度が表現されることになる。すなわち、（Ｎ＋１）階調（Ｎはサブフィールドの数）分の中間輝度表示が可能となるのである。   According to the light emission pattern shown in FIG. 2, the discharge cells initialized to the lighting mode in the first subfield SF1 are set to the extinguishing mode in any one of SF1 to SF14 as shown by the black circles. It is set, and after that, it does not return to the lighting mode. Thus, until the light-off mode is set, the discharge cells continuously emit light in each subfield as indicated by white circles. At this time, since each of the 15 light emission patterns shown in FIG. 2 has a different total light emission period within one field period, 15 intermediate luminances are expressed. That is, intermediate luminance display for (N + 1) gradations (N is the number of subfields) is possible.

ところが、かかる駆動方法では、１フィールドを分割するサブフィールドの数に限度がある為、階調数が不足するという問題が生じる。そこで、この階調数不足を補うべく、入力映像信号に対してディザ処理の如き多階調化処理を施す（例えば、特許文献１の図２４参照)。   However, in such a driving method, there is a limit to the number of subfields that divide one field, which causes a problem that the number of gradations is insufficient. Therefore, in order to compensate for the shortage of the number of gradations, multi-gradation processing such as dither processing is performed on the input video signal (see, for example, FIG. 24 of Patent Document 1).

ディザ処理では、先ず、画面の上下左右方向に隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した画素データ（入力映像信号によって表される輝度レベルをｋビットのデータで表すデータ）に、互いに異なる係数値からなるディザ値を夫々割り当てて加算する。そして、ディザ加算後の画素データ中の上位ビット群を抽出し、この上位ビット群に応じて、図２に示す如き１５通りの発光パターンの内のいずれか１の駆動を実施するのである。すなわち、１画素単位内の画素各々を、夫々異なる輝度の重み付けをもたせて発光させるのである。これにより、１画素単位内における各画素による平均輝度に対応した輝度が視覚されることになる。   In the dither processing, first, a plurality of pixels adjacent in the vertical and horizontal directions of the screen are set as one pixel unit, and pixel data corresponding to each pixel in this one pixel unit (the luminance level represented by the input video signal is set to k bits). Dither values each consisting of different coefficient values are assigned to the data represented by the data) and added. Then, an upper bit group in the pixel data after the dither addition is extracted, and any one of 15 light emission patterns as shown in FIG. 2 is driven according to the upper bit group. In other words, each pixel within one pixel unit is caused to emit light with a different luminance weight. Thereby, the luminance corresponding to the average luminance of each pixel in one pixel unit is visually recognized.

尚、上述した如きディザ処理と共に、隣接する複数の表示ラインからなる表示ライン群毎に、その表示ライン群内の各表示ラインに輝度の重み付けをもたせて各表示ラインに属する画素を発光駆動する、いわゆるラインディザ処理を併用することが考えられる。かかるラインディザ処理では、隣接する複数の表示ライン各々において、図２の白丸印にて示す如き連続して放電発光させるべきサブフィールドの数を異ならせるのである。ところが、表現すべき輝度レベルが低くなるほど、放電セルを連続して点灯モードに設定するサブフィールドの数が少なくなるので、上述した如きラインディザ処理が事実上出来なくなる。よって、所定輝度よりも低輝度を表現する各階調ではラインディザ処理を実施しないのである。この際、所定輝度よりも高輝度を表現する各階調（ラインディザ処理有り）間での輝度差は、いずれの表示ラインに属する放電セルにおいても略同一となる。   In addition to the dither processing as described above, for each display line group consisting of a plurality of adjacent display lines, each display line in the display line group is given a luminance weight, and the pixels belonging to each display line are driven to emit light. It is conceivable to use so-called line dither processing together. In such a line dither process, the number of subfields to be continuously discharged and emitted as shown by white circles in FIG. 2 is made different in each of a plurality of adjacent display lines. However, the lower the luminance level to be expressed, the smaller the number of subfields in which the discharge cells are continuously set to the lighting mode, so the line dithering process as described above becomes virtually impossible. Therefore, the line dithering process is not performed for each gradation expressing a lower luminance than the predetermined luminance. At this time, the luminance difference between the gradations (with line dithering) expressing the luminance higher than the predetermined luminance is substantially the same in the discharge cells belonging to any display line.

しかしながら、所定輝度よりも低輝度を表現する階調（ラインディザ処理無し）、及びこの階調よりも高輝度を表現する階調（ラインディザ処理有り）間では、その輝度差が表示ライン毎に異なってくる。よって、階調間での輝度差が表示ライン毎に変動してしまうことから表示ノイズが発生し、画質の劣化を招くという問題が生じる。
特開２０００−２２７７７８号公報 However, the luminance difference between a gradation expressing a lower luminance than the predetermined luminance (without line dithering) and a gradation expressing a higher luminance than this gradation (with line dithering) is different for each display line. Come different. Therefore, the luminance difference between gradations varies from display line to display line, resulting in a problem that display noise occurs and image quality is deteriorated.
JP 2000-227778 A

本発明は、かかる問題を解決すべく為されたものであり、表示ノイズを低減させた高品質な画像を表示することが可能な表示パネルの駆動方法を提供することを目的とするものである。   The present invention has been made to solve such a problem, and an object of the present invention is to provide a display panel driving method capable of displaying a high-quality image with reduced display noise. .

請求項１記載による表示パネルの駆動方法は、各表示ラインに画素を担う複数の画素セルが配列されている表示パネルを、映像信号に基づく各画素に対応した画素データに応じてフレーム表示期間内における複数のサブフィールド毎に階調駆動する表示パネルの駆動方法であって、前記画素データに応じて前記フレーム表示期間内における１の前記サブフィールドのみで前記画素セルの状態を点灯モード及び消灯モードの内の一方の状態から他方の状態に遷移させ、前記サブフィールド各々において前記点灯モードの状態にある前記画素セルのみを当該サブフィールドに割り当てられている発光回数だけ発光維持させるにあたり、前記フレーム表示期間内において連続して配置された夫々Ｍ個（Ｍは２以上の整数）のサブフィールドからなる特定サブフィールド群及び前記特定サブフィールド群に後続する後続サブフィールド群の内の前記後続サブフィールド群内では、前記画素セルの状態を前記一方の状態から前記他方の状態に遷移させるべき前記１のサブフィールドを隣接したＭ個の表示ライン各々毎に異ならせる第１処理を実行し、前記特定サブフィールド群内では、前記映像信号によって示される輝度レベルが所定輝度レベルよりも大なる場合には前記第１処理を実行する一方、前記映像信号によって示される輝度レベルが前記所定輝度レベルよりも小なる場合には前記画素セルの状態を前記一方の状態から前記他方の状態に遷移させるべき前記１のサブフィールドを前記Ｍ個の表示ライン各々で同一のサブフィールドとする第２処理を実行する。 A display panel driving method according to claim 1, wherein a display panel in which a plurality of pixel cells bearing pixels is arranged in each display line is displayed within a frame display period according to pixel data corresponding to each pixel based on a video signal. A method of driving a display panel that performs grayscale driving for each of a plurality of subfields in the pixel mode, wherein the state of the pixel cell is changed to a lighting mode and a lighting mode only in one subfield in the frame display period according to the pixel data. When the state is changed from one state to the other state and only the pixel cells in the lighting mode in each of the subfields are maintained to emit light for the number of times of light emission assigned to the subfield, the frame display is performed. Consists of M (M is an integer of 2 or more) subfields arranged consecutively within the period In the subsequent subfield group among the constant subfield group and the subsequent subfield group subsequent to the specific subfield group, the state of the pixel cell to be changed from the one state to the other state is set. A first process is performed to vary the subfield for each of the adjacent M display lines, and when the luminance level indicated by the video signal is greater than a predetermined luminance level within the specific subfield group, While the first process is executed, when the luminance level indicated by the video signal is lower than the predetermined luminance level, the state of the pixel cell to be changed from the one state to the other state the subfields of the M display lines to perform the second processing for the same subfield.

フレーム表示期間内において連続して配置された夫々Ｍ個（Ｍは２以上の整数）のサブフィールドからなる特定サブフィールド群及びこの特定サブフィールド群に後続する後続サブフィールド群の内の後続サブフィールド群内では、画素セルの状態を点灯モード及び消灯モードの内の一方の状態から他方の状態に遷移させるべき１のサブフィールドを隣接したＭ個の表示ラインからなる表示ライン各々毎に異ならせる第１処理を実行し、特定サブフィールド群内ではこの特定サブフィールド群内の所定のサブフィールドのみで画素セルの状態を上記一方の状態から他方の状態に遷移させる第２処理、及び上記第１処理の内のいずれか一方を実行する。   Subsequent subfields of a specific subfield group consisting of M (M is an integer of 2 or more) subfields arranged consecutively within the frame display period and a subsequent subfield group following the specific subfield group In the group, the first subfield to be changed from one state of the lighting mode and the non-lighting mode to the other state is changed for each display line composed of M display lines adjacent to each other. A second process in which one process is executed, and the state of the pixel cell is changed from the one state to the other state only in a predetermined subfield in the specific subfield group in the specific subfield group, and the first process Execute one of the following.

図３は、本発明による表示パネルの駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の概略構成を示す図である。   FIG. 3 is a diagram showing a schematic configuration of a plasma display apparatus for driving a plasma display panel according to the display panel driving method of the present invention.

図３において、プラズマディスプレイパネルとしてのＰＤＰ１００は、表示面を担う前面基板(図示せぬ)と、放電ガスの封入された放電空間を挟んで前面基板と対向した位置に配置されている背面基板(図示せぬ)とを備える。前面基板上には、互いに交互にかつ平行に配置されている帯状の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。背面基板上には、上記行電極各々に交叉して配置されている帯状の列電極Ｄ1〜Ｄmが形成されている。尚、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnは、一対の行電極Ｘ及びＹにてＰＤＰ１００の第１表示ライン〜第ｎ表示ラインを担う構造となっており、各行電極対と列電極との交叉部(放電空間を含む)に画素を担う画素セルＧが形成されている。すなわち、ＰＤＰ１００には、（ｎ×ｍ）個の画素セルＧ(1,1)〜Ｇ(n,m)がマトリクス状に形成されているのである。 In FIG. 3, a PDP 100 as a plasma display panel includes a front substrate (not shown) serving as a display surface and a rear substrate (positioned opposite to the front substrate across a discharge space filled with discharge gas). (Not shown). On the front substrate, strip-like row electrodes X 1 to X n and row electrodes Y 1 to Y n are formed alternately and parallel to each other. On the back substrate, strip-like column electrodes D 1 to D m are formed so as to cross over the row electrodes. The row electrodes X 1 to X n and Y 1 to Y n have a structure that bears the first display line to the nth display line of the PDP 100 by the pair of row electrodes X and Y. A pixel cell G serving as a pixel is formed at a crossing portion (including a discharge space) with the electrode. That is, in the PDP 100, (n × m) pixel cells G (1,1) to G (n, m) are formed in a matrix.

画素データ変換回路１０は、入力映像信号を各画素毎の例えば５ビットの画素データＰＤに変換してこれを多階調化処理回路２０に供給する。   The pixel data conversion circuit 10 converts the input video signal into, for example, 5-bit pixel data PD for each pixel, and supplies this to the multi-gradation processing circuit 20.

多階調化処理回路２０は、加算器２００、ラインオフセットデータ生成回路２１０、ディザマトリクス回路２２０、及び上位ビット抽出回路２３０から構成される。   The multi-gradation processing circuit 20 includes an adder 200, a line offset data generation circuit 210, a dither matrix circuit 220, and an upper bit extraction circuit 230.

ラインオフセットデータ生成回路２１０は、上記画素データＰＤによって示される輝度レベルが所定輝度レベルＹＬよりも高輝度である場合には、以下の如きラインオフセットデータを生成して加算器２００に供給する。   The line offset data generation circuit 210 generates the following line offset data and supplies it to the adder 200 when the luminance level indicated by the pixel data PD is higher than the predetermined luminance level YL.

すなわち、ラインオフセットデータ生成回路２１０は、ＰＤＰ１００の第（４Ｎ−３）番目の表示ライン［Ｎ：(1/4)・ｎ以下の自然数］に対応した画素データＰＤが供給された場合には「０」（１０進数表現）を表すラインオフセットデータを加算器２００に供給する。又、第（４Ｎ−２）番目の表示ラインに対応した画素データＰＤが供給された場合には、ラインオフセットデータ生成回路２１０は「１」（１０進数表現）を表すラインオフセットデータを加算器２００に供給する。又、第（４Ｎ−１）番目の表示ラインに対応した画素データＰＤが供給された場合には、ラインオフセットデータ生成回路２１０は「２」（１０進数表現）を表すラインオフセットデータを加算器２００に供給する。又、第（４Ｎ）番目の表示ラインに対応した画素データＰＤが供給された場合には、ラインオフセットデータ生成回路２１０は「３」（１０進数表現）を表すラインオフセットデータを加算器２００に供給する。   That is, when the pixel data PD corresponding to the (4N-3) th display line [N: natural number less than (1/4) · n] of the PDP 100 is supplied, the line offset data generation circuit 210 Line offset data representing “0” (decimal number representation) is supplied to the adder 200. When the pixel data PD corresponding to the (4N-2) th display line is supplied, the line offset data generation circuit 210 adds line offset data representing “1” (decimal number expression) to the adder 200. To supply. When pixel data PD corresponding to the (4N−1) th display line is supplied, the line offset data generation circuit 210 adds line offset data representing “2” (decimal number expression) to the adder 200. To supply. When pixel data PD corresponding to the (4N) th display line is supplied, the line offset data generation circuit 210 supplies line offset data representing “3” (decimal number expression) to the adder 200. To do.

尚、ラインオフセットデータ生成回路２１０は、上記画素データＰＤによって示される輝度レベルが上記所定輝度レベルＹＬ以下の低輝度である場合には、加算器２００に対するラインオフセットデータの供給を停止する。   The line offset data generation circuit 210 stops supplying the line offset data to the adder 200 when the luminance level indicated by the pixel data PD is low luminance equal to or lower than the predetermined luminance level YL.

ディザマトリクス回路２２０は、画面の上下左右方向に隣接する４画素×４画素の１６画素からなる画素群毎に、かかる画素群内の各画素に対応させて図４（ａ）又は図４（ｂ）に示す如き各種ディザ値を生成して加算器２００に供給する。   The dither matrix circuit 220 corresponds to each pixel in the pixel group for each pixel group consisting of 16 pixels of 4 pixels × 4 pixels adjacent in the vertical and horizontal directions of the screen, as shown in FIG. The various dither values as shown in FIG.

すなわち、上記画素データＰＤが所定輝度レベルＹＬ以下の低輝度を表す場合には、図４（ａ）に示す如く、４×４画素群毎に、
第（４Ｎ−３）番目の列に属する各画素に対応させて「０」、
第（４Ｎ−２）番目の列に属する各画素に対応させて「１」、
第（４Ｎ−１）番目の列に属する各画素に対応させて「２」、
第（４Ｎ）番目の列に属する各画素に対応させて「３」、
なるディザ値を生成して加算器２００に供給する。 That is, when the pixel data PD represents low luminance below the predetermined luminance level YL, as shown in FIG. 4A, for each 4 × 4 pixel group,
“0” corresponding to each pixel belonging to the (4N-3) th column,
"1" corresponding to each pixel belonging to the (4N-2) th column,
"2" corresponding to each pixel belonging to the (4N-1) th column,
“3” corresponding to each pixel belonging to the (4N) th column,
The dither value is generated and supplied to the adder 200.

一方、上記画素データＰＤが所定輝度レベルＹＬよりも高輝度を表す場合には、図４（ｂ）に示す如く、４×４画素群毎に、
第（４Ｎ−３）番目の列に属する各画素に対応させて「４」、
第（４Ｎ−２）番目の列に属する各画素に対応させて「５」、
第（４Ｎ−１）番目の列に属する各画素に対応させて「６」、
第（４Ｎ）番目の列に属する各画素に対応させて「７」、
なるディザ値を生成して加算器２００に供給する。 On the other hand, when the pixel data PD represents a brightness higher than the predetermined brightness level YL, for each 4 × 4 pixel group, as shown in FIG.
“4” corresponding to each pixel belonging to the (4N-3) th column,
"5" corresponding to each pixel belonging to the (4N-2) th column,
"6" corresponding to each pixel belonging to the (4N-1) th column,
“7” corresponding to each pixel belonging to the (4N) th column,
The dither value is generated and supplied to the adder 200.

加算器２００は、画素データ変換回路１０から供給された５ビットの画素データＰＤに、上記ディザ値と上記ラインオフセットデータとを加算して得られた５ビットのディザ加算画素データＫＤを上位ビット抽出回路２３０に供給する。   The adder 200 extracts the upper bit of the 5-bit dither addition pixel data KD obtained by adding the dither value and the line offset data to the 5-bit pixel data PD supplied from the pixel data conversion circuit 10. Supply to circuit 230.

上位ビット抽出回路２３０は、ディザ加算画素データＫＤの下位２ビット分を切り捨て、残りの上位３ビット分を多階調化画素データＭＤとして画素駆動データ生成回路３０に供給する。すなわち、入力映像信号によって示される各種の輝度レベルを、図５に示す如く、３ビットの多階調化画素データＭＤにて６段階で表現するのである。   The upper bit extraction circuit 230 truncates the lower 2 bits of the dither addition pixel data KD, and supplies the remaining upper 3 bits to the pixel drive data generation circuit 30 as multi-gradation pixel data MD. That is, various luminance levels indicated by the input video signal are expressed in 6 stages by 3-bit multi-gradation pixel data MD as shown in FIG.

画素駆動データ生成回路３０は、上記多階調化画素データＭＤを図５に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換してこれをメモリ４０に供給する。   The pixel drive data generation circuit 30 converts the multi-gradation pixel data MD into 14-bit pixel drive data GD according to a data conversion table as shown in FIG.

メモリ４０は、各画素毎の画素駆動データＧＤを順次取り込んで記憶する。そして、１フレーム(ｎ行×ｍ列)分の画素駆動データＧＤ1、1〜ＧＤn、mが書込まれる度に、これら画素駆動データＧＤ1、1〜ＧＤn、m各々をビット桁(第１〜第１４ビット)毎に分離し、夫々、後述するサブフィールドＳＦ０、ＳＦ１、ＳＦ２１〜ＳＦ２４、ＳＦ３１〜ＳＦ３４、ＳＦ４１〜ＳＦ４４に対応させて１表示ライン分ずつ読み出す。メモリ４０は、読み出した１表示ライン分（ｍ個）の画素駆動データビットを画素駆動データビットＤＢ１〜ＤＢ(ｍ)として列電極ドライバ５０に供給する。 The memory 40 sequentially captures and stores pixel drive data GD for each pixel. Each time pixel drive data GD 1 , 1 to GD n , m for one frame (n rows × m columns) is written, each of these pixel drive data GD 1, 1 to GD n , m is converted to a bit digit (first digit). 1 to 14th bit), and each display line is read in correspondence with subfields SF0, SF1, SF21 to SF24, SF31 to SF34, and SF41 to SF44, which will be described later. The memory 40 supplies the read pixel drive data bits for one display line (m) to the column electrode driver 50 as pixel drive data bits DB1 to DB (m).

駆動制御回路６０は、サブフィールド法に基づく図６に示されるが如き発光駆動シーケンスに従って上記ＰＤＰ１００を階調駆動させるべき各種タイミング信号を、上記列電極ドライバ５０、行電極Ｙドライバ７０及び行電極Ｘドライバ８０の各々に供給する。列電極ドライバ５０、行電極Ｙドライバ７０及び行電極Ｘドライバ８０各々は、図６に示される発光駆動シーケンスに従って以下の如き各種駆動行程を実行する為の各種駆動パルスをＰＤＰ１００の列電極Ｄ、行電極Ｘ及びＹに印加する。   The drive control circuit 60 sends various timing signals to drive the PDP 100 in gray scale according to the light emission drive sequence as shown in FIG. 6 based on the subfield method, and outputs the column electrode driver 50, the row electrode Y driver 70, and the row electrode X. This is supplied to each of the drivers 80. Each of the column electrode driver 50, the row electrode Y driver 70, and the row electrode X driver 80 outputs various drive pulses for executing the following various drive processes in accordance with the light emission drive sequence shown in FIG. Applied to electrodes X and Y.

すなわち、駆動制御回路６０、列電極ドライバ５０、行電極Ｙドライバ７０及び行電極Ｘドライバ８０からなるパネル駆動部は、図６に示される発光駆動シーケンスに従ってＰＤＰ１００に対する表示駆動を実施するのである。   That is, the panel drive unit including the drive control circuit 60, the column electrode driver 50, the row electrode Y driver 70, and the row electrode X driver 80 performs display drive on the PDP 100 according to the light emission drive sequence shown in FIG.

尚、図６に示す発光駆動シーケンスにおいて１フィールドの表示期間は、サブフィールドＳＦ０、ＳＦ１、ＳＦ２１〜ＳＦ２４、ＳＦ３１〜ＳＦ３４、ＳＦ４１〜ＳＦ４４からなる。   In the light emission drive sequence shown in FIG. 6, the display period of one field includes subfields SF0, SF1, SF21 to SF24, SF31 to SF34, and SF41 to SF44.

先ず、先頭のサブフィールドＳＦ０においてパネル駆動部は、ＰＤＰ１００の全画素セルを点灯モード（所定量の壁電荷が形成された状態）に初期化するリセット行程Ｒと、画素駆動データビットに応じて選択的に各画素セルを消灯モード（壁電荷が消去された状態）に遷移させるアドレス行程Ｗ０とを順次実行する。   First, in the first subfield SF0, the panel drive unit selects according to the reset process R for initializing all the pixel cells of the PDP 100 to the lighting mode (a state in which a predetermined amount of wall charges are formed) and the pixel drive data bit. Thus, an address process W0 for sequentially transitioning each pixel cell to a light-off mode (a state in which wall charges are erased) is sequentially executed.

次に、サブフィールドＳＦ１においてパネル駆動部は、点灯モードにある画素セルのみを期間「４」に亘り発光維持させるサスティン行程Ｉと、上記アドレス行程Ｗ０とを順次実行する。   Next, in the subfield SF1, the panel drive unit sequentially executes the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “4” and the address process W0.

次に、サブフィールドＳＦ２１においてパネル駆動部は、点灯モードにある画素セルのみを期間「２」に亘り（発光回数２だけ）発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ１とを順次実行する。次に、サブフィールドＳＦ２２においてパネル駆動部は、点灯モードにある画素セルのみを期間「２」に亘り（発光回数２だけ）発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−１）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ２とを順次実行する。次に、サブフィールドＳＦ２３においてパネル駆動部は、点灯モードにある画素セルのみを期間「２」に亘り（発光回数２だけ）発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−２）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ３とを順次実行する。次に、サブフィールドＳＦ２４においてパネル駆動部は、点灯モードにある画素セルのみを期間「２」に亘り（発光回数２だけ）発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて各画素セルを選択的に消灯モードに推移せしめるアドレス行程Ｗ０とを順次実行する。   Next, in the subfield SF21, the panel driving unit performs (4N) the sustain process I in which only the pixel cells in the lighting mode are maintained for light emission for the period “2” (only the number of times of light emission 2) and the pixel driving data bit. ) The address process W1 for selectively shifting each pixel cell belonging to the display line to the extinguishing mode is sequentially executed. Next, in the subfield SF22, the panel driving unit performs (4N) the sustain process I in which only the pixel cells in the lighting mode are maintained for light emission for the period “2” (only the number of times of light emission 2) and the pixel driving data bit. -1) The address process W2 for selectively shifting each pixel cell belonging to the first display line to the extinguishing mode is sequentially executed. Next, in the subfield SF23, the panel drive unit performs (4N) according to the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light for the period “2” (only the number of times of light emission 2) and the pixel drive data bit. -2) The address process W3 for selectively shifting each pixel cell belonging to the second display line to the extinguishing mode is sequentially executed. Next, in the subfield SF24, the panel driving unit sets each pixel cell in accordance with the sustain process I in which only the pixel cell in the lighting mode is maintained for the period “2” (only the number of times of light emission 2) and the pixel driving data bit. Are sequentially executed with address process W0 for selectively shifting to the extinguishing mode.

次に、サブフィールドＳＦ３１においてパネル駆動部は、点灯モードにある画素セルのみを期間「３」に亘り（発光回数３だけ）発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ１とを順次実行する。次に、サブフィールドＳＦ３２においてパネル駆動部は、点灯モードにある画素セルのみを期間「３」に亘り（発光回数３だけ）発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−１）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ２とを順次実行する。次に、サブフィールドＳＦ３３においてパネル駆動部は、点灯モードにある画素セルのみを期間「３」に亘り（発光回数３だけ）発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−２）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ３とを順次実行する。次に、サブフィールドＳＦ３４においてパネル駆動部は、点灯モードにある画素セルのみを期間「３」に亘り（発光回数３だけ）発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−３）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ４とを順次実行する。   Next, in the subfield SF31, the panel drive unit performs (4N) according to the sustain process I in which only the pixel cells in the lighting mode are maintained for light emission for the period “3” (only the number of times of light emission 3) and the pixel drive data bit. ) The address process W1 for selectively shifting each pixel cell belonging to the display line to the extinguishing mode is sequentially executed. Next, in the subfield SF32, the panel driving unit performs (4N) the sustain process I in which only the pixel cells in the lighting mode are maintained for light emission for the period “3” (only the number of times of light emission 3) and the pixel driving data bit. -1) The address process W2 for selectively shifting each pixel cell belonging to the first display line to the extinguishing mode is sequentially executed. Next, in the subfield SF33, the panel drive unit performs (4N) according to the sustain process I in which only the pixel cells in the lighting mode are maintained for light emission for the period “3” (only the number of times of light emission 3) and the pixel drive data bit. -2) The address process W3 for selectively shifting each pixel cell belonging to the second display line to the extinguishing mode is sequentially executed. Next, in the subfield SF34, the panel drive unit performs (4N) according to the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light for the period “3” (only the number of times of light emission 3) and the pixel drive data bit. -3) The address process W4 for selectively shifting each pixel cell belonging to the display line to the extinguishing mode is sequentially executed.

次に、サブフィールドＳＦ４１においてパネル駆動部は、点灯モードにある画素セルのみを期間「４」に亘り（発光回数４だけ）発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ１とを順次実行する。次に、サブフィールドＳＦ４２においてパネル駆動部は、点灯モードにある画素セルのみを期間「４」に亘り（発光回数４だけ）発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−１）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ２とを順次実行する。次に、サブフィールドＳＦ４３においてパネル駆動部は、点灯モードにある画素セルのみを期間「４」に亘り（発光回数４だけ）発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−２）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ３とを順次実行する。次に、サブフィールドＳＦ４４においてパネル駆動部は、点灯モードにある画素セルのみを期間「４」に亘り（発光回数４だけ）発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−３）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ４とを順次実行する。   Next, in the subfield SF41, the panel drive unit performs (4N) the sustain process I in which only the pixel cells in the lighting mode are maintained for light emission for the period “4” (only the number of times of light emission 4) and the pixel drive data bit. ) The address process W1 for selectively shifting each pixel cell belonging to the display line to the extinguishing mode is sequentially executed. Next, in the subfield SF42, the panel drive unit performs (4N) according to the sustain process I in which only the pixel cells in the lighting mode are maintained for light emission for the period “4” (only the number of times of light emission 4) and the pixel drive data bit. -1) The address process W2 for selectively shifting each pixel cell belonging to the first display line to the extinguishing mode is sequentially executed. Next, in the subfield SF43, the panel drive unit performs (4N) according to the sustain process I in which only the pixel cells in the lighting mode are maintained for light emission for the period “4” (only the number of times of light emission 4) and the pixel drive data bit. -2) The address process W3 for selectively shifting each pixel cell belonging to the second display line to the extinguishing mode is sequentially executed. Next, in the subfield SF44, the panel driving unit performs (4N) the sustain process I in which only the pixel cells in the lighting mode are maintained for light emission for the period “4” (only the number of times of light emission 4) and the pixel driving data bit. -3) The address process W4 for selectively shifting each pixel cell belonging to the display line to the extinguishing mode is sequentially executed.

ここで、図６に示す発光駆動シーケンスでは、単位表示期間としての１フレーム表示期間内のサブフィールド各々の内で、画素セルを消灯モードから点灯モード状態に推移させることが可能な機会は、先頭のサブフィールドＳＦ０のリセット行程Ｒだけである。つまり、サブフィールドＳＦ０、ＳＦ１、ＳＦ２１〜ＳＦ２４、ＳＦ３１〜ＳＦ３４、ＳＦ４１〜ＳＦ４４の内の１のサブフィールドのアドレス行程（Ｗ０、Ｗ１、Ｗ２、Ｗ３又はＷ４）で画素セルが消灯モードに設定されると、それ以降のサブフィールドではこの画素セルを点灯モードに復帰させることは出来ない。この際、画素駆動データビットが論理レベル１である場合にそのビット桁に対応したサブフィールドのアドレス行程（Ｗ０、Ｗ１、Ｗ２、Ｗ３又はＷ４）で画素セルが消灯モードに設定される。   Here, in the light emission drive sequence shown in FIG. 6, the opportunity to change the pixel cell from the extinguishing mode to the lighting mode state in each subfield within one frame display period as a unit display period is the first. This is only the reset process R of the subfield SF0. That is, the pixel cell is set to the extinction mode in the address process (W0, W1, W2, W3, or W4) of one of the subfields SF0, SF1, SF21 to SF24, SF31 to SF34, and SF41 to SF44. In the subsequent subfields, this pixel cell cannot be returned to the lighting mode. At this time, when the pixel drive data bit is at the logic level 1, the pixel cell is set to the extinction mode in the address process (W0, W1, W2, W3, or W4) of the subfield corresponding to the bit digit.

よって、各画素セルは、図５の黒丸印にて示されるサブフィールドのアドレス行程で消灯モードに設定されるまでの間、先頭から連続したサブフィールド各々のサスティン行程Ｉにてサスティン放電発光(白丸に示す)する。この際、かかるサスティン放電発光による１フレーム表示期間内での総発光期間に対応した中間輝度が視覚される。   Therefore, each pixel cell is subjected to sustain discharge light emission (white circle) in the sustain process I of each subfield continuous from the beginning until it is set to the extinguishing mode in the address process of the subfield indicated by the black circle in FIG. To show). At this time, an intermediate luminance corresponding to the total light emission period within one frame display period due to the sustain discharge light emission is visually recognized.

すなわち、パネル駆動部は、入力映像信号によって示される輝度レベルを６段階で表すディザ加算画素データＫＤに応じて、夫々１フレーム表示期間内での総発光期間が異なる図５に示す如き発光パターンに従った駆動を実施するのである。   That is, the panel drive unit changes the light emission pattern as shown in FIG. 5 according to the dither addition pixel data KD that represents the luminance level indicated by the input video signal in six stages, each having a different total light emission period within one frame display period. The drive according to this is implemented.

例えば、ディザ加算画素データＫＤが最低の輝度レベルを表す［０００］である場合、パネル駆動部は、黒丸印にて示されるように、先頭のサブフィールドＳＦ０のアドレス行程Ｗ０において画素セルを消灯モードに設定する。この際、１フレーム表示期間を通して一切、サスティン行程Ｉでのサスティン放電発光が為されないので、最低の輝度レベル０が表現される。   For example, when the dither addition pixel data KD is [000] representing the lowest luminance level, the panel driving unit turns off the pixel cell in the address process W0 of the first subfield SF0 as indicated by a black circle. Set to. At this time, since the sustain discharge light emission in the sustain process I is not performed throughout the one-frame display period, the lowest luminance level 0 is expressed.

又、ディザ加算画素データＫＤが上記［０００］よりも１段階だけ高輝度を表す[００１]である場合、パネル駆動部は、黒丸印にて示されるように、サブフィールドＳＦ１のアドレス行程Ｗ０のみで画素セルを消灯モードに設定する。この際、１フレーム表示期間を通して、サブフィールドＳＦ１のサスティン行程Ｉのみで期間「４」に亘る発光維持が為されるので、この期間「４」に対応した輝度レベルが表現される。   In addition, when the dither addition pixel data KD is [001] representing a luminance higher by one step than the above [000], the panel drive unit only includes the address process W0 of the subfield SF1, as indicated by the black circle. To set the pixel cell to the extinguishing mode. At this time, since the light emission is maintained for the period “4” only in the sustain process I of the subfield SF1 throughout the one frame display period, the luminance level corresponding to the period “4” is expressed.

又、ディザ加算画素データＫＤが上記［００１］よりも１段階だけ高輝度を表す[０１０]である場合、パネル駆動部は、黒丸印にて示されるように、サブフィールドＳＦ２４のアドレス行程Ｗ０のみで画素セルを消灯モードに設定する。この際、サブフィールドＳＦ１のサスティン行程Ｉにて期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉにおいて夫々期間「２」に亘り発光維持が為されるので、その総発光期間「１２」に対応した輝度レベルが表現される。   In addition, when the dither addition pixel data KD is [010] representing a luminance higher by one step than the above [001], the panel driving unit only performs the address process W0 of the subfield SF24 as indicated by a black circle. To set the pixel cell to the extinguishing mode. At this time, since the light emission is maintained for the period “4” in the sustain process I of the subfield SF1 and for the period “2” in the sustain process I of each of the subfields SF21 to SF24, the total light emission period “12”. The luminance level corresponding to is expressed.

尚、ディザ加算画素データＫＤが［０１１］以上の高輝度を表す場合、パネル駆動部は、画面上下方向において隣接する４つの表示ライン各々に属する画素セル、つまり、
第(４Ｎ−３）番目の表示ラインに属する画素セル、
第(４Ｎ−２）番目の表示ラインに属する画素セル、
第(４Ｎ−１）番目の表示ラインに属する画素セル、
第(４Ｎ）番目の表示ラインの各々に属する画素セル、
の各々毎に、ディザ加算画素データＫＤに応じた１フレーム表示期間内での発光パターンを異ならせた発光駆動を実行する。 When the dither addition pixel data KD represents a high luminance of [011] or higher, the panel driving unit, the pixel cell belonging to each of four display lines adjacent in the vertical direction of the screen, that is,
A pixel cell belonging to the (4N-3) th display line;
A pixel cell belonging to the (4N-2) th display line;
A pixel cell belonging to the (4N-1) th display line;
Pixel cells belonging to each of the (4N) th display lines;
For each of these, light emission driving is performed by varying the light emission pattern within one frame display period according to the dither addition pixel data KD.

例えば、ディザ加算画素データＫＤが［０１１］である場合、パネル駆動部は、第(４Ｎ）番目の表示ライン、つまり第４、第８、第１２、・・・、第ｎ表示ライン各々に属する画素セルに対しては、黒丸印にて示されるように、サブフィールドＳＦ２１のアドレス行程Ｗ１のみで画素セルを消灯モードに設定する。この際、第(４Ｎ）番目の表示ラインに属する画素セルは、サブフィールドＳＦ１及びＳＦ２１各々のサスティン行程Ｉのみで発光維持が実施されるので、その総発光期間「６」（総発光回数６）に対応した輝度レベルが表現される。又、同様にディザ加算画素データＫＤが［０１１］である場合、第(４Ｎ−１）番目の表示ライン、つまり第３、第７、第１１、・・・、第(ｎ−１)表示ライン各々に属する画素セルに対しては、パネル駆動部は、サブフィールドＳＦ２２のアドレス行程Ｗ２のみで画素セルを消灯モードに設定する。この際、第(４Ｎ−１）番目の表示ラインに属する画素セルは、サブフィールドＳＦ１、ＳＦ２１及びＳＦ２２各々のサスティン行程Ｉのみで発光維持が実施されるので、その総発光期間「８」（総発光回数８）に対応した輝度レベルが表現される。又、同様にディザ加算画素データＫＤが［０１１］である場合、第(４Ｎ−２）番目の表示ライン、つまり第２、第６、第１０、・・・、第(ｎ−２)表示ライン各々に属する画素セルに対しては、パネル駆動部は、サブフィールドＳＦ２３のアドレス行程Ｗ３のみで画素セルを消灯モードに設定する。この際、第(４Ｎ−２）番目の表示ラインに属する画素セルは、サブフィールドＳＦ１、ＳＦ２１〜ＳＦ２３各々のサスティン行程Ｉのみで発光維持が実施されるので、その総発光期間「１０」（総発光回数１０）に対応した輝度レベルが表現される。又、同様にディザ加算画素データＫＤが［０１１］である場合、第(４Ｎ−３）番目の表示ライン、つまり第１、第５、第９、・・・、第(ｎ−３)表示ライン各々に属する画素セルに対しては、パネル駆動部は、サブフィールドＳＦ２４のアドレス行程Ｗ０のみで画素セルを消灯モードに設定する。この際、第(４Ｎ−３）番目の表示ラインに属する画素セルは、サブフィールドＳＦ１、ＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉのみで発光維持が実施されるので、その総発光期間「１２」（総発光回数１２）に対応した輝度レベルが表現される。   For example, when the dither addition pixel data KD is [011], the panel drive unit belongs to the (4N) th display line, that is, each of the fourth, eighth, twelfth,..., Nth display lines. For the pixel cell, as indicated by a black circle, the pixel cell is set to the extinguishing mode only in the address step W1 of the subfield SF21. At this time, since the pixel cells belonging to the (4N) th display line are maintained in the light emission only in the sustain process I of each of the subfields SF1 and SF21, the total light emission period “6” (total light emission number 6). The luminance level corresponding to is expressed. Similarly, when the dither addition pixel data KD is [011], the (4N−1) th display line, that is, the third, seventh, eleventh,..., (N−1) th display line. For the pixel cells belonging to each, the panel drive unit sets the pixel cells to the extinguishing mode only in the address process W2 of the subfield SF22. At this time, since the pixel cells belonging to the (4N-1) th display line are maintained in light emission only in the sustain process I of each of the subfields SF1, SF21, and SF22, the total light emission period “8” (total A luminance level corresponding to the number of times of light emission 8) is expressed. Similarly, when the dither addition pixel data KD is [011], the (4N-2) th display line, that is, the second, sixth, tenth,..., (N-2) display lines. For the pixel cells belonging to each, the panel drive unit sets the pixel cells to the extinguishing mode only in the address process W3 of the subfield SF23. At this time, since the pixel cells belonging to the (4N-2) th display line are maintained in light emission only in the sustain process I of each of the subfields SF1, SF21 to SF23, the total light emission period “10” (total A luminance level corresponding to the number of times of light emission 10) is expressed. Similarly, when the dither addition pixel data KD is [011], the (4N-3) th display line, that is, the first, fifth, ninth,..., (N-3) display lines. For the pixel cells belonging to each, the panel drive unit sets the pixel cells to the extinguishing mode only in the address process W0 of the subfield SF24. At this time, since the pixel cells belonging to the (4N-3) th display line are maintained in the light emission only in the sustain process I of each of the subfields SF1, SF21 to SF24, the total light emission period “12” (total A luminance level corresponding to the number of times of light emission 12) is expressed.

すなわち、所定輝度レベルよりも高輝度な輝度レベルを表す［０１１］なるディザ加算画素データＫＤに応じて、
第(４Ｎ）番目の表示ラインに属する画素セルは「６」、
第(４Ｎ−１）番目の表示ラインに属する画素セルは「８」、
第(４Ｎ−２）番目の表示ラインに属する画素セルは「１０」、
第(４Ｎ−３）番目の表示ラインに属する画素セルは「１２」、
なる輝度レベルで夫々発光することになる。 That is, according to the dither addition pixel data KD [011] representing a luminance level higher than the predetermined luminance level,
The pixel cell belonging to the (4N) th display line is “6”,
The pixel cell belonging to the (4N−1) th display line is “8”,
The pixel cell belonging to the (4N-2) th display line is “10”,
The pixel cell belonging to the (4N-3) th display line is “12”,
The light is emitted at the respective luminance levels.

同様に、［０１１］よりも１段階だけ高輝度を表す[１００]なるディザ加算画素データＫＤに応じて、
第(４Ｎ）番目の表示ラインに属する画素セルは「１５」、
第(４Ｎ−１）番目の表示ラインに属する画素セルは「１８」、
第(４Ｎ−２）番目の表示ラインに属する画素セルは「２１」、
第(４Ｎ−３）番目の表示ラインに属する画素セルは「２４」、
なる輝度レベルで夫々発光することになる。 Similarly, according to the dither addition pixel data KD of [100] that represents a higher brightness than [011] by one level,
The pixel cell belonging to the (4N) th display line is “15”,
The pixel cell belonging to the (4N-1) th display line is “18”,
The pixel cell belonging to the (4N-2) th display line is “21”,
The pixel cell belonging to the (4N-3) th display line is “24”,
The light is emitted at the respective luminance levels.

そして、最大輝度を表す[１０１]なるディザ加算画素データＫＤに応じて、
第(４Ｎ）番目の表示ラインに属する画素セルは「２８」、
第(４Ｎ−１）番目の表示ラインに属する画素セルは「３２」、
第(４Ｎ−２）番目の表示ラインに属する画素セルは「３６」、
第(４Ｎ−３）番目の表示ラインに属する画素セルは「４０」、
なる輝度レベルで夫々発光することになる。 And according to the dither addition pixel data KD of [101] representing the maximum luminance,
The pixel cell belonging to the (4N) th display line is “28”,
The pixel cell belonging to the (4N−1) th display line is “32”,
The pixel cell belonging to the (4N-2) th display line is “36”,
The pixel cell belonging to the (4N-3) th display line is “40”,
The light is emitted at the respective luminance levels.

以上の如く、入力映像信号（画素データＰＤ）が所定輝度レベルＹＬよりも高輝度な輝度レベルを表す場合には、画面上下方向において隣接する４つの表示ライン各々に属する画素セル、つまり、
第(４Ｎ）番目の表示ラインに属する画素セル、
第(４Ｎ−１）番目の表示ラインに属する画素セル、
第(４Ｎ−２）番目の表示ラインに属する画素セル、
第(４Ｎ−３）番目の表示ラインの各々に属する画素セル、
の各々毎に、ディザ加算画素データＫＤに応じた発光輝度レベルを異ならせているのである。 As described above, when the input video signal (pixel data PD) represents a luminance level higher than the predetermined luminance level YL, the pixel cells belonging to each of the four display lines adjacent in the vertical direction of the screen, that is,
A pixel cell belonging to the (4N) th display line;
A pixel cell belonging to the (4N-1) th display line;
A pixel cell belonging to the (4N-2) th display line;
Pixel cells belonging to each of the (4N-3) th display lines;
The light emission luminance levels corresponding to the dither addition pixel data KD are made different for each of the above.

要するに、ディザ加算画素データＫＤが［０１１］以上の高輝度を表す場合に限りラインディザ処理を実行するのである。この際、低輝度成分の発光を担うサブフィールドＳＦ１（ラインディザ処理無し）に後続し、且つＳＦ１よりも１段階だけ高輝度な発光を担うサブフィールドＳＦ２１〜ＳＦ２４では、ラインディザ処理無しの駆動（ＫＤ＝［０１０］）と、ラインディザ処理有りの駆動（ＫＤ＝［０１１］）の双方が為される。   In short, the line dither processing is executed only when the dither addition pixel data KD represents a high luminance of [011] or higher. At this time, in the subfields SF21 to SF24 that follow the subfield SF1 (without line dithering processing) that is responsible for light emission of a low luminance component and that are responsible for light emission that is one level higher than SF1, driving without line dithering processing ( Both KD = [010]) and driving with line dither processing (KD = [011]) are performed.

尚、ディザ加算画素データＫＤは、入力映像信号に対応した画素データＰＤに、上述した如きラインオフセットデータ及びディザ値を加算して得られた５ビットの加算結果から上位３ビット分を抽出して得られたものである。従って、例えば、画面の上下左右方向に隣接する４×４画素からなる１６個の画素（画素セル）各々に対応した画素データＰＤが全て同一の輝度レベルを表す場合であっても、各画素の１フレーム表示期間内での発光パターンは必ずしも同一とはならない。この際、隣接する４つの画素各々による各サブフィールド毎の平均発光期間の合計期間（１フレーム表示期間内での）に対応した輝度レベルが視覚されることになる。   The dither addition pixel data KD is obtained by extracting the upper 3 bits from the addition result of 5 bits obtained by adding the line offset data and the dither value as described above to the pixel data PD corresponding to the input video signal. It is obtained. Therefore, for example, even when the pixel data PD corresponding to each of 16 pixels (pixel cells) composed of 4 × 4 pixels adjacent in the vertical and horizontal directions of the screen all represent the same luminance level, The light emission patterns within one frame display period are not necessarily the same. At this time, the luminance level corresponding to the total period (within one frame display period) of the average light emission period for each subfield by each of the four adjacent pixels is visually recognized.

図７は、ＰＤＰ１００の第(４Ｎ−３）番目の表示ラインに属する例えば画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々に対応したディザ加算画素データＫＤ(1,1)、ＫＤ(1,2)、ＫＤ(1,3)、ＫＤ(1,4)と、これら４つの画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々の発光による各サブフィールドでの平均発光期間とを示すものである。又、図８は、第(４Ｎ−２）番目の表示ラインに属する例えば画素セルＧ(2,1)、Ｇ(2,2)、Ｇ(2,3)、Ｇ(2,4)各々に対応したディザ加算画素データＫＤ(2,1)、ＫＤ(2,2)、ＫＤ(2,3)、ＫＤ(2,4)と、これら４つの画素セルＧ(2,1)、Ｇ(2,2)、Ｇ(2,3)、Ｇ(2,4)各々の発光による各サブフィールドでの平均発光期間とを示すものである。又、図９は、第(４Ｎ−１）番目の表示ラインに属する例えば画素セルＧ(3,1)、Ｇ(3,2)、Ｇ(3,3)、Ｇ(3,4)各々に対応したディザ加算画素データＫＤ(3,1)、ＫＤ(3,2)、ＫＤ(3,3)、ＫＤ(3,4)と、これら４つの画素セルＧ(3,1)、Ｇ(3,2)、Ｇ(3,3)、Ｇ(3,4)各々の発光による各サブフィールドでの平均発光期間とを示すものである。又、図１０は、第(４Ｎ）番目の表示ラインに属する例えば画素セルＧ(4,1)、Ｇ(4,2)、Ｇ(4,3)、Ｇ(4,4)各々に対応したディザ加算画素データＫＤ(4,1)、ＫＤ(4,2)、ＫＤ(4,3)、ＫＤ(4,4)と、これら４つの画素セルＧ(4,1)、Ｇ(4,2)、Ｇ(4,3)、Ｇ(4,4)各々の発光による各サブフィールドでの平均発光期間とを示すものである。 7 shows, for example, pixel cells G (1,1) , G (1,2) , G (1,3) , and G (1,4) belonging to the (4N-3) th display line of the PDP 100, respectively. Corresponding dither addition pixel data KD (1,1) , KD (1,2) , KD (1,3) , KD (1,4) and these four pixel cells G (1,1) , G (1 , 2) , G (1,3) , G (1,4) , and the average light emission period in each subfield by each light emission. 8 shows, for example, pixel cells G (2,1) , G (2,2) , G (2,3) , G (2,4) belonging to the (4N-2) th display line. Corresponding dither addition pixel data KD (2,1) , KD (2,2) , KD (2,3) , KD (2,4) and these four pixel cells G (2,1) , G (2 , 2) , G (2,3) , G (2,4) , and the average light emission period in each subfield due to each light emission. 9 shows, for example, pixel cells G (3,1) , G (3,2) , G (3,3) , and G (3,4) belonging to the (4N-1) th display line. Corresponding dither addition pixel data KD (3,1) , KD (3,2) , KD (3,3) , KD (3,4) and these four pixel cells G (3,1) , G (3 , 2) , G (3 , 3) , G (3,4) , and the average light emission period in each subfield by each light emission. FIG. 10 corresponds to each of the pixel cells G (4,1) , G (4,2) , G (4,3) , G (4,4) belonging to the (4N) th display line. Dither addition pixel data KD (4,1) , KD (4,2) , KD (4,3) , KD (4,4) and these four pixel cells G (4,1) , G (4,2 ) ) , G (4,3) , G (4,4) , and the average light emission period in each subfield due to each light emission.

ここで、画素データＰＤによって表される輝度レベルが輝度レベル「８」（＝所定輝度レベルＹＬ）以下の低輝度である場合には、図７〜図１０に示すように、第(４Ｎ−３）番目、第(４Ｎ−２）番目、第(４Ｎ−１）番目、第（４Ｎ）番目のいずれの表示ラインに属する画素セルに対しても同一の発光が為される。又、画素データＰＤによって表される輝度レベルが輝度レベル「８」以下の低輝度である場合には、隣接する４つの画素セル各々に対応した画素データＰＤには、図４（ａ）に示す如きディザ値「０」、「１」、「２」、「３」が夫々加算され、ラインオフセットデータは加算されない。   Here, when the luminance level represented by the pixel data PD is low luminance equal to or lower than the luminance level “8” (= predetermined luminance level YL), as shown in FIGS. ), (4N-2) th, (4N-1) th, and (4N) th pixel lines belonging to any of the display lines emit the same light. Further, when the luminance level represented by the pixel data PD is a low luminance of the luminance level “8” or lower, the pixel data PD corresponding to each of the four adjacent pixel cells is shown in FIG. Such dither values “0”, “1”, “2”, “3” are added, and line offset data is not added.

以下に、第(４Ｎ−３）番目の表示ラインに属する画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)を抜粋して、輝度レベル「０」〜「８」を表す画素データＰＤに応じて為される発光動作について説明する。 In the following, the pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4) belonging to the (4N-3) th display line are extracted to obtain the luminance. A light emission operation performed in accordance with pixel data PD representing levels “0” to “8” will be described.

先ず、画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々に対応した画素データＰＤ（５ビット）が輝度レベル「０」を表す場合、これにディザ値「０」、「１」、「２」、「３」を夫々加算し、その加算結果の上位３ビットを抽出すると、
ＫＤ(1,1)＝［０００］
ＫＤ(1,2)＝［０００］
ＫＤ(1,3)＝［０００］
ＫＤ(1,4)＝［０００］
なるディザ加算画素データＫＤ(1,1)、ＫＤ(1,2)、ＫＤ(1,3)、ＫＤ(1,4)が生成される。 First, pixel data PD (5 bits) corresponding to each of the pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4) represents a luminance level “0”. In this case, the dither values “0”, “1”, “2”, and “3” are added to this, and the upper 3 bits of the addition result are extracted.
KD (1,1) = [000]
KD (1,2) = [000]
KD (1,3) = [000]
KD (1,4) = [000]
The dither addition pixel data KD (1,1) , KD (1,2) , KD (1,3) , and KD (1,4) are generated.

よって、［０００］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)の各々は、図５に示す如く、サブフィールドＳＦ０のアドレス行程Ｗ０において消灯モードに設定される。従って、１フレーム表示期間内での４つの画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々による述べ発光期間は「０」となり、その１画素セルあたりの平均発光期間「０」に対応した輝度が視覚される。 Therefore, each of the pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4) is shown in FIG. As shown in the figure, the extinguishing mode is set in the address step W0 of the subfield SF0. Accordingly, the light emission period described by each of the four pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4) within one frame display period is “0”. The luminance corresponding to the average light emission period “0” per pixel cell is visually recognized.

又、画素データＰＤが輝度レベル「１」を表す場合、これにディザ値「０」、「１」、「２」、「３」を夫々加算し、その加算結果の上位３ビットを抽出すると、
ＫＤ(1,1)＝［０００］
ＫＤ(1,2)＝［０００］
ＫＤ(1,3)＝［０００］
ＫＤ(1,4)＝［００１］
なるディザ加算画素データＫＤ(1,1)、ＫＤ(1,2)、ＫＤ(1,3)、ＫＤ(1,4)が生成される。 When the pixel data PD represents the luminance level “1”, the dither values “0”, “1”, “2”, and “3” are added to the pixel data PD, and the upper 3 bits of the addition result are extracted.
KD (1,1) = [000]
KD (1,2) = [000]
KD (1,3) = [000]
KD (1,4) = [001]
The dither addition pixel data KD (1,1) , KD (1,2) , KD (1,3) , and KD (1,4) are generated.

よって、［０００］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)各々は、図５に示す如くサブフィールドＳＦ０のアドレス行程Ｗ０において消灯モードに設定されるので、１フレーム表示期間を通して消灯状態、つまり輝度レベル「０」の状態を維持する。又、［００１］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,4)は、図５に示す如くサブフィールドＳＦ１のアドレス行程Ｗ０において消灯モードに設定されるので、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」に亘り発光維持される。従って、１フレーム表示期間内での４つの画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々による述べ発光期間は「４」となり、その１画素セルあたりの平均発光期間「１」に対応した輝度が視覚される。 Therefore, according to the dither addition pixel data KD of [000], each of the pixel cells G (1,1) , G (1,2) , G (1,3) is the address of the subfield SF0 as shown in FIG. Since the light-off mode is set in the process W0, the light-off state, that is, the luminance level “0” is maintained throughout the one-frame display period. Further, according to the dither addition pixel data KD [001], the pixel cell G (1, 4) is set to the extinguishing mode in the address step W0 of the subfield SF1 as shown in FIG. In the sustain process I, light emission is maintained for a period “4”. Therefore, the light emission period described by each of the four pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4) within one frame display period is “4”. The luminance corresponding to the average light emission period “1” per pixel cell is visually recognized.

又、画素データＰＤが輝度レベル「２」を表す場合、これにディザ値「０」、「１」、「２」、「３」を夫々加算し、その加算結果の上位３ビットを抽出すると、
ＫＤ(1,1)＝［０００］
ＫＤ(1,2)＝［０００］
ＫＤ(1,3)＝［００１］
ＫＤ(1,4)＝［００１］
なるディザ加算画素データＫＤ(1,1)、ＫＤ(1,2)、ＫＤ(1,3)、ＫＤ(1,4)が生成される。 Further, when the pixel data PD represents the luminance level “2”, the dither values “0”, “1”, “2”, “3” are added to the pixel data PD, and the upper 3 bits of the addition result are extracted.
KD (1,1) = [000]
KD (1,2) = [000]
KD (1,3) = [001]
KD (1,4) = [001]
The dither addition pixel data KD (1,1) , KD (1,2) , KD (1,3) , and KD (1,4) are generated.

よって、［０００］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,1)、Ｇ(1,2)各々は、図５に示す如くサブフィールドＳＦ０のアドレス行程Ｗ０において消灯モードに設定されるので、１フレーム表示期間を通して消灯状態、つまり輝度レベル「０」の状態を維持する。又、［００１］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,3)及びＧ(1,4)は、図５に示す如くサブフィールドＳＦ１のアドレス行程Ｗ０において消灯モードに設定されるので、サブフィールドＳＦ１のサスティン行程Ｉで夫々期間「４」に亘り発光維持される。従って、１フレーム表示期間内での４つの画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々による述べ発光期間は「８」となり、その１画素セルあたりの平均発光期間「２」に対応した輝度が視覚される。 Therefore, in accordance with the dither addition pixel data KD [000], each of the pixel cells G (1,1) and G (1,2) is set to the extinguishing mode in the address step W0 of the subfield SF0 as shown in FIG. Thus, the light-off state, that is, the state of the luminance level “0” is maintained throughout the one-frame display period. Further, according to the dither addition pixel data KD [001], the pixel cells G (1,3) and G (1,4) are set to the extinguishing mode in the address step W0 of the subfield SF1, as shown in FIG. Therefore, light emission is maintained for the period “4” in the sustain process I of the subfield SF1. Accordingly, the light emission period described by each of the four pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4) within one frame display period is “8”. The luminance corresponding to the average light emission period “2” per pixel cell is visually recognized.

又、画素データＰＤが輝度レベル「３」を表す場合、これにディザ値「０」、「１」、「２」、「３」を夫々加算し、その加算結果の上位３ビットを抽出すると、
ＫＤ(1,1)＝［０００］
ＫＤ(1,2)＝［００１］
ＫＤ(1,3)＝［００１］
ＫＤ(1,4)＝［００１］
なるディザ加算画素データＫＤ(1,1)、ＫＤ(1,2)、ＫＤ(1,3)、ＫＤ(1,4)が生成される。 Further, when the pixel data PD represents the luminance level “3”, the dither values “0”, “1”, “2”, “3” are added to the pixel data PD, and the upper 3 bits of the addition result are extracted.
KD (1,1) = [000]
KD (1,2) = [001]
KD (1,3) = [001]
KD (1,4) = [001]
The dither addition pixel data KD (1,1) , KD (1,2) , KD (1,3) , and KD (1,4) are generated.

よって、［０００］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,1)、は、図５に示す如くサブフィールドＳＦ０のアドレス行程Ｗ０において消灯モードに設定されるので、１フレーム表示期間を通して消灯状態、つまり輝度レベル「０」の状態を維持する。又、［００１］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,2)、Ｇ(1,3)及びＧ(1,4)各々は、図５に示す如くサブフィールドＳＦ１のアドレス行程Ｗ０において消灯モードに設定されるので、サブフィールドＳＦ１のサスティン行程Ｉで夫々期間「４」に亘り発光維持される。従って、１フレーム表示期間内での４つの画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々による述べ発光期間は「１２」となり、その１画素セルあたりの平均発光期間「３」に対応した輝度が視覚される。 Therefore, according to the dither addition pixel data KD [000], the pixel cell G (1,1) is set to the extinguishing mode in the address step W0 of the subfield SF0 as shown in FIG. The light-off state, that is, the state of the luminance level “0” is maintained throughout the period. Further, in accordance with the dither addition pixel data KD [001], each of the pixel cells G (1 , 2) , G (1, 3) and G (1, 4) is the address of the subfield SF1 as shown in FIG. Since the light-off mode is set in the process W0, the light emission is maintained for the period "4" in the sustain process I of the subfield SF1. Accordingly, the light emission period described by each of the four pixel cells G (1,1) , G (1,2) , G (1,3) and G (1,4) within one frame display period is “12”. The luminance corresponding to the average light emission period “3” per pixel cell is visually recognized.

又、画素データＰＤが輝度レベル「４」を表す場合、これにディザ値「０」、「１」、「２」、「３」を夫々加算し、その加算結果の上位３ビットを抽出すると、
ＫＤ(1,1)＝［００１］
ＫＤ(1,2)＝［００１］
ＫＤ(1,3)＝［００１］
ＫＤ(1,4)＝［００１］
なるディザ加算画素データＫＤ(1,1)、ＫＤ(1,2)、ＫＤ(1,3)、ＫＤ(1,4)が生成される。 Further, when the pixel data PD represents the luminance level “4”, the dither values “0”, “1”, “2”, “3” are added to the pixel data PD, and the upper 3 bits of the addition result are extracted.
KD (1,1) = [001]
KD (1,2) = [001]
KD (1,3) = [001]
KD (1,4) = [001]
The dither addition pixel data KD (1,1) , KD (1,2) , KD (1,3) , and KD (1,4) are generated.

よって、［００１］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)及びＧ(1,4)各々は、図５に示す如くサブフィールドＳＦ１のアドレス行程Ｗ０において消灯モードに設定されるので、サブフィールドＳＦ１のサスティン行程Ｉで夫々期間「４」に亘り発光維持される。従って、１フレーム表示期間内での４つの画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々の述べ発光期間は「１６」となり、その１画素セルあたりの平均発光期間「４」に対応した輝度が視覚される。 Therefore, according to the dither addition pixel data KD [001], each of the pixel cells G (1,1) , G (1,2) , G (1,3) and G (1,4) is shown in FIG. As shown in the figure, since the light-off mode is set in the address process W0 of the subfield SF1, light emission is maintained for the period "4" in the sustain process I of the subfield SF1. Accordingly, the light emission period of each of the four pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4) within one frame display period is “16”. The luminance corresponding to the average light emission period “4” per pixel cell is visually recognized.

又、画素データＰＤが輝度レベル「５」を表す場合、これにディザ値「０」、「１」、「２」、「３」を夫々加算し、その加算結果の上位３ビットを抽出すると、
ＫＤ(1,1)＝［００１］
ＫＤ(1,2)＝［００１］
ＫＤ(1,3)＝［００１］
ＫＤ(1,4)＝［０１０］
なるディザ加算画素データＫＤ(1,1)、ＫＤ(1,2)、ＫＤ(1,3)、ＫＤ(1,4)が生成される。 When the pixel data PD represents the luminance level “5”, the dither values “0”, “1”, “2”, and “3” are added to the pixel data PD, and the upper 3 bits of the addition result are extracted.
KD (1,1) = [001]
KD (1,2) = [001]
KD (1,3) = [001]
KD (1,4) = [010]
The dither addition pixel data KD (1,1) , KD (1,2) , KD (1,3) , and KD (1,4) are generated.

よって、［００１］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,1)、Ｇ(1,2)、及びＧ(1,3)各々は、図５に示す如くサブフィールドＳＦ１のアドレス行程Ｗ０において消灯モードに設定されるので、サブフィールドＳＦ１のサスティン行程Ｉで夫々期間「４」に亘り発光維持される。又、［０１０］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,4)は、図５に示す如くサブフィールドＳＦ２４のアドレス行程Ｗ０において消灯モードに設定される。よって、画素セルＧ(1,4)は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」に亘り発光維持される。この際、４つの画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々によるサブフィールドＳＦ１での平均発光期間は「４」であり、サブフィールドＳＦ２１〜ＳＦ２４各々での平均発光期間は「０．５」となる。従って、１フレーム表示期間内における各サブフィールド毎の平均発光期間の合計「６」に対応した輝度が視覚される。 Therefore, according to the dither addition pixel data KD [001], each of the pixel cells G (1,1) , G (1,2) , and G (1,3) is stored in the subfield SF1 as shown in FIG. Since the extinguishing mode is set in the address process W0, the light emission is maintained for the period "4" in the sustain process I of the subfield SF1. Further, according to the dither addition pixel data KD [010], the pixel cell G (1, 4) is set to the extinguishing mode in the address step W0 of the subfield SF24 as shown in FIG. Accordingly, the pixel cell G (1,4) is maintained in light emission for the period “4” in the sustain process I of the subfield SF1 and for the period “2” in the sustain process I of each of the subfields SF21 to SF24. At this time, the average light emission period in the subfield SF1 by each of the four pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4) is “4”. The average light emission period in each of the subfields SF21 to SF24 is “0.5”. Therefore, the luminance corresponding to the total “6” of the average light emission periods for each subfield within one frame display period is visually recognized.

又、画素データＰＤが輝度レベル「６」を表す場合、これにディザ値「０」、「１」、「２」、「３」を夫々加算し、その加算結果の上位３ビットを抽出すると、
ＫＤ(1,1)＝［００１］
ＫＤ(1,2)＝［００１］
ＫＤ(1,3)＝［０１０］
ＫＤ(1,4)＝［０１０］
なるディザ加算画素データＫＤ(1,1)、ＫＤ(1,2)、ＫＤ(1,3)、ＫＤ(1,4)が生成される。 When the pixel data PD represents the luminance level “6”, the dither values “0”, “1”, “2”, and “3” are added to the pixel data PD, and the upper 3 bits of the addition result are extracted.
KD (1,1) = [001]
KD (1,2) = [001]
KD (1,3) = [010]
KD (1,4) = [010]
The dither addition pixel data KD (1,1) , KD (1,2) , KD (1,3) , and KD (1,4) are generated.

よって、［００１］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,1)、及びＧ(1,2)各々は、図５に示す如くサブフィールドＳＦ１のアドレス行程Ｗ０において消灯モードに設定されるので、サブフィールドＳＦ１のサスティン行程Ｉで夫々期間「４」に亘り発光維持される。又、［０１０］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,3)及びＧ(1,4)各々は、図５に示す如くサブフィールドＳＦ２４のアドレス行程Ｗ０において消灯モードに設定される。よって、画素セルＧ(1,3)及びＧ(1,4)の各々は、サブフィールドＳＦ１のサスティン行程Ｉで夫々期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」に亘り発光維持される。この際、４つの画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々によるサブフィールドＳＦ１での平均発光期間は「４」であり、サブフィールドＳＦ２１〜ＳＦ２４各々での平均発光期間は「１」となる。従って、１フレーム表示期間内における各サブフィールド毎の平均発光期間の合計「８」に対応した輝度が視覚される。 Therefore, according to the dither addition pixel data KD [001], each of the pixel cells G (1,1) and G (1,2) is set to the extinguishing mode in the address process W0 of the subfield SF1 as shown in FIG. Since it is set, the light emission is maintained for the period “4” in the sustain process I of the subfield SF1. Further, according to the dither addition pixel data KD [010], each of the pixel cells G (1,3) and G (1,4) is set to the extinguishing mode in the address process W0 of the subfield SF24 as shown in FIG. Is done. Therefore, each of the pixel cells G (1,3) and G (1,4) has a period “4” in the sustain process I of the subfield SF1 and a period “2” in the sustain process I of each of the subfields SF21 to SF24. The light emission is maintained for a long time. At this time, the average light emission period in the subfield SF1 by each of the four pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4) is “4”. The average light emission period in each of the subfields SF21 to SF24 is “1”. Therefore, the luminance corresponding to the total “8” of the average light emission periods for each subfield within one frame display period is visually recognized.

又、画素データＰＤが輝度レベル「７」を表す場合、これにディザ値「０」、「１」、「２」、「３」を夫々加算し、その加算結果の上位３ビットを抽出すると、
ＫＤ(1,1)＝［００１］
ＫＤ(1,2)＝［０１０］
ＫＤ(1,3)＝［０１０］
ＫＤ(1,4)＝［０１０］
なるディザ加算画素データＫＤ(1,1)、ＫＤ(1,2)、ＫＤ(1,3)、ＫＤ(1,4)が生成される。 When the pixel data PD represents the luminance level “7”, the dither values “0”, “1”, “2”, and “3” are added to the pixel data PD, and the upper 3 bits of the addition result are extracted.
KD (1,1) = [001]
KD (1,2) = [010]
KD (1,3) = [010]
KD (1,4) = [010]
The dither addition pixel data KD (1,1) , KD (1,2) , KD (1,3) , and KD (1,4) are generated.

よって、［００１］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,1)、は、図５に示す如くサブフィールドＳＦ１のアドレス行程Ｗ０において消灯モードに設定されるので、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」に亘り発光維持される。又、［０１０］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,2)、Ｇ(1,3)及びＧ(1,4)各々は、図５に示す如くサブフィールドＳＦ２４のアドレス行程Ｗ０において消灯モードに設定される。よって、画素セルＧ(1,2)、Ｇ(1,3)及びＧ(1,4)の各々は、サブフィールドＳＦ１のサスティン行程Ｉで夫々期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」に亘り発光維持される。この際、４つの画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々によるサブフィールドＳＦ１での平均発光期間は「４」であり、サブフィールドＳＦ２１〜ＳＦ２４各々での平均発光期間は「１．５」となる。従って、１フレーム表示期間内における各サブフィールド毎の平均発光期間の合計「１０」に対応した輝度が視覚される。 Therefore, according to the dither addition pixel data KD [001], the pixel cell G (1,1) is set to the extinguishing mode in the address step W0 of the subfield SF1 as shown in FIG. 5, and thus the subfield SF1. In the sustain process I, light emission is maintained for a period “4”. Further, according to the dither addition pixel data KD [010], each of the pixel cells G (1 , 2) , G (1, 3) and G (1, 4) is addressed to the subfield SF24 as shown in FIG. In the process W0, the light-off mode is set. Therefore, each of the pixel cells G (1,2) , G (1,3) and G (1,4) has a sustain period of “4” in the sustain process I of the subfield SF1 and the sustain of each of the subfields SF21 to SF24. In step I, the light emission is maintained for each period “2”. At this time, the average light emission period in the subfield SF1 by each of the four pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4) is “4”. The average light emission period in each of the subfields SF21 to SF24 is “1.5”. Therefore, the luminance corresponding to the total “10” of the average light emission periods for each subfield within one frame display period is visually recognized.

又、画素データＰＤが輝度レベル「８」を表す場合、これにディザ値「０」、「１」、「２」、「３」を夫々加算し、その加算結果の上位３ビットを抽出すると、
ＫＤ(1,1)＝［０１０］
ＫＤ(1,2)＝［０１０］
ＫＤ(1,3)＝［０１０］
ＫＤ(1,4)＝［０１０］
なるディザ加算画素データＫＤ(1,1)、ＫＤ(1,2)、ＫＤ(1,3)、ＫＤ(1,4)が生成される。 Further, when the pixel data PD represents the luminance level “8”, the dither values “0”, “1”, “2”, “3” are added to the pixel data PD, and the upper 3 bits of the addition result are extracted.
KD (1,1) = [010]
KD (1,2) = [010]
KD (1,3) = [010]
KD (1,4) = [010]
The dither addition pixel data KD (1,1) , KD (1,2) , KD (1,3) , and KD (1,4) are generated.

よって、［０１０］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)及びＧ(1,4)各々は、図５に示す如くサブフィールドＳＦ２４のアドレス行程Ｗ０において消灯モードに設定される。よって、画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)及びＧ(1,4)の各々は、サブフィールドＳＦ１のサスティン行程Ｉで夫々期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」に亘り発光維持される。この際、４つの画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々によるサブフィールドＳＦ１での平均発光期間は「４」であり、サブフィールドＳＦ２１〜ＳＦ２４各々での平均発光期間は「２」となる。従って、１フレーム表示期間内における各サブフィールド毎の平均発光期間の合計「１２」に対応した輝度が視覚される。 Therefore, according to the dither addition pixel data KD [010], each of the pixel cells G (1,1) , G (1,2) , G (1,3) and G (1,4) is shown in FIG. As shown, the extinguishing mode is set in the address step W0 of the subfield SF24. Therefore, each of the pixel cells G (1,1) , G (1,2) , G (1,3), and G (1,4) has a period “4” in the sustain process I of the subfield SF1, respectively. In the sustain process I of each of the fields SF21 to SF24, the light emission is maintained for the period “2”. At this time, the average light emission period in the subfield SF1 by each of the four pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4) is “4”. The average light emission period in each of the subfields SF21 to SF24 is “2”. Therefore, the luminance corresponding to the total “12” of the average light emission periods for each subfield within one frame display period is visually recognized.

次に、画素データＰＤによって表される輝度レベルが「８」（＝所定輝度レベルＹＬ）よりも高輝度である場合の発光動作について、第(４Ｎ−３）番目、第(４Ｎ−２）番目、第(４Ｎ−１）番目、第（４Ｎ）番目の各表示ライン群毎に分けて説明する。   Next, regarding the light emission operation when the luminance level represented by the pixel data PD is higher than “8” (= predetermined luminance level YL), the (4N−3) th and (4N−2) th light emission operations. The (4N-1) th and (4N) th display line groups will be described separately.

尚、この際、画面の左右方向に隣接する４つの画素セル各々に対応した画素データＰＤには、図４（ｂ）に示す如きディザ値「４」、「５」、「６」、「７」が夫々加算される。更に、画面の上下方向に隣接する４つの画素セル各々に対応した画素データＰＤにラインオフセットデータ「０」、「１」、「２」、「３」が夫々加算され、その加算結果の上位３ビット分がディザ加算画素データＫＤとして生成される。   At this time, the dither values “4”, “5”, “6”, “7” as shown in FIG. 4B are applied to the pixel data PD corresponding to each of the four pixel cells adjacent in the horizontal direction of the screen. "Is added respectively. Further, line offset data “0”, “1”, “2”, and “3” are respectively added to the pixel data PD corresponding to each of the four pixel cells adjacent in the vertical direction of the screen, and the upper 3 of the addition results. Bits are generated as dither addition pixel data KD.

［第(４Ｎ−３）番目の表示ラインに属する画素セル］
先ず、４つの画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々に対応した画素データＰＤ（５ビット）が輝度レベル「９」を表す場合、これにディザ値「４」、「５」、「６」、「７」を夫々加算し、その加算結果の上位３ビット分を抽出すると、図７に示す如く、
ＫＤ(1,1)＝［０１１］
ＫＤ(1,2)＝［０１１］
ＫＤ(1,3)＝［０１１］
ＫＤ(1,4)＝［１００］
なるディザ加算画素データＫＤ(1,1)、ＫＤ(1,2)、ＫＤ(1,3)、ＫＤ(1,4)が生成される。 [Pixel cells belonging to the (4N-3) th display line]
First, pixel data PD (5 bits) corresponding to each of the four pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4 ) has a luminance level “9”. Is added to each of the dither values “4”, “5”, “6”, and “7”, and when the upper 3 bits of the addition result are extracted, as shown in FIG.
KD (1,1) = [011]
KD (1,2) = [011]
KD (1,3) = [011]
KD (1,4) = [100]
The dither addition pixel data KD (1,1) , KD (1,2) , KD (1,3) , and KD (1,4) are generated.

よって、［０１１］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,1)、Ｇ(1,2)、及びＧ(1,3)の各々は、図５に示す如く、サブフィールドＳＦ２４のアドレス行程Ｗ０において消灯モードに設定される。よって、画素セルＧ(1,1)、Ｇ(1,2)、及びＧ(1,3)の各々は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」に亘り発光維持される。又、［１００］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,4)は、図５に示す如くサブフィールドＳＦ３４のアドレス行程Ｗ４において消灯モードに設定される。よって、画素セルＧ(1,4)は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」、サブフィールドＳＦ３１〜ＳＦ３４各々のサスティン行程Ｉで夫々期間「３」に亘り発光維持される。この際、４つの画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々によるサブフィールドＳＦ１での平均発光期間は「４」、サブフィールドＳＦ２１〜ＳＦ２４各々での平均発光期間は「２」、サブフィールドＳＦ３１〜ＳＦ３４各々での平均発光期間は「０．７５」となる。従って、１フレーム表示期間内における各サブフィールド毎の平均発光期間の合計「１５」に対応した輝度が視覚される。 Therefore, in accordance with the dither addition pixel data KD [011], each of the pixel cells G (1,1) , G (1,2) and G (1,3) is subfields as shown in FIG. In the address step W0 of SF24, the extinguishing mode is set. Therefore, each of the pixel cells G (1,1) , G (1,2) and G (1,3) has a sustain period I of the subfield SF1, the period “4”, and the sustain of each of the subfields SF21 to SF24. In step I, the light emission is maintained for each period “2”. Further, according to the dither addition pixel data KD [100], the pixel cell G (1, 4) is set to the extinguishing mode in the address step W4 of the subfield SF34 as shown in FIG. Therefore, the pixel cell G (1, 4) has a sustain period I of the subfield SF1, a period "4", a sustain period I of each of the subfields SF21 to SF24, a period "2", and a sustain of each of the subfields SF31 to SF34. In step I, the light emission is maintained for each period “3”. At this time, the average light emission period in the subfield SF1 by each of the four pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4) is “4”. The average light emission period in each of the fields SF21 to SF24 is “2”, and the average light emission period in each of the subfields SF31 to SF34 is “0.75”. Therefore, the luminance corresponding to the total “15” of the average light emission periods for each subfield within one frame display period is visually recognized.

又、４つの画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々に対応した画素データＰＤが輝度レベル「１０」を表す場合、これにディザ値「４」、「５」、「６」、「７」を夫々加算し、その加算結果の上位３ビット分を抽出すると、図７に示す如く、
ＫＤ(1,1)＝［０１１］
ＫＤ(1,2)＝［０１１］
ＫＤ(1,3)＝［１００］
ＫＤ(1,4)＝［１００］
なるディザ加算画素データＫＤ(1,1)、ＫＤ(1,2)、ＫＤ(1,3)、ＫＤ(1,4)が生成される。 When the pixel data PD corresponding to each of the four pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4) represents a luminance level “10”, When the dither values “4”, “5”, “6”, and “7” are added to this, and the upper 3 bits of the addition result are extracted, as shown in FIG.
KD (1,1) = [011]
KD (1,2) = [011]
KD (1,3) = [100]
KD (1,4) = [100]
The dither addition pixel data KD (1,1) , KD (1,2) , KD (1,3) , and KD (1,4) are generated.

よって、［０１１］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,1)、及びＧ(1,2)の各々は、図５に示す如く、サブフィールドＳＦ２４のアドレス行程Ｗ０において消灯モードに設定される。よって、画素セルＧ(1,1)、及びＧ(1,2)の各々は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」に亘り発光維持される。又、［１００］なるディザ加算画素データＫＤに応じて、画素セルＧ(1,3)及びＧ(1,4)は、図５に示す如くサブフィールドＳＦ３４のアドレス行程Ｗ４において消灯モードに設定される。よって、画素セルＧ(1,3)及びＧ(1,4)は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」、サブフィールドＳＦ３１〜ＳＦ３４各々のサスティン行程Ｉで夫々期間「３」に亘り発光維持される。この際、４つの画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々によるサブフィールドＳＦ１での平均発光期間は「４」、サブフィールドＳＦ２１〜ＳＦ２４各々での平均発光期間は「２」、サブフィールドＳＦ３１〜ＳＦ３４各々での平均発光期間は「１．５」となる。従って、１フレーム表示期間内における各サブフィールド毎の平均発光期間の合計「１８」に対応した輝度が視覚される。 Therefore, according to the dither addition pixel data KD [011], each of the pixel cells G (1,1) and G (1,2) is turned off in the address process W0 of the subfield SF24 as shown in FIG. Set to mode. Accordingly, each of the pixel cells G (1,1) and G (1,2) has a period “4” in the sustain process I of the subfield SF1, and a period “2” in the sustain process I of each of the subfields SF21 to SF24. The light emission is maintained for a long time. Further, according to the dither addition pixel data KD [100], the pixel cells G (1,3) and G (1,4) are set to the extinguishing mode in the address step W4 of the subfield SF34 as shown in FIG. The Accordingly, the pixel cells G (1,3) and G (1,4) have a period “4” in the sustain process I of the subfield SF1, and a period “2” in the sustain process I of each of the subfields SF21 to SF24. In the sustain process I of each of the fields SF31 to SF34, light emission is maintained for a period “3”. At this time, the average light emission period in the subfield SF1 by each of the four pixel cells G (1,1) , G (1,2) , G (1,3) , G (1,4) is “4”. The average light emission period in each of the fields SF21 to SF24 is “2”, and the average light emission period in each of the subfields SF31 to SF34 is “1.5”. Therefore, the luminance corresponding to the total “18” of the average light emission periods for each subfield within one frame display period is visually recognized.

［第(４Ｎ−２）番目の表示ラインに属する画素セル］
先ず、４つの画素セルＧ(2,1)、Ｇ(2,2)、Ｇ(2,3)、Ｇ(2,4)各々に対応した画素データＰＤが輝度レベル「９」を表す場合、これにディザ値「４」、「５」、「６」、「７」を夫々加算し、更に各々にラインオフセットデータ「１」を加算してその上位３ビット分を抽出すると、図８に示す如く、
ＫＤ(2,1)＝［０１１］
ＫＤ(2,2)＝［０１１］
ＫＤ(2,3)＝［１００］
ＫＤ(2,4)＝［１００］
なるディザ加算画素データＫＤ(2,1)、ＫＤ(2,2)、ＫＤ(2,3)、ＫＤ(2,4)が生成される。 [Pixel cells belonging to the (4N-2) th display line]
First, when the pixel data PD corresponding to each of the four pixel cells G (2,1) , G (2,2) , G (2,3) , G (2,4) represents the luminance level “9”, When the dither values “4”, “5”, “6”, and “7” are added to this, and the line offset data “1” is further added to each to extract the upper 3 bits, FIG. 8 shows. as,
KD (2,1) = [011]
KD (2,2) = [011]
KD (2,3) = [100]
KD (2,4) = [100]
The dither addition pixel data KD (2,1) , KD (2,2) , KD (2,3) , and KD (2,4) are generated.

よって、［０１１］なるディザ加算画素データＫＤに応じて、画素セルＧ(2,1)、及びＧ(2,2)の各々は、図５に示す如く、サブフィールドＳＦ２３のアドレス行程Ｗ３において消灯モードに設定される。よって、画素セルＧ(2,1)及びＧ(2,2)の各々は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１〜ＳＦ２３各々のサスティン行程Ｉで夫々期間「２」に亘り発光維持される。又、［１００］なるディザ加算画素データＫＤに応じて、画素セルＧ(2,3)及びＧ(2,4)は、図５に示す如くサブフィールドＳＦ３３のアドレス行程Ｗ３において消灯モードに設定される。よって、画素セルＧ(2,3)及びＧ(2,4)各々は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」、サブフィールドＳＦ３１〜ＳＦ３３各々のサスティン行程Ｉで夫々期間「３」に亘り発光維持される。この際、４つの画素セルＧ(2,1)、Ｇ(2,2)、Ｇ(2,3)、Ｇ(2,4)各々によるサブフィールドＳＦ１での平均発光期間は「４」、サブフィールドＳＦ２１〜ＳＦ２３各々での平均発光期間は「２」、サブフィールドＳＦ２４での平均発光期間は「１」、サブフィールドＳＦ３１〜ＳＦ３３各々での平均発光期間は「１．５」となる。従って、１フレーム表示期間内における各サブフィールド毎の平均発光期間の合計「１５．５」に対応した輝度が視覚される。 Therefore, according to the dither addition pixel data KD [011], each of the pixel cells G (2,1) and G (2,2) is turned off in the address process W3 of the subfield SF23 as shown in FIG. Set to mode. Accordingly, each of the pixel cells G (2,1) and G (2,2) has a period “4” in the sustain process I of the subfield SF1, and a period “2” in the sustain process I of each of the subfields SF21 to SF23. The light emission is maintained over a period of time. Further, according to the dither addition pixel data KD [100], the pixel cells G (2,3) and G (2,4) are set to the extinguishing mode in the address step W3 of the subfield SF33 as shown in FIG. The Accordingly, each of the pixel cells G (2,3) and G (2,4) has a period “4” in the sustain process I of the subfield SF1, and a period “2” in the sustain process I of each of the subfields SF21 to SF24. In the sustain process I of each of the subfields SF31 to SF33, light emission is maintained for a period “3”. At this time, the average emission period in the subfield SF1 by each of the four pixel cells G (2,1) , G (2,2) , G (2,3) , G (2,4) is “4”, The average light emission period in each of the fields SF21 to SF23 is “2”, the average light emission period in the subfield SF24 is “1”, and the average light emission period in each of the subfields SF31 to SF33 is “1.5”. Therefore, the luminance corresponding to the total “15.5” of the average light emission periods for the respective subfields within one frame display period is visually recognized.

又、４つの画素セルＧ(2,1)、Ｇ(2,2)、Ｇ(2,3)、Ｇ(2,4)各々に対応した画素データＰＤが輝度レベル「１０」を表す場合、これにディザ値「４」、「５」、「６」、「７」を夫々加算し、更に各々にラインオフセットデータ「１」を加算してその上位３ビット分を抽出すると、図８に示す如く、
ＫＤ(2,1)＝［０１１］
ＫＤ(2,2)＝［１００］
ＫＤ(2,3)＝［１００］
ＫＤ(2,4)＝［１００］
なるディザ加算画素データＫＤ(2,1)、ＫＤ(2,2)、ＫＤ(2,3)、ＫＤ(2,4)が生成される。 When the pixel data PD corresponding to each of the four pixel cells G (2,1) , G (2,2) , G (2,3) , G (2,4) represents a luminance level “10”, When the dither values “4”, “5”, “6”, and “7” are added to this, and the line offset data “1” is further added to each to extract the upper 3 bits, FIG. 8 shows. as,
KD (2,1) = [011]
KD (2,2) = [100]
KD (2,3) = [100]
KD (2,4) = [100]
The dither addition pixel data KD (2,1) , KD (2,2) , KD (2,3) , and KD (2,4) are generated.

よって、［０１１］なるディザ加算画素データＫＤに応じて、画素セルＧ(2,1)、は、図５に示す如く、サブフィールドＳＦ２３のアドレス行程Ｗ３において消灯モードに設定される。よって、画素セルＧ(2,1)は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１〜ＳＦ２３各々のサスティン行程Ｉで夫々期間「２」に亘り発光維持される。又、［１００］なるディザ加算画素データＫＤに応じて、画素セルＧ(2,2)、Ｇ(2,3)及びＧ(2,4)は、図５に示す如くサブフィールドＳＦ３３のアドレス行程Ｗ３において消灯モードに設定される。よって、画素セルＧ(2,2)、Ｇ(2,3)及びＧ(2,4)各々は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」、サブフィールドＳＦ３１〜ＳＦ３３各々のサスティン行程Ｉで夫々期間「３」に亘り発光維持される。この際、４つの画素セルＧ(2,1)、Ｇ(2,2)、Ｇ(2,3)、Ｇ(2,4)各々によるサブフィールドＳＦ１での平均発光期間は「４」、サブフィールドＳＦ２１〜ＳＦ２３各々での平均発光期間は「２」、サブフィールドＳＦ２４での平均発光期間は「１．５」、サブフィールドＳＦ３１〜ＳＦ３３各々での平均発光期間は「２．２５」となる。従って、１フレーム表示期間内における各サブフィールド毎の平均発光期間の合計「１８．２５」に対応した輝度が視覚される。 Therefore, in accordance with the dither addition pixel data KD [011], the pixel cell G (2,1) is set to the extinguishing mode in the address step W3 of the subfield SF23 as shown in FIG. Accordingly, the pixel cell G (2,1) maintains its emission for the period “4” in the sustain process I of the subfield SF1 and for the period “2” in the sustain process I of each of the subfields SF21 to SF23. Further, according to the dither addition pixel data KD [100], the pixel cells G (2,2) , G (2,3) and G (2,4) are addressed in the subfield SF33 as shown in FIG. In W3, the extinguishing mode is set. Therefore, each of the pixel cells G (2,2) , G (2,3) and G (2,4) has a period “4” in the sustain process I of the subfield SF1, and the sustain process I of each of the subfields SF21 to SF24. Thus, the light emission is maintained for the period “2” and the sustain process I of each of the subfields SF31 to SF33 for the period “3”. At this time, the average emission period in the subfield SF1 by each of the four pixel cells G (2,1) , G (2,2) , G (2,3) , G (2,4) is “4”, The average light emission period in each of the fields SF21 to SF23 is “2”, the average light emission period in the subfield SF24 is “1.5”, and the average light emission period in each of the subfields SF31 to SF33 is “2.25”. Therefore, the luminance corresponding to the total “18.25” of the average light emission period for each subfield within one frame display period is visually recognized.

［第(４Ｎ−１）番目の表示ラインに属する画素セル］
先ず、４つの画素セルＧ(3,1)、Ｇ(3,2)、Ｇ(3,3)、Ｇ(3,4)各々に対応した画素データＰＤが輝度レベル「９」を表す場合、これにディザ値「４」、「５」、「６」、「７」を夫々加算し、更に各々にラインオフセットデータ「２」を加算してその上位３ビット分を抽出すると、図９に示す如く、
ＫＤ(3,1)＝［０１１］
ＫＤ(3,2)＝［１００］
ＫＤ(3,3)＝［１００］
ＫＤ(3,4)＝［１００］
なるディザ加算画素データＫＤ(3,1)、ＫＤ(3,2)、ＫＤ(3,3)、ＫＤ(3,4)が生成される。 [Pixel cells belonging to the (4N-1) th display line]
First, when the pixel data PD corresponding to each of the four pixel cells G (3,1) , G (3,2) , G (3,3) , G (3,4) represents the luminance level “9”, When the dither values “4”, “5”, “6”, and “7” are added to this, and the line offset data “2” is further added to each to extract the upper 3 bits, FIG. 9 shows. as,
KD (3,1) = [011]
KD (3,2) = [100]
KD (3,3) = [100]
KD (3,4) = [100]
The dither addition pixel data KD (3,1) , KD (3,2) , KD (3,3) , and KD (3,4) are generated.

よって、［０１１］なるディザ加算画素データＫＤに応じて、画素セルＧ(3,1)、は、図５に示す如く、サブフィールドＳＦ２２のアドレス行程Ｗ２において消灯モードに設定される。よって、画素セルＧ(3,1)は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１及びＳＦ２２各々のサスティン行程Ｉで夫々期間「２」に亘り発光維持される。又、［１００］なるディザ加算画素データＫＤに応じて、画素セルＧ(3,2)、Ｇ(3,3)及びＧ(3,4)の各々は、図５に示す如くサブフィールドＳＦ３２のアドレス行程Ｗ２において消灯モードに設定される。よって、画素セルＧ(3,2)、Ｇ(3,3)及びＧ(3,4)各々は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」、サブフィールドＳＦ３１及びＳＦ３２各々のサスティン行程Ｉで夫々期間「３」に亘り発光維持される。この際、４つの画素セルＧ(3,1)、Ｇ(3,2)、Ｇ(3,3)、Ｇ(3,4)各々によるサブフィールドＳＦ１での平均発光期間は「４」、サブフィールドＳＦ２１及びＳＦ２２各々での平均発光期間は「２」、サブフィールドＳＦ２３及びＳＦ２４各々での平均発光期間は「１．５」、サブフィールドＳＦ３１及びＳＦ３２各々での平均発光期間は「２．２５」となる。従って、１フレーム表示期間内における各サブフィールド毎の平均発光期間の合計「１５．５」に対応した輝度が視覚される。 Therefore, according to the dither addition pixel data KD [011], the pixel cell G (3,1) is set to the extinguishing mode in the address step W2 of the subfield SF22 as shown in FIG. Therefore, the pixel cell G (3, 1) is maintained in light emission for the period “4” in the sustain process I of the subfield SF1 and for the period “2” in the sustain process I of each of the subfields SF21 and SF22. Further, according to the dither addition pixel data KD of [100], each of the pixel cells G (3,2) , G (3,3) and G (3,4) is stored in the subfield SF32 as shown in FIG. The extinguishing mode is set in the address process W2. Therefore, each of the pixel cells G (3,2) , G (3,3) and G (3,4) has a period “4” in the sustain process I of the subfield SF1, and the sustain process I of each of the subfields SF21 to SF24. Thus, the light emission is maintained for the period “3” in the sustain period I of each of the subfields SF31 and SF32 during the period “2”. At this time, the average light emission period in the subfield SF1 of each of the four pixel cells G (3,1) , G (3,2) , G (3,3) , G (3,4) is “4”, The average light emission period in each of the fields SF21 and SF22 is “2”, the average light emission period in each of the subfields SF23 and SF24 is “1.5”, and the average light emission period in each of the subfields SF31 and SF32 is “2.25”. It becomes. Therefore, the luminance corresponding to the total “15.5” of the average light emission periods for the respective subfields within one frame display period is visually recognized.

又、４つの画素セルＧ(3,1)、Ｇ(3,2)、Ｇ(3,3)、Ｇ(3,4)各々に対応した画素データＰＤが輝度レベル「１０」を表す場合、これにディザ値「４」、「５」、「６」、「７」を夫々加算し、更に各々にラインオフセットデータ「２」を加算してその上位３ビット分を抽出すると、図９に示す如く、
ＫＤ(3,1)＝［１００］
ＫＤ(3,2)＝［１００］
ＫＤ(3,3)＝［１００］
ＫＤ(3,4)＝［１００］
なるディザ加算画素データＫＤ(3,1)、ＫＤ(3,2)、ＫＤ(3,3)、ＫＤ(3,4)が生成される。 When the pixel data PD corresponding to each of the four pixel cells G (3,1) , G (3,2) , G (3,3) , G (3,4) represents a luminance level “10”, When the dither values “4”, “5”, “6”, and “7” are added to this, and the line offset data “2” is further added to each to extract the upper 3 bits, FIG. 9 shows. as,
KD (3,1) = [100]
KD (3,2) = [100]
KD (3,3) = [100]
KD (3,4) = [100]
The dither addition pixel data KD (3,1) , KD (3,2) , KD (3,3) , and KD (3,4) are generated.

よって、［１００］なるディザ加算画素データＫＤに応じて、画素セルＧ(3,1)、Ｇ(3,2)、Ｇ(3,3)及びＧ(3,4)の各々は、図５に示す如くサブフィールドＳＦ３２のアドレス行程Ｗ２において消灯モードに設定される。よって、画素セルＧ(3,1)、Ｇ(3,2)、Ｇ(3,3)及びＧ(3,4)の各々は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」、サブフィールドＳＦ３１及びＳＦ３２各々のサスティン行程Ｉで夫々期間「３」に亘り発光維持される。この際、４つの画素セルＧ(3,1)、Ｇ(3,2)、Ｇ(3,3)、Ｇ(3,4)各々によるサブフィールドＳＦ１での平均発光期間は「４」、サブフィールドＳＦ２１〜ＳＦ２４各々での平均発光期間は「２」、サブフィールドＳＦ３１及びＳＦ３２各々での平均発光期間は「３」となる。従って、１フレーム表示期間内における各サブフィールド毎の平均発光期間の合計「１８」に対応した輝度が視覚される。 Therefore, each of the pixel cells G (3,1) , G (3,2) , G (3,3) and G (3,4) is shown in FIG. 5 according to the dither addition pixel data KD [100]. As shown in the figure, the light-off mode is set in the address step W2 of the subfield SF32. Therefore, each of the pixel cells G (3,1) , G (3,2) , G (3,3) and G (3,4) has a period “4” in the sustain process I of the subfield SF1, and the subfield Light emission is maintained for a period “2” in the sustain process I of each of SF21 to SF24 and for a period of “3” in the sustain process I of each of the subfields SF31 and SF32. At this time, the average light emission period in the subfield SF1 of each of the four pixel cells G (3,1) , G (3,2) , G (3,3) , G (3,4) is “4”, The average light emission period in each of the fields SF21 to SF24 is “2”, and the average light emission period in each of the subfields SF31 and SF32 is “3”. Therefore, the luminance corresponding to the total “18” of the average light emission periods for each subfield within one frame display period is visually recognized.

［第(４Ｎ）番目の表示ラインに属する画素セル］
先ず、４つの画素セルＧ(4,1)、Ｇ(4,2)、Ｇ(4,3)、Ｇ(4,4)各々に対応した画素データＰＤが輝度レベル「９」を表す場合、これにディザ値「４」、「５」、「６」、「７」を夫々加算し、更に各々にラインオフセットデータ「３」を加算してその上位３ビット分を抽出すると、図１０に示す如く、
ＫＤ(3,1)＝［１００］
ＫＤ(3,2)＝［１００］
ＫＤ(3,3)＝［１００］
ＫＤ(3,4)＝［１００］
なるディザ加算画素データＫＤ(4,1)、ＫＤ(4,2)、ＫＤ(4,3)、ＫＤ(4,4)が生成される。 [Pixel cells belonging to the (4N) th display line]
First, when the pixel data PD corresponding to each of the four pixel cells G (4,1) , G (4,2) , G (4,3) , G (4,4) represents the luminance level “9”, When the dither values “4”, “5”, “6”, and “7” are added to this, and the line offset data “3” is further added to each to extract the upper 3 bits, FIG. 10 shows. as,
KD (3,1) = [100]
KD (3,2) = [100]
KD (3,3) = [100]
KD (3,4) = [100]
Dither addition pixel data KD (4,1) , KD (4,2) , KD (4,3) , and KD (4,4) are generated.

よって、［１００］なるディザ加算画素データＫＤに応じて、画素セルＧ(4,1)、Ｇ(4,2)、Ｇ(4,3)、Ｇ(4,4)各々は、図５に示す如くサブフィールドＳＦ３１のアドレス行程Ｗ１において消灯モードに設定される。よって、画素セルＧ(4,1)、Ｇ(4,2)、Ｇ(4,3)、Ｇ(4,4)各々は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」、サブフィールドＳＦ３１のサスティン行程Ｉで期間「３」に亘り発光維持される。この際、４つの画素セルＧ(4,1)、Ｇ(4,2)、Ｇ(4,3)、Ｇ(4,4)各々によるサブフィールドＳＦ１での平均発光期間は「４」、サブフィールドＳＦ２１〜ＳＦ２４各々での平均発光期間は「２」、サブフィールドＳＦ３１での平均発光期間は「３」となる。従って、１フレーム表示期間内における各サブフィールド毎の平均発光期間の合計「１５」に対応した輝度が視覚される。 Therefore, each of the pixel cells G (4,1) , G (4,2) , G (4,3) , G (4,4) is shown in FIG. As shown, the extinguishing mode is set in the address step W1 of the subfield SF31. Therefore, each of the pixel cells G (4,1) , G (4,2) , G (4,3) , G (4,4) has a period “4” in the sustain process I of the subfield SF1 and the subfield SF21. The light emission is maintained for the period “2” in the sustain process I of each of the .about.SF24 and for the period “3” in the sustain process I of the subfield SF31. At this time, the average light emission period in the subfield SF1 by each of the four pixel cells G (4,1) , G (4,2) , G (4,3) , and G (4,4) is “4”. The average light emission period in each of the fields SF21 to SF24 is “2”, and the average light emission period in the subfield SF31 is “3”. Therefore, the luminance corresponding to the total “15” of the average light emission periods for each subfield within one frame display period is visually recognized.

又、４つの画素セルＧ(4,1)、Ｇ(4,2)、Ｇ(4,3)、Ｇ(4,4)各々に対応した画素データＰＤが輝度レベル「１０」を表す場合、これにディザ値「４」、「５」、「６」、「７」を夫々加算し、更に各々にラインオフセットデータ「３」を加算してその上位３ビット分を抽出すると、図１０に示す如く、
ＫＤ(3,1)＝［１００］
ＫＤ(3,2)＝［１００］
ＫＤ(3,3)＝［１００］
ＫＤ(3,4)＝［１０１］
なるディザ加算画素データＫＤ(4,1)、ＫＤ(4,2)、ＫＤ(4,3)、ＫＤ(4,4)が生成される。 When the pixel data PD corresponding to each of the four pixel cells G (4,1) , G (4,2) , G (4,3) , G (4,4) represents a luminance level “10”, When the dither values “4”, “5”, “6”, and “7” are added to this, and the line offset data “3” is further added to each to extract the upper 3 bits, FIG. 10 shows. as,
KD (3,1) = [100]
KD (3,2) = [100]
KD (3,3) = [100]
KD (3,4) = [101]
Dither addition pixel data KD (4,1) , KD (4,2) , KD (4,3) , and KD (4,4) are generated.

よって、［１００］なるディザ加算画素データＫＤに応じて、画素セルＧ(4,1)、Ｇ(4,2)、及びＧ(4,3)各々は、図５に示す如くサブフィールドＳＦ３１のアドレス行程Ｗ１において消灯モードに設定される。よって、画素セルＧ(4,1)、Ｇ(4,2)、及びＧ(4,3)各々は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」、サブフィールドＳＦ３１のサスティン行程Ｉで期間「３」に亘り発光維持される。又、［１０１］なるディザ加算画素データＫＤに応じて、画素セルＧ(4,4)は、図５に示す如くサブフィールドＳＦ４１のアドレス行程Ｗ１において消灯モードに設定される。よって、画素セルＧ(4,4)は、サブフィールドＳＦ１のサスティン行程Ｉで期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉで夫々期間「２」、サブフィールドＳＦ３１〜ＳＦ３４各々のサスティン行程Ｉで期間「３」、サブフィールドＳＦ４１のサスティン行程Ｉで期間「４」に亘り発光維持される。この際、４つの画素セルＧ(4,1)、Ｇ(4,2)、Ｇ(4,3)、Ｇ(4,4)各々によるサブフィールドＳＦ１での平均発光期間は「４」、サブフィールドＳＦ２１〜ＳＦ２４各々での平均発光期間は「２」、サブフィールドＳＦ３１での平均発光期間は「３」、サブフィールドＳＦ３２〜ＳＦ３４各々での平均発光期間は「０．７５」、サブフィールドＳＦ４１での平均発光期間は「１」となる。従って、１フレーム表示期間内における各サブフィールド毎の平均発光期間の合計「１８．２５」に対応した輝度が視覚される。 Therefore, according to the dither addition pixel data KD [100], each of the pixel cells G (4,1) , G (4,2) , and G (4,3) is stored in the subfield SF31 as shown in FIG. In the address process W1, the extinguishing mode is set. Therefore, each of the pixel cells G (4,1) , G (4,2) , and G (4,3) has a period “4” in the sustain process I of the subfield SF1, and the sustain processes of the subfields SF21 to SF24. Light emission is maintained for a period “2” at I, and for a period “3” at the sustain step I of the subfield SF31. Further, according to the dither addition pixel data KD [101], the pixel cell G (4, 4) is set to the extinguishing mode in the address step W1 of the subfield SF41 as shown in FIG. Accordingly, the pixel cell G (4, 4) has the sustain period I of the subfield SF1, the period “4”, the sustain field I of each of the subfields SF21 to SF24, the period “2”, and the sustain of each of the subfields SF31 to SF34. Light emission is maintained for the period “3” in the process I and for the period “4” in the sustain process I of the subfield SF41. At this time, the average light emission period in the subfield SF1 by each of the four pixel cells G (4,1) , G (4,2) , G (4,3) , and G (4,4) is “4”. The average light emission period in each of the fields SF21 to SF24 is “2”, the average light emission period in the subfield SF31 is “3”, the average light emission period in each of the subfields SF32 to SF34 is “0.75”, and in the subfield SF41 The average light emission period is “1”. Therefore, the luminance corresponding to the total “18.25” of the average light emission period for each subfield within one frame display period is visually recognized.

以上の如く、図５及び図６に示される駆動では、映像信号が所定輝度レベルよりも低輝度を表す場合には、属する表示ラインに拘わらず、全ての画素セルが映像信号に応じて同一のサブフィールドで発光する、いわゆるラインディザ処理無しの駆動(KD＝[000],[001],[010])が為される。一方、高輝度を表す場合には、隣接した４個の表示ライン毎に各画素セルが映像信号に応じて発光することになるサブフィールドの数が異なる、いわゆるラインディザ処理有りの駆動(KD＝[011],[100],[101)が為される。この際、映像信号が所定輝度レベルよりも低輝度を表す場合には、図６に示す如き連続する４つのサブフィールドＳＦ２１〜ＳＦ２４からなるサブフィールド群ＳＧ２内の全サブフィールドで画素セルを発光させる駆動(KD＝[010])、及び消灯させる駆動(KD＝[000]又は[001])の内のいずれか一方を実行する。一方、映像信号が所定輝度レベルよりも高輝度を表す場合には、サブフィールド群ＳＧ２及びこのＳＧ２に後続しかつ夫々が連続した４つのサブフィールドからなるサブフィールド群ＳＧ３及びＳＧ４内において以下の如き駆動を行う。つまり、サブフィールド群ＳＧ２〜ＳＧ３各々に属する一連のサブフィールドＳＦ２１〜ＳＦ２４、ＳＦ３１〜ＳＦ３４、ＳＦ４１〜ＳＦ４４の内で、映像信号によって表される輝度レベルに対応した数の連続したサブフィールドにて画素セルを発光させるべき駆動(KD＝[011],[100],[101])が為される。   As described above, in the driving shown in FIGS. 5 and 6, when the video signal represents luminance lower than the predetermined luminance level, all the pixel cells are the same according to the video signal regardless of the display line to which the video signal belongs. Driving without light line dithering (KD = [000], [001], [010]) that emits light in the subfield is performed. On the other hand, in the case of representing high luminance, the drive with so-called line dither processing (KD = number of subfields in which each pixel cell emits light according to the video signal differs for every four adjacent display lines. [011], [100], [101) are performed. At this time, if the video signal represents luminance lower than the predetermined luminance level, the pixel cells are caused to emit light in all the subfields in the subfield group SG2 including four consecutive subfields SF21 to SF24 as shown in FIG. Either driving (KD = [010]) or driving to turn off (KD = [000] or [001]) is executed. On the other hand, when the video signal represents a luminance higher than a predetermined luminance level, the following is generated in the subfield group SG2 and the subfield groups SG3 and SG4 each consisting of four subfields that follow the SG2 and are continuous to each other. Drive. That is, pixels in a number of consecutive subfields corresponding to the luminance level represented by the video signal in a series of subfields SF21 to SF24, SF31 to SF34, and SF41 to SF44 belonging to each of the subfield groups SG2 to SG3. A drive (KD = [011], [100], [101]) for causing the cell to emit light is performed.

従って、サブフィールドＳＦ２１〜ＳＦ２４からなるサブフィールド群ＳＧ２では、映像信号が所定輝度レベルよりも低輝度を表す場合にはラインディザ処理無し駆動が為され、所定輝度レベルよりも高輝度を表す場合にはラインディザ処理有り駆動が為される。つまり、サブフィールド群ＳＧ２は、ラインディザ処理無し駆動時における階調と、ラインディザ処理有り駆動時における階調との繋ぎを為す階調歪補正サブフィールド群となる。   Accordingly, in the subfield group SG2 composed of the subfields SF21 to SF24, when the video signal represents a lower luminance than the predetermined luminance level, the driving without line dithering is performed, and the subfield group SG2 represents a higher luminance than the predetermined luminance level. Is driven with line dither processing. That is, the subfield group SG2 is a gradation distortion correction subfield group that connects the gradation in the drive without the line dither processing and the gradation in the drive with the line dither processing.

かかる駆動によれば、図７〜図１０に示されるように、ＳＦ１によるラインディザ処理無し駆動によって表現される輝度（輝度レベル「４」）と、ＳＦ２１〜ＳＦ２４によるラインディザ処理無し駆動によって表現される輝度（輝度レベル「６」又は「８」）との輝度差は、いずれの表示ラインに属する画素セルでも「２」となる。よって、低輝度を表現する階調（ラインディザ処理無し）及びこの階調よりも高輝度を表現する階調（ラインディザ処理有り）間での輝度差を、いずれの表示ラインに属する画素セルにおいても同一にすることができる。これにより、表示ノイズの低減された高品質な画像表示が可能になる。   According to such driving, as shown in FIGS. 7 to 10, luminance (luminance level “4”) expressed by driving without line dither processing by SF1 and driving without line dither processing by SF21 to SF24 are expressed. The luminance difference with the luminance (luminance level “6” or “8”) is “2” in any pixel cell belonging to any display line. Therefore, a luminance difference between a gradation expressing low luminance (without line dithering) and a gradation expressing higher luminance than this gradation (with line dithering) is calculated in any pixel cell belonging to any display line. Can also be the same. As a result, high-quality image display with reduced display noise is possible.

尚、上記実施例においては、第(４Ｎ）番目の表示ライン、第(４Ｎ−１）番目の表示ライン、第(４Ｎ−２）番目の表示ライン、第(４Ｎ−３）番目の表示ラインの如き、隣接する４つの表示ラインを１単位としてラインディザ処理を行う動作を説明したが、４つに限らず、６、８又はそれ以上の複数であっても構わない。
この際、例えば、４つのサブフィールドＳＦ２１〜ＳＦ２４をＭ個のサブフィールドＳＦ２１〜ＳＦ２(Ｍ)に変更し、
ＳＦ２１のアドレス行程で第（Ｍ・Ｎ）番目の表示ライン、
ＳＦ２２のアドレス行程で第（Ｍ・Ｎ−１）番目の表示ライン、
ＳＦ２３のアドレス行程で第（Ｍ・Ｎ−２）番目の表示ライン、
・
・
・
ＳＦ２(Ｍ)のアドレス行程で第(Ｍ・Ｎ−Ｍ＋１)番目の表示ライン、
に属する画素セルに対して画素データに応じた設定（点灯モード又は消灯モード）を行うようにすれば良いのである。 In the above embodiment, the (4N) th display line, the (4N-1) th display line, the (4N-2) th display line, and the (4N-3) th display line. As described above, the operation of performing the line dither processing with four adjacent display lines as one unit has been described. However, the number is not limited to four, and may be 6, 8, or more.
At this time, for example, the four subfields SF21 to SF24 are changed to M subfields SF21 to SF2 (M),
The (M · N) th display line in the address process of SF21,
(M · N−1) th display line in the address process of SF22,
The (M · N−2) th display line in the address process of SF23,
・
・
・
(M · N−M + 1) th display line in the address process of SF2 (M),
It is only necessary to perform setting (lighting mode or extinguishing mode) according to the pixel data for the pixel cells belonging to.

図１１は、本発明による他の駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の概略構成を示す図である。   FIG. 11 is a diagram showing a schematic configuration of a plasma display apparatus for driving a plasma display panel according to another driving method according to the present invention.

尚、図１１に示されるプラズマディスプレイ装置は、図３に示されるプラズマディスプレイ装置に平均輝度演算回路９０を付加し、且つ駆動制御回路６０に代わり駆動制御回路１６０を採用したものである。そこで、以下に、かかる平均輝度演算回路９の動作、並びに駆動制御回路１６０による制御動作についてのみ説明する。   The plasma display device shown in FIG. 11 is obtained by adding an average luminance calculation circuit 90 to the plasma display device shown in FIG. 3 and adopting a drive control circuit 160 instead of the drive control circuit 60. Therefore, only the operation of the average luminance calculation circuit 9 and the control operation by the drive control circuit 160 will be described below.

平均輝度演算回路９０は、入力映像信号に基づき、画像１フレーム分（又は１フィールド分）毎の平均輝度レベルを算出し、その平均輝度レベルを示す平均輝度信号ＡＰＬを駆動制御回路１６０に供給する。   The average luminance calculation circuit 90 calculates an average luminance level for each frame (or one field) of the image based on the input video signal, and supplies an average luminance signal APL indicating the average luminance level to the drive control circuit 160. .

駆動制御回路１６０は、平均輝度信号ＡＰＬにて示される平均輝度レベルが所定の基準輝度レベルよりも低い場合には、図１２に示す如き第１発光駆動シーケンスに従ってＰＤＰ１００を階調駆動させるべき各種タイミング信号を、列電極ドライバ５０、行電極Ｙドライバ７０及び行電極Ｘドライバ８０の各々に供給する。一方、平均輝度信号ＡＰＬにて示される平均輝度レベルが所定の基準輝度レベルよりも高い場合には、駆動制御回路１６０は、図１３に示す如き第２発光駆動シーケンスに従ってＰＤＰ１００を階調駆動させるべき各種タイミング信号を、列電極ドライバ５０、行電極Ｙドライバ７０及び行電極Ｘドライバ８０の各々に供給する。 When the average luminance level indicated by the average luminance signal APL is lower than a predetermined reference luminance level, the drive control circuit 160 performs various timings at which the PDP 100 should be driven in gradation according to the first light emission driving sequence as shown in FIG. A signal is supplied to each of the column electrode driver 50, the row electrode Y driver 70, and the row electrode X driver 80. On the other hand, when the average luminance level indicated by the average luminance signal APL is higher than the predetermined reference luminance level, the drive control circuit 160 should drive the PDP 100 in grayscale according to the second light emission driving sequence as shown in FIG. Various timing signals are supplied to the column electrode driver 50, the row electrode Y driver 70, and the row electrode X driver 80, respectively.

すなわち、パネル駆動部（駆動制御回路１６０、列電極ドライバ５０、行電極Ｙドライバ７０及び行電極Ｘドライバ８０）は、入力映像信号の平均輝度レベルが低い場合には図１２に示す第１発光駆動シーケンス、高い場合には図１３に示す第２発光駆動シーケンスに従ってＰＤＰ１００に対する階調駆動を実施するのである。 That is, the panel drive unit (drive control circuit 160, column electrode driver 50, row electrode Y driver 70, and row electrode X driver 80) performs the first light emission drive shown in FIG. 12 when the average luminance level of the input video signal is low . If the sequence is high, the grayscale drive for the PDP 100 is performed according to the second light emission drive sequence shown in FIG.

以下に、図１２に示す如き第１発光駆動シーケンスに従った駆動、及び図１３に示す如き第２発光駆動シーケンスに従った駆動について個別に説明する。   Hereinafter, the driving according to the first light emission driving sequence as shown in FIG. 12 and the driving according to the second light emission driving sequence as shown in FIG. 13 will be described individually.

(1) 第１発光駆動シーケンスに従った駆動
先ず、先頭のサブフィールドＳＦ０においてパネル駆動部は、ＰＤＰ１００の全画素セルを点灯モードに初期化するリセット行程Ｒと、画素駆動データビットに応じて選択的に各画素セルを消灯モードに遷移させるアドレス行程Ｗ０とを順次実行する。 (1) Drive according to the first light emission drive sequence First, in the first subfield SF0, the panel drive unit selects according to the reset process R for initializing all the pixel cells of the PDP 100 to the lighting mode and the pixel drive data bit. For example, the address process W0 for shifting each pixel cell to the extinguishing mode is sequentially executed.

次に、サブフィールドＳＦ１においてパネル駆動部は、点灯モードにある画素セルのみを期間「４」に亘り発光維持させるサスティン行程Ｉと、上記アドレス行程Ｗ０とを順次実行する。   Next, in the subfield SF1, the panel drive unit sequentially executes the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “4” and the address process W0.

次に、サブフィールドＳＦ２１においてパネル駆動部は、点灯モードにある画素セルのみを期間「２」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ１とを順次実行する。次に、サブフィールドＳＦ２２においてパネル駆動部は、点灯モードにある画素セルのみを期間「２」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−１）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ２とを順次実行する。次に、サブフィールドＳＦ２３においてパネル駆動部は、点灯モードにある画素セルのみを期間「２」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−２）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ３とを順次実行する。次に、サブフィールドＳＦ２４においてパネル駆動部は、点灯モードにある画素セルのみを期間「２」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて、全画素セルを対象として各画素セルを選択的に消灯モードに推移せしめるアドレス行程Ｗ０とを順次実行する。   Next, in the subfield SF21, the panel driving unit sets the (4N) th display line in accordance with the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “2” and the pixel driving data bit. The address process W1 for selectively shifting each pixel cell to the extinguishing mode is sequentially executed. Next, in the subfield SF22, the panel drive unit performs the (4N-1) th display according to the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period "2" and the pixel drive data bit. The address process W2 for selectively shifting each pixel cell belonging to the line to the extinguishing mode is sequentially executed. Next, in the subfield SF23, the panel driving unit performs the (4N-2) th display in accordance with the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “2” and the pixel driving data bit. The address process W3 for selectively shifting each pixel cell belonging to the line to the extinguishing mode is sequentially executed. Next, in the subfield SF24, the panel drive unit sets each pixel for all the pixel cells according to the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “2” and the pixel drive data bit. The address process W0 for selectively shifting the cell to the extinguishing mode is sequentially executed.

次に、サブフィールドＳＦ３１においてパネル駆動部は、点灯モードにある画素セルのみを期間「３」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ１とを順次実行する。次に、サブフィールドＳＦ３２においてパネル駆動部は、点灯モードにある画素セルのみを期間「３」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−１）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ２とを順次実行する。次に、サブフィールドＳＦ３３においてパネル駆動部は、点灯モードにある画素セルのみを期間「３」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−２）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ３とを順次実行する。次に、サブフィールドＳＦ３４においてパネル駆動部は、点灯モードにある画素セルのみを期間「３」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−３）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ４とを順次実行する。   Next, in the subfield SF31, the panel drive unit sets the (4N) th display line according to the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light for the period “3” and the pixel drive data bit. The address process W1 for selectively shifting each pixel cell to the extinguishing mode is sequentially executed. Next, in the subfield SF32, the panel driving unit displays the (4N−1) th display in accordance with the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “3” and the pixel driving data bit. The address process W2 for selectively shifting each pixel cell belonging to the line to the extinguishing mode is sequentially executed. Next, in the subfield SF33, the panel drive unit performs the (4N-2) th display in accordance with the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “3” and the pixel drive data bit. The address process W3 for selectively shifting each pixel cell belonging to the line to the extinguishing mode is sequentially executed. Next, in the subfield SF34, the panel drive unit performs the (4N-3) th display in accordance with the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “3” and the pixel drive data bit. An address process W4 for selectively shifting each pixel cell belonging to the line to the light-off mode is sequentially executed.

次に、サブフィールドＳＦ４１においてパネル駆動部は、点灯モードにある画素セルのみを期間「４」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ１とを順次実行する。次に、サブフィールドＳＦ４２においてパネル駆動部は、点灯モードにある画素セルのみを期間「４」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−１）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ２とを順次実行する。次に、サブフィールドＳＦ４３においてパネル駆動部は、点灯モードにある画素セルのみを期間「４」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−２）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ３とを順次実行する。次に、サブフィールドＳＦ４４においてパネル駆動部は、点灯モードにある画素セルのみを期間「４」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−３）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ４とを順次実行する。   Next, in the subfield SF41, the panel driving unit sets the (4N) th display line according to the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light for the period “4” and the pixel driving data bit. The address process W1 for selectively shifting each pixel cell to the extinguishing mode is sequentially executed. Next, in the subfield SF42, the panel driving unit displays the (4N−1) th display in accordance with the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “4” and the pixel driving data bit. The address process W2 for selectively shifting each pixel cell belonging to the line to the extinguishing mode is sequentially executed. Next, in the subfield SF43, the panel driving unit displays the (4N-2) th display in accordance with the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “4” and the pixel driving data bit. The address process W3 for selectively shifting each pixel cell belonging to the line to the extinguishing mode is sequentially executed. Next, in the subfield SF44, the panel drive unit performs the (4N-3) th display according to the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “4” and the pixel drive data bits. An address process W4 for selectively shifting each pixel cell belonging to the line to the light-off mode is sequentially executed.

次に、サブフィールドＳＦ５１においてパネル駆動部は、点灯モードにある画素セルのみを期間「５」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ１とを順次実行する。次に、サブフィールドＳＦ５２においてパネル駆動部は、点灯モードにある画素セルのみを期間「５」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−１）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ２とを順次実行する。次に、サブフィールドＳＦ５３においてパネル駆動部は、点灯モードにある画素セルのみを期間「５」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−２）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ３とを順次実行する。次に、サブフィールドＳＦ５４においてパネル駆動部は、点灯モードにある画素セルのみを期間「５」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて第(４Ｎ−３）番目の表示ラインに属する画素セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ４とを順次実行する。   Next, in the subfield SF51, the panel driving unit sets the (4N) th display line in accordance with the sustain process I in which only the pixel cell in the lighting mode maintains the light emission for the period “5” and the pixel driving data bit. The address process W1 for selectively shifting each pixel cell to the extinguishing mode is sequentially executed. Next, in the subfield SF52, the panel driving unit displays the (4N−1) th display in accordance with the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “5” and the pixel driving data bit. The address process W2 for selectively shifting each pixel cell belonging to the line to the extinguishing mode is sequentially executed. Next, in the subfield SF53, the panel drive unit performs the (4N-2) th display in accordance with the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “5” and the pixel drive data bit. The address process W3 for selectively shifting each pixel cell belonging to the line to the extinguishing mode is sequentially executed. Next, in the subfield SF54, the panel drive unit performs the (4N-3) th display according to the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “5” and the pixel drive data bits. An address process W4 for selectively shifting each pixel cell belonging to the line to the light-off mode is sequentially executed.

ここで、図１２に示す第１発光駆動シーケンスでは、単位表示期間としての１フレーム表示期間内のサブフィールド各々の内で、画素セルを消灯モードから点灯モード状態に推移させることが可能な機会は、先頭のサブフィールドＳＦ０のリセット行程Ｒだけである。つまり、サブフィールドＳＦ０、ＳＦ１、ＳＦ２１〜ＳＦ２４、ＳＦ３１〜ＳＦ３４、ＳＦ４１〜ＳＦ４４、ＳＦ５１〜ＳＦ５４の内の１のサブフィールドのアドレス行程（Ｗ０、Ｗ１、Ｗ２、Ｗ３又はＷ４）で画素セルが消灯モードに設定されると、それ以降のサブフィールドではこの画素セルを点灯モードに復帰させることは出来ない。この際、画素駆動データビットが論理レベル１である場合にそのビット桁に対応したサブフィールドのアドレス行程（Ｗ０、Ｗ１、Ｗ２、Ｗ３又はＷ４）で画素セルが消灯モードに設定される。 Here, in the first light emission drive sequence shown in FIG. 12, there is an opportunity to change the pixel cell from the extinguishing mode to the lighting mode state in each of the subfields in one frame display period as a unit display period. Only the reset process R of the first subfield SF0. That is, the pixel cell is turned off in the address process (W0, W1, W2, W3 or W4) of one of the subfields SF0, SF1, SF21 to SF24, SF31 to SF34, SF41 to SF44, and SF51 to SF54. When set to, this pixel cell cannot be returned to the lighting mode in the subsequent subfields. At this time, when the pixel drive data bit is at the logic level 1, the pixel cell is set to the extinction mode in the address process (W0, W1, W2, W3, or W4) of the subfield corresponding to the bit digit.

よって、各画素セルは、図１４の黒丸印にて示されるサブフィールドのアドレス行程で消灯モードに設定されるまでの間、先頭から連続したサブフィールド各々のサスティン行程Ｉにてサスティン放電発光(白丸に示す)する。この際、このサスティン放電発光による１フレーム表示期間内での総発光期間に対応した中間輝度が視覚される。   Therefore, each pixel cell is subjected to sustain discharge light emission (white circle) in the sustain process I of each subfield continuous from the beginning until the light-off mode is set in the address process of the subfield indicated by the black circle in FIG. To show). At this time, the intermediate luminance corresponding to the total light emission period within one frame display period by the sustain discharge light emission is visually recognized.

すなわち、パネル駆動部は、入力映像信号によって示される輝度レベルを７段階で表すディザ加算画素データＫＤに応じて、夫々１フレーム表示期間内での総発光期間が異なる図１４に示す如き発光パターンに従った駆動を実施するのである。   That is, the panel drive unit has a light emission pattern as shown in FIG. 14 in which the total light emission period in one frame display period differs according to the dither addition pixel data KD that represents the luminance level indicated by the input video signal in seven stages. The drive according to this is implemented.

例えば、ディザ加算画素データＫＤが最低の輝度レベルを表す［０００］である場合、パネル駆動部は、黒丸印にて示されるように、先頭のサブフィールドＳＦ０のアドレス行程Ｗ０において画素セルを消灯モードに設定する。この際、１フレーム表示期間を通して一切、サスティン放電発光が為されないので、最低の輝度レベル０が表現される。   For example, when the dither addition pixel data KD is [000] representing the lowest luminance level, the panel driving unit turns off the pixel cell in the address process W0 of the first subfield SF0 as indicated by a black circle. Set to. At this time, since no sustain discharge light is emitted during one frame display period, the lowest luminance level 0 is expressed.

又、ディザ加算画素データＫＤが上記［０００］よりも１段階だけ高輝度を表す[００１]である場合、パネル駆動部は、黒丸印にて示されるように、サブフィールドＳＦ１のアドレス行程Ｗ０のみで画素セルを消灯モードに設定する。この際、１フレーム表示期間を通して、サブフィールドＳＦ１のサスティン行程Ｉのみで期間「４」に亘りサスティン放電発光が為されるので、この期間「４」に対応した輝度レベルが表現される。   In addition, when the dither addition pixel data KD is [001] representing a luminance higher by one step than the above [000], the panel drive unit only includes the address process W0 of the subfield SF1, as indicated by the black circle. To set the pixel cell to the extinguishing mode. At this time, since the sustain discharge light emission is performed over the period “4” only in the sustain process I of the subfield SF1 throughout the one frame display period, the luminance level corresponding to the period “4” is expressed.

又、ディザ加算画素データＫＤが上記［００１］よりも１段階だけ高輝度を表す[０１０]である場合、パネル駆動部は、黒丸印にて示されるように、サブフィールドＳＦ２４のアドレス行程Ｗ０のみで画素セルを消灯モードに設定する。この際、サブフィールドＳＦ１のサスティン行程Ｉにて期間「４」、サブフィールドＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉにおいて夫々期間「２」に亘りサスティン放電発光が為されるので、その総発光期間「１２」に対応した輝度レベルが表現される。   In addition, when the dither addition pixel data KD is [010] representing a luminance higher by one step than the above [001], the panel driving unit only performs the address process W0 of the subfield SF24 as indicated by a black circle. To set the pixel cell to the extinguishing mode. At this time, since the sustain discharge light emission is performed for the period “4” in the sustain process I of the subfield SF1 and for the period “2” in the sustain process I of each of the subfields SF21 to SF24, the total light emission period “12”. "Is represented.

尚、ディザ加算画素データＫＤが［０１１］以上の高輝度を表す場合、パネル駆動部は、画面上下方向において隣接する４つの表示ライン各々に属する画素セル、つまり、
第(４Ｎ−３）番目の表示ラインに属する画素セル、
第(４Ｎ−２）番目の表示ラインに属する画素セル、
第(４Ｎ−１）番目の表示ラインに属する画素セル、
第(４Ｎ）番目の表示ラインの各々に属する画素セル、
の各々毎に、ディザ加算画素データＫＤに応じた１フレーム表示期間内での発光パターンを異ならせた発光駆動を実行する。 When the dither addition pixel data KD represents a high luminance of [011] or higher, the panel driving unit, the pixel cell belonging to each of four display lines adjacent in the vertical direction of the screen, that is,
A pixel cell belonging to the (4N-3) th display line;
A pixel cell belonging to the (4N-2) th display line;
A pixel cell belonging to the (4N-1) th display line;
Pixel cells belonging to each of the (4N) th display lines;
For each of these, light emission driving is performed by varying the light emission pattern within one frame display period according to the dither addition pixel data KD.

例えば、ディザ加算画素データＫＤが［０１１］である場合、パネル駆動部は、第(４Ｎ）番目の表示ライン、つまり第４、第８、第１２、・・・、第ｎ表示ライン各々に属する画素セルに対しては、黒丸印にて示されるように、サブフィールドＳＦ２１のアドレス行程Ｗ１のみで画素セルを消灯モードに設定する。この際、第(４Ｎ）番目の表示ラインに属する画素セルは、サブフィールドＳＦ１及びＳＦ２１各々のサスティン行程Ｉのみでサスティン放電発光が為されるので、その総発光期間「６」に対応した輝度レベルが表現される。又、第(４Ｎ−１）番目の表示ライン、つまり第３、第７、第１１、・・・、第(ｎ−１)表示ライン各々に属する画素セルに対しては、パネル駆動部は、サブフィールドＳＦ２２のアドレス行程Ｗ２のみで画素セルを消灯モードに設定する。この際、第(４Ｎ−１）番目の表示ラインに属する画素セルは、サブフィールドＳＦ１、ＳＦ２１及びＳＦ２２各々のサスティン行程Ｉのみでサスティン放電発光が為されるので、その総発光期間「８」に対応した輝度レベルが表現される。又、第(４Ｎ−２）番目の表示ライン、つまり第２、第６、第１０、・・・、第(ｎ−２)表示ライン各々に属する画素セルに対しては、パネル駆動部は、サブフィールドＳＦ２３のアドレス行程Ｗ３のみで画素セルを消灯モードに設定する。この際、第(４Ｎ−２）番目の表示ラインに属する画素セルは、サブフィールドＳＦ１、ＳＦ２１〜ＳＦ２３各々のサスティン行程Ｉのみでサスティン放電発光が為されるので、その総発光期間「１０」に対応した輝度レベルが表現される。又、第(４Ｎ−３）番目の表示ライン、つまり第１、第５、第９、・・・、第(ｎ−３)表示ライン各々に属する画素セルに対しては、パネル駆動部は、サブフィールドＳＦ２４のアドレス行程Ｗ０のみで画素セルを消灯モードに設定する。この際、第(４Ｎ−３）番目の表示ラインに属する画素セルは、サブフィールドＳＦ１、ＳＦ２１〜ＳＦ２４各々のサスティン行程Ｉのみでサスティン放電発光が為されるので、その総発光期間「１２」に対応した輝度レベルが表現される。   For example, when the dither addition pixel data KD is [011], the panel drive unit belongs to the (4N) th display line, that is, each of the fourth, eighth, twelfth,..., Nth display lines. For the pixel cell, as indicated by a black circle, the pixel cell is set to the extinguishing mode only in the address step W1 of the subfield SF21. At this time, since the pixel cells belonging to the (4N) th display line emit the sustain discharge only in the sustain process I of each of the subfields SF1 and SF21, the luminance level corresponding to the total light emission period “6”. Is expressed. For the (4N−1) th display line, that is, the pixel cells belonging to the third, seventh, eleventh,..., (N−1) th display lines, the panel driver The pixel cell is set to the extinguishing mode only in the address step W2 of the subfield SF22. At this time, since the pixel cells belonging to the (4N-1) th display line emit the sustain discharge only in the sustain process I of each of the subfields SF1, SF21 and SF22, the total light emission period “8”. The corresponding brightness level is expressed. For the (4N-2) th display line, that is, the pixel cells belonging to the second, sixth, tenth,..., (N-2) th display lines, the panel driver Only in the address process W3 of the subfield SF23, the pixel cell is set to the extinguishing mode. At this time, since the pixel cells belonging to the (4N-2) th display line emit the sustain discharge only in the sustain process I of each of the subfields SF1, SF21 to SF23, the total light emission period “10” is reached. The corresponding brightness level is expressed. For the (4N-3) th display line, that is, the pixel cells belonging to the first, fifth, ninth,..., (N-3) display lines, the panel driver The pixel cell is set to the extinguishing mode only in the address step W0 of the subfield SF24. At this time, since the pixel cells belonging to the (4N-3) th display line are subjected to the sustain discharge light emission only in the sustain process I of each of the subfields SF1, SF21 to SF24, the total light emission period is “12”. The corresponding brightness level is expressed.

すなわち、［０１１］なるディザ加算画素データＫＤに応じて、
第(４Ｎ）番目の表示ラインに属する画素セルは「６」、
第(４Ｎ−１）番目の表示ラインに属する画素セルは「８」、
第(４Ｎ−２）番目の表示ラインに属する画素セルは「１０」、
第(４Ｎ−３）番目の表示ラインに属する画素セルは「１２」、
なる輝度レベルで夫々発光することになる。 That is, according to the dither addition pixel data KD [011],
The pixel cell belonging to the (4N) th display line is “6”,
The pixel cell belonging to the (4N−1) th display line is “8”,
The pixel cell belonging to the (4N-2) th display line is “10”,
The pixel cell belonging to the (4N-3) th display line is “12”,
The light is emitted at the respective luminance levels.

同様に、［０１１］よりも１段階だけ高輝度を表す[１００]なるディザ加算画素データＫＤに応じて、
第(４Ｎ）番目の表示ラインに属する画素セルは「１５」、
第(４Ｎ−１）番目の表示ラインに属する画素セルは「１８」、
第(４Ｎ−２）番目の表示ラインに属する画素セルは「２１」、
第(４Ｎ−３）番目の表示ラインに属する画素セルは「２４」、
なる輝度レベルで夫々発光することになる。 Similarly, according to the dither addition pixel data KD of [100] that represents a higher brightness than [011] by one level,
The pixel cell belonging to the (4N) th display line is “15”,
The pixel cell belonging to the (4N-1) th display line is “18”,
The pixel cell belonging to the (4N-2) th display line is “21”,
The pixel cell belonging to the (4N-3) th display line is “24”,
The light is emitted at the respective luminance levels.

又、［１００］よりも１段階だけ高輝度を表す[１０１]なるディザ加算画素データＫＤに応じて、
第(４Ｎ）番目の表示ラインに属する画素セルは「２８」、
第(４Ｎ−１）番目の表示ラインに属する画素セルは「３２」、
第(４Ｎ−２）番目の表示ラインに属する画素セルは「３６」、
第(４Ｎ−３）番目の表示ラインに属する画素セルは「４０」、
なる輝度レベルで夫々発光することになる。 In addition, according to the dither addition pixel data KD [101] that represents the brightness by one level higher than [100],
The pixel cell belonging to the (4N) th display line is “28”,
The pixel cell belonging to the (4N−1) th display line is “32”,
The pixel cell belonging to the (4N-2) th display line is “36”,
The pixel cell belonging to the (4N-3) th display line is “40”,
The light is emitted at the respective luminance levels.

そして、最大輝度レベルを表す［１１０］なるディザ加算画素データＫＤに応じて、
第(４Ｎ）番目の表示ラインに属する画素セルは「４５」、
第(４Ｎ−１）番目の表示ラインに属する画素セルは「５０」、
第(４Ｎ−２）番目の表示ラインに属する画素セルは「５５」、
第(４Ｎ−３）番目の表示ラインに属する画素セルは「６０」、
なる輝度レベルで夫々発光することになる。 And according to the dither addition pixel data KD of [110] representing the maximum luminance level,
The pixel cell belonging to the (4N) th display line is “45”,
The pixel cell belonging to the (4N−1) th display line is “50”,
The pixel cell belonging to the (4N-2) th display line is “55”,
The pixel cell belonging to the (4N-3) th display line is “60”,
The light is emitted at the respective luminance levels.

要するに、第１発光駆動シーケンスに従った駆動では、ディザ加算画素データＫＤが［０１１］以上の高輝度を表す場合に限り、前述した如きラインディザ処理が実施されるのである。この際、低輝度成分の発光を担うサブフィールドＳＦ１（ラインディザ処理無し）に後続し、且つＳＦ１よりも１段階だけ高輝度な発光を担うサブフィールドＳＦ２１〜ＳＦ２４では、ラインディザ処理無しの駆動（ＫＤ＝［０１０］）と、ラインディザ処理有りの駆動（ＫＤ＝［０１１］）の双方が為される。   In short, in the drive according to the first light emission drive sequence, the line dither processing as described above is performed only when the dither addition pixel data KD represents a high luminance of [011] or higher. At this time, in the subfields SF21 to SF24 that follow the subfield SF1 (without line dithering processing) that is responsible for light emission of a low luminance component and that are responsible for light emission that is one level higher than SF1, driving without line dithering processing ( Both KD = [010]) and driving with line dither processing (KD = [011]) are performed.

ここで、上記ディザ加算画素データＫＤは、入力映像信号に対応した画素データＰＤに、前述した如きラインオフセットデータ及びディザ値を加算して得られた５ビットの加算結果から上位３ビット分を抽出して得られたものである。従って、例えば、画面の上下左右方向に隣接する４×４画素からなる１６個の画素（画素セル）各々に対応した画素データＰＤが全て同一の輝度レベルを表す場合であっても、各画素の１フレーム表示期間内での発光パターンは必ずしも同一とはならない。この際、隣接する４つの画素各々による各サブフィールド毎の平均発光期間の合計期間（１フレーム表示期間内での）に対応した輝度レベルが視覚されることになる。   The dither-added pixel data KD is extracted from the 5-bit addition result obtained by adding the line offset data and the dither value as described above to the pixel data PD corresponding to the input video signal. It was obtained. Therefore, for example, even when the pixel data PD corresponding to each of 16 pixels (pixel cells) composed of 4 × 4 pixels adjacent in the vertical and horizontal directions of the screen all represent the same luminance level, The light emission patterns within one frame display period are not necessarily the same. At this time, the luminance level corresponding to the total period (within one frame display period) of the average light emission period for each subfield by each of the four adjacent pixels is visually recognized.

図１５〜図１８は、各表示ライン上において互いに隣接して配置されている４つの画素セルを抜粋して、上記ディザ加算画素データＫＤに応じた、上記４つの画素セル各々の発光による平均発光期間を各サブフィールド毎に示す図である。 この際、図１５は、第(４Ｎ−３）番目の表示ライン上において夫々隣接して配置されている例えば画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々に対応したディザ加算画素データＫＤ(1,1)、ＫＤ(1,2)、ＫＤ(1,3)、ＫＤ(1,4)と、これら画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々の発光による各サブフィールドでの平均発光期間とを示す図である。又、図１６は、第(４Ｎ−２）番目の表示ラインに属する例えば画素セルＧ(2,1)、Ｇ(2,2)、Ｇ(2,3)、Ｇ(2,4)各々に対応したディザ加算画素データＫＤ(2,1)、ＫＤ(2,2)、ＫＤ(2,3)、ＫＤ(2,4)と、これら４つの画素セルＧ(2,1)、Ｇ(2,2)、Ｇ(2,3)、Ｇ(2,4)各々の発光による各サブフィールドでの平均発光期間とを示す図ある。又、図１７は、第(４Ｎ−１）番目の表示ラインに属する例えば画素セルＧ(3,1)、Ｇ(3,2)、Ｇ(3,3)、Ｇ(3,4)各々に対応したディザ加算画素データＫＤ(3,1)、ＫＤ(3,2)、ＫＤ(3,3)、ＫＤ(3,4)と、これら４つの画素セルＧ(3,1)、Ｇ(3,2)、Ｇ(3,3)、Ｇ(3,4)各々の発光による各サブフィールドでの平均発光期間とを示す図である。又、図１８は、第(４Ｎ）番目の表示ラインに属する例えば画素セルＧ(4,1)、Ｇ(4,2)、Ｇ(4,3)、Ｇ(4,4)各々に対応したディザ加算画素データＫＤ(4,1)、ＫＤ(4,2)、ＫＤ(4,3)、ＫＤ(4,4)と、これら４つの画素セルＧ(4,1)、Ｇ(4,2)、Ｇ(4,3)、Ｇ(4,4)各々の発光による各サブフィールドでの平均発光期間とを示す図である。 15 to 18 show four pixel cells arranged adjacent to each other on each display line, and average light emission by light emission of each of the four pixel cells according to the dither addition pixel data KD. It is a figure which shows a period for every subfield. At this time, FIG. 15 shows, for example, pixel cells G (1,1) , G (1,2) , G (1,3) arranged adjacent to each other on the (4N-3) th display line. , G (1,4) corresponding dither pixel data KD (1,1) , KD (1,2) , KD (1,3) , KD (1,4) and these pixel cells G (1 , 1) , G (1,2) , G (1,3) , G (1,4) are diagrams showing the average light emission period in each subfield. FIG. 16 shows, for example, pixel cells G (2,1) , G (2,2) , G (2,3) , G (2,4) belonging to the (4N-2) th display line. Corresponding dither addition pixel data KD (2,1) , KD (2,2) , KD (2,3) , KD (2,4) and these four pixel cells G (2,1) , G (2 , 2) , G (2,3) , G (2,4) are diagrams showing the average light emission period in each subfield by light emission. FIG. 17 shows, for example, pixel cells G (3,1) , G (3,2) , G (3,3) , G (3,4) belonging to the (4N-1) th display line. Corresponding dither addition pixel data KD (3,1) , KD (3,2) , KD (3,3) , KD (3,4) and these four pixel cells G (3,1) , G (3 , 2) , G (3,3) , G (3,4) are diagrams showing the average light emission period in each subfield by light emission. FIG. 18 corresponds to each of the pixel cells G (4,1) , G (4,2) , G (4,3) , G (4,4) belonging to the (4N) th display line. Dither addition pixel data KD (4,1) , KD (4,2) , KD (4,3) , KD (4,4) and these four pixel cells G (4,1) , G (4,2 ) ) , G (4,3) and G (4,4) are diagrams showing the average light emission period in each subfield due to light emission of each.

以上の如く、図１２に示される第１発光駆動シーケンスに従った駆動では、ディザ加算画素データＫＤが［０１１］よりも低輝度を表す場合には、図１４に示す如く、全画素セルが映像信号に応じて同一のサブフィールドで発光する、いわゆるラインディザ処理無しの駆動(KD＝[000],[001],[010])を実行する。この際、図１２に示す如き連続する４つのサブフィールドＳＦ２１〜ＳＦ２４からなるサブフィールド群ＳＧ２内では、図１４に示す如く、全サブフィールドで画素セルを発光させる駆動(KD＝[010])、及び消灯させる駆動(KD＝[000]又は[001])の内のいずれか一方が実行される。一方、ディザ加算画素データＫＤが［０１１］以上の高輝度を表す場合には、図１４に示す如く、隣接する４個の表示ライン各々毎に、その表示ライン上の画素セルが発光状態となるサブフィールドの数が異なる、いわゆるラインディザ処理有りの駆動(KD＝[011],[100],[101],[110])を実行する。この際、上記サブフィールド群ＳＧ２内では、図１４に示す如く、全サブフィールドで画素セルを発光させる駆動(KD＝[100]〜[110])、及び隣接する４個の表示ライン各々毎にその表示ライン上の画素セルが発光状態となるサブフィールドの数が異なる駆動(KD＝[011]）の内のいずれか一方が実行される。つまり、サブフィールドＳＦ２１〜ＳＦ２４からなるサブフィールド群ＳＧ２が、ラインディザ処理無し駆動時における階調と、ラインディザ処理有り駆動時における階調との繋ぎを為す階調歪補正サブフィールド群となる。   As described above, in the driving according to the first light emission driving sequence shown in FIG. 12, when the dither addition pixel data KD indicates lower brightness than [011], all the pixel cells are imaged as shown in FIG. In response to the signal, drive in the same subfield, ie, so-called line dithering-free driving (KD = [000], [001], [010]) is executed. At this time, in the subfield group SG2 composed of four consecutive subfields SF21 to SF24 as shown in FIG. 12, as shown in FIG. 14, driving for emitting pixel cells in all subfields (KD = [010]), And either one of the driving to be turned off (KD = [000] or [001]) is executed. On the other hand, when the dither addition pixel data KD represents a high luminance of [011] or higher, as shown in FIG. 14, the pixel cells on the display line are in a light emitting state for each of the four adjacent display lines. A drive with different so-called line dither processing (KD = [011], [100], [101], [110]) is executed. At this time, in the subfield group SG2, as shown in FIG. 14, driving for driving the pixel cells in all subfields (KD = [100] to [110]) and every four adjacent display lines are performed. One of the driving operations (KD = [011]) in which the number of subfields in which the pixel cells on the display line are in a light emitting state is different is executed. That is, the subfield group SG2 including the subfields SF21 to SF24 is a gradation distortion correction subfield group that connects the gradation in the drive without the line dither process and the gradation in the drive with the line dither process.

以上の如き駆動によれば、図１５〜図１８に示すように、ＳＦ１によるラインディザ処理無し駆動によって表現される輝度（輝度レベル「４」）と、ＳＦ２１〜ＳＦ２４によるラインディザ処理無し駆動によって表現される輝度（輝度レベル「６」又は「８」）との輝度差は、いずれの表示ラインに属する画素セルでも「２」となる。よって、低輝度を表現する階調（ラインディザ処理無し）及びこの階調よりも高輝度を表現する階調（ラインディザ処理有り）間での輝度差を、いずれの表示ラインに属する画素セルにおいても同一にすることができる。これにより、表示ノイズの低減された高品質な画像表示が可能になる。   According to the driving as described above, as shown in FIGS. 15 to 18, the luminance (brightness level “4”) expressed by driving without line dither processing by SF1 and the driving without line dither processing by SF21 to SF24 are expressed. The brightness difference from the brightness (brightness level “6” or “8”) is “2” in any pixel cell belonging to any display line. Therefore, a luminance difference between a gradation expressing low luminance (without line dithering) and a gradation expressing higher luminance than this gradation (with line dithering) is calculated in any pixel cell belonging to any display line. Can also be the same. As a result, high-quality image display with reduced display noise is possible.

(2) 第２発光駆動シーケンスに従った駆動
図１３に示す第２発光駆動シーケンスでは、図１２に示されるサブフィールドＳＦ２１〜ＳＦ２４に代わり単一のサブフィールドＳＦ２を実行し、サブフィールドＳＦ３４にてアドレス行程Ｗ４に代わりアドレス行程Ｗ０を実行する点を除く他の動作は、図１２に示される第１発光駆動シーケンスと同様である。この際、かかるサブフィールドＳＦ２において、パネル駆動部は、点灯モードにある画素セルのみを期間「８」に亘り発光維持させるサスティン行程Ｉと、画素駆動データビットに応じて、全画素セルを対象として各画素セルを選択的に消灯モードに推移せしめるアドレス行程Ｗ０とを順次実行する。 (2) Driving in accordance with the second light emission drive sequence In the second light emission drive sequence shown in FIG. 13, a single subfield SF2 is executed instead of the subfields SF21 to SF24 shown in FIG. Other operations are the same as those in the first light emission drive sequence shown in FIG. 12 except that the address process W0 is executed instead of the address process W4. At this time, in the subfield SF2, the panel drive unit targets all the pixel cells according to the sustain process I in which only the pixel cells in the lighting mode are maintained to emit light over the period “8” and the pixel drive data bits. The address process W0 for selectively shifting each pixel cell to the extinguishing mode is sequentially executed.

従って、第２発光駆動シーケンスによれば、各画素セルは、図１９の黒丸印にて示されるサブフィールドのアドレス行程で消灯モードに設定されるまでの間、先頭から連続したサブフィールド各々のサスティン行程Ｉにおいてサスティン放電発光(白丸に示す)が為されることになる。この際、かかる放電発光による１フレーム表示期間内での総発光期間に対応した中間輝度が視覚される。   Therefore, according to the second light emission drive sequence, each pixel cell is sustained in each subfield continuous from the beginning until it is set to the extinguishing mode in the address process of the subfield indicated by the black circle in FIG. In step I, sustain discharge light emission (indicated by white circles) is performed. At this time, the intermediate luminance corresponding to the total light emission period within one frame display period due to the discharge light emission is visually recognized.

すなわち、パネル駆動部は、入力映像信号によって示される輝度レベルを７段階で表すディザ加算画素データＫＤに応じて、夫々１フレーム表示期間内での総発光期間が異なる図１９に示す如き発光パターンに従った駆動を実施するのである。   That is, the panel drive unit has a light emission pattern as shown in FIG. 19 in which the total light emission period in one frame display period differs according to the dither addition pixel data KD that represents the luminance level indicated by the input video signal in seven stages. The drive according to this is implemented.

例えば、ディザ加算画素データＫＤが最低の輝度レベルを表す［０００］である場合、パネル駆動部は、黒丸印にて示されるように、先頭のサブフィールドＳＦ０のアドレス行程Ｗ０において画素セルを消灯モードに設定する。この際、１フレーム表示期間を通して一切、サスティン放電発光が為されないので、最低の輝度レベル０が表現される。   For example, when the dither addition pixel data KD is [000] representing the lowest luminance level, the panel driving unit turns off the pixel cell in the address process W0 of the first subfield SF0 as indicated by a black circle. Set to. At this time, since no sustain discharge light is emitted during one frame display period, the lowest luminance level 0 is expressed.

又、ディザ加算画素データＫＤが上記［０００］よりも１段階だけ高輝度を表す[００１]である場合、パネル駆動部は、黒丸印にて示されるように、サブフィールドＳＦ１のアドレス行程Ｗ０のみで画素セルを消灯モードに設定する。この際、１フレーム表示期間を通して、サブフィールドＳＦ１のサスティン行程Ｉのみで期間「４」に亘りサスティン放電発光が為されるので、この期間「４」に対応した輝度レベルが表現される。   In addition, when the dither addition pixel data KD is [001] representing a luminance higher by one step than the above [000], the panel drive unit only includes the address process W0 of the subfield SF1, as indicated by the black circle. To set the pixel cell to the extinguishing mode. At this time, since the sustain discharge light emission is performed over the period “4” only in the sustain process I of the subfield SF1 throughout the one frame display period, the luminance level corresponding to the period “4” is expressed.

又、ディザ加算画素データＫＤが上記［００１］よりも１段階だけ高輝度を表す[０１０]である場合、パネル駆動部は、黒丸印にて示されるように、サブフィールドＳＦ２のアドレス行程Ｗ０のみで画素セルを消灯モードに設定する。この際、サブフィールドＳＦ１のサスティン行程Ｉにて期間「４」、サブフィールドＳＦ２のサスティン行程Ｉにおいて夫々期間「８」に亘りサスティン放電発光が為されるので、その総発光期間「１２」に対応した輝度レベルが表現される。   In addition, when the dither addition pixel data KD is [010] representing a luminance higher by one step than the above [001], the panel driving unit only performs the address process W0 of the subfield SF2, as indicated by a black circle. To set the pixel cell to the extinguishing mode. At this time, since the sustain discharge light emission is performed for the period “4” in the sustain process I of the subfield SF1 and the period “8” in the sustain process I of the subfield SF2, respectively, the total light emission period “12” is supported. Brightness level is expressed.

又、ディザ加算画素データＫＤが上記［０１０］よりも１段階だけ高輝度を表す[０１１]である場合、パネル駆動部は、黒丸印にて示されるように、サブフィールドＳＦ３４のアドレス行程Ｗ０のみで画素セルを消灯モードに設定する。この際、サブフィールドＳＦ１のサスティン行程Ｉにて期間「４」、ＳＦ２のサスティン行程Ｉにて期間「８」、ＳＦ３１〜ＳＦ３４各々のサスティン行程Ｉにおいて夫々期間「３」に亘りサスティン放電発光が為されるので、総発光期間「２４」に対応した輝度レベルが表現される。   In addition, when the dither addition pixel data KD is [011] representing a brightness higher by one step than the above [010], the panel driving unit only performs the address process W0 of the subfield SF34 as indicated by a black circle. To set the pixel cell to the extinguishing mode. At this time, the sustain discharge light emission occurs during the period “4” in the sustain process I of the subfield SF1, the period “8” in the sustain process I of SF2, and the period “3” in the sustain process I of each of SF31 to SF34. Therefore, the luminance level corresponding to the total light emission period “24” is expressed.

尚、ディザ加算画素データＫＤが［１００］以上の高輝度を表す場合、パネル駆動部は、画面上下方向において隣接する４つの表示ライン各々に属する画素セル、つまり、
第(４Ｎ−３）番目の表示ラインに属する画素セル、
第(４Ｎ−２）番目の表示ラインに属する画素セル、
第(４Ｎ−１）番目の表示ラインに属する画素セル、
第(４Ｎ）番目の表示ラインの各々に属する画素セル、
の各々毎に、ディザ加算画素データＫＤに応じた１フレーム表示期間内での発光パターンを異ならせた駆動、いわゆるラインディザ処理を実行する。 Note that when the dither addition pixel data KD represents a high luminance of [100] or more, the panel drive unit, the pixel cells belonging to each of the four display lines adjacent in the vertical direction of the screen, that is,
A pixel cell belonging to the (4N-3) th display line;
A pixel cell belonging to the (4N-2) th display line;
A pixel cell belonging to the (4N-1) th display line;
Pixel cells belonging to each of the (4N) th display lines;
For each of these, a drive in which the light emission pattern is varied within one frame display period corresponding to the dither addition pixel data KD, so-called line dither processing is executed.

例えば、ディザ加算画素データＫＤが［１００］である場合、パネル駆動部は、第(４Ｎ）番目の表示ライン、つまり第４、第８、第１２、・・・、第ｎ表示ライン各々に属する画素セルに対しては、黒丸印にて示されるように、サブフィールドＳＦ３１のアドレス行程Ｗ１のみで画素セルを消灯モードに設定する。この際、第(４Ｎ）番目の表示ラインに属する画素セルは、サブフィールドＳＦ１、ＳＦ２及びＳＦ３１各々のサスティン行程Ｉのみでサスティン放電発光が為されるので、その総発光期間「１５」に対応した輝度レベルが表現される。又、第(４Ｎ−１）番目の表示ライン、つまり第３、第７、第１１、・・・、第(ｎ−１)表示ライン各々に属する画素セルに対しては、パネル駆動部は、サブフィールドＳＦ３２のアドレス行程Ｗ２のみで画素セルを消灯モードに設定する。この際、第(４Ｎ−１）番目の表示ラインに属する画素セルは、サブフィールドＳＦ１、ＳＦ２、ＳＦ３１及びＳＦ３２各々のサスティン行程Ｉのみでサスティン放電発光が為されるので、その総発光期間「１８」に対応した輝度レベルが表現される。又、第(４Ｎ−２）番目の表示ライン、つまり第２、第６、第１０、・・・、第(ｎ−２)表示ライン各々に属する画素セルに対しては、パネル駆動部は、サブフィールドＳＦ３３のアドレス行程Ｗ３のみで画素セルを消灯モードに設定する。この際、第(４Ｎ−２）番目の表示ラインに属する画素セルは、サブフィールドＳＦ１、ＳＦ２、ＳＦ３１〜ＳＦ３３各々のサスティン行程Ｉのみでサスティン放電発光が為されるので、その総発光期間「２１」に対応した輝度レベルが表現される。又、第(４Ｎ−３）番目の表示ライン、つまり第１、第５、第９、・・・、第(ｎ−３)表示ライン各々に属する画素セルに対しては、パネル駆動部は、サブフィールドＳＦ３４のアドレス行程Ｗ０のみで画素セルを消灯モードに設定する。この際、第(４Ｎ−３）番目の表示ラインに属する画素セルは、サブフィールドＳＦ１、ＳＦ２、ＳＦ３１〜ＳＦ３４各々のサスティン行程Ｉのみでサスティン放電発光が為されるので、その総発光期間「２４」に対応した輝度レベルが表現される。   For example, when the dither addition pixel data KD is [100], the panel drive unit belongs to the (4N) th display line, that is, each of the fourth, eighth, twelfth,..., Nth display lines. For pixel cells, as indicated by black circles, the pixel cells are set to the extinguishing mode only in the address process W1 of the subfield SF31. At this time, since the pixel cells belonging to the (4N) th display line are subjected to the sustain discharge light emission only in the sustain process I of each of the subfields SF1, SF2, and SF31, this corresponds to the total light emission period “15”. The brightness level is expressed. For the (4N−1) th display line, that is, the pixel cells belonging to the third, seventh, eleventh,..., (N−1) th display lines, the panel driver The pixel cell is set to the extinguishing mode only in the address step W2 of the subfield SF32. At this time, since the pixel cells belonging to the (4N-1) th display line emit the sustain discharge only in the sustain process I of each of the subfields SF1, SF2, SF31, and SF32, the total light emission period “18”. "Is represented. For the (4N-2) th display line, that is, the pixel cells belonging to the second, sixth, tenth,..., (N-2) th display lines, the panel driver The pixel cell is set to the extinguishing mode only in the address step W3 of the subfield SF33. At this time, since the pixel cells belonging to the (4N-2) th display line emit sustain discharge only in the sustain process I of each of the subfields SF1, SF2, SF31 to SF33, the total light emission period “21 "Is represented. For the (4N-3) th display line, that is, the pixel cells belonging to the first, fifth, ninth,..., (N-3) display lines, the panel driver The pixel cell is set to the extinguishing mode only in the address step W0 of the subfield SF34. At this time, since the pixel cells belonging to the (4N-3) th display line emit the sustain discharge only in the sustain process I of each of the subfields SF1, SF2, SF31 to SF34, the total light emission period “24”. "Is represented.

すなわち、［１００］なるディザ加算画素データＫＤに応じて、
第(４Ｎ）番目の表示ラインに属する画素セルは「１５」、
第(４Ｎ−１）番目の表示ラインに属する画素セルは「１８」、
第(４Ｎ−２）番目の表示ラインに属する画素セルは「２１」、
第(４Ｎ−３）番目の表示ラインに属する画素セルは「２４」、
なる輝度レベルで夫々発光することになる。 That is, according to the dither addition pixel data KD [100],
The pixel cell belonging to the (4N) th display line is “15”,
The pixel cell belonging to the (4N-1) th display line is “18”,
The pixel cell belonging to the (4N-2) th display line is “21”,
The pixel cell belonging to the (4N-3) th display line is “24”,
The light is emitted at the respective luminance levels.

同様に、［１００］よりも１段階だけ高輝度を表す[１０１]なるディザ加算画素データＫＤに応じて、
第(４Ｎ）番目の表示ラインに属する画素セルは「２８」、
第(４Ｎ−１）番目の表示ラインに属する画素セルは「３２」、
第(４Ｎ−２）番目の表示ラインに属する画素セルは「３６」、
第(４Ｎ−３）番目の表示ラインに属する画素セルは「４０」、
なる輝度レベルで夫々発光することになる。 Similarly, according to the dither addition pixel data KD of [101] that represents a brightness that is one level higher than [100],
The pixel cell belonging to the (4N) th display line is “28”,
The pixel cell belonging to the (4N−1) th display line is “32”,
The pixel cell belonging to the (4N-2) th display line is “36”,
The pixel cell belonging to the (4N-3) th display line is “40”,
The light is emitted at the respective luminance levels.

そして、最大輝度レベルを表す[１１０]なるディザ加算画素データＫＤに応じて、
第(４Ｎ）番目の表示ラインに属する画素セルは「４５」、
第(４Ｎ−１）番目の表示ラインに属する画素セルは「５０」、
第(４Ｎ−２）番目の表示ラインに属する画素セルは「５５」、
第(４Ｎ−３）番目の表示ラインに属する画素セルは「６０」、
なる輝度レベルで夫々発光することになる。 And according to the dither addition pixel data KD of [110] representing the maximum luminance level,
The pixel cell belonging to the (4N) th display line is “45”,
The pixel cell belonging to the (4N−1) th display line is “50”,
The pixel cell belonging to the (4N-2) th display line is “55”,
The pixel cell belonging to the (4N-3) th display line is “60”,
The light is emitted at the respective luminance levels.

要するに、図１３に示される第２発光駆動シーケンスに従った駆動では、ディザ加算画素データＫＤが［１００］以上の高輝度を表す場合において、前述した如きラインディザ処理を実行するのである。この際、低輝度成分の発光を担うサブフィールドＳＦ１及びＳＦ２（共にラインディザ処理無し）に後続し、且つＳＦ２よりも１段階だけ高輝度な発光を担うサブフィールド群ＳＧ３では、ラインディザ処理無しの駆動（ＫＤ＝［０１１］）と、ラインディザ処理有りの駆動（ＫＤ＝［１００］）の双方が為される。   In short, in the drive according to the second light emission drive sequence shown in FIG. 13, when the dither addition pixel data KD represents high luminance of [100] or more, the line dither process as described above is executed. At this time, in the subfield group SG3 that follows the subfields SF1 and SF2 (both without line dither processing) that are responsible for light emission of low luminance components and that is responsible for light emission that is one level higher than SF2, no line dither processing is performed. Both driving (KD = [011]) and driving with line dithering (KD = [100]) are performed.

図２０〜図２３は、各表示ライン上において互いに隣接して配置されている４つの画素セルを抜粋して、上記ディザ加算画素データＫＤに応じた、上記４つの画素セル各々の発光による平均発光期間を各サブフィールド毎に示す図である。 この際、図２０は、第(４Ｎ−３）番目の表示ライン上において夫々隣接して配置されている例えば画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々に対応したディザ加算画素データＫＤ(1,1)、ＫＤ(1,2)、ＫＤ(1,3)、ＫＤ(1,4)と、これら画素セルＧ(1,1)、Ｇ(1,2)、Ｇ(1,3)、Ｇ(1,4)各々の発光による各サブフィールドでの平均発光期間とを示す図である。又、図２１は、第(４Ｎ−２）番目の表示ラインに属する例えば画素セルＧ(2,1)、Ｇ(2,2)、Ｇ(2,3)、Ｇ(2,4)各々に対応したディザ加算画素データＫＤ(2,1)、ＫＤ(2,2)、ＫＤ(2,3)、ＫＤ(2,4)と、これら４つの画素セルＧ(2,1)、Ｇ(2,2)、Ｇ(2,3)、Ｇ(2,4)各々の発光による各サブフィールドでの平均発光期間とを示す図ある。又、図２２は、第(４Ｎ−１）番目の表示ラインに属する例えば画素セルＧ(3,1)、Ｇ(3,2)、Ｇ(3,3)、Ｇ(3,4)各々に対応したディザ加算画素データＫＤ(3,1)、ＫＤ(3,2)、ＫＤ(3,3)、ＫＤ(3,4)と、これら４つの画素セルＧ(3,1)、Ｇ(3,2)、Ｇ(3,3)、Ｇ(3,4)各々の発光による各サブフィールドでの平均発光期間とを示す図である。又、図２３は、第(４Ｎ）番目の表示ラインに属する例えば画素セルＧ(4,1)、Ｇ(4,2)、Ｇ(4,3)、Ｇ(4,4)各々に対応したディザ加算画素データＫＤ(4,1)、ＫＤ(4,2)、ＫＤ(4,3)、ＫＤ(4,4)と、これら４つの画素セルＧ(4,1)、Ｇ(4,2)、Ｇ(4,3)、Ｇ(4,4)各々の発光による各サブフィールドでの平均発光期間とを示す図である。 20 to 23 show four pixel cells arranged adjacent to each other on each display line, and average light emission by light emission of each of the four pixel cells according to the dither addition pixel data KD. It is a figure which shows a period for every subfield. At this time, FIG. 20 shows, for example, pixel cells G (1,1) , G (1,2) , G (1,3) arranged adjacent to each other on the (4N-3) th display line. , G (1,4) corresponding dither pixel data KD (1,1) , KD (1,2) , KD (1,3) , KD (1,4) and these pixel cells G (1 , 1) , G (1,2) , G (1,3) , G (1,4) are diagrams showing the average light emission period in each subfield. FIG. 21 shows the pixel cells G (2,1) , G (2,2) , G (2,3) , G (2,4) belonging to the (4N-2) th display line. Corresponding dither addition pixel data KD (2,1) , KD (2,2) , KD (2,3) , KD (2,4) and these four pixel cells G (2,1) , G (2 , 2) , G (2,3) , G (2,4) are diagrams showing the average light emission period in each subfield by light emission. FIG. 22 shows, for example, pixel cells G (3,1) , G (3,2) , G (3,3) and G (3,4) belonging to the (4N-1) th display line. Corresponding dither addition pixel data KD (3,1) , KD (3,2) , KD (3,3) , KD (3,4) and these four pixel cells G (3,1) , G (3 , 2) , G (3,3) , G (3,4) are diagrams showing the average light emission period in each subfield by light emission. FIG. 23 corresponds to each of the pixel cells G (4,1) , G (4,2) , G (4,3) , G (4,4) belonging to the (4N) th display line. Dither addition pixel data KD (4,1) , KD (4,2) , KD (4,3) , KD (4,4) and these four pixel cells G (4,1) , G (4,2 ) ) , G (4,3) and G (4,4) are diagrams showing the average light emission period in each subfield due to light emission of each.

このように、第２発光駆動シーケンスに従った駆動では、ディザ加算画素データＫＤが［１００］よりも低輝度を表す場合には、図１９に示す如く、属する表示ラインに拘わらずに各画素セルが同一のサブフィールドで発光する、いわゆるラインディザ処理無しの駆動(KD＝[000],[001],[010],[011])が為される。この際、図１３に示す如き連続する４つのサブフィールドＳＦ３１〜ＳＦ３４からなるサブフィールド群ＳＧ３内では、図１９に示す如く、属する表示ラインに拘わらずに各画素セルを発光させる駆動(KD＝[011])、及び消灯させる駆動(KD＝[000],[001],[010])の内のいずれか一方が実行される。一方、ディザ加算画素データＫＤが［１００］以上の高輝度を表す場合には、図１９に示す如く、隣接する４個の表示ライン各々毎に、その表示ライン上の画素セルが発光状態となるサブフィールドの数が異なる、いわゆるラインディザ処理有りの駆動(KD＝[100],[101],[110])が為される。この際、上記サブフィールド群ＳＧ３内では、図１４に示す如く、全サブフィールドで画素セルを発光させる駆動(KD＝[101],[110])、及び隣接する４個の表示ライン各々毎にその表示ライン上の画素セルが発光状態となるサブフィールドの数が異なる駆動(KD＝[100]）の内のいずれか一方が実行される。つまり、サブフィールドＳＦ３１〜ＳＦ３４からなるサブフィールド群ＳＧ３が、ラインディザ処理無し駆動時における階調と、ラインディザ処理有り駆動時における階調との繋ぎを為す階調歪補正サブフィールド群となる。   As described above, in the driving according to the second light emission driving sequence, when the dither addition pixel data KD represents a lower luminance than [100], as shown in FIG. Are driven without the so-called line dither processing (KD = [000], [001], [010], [011]). At this time, in the subfield group SG3 composed of four consecutive subfields SF31 to SF34 as shown in FIG. 13, as shown in FIG. 19, driving for causing each pixel cell to emit light regardless of the display line to which it belongs (KD = [ [0111]) and driving to be turned off (KD = [000], [001], [010]) are executed. On the other hand, when the dither addition pixel data KD represents a high luminance of [100] or more, as shown in FIG. 19, the pixel cells on the display line are in a light emitting state for each of the four adjacent display lines. Driving with different numbers of subfields, so-called line dither processing (KD = [100], [101], [110]) is performed. At this time, in the subfield group SG3, as shown in FIG. 14, the drive for causing the pixel cells to emit light in all the subfields (KD = [101], [110]) and every four adjacent display lines. One of the driving operations (KD = [100]) in which the number of subfields in which the pixel cells on the display line are in a light emitting state is different is executed. That is, the subfield group SG3 composed of the subfields SF31 to SF34 is a gradation distortion correction subfield group for connecting the gradation when driving without line dither processing and the gradation when driving with line dither processing.

かかる駆動によれば、図２０〜図２３に示すように、ＳＦ１及びＳＦ２によるラインディザ処理無し駆動によって表現される輝度（輝度レベル「１２」）と、ＳＦ３１〜ＳＦ３４によるラインディザ処理無し駆動によって表現される輝度（輝度レベル「１５」又は「１８」）との輝度差は、いずれの表示ラインに属する画素セルでも「３」となる。よって、低輝度を表現する階調（ラインディザ処理無し）及びこの階調よりも高輝度を表現する階調（ラインディザ処理有り）間での輝度差を、いずれの表示ラインに属する画素セルにおいても同一にすることができる。これにより、表示ノイズの低減された高品質な画像表示が可能になる。   According to such driving, as shown in FIGS. 20 to 23, the luminance (brightness level “12”) expressed by driving without line dithering by SF1 and SF2 and the driving without line dithering by SF31 to SF34 are expressed. The luminance difference from the luminance (luminance level “15” or “18”) is “3” in any pixel cell belonging to any display line. Therefore, a luminance difference between a gradation expressing low luminance (without line dithering) and a gradation expressing higher luminance than this gradation (with line dithering) is calculated in any pixel cell belonging to any display line. Can also be the same. As a result, high-quality image display with reduced display noise is possible.

以上の如く、図１１に示されるプラズマディスプレイ装置は、入力映像信号の平均輝度レベルが所定の基準輝度レベルより低い場合には、ＰＤＰ１００に対して、図１２に示す第１発光駆動シーケンスに従った図１４〜図１８の如き駆動（以下、第１ラインディザ駆動と称する）を実施する。一方、入力映像信号の平均輝度レベルが上記基準輝度レベルより高い場合には、ＰＤＰ１００に対して、図１３に示す如き第２発光駆動シーケンスに従った図１９〜図２３の如き駆動（以下、第２ラインディザ駆動と称する）を実施する。 As mentioned above, the plasma display apparatus shown in FIG. 11, when the average luminance level of the input video signal have a low than a predetermined reference brightness level, to the PDP 100, according to the first emission drive sequence shown in FIG. 12 14 to 18 (hereinafter, referred to as first line dither drive) is performed. On the other hand, when the average luminance level of the input video signal is not higher than the standard brightness level, to the PDP 100, such as the drive of 19 to 23 according to the second emission-drive sequence as shown in FIG. 13 (hereinafter, (Referred to as second line dither drive).

この際、上記第１ラインディザ駆動では、図１４に示す如く、サブフィールドＳＦ２１〜ＳＦ２４からなるサブフィールド群ＳＧ２が、ラインディザ処理無し駆動時における階調と、ラインディザ処理有り駆動時における階調との繋ぎを為す階調歪補正サブフィールド群となる。一方、上記第２ラインディザ駆動では、図１９に示す如く、サブフィールド群ＳＧ２よりも高輝度表示を担うサブフィールドＳＦ３１〜ＳＦ３４なるサブフィールド群ＳＧ３が、ラインディザ処理無し駆動時における階調と、ラインディザ処理有り駆動時における階調との繋ぎを為す階調歪補正サブフィールド群となる。   At this time, in the first line dither drive, as shown in FIG. 14, the subfield group SG2 composed of the subfields SF21 to SF24 is divided into gradations when driving without line dithering and gradations when driving with line dithering. Is a sub-field group of gradation distortion correction for connecting to. On the other hand, in the second line dither drive, as shown in FIG. 19, the subfield group SG3, which is subfields SF31 to SF34 responsible for higher luminance display than the subfield group SG2, is divided into gray levels when driving without line dither processing. This is a gradation distortion correction subfield group for connection with gradations during driving with line dither processing.

ここで、プラズマディスプレイ装置では、電力消費を抑えるべく、入力映像信号の平均輝度レベルが所定輝度レベルよりも高い場合には低い場合に比して、各サブフィールドに割り当てる発光維持期間を短縮させるべき制御が為される。この際、プラズマディスプレイ装置においては、各サブフィールド毎に、そのサブフィールドのサスティン行程にて上記発光維持期間に亘りサスティンパルスを繰り返し各画素セルに印加して画素セルを繰り返しサスティン放電させることにより、その放電に伴う発光状態を維持するようにしている。従って、割り当てられている発光維持期間が短いサブフィールド群ＳＧ２に対して、更にその発光維持期間を短かくすべき制御を行うと、サブフィールド群ＳＧ２を４つのサブフィールドＳＦ２１〜ＳＦ２４にて構築することができなくなる場合がある。例えば、入力映像信号の平均輝度レベルが所定輝度レベルよりも高い場合には、サブフィールド群ＳＧ２に割り当てるべき発光維持期間を「８」から「３」に短縮させるべき制御を実施するものとする。この際、サスティンパルス１回分の印加が発光維持期間「１」に対応していると、上記の如き発光維持期間「３」に対応したサスティンパルスの印加回数は「３」となるが、これを４つのサブフィールドＳＦ２１〜ＳＦ２４各々に分割して割り当てることはできない。   Here, in the plasma display device, in order to reduce power consumption, when the average luminance level of the input video signal is higher than the predetermined luminance level, the light emission maintenance period assigned to each subfield should be shortened as compared with the case where it is low. Control is made. At this time, in the plasma display device, for each subfield, the sustain pulse of the subfield is repeatedly applied to each pixel cell over the light emission sustaining period in the sustain process of the subfield to repeatedly sustain the pixel cell. The light emission state accompanying the discharge is maintained. Therefore, when the subfield group SG2 having a short light emission sustain period is controlled to further shorten the light emission sustain period, the subfield group SG2 is constructed by the four subfields SF21 to SF24. May not be possible. For example, when the average luminance level of the input video signal is higher than a predetermined luminance level, control for reducing the light emission maintenance period to be assigned to the subfield group SG2 from “8” to “3” is performed. At this time, if the application of one sustain pulse corresponds to the light emission sustain period “1”, the number of sustain pulses applied corresponding to the light emission sustain period “3” as described above is “3”. It cannot be divided and assigned to each of the four subfields SF21 to SF24.

そこで、図１１に示すプラズマディスプレイ装置では、入力映像信号の平均輝度レベルが高い場合には、ラインディザ処理無し駆動時における階調とラインディザ処理有り駆動時における階調との繋ぎを為す階調歪補正サブフィールド群を、ＳＧ２よりも高輝度表示を担うサブフィールド群ＳＧ３に変更するようにしたのである。サブフィールド群ＳＧ３はＳＧ２に比して割り当てられる発光維持期間が長いので、その分だけ印加すべきサスティンパルスの回数も多い。よって、サブフィールド群ＳＧ３に割り当てられている発光維持期間が短縮されても、その発光維持期間に対応したサスティンパルスの印加回数を４分割して、サブフィールド群ＳＧ３を為す４つのサブフィールドＳＦ３１〜ＳＦ３４各々に割り当てることが可能になる。   Therefore, in the plasma display device shown in FIG. 11, when the average luminance level of the input video signal is high, the gradation for connecting the gradation when driving without line dither processing and the gradation when driving with line dither processing is performed. The distortion correction subfield group is changed to a subfield group SG3 that bears higher luminance display than SG2. Since the subfield group SG3 has a longer light emission sustain period than SG2, the number of sustain pulses to be applied is increased accordingly. Therefore, even if the light emission sustain period assigned to the subfield group SG3 is shortened, the number of sustain pulses applied corresponding to the light emission sustain period is divided into four to form the four subfields SF31 to SF3 constituting the subfield group SG3. It becomes possible to assign to each SF34.

サブフィールド法に基づく発光駆動シーケンスの一例を示す図である。It is a figure which shows an example of the light emission drive sequence based on a subfield method. 図１に示される発光駆動シーケンスに基づく１フィールド期間内での発光駆動パターンの一例を示す図である。It is a figure which shows an example of the light emission drive pattern within 1 field period based on the light emission drive sequence shown by FIG. 本発明による表示パネルの駆動方法に基づいてプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。It is a figure which shows schematic structure of the plasma display apparatus which drives a plasma display panel based on the drive method of the display panel by this invention. ディザマトリクス回路２２０にて生成されるディザ値の一例を示す図である。6 is a diagram illustrating an example of a dither value generated by a dither matrix circuit 220. FIG. 本発明による表示パネルの駆動方法に基づく１フレーム表示期間内での発光パターンを示す図である。It is a figure which shows the light emission pattern in 1 frame display period based on the drive method of the display panel by this invention. 本発明による表示パネルの駆動方法に基づく発光駆動シーケンスの一例を示す図である。It is a figure which shows an example of the light emission drive sequence based on the drive method of the display panel by this invention. 第（４Ｎ−３）表示ラインに属する４つの画素セルにおける各サブフィールド毎の平均発光期間を示す図である。It is a figure which shows the average light emission period for every subfield in four pixel cells which belong to the (4N-3) th display line. 第（４Ｎ−２）表示ラインに属する４つの画素セルにおける各サブフィールド毎の平均発光期間を示す図である。It is a figure which shows the average light emission period for every subfield in four pixel cells which belong to the (4N-2) th display line. 第（４Ｎ−１）表示ラインに属する４つの画素セルにおける各サブフィールド毎の平均発光期間を示す図である。It is a figure which shows the average light emission period for every subfield in four pixel cells which belong to a (4N-1) th display line. 第（４Ｎ）表示ラインに属する４つの画素セルにおける各サブフィールド毎の平均発光期間を示す図である。It is a figure which shows the average light emission period for every subfield in four pixel cells which belong to the (4N) th display line. 本発明による表示パネルの駆動方法に基づいてプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の他の構成を示す図である。It is a figure which shows the other structure of the plasma display apparatus which drives a plasma display panel based on the drive method of the display panel by this invention. 図１１に示されるプラズマディスプレイ装置においてＰＤＰ１００を駆動する際に用いられる第１発光駆動シーケンスを示す図である。It is a figure which shows the 1st light emission drive sequence used when driving PDP100 in the plasma display apparatus shown by FIG. 図１１に示されるプラズマディスプレイ装置においてＰＤＰ１００を駆動する際に用いられる第２発光駆動シーケンスを示す図である。It is a figure which shows the 2nd light emission drive sequence used when driving PDP100 in the plasma display apparatus shown by FIG. 第１発光駆動シーケンスに基づく発光駆動パターンを示す図である。It is a figure which shows the light emission drive pattern based on a 1st light emission drive sequence. 図１４に示される駆動を実施した際の、第（４Ｎ−３）表示ラインに属する４つの画素セルにおける各サブフィールド毎の平均発光期間の一例を示す図である。FIG. 15 is a diagram illustrating an example of an average light emission period for each subfield in four pixel cells belonging to the (4N-3) th display line when the driving illustrated in FIG. 14 is performed. 図１４に示される駆動を実施した際の、第（４Ｎ−２）表示ラインに属する４つの画素セルにおける各サブフィールド毎の平均発光期間の一例を示す図である。FIG. 15 is a diagram illustrating an example of an average light emission period for each subfield in four pixel cells belonging to the (4N-2) th display line when the driving illustrated in FIG. 14 is performed. 図１４に示される駆動を実施した際の、第（４Ｎ−１）表示ラインに属する４つの画素セルにおける各サブフィールド毎の平均発光期間の一例を示す図である。FIG. 15 is a diagram illustrating an example of an average light emission period for each subfield in four pixel cells belonging to the (4N−1) th display line when the driving illustrated in FIG. 14 is performed. 図１４に示される駆動を実施した際の、第（４Ｎ）表示ラインに属する４つの画素セルにおける各サブフィールド毎の平均発光期間の一例を示す図である。FIG. 15 is a diagram illustrating an example of an average light emission period for each subfield in four pixel cells belonging to the (4N) th display line when the driving illustrated in FIG. 14 is performed. 図１３に示される第２発光駆動シーケンスに基づく発光駆動パターンを示す図である。It is a figure which shows the light emission drive pattern based on the 2nd light emission drive sequence shown by FIG. 図１９に示される駆動を実施した際の、第（４Ｎ−３）表示ラインに属する４つの画素セルにおける各サブフィールド毎の平均発光期間の一例を示す図である。FIG. 20 is a diagram illustrating an example of an average light emission period for each subfield in four pixel cells belonging to the (4N-3) th display line when the driving illustrated in FIG. 19 is performed. 図１９に示される駆動を実施した際の、第（４Ｎ−２）表示ラインに属する４つの画素セルにおける各サブフィールド毎の平均発光期間の一例を示す図である。FIG. 20 is a diagram illustrating an example of an average light emission period for each subfield in four pixel cells belonging to the (4N-2) th display line when the driving illustrated in FIG. 19 is performed. 図１９に示される駆動を実施した際の、第（４Ｎ−１）表示ラインに属する４つの画素セルにおける各サブフィールド毎の平均発光期間の一例を示す図である。FIG. 20 is a diagram illustrating an example of an average light emission period for each subfield in four pixel cells belonging to the (4N−1) th display line when the driving illustrated in FIG. 19 is performed. 図１９に示される駆動を実施した際の、第（４Ｎ）表示ラインに属する４つの画素セルにおける各サブフィールド毎の平均発光期間の一例を示す図である。FIG. 20 is a diagram illustrating an example of an average light emission period for each subfield in four pixel cells belonging to the (4N) th display line when the driving illustrated in FIG. 19 is performed.

符号の説明Explanation of symbols

６０ 駆動制御回路
９０ 平均輝度演算回路
１００ ＰＤＰ
２１０ ラインオフセットデータ生成回路
２２０ ディザマトリクス回路 60 drive control circuit 90 average luminance calculation circuit 100 PDP
210 Line offset data generation circuit 220 Dither matrix circuit

Claims (16)

各表示ラインに画素を担う複数の画素セルが配列されている表示パネルを、映像信号に基づく各画素に対応した画素データに応じてフレーム表示期間内における複数のサブフィールド毎に階調駆動する表示パネルの駆動方法であって、
前記画素データに応じて前記フレーム表示期間内における１の前記サブフィールドのみで前記画素セルの状態を点灯モード及び消灯モードの内の一方の状態から他方の状態に遷移させ、前記サブフィールド各々において前記点灯モードの状態にある前記画素セルのみを当該サブフィールドに割り当てられている発光回数だけ発光維持させるにあたり、
前記フレーム表示期間内において連続して配置された夫々Ｍ個（Ｍは２以上の整数）のサブフィールドからなる特定サブフィールド群及び前記特定サブフィールド群に後続する後続サブフィールド群の内の前記後続サブフィールド群内では、前記画素セルの状態を前記一方の状態から前記他方の状態に遷移させるべき前記１のサブフィールドを隣接したＭ個の表示ライン各々毎に異ならせる第１処理を実行し、
前記特定サブフィールド群内では、前記映像信号によって示される輝度レベルが所定輝度レベルよりも大なる場合には前記第１処理を実行する一方、前記映像信号によって示される輝度レベルが前記所定輝度レベルよりも小なる場合には前記画素セルの状態を前記一方の状態から前記他方の状態に遷移させるべき前記１のサブフィールドを前記Ｍ個の表示ライン各々で同一のサブフィールドとする第２処理を実行することを特徴とする表示パネルの駆動方法。 Display in which a display panel in which a plurality of pixel cells bearing pixels are arranged in each display line is driven in gradation for each of a plurality of subfields within a frame display period according to pixel data corresponding to each pixel based on a video signal A panel driving method,
In accordance with the pixel data, the state of the pixel cell is changed from one of the lighting mode and the non-lighting mode to the other in only one of the subfields in the frame display period. In maintaining only the pixel cells in the lighting mode state for the number of times of light emission assigned to the subfield,
The following of a specific subfield group consisting of M (M is an integer of 2 or more) subfields arranged consecutively within the frame display period and a subsequent subfield group following the specific subfield group In the subfield group, a first process is performed to change the one subfield to be changed from the one state to the other state for each of the adjacent M display lines.
In the specific subfield group, when the luminance level indicated by the video signal is higher than a predetermined luminance level, the first process is executed, while the luminance level indicated by the video signal is higher than the predetermined luminance level. If the value is smaller, the second process is performed in which the one subfield to be changed from the one state to the other state is the same subfield in each of the M display lines. And a display panel driving method. 前記特定サブフィールド群内では、前記映像信号にて示される輝度レベルが所定輝度レベルである場合には前記第２処理を実行する一方、前記映像信号にて示される輝度レベルが前記所定輝度レベルよりも１段階だけ高輝度な輝度レベルである場合には前記第１処理を実行することを特徴とする請求項１記載の表示パネルの駆動方法。   In the specific subfield group, when the luminance level indicated by the video signal is a predetermined luminance level, the second process is executed, while the luminance level indicated by the video signal is greater than the predetermined luminance level. The display panel driving method according to claim 1, wherein the first process is executed when the brightness level is high in only one step. 前記フレーム表示期間内において前記サブフィールド各々に割り当てられている前記発光回数の合計数に応じて、前記特定サブフィールド群の前記フレーム表示期間内における位置を変更することを特徴とする請求項１記載の表示パネルの駆動方法。   The position of the specific subfield group within the frame display period is changed according to the total number of times of light emission assigned to each of the subfields within the frame display period. Display panel drive method. 前記フレーム表示期間内における前記特定サブフィールド群の直前には先頭のサブフィールドを含む夫々隣接した複数のサブフィールドからなる先頭サブフィールド群が配置されており、
前記合計数が所定値よりも大である場合には小である場合に比して前記先頭サブフィールド群内のサブフィールドの数が多いことを特徴とする請求項３記載の表示パネルの駆動方法。 A head subfield group consisting of a plurality of adjacent subfields including the head subfield is arranged immediately before the specific subfield group in the frame display period,
4. The display panel driving method according to claim 3, wherein when the total number is larger than a predetermined value, the number of subfields in the first subfield group is larger than when the total number is smaller. . 前記映像信号にて示される輝度レベルが前記所定輝度レベルよりも大なる場合には、前記先頭サブフィールド群、前記特定サブフィールド群及び前記後続サブフィールド群各々に属する前記サブフィールド各々の内で前記映像信号にて示される輝度レベルに対応した数の連続したサブフィールド各々において前記画素セルを発光維持させることを特徴とする請求項４記載の表示パネルの駆動方法。   When the luminance level indicated by the video signal is higher than the predetermined luminance level, the subfields belonging to the first subfield group, the specific subfield group, and the subsequent subfield group, respectively. 5. The display panel driving method according to claim 4, wherein the light emission of the pixel cell is maintained in each of a number of consecutive subfields corresponding to the luminance level indicated by the video signal. 前記映像信号にて示される輝度レベルが前記所定輝度レベルよりも１段階だけ高輝度な輝度レベルである場合には前記特定サブフィールド群内において前記画素セルを連続して発光維持させる前記サブフィールドの数が隣接したＭ個の前記表示ライン各々毎に異なる一方、
前記映像信号にて示される輝度レベルが前記所定輝度レベル以下である場合には前記特定サブフィールド群内において前記画素セルを連続して発光維持させる前記サブフィールドの数は、隣接したＭ個の前記表示ライン各々毎に同一であることを特徴とする請求項２記載の表示パネルの駆動方法。 When the luminance level indicated by the video signal is a luminance level that is one level higher than the predetermined luminance level, the subfields that continuously maintain the light emission of the pixel cells in the specific subfield group are displayed. While the number is different for each of the M adjacent display lines,
When the luminance level indicated by the video signal is equal to or lower than the predetermined luminance level, the number of the subfields that continuously maintain the light emission of the pixel cells in the specific subfield group is the M number of adjacent ones. 3. The display panel driving method according to claim 2, wherein the display lines are the same for each display line. 前記映像信号にて示される輝度レベルが前記所定輝度レベル以下の場合には前記特定サブフィールド群内の全ての前記サブフィールドにおいて一律に前記画素セルを前記点灯モード及び前記消灯モードの内の一方に設定する一方、
前記映像信号にて示される輝度レベルが前記所定輝度レベルよりも大なる場合には前記特定サブフィールド群及び前記後続サブフィールド群に属する一連のサブフィールド各々の内で前記輝度レベルに応じた数の連続したサブフィールド各々において前記画素セルを前記点灯モードに設定することを特徴とする請求項２記載の表示パネルの駆動方法。 When the luminance level indicated by the video signal is equal to or lower than the predetermined luminance level, the pixel cells are uniformly set to one of the lighting mode and the extinguishing mode in all the subfields in the specific subfield group. While setting
When the luminance level indicated by the video signal is higher than the predetermined luminance level, a number corresponding to the luminance level in each of a series of subfields belonging to the specific subfield group and the succeeding subfield group. 3. The display panel driving method according to claim 2, wherein the pixel cell is set to the lighting mode in each of the continuous subfields. 前記フレーム表示期間内において先頭の前記サブフィールドを除く各サブフィールドにおいて、前記点灯モードの状態にある前記画素セルのみを当該サブフィールドに割り当てられている発光回数だけ発光維持させるサスティン行程と、前記画素データに応じて前記画素セルを前記点灯モード及び前記消灯モードの内の一方の状態に設定するアドレス行程と、を順次実行することを特徴とする請求項１記載の表示パネルの駆動方法。   In each subfield excluding the first subfield in the frame display period, a sustain process in which only the pixel cells in the lighting mode are maintained to emit light for the number of times of light emission assigned to the subfield, and the pixel The display panel driving method according to claim 1, wherein an address process for setting the pixel cell to one of the lighting mode and the extinguishing mode is sequentially executed according to data. 前記特定サブフィールド群及び前記後続サブフィールド群内の前記サブフィールド各々において、
前記点灯モードの状態にある前記画素セルのみを当該サブフィールドに割り当てられている発光期間に亘り発光維持させるサスティン行程と、
前記画素データに応じて前記画素セルを前記点灯モード及び前記消灯モードの内の一方の状態に設定するアドレス行程と、を順次実行することを特徴とする請求項２記載の表示パネルの駆動方法。 In each of the subfields in the specific subfield group and the subsequent subfield group,
A sustain process for maintaining light emission only for the pixel cells in the lighting mode for the light emission period assigned to the subfield;
3. The display panel driving method according to claim 2, wherein an address process for setting the pixel cell to one of the lighting mode and the extinguishing mode is sequentially executed in accordance with the pixel data. 前記映像信号にて示される輝度レベルが前記所定輝度レベルである場合には前記特定サブフィールド群内の最後尾の前記サブフィールドのみで前記画素セルの状態を前記点灯モードの状態から前記消灯モードの状態に遷移させる一方、
前記映像信号にて示される輝度レベルが前記所定輝度レベルよりも大である場合には前記特定サブフィールド群及び前記後続サブフィールド群内のサブフィールド各々の内の１のサブフィールドのみで前記画素セルを前記点灯モードの状態から前記消灯モードの状態に遷移させることを特徴とする請求項１記載の表示パネルの駆動方法。 When the luminance level indicated by the video signal is the predetermined luminance level, the state of the pixel cell is changed from the lighting mode state to the extinguishing mode only in the last subfield in the specific subfield group. While transitioning to a state,
When the luminance level indicated by the video signal is higher than the predetermined luminance level, the pixel cell is included in only one subfield of each of the specific subfield group and the subfield in the subsequent subfield group. The display panel driving method according to claim 1, further comprising: transitioning from the lighting mode state to the extinguishing mode state. 前記映像信号が前記所定輝度レベルよりも高輝度を表す場合には前記映像信号によって表される輝度レベルよりも高輝度な輝度レベルを表す画素データに応じて前記表示パネルを駆動することを特徴とする請求項１記載の表示パネルの駆動方法。   When the video signal represents a brightness higher than the predetermined brightness level, the display panel is driven according to pixel data representing a brightness level higher than the brightness level represented by the video signal. The display panel driving method according to claim 1. 隣接する前記表示ライン各々に属する前記画素セル各々に対応した前記画素データの各々に夫々異なるオフセットデータを加算すると共に、前記表示パネルの左右上下方向に隣接する複数の画素セルからなる画素セル群内の各画素位置に対応したディザ値を前記画素セル群内の各画素に対応した前記画素データ各々に加算することを特徴とする請求項１１記載の表示パネルの駆動方法。   A different offset data is added to each of the pixel data corresponding to each of the pixel cells belonging to each of the adjacent display lines, and within a pixel cell group consisting of a plurality of pixel cells adjacent in the horizontal and vertical directions of the display panel 12. The display panel driving method according to claim 11, wherein a dither value corresponding to each pixel position is added to each of the pixel data corresponding to each pixel in the pixel cell group. 前記オフセットデータは前記映像信号が前記所定輝度レベルより高輝度な場合に加算されることを特徴とする請求項１２記載の表示パネルの駆動方法。   13. The display panel driving method according to claim 12, wherein the offset data is added when the video signal has a luminance higher than the predetermined luminance level. 前記映像信号が前記所定輝度レベルより高輝度な場合には前記ディザ値を増加することを特徴とする請求項１２記載の表示パネルの駆動方法。、   13. The display panel driving method according to claim 12, wherein the dither value is increased when the video signal has a luminance higher than the predetermined luminance level. , 前記フレーム表示期間内における先頭のサブフィールドのみで全ての前記画素セルを前記点灯モードに初期化し、前記サブフィールド各々の内の１のサブフィールドのみで前記画素セルを前記点灯モードの状態から前記消灯モードの状態に遷移させることを特徴とする請求項８記載の表示パネルの駆動方法。   All the pixel cells are initialized to the lighting mode only in the first subfield in the frame display period, and the pixel cells are turned off from the lighting mode state in only one subfield in each of the subfields. 9. The display panel driving method according to claim 8, wherein transition to a mode state is performed. 前記第２処理が、前記特定サブフィールド群内の最後尾の前記サブフィールドのみで実行されることを特徴とする請求項２記載の表示パネルの駆動方法。   3. The display panel driving method according to claim 2, wherein the second process is executed only in the last subfield in the specific subfield group.
JP2005073009A 2004-07-08 2005-03-15 Driving method of display panel Expired - Fee Related JP4828840B2 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005073009A JP4828840B2 (en) 2004-07-08 2005-03-15 Driving method of display panel
EP05014540A EP1615198A3 (en) 2004-07-08 2005-07-05 Method of driving a display panel
KR1020050060842A KR100740063B1 (en) 2004-07-08 2005-07-06 Method of driving a display panel
US11/176,471 US7501997B2 (en) 2004-07-08 2005-07-08 Method of driving a display panel

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004201669 2004-07-08
JP2004201669 2004-07-08
JP2005073009A JP4828840B2 (en) 2004-07-08 2005-03-15 Driving method of display panel

Publications (2)

Publication Number Publication Date
JP2006047970A JP2006047970A (en) 2006-02-16
JP4828840B2 true JP4828840B2 (en) 2011-11-30

Family

ID=35134621

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005073009A Expired - Fee Related JP4828840B2 (en) 2004-07-08 2005-03-15 Driving method of display panel

Country Status (4)

Country Link
US (1) US7501997B2 (en)
EP (1) EP1615198A3 (en)
JP (1) JP4828840B2 (en)
KR (1) KR100740063B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103083644B (en) 2005-02-25 2014-05-28 泰特拉洛吉克药业公司 Dimeric iap inhibitors
KR102452640B1 (en) * 2015-10-21 2022-10-11 삼성전자주식회사 Display apparatus and control method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3423865B2 (en) * 1997-09-18 2003-07-07 富士通株式会社 Driving method of AC type PDP and plasma display device
JP3789052B2 (en) * 1998-12-03 2006-06-21 パイオニア株式会社 Driving method of plasma display panel
EP1020838A1 (en) 1998-12-25 2000-07-19 Pioneer Corporation Method for driving a plasma display panel
JP3734244B2 (en) 2000-02-10 2006-01-11 パイオニア株式会社 Driving method of display panel
JP4698076B2 (en) * 2001-07-06 2011-06-08 パナソニック株式会社 Driving method of plasma display panel
JP4410997B2 (en) * 2003-02-20 2010-02-10 パナソニック株式会社 Display panel drive device
JP4434639B2 (en) 2003-04-18 2010-03-17 パナソニック株式会社 Driving method of display panel
JP4381043B2 (en) * 2003-06-23 2009-12-09 パナソニック株式会社 Display panel drive device
JP4490656B2 (en) * 2003-07-02 2010-06-30 パナソニック株式会社 Driving method of display panel
JP2005024912A (en) * 2003-07-02 2005-01-27 Pioneer Electronic Corp Driver device for display panel
JP4408350B2 (en) * 2003-07-07 2010-02-03 パナソニック株式会社 Driving method of display panel

Also Published As

Publication number Publication date
JP2006047970A (en) 2006-02-16
KR100740063B1 (en) 2007-07-16
EP1615198A2 (en) 2006-01-11
US7501997B2 (en) 2009-03-10
KR20060049897A (en) 2006-05-19
EP1615198A3 (en) 2008-03-19
US20060007068A1 (en) 2006-01-12

Similar Documents

Publication Publication Date Title
KR100610543B1 (en) Driving device of display panel
JP3736671B2 (en) Driving method of plasma display panel
JP4347228B2 (en) Plasma display device and driving method thereof
JP2003015588A (en) Display device
JP2000259121A (en) Display panel driving method
JP3734244B2 (en) Driving method of display panel
JP4828840B2 (en) Driving method of display panel
JP4408350B2 (en) Driving method of display panel
JP2005024912A (en) Driver device for display panel
JP3868461B2 (en) Driving method of plasma display panel
JP4541025B2 (en) Driving method of display panel
JP2000276102A (en) Driving method for plasma display panel
JP2002351390A (en) Display device and grey level display method
JP4381043B2 (en) Display panel drive device
JP4490656B2 (en) Driving method of display panel
JP2008209590A (en) Driving device of display panel
JP4526357B2 (en) Driving method of plasma display panel
JP3868460B2 (en) Driving method of plasma display panel
JP3868463B2 (en) Driving method of plasma display panel
JP3868462B2 (en) Driving method of plasma display panel
JP3868457B2 (en) Display panel drive method
JP2007102204A (en) Method for driving display panel
JP2008304599A (en) Method of driving display panel
KR20070028263A (en) Method for driving display panel
JP2008003463A (en) Driving method of display panel

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080201

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20090605

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100803

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100907

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101105

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110125

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110318

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110607

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110720

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110906

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110915

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140922

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees