JP4827299B2 - Capacitor and semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、キャパシタ及びそのキャパシタを有する半導体装置に係り、特に誘電体薄膜を用いたキャパシタ及びそのキャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】
一般に、回路配線基板上に実装されたＬＳＩ（Large Scale Integrated circuit）等の近傍には、電源電圧変動や高周波ノイズによる誤動作を防止すべく、デカップリングキャパシタが実装される。
【０００３】
デカップリングキャパシタは、回路配線基板と別個の基板を用いて構成されており、回路配線基板上に適宜実装される。
【０００４】
近時では、ＬＳＩ等の高速化や低消費電力化に伴って、デカップリングキャパシタの特性を向上することが求められている。また、ＬＳＩ等の小型化に伴い、デカップリングキャパシタの小型化が要請されている。
【０００５】
そこで、デカップリングキャパシタの小型化の要請を満たしつつ、静電容量を向上する技術が提案されている。
【０００６】
提案されているキャパシタを図１７を用いて説明する。図１７は、提案されているキャパシタを示す断面図である。
【０００７】
図１７に示すように、シリコン基板２１０上には、膜厚５０ｎｍのＴｉ膜と膜厚２００ｎｍのＰｔ膜とを順次積層して成る導電膜２１２が形成されている。導電膜２１２上には、高誘電体であるＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3）より成る膜厚２００ｎｍの誘電体膜２１４が形成されている。
【０００８】
誘電体膜２１４上には、膜厚２００ｎｍのＰｔより成る導電膜２１８が形成されている。導電膜２１８上には、膜厚２００ｎｍのＢＳＴより成る誘電体膜２２２が形成されている。導電膜２２２は、導電膜２１８の縁部を覆うように形成されている。
【０００９】
誘電体膜２２２上には、開口部２２４を介して導電膜２１２に接続された膜厚２００ｎｍのＰｔより成る導電膜２３４が形成されている。
【００１０】
更に全面には、ポリイミドより成る保護膜２３８が形成されている。保護膜２３８には、導電膜２３４に達するコンタクトホール２４０と、導電膜２１８に達するコンタクトホール２４２とが形成されている。
【００１１】
コンタクトホール２４０、２４２の内面には、導電膜２４４が形成されている。内面に導電膜２４４が形成されたコンタクトホール２４０、２４２内には、それぞれＰｔより成る導体プラグ２４６ａ、２４６ｂが埋め込まれている。導体プラグ２４６ａ、２４６ｂ上には、半田バンプ２４８ａ、２４８ｂが形成されている。
【００１２】
導電膜２１２と導電膜２３４とによりキャパシタの第１の電極２５０が構成されている。第１の電極２５０は、導体プラグ２４６ａ及び半田バンプ２４８ａ等を介して、例えば回路配線基板（図示せず）の電源線に電気的に接続される。
【００１３】
導電膜２１８によりキャパシタの第２の電極２５２が構成されている。第２の電極２５２は、導体プラグ２４６ｂ及び半田バンプ２４８ｂ等を介して、例えば回路配線基板（図示せず）の接地線に電気的に接続される。こうして、提案されているキャパシタ２５４が構成されている。
【００１４】
図１７に示すキャパシタによれば、誘電体膜２１４、２２２の材料として高誘電体であるＢＳＴが用いられており、誘電体膜２１４、２２２が２００ｎｍと薄く形成されているので、静電容量の向上を図ることができる。しかも、図１７に示すキャパシタでは、第２の電極２５２を構成する導電膜２１８の上下に、それぞれ誘電体膜２１４、２２２を隔てて、第１の電極２５０を構成する導電膜２１２、２３４が形成されているので、キャパシタの小型化の要請を満たしつつ、静電容量の向上を図ることができる。
【００１５】
【発明が解決しようとする課題】
しかしながら、図１７に示すキャパシタでは、耐電圧が低くなってしまっていた。その理由は解明されていなかったため、実用化する上で阻害要因となっていた。
【００１６】
本発明の目的は、耐電圧の低下を招くことなく、静電容量の向上を図ることができるキャパシタ及びそのキャパシタを有する半導体装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的は、基板上に形成された第１の導電膜と、前記第１の導電膜上に形成された第１の誘電体膜と、前記第１の導電膜が露出するように前記第１の誘電体膜に形成された第１の開口部と、前記第１の誘電体膜上に形成された第２の導電膜と、前記第１の誘電体膜上、及び、前記第２の導電膜上に形成された第２の誘電体膜と、前記第２の導電膜が露出するように前記第２の誘電体膜に形成された第２の開口部と、前記第１の導電膜の周辺部の上に形成され、かつ、前記第２の誘電体膜の縁部の上に形成され、前記第１の誘電体膜の縁部の上方、及び、前記第２の導電膜の縁部の上方を覆うように形成された絶縁膜と、前記第２の誘電体膜上と前記絶縁膜上と前記第１の開口部に露出する第１の導電膜上とに形成され、前記第１の導電膜と電気的に接続された第３の導電膜とを有し、前記第１の誘電体膜の前記縁部、及び、前記第２の導電膜の前記縁部を覆う領域での、前記第２の誘電体膜と前記絶縁膜との総膜厚が、前記第１の誘電体膜の前記縁部、及び、前記第２の導電膜の前記縁部を除く領域の前記第２の誘電体膜の膜厚より厚くなっていることを特徴とするキャパシタにより達成される。これにより、第２の導電膜の縁部の近傍領域における第２の導電膜と第３の導電膜との間の実効的な絶縁膜厚を厚くすることができるので、第２の導電膜の縁部の近傍領域に電界が集中するのを緩和することができる。従って、耐電圧の低下を招くことなく、静電容量の大きいキャパシタを提供することができる。
また、上記目的は、基板上に形成された第１の導電膜と、前記第１の導電膜上に形成された第１の誘電体膜と、前記第１の導電膜が露出するように前記第１の誘電体膜に形成された第１の開口部と、前記第１の誘電体膜上に形成された第２の導電膜と、前記第１の誘電体膜の上と前記第２の導電膜の縁部の上とに形成された絶縁膜と、前記第１の誘電体膜上と前記絶縁膜上と前記第２の導電膜上に形成された第２の誘電体膜と、前記第２の導電膜が露出するように前記第２の誘電体膜に形成された第２の開口部と、前記第２の誘電体膜上と前記第１の開口部に露出する前記第１の導電膜上とに形成され、前記第１の導電膜と電気的に接続された第３の導電膜とを有し、前記第１の誘電体膜の縁部、及び、前記第２の導電膜の前記縁部を覆う領域での、前記第２の誘電体膜と前記絶縁膜との総膜厚が、前記第１の誘電体膜の前記縁部、及び、前記第２の導電膜の前記縁部を除く領域の前記第２の誘電体膜の膜厚より厚くなっていることを特徴とするキャパシタにより達成される。
【００１８】
また、上記目的は、基板上に形成された第１の導電膜と、前記第１の導電膜上に形成された第１の誘電体膜と、前記第１の導電膜が露出するように前記第１の誘電体膜に形成された第１の開口部と、前記第１の誘電体膜上に形成された第２の導電膜と、前記第１の誘電体膜上、及び、前記第２の導電膜上に形成された第２の誘電体膜と、前記第２の導電膜が露出するように前記第２の誘電体膜に形成された第２の開口部と、前記第１の導電膜の周辺部の上に形成され、かつ、前記第２の誘電体膜の縁部の上に形成され、前記第１の誘電体膜の縁部の上方、及び、前記第２の導電膜の縁部の上方を覆うように形成された絶縁膜と、前記第２の誘電体膜上と前記絶縁膜上と前記第１の開口部に露出する第１の導電膜上とに形成され、前記第１の導電膜と電気的に接続された第３の導電膜とを有し、前記第１の誘電体膜の前記縁部、及び、前記第２の導電膜の前記縁部を覆う領域での、前記第２の誘電体膜と前記絶縁膜との総膜厚が、前記第１の誘電体膜の前記縁部、及び、前記第２の導電膜の前記縁部を除く領域の前記第２の誘電体膜の膜厚より厚くなっているキャパシタを有することを特徴とする半導体装置により達成される。
また、上記目的は、基板上に形成された第１の導電膜と、前記第１の導電膜上に形成された第１の誘電体膜と、前記第１の導電膜が露出するように前記第１の誘電体膜に形成された第１の開口部と、前記第１の誘電体膜上に形成された第２の導電膜と、前記第１の誘電体膜の上と前記第２の導電膜の縁部の上とに形成された絶縁膜と、前記第１の誘電体膜上と前記絶縁膜上と前記第２の導電膜上に形成された第２の誘電体膜と、前記第２の導電膜が露出するように前記第２の誘電体膜に形成された第２の開口部と、前記第２の誘電体膜上と前記第１の開口部に露出する前記第１の導電膜上とに形成され、前記第１の導電膜と電気的に接続された第３の導電膜とを有し、前記第１の誘電体膜の縁部、及び、前記第２の導電膜の前記縁部を覆う領域での、前記第２の誘電体膜と前記絶縁膜との総膜厚が、前記第１の誘電体膜の前記縁部、及び、前記第２の導電膜の前記縁部を除く領域の前記第２の誘電体膜の膜厚より厚くなっているキャパシタを有することを特徴とする半導体装置により達成される。
【００１９】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態によるキャパシタを説明するに先立って、本発明の原理について説明する。
【００２０】
本願発明者らは、以下のようなキャパシタの理想的なモデルを用いて、図１７に示すキャパシタの耐電圧が低くなってしまうメカニズムを鋭意検討した。
【００２１】
図１８（ａ）は、キャパシタの理想的なモデルの一部を示す模式図である。図１８（ａ）では、導電膜２１８と導電膜２３４とが互いに対向している部分が立体的に示されている。このモデルでは、誘電体膜２２２の膜厚は一定になっている。また、導電膜２１８の下端部の電位は０Ｖになっており、導電膜２３４の下端部の電位は１Ｖになっている。
【００２２】
図１８（ｂ）は、図１８（ａ）のＡＢＣ面に沿った断面図である。導電膜２１８と導電膜２３４とが誘電体膜２２２を挟んで対向している。
【００２３】
図１９は、図１８（ｂ）の電位分布を示す図である。電位分布は、有限要素法を用いて計算により求めた。計算条件は、誘電体膜２２２の膜厚を２００ｎｍとし、誘電体膜２２２の比誘電率を２５０とし、導電膜２１８、２３４の比誘電率を１．０とし、導電膜２１８、２３４の電気伝導率を１０×１０6Ｓ／ｍとした。
【００２４】
図１９に示すように、導電膜２１８の縁部の近傍領域では、計算上、電位が１．２Ｖ程度にまで上昇している。このことから、導電膜２１８の縁部の近傍領域には、電界強度が強い領域が生じていると考えられる。
【００２５】
図２０は、キャパシタのリーク電流分布を示す図である。リーク電流は、有限要素法を用いて計算により求めた。計算条件は、上述した電界強度分布を求める際の計算条件と同様とした。図２０から分かるように、導電膜２１８の縁部の近傍領域では、大きなリーク電流が流れている。
【００２６】
これらのことから分かるように、導電膜２１８の縁部の近傍領域には、電界が集中しており、それに伴ってリーク電流が大きくなっていると考えられる。
【００２７】
即ち、導電膜２１８の縁部の近傍領域では、誘電体膜２２２の絶縁破壊が生じやすくなっており、これが図１７に示すキャパシタにおいて耐電圧が低くなってしまう要因であるということが本願発明者らによる計算で分かった。
【００２８】
また、上述した有限要素法による計算では、誘電体膜２２２のステップカバレージについては特に考慮されていないが、図２１に示すように、実際には、誘電体膜２２２は、導電膜２１８の縁部を覆う部分で膜厚が薄くなりがちである。誘電体膜２２２の膜厚が薄くなっている部分は、絶縁破壊が生じやすく、この点も、図１７に示すキャパシタの耐電圧が低くなってしまう要因であると考えられる。
【００２９】
そこで、本願発明者らは、導電膜の縁部の近傍領域において、対向する導電膜間の実効的な絶縁膜厚を厚くすれば、キャパシタの耐電圧を向上しうることに想到した。これにより、導電膜の縁部の近傍領域における電界集中を緩和することができるので、キャパシタの耐電圧を向上することが可能となる。
【００３０】
（キャパシタ）
本発明の第１実施形態によるキャパシタを図１を用いて説明する。図１は、本実施形態によるキャパシタを示す断面図である。
【００３１】
図１に示すように、シリコン基板１０上には、膜厚５０ｎｍのＴｉ膜（図示せず）と膜厚２００ｎｍのＰｔ膜（図示せず）とを順次積層して成る導電膜１２が形成されている。
【００３２】
導電膜１２上には、膜厚２００ｎｍの高誘電体であるＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3）より成る誘電体膜１４が形成されている。ここで、高誘電体とは、比誘電率が二酸化シリコンの３．８より高い誘電体をいう。
【００３３】
誘電体膜１４上には、膜厚２００ｎｍのＰｔより成る導電膜１８が形成されている。
【００３４】
導電膜１８上には、膜厚２００ｎｍのＢＳＴより成る誘電体膜２２が形成されている。誘電体膜２２は、導電膜１８の縁部、具体的には、導電膜１８の開口部２０の内縁部と導電膜１８の外縁部とを覆うように形成されている。導電膜１８の縁部には、段差が生じている。
【００３５】
導電膜１８の縁部の近傍領域には、導電膜１８の縁部を覆う誘電体膜２２の部分を覆うように、膜厚２００ｎｍのポリイミドより成る絶縁膜２８が形成されている。絶縁膜２８の材料として用いられているポリイミドは、誘電体膜２２の材料として用いられているＢＳＴより耐電圧の高い材料である。
【００３６】
誘電体膜２２上には、膜厚２００ｎｍのＰｔより成る導電膜３４が形成されている。導電膜３４は、絶縁膜２８を覆うように形成されており、導電膜１２に接続されている。
【００３７】
更に全面には、膜厚１μｍのポリイミドより成る保護膜３８が形成されている。保護膜３８には、導電膜３４に達するコンタクトホール４０と、導電膜１８に達するコンタクトホール４２とが形成されている。
【００３８】
コンタクトホール４０、４２の内面には、Ｐｔより成る導電膜４４が形成されている。内面に導電膜４４が形成されたコンタクトホール４０、４２内には、Ｐｔより成る導体プラグ４６ａ、４６ｂが埋め込まれている。
【００３９】
導体プラグ４６ａ、４６ｂ上には、それぞれ、９６．５％Ｓｎ−３．５％Ａｇより成る半田バンプ４８ａ、４８ｂが形成されている。
【００４０】
導電膜１２と導電膜３４とにより、キャパシタの第１の電極５０が構成されている。キャパシタの第１の電極５０は、導体プラグ４６ａ、半田バンプ４８ａ等を介して、例えば回路配線基板（図示せず）の電源線に電気的に接続される。
【００４１】
導電膜１８により、キャパシタの第２の電極５２が構成されている。キャパシタの第２の電極５２は、導体プラグ４６ｂ、半田バンプ４８ｂ等を介して、例えば回路配線基板（図示せず）の接地線に電気的に接続される。
【００４２】
こうして、第１の電極５０と、誘電体膜１４、２２と、第２の電極５２とを有する本実施形態によるキャパシタ５４が構成されている。
【００４３】
本実施形態によるキャパシタは、導電膜１８の縁部を覆う誘電体膜２２の部分を覆うように、絶縁膜２８が形成されていることに主な特徴がある。
【００４４】
図１７に示すキャパシタでは、導電膜２１８の縁部の近傍領域に電界が集中し、また、導電膜２１８の縁部の近傍領域では、誘電体膜２２２のステップカバレージが良好でないため、誘電体膜２２２に絶縁破壊が生じやすくなっていた。このため、図１７に示すキャパシタでは、耐電圧を十分に確保することが困難であった。
【００４５】
これに対し、本実施形態では、導電膜１８の縁部を覆う誘電体膜２２の部分を覆うようにポリイミドより成る絶縁膜２８を形成しているため、導電膜１８の縁部の近傍領域において導電膜１８と導電膜３４との間の実効的な絶縁膜厚が厚くなっている。このため、本実施形態によれば、導電膜１８の縁部の近傍領域に電界が集中するのを緩和することができ、耐電圧の低下を招くことなく、キャパシタの静電容量を向上することができる。
【００４６】
（キャパシタの製造方法）
次に、本実施形態によるキャパシタの製造方法を図２乃至図６を用いて説明する。図２乃至図６は、本実施形態によるキャパシタの製造方法を示す工程断面図である。
【００４７】
まず、図２（ａ）に示すように、シリコン基板１０上の全面に、スパッタ法により、膜厚５０ｎｍのＴｉ膜（図示せず）を形成する。この後、全面に、スパッタ法により、膜厚２００ｎｍのＰｔ膜（図示せず）を形成する。こうして、Ｔｉ膜とＰｔ膜とを順次積層して成る導電膜１２が形成される。
【００４８】
次に、図２（ｂ）に示すように、フォトリソグラフィ技術を用い、Ａｒイオンミリング法により、導電膜１２をパターニングする。
【００４９】
次に、図２（ｃ）に示すように、全面に、ゾル・ゲル（sol-gel）法により、ＢＳＴより成る誘電体膜１４を形成する。ゾル・ゲル法とは、有機金属溶液を原料とした湿式の成膜法である。アルコキシドを出発溶液として、例えば２０００ｒｐｍ、３０秒のスピンコートを行うと、例えば膜厚１００ｎｍのＢＳＴ膜が成膜される。この後、１２０℃でＢＳＴ膜を乾燥し、その後、４００℃でＢＳＴ膜を仮焼成する。このようにして、ＢＳＴ膜の成膜、乾燥、仮焼成を２回行うと、例えば膜厚２００ｎｍのＢＳＴ膜が形成される。次に、６５０℃でＢＳＴ膜を本焼成する。こうして、例えば膜厚２００ｎｍ、比誘電率４００、誘電損失２％以下のＢＳＴより成る誘電体膜１４が形成される。
【００５０】
なお、ここでは、ゾル・ゲル法によりＢＳＴ膜を成膜する場合を例に説明したが、ＢＳＴ膜の成膜方法は、ゾル・ゲル法に限定されるものではない。例えばスパッタ法によりＢＳＴ膜を形成することもできる。スパッタ法によりＢＳＴ膜を形成する際の成膜条件は、例えば、Ａｒガス流量を８０ｓｃｃｍとし、Ｏ2ガス流量を１０ｓｃｃｍとし、真空度を３０ｍＴｏｒｒとし、印加電力を５００Ｗとし、スパッタ時間を１時間とすることができる。これにより、例えば膜厚２００ｎｍ、比誘電率５００のＢＳＴ膜を形成することができる。
【００５１】
次に、図２（ｄ）に示すように、フォトリソグラフィ技術を用い、ウエットエッチングにより、誘電体膜１４をパターニングする。これにより、誘電体膜１４に、導電膜１２に達する開口部１６が形成される。エッチング液としては、例えば、フッ化アンモニウム（ＮＨ4Ｆ）とフッ酸（ＨＦ）とを６：１で混合した緩衝フッ酸溶液を用いることができる。
【００５２】
なお、ここではウエットエッチングにより誘電体膜１４をエッチングする場合を例に説明したが、誘電体膜１４のエッチング方法は、ウエットエッチングに限定されるものではない。例えば、Ａｒイオンミリング法等を用いることもできる。
【００５３】
次に、図２（ｅ）に示すように、全面に、スパッタ法により、膜厚２００ｎｍのＰｔより成る導電膜１８を形成する。
【００５４】
次に、図３（ａ）に示すように、フォトリソグラフィ技術を用い、導電膜１８をパターニングする。これにより、導電膜１８に、導電膜１２に達する開口部２０が形成される。
【００５５】
次に、図３（ｂ）に示すように、全面に、膜厚２００ｎｍのＢＳＴより成る誘電体膜２２を形成する。誘電体膜２２は、図２（ｃ）を用いて上述した誘電体膜１４の形成方法と同様にして形成することができる。
【００５６】
次に、図３（ｃ）に示すように、フォトリソグラフィ技術を用い、誘電体膜２２をパターニングする。これにより、誘電体膜２２に、導電膜１２に達する開口部２４と導電膜１８に達する開口部２６とが形成される。
【００５７】
次に、図３（ｄ）に示すように、全面に、スピンコート法により、膜厚２００ｎｍの感光性のポリイミドより成る絶縁膜２８を形成する。
【００５８】
次に、図４（ａ）に示すように、フォトリソグラフィ技術を用い、絶縁膜２８をパターニングする。こうして、導電膜１８の縁部を覆う誘電体膜２２の部分を覆う絶縁膜２８が形成される。
【００５９】
次に、図４（ｂ）に示すように、全面に、スパッタ法により、膜厚２００ｎｍのＰｔより成る導電膜３４を形成する。
【００６０】
次に、図４（ｃ）に示すように、フォトリソグラフィ技術を用い、導電膜３４をパターニングする。これにより、導電膜３４に、導電膜１８に達する開口部３６が形成される。
【００６１】
次に、図４（ｄ）に示すように、全面に、スピンコート法により、膜厚１μｍのポリイミドより成る保護膜３８を形成する。
【００６２】
次に、図５（ａ）に示すように、フォトリソグラフィ技術を用い、保護膜３８をパターニングする。これにより、保護膜３８に、導電膜３４に達するコンタクトホール４０と、導電膜１８に達するコンタクトホール４２とが形成される。
【００６３】
次に、図５（ｂ）に示すように、スパッタ法により、Ｐｔより成る導電膜４４を形成する。これにより、コンタクトホール４０、４２の内面に導電膜４４が形成される。
【００６４】
次に、図５（ｃ）に示すように、フォトリソグラフィ技術を用い、導電膜４４をパターニングする。
【００６５】
次に、めっき法により、導電膜４４が形成されたコンタクトホール４０、４２内に、Ｐｔより成る導体プラグ４６ａ、４６ｂを形成する。
【００６６】
次に、図６に示すように、導体プラグ４６ａ、４６ｂ上に、それぞれ、９６．５％Ｓｎ−３．５％Ａｇより成る半田バンプ４８ａ、４８ｂを形成する。
【００６７】
こうして本実施形態によるキャパシタが製造される。
【００６８】
［第２実施形態］
本発明の第２実施形態によるキャパシタ及びその製造方法を図７乃至図１０を用いて説明する。図７は、本実施形態によるキャパシタを示す断面図である。図８乃至図１０は、本実施形態によるキャパシタの製造方法を示す工程断面図である。図１乃至図６に示す第１実施形態によるキャパシタ及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００６９】
（キャパシタ）
まず、本実施形態によるキャパシタを図７を用いて説明する。
【００７０】
図７に示すように、本実施形態によるキャパシタ５４ａは、導電膜１８の縁部を覆うように絶縁膜２８ａを形成することにより、導電膜１８の縁部の近傍領域における導電膜１８と導電膜３４との間の実効的な絶縁膜厚を厚くしていることに主な特徴がある。第１実施形態によるキャパシタ５４では、導電膜１８の縁部の近傍領域において、誘電体膜２２と導電膜３４との間に絶縁膜２８を形成することにより、導電膜１８と導電膜３４との間の実効的な絶縁膜厚を厚くしていたが、本実施形態では、導電膜１８と誘電体膜２２との間に絶縁膜２８ａを形成することにより、導電膜１８の縁部の近傍領域における導電膜１８と導電膜３４との間の実効的な絶縁膜厚を厚くしている。
【００７１】
図７に示すように、導電膜１８の縁部を覆うように、膜厚２００ｎｍの二酸化シリコンより成る絶縁膜２８ａが形成されている。本実施形態で絶縁膜２８ａの材料として二酸化シリコンを用いているのは、二酸化シリコンは、ＢＳＴ膜を焼成する際の高温の熱処理に耐え得るからである。第１実施形態によるキャパシタ５４では、誘電体膜２２を構成するＢＳＴ膜を焼成した後で絶縁膜２８を形成するため、高温の熱処理に耐え得ることができないポリイミドを絶縁膜２８の材料として用いた場合であっても、特段の問題は生じない。これに対し、本実施形態では、絶縁膜２８ａを形成した後で、ＢＳＴより成る誘電体膜２２を形成するため、ＢＳＴ膜を焼成する際の高温の熱処理に耐え得る材料を絶縁膜２８ａの材料として用いる必要がある。そこで、本実施形態では、二酸化シリコンを絶縁膜２８ａの材料として用いている。
【００７２】
このように、本実施形態によれば、導電膜１８の縁部を覆うように、導電膜１８と誘電体膜２２との間に絶縁膜２８ａを形成した場合であっても、導電膜１８の縁部の近傍領域における導電膜１８と導電膜３４との実効的な絶縁膜厚を厚くすることができる。従って、本実施形態によれば、第１実施形態と同様に、耐電圧の低下を招くことなく、静電容量の大きいキャパシタを提供することができる。
【００７３】
（キャパシタの製造方法）
次に、本実施形態によるキャパシタの製造方法を図８乃至図１０を用いて説明する。
【００７４】
まず、導電膜１８をパターニングする工程までは、図２（ａ）乃至図３（ａ）に示す第１実施形態によるキャパシタの製造方法と同様であるので、説明を省略する。
【００７５】
次に、図８（ａ）に示すように、全面に、ゾル・ゲル法により、膜厚２００ｎｍの二酸化シリコンより成る絶縁膜２８ａを形成する。
【００７６】
次に、図８（ｂ）に示すように、フォトリソグラフィ技術を用い、絶縁膜２８ａをパターニングする。こうして、導電膜１８の縁部を覆う絶縁膜２８ａが形成される。
【００７７】
次に、図８（ｃ）に示すように、全面に、膜厚２００ｎｍのＢＳＴより成る誘電体膜２２を形成する。
【００７８】
次に、図８（ｄ）に示すように、フォトリソグラフィ技術を用い、誘電体膜２２をパターニングする。これにより、誘電体膜２２に、導電膜１２に達する開口部２４と導電膜１８に達する開口部２６とが形成される。
【００７９】
この後の図９（ａ）乃至図１０（ｃ）に示すキャパシタの製造方法は、図４（ｂ）乃至図６に示す第１実施形態によるキャパシタの製造方法と同様であるので、説明を省略する。
【００８０】
こうして本実施形態による半導体装置が製造される。
【００８１】
［第３実施形態］
本発明の第３実施形態によるキャパシタを図１１を用いて説明する。図１１は、本実施形態によるキャパシタを示す断面図である。図１乃至図１０に示す第１又は第２実施形態によるキャパシタ及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００８２】
本実施形態によるキャパシタ５４ｂは、導電膜３４上に誘電体膜５６と導電膜６６とを更に形成することにより、電極の面積を更に大きくし、これによりキャパシタの静電容量の更なる向上を図っていることに主な特徴がある。
【００８３】
図１１に示すように、導電膜３４上には、膜厚２００ｎｍのＢＳＴより成る誘電体膜５６が形成されている。誘電体膜５６は、導電膜３４の縁部を覆うように形成されている。
【００８４】
導電膜３４の縁部の近傍領域には、導電膜３４の縁部を覆う誘電体膜５６の部分を覆うように、膜厚２００ｎｍの二酸化シリコンより成る絶縁膜６２が形成されている。
【００８５】
誘電体膜５６上には、膜厚２００ｎｍのＰｔより成る導電膜６６が形成されている。導電膜６６は、絶縁膜６２を覆うように形成されており、導電膜１８に接続されている。
【００８６】
導電膜１２と導電膜３４とにより、キャパシタの第１の電極５０が構成されている。キャパシタの第１の電極５０は、導体プラグ４６ａ、半田バンプ４８ａ等を介して、例えば回路配線基板（図示せず）の電源線に電気的に接続される。
【００８７】
導電膜１８と導電膜６６とにより、キャパシタの第２の電極５２ａが構成されている。キャパシタの第２の電極５２ａは、導体プラグ４６ｂ、半田バンプ４８ｂ等を介して、例えば回路配線基板（図示せず）の接地線に電気的に接続される。
【００８８】
こうして、第１の電極５０と、誘電体膜１４、２２、５６と、第２の電極５２ａとを有するキャパシタ５４ｂが構成されている。
【００８９】
このように本実施形態によれば、耐電圧の低下を招くことなく、キャパシタの電極の面積を更に大きくすることができるので、キャパシタの静電容量の更なる向上を図ることができる。
【００９０】
（変形例）
次に、本実施形態によるキャパシタの変形例を図１２を用いて説明する。図１２は、本変形例によるキャパシタを示す断面図である。
【００９１】
本変形例によるキャパシタ５４ｃは、導電膜１８の縁部を覆うように、導電膜１８と誘電体膜２２との間に絶縁膜２８ａが形成されており、また、導電膜３４の縁部を覆うように、導電膜３４と誘電体膜５６との間に絶縁膜６２ａが形成されていることに主な特徴がある。
【００９２】
このように、本変形例によれば、導電膜１８と誘電体膜２２との間に絶縁膜２８ａを形成し、導電膜３４と誘電体膜５６との間に絶縁膜６２ａを形成した場合であっても、図１１に示すキャパシタ同様に、キャパシタの静電容量の更なる向上を図ることができる。
【００９３】
［第４実施形態］
本発明の第４実施形態によるキャパシタ及びそのキャパシタを有する半導体装置を図１３及び図１４を用いて説明する。図１３は、本実施形態によるキャパシタを示す断面図である。図１４は、本実施形態による半導体装置を示す概略図である。図１乃至図１２に示す第１乃至第３実施形態によるキャパシタ及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００９４】
（キャパシタ）
まず、本実施形態によるキャパシタ５４ｄを図１３を用いて説明する。
【００９５】
図１３に示すように、シリコン基板１０ａには、シリコン基板１０ａの表面から裏面に達するビアホール７０が形成されている。
【００９６】
ビアホール７０内には、例えばＣｕより成るビア７２ａ、７２ｂが埋め込まれている。ビア７２ａは、例えば電源線（図示せず）に電気的に接続されるものであり、ビア７２ｂは、例えば接地線（図示せず）に電気的に接続されるものである。
【００９７】
シリコン基板１０ａ上には、二酸化シリコンより成る絶縁膜７４が形成されている。絶縁膜７４には、ビア７２ａ、７２ｂ達する開口部７６ａ、７６ｂが形成されている。
【００９８】
絶縁膜７４上には、膜厚２００ｎｍのＰｔより成る導電膜１２ａが形成されている。導電膜１２ａは、開口部７６ａを介してビア７２ａに接続されている。
【００９９】
導電膜１２ａの縁部を覆うように、膜厚２００ｎｍの二酸化シリコンより成る絶縁膜８０が形成されている。
【０１００】
導電膜１２ａ上には、膜厚２００ｎｍのＢＳＴより成る誘電体膜１４ａが形成されている。誘電体膜１４ａは、絶縁膜８０を覆うように形成されている。
【０１０１】
誘電体膜１４ａ上には、膜厚２００ｎｍのＰｔより成る導電膜１８ａが形成されている。導電膜１８ａは、ビア７２ｂに接続されている。
【０１０２】
導電膜１８ａの縁部を覆うように、膜厚２００ｎｍの二酸化シリコンより成る絶縁膜２８ｂが形成されている。
【０１０３】
導電膜１８ａ上には、膜厚２００ｎｍのＢＳＴより成る誘電体膜２２ａが形成されている。誘電体膜２２ａは、絶縁膜２８ｂを覆うように形成されている。
【０１０４】
誘電体膜２２ａ上には、膜厚２００ｎｍのＰｔより成る導電膜３４ａが形成されている。導電膜３４ａは、導電膜１２ａに接続されている。
【０１０５】
更に全面には、厚さ１μｍのポリイミドより成る保護膜３８ａが形成されている。
【０１０６】
保護膜３８ａには、導電膜３４ａに達するコンタクトホール４０ａと、導電膜１８ａに達するコンタクトホール４２ａとが形成されている。コンタクトホール４０ａ、４２ａの内面には、それぞれ導電膜４４が形成されている。
【０１０７】
内面に導電膜４４が形成されたコンタクトホール４０ａ、４２ａ内には、導体プラグ４６ａ、４６ｂが埋め込まれている。導体プラグ４６ａ、４６ｂ上には、それぞれ半田バンプ４８ａ、４８ｂが形成されている。
【０１０８】
こうして、本実施形態によるキャパシタ５４ｄが構成されている。
【０１０９】
（半導体装置）
次に、本実施形態による半導体装置を図１４を用いて説明する。なお、図１４では、説明を簡略化するため、主要な構成要素についてのみ示している。
【０１１０】
本実施形態による半導体装置は、図１３に示したキャパシタ５４ｄが、ＬＳＩ９０上に実装されていることに主な特徴がある。
【０１１１】
図１４に示すように、トランジスタ等の半導体素子（図示せず）が形成されたＬＳＩ９０の表面には、電極９２ａ、９２ｂ、９２ｃが形成されている。電極９２ａは、ＬＳＩ９０の電源（Ｖ）線（図示せず）に電気的に接続されており、電極９２ｂは、ＬＳＩ９０の接地（Ｇ）線（図示せず）に電気的に接続されている。電源９２ｃは、ＬＳＩ９０の信号（Ｓ）線（図示せず）に電気的に接続されている。電極９２ａ、９２ｂには、図１３に示した本実施形態によるキャパシタ５４ｄが実装されている。
【０１１２】
電極９２ｃ上には、Ｃｕより成る柱状のビア９４が形成されている。
【０１１３】
ビア９４及びキャパシタ５４ｄは、エポキシ系の樹脂９６に埋め込まれている。ビア９４の上面及びキャパシタ５４ｄのビア７２ａ、７２ｂの表面は、樹脂９６の表面に露出している。
【０１１４】
ビア９４上及びビア７２ａ、７２ｂ上には、電極９８が形成されている。
【０１１５】
電極９８上には、例えば９６．５％Ｓｎ−３．５％Ａｇより成る半田バンプ１００が形成されている。
【０１１６】
こうして、本実施形態による半導体装置が構成されている。
【０１１７】
こうして構成された本実施形態による半導体装置は、半田バンプ１００を介して回路配線基板（図示せず）に実装することができる。
【０１１８】
このように本実施形態によれば、キャパシタ５４ｄがＬＳＩ９０に直接実装されているので、ＬＳＩの直近で電源の高周波ノイズ等を除去することができる。従って、本実施形態によれば、より信頼性の高い半導体装置を提供することができる。
【０１１９】
［第５実施形態］
本発明の第５実施形態によるキャパシタ及びそのキャパシタを用いた集積回路装置を図１５及び図１６を用いて説明する。図１５は、本実施形態による集積回路装置に用いられるＬＳＩ、キャパシタ、及び回路配線基板を示す断面図である。図１５（ａ）は、本実施形態で用いられるＬＳＩを示す断面図である。図１５（ｂ）は、本実施形態によるキャパシタを示す断面図である。図１５（ｃ）は、本実施形態で用いられる回路配線基板を示す断面図である。図１６は、本実施形態による集積回路装置を示す断面図である。図１乃至図１４に示す第１乃至第４実施形態によるキャパシタ及びその製造方法等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１２０】
（ＬＳＩ）
まず、本実施形態で用いられるＬＳＩを図１５（ａ）を用いて説明する。
【０１２１】
ＬＳＩ９０ａには、半導体素子（図示せず）等が形成されている。ＬＳＩ９０ａの下面には、電極９２ａ〜９２ｃが形成されている。
【０１２２】
電極９２ａは、電源線（図示せず）に電気的に接続されている。電極９２ｂは、接地線（図示せず）に電気的に接続されている。電極９２ｃは、信号線（図示せず）に電気的に接続されている。
【０１２３】
電極９２ａ〜９２ｃの下面には、それぞれ、例えば９６．５％Ｓｎ−３．５％Ａｇより成る半田バンプ１１６ａ〜１１６ｃが形成されている。
【０１２４】
こうして、本実施形態で用いられるＬＳＩ９０ａが構成されている。
【０１２５】
（キャパシタ）
次に、本実施形態によるキャパシタを図１５（ｂ）を用いて説明する。
【０１２６】
図１５（ｂ）に示すように、シリコン基板１０ｂには、シリコン基板１０ｂの表面から裏面に達するビアホール７０が形成されている。
【０１２７】
ビアホール７０内には、例えばＣｕより成るビア７２ａ〜７２ｃが埋め込まれている。
【０１２８】
シリコン基板１０ｂ上には、二酸化シリコンより成る絶縁膜７４が形成されている。絶縁膜７４には、ビア７２ａ〜７２ｃに達する開口部７６ａ〜７６ｃが形成されている。
【０１２９】
絶縁膜７４上には、膜厚２００ｎｍのＰｔより成る導電膜１２ｂが形成されている。導電膜１２ｂは、開口部７６ａを介してビア７２ａに接続されている。
【０１３０】
導電膜１２ｂの縁部を覆うように、二酸化シリコンより成る絶縁膜８０が形成されている。
【０１３１】
導電膜１２ｂ上には、膜厚２００ｎｍのＢＳＴより成る誘電体膜１４ｂが形成されている。誘電体膜１４ｂは、絶縁膜８０を覆うように形成されている。
【０１３２】
誘電体膜１４ｂ上には、膜厚２００ｎｍのＰｔより成る導電膜１８ｂが形成されている。導電膜１８ｂは、ビア７２ｂに接続されている。
【０１３３】
導電膜１８ｂの縁部を覆うように、二酸化シリコンより成る絶縁膜２８ｂが形成されている。
【０１３４】
導電膜１８ｂ上には、膜厚２００ｎｍのＢＳＴより成る誘電体膜２２ｂが形成されている。誘電体膜２２ｂは、絶縁膜２８ｂを覆うように形成されている。
【０１３５】
誘電体膜２２ｂ上には、膜厚２００ｎｍのＰｔより成る導電膜３４ｂが形成されている。導電膜３４ｂは、導電膜１２ｂに接続されている。
【０１３６】
更に全面には、厚さ１μｍのポリイミドより成る保護膜３８ｂが形成されている。
【０１３７】
保護膜３８ｂには、導電膜３４ｂに達するコンタクトホール４０ａと、導電膜１８ｂに達するコンタクトホール４２ａと、ビア７２ｃに達するコンタクトホール１０２とが形成されている。コンタクトホール４０ａ、４２ａ、１０２の内面には、Ｐｔより成る導電膜４４が形成されている。
【０１３８】
内面に導電膜４４が形成されたコンタクトホール４０ａ、４２ａ、１０２内には、Ｐｔより成る導体プラグ４６ａ、４６ｂ、４６ｃが埋め込まれている。
【０１３９】
一方、シリコン基板１０ｂの下面には、二酸化シリコンより成る絶縁膜１０４が形成されている。絶縁膜１０４には、ビア７２ａ〜７２ｃに達する開口部１０６が形成されている。
【０１４０】
ビア７２ａ〜７２ｃの下面には、開口部１０６を介してビア７２ａ〜７２ｃに接続された電極１０８が形成されている。
【０１４１】
電極１０８の下面には、例えば９６．５％Ｓｎ−３．５％Ａｇより成る半田バンプ１１０ａ〜１１０ｃが形成されている。
【０１４２】
こうして、本実施形態によるキャパシタ５４ｅが構成されている。
【０１４３】
（回路配線基板）
次に、本実施形態で用いられる回路配線基板を図１５（ｃ）を用いて説明する。
【０１４４】
図１５（ｃ）に示すように、回路配線基板１１２の表面には、電極１１４ａ〜１１４ｃが形成されている。電極１１４ａは、電源線（図示せず）に電気的に接続されている。電極１１４ｂは、接地線（図示せず）に電気的に接続されている。電極１１４ｃは、信号線（図示せず）に電気的に接続されている。
【０１４５】
こうして、本実施形態で用いられる回路配線基板１１２が構成されている。
【０１４６】
（集積回路装置）
次に、本実施形態による集積回路装置を図１６を用いて説明する。
【０１４７】
図１６に示すように、回路配線基板１１２上には、キャパシタ５４ｅが実装されている。
【０１４８】
キャパシタ５４ｅ上には、ＬＳＩ９０ａが実装されている。
【０１４９】
こうして本実施形態による集積回路装置が構成されている。
【０１５０】
このように本実施形態では、キャパシタ５４ｅが、回路配線基板１１２とＬＳＩ９０ａとの間に挟み込むことができるインタポーザになっているので、給電線の引き回し、具体的には、電源線や接地線の引き回しを短くすることができる。また、本実施形態では、キャパシタ５４ｅの第１の電極５０ａを構成する導電膜１２ｂ、３４ｂの面積が極めて大きくなっており、また、キャパシタ５４ｅの第２の電極５２ｂを構成する導電膜１８ｂの面積も極めて大きくなっているので、静電容量の極めて大きいキャパシタ５４ｅを提供することができる。従って、本実施形態によれば、極めて信頼性の高い集積回路装置を提供することができる。
【０１５１】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１５２】
例えば、上記実施形態では、誘電体膜の材料としてＢＳＴを用いる場合を例に説明したが、誘電体膜の材料はＢＳＴに限定されるものではなく、あらゆる誘電体を適宜用いることができる。例えば、誘電体膜の材料として、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ又はＮｂの少なくともいずれかの元素を含む複合酸化物を用いることができる。具体的には、例えば、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、ＳｒＢｉ2Ｔａ2Ｏ9、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3、Ｔａ2Ｏ5等を誘電体膜の材料として用いることができる。
【０１５３】
ＰＺＴより成る誘電体膜は、例えばスパッタ法により形成することができる。ＰＺＴ膜をスパッタ法により形成する際の成膜条件は、例えば、Ａｒガス流量を３６ｓｃｃｍとし、Ｏ2ガス流量を４ｓｃｃｍとし、真空度を０．５Ｐａとし、印加電力を１２０Ｗとし、成膜時間を１０時間とすることができる。これにより、例えば、膜厚２００ｎｍ、比誘電率５００のＰＺＴ膜を形成することができる。なお、ＰＺＴ膜の成膜方法はスパッタ法に限定されるものではなく、例えばゾルゲル法等を用いることもできる。
【０１５４】
また、上記実施形態では、誘電体膜の材料として、高誘電体を用いる場合を例に説明したが、誘電体膜の材料は、必ずしも高誘電体に限定されるものではない。例えば、誘電体膜の材料として二酸化シリコン等を用いてもよい。
【０１５５】
また、上記実施形態では、誘電体膜の膜厚を２００ｎｍに設定したが、誘電体膜の膜厚は２００ｎｍに限定されるものではなく、所望の特性を有するキャパシタが得られるよう適宜設定することができる。
【０１５６】
また、第１又は第２実施形態によるキャパシタの導電膜３４上、第３実施形態によるキャパシタの導電膜６６上、第４実施形態によるキャパシタの導電膜３４ａ上、又は第５実施形態によるキャパシタの導電膜３４ｂ上に、誘電体膜や導電膜を更に形成することにより、更に静電容量の大きいキャパシタを構成するようにしてもよい。
【０１５７】
また、上記実施形態では、キャパシタの第１の電極や第２の電極を構成する導電膜の材料としてＰｔを用いる場合を例に説明したが、かかる導電膜の材料はＰｔに限定されるものではなく、例えば、Ａｕ、Ｃｕ、Ｐｄ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物等を適宜用いることができる。キャパシタの第１の電極や第２の電極を構成する導電膜の材料を適宜設定することにより、キャパシタのリーク電流特性等を向上することができる。
【０１５８】
また、上記実施形態では、絶縁膜２８、２８ａ等の材料としてポリイミドや二酸化シリコンを用いる場合を例に説明したが、絶縁膜２８、２８ａ等の材料はポリイミドや二酸化シリコンに限定されるものではなく、誘電体膜の材料より耐電圧の高い材料を適宜用いることができる。
【０１５９】
また、上記実施形態では、絶縁膜２８ａ等の材料として二酸化シリコンを用いる場合を例に説明したが、絶縁膜２８ａ等の材料は二酸化シリコンに限定されるものではなく、高温の熱処理に耐え得る材料であれば他のあらゆる材料を適宜用いることができる。かかる材料として、例えば、Ａｌ2Ｏ3やＳｉ3Ｎ4等の無機物を適宜用いることができる。無機物は、一般に、有機物に比べて高温の熱処理に耐えることができる。
【０１６０】
また、上記実施形態では、絶縁膜２８、２８ａ等の材料として、誘電体膜の材料より耐電圧の高い材料を用いたが、絶縁膜２８、２８ａ等の材料は必ずしも誘電体膜の材料より耐電圧の高い材料でなくてもよい。即ち、導電膜の縁部の近傍領域において実効的な絶縁膜厚を厚くすることができるならば、あらゆる材料より成る絶縁膜を用いることができる。
【０１６１】
また、上記実施形態では、絶縁膜２８、２８ａ等の材料としてポリイミドや二酸化シリコンを用いる場合を例に説明したが、絶縁膜の材料として高誘電体を用いてもよい。絶縁膜２８、２８ａ等の材料として高誘電体を用いれば、高誘電体より成る絶縁膜２８、２８ａ等もキャパシタの誘電体として機能するので、より静電容量の大きいキャパシタを提供することができる。例えば、絶縁膜２８、２８ａ等の材料として、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ又はＮｂの少なくともいずれかの元素を含む複合酸化物を用いることができる。具体的には、例えば、ＢＳＴ、ＰＺＴ、ＳｒＢｉ2Ｔａ2Ｏ9、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3、Ｔａ2Ｏ5等を絶縁膜２８、２８ａ等の材料として用いることができる。
【０１６２】
また、上記実施形態では、絶縁膜２８、２８ａ等を形成することにより、導電膜の縁部の近傍領域におけるキャパシタの第１の電極を構成する導電膜とキャパシタの第２の電極を構成する導電膜との実効的な絶縁膜厚を厚くしたが、導電膜の縁部の近傍領域における実効的な絶縁膜厚を厚くすることができれるのであれば、必ずしも誘電体膜と別個に絶縁膜を形成しなくてもよい。
【０１６３】
また、上記実施形態では、絶縁膜２８、２８ａ等の膜厚を２００ｎｍに設定したが、絶縁膜２８、２８ａ等の膜厚は２００ｎｍに限定されるものではなく、所望の特性を有するキャパシタが得られるよう適宜設定することができる。
【０１６４】
また、上記実施形態では、シリコン基板を用いたが、シリコン基板に限定されるものではなく、例えばガラス基板等を用いることもできる。
【０１６５】
［付記］
（付記１） 基板上に形成された第１の導電膜と、前記第１の導電膜上に形成された第１の誘電体膜と、前記第１の誘電体膜上に形成された第２の導電膜と、前記第２の導電膜上に、前記第２の導電膜の縁部を覆うように形成された第２の誘電体膜と、前記第２の誘電体膜上に、前記第２の導電膜の前記縁部を覆う前記第２の誘電体膜の部分を覆うように形成された第３の導電膜とを有するキャパシタであって、前記第２の導電膜の前記縁部、又は、前記第２の誘電体膜の前記部分を覆う絶縁膜を更に有することを特徴とするキャパシタ。
【０１６６】
（付記２） 付記１記載のキャパシタにおいて、前記縁部には、段差が生じていることを特徴とするキャパシタ。
【０１６７】
（付記３） 付記１又は２記載のキャパシタにおいて、前記縁部は、前記第２の導電膜に形成された開口の内縁部、又は前記第２の導電膜の外縁部であることを特徴とするキャパシタ。
【０１６８】
（付記４） 付記１乃至３のいずれかに記載のキャパシタにおいて、前記縁部を覆う前記第２の誘電体膜と前記絶縁膜との総膜厚が、前記縁部を除く領域の前記第２の誘電体膜の膜厚より厚くなっていることを特徴とするキャパシタ。
【０１６９】
（付記５） 付記１乃至４のいずれかに記載のキャパシタにおいて、前記第１の誘電体膜及び／又は前記第２の誘電体膜は、二酸化シリコンより比誘電率の高い材料より成ることを特徴とするキャパシタ。
【０１７０】
（付記６） 付記５記載のキャパシタにおいて、前記第１の誘電体膜及び／又は前記第２の誘電体膜は、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ又はＮｂの少なくともいずれかの元素を含む複合酸化物より成ることを特徴とするキャパシタ。
【０１７１】
（付記７） 付記６記載のキャパシタにおいて、前記第１の誘電体膜及び／又は前記第２の誘電体膜は、（Ｂａ，Ｓｒ）ＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3、又はＴａ2Ｏ5より成ることを特徴とするキャパシタ。
【０１７２】
（付記８） 付記１乃至７のいずれかに記載のキャパシタにおいて、前記絶縁膜は、前記第１の誘電体膜及び／又は前記第２の誘電体膜の材料より耐電圧が高い材料より成ることを特徴とするキャパシタ。
【０１７３】
（付記９） 付記１乃至８のいずれかに記載のキャパシタにおいて、前記絶縁膜は、二酸化シリコンより比誘電率の高い材料より成ることを特徴とするキャパシタ。
【０１７４】
（付記１０） 付記９記載のキャパシタにおいて、前記絶縁膜は、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ又はＮｂの少なくともいずれかの元素を含む複合酸化物より成ることを特徴とするキャパシタ。
【０１７５】
（付記１１） 付記１０記載のキャパシタにおいて、前記絶縁膜は、（Ｂａ，Ｓｒ）ＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3、又はＴａ2Ｏ5より成ることを特徴とするキャパシタ。
【０１７６】
（付記１２） 付記１乃至８のいずれかに記載のキャパシタにおいて、前記絶縁膜は、ポリイミドより成ることを特徴とするキャパシタ。
【０１７７】
（付記１３） 付記１乃至８のいずれかに記載のキャパシタにおいて、前記絶縁膜は、無機物より成ることを特徴とするキャパシタ。
【０１７８】
（付記１４） 付記１乃至１３のいずれかに記載のキャパシタにおいて、前記第１の導電膜、前記第２の導電膜又は前記第３の導電膜は、Ｐｔ、Ａｕ、Ｃｕ、Ｐｄ、Ｒｕ、Ｒｕ酸化物、Ｉｒ又はＩｒ酸化物より成ることを特徴とするキャパシタ。
【０１７９】
（付記１５） 付記１乃至１４のいずれかに記載のキャパシタにおいて、前記基板は、シリコン基板又はガラス基板であることを特徴とするキャパシタ。
【０１８０】
（付記１６） 基板上に形成された第１の導電膜と、前記第１の導電膜上に形成された第１の誘電体膜と、前記第１の誘電体膜上に形成された第２の導電膜と、前記第２の導電膜上に、前記第２の導電膜の縁部を覆うように形成された第２の誘電体膜と、前記第２の誘電体膜上に、前記第２の導電膜の前記縁部を覆う前記第２の誘電体膜の部分を覆うように形成された第３の導電膜とを有するキャパシタを有する半導体装置であって、前記第２の導電膜の前記縁部、又は、前記第２の誘電体膜の前記部分を覆う絶縁膜を更に有することを特徴とする半導体装置。
【０１８１】
【発明の効果】
以上の通り、本発明によれば、導電膜の縁部の近傍領域において導電膜と他の導電膜との間の実効的な絶縁膜厚が厚くなっているので、導電膜の縁部の近傍領域に電界が集中するのを緩和することができ、耐電圧の低下を招くことなく、キャパシタの静電容量を向上することができる。
【０１８２】
また、本発明によれば、耐電圧が高く、静電容量の大きいキャパシタがＬＳＩ等に直接実装されているので、ＬＳＩ等の直近で電源の高周波ノイズ等を除去することができる。従って、本発明によれば、より信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるキャパシタを示す断面図である。
【図２】本発明の第１実施形態によるキャパシタの製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態によるキャパシタの製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態によるキャパシタの製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態によるキャパシタの製造方法を示す工程断面図（その４）である。
【図６】本発明の第１実施形態によるキャパシタの製造方法を示す工程断面図（その５）である。
【図７】本発明の第２実施形態によるキャパシタを示す断面図である。
【図８】本発明の第２実施形態によるキャパシタの製造方法を示す工程断面図（その１）である。
【図９】本発明の第２実施形態によるキャパシタの製造方法を示す工程断面図（その２）である。
【図１０】本発明の第２実施形態によるキャパシタの製造方法を示す工程断面図（その３）である。
【図１１】本発明の第３実施形態によるキャパシタを示す断面図である。
【図１２】本発明の第３実施形態の変形例によるキャパシタを示す断面図である。
【図１３】本発明の第４実施形態によるキャパシタを示す断面図である。
【図１４】本発明の第４実施形態による半導体装置を示す概略図である。
【図１５】本発明の第５実施形態による集積回路装置に用いられるＬＳＩ、キャパシタ、及び回路配線基板を示す断面図である。
【図１６】本発明の第５実施形態による集積回路装置を示す断面図である。
【図１７】提案されているキャパシタを示す断面図である。
【図１８】キャパシタの理想的なモデルの一部を示す模式図である。
【図１９】キャパシタの電位分布を示す図である。
【図２０】キャパシタのリーク電流分布を示す図である。
【図２１】提案されているキャパシタの一部を示す断面図である。
【符号の説明】
１０、１０ａ、１０ｂ…シリコン基板
１２、１２ａ、１２ｂ…導電膜
１４、１４ａ、１４ｂ…誘電体膜
１６…開口部
１８、１８ａ、１８ｂ…導電膜
２０…開口部
２２、２２ａ、２２ｂ…誘電体膜
２４…開口部
２６…開口部
２８、２８ａ、２８ｂ…絶縁膜
３４、３４ａ、３４ｂ…導電膜
３６…開口部
３８、３８ａ、３８ｂ…保護膜
４０、４０ａ…コンタクトホール
４２、４２ａ…コンタクトホール
４４…導電膜
４６ａ〜４６ｃ…導体プラグ
４８ａ、４８ｂ…半田バンプ
５０、５０ａ…第１の電極
５２、５２ａ、５２ｂ…第２の電極
５４、５４ａ〜５４ｅ…キャパシタ
５６…誘電体膜
６２、６２ａ…絶縁膜
６６…導電膜
７０…ビアホール
７２ａ〜７２ｃ…ビア
７４…絶縁膜
７６ａ〜７６ｃ…開口部
８０…絶縁膜
９０、９０ａ…ＬＳＩ
９２ａ〜９２ｃ…電極
９４…ビア
９６…樹脂
９８…電極
１００…半田バンプ
１０２…コンタクトホール
１０４…絶縁膜
１０６…開口部
１０８…電極
１１０ａ〜１１０ｃ…半田バンプ
１１２…回路配線基板
１１４ａ〜１１４ｃ…電極
１１６ａ〜１１６ｃ…半田バンプ
２１０…シリコン基板
２１２…導電膜
２１４…誘電体膜
２１８…導電膜
２２２…誘電体膜
２２４…開口部
２３４…導電膜
２３８…保護膜
２４０…コンタクトホール
２４２…コンタクトホール
２４４…導電膜
２４６ａ、２４６ｂ…導体プラグ
２４８ａ、２４８ｂ…半田バンプ
２５０…第１の電極
２５２…第２の電極
２５４…キャパシタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a capacitor and a semiconductor device having the capacitor, and more particularly to a capacitor using a dielectric thin film and a semiconductor device having the capacitor.
[0002]
[Prior art]
In general, a decoupling capacitor is mounted in the vicinity of an LSI (Large Scale Integrated circuit) mounted on a circuit wiring board in order to prevent malfunction due to power supply voltage fluctuations and high frequency noise.
[0003]
The decoupling capacitor is configured using a substrate separate from the circuit wiring board, and is appropriately mounted on the circuit wiring board.
[0004]
In recent years, it has been required to improve the characteristics of decoupling capacitors as LSIs and the like increase in speed and power consumption. In addition, with the miniaturization of LSIs and the like, there is a demand for miniaturization of decoupling capacitors.
[0005]
Therefore, a technique for improving the capacitance while satisfying the demand for downsizing of the decoupling capacitor has been proposed.
[0006]
The proposed capacitor will be described with reference to FIG. FIG. 17 is a cross-sectional view showing a proposed capacitor.
[0007]
As shown in FIG. 17, a conductive film 212 is formed on a silicon substrate 210 by sequentially laminating a 50 nm thick Ti film and a 200 nm thick Pt film. On the conductive film 212, BST ((Ba, Sr) TiO2 which is a high dielectric is formed. Three A dielectric film 214 having a thickness of 200 nm is formed.
[0008]
On the dielectric film 214, a conductive film 218 made of Pt having a thickness of 200 nm is formed. A dielectric film 222 made of BST having a thickness of 200 nm is formed on the conductive film 218. The conductive film 222 is formed so as to cover the edge of the conductive film 218.
[0009]
On the dielectric film 222, a conductive film 234 made of Pt having a thickness of 200 nm connected to the conductive film 212 through the opening 224 is formed.
[0010]
Further, a protective film 238 made of polyimide is formed on the entire surface. A contact hole 240 reaching the conductive film 234 and a contact hole 242 reaching the conductive film 218 are formed in the protective film 238.
[0011]
A conductive film 244 is formed on the inner surfaces of the contact holes 240 and 242. Conductor plugs 246a and 246b made of Pt are buried in the contact holes 240 and 242 having the conductive film 244 formed on the inner surface, respectively. Solder bumps 248a and 248b are formed on the conductor plugs 246a and 246b.
[0012]
The conductive film 212 and the conductive film 234 constitute a first electrode 250 of the capacitor. The first electrode 250 is electrically connected to, for example, a power supply line of a circuit wiring board (not shown) through the conductor plug 246a and the solder bump 248a.
[0013]
The conductive film 218 forms a second electrode 252 of the capacitor. The second electrode 252 is electrically connected to, for example, a ground line of a circuit wiring board (not shown) through the conductor plug 246b and the solder bump 248b. Thus, the proposed capacitor 254 is configured.
[0014]
According to the capacitor shown in FIG. 17, BST, which is a high dielectric, is used as the material of the dielectric films 214 and 222, and the dielectric films 214 and 222 are formed as thin as 200 nm. Improvements can be made. In addition, in the capacitor shown in FIG. 17, the conductive films 212 and 234 that form the first electrode 250 are formed above and below the conductive film 218 that forms the second electrode 252 with the dielectric films 214 and 222 therebetween. Therefore, the capacitance can be improved while satisfying the demand for miniaturization of the capacitor.
[0015]
[Problems to be solved by the invention]
However, the withstand voltage is low in the capacitor shown in FIG. The reason for this has not been elucidated, which has been an impediment to practical application.
[0016]
An object of the present invention is to provide a capacitor capable of improving the capacitance without causing a reduction in withstand voltage and a semiconductor device having the capacitor.
[0017]
[Means for Solving the Problems]
The object is to provide a first conductive film formed on a substrate, a first dielectric film formed on the first conductive film, A first opening formed in the first dielectric film so that the first conductive film is exposed; A second conductive film formed on the first dielectric film; On the first dielectric film; and On the second conductive film Shape A second dielectric film formed; A second opening formed in the second dielectric film so that the second conductive film is exposed; and a peripheral portion of the first conductive film; and the second conductive film An insulating film formed on an edge of the dielectric film and formed to cover an upper edge of the first dielectric film and an upper edge of the second conductive film; On the second dielectric film And on the insulating film and on the first conductive film exposed in the first opening, and electrically connected to the first conductive film A third conductive film formed And the total thickness of the second dielectric film and the insulating film in the region covering the edge of the first dielectric film and the edge of the second conductive film is It is thicker than the thickness of the second dielectric film in the region excluding the edge portion of the first dielectric film and the edge portion of the second conductive film. Achieved by the capacitor. As a result, the effective insulating film thickness between the second conductive film and the third conductive film in the region near the edge of the second conductive film can be increased. It is possible to reduce the concentration of the electric field in the vicinity of the edge. Therefore, it is possible to provide a capacitor having a large capacitance without causing a decrease in withstand voltage.
Also, the object is to expose the first conductive film formed on the substrate, the first dielectric film formed on the first conductive film, and the first conductive film. A first opening formed in the first dielectric film; a second conductive film formed on the first dielectric film; on the first dielectric film; An insulating film formed on an edge of the conductive film; a second dielectric film formed on the first dielectric film; on the insulating film; and on the second conductive film; A second opening formed in the second dielectric film so that the second conductive film is exposed; and the first opening exposed on the second dielectric film and in the first opening. A third conductive film formed on the conductive film and electrically connected to the first conductive film, an edge of the first dielectric film, and the second conductive film Territory covering the edge of The total film thickness of the second dielectric film and the insulating film in the region excluding the edge portion of the first dielectric film and the edge portion of the second conductive film. Achieved by a capacitor characterized in that it is thicker than the thickness of the second dielectric film .
[0018]
Further, the object is to provide a first conductive film formed on the substrate, a first dielectric film formed on the first conductive film, A first opening formed in the first dielectric film so that the first conductive film is exposed; A second conductive film formed on the first dielectric film; On the first dielectric film; and On the second conductive film Shape A second dielectric film formed; A second opening formed in the second dielectric film so that the second conductive film is exposed; and a peripheral portion of the first conductive film; and the second conductive film An insulating film formed on an edge of the dielectric film and formed to cover an upper edge of the first dielectric film and an upper edge of the second conductive film; On the second dielectric film And on the insulating film and on the first conductive film exposed in the first opening, and electrically connected to the first conductive film A third conductive film formed And the total thickness of the second dielectric film and the insulating film in the region covering the edge of the first dielectric film and the edge of the second conductive film is It is thicker than the thickness of the second dielectric film in the region excluding the edge portion of the first dielectric film and the edge portion of the second conductive film. Capacitors Semiconductor device characterized by having Is achieved.
Also, the object is to expose the first conductive film formed on the substrate, the first dielectric film formed on the first conductive film, and the first conductive film. A first opening formed in the first dielectric film; a second conductive film formed on the first dielectric film; on the first dielectric film; An insulating film formed on an edge of the conductive film; a second dielectric film formed on the first dielectric film; on the insulating film; and on the second conductive film; A second opening formed in the second dielectric film so that the second conductive film is exposed; and the first opening exposed on the second dielectric film and in the first opening. A third conductive film formed on the conductive film and electrically connected to the first conductive film, an edge of the first dielectric film, and the second conductive film Territory covering the edge of The total film thickness of the second dielectric film and the insulating film in the region excluding the edge portion of the first dielectric film and the edge portion of the second conductive film. This is achieved by a semiconductor device having a capacitor that is thicker than the thickness of the second dielectric film. .
[0019]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
Prior to describing the capacitor according to the first embodiment of the present invention, the principle of the present invention will be described.
[0020]
The inventors of the present application intensively studied the mechanism by which the withstand voltage of the capacitor shown in FIG.
[0021]
FIG. 18A is a schematic diagram showing a part of an ideal capacitor model. In FIG. 18A, a portion where the conductive film 218 and the conductive film 234 face each other is shown three-dimensionally. In this model, the film thickness of the dielectric film 222 is constant. Further, the potential of the lower end portion of the conductive film 218 is 0V, and the potential of the lower end portion of the conductive film 234 is 1V.
[0022]
FIG. 18B is a cross-sectional view taken along the ABC plane of FIG. The conductive film 218 and the conductive film 234 are opposed to each other with the dielectric film 222 interposed therebetween.
[0023]
FIG. 19 is a diagram showing the potential distribution of FIG. The potential distribution was obtained by calculation using the finite element method. The calculation conditions are that the thickness of the dielectric film 222 is 200 nm, the relative dielectric constant of the dielectric film 222 is 250, the relative dielectric constant of the conductive films 218 and 234 is 1.0, and the electric conduction of the conductive films 218 and 234 is Rate 10x10 6 S / m.
[0024]
As shown in FIG. 19, in the region near the edge of the conductive film 218, the potential rises to about 1.2 V in calculation. From this, it is considered that a region having a high electric field strength is generated in a region near the edge of the conductive film 218.
[0025]
FIG. 20 is a diagram showing a leakage current distribution of the capacitor. The leakage current was obtained by calculation using the finite element method. The calculation conditions were the same as the calculation conditions for obtaining the above-described electric field strength distribution. As can be seen from FIG. 20, a large leak current flows in a region near the edge of the conductive film 218.
[0026]
As can be seen from these, the electric field is concentrated in the vicinity of the edge of the conductive film 218, and it is considered that the leakage current increases accordingly.
[0027]
That is, in the region near the edge of the conductive film 218, dielectric breakdown of the dielectric film 222 is likely to occur, and this is the reason why the withstand voltage is lowered in the capacitor shown in FIG. It was understood by the calculation by et al.
[0028]
Further, in the above-described calculation by the finite element method, the step coverage of the dielectric film 222 is not particularly taken into consideration, but actually, as shown in FIG. The film thickness tends to be thin at the portion covering the film. A portion where the thickness of the dielectric film 222 is thin is likely to cause dielectric breakdown, and this point is also considered to be a factor that lowers the withstand voltage of the capacitor shown in FIG.
[0029]
Therefore, the inventors of the present application have conceived that the withstand voltage of the capacitor can be improved by increasing the effective insulating film thickness between the conductive films facing each other in the region near the edge of the conductive film. As a result, the electric field concentration in the region near the edge of the conductive film can be reduced, so that the withstand voltage of the capacitor can be improved.
[0030]
(Capacitor)
A capacitor according to a first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a cross-sectional view illustrating the capacitor according to the present embodiment.
[0031]
As shown in FIG. 1, a conductive film 12 is formed on a silicon substrate 10 by sequentially stacking a Ti film (not shown) having a thickness of 50 nm and a Pt film (not shown) having a thickness of 200 nm. ing.
[0032]
On the conductive film 12, BST ((Ba, Sr) TiO 2, which is a high dielectric material having a thickness of 200 nm, is formed. Three ) Is formed. Here, the high dielectric material means a dielectric material having a relative dielectric constant higher than 3.8 of silicon dioxide.
[0033]
A conductive film 18 made of Pt having a thickness of 200 nm is formed on the dielectric film 14.
[0034]
On the conductive film 18, a dielectric film 22 made of BST having a thickness of 200 nm is formed. The dielectric film 22 is formed so as to cover the edge of the conductive film 18, specifically, the inner edge of the opening 20 of the conductive film 18 and the outer edge of the conductive film 18. There is a step at the edge of the conductive film 18.
[0035]
In a region near the edge of the conductive film 18, an insulating film 28 made of polyimide having a thickness of 200 nm is formed so as to cover the portion of the dielectric film 22 that covers the edge of the conductive film 18. The polyimide used as the material of the insulating film 28 is a material having a higher withstand voltage than the BST used as the material of the dielectric film 22.
[0036]
On the dielectric film 22, a conductive film 34 made of Pt having a thickness of 200 nm is formed. The conductive film 34 is formed so as to cover the insulating film 28 and is connected to the conductive film 12.
[0037]
Further, a protective film 38 made of polyimide having a thickness of 1 μm is formed on the entire surface. A contact hole 40 reaching the conductive film 34 and a contact hole 42 reaching the conductive film 18 are formed in the protective film 38.
[0038]
A conductive film 44 made of Pt is formed on the inner surfaces of the contact holes 40 and 42. Conductor plugs 46a and 46b made of Pt are buried in the contact holes 40 and 42 having the conductive film 44 formed on the inner surface.
[0039]
Solder bumps 48a and 48b made of 96.5% Sn-3.5% Ag are formed on the conductor plugs 46a and 46b, respectively.
[0040]
The conductive film 12 and the conductive film 34 constitute a first electrode 50 of the capacitor. The first electrode 50 of the capacitor is electrically connected to, for example, a power supply line of a circuit wiring board (not shown) via a conductor plug 46a, a solder bump 48a, and the like.
[0041]
The conductive film 18 constitutes the second electrode 52 of the capacitor. The second electrode 52 of the capacitor is electrically connected to, for example, a ground line of a circuit wiring board (not shown) through the conductor plug 46b, the solder bump 48b, and the like.
[0042]
Thus, the capacitor 54 according to the present embodiment having the first electrode 50, the dielectric films 14 and 22, and the second electrode 52 is configured.
[0043]
The capacitor according to the present embodiment is mainly characterized in that the insulating film 28 is formed so as to cover the portion of the dielectric film 22 that covers the edge of the conductive film 18.
[0044]
In the capacitor shown in FIG. 17, the electric field concentrates in a region near the edge of the conductive film 218, and the step coverage of the dielectric film 222 is not good in the region near the edge of the conductive film 218. 222 was susceptible to dielectric breakdown. For this reason, with the capacitor shown in FIG. 17, it is difficult to ensure a sufficient withstand voltage.
[0045]
In contrast, in the present embodiment, since the insulating film 28 made of polyimide is formed so as to cover the portion of the dielectric film 22 that covers the edge of the conductive film 18, in the region near the edge of the conductive film 18. The effective insulating film thickness between the conductive film 18 and the conductive film 34 is thick. For this reason, according to the present embodiment, the concentration of the electric field in the region near the edge of the conductive film 18 can be mitigated, and the capacitance of the capacitor can be improved without causing a reduction in withstand voltage. Can do.
[0046]
(Capacitor manufacturing method)
Next, the method for manufacturing the capacitor according to the present embodiment will be explained with reference to FIGS. 2 to 6 are process cross-sectional views illustrating the capacitor manufacturing method according to the present embodiment.
[0047]
First, as shown in FIG. 2A, a 50 nm-thick Ti film (not shown) is formed on the entire surface of the silicon substrate 10 by sputtering. Thereafter, a 200 nm-thickness Pt film (not shown) is formed on the entire surface by sputtering. Thus, the conductive film 12 is formed by sequentially laminating the Ti film and the Pt film.
[0048]
Next, as shown in FIG. 2B, the conductive film 12 is patterned by Ar ion milling using a photolithography technique.
[0049]
Next, as shown in FIG. 2C, a dielectric film 14 made of BST is formed on the entire surface by a sol-gel method. The sol-gel method is a wet film forming method using an organometallic solution as a raw material. When spin coating is performed with alkoxide as a starting solution, for example, at 2000 rpm for 30 seconds, a BST film having a film thickness of, for example, 100 nm is formed. Thereafter, the BST film is dried at 120 ° C., and then the BST film is temporarily fired at 400 ° C. In this manner, when the BST film is formed, dried, and pre-baked twice, a BST film having a thickness of, for example, 200 nm is formed. Next, the BST film is baked at 650 ° C. Thus, for example, the dielectric film 14 made of BST having a film thickness of 200 nm, a relative dielectric constant of 400, and a dielectric loss of 2% or less is formed.
[0050]
Here, the case where the BST film is formed by the sol-gel method has been described as an example, but the method of forming the BST film is not limited to the sol-gel method. For example, the BST film can be formed by sputtering. The film formation conditions for forming the BST film by sputtering are, for example, that the Ar gas flow rate is 80 sccm and O 2 The gas flow rate can be 10 sccm, the degree of vacuum can be 30 mTorr, the applied power can be 500 W, and the sputtering time can be 1 hour. Thereby, for example, a BST film having a film thickness of 200 nm and a relative dielectric constant of 500 can be formed.
[0051]
Next, as shown in FIG. 2D, the dielectric film 14 is patterned by wet etching using a photolithography technique. As a result, an opening 16 reaching the conductive film 12 is formed in the dielectric film 14. As an etchant, for example, ammonium fluoride (NH Four A buffered hydrofluoric acid solution in which F) and hydrofluoric acid (HF) are mixed at a ratio of 6: 1 can be used.
[0052]
Although the case where the dielectric film 14 is etched by wet etching has been described as an example here, the etching method of the dielectric film 14 is not limited to wet etching. For example, an Ar ion milling method or the like can be used.
[0053]
Next, as shown in FIG. 2E, a conductive film 18 of Pt having a thickness of 200 nm is formed on the entire surface by sputtering.
[0054]
Next, as shown in FIG. 3A, the conductive film 18 is patterned using a photolithography technique. As a result, an opening 20 reaching the conductive film 12 is formed in the conductive film 18.
[0055]
Next, as shown in FIG. 3B, a dielectric film 22 made of BST having a thickness of 200 nm is formed on the entire surface. The dielectric film 22 can be formed in the same manner as the method for forming the dielectric film 14 described above with reference to FIG.
[0056]
Next, as shown in FIG. 3C, the dielectric film 22 is patterned using a photolithography technique. As a result, an opening 24 reaching the conductive film 12 and an opening 26 reaching the conductive film 18 are formed in the dielectric film 22.
[0057]
Next, as shown in FIG. 3D, an insulating film 28 made of photosensitive polyimide having a film thickness of 200 nm is formed on the entire surface by spin coating.
[0058]
Next, as shown in FIG. 4A, the insulating film 28 is patterned using a photolithography technique. In this way, an insulating film 28 that covers the portion of the dielectric film 22 that covers the edge of the conductive film 18 is formed.
[0059]
Next, as shown in FIG. 4B, a conductive film 34 made of Pt having a thickness of 200 nm is formed on the entire surface by sputtering.
[0060]
Next, as shown in FIG. 4C, the conductive film 34 is patterned using a photolithography technique. As a result, an opening 36 reaching the conductive film 18 is formed in the conductive film 34.
[0061]
Next, as shown in FIG. 4D, a protective film 38 made of polyimide having a thickness of 1 μm is formed on the entire surface by spin coating.
[0062]
Next, as shown in FIG. 5A, the protective film 38 is patterned using a photolithography technique. As a result, a contact hole 40 reaching the conductive film 34 and a contact hole 42 reaching the conductive film 18 are formed in the protective film 38.
[0063]
Next, as shown in FIG. 5B, a conductive film 44 made of Pt is formed by sputtering. As a result, a conductive film 44 is formed on the inner surfaces of the contact holes 40 and 42.
[0064]
Next, as shown in FIG. 5C, the conductive film 44 is patterned using a photolithography technique.
[0065]
Next, conductor plugs 46a and 46b made of Pt are formed in the contact holes 40 and 42 in which the conductive film 44 is formed by plating.
[0066]
Next, as shown in FIG. 6, solder bumps 48a and 48b made of 96.5% Sn-3.5% Ag are formed on the conductor plugs 46a and 46b, respectively.
[0067]
Thus, the capacitor according to the present embodiment is manufactured.
[0068]
[Second Embodiment]
A capacitor and a method for manufacturing the capacitor according to the second embodiment of the present invention will be described with reference to FIGS. FIG. 7 is a cross-sectional view illustrating the capacitor according to the present embodiment. 8 to 10 are process cross-sectional views illustrating the capacitor manufacturing method according to the present embodiment. The same components as those of the capacitor according to the first embodiment shown in FIGS. 1 to 6 and the manufacturing method thereof are denoted by the same reference numerals, and description thereof is omitted or simplified.
[0069]
(Capacitor)
First, the capacitor according to the present embodiment will be explained with reference to FIG.
[0070]
As shown in FIG. 7, the capacitor 54 a according to the present embodiment forms the insulating film 28 a so as to cover the edge of the conductive film 18, so that the conductive film 18 and the conductive film in the vicinity of the edge of the conductive film 18 are formed. The main feature is that the effective insulating film thickness between the first and second electrodes is increased. In the capacitor 54 according to the first embodiment, the insulating film 28 is formed between the dielectric film 22 and the conductive film 34 in the region near the edge of the conductive film 18, thereby forming the conductive film 18 and the conductive film 34. In this embodiment, the insulating film 28a is formed between the conductive film 18 and the dielectric film 22, so that a region near the edge of the conductive film 18 is formed. The effective insulating film thickness between the conductive film 18 and the conductive film 34 is increased.
[0071]
As shown in FIG. 7, an insulating film 28 a made of silicon dioxide having a thickness of 200 nm is formed so as to cover the edge of the conductive film 18. The reason why silicon dioxide is used as the material of the insulating film 28a in this embodiment is that silicon dioxide can withstand high-temperature heat treatment when the BST film is fired. In the capacitor 54 according to the first embodiment, since the insulating film 28 is formed after the BST film constituting the dielectric film 22 is baked, polyimide that cannot withstand high-temperature heat treatment is used as the material of the insulating film 28. Even in this case, no particular problem occurs. On the other hand, in this embodiment, since the dielectric film 22 made of BST is formed after the insulating film 28a is formed, the material of the insulating film 28a is a material that can withstand high-temperature heat treatment when the BST film is baked. It is necessary to use as. Therefore, in this embodiment, silicon dioxide is used as the material for the insulating film 28a.
[0072]
Thus, according to the present embodiment, even when the insulating film 28a is formed between the conductive film 18 and the dielectric film 22 so as to cover the edge of the conductive film 18, the conductive film 18 The effective insulating film thickness between the conductive film 18 and the conductive film 34 in the region near the edge can be increased. Therefore, according to the present embodiment, a capacitor having a large capacitance can be provided without causing a decrease in withstand voltage, as in the first embodiment.
[0073]
(Capacitor manufacturing method)
Next, the method for manufacturing the capacitor according to the present embodiment will be explained with reference to FIGS.
[0074]
First, the process up to patterning the conductive film 18 is the same as the capacitor manufacturing method according to the first embodiment shown in FIGS.
[0075]
Next, as shown in FIG. 8A, an insulating film 28a made of silicon dioxide having a thickness of 200 nm is formed on the entire surface by a sol-gel method.
[0076]
Next, as shown in FIG. 8B, the insulating film 28a is patterned using a photolithography technique. Thus, an insulating film 28a that covers the edge of the conductive film 18 is formed.
[0077]
Next, as shown in FIG. 8C, a dielectric film 22 made of BST having a thickness of 200 nm is formed on the entire surface.
[0078]
Next, as shown in FIG. 8D, the dielectric film 22 is patterned using a photolithography technique. As a result, an opening 24 reaching the conductive film 12 and an opening 26 reaching the conductive film 18 are formed in the dielectric film 22.
[0079]
The subsequent manufacturing method of the capacitor shown in FIGS. 9A to 10C is the same as the manufacturing method of the capacitor according to the first embodiment shown in FIGS. To do.
[0080]
Thus, the semiconductor device according to the present embodiment is manufactured.
[0081]
[Third Embodiment]
A capacitor according to a third embodiment of the present invention will be described with reference to FIG. FIG. 11 is a cross-sectional view illustrating the capacitor according to the present embodiment. The same components as those of the capacitor and the manufacturing method thereof according to the first or second embodiment shown in FIGS. 1 to 10 are denoted by the same reference numerals, and description thereof is omitted or simplified.
[0082]
The capacitor 54b according to the present embodiment further increases the area of the electrode by further forming the dielectric film 56 and the conductive film 66 on the conductive film 34, thereby further improving the capacitance of the capacitor. The main feature is that
[0083]
As shown in FIG. 11, a dielectric film 56 made of BST having a thickness of 200 nm is formed on the conductive film 34. The dielectric film 56 is formed so as to cover the edge of the conductive film 34.
[0084]
An insulating film 62 made of silicon dioxide having a thickness of 200 nm is formed in a region near the edge of the conductive film 34 so as to cover a portion of the dielectric film 56 that covers the edge of the conductive film 34.
[0085]
On the dielectric film 56, a conductive film 66 made of Pt having a thickness of 200 nm is formed. The conductive film 66 is formed so as to cover the insulating film 62 and is connected to the conductive film 18.
[0086]
The conductive film 12 and the conductive film 34 constitute a first electrode 50 of the capacitor. The first electrode 50 of the capacitor is electrically connected to, for example, a power supply line of a circuit wiring board (not shown) via a conductor plug 46a, a solder bump 48a, and the like.
[0087]
The conductive film 18 and the conductive film 66 constitute a capacitor second electrode 52a. The second electrode 52a of the capacitor is electrically connected to, for example, a ground line of a circuit wiring board (not shown) through the conductor plug 46b, the solder bump 48b, and the like.
[0088]
Thus, a capacitor 54b having the first electrode 50, the dielectric films 14, 22, 56, and the second electrode 52a is configured.
[0089]
As described above, according to the present embodiment, the area of the electrode of the capacitor can be further increased without lowering the withstand voltage, so that the capacitance of the capacitor can be further improved.
[0090]
(Modification)
Next, a modification of the capacitor according to the present embodiment will be described with reference to FIG. FIG. 12 is a cross-sectional view showing a capacitor according to this modification.
[0091]
In the capacitor 54 c according to this modification, an insulating film 28 a is formed between the conductive film 18 and the dielectric film 22 so as to cover the edge of the conductive film 18, and also covers the edge of the conductive film 34. Thus, the main feature is that the insulating film 62 a is formed between the conductive film 34 and the dielectric film 56.
[0092]
Thus, according to the present modification, the insulating film 28a is formed between the conductive film 18 and the dielectric film 22, and the insulating film 62a is formed between the conductive film 34 and the dielectric film 56. Even if it exists, the further improvement of the electrostatic capacitance of a capacitor can be aimed at similarly to the capacitor shown in FIG.
[0093]
[Fourth Embodiment]
A capacitor according to a fourth embodiment of the present invention and a semiconductor device having the capacitor will be described with reference to FIGS. FIG. 13 is a cross-sectional view illustrating the capacitor according to the present embodiment. FIG. 14 is a schematic diagram illustrating the semiconductor device according to the present embodiment. The same components as those of the capacitor and the manufacturing method thereof according to the first to third embodiments shown in FIGS. 1 to 12 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
[0094]
(Capacitor)
First, the capacitor 54d according to the present embodiment will be described with reference to FIG.
[0095]
As shown in FIG. 13, via holes 70 are formed in the silicon substrate 10a so as to reach the back surface from the front surface of the silicon substrate 10a.
[0096]
In the via hole 70, vias 72a and 72b made of Cu, for example, are buried. The via 72a is, for example, electrically connected to a power supply line (not shown), and the via 72b is, for example, electrically connected to a ground line (not shown).
[0097]
An insulating film 74 made of silicon dioxide is formed on the silicon substrate 10a. In the insulating film 74, openings 76a and 76b reaching vias 72a and 72b are formed.
[0098]
On the insulating film 74, a conductive film 12a made of Pt having a thickness of 200 nm is formed. The conductive film 12a is connected to the via 72a through the opening 76a.
[0099]
An insulating film 80 made of silicon dioxide having a thickness of 200 nm is formed so as to cover the edge of the conductive film 12a.
[0100]
A dielectric film 14a made of BST having a thickness of 200 nm is formed on the conductive film 12a. The dielectric film 14 a is formed so as to cover the insulating film 80.
[0101]
A conductive film 18a made of Pt having a thickness of 200 nm is formed on the dielectric film 14a. The conductive film 18a is connected to the via 72b.
[0102]
An insulating film 28b made of silicon dioxide having a film thickness of 200 nm is formed so as to cover the edge of the conductive film 18a.
[0103]
A dielectric film 22a made of BST having a thickness of 200 nm is formed on the conductive film 18a. The dielectric film 22a is formed so as to cover the insulating film 28b.
[0104]
On the dielectric film 22a, a conductive film 34a made of Pt having a thickness of 200 nm is formed. The conductive film 34a is connected to the conductive film 12a.
[0105]
Further, a protective film 38a made of polyimide having a thickness of 1 μm is formed on the entire surface.
[0106]
A contact hole 40a reaching the conductive film 34a and a contact hole 42a reaching the conductive film 18a are formed in the protective film 38a. Conductive films 44 are formed on the inner surfaces of the contact holes 40a and 42a, respectively.
[0107]
Conductor plugs 46a and 46b are embedded in the contact holes 40a and 42a having the conductive film 44 formed on the inner surface. Solder bumps 48a and 48b are formed on the conductor plugs 46a and 46b, respectively.
[0108]
Thus, the capacitor 54d according to the present embodiment is configured.
[0109]
(Semiconductor device)
Next, the semiconductor device according to the present embodiment will be explained with reference to FIG. In FIG. 14, only main components are shown for the sake of simplicity.
[0110]
The semiconductor device according to the present embodiment is mainly characterized in that the capacitor 54 d shown in FIG. 13 is mounted on the LSI 90.
[0111]
As shown in FIG. 14, electrodes 92a, 92b, and 92c are formed on the surface of the LSI 90 on which a semiconductor element (not shown) such as a transistor is formed. The electrode 92a is electrically connected to a power supply (V) line (not shown) of the LSI 90, and the electrode 92b is electrically connected to a ground (G) line (not shown) of the LSI 90. The power source 92c is electrically connected to a signal (S) line (not shown) of the LSI 90. A capacitor 54d according to this embodiment shown in FIG. 13 is mounted on the electrodes 92a and 92b.
[0112]
A columnar via 94 made of Cu is formed on the electrode 92c.
[0113]
The via 94 and the capacitor 54 d are embedded in an epoxy resin 96. The upper surface of the via 94 and the surfaces of the vias 72 a and 72 b of the capacitor 54 d are exposed on the surface of the resin 96.
[0114]
An electrode 98 is formed on the via 94 and the vias 72a and 72b.
[0115]
A solder bump 100 made of, for example, 96.5% Sn-3.5% Ag is formed on the electrode 98.
[0116]
Thus, the semiconductor device according to the present embodiment is constituted.
[0117]
The thus configured semiconductor device according to the present embodiment can be mounted on a circuit wiring board (not shown) via the solder bumps 100.
[0118]
As described above, according to the present embodiment, since the capacitor 54d is directly mounted on the LSI 90, it is possible to remove high-frequency noise from the power supply in the immediate vicinity of the LSI. Therefore, according to this embodiment, a more reliable semiconductor device can be provided.
[0119]
[Fifth Embodiment]
A capacitor according to a fifth embodiment of the present invention and an integrated circuit device using the capacitor will be described with reference to FIGS. FIG. 15 is a cross-sectional view showing the LSI, capacitor, and circuit wiring board used in the integrated circuit device according to the present embodiment. FIG. 15A is a cross-sectional view showing an LSI used in this embodiment. FIG. 15B is a cross-sectional view showing the capacitor according to the present embodiment. FIG. 15C is a cross-sectional view showing a circuit wiring board used in the present embodiment. FIG. 16 is a cross-sectional view of the integrated circuit device according to the present embodiment. The same components as those of the capacitors and the manufacturing methods thereof according to the first to fourth embodiments shown in FIGS. 1 to 14 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
[0120]
(LSI)
First, an LSI used in this embodiment will be described with reference to FIG.
[0121]
A semiconductor element (not shown) or the like is formed on the LSI 90a. Electrodes 92a to 92c are formed on the lower surface of the LSI 90a.
[0122]
The electrode 92a is electrically connected to a power supply line (not shown). The electrode 92b is electrically connected to a ground line (not shown). The electrode 92c is electrically connected to a signal line (not shown).
[0123]
Solder bumps 116a to 116c made of, for example, 96.5% Sn-3.5% Ag are formed on the lower surfaces of the electrodes 92a to 92c, respectively.
[0124]
Thus, the LSI 90a used in this embodiment is configured.
[0125]
(Capacitor)
Next, the capacitor according to the present embodiment will be explained with reference to FIG.
[0126]
As shown in FIG. 15B, a via hole 70 is formed in the silicon substrate 10b so as to reach the back surface from the front surface of the silicon substrate 10b.
[0127]
In the via hole 70, vias 72a to 72c made of Cu, for example, are buried.
[0128]
An insulating film 74 made of silicon dioxide is formed on the silicon substrate 10b. In the insulating film 74, openings 76a to 76c reaching the vias 72a to 72c are formed.
[0129]
On the insulating film 74, a conductive film 12b made of Pt having a thickness of 200 nm is formed. The conductive film 12b is connected to the via 72a through the opening 76a.
[0130]
An insulating film 80 made of silicon dioxide is formed so as to cover the edge of the conductive film 12b.
[0131]
A dielectric film 14b made of BST having a thickness of 200 nm is formed on the conductive film 12b. The dielectric film 14 b is formed so as to cover the insulating film 80.
[0132]
A conductive film 18b made of Pt having a thickness of 200 nm is formed on the dielectric film 14b. The conductive film 18b is connected to the via 72b.
[0133]
An insulating film 28b made of silicon dioxide is formed so as to cover the edge of the conductive film 18b.
[0134]
A dielectric film 22b made of BST having a thickness of 200 nm is formed on the conductive film 18b. The dielectric film 22b is formed so as to cover the insulating film 28b.
[0135]
A conductive film 34b made of Pt having a thickness of 200 nm is formed on the dielectric film 22b. The conductive film 34b is connected to the conductive film 12b.
[0136]
Further, a protective film 38b made of polyimide having a thickness of 1 μm is formed on the entire surface.
[0137]
A contact hole 40a reaching the conductive film 34b, a contact hole 42a reaching the conductive film 18b, and a contact hole 102 reaching the via 72c are formed in the protective film 38b. A conductive film 44 made of Pt is formed on the inner surfaces of the contact holes 40a, 42a, and 102.
[0138]
Conductor plugs 46a, 46b, 46c made of Pt are buried in the contact holes 40a, 42a, 102 in which the conductive film 44 is formed on the inner surface.
[0139]
On the other hand, an insulating film 104 made of silicon dioxide is formed on the lower surface of the silicon substrate 10b. In the insulating film 104, openings 106 reaching the vias 72a to 72c are formed.
[0140]
Electrodes 108 connected to the vias 72a to 72c through the openings 106 are formed on the lower surfaces of the vias 72a to 72c.
[0141]
On the lower surface of the electrode 108, solder bumps 110a to 110c made of, for example, 96.5% Sn-3.5% Ag are formed.
[0142]
Thus, the capacitor 54e according to the present embodiment is configured.
[0143]
(Circuit wiring board)
Next, the circuit wiring board used in this embodiment will be described with reference to FIG.
[0144]
As shown in FIG. 15C, electrodes 114 a to 114 c are formed on the surface of the circuit wiring board 112. The electrode 114a is electrically connected to a power supply line (not shown). The electrode 114b is electrically connected to a ground line (not shown). The electrode 114c is electrically connected to a signal line (not shown).
[0145]
Thus, the circuit wiring board 112 used in the present embodiment is configured.
[0146]
(Integrated circuit device)
Next, the integrated circuit device according to the present embodiment will be explained with reference to FIG.
[0147]
As shown in FIG. 16, a capacitor 54 e is mounted on the circuit wiring board 112.
[0148]
An LSI 90a is mounted on the capacitor 54e.
[0149]
Thus, the integrated circuit device according to the present embodiment is constituted.
[0150]
As described above, in this embodiment, the capacitor 54e is an interposer that can be sandwiched between the circuit wiring board 112 and the LSI 90a. Therefore, the feeder line is routed, specifically, the power supply line and the ground line are routed. Can be shortened. In this embodiment, the areas of the conductive films 12b and 34b constituting the first electrode 50a of the capacitor 54e are extremely large, and the area of the conductive film 18b constituting the second electrode 52b of the capacitor 54e. Therefore, the capacitor 54e having a very large capacitance can be provided. Therefore, according to this embodiment, an extremely reliable integrated circuit device can be provided.
[0151]
[Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.
[0152]
For example, in the above embodiment, the case where BST is used as the material of the dielectric film has been described as an example. However, the material of the dielectric film is not limited to BST, and any dielectric can be used as appropriate. For example, a composite oxide containing at least one element of Sr, Ba, Pb, Zr, Bi, Ta, Ti, Mg, or Nb can be used as the material of the dielectric film. Specifically, for example, PZT (Pb (Zr, Ti) O Three ), SrBi 2 Ta 2 O 9 , Pb (Mg, Nb) O Three , Ta 2 O Five Etc. can be used as the material of the dielectric film.
[0153]
The dielectric film made of PZT can be formed, for example, by sputtering. The film formation conditions for forming the PZT film by sputtering are, for example, that the Ar gas flow rate is 36 sccm, and O 2 The gas flow rate can be 4 sccm, the degree of vacuum can be 0.5 Pa, the applied power can be 120 W, and the film formation time can be 10 hours. Thereby, for example, a PZT film having a film thickness of 200 nm and a relative dielectric constant of 500 can be formed. The method for forming the PZT film is not limited to the sputtering method, and for example, a sol-gel method or the like can be used.
[0154]
In the above embodiment, the case where a high dielectric is used as the material of the dielectric film has been described as an example. However, the material of the dielectric film is not necessarily limited to the high dielectric. For example, silicon dioxide or the like may be used as the material for the dielectric film.
[0155]
In the above embodiment, the film thickness of the dielectric film is set to 200 nm. However, the film thickness of the dielectric film is not limited to 200 nm, and should be set as appropriate to obtain a capacitor having desired characteristics. Can do.
[0156]
Also, the conductive film 34 of the capacitor according to the first or second embodiment, the conductive film 66 of the capacitor according to the third embodiment, the conductive film 34a of the capacitor according to the fourth embodiment, or the conductive film of the capacitor according to the fifth embodiment. A capacitor having a larger capacitance may be formed by further forming a dielectric film or a conductive film on the film 34b.
[0157]
In the above embodiment, the case where Pt is used as the material of the conductive film constituting the first electrode and the second electrode of the capacitor has been described as an example. However, the material of the conductive film is not limited to Pt. For example, Au, Cu, Pd, Ru, Ru oxide, Ir, Ir oxide, or the like can be used as appropriate. By appropriately setting the material of the conductive film constituting the first electrode and the second electrode of the capacitor, the leakage current characteristics of the capacitor can be improved.
[0158]
In the above embodiment, the case where polyimide or silicon dioxide is used as the material for the insulating films 28 and 28a has been described as an example. However, the material such as the insulating films 28 and 28a is not limited to polyimide or silicon dioxide. A material having a higher withstand voltage than the material of the dielectric film can be used as appropriate.
[0159]
In the above embodiment, the case where silicon dioxide is used as the material for the insulating film 28a and the like has been described as an example. However, the material for the insulating film 28a and the like is not limited to silicon dioxide, and can withstand high-temperature heat treatment. Any other material can be used as appropriate. As such a material, for example, Al 2 O Three And Si Three N Four An inorganic substance such as can be used as appropriate. In general, inorganic materials can withstand heat treatment at higher temperatures than organic materials.
[0160]
In the above-described embodiment, a material having a higher withstand voltage than the material of the dielectric film is used as the material of the insulating films 28 and 28a, but the material of the insulating films 28 and 28a is not necessarily more resistant than the material of the dielectric film. It does not have to be a high voltage material. That is, an insulating film made of any material can be used as long as the effective insulating film thickness can be increased in the region near the edge of the conductive film.
[0161]
In the above embodiment, the case where polyimide or silicon dioxide is used as the material for the insulating films 28 and 28a has been described as an example. However, a high dielectric may be used as the material for the insulating film. If a high dielectric is used as the material for the insulating films 28, 28a, etc., the insulating films 28, 28a, etc. made of a high dielectric also function as the dielectric of the capacitor, so that a capacitor having a larger capacitance can be provided. . For example, a composite oxide containing at least one element of Sr, Ba, Pb, Zr, Bi, Ta, Ti, Mg, or Nb can be used as the material for the insulating films 28 and 28a and the like. Specifically, for example, BST, PZT, SrBi 2 Ta 2 O 9 , Pb (Mg, Nb) O Three , Ta 2 O Five Or the like can be used as a material for the insulating films 28 and 28a.
[0162]
In the above embodiment, by forming the insulating films 28, 28a, etc., the conductive film constituting the first electrode of the capacitor and the conductive substance constituting the second electrode of the capacitor in the region near the edge of the conductive film. Although the effective insulation film thickness with the film is increased, if the effective insulation film thickness in the region near the edge of the conductive film can be increased, the insulation film is not necessarily provided separately from the dielectric film. It does not have to be formed.
[0163]
In the above embodiment, the thickness of the insulating films 28, 28a, etc. is set to 200 nm. However, the thickness of the insulating films 28, 28a, etc. is not limited to 200 nm, and a capacitor having desired characteristics can be obtained. Can be set as appropriate.
[0164]
In the above embodiment, the silicon substrate is used. However, the present invention is not limited to the silicon substrate, and for example, a glass substrate can be used.
[0165]
[Appendix]
(Supplementary Note 1) A first conductive film formed on a substrate, a first dielectric film formed on the first conductive film, and a second film formed on the first dielectric film. , A second dielectric film formed on the second conductive film so as to cover an edge of the second conductive film, and the second dielectric film on the second dielectric film. A capacitor having a third conductive film formed so as to cover a portion of the second dielectric film covering the edge of the second conductive film, the edge of the second conductive film, Alternatively, the capacitor further includes an insulating film that covers the portion of the second dielectric film.
[0166]
(Additional remark 2) The capacitor of Additional remark 1 WHEREIN: The said edge part has the level | step difference, The capacitor characterized by the above-mentioned.
[0167]
(Additional remark 3) The capacitor of Additional remark 1 or 2 WHEREIN: The said edge part is an inner edge part of the opening formed in the said 2nd electrically conductive film, or the outer edge part of the said 2nd electrically conductive film, It is characterized by the above-mentioned. Capacitor.
[0168]
(Supplementary note 4) In the capacitor according to any one of supplementary notes 1 to 3, the total thickness of the second dielectric film and the insulating film covering the edge portion may be the second region in a region excluding the edge portion. A capacitor having a thickness greater than that of the dielectric film.
[0169]
(Supplementary Note 5) In the capacitor according to any one of Supplementary Notes 1 to 4, the first dielectric film and / or the second dielectric film is made of a material having a relative dielectric constant higher than that of silicon dioxide. Capacitor.
[0170]
(Supplementary note 6) In the capacitor according to supplementary note 5, the first dielectric film and / or the second dielectric film is at least one of Sr, Ba, Pb, Zr, Bi, Ta, Ti, Mg, or Nb. A capacitor comprising a complex oxide containing any of these elements.
[0171]
(Supplementary note 7) In the capacitor according to supplementary note 6, the first dielectric film and / or the second dielectric film may be (Ba, Sr) TiO. Three , Pb (Zr, Ti) O Three , SrBi 2 Ta 2 O 9 , Pb (Mg, Nb) O Three Or Ta 2 O Five A capacitor comprising:
[0172]
(Supplementary note 8) In the capacitor according to any one of supplementary notes 1 to 7, the insulating film is made of a material having a higher withstand voltage than a material of the first dielectric film and / or the second dielectric film. Capacitor characterized by.
[0173]
(Appendix 9) The capacitor according to any one of appendices 1 to 8, wherein the insulating film is made of a material having a relative dielectric constant higher than that of silicon dioxide.
[0174]
(Additional remark 10) The capacitor of Additional remark 9 WHEREIN: The said insulating film consists of complex oxide containing at least any one element of Sr, Ba, Pb, Zr, Bi, Ta, Ti, Mg, or Nb, It is characterized by the above-mentioned. Capacitor.
[0175]
(Additional remark 11) The capacitor of Additional remark 10 WHEREIN: The said insulating film is (Ba, Sr) TiO. Three , Pb (Zr, Ti) O Three , SrBi 2 Ta 2 O 9 , Pb (Mg, Nb) O Three Or Ta 2 O Five A capacitor comprising:
[0176]
(Supplementary note 12) The capacitor according to any one of supplementary notes 1 to 8, wherein the insulating film is made of polyimide.
[0177]
(Supplementary note 13) The capacitor according to any one of supplementary notes 1 to 8, wherein the insulating film is made of an inorganic substance.
[0178]
(Supplementary Note 14) In the capacitor according to any one of Supplementary Notes 1 to 13, the first conductive film, the second conductive film, or the third conductive film is made of Pt, Au, Cu, Pd, Ru, Ru. A capacitor comprising an oxide, Ir or Ir oxide.
[0179]
(Supplementary note 15) The capacitor according to any one of supplementary notes 1 to 14, wherein the substrate is a silicon substrate or a glass substrate.
[0180]
(Supplementary Note 16) A first conductive film formed on the substrate, a first dielectric film formed on the first conductive film, and a second film formed on the first dielectric film. , A second dielectric film formed on the second conductive film so as to cover an edge of the second conductive film, and the second dielectric film on the second dielectric film. And a third conductive film formed to cover a portion of the second dielectric film covering the edge of the second conductive film, wherein the second conductive film includes a capacitor. A semiconductor device, further comprising an insulating film covering the edge or the portion of the second dielectric film.
[0181]
【The invention's effect】
As described above, according to the present invention, since the effective insulating film thickness between the conductive film and the other conductive film is thick in the region near the edge of the conductive film, the vicinity of the edge of the conductive film. The concentration of the electric field in the region can be reduced, and the capacitance of the capacitor can be improved without causing a reduction in withstand voltage.
[0182]
In addition, according to the present invention, a capacitor having a high withstand voltage and a large capacitance is directly mounted on an LSI or the like, so that high-frequency noise or the like of a power supply can be removed immediately in the LSI or the like. Therefore, according to the present invention, a more reliable semiconductor device can be provided.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a capacitor according to a first embodiment of the present invention.
FIG. 2 is a process cross-sectional view (part 1) illustrating the method for manufacturing the capacitor according to the first embodiment of the invention;
FIG. 3 is a process cross-sectional view (part 2) illustrating the method for manufacturing the capacitor according to the first embodiment of the invention;
FIG. 4 is a process cross-sectional view (part 3) illustrating the method for manufacturing the capacitor according to the first embodiment of the invention;
FIG. 5 is a process cross-sectional view (part 4) illustrating the method for manufacturing the capacitor according to the first embodiment of the invention;
6 is a process cross-sectional view (part 5) illustrating the method for manufacturing the capacitor according to the first embodiment of the invention. FIG.
FIG. 7 is a cross-sectional view showing a capacitor according to a second embodiment of the present invention.
FIG. 8 is a process cross-sectional view (part 1) illustrating the method for manufacturing the capacitor according to the second embodiment of the invention.
FIG. 9 is a process cross-sectional view (part 2) illustrating the method for manufacturing the capacitor according to the second embodiment of the invention.
FIG. 10 is a process cross-sectional view (part 3) illustrating the method for manufacturing the capacitor according to the second embodiment of the invention;
FIG. 11 is a cross-sectional view showing a capacitor according to a third embodiment of the present invention.
FIG. 12 is a cross-sectional view showing a capacitor according to a modification of the third embodiment of the present invention.
FIG. 13 is a cross-sectional view showing a capacitor according to a fourth embodiment of the present invention.
FIG. 14 is a schematic view showing a semiconductor device according to a fourth embodiment of the present invention.
FIG. 15 is a cross-sectional view showing an LSI, a capacitor, and a circuit wiring board used in an integrated circuit device according to a fifth embodiment of the present invention.
FIG. 16 is a cross-sectional view showing an integrated circuit device according to a fifth embodiment of the present invention.
FIG. 17 is a cross-sectional view showing a proposed capacitor.
FIG. 18 is a schematic diagram showing a part of an ideal model of a capacitor.
FIG. 19 is a diagram illustrating a potential distribution of a capacitor.
FIG. 20 is a diagram showing a leakage current distribution of a capacitor.
FIG. 21 is a cross-sectional view showing a part of a proposed capacitor.
[Explanation of symbols]
10, 10a, 10b ... silicon substrate
12, 12a, 12b ... conductive film
14, 14a, 14b ... Dielectric film
16 ... opening
18, 18a, 18b ... conductive film
20 ... opening
22, 22a, 22b ... Dielectric film
24 ... opening
26 ... opening
28, 28a, 28b ... insulating film
34, 34a, 34b ... conductive film
36 ... opening
38, 38a, 38b ... protective film
40, 40a ... contact hole
42, 42a ... contact hole
44 ... conductive film
46a-46c ... Conductor plug
48a, 48b ... Solder bump
50, 50a ... first electrode
52, 52a, 52b ... second electrode
54, 54a-54e ... capacitors
56: Dielectric film
62, 62a ... insulating film
66. Conductive film
70 ... via hole
72a-72c ... via
74. Insulating film
76a-76c ... opening
80 ... Insulating film
90, 90a ... LSI
92a to 92c ... electrodes
94 ... via
96 ... resin
98 ... Electrode
100 ... Solder bump
102 ... Contact hole
104: Insulating film
106 ... opening
108 ... Electrode
110a-110c ... Solder bump
112 ... Circuit wiring board
114a-114c ... electrode
116a-116c ... Solder bump
210 ... silicon substrate
212 ... conductive film
214 ... Dielectric film
218 ... conductive film
222: Dielectric film
224 ... opening
234 ... conductive film
238 ... Protective film
240 ... contact hole
242 ... Contact hole
244 ... conductive film
246a, 246b ... Conductor plug
248a, 248b ... Solder bump
250 ... first electrode
252 ... Second electrode
254 ... Capacitor

Claims (8)

基板上に形成された第１の導電膜と、
前記第１の導電膜上に形成された第１の誘電体膜と、
前記第１の導電膜が露出するように前記第１の誘電体膜に形成された第１の開口部と、
前記第１の誘電体膜上に形成された第２の導電膜と、
前記第１の誘電体膜上、及び、前記第２の導電膜上に形成された第２の誘電体膜と、
前記第２の導電膜が露出するように前記第２の誘電体膜に形成された第２の開口部と、
前記第１の導電膜の周辺部の上に形成され、かつ、前記第２の誘電体膜の縁部の上に形成され、前記第１の誘電体膜の縁部の上方、及び、前記第２の導電膜の縁部の上方を覆うように形成された絶縁膜と、
前記第２の誘電体膜上と前記絶縁膜上と前記第１の開口部に露出する第１の導電膜上とに形成され、前記第１の導電膜と電気的に接続された第３の導電膜とを有し、
前記第１の誘電体膜の前記縁部、及び、前記第２の導電膜の前記縁部を覆う領域での、前記第２の誘電体膜と前記絶縁膜との総膜厚が、前記第１の誘電体膜の前記縁部、及び、前記第２の導電膜の前記縁部を除く領域の前記第２の誘電体膜の膜厚より厚くなっている
ことを特徴とするキャパシタ。A first conductive film formed on a substrate;
A first dielectric film formed on the first conductive film;
A first opening formed in the first dielectric film so that the first conductive film is exposed;
A second conductive film formed on the first dielectric film;
The first dielectric film, and a second dielectric film made form on the second conductive film,
A second opening formed in the second dielectric film so that the second conductive film is exposed;
Formed on the periphery of the first conductive film and on the edge of the second dielectric film, above the edge of the first dielectric film, and on the first An insulating film formed so as to cover an upper portion of the edge of the conductive film;
A third dielectric layer formed on the second dielectric film, on the insulating film, and on the first conductive film exposed in the first opening, and electrically connected to the first conductive film ; have a conductive film,
The total film thickness of the second dielectric film and the insulating film in the region covering the edge of the first dielectric film and the edge of the second conductive film is the first film thickness. It is thicker than the thickness of the second dielectric film in the region excluding the edge of the first dielectric film and the edge of the second conductive film.
A capacitor characterized by that . 基板上に形成された第１の導電膜と、
前記第１の導電膜上に形成された第１の誘電体膜と、
前記第１の導電膜が露出するように前記第１の誘電体膜に形成された第１の開口部と、
前記第１の誘電体膜上に形成された第２の導電膜と、
前記第１の誘電体膜の上と前記第２の導電膜の縁部の上とに形成された絶縁膜と、
前記第１の誘電体膜上と前記絶縁膜上と前記第２の導電膜上に形成された第２の誘電体膜と、
前記第２の導電膜が露出するように前記第２の誘電体膜に形成された第２の開口部と、
前記第２の誘電体膜上と前記第１の開口部に露出する前記第１の導電膜上とに形成され、前記第１の導電膜と電気的に接続された第３の導電膜とを有し、
前記第１の誘電体膜の縁部、及び、前記第２の導電膜の前記縁部を覆う領域での、前記第２の誘電体膜と前記絶縁膜との総膜厚が、前記第１の誘電体膜の前記縁部、及び、前記第２の導電膜の前記縁部を除く領域の前記第２の誘電体膜の膜厚より厚くなっている
ことを特徴とするキャパシタ。 A first conductive film formed on a substrate;
A first dielectric film formed on the first conductive film;
A first opening formed in the first dielectric film so that the first conductive film is exposed;
A second conductive film formed on the first dielectric film;
An insulating film formed on the first dielectric film and on an edge of the second conductive film;
A second dielectric film formed on the first dielectric film, on the insulating film, and on the second conductive film;
A second opening formed in the second dielectric film so that the second conductive film is exposed;
A third conductive film formed on the second dielectric film and on the first conductive film exposed in the first opening and electrically connected to the first conductive film; Have
The total thickness of the second dielectric film and the insulating film in the edge covering the first dielectric film and the edge covering the second conductive film is the first film thickness. It is thicker than the thickness of the second dielectric film in the region excluding the edge of the dielectric film and the edge of the second conductive film.
A capacitor characterized by that . 請求項１又は２記載のキャパシタにおいて、
前記第１の誘電体膜の前記縁部、及び、前記第２の導電膜の前記縁部には、段差が生じている
ことを特徴とするキャパシタ。The capacitor according to claim 1 or 2 ,
A capacitor has a step in the edge portion of the first dielectric film and the edge portion of the second conductive film . 請求項１乃至３のいずれか１項に記載のキャパシタにおいて、
前記第１の誘電体膜及び／又は前記第２の誘電体膜は、二酸化シリコンより比誘電率の高い材料より成る
ことを特徴とするキャパシタ。The capacitor according to any one of claims 1 to 3,
The first dielectric film and / or the second dielectric film is made of a material having a relative dielectric constant higher than that of silicon dioxide. 請求項１乃至４のいずれか１項に記載のキャパシタにおいて、
前記絶縁膜は、前記第１の誘電体膜及び／又は前記第２の誘電体膜の材料より耐電圧が高い材料より成る
ことを特徴とするキャパシタ。The capacitor according to any one of claims 1 to 4,
The capacitor is characterized in that the insulating film is made of a material having a higher withstand voltage than the material of the first dielectric film and / or the second dielectric film. 請求項１乃至５のいずれか１項に記載のキャパシタにおいて、
前記絶縁膜は、二酸化シリコンより比誘電率の高い材料より成る
ことを特徴とするキャパシタ。The capacitor according to any one of claims 1 to 5,
The capacitor is characterized in that the insulating film is made of a material having a relative dielectric constant higher than that of silicon dioxide. 基板上に形成された第１の導電膜と、
前記第１の導電膜上に形成された第１の誘電体膜と、
前記第１の導電膜が露出するように前記第１の誘電体膜に形成された第１の開口部と、
前記第１の誘電体膜上に形成された第２の導電膜と、
前記第１の誘電体膜上、及び、前記第２の導電膜上に形成された第２の誘電体膜と、
前記第２の導電膜が露出するように前記第２の誘電体膜に形成された第２の開口部と、
前記第１の導電膜の周辺部の上に形成され、かつ、前記第２の誘電体膜の縁部の上に形成され、前記第１の誘電体膜の縁部の上方、及び、前記第２の導電膜の縁部の上方を覆うように形成された絶縁膜と、
前記第２の誘電体膜上と前記絶縁膜上と前記第１の開口部に露出する第１の導電膜上とに形成され、前記第１の導電膜と電気的に接続された第３の導電膜とを有し、
前記第１の誘電体膜の前記縁部、及び、前記第２の導電膜の前記縁部を覆う領域での、前記第２の誘電体膜と前記絶縁膜との総膜厚が、前記第１の誘電体膜の前記縁部、及び、前記第２の導電膜の前記縁部を除く領域の前記第２の誘電体膜の膜厚より厚くなっている
キャパシタを有する
ことを特徴とする半導体装置。A first conductive film formed on a substrate;
A first dielectric film formed on the first conductive film;
A first opening formed in the first dielectric film so that the first conductive film is exposed;
A second conductive film formed on the first dielectric film;
The first dielectric film, and a second dielectric film made form on the second conductive film,
A second opening formed in the second dielectric film so that the second conductive film is exposed;
Formed on the periphery of the first conductive film and on the edge of the second dielectric film, above the edge of the first dielectric film, and on the first An insulating film formed so as to cover an upper portion of the edge of the conductive film;
A third dielectric layer formed on the second dielectric film, on the insulating film, and on the first conductive film exposed in the first opening, and electrically connected to the first conductive film ; have a conductive film,
The total film thickness of the second dielectric film and the insulating film in the region covering the edge of the first dielectric film and the edge of the second conductive film is the first film thickness. the edge of the first dielectric film, and a second conductive the edges capacitor is thicker than the thickness of the second dielectric film in the region except for the film
A semiconductor device . 基板上に形成された第１の導電膜と、
前記第１の導電膜上に形成された第１の誘電体膜と、
前記第１の導電膜が露出するように前記第１の誘電体膜に形成された第１の開口部と、
前記第１の誘電体膜上に形成された第２の導電膜と、
前記第１の誘電体膜の上と前記第２の導電膜の縁部の上とに形成された絶縁膜と、
前記第１の誘電体膜上と前記絶縁膜上と前記第２の導電膜上に形成された第２の誘電体膜と、
前記第２の導電膜が露出するように前記第２の誘電体膜に形成された第２の開口部と、
前記第２の誘電体膜上と前記第１の開口部に露出する前記第１の導電膜上とに形成され、前記第１の導電膜と電気的に接続された第３の導電膜とを有し、
前記第１の誘電体膜の縁部、及び、前記第２の導電膜の前記縁部を覆う領域での、前記第２の誘電体膜と前記絶縁膜との総膜厚が、前記第１の誘電体膜の前記縁部、及び、前記第２の導電膜の前記縁部を除く領域の前記第２の誘電体膜の膜厚より厚くなっている
キャパシタを有する
ことを特徴とする半導体装置。 A first conductive film formed on a substrate;
A first dielectric film formed on the first conductive film;
A first opening formed in the first dielectric film so that the first conductive film is exposed;
A second conductive film formed on the first dielectric film;
An insulating film formed on the first dielectric film and on an edge of the second conductive film;
A second dielectric film formed on the first dielectric film, on the insulating film, and on the second conductive film;
A second opening formed in the second dielectric film so that the second conductive film is exposed;
A third conductive film formed on the second dielectric film and on the first conductive film exposed in the first opening and electrically connected to the first conductive film; Have
The total thickness of the second dielectric film and the insulating film in the edge covering the first dielectric film and the edge covering the second conductive film is the first film thickness. It is thicker than the thickness of the second dielectric film in the region excluding the edge of the dielectric film and the edge of the second conductive film.
With capacitor
A semiconductor device .
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