JP4823181B2 - Synchronizer - Google Patents
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Description
本発明は、移動体FM多重放送システムで用いられるデータを受信して同期をとる同期装置に関するものである。 The present invention relates to a synchronization device that receives and synchronizes data used in a mobile FM multiplex broadcasting system.
従来から、同期装置は、移動体FM多重放送システムで用いられるデータを受信し、とくに複数のブロックで構成される1フレームのデータを受信して、ブロック同期およびフレーム同期をとるものがある。 2. Description of the Related Art Conventionally, there are synchronization apparatuses that receive data used in a mobile FM multiplex broadcasting system, and in particular, receive one frame of data composed of a plurality of blocks to achieve block synchronization and frame synchronization.
このようなデータには、各ブロックの先頭に16ビットのブロック識別コード(Block Identity code: BIC)が付され、各ブロックは、複数種類のBIC、たとえばBIC1、BIC2、BIC3およびBIC4の4種類のBICのいずれかが付されている。 Such data is prefixed with a 16-bit block identification code (BIC), and each block has four types of BICs, for example, BIC1, BIC2, BIC3 and BIC4. One of BIC is attached.
1ブロックにおいてBICが先頭から16ビットまでを占めることが分かっているので、1ビットごとに受信データを調べてBICを検出すれば、受信したビットデータの1ブロックにおけるビット番号がわかり、このビット番号に応じたブロック同期をとることができる。たとえば、ブロック同期後方保護段数が3である場合、3つの連続したブロックからBICを検出できればブロック同期したと判定してよい。 Since it is known that the BIC occupies the first 16 bits in one block, if the BIC is detected by checking the received data for each bit, the bit number in one block of the received bit data can be found, and this bit number The block synchronization according to can be taken. For example, if the number of block synchronization backward protection stages is 3, it may be determined that block synchronization has been achieved if a BIC can be detected from three consecutive blocks.
また、1フレームにおけるブロックの配列があらかじめ決まっていて、各ブロックに付されるBICの種類がブロック番号に応じて決まっている場合、各ブロック間でBICが変化する位置、すなわちフレーム変化点のブロック番号をあらかじめ知ることができる。したがって、受信データからBICを検出すれば、前回検出したBICからの変化パターンが得られるので、この変化パターンに基づいてフレーム変化点のブロック番号を得ることができ、ブロック番号に応じたフレーム同期をとることができる。 In addition, when the arrangement of blocks in one frame is determined in advance and the type of BIC attached to each block is determined according to the block number, the position where the BIC changes between the blocks, that is, the block at the frame change point You can know the number in advance. Therefore, if the BIC is detected from the received data, the change pattern from the previously detected BIC can be obtained. Based on this change pattern, the block number of the frame change point can be obtained, and frame synchronization corresponding to the block number is performed. Can take.
従来の同期装置は、FM多重放送の16kbit/secのクロック信号で動作するので、受信データのデータ転送レートは16kbit/secである。また、この回路は、たとえば1フレームが272ブロックで、1ブロックが288ビットであるデータを受信する場合、864ビットのシフトレジスタを有して受信データを格納するとよい。このシフトレジスタは、ブロック同期後方保護段数に応じた数、たとえば3ブロック分の受信データを格納することができる。 Since the conventional synchronizer operates with a 16 kbit / sec clock signal of FM multiplex broadcasting, the data transfer rate of received data is 16 kbit / sec. For example, when receiving data in which one frame is 272 blocks and one block is 288 bits, this circuit may have a 864-bit shift register to store the received data. This shift register can store received data for a number corresponding to the number of block synchronous backward protection stages, for example, three blocks.
この同期装置は、ブロック同期後方保護段数に応じた数、たとえば3つのBIC比較回路を備えて、シフトレジスタの3ブロックから取り出した連続した16ビットのデータと本来あるべき基準のBICとを比較して、いずれかの基準BICに一致するかを判定する。このとき、不一致ビット数が誤り許容数以内であれば、一致するとみなしてよい。 This synchronizer is provided with a number corresponding to the number of block-synchronous backward protection stages, for example, three BIC comparison circuits, and compares the continuous 16-bit data extracted from the three blocks of the shift register with the original reference BIC. Then, it is determined whether any of the reference BICs is met. At this time, if the number of mismatched bits is within the allowable number of errors, it may be considered that they match.
また、同期装置は、3つのBIC比較回路の比較結果に応じてブロック同期信号を生成するブロック同期回路を備えて、ブロック同期後方保護段数が3であるならば、3つの比較結果が同時にBICに一致する場合に、ブロック同期したと判定する。同期装置は、クロック信号に応じてビット番号をカウントするブロックカウンタを有し、BICが16ビットなのでブロック同期したときに「17」のカウンタ値をこのカウンタに設定すれば、その後ビット番号に応じた正しいブロックカウンタ値を得ることができる。 In addition, the synchronization device includes a block synchronization circuit that generates a block synchronization signal according to the comparison result of the three BIC comparison circuits, and if the number of block synchronization backward protection stages is 3, the three comparison results are simultaneously transmitted to the BIC. If they match, it is determined that the blocks are synchronized. The synchronizer has a block counter that counts the bit number according to the clock signal, and since the BIC is 16 bits, if the counter value of “17” is set to this counter when the block is synchronized, then the bit number will be A correct block counter value can be obtained.
また、BIC比較回路は、BICを検出するとBIC保持回路に保持し、またその検出したBICをフレーム変化検出部にも出力する。フレーム変化検出部では、BIC比較回路からの検出BICと、BIC保持回路に保持された前回のBICとの変化を検出し、これがフレーム変化を示す変化パターンである場合、フレーム変化レジスタに記録する。 Further, when detecting the BIC, the BIC comparison circuit holds it in the BIC holding circuit, and outputs the detected BIC to the frame change detection unit. The frame change detection unit detects a change between the detection BIC from the BIC comparison circuit and the previous BIC held in the BIC holding circuit, and if this is a change pattern indicating a frame change, records it in the frame change register.
さらに、同期装置は、フレーム変化レジスタから取り出した変化パターンに応じてフレーム同期信号を生成するフレーム同期回路を有する。フレーム同期回路は、フレーム保護段数が2であるならば、このレジスタに連続して記録された2つの変化パターンが1フレームにおけるブロック番号順であるかを検出して、順番通りであればフレーム同期したと判定する。 The synchronization device further includes a frame synchronization circuit that generates a frame synchronization signal in accordance with the change pattern extracted from the frame change register. If the number of frame protection stages is 2, the frame synchronization circuit detects whether two change patterns successively recorded in this register are in the order of block numbers in one frame. It is determined that
同期装置は、ブロックカウンタ値が「288」になるごとにブロック数をカウントするフレームカウンタを有し、フレーム同期したときのフレーム変化点に応じたブロック番号を示すカウンタ値をこのカウンタに設定すれば、その後も正しいフレームカウンタ値を得ることができる。 The synchronizer has a frame counter that counts the number of blocks every time the block counter value becomes “288”, and if the counter value indicating the block number corresponding to the frame change point when the frame is synchronized is set in this counter Thereafter, a correct frame counter value can be obtained.
このような同期装置をテストする場合には、1フレームが272ブロックで、1ブロックが288ビットであるテストデータを受信して、ブロック同期信号、ブロックカウンタ値、フレーム同期信号およびフレームカウンタ値をモニタすることにより同期装置の動作状況を確認することができる。 When testing such a synchronizer, it receives test data in which one frame is 272 blocks and one block is 288 bits, and the block synchronization signal, block counter value, frame synchronization signal, and frame counter value are monitored. By doing so, it is possible to confirm the operation status of the synchronization device.
たとえば、特許文献1に記載のエラー付加回路は、デジタル無線受信装置に組み込まれるもので、受信信号に誤りビットを付加したり、フレーム同期パターンを誤らせたりすることによって、受信装置の誤り訂正機能および同期検出保護機能の試験を行うことができる。
このような同期装置は、たとえば、BICの誤りビット許容数をパラメータにした場合のブロック同期や、BICのフレーム変化点をパラメータにした場合のフレーム同期をテストするケースがあり、受信状況が良いときばかりでなく、悪いときでもテストしなければならない。しかしながら、従来の同期装置では、受信状況が悪いときに、テストすることは困難である。 Such a synchronizer, for example, tests block synchronization when the allowable number of error bits of the BIC is used as a parameter, and frame synchronization when the frame change point of the BIC is used as a parameter, and the reception condition is good You have to test not only when it ’s bad. However, it is difficult to test with a conventional synchronizer when the reception condition is bad.
また、ブロック同期保護段数が3の場合、3つのBICを検出する必要があるので、少なくとも2つのブロックと1つのBICとのビット長、すなわち288*2+16=592ビットの受信データが必要である。このとき、従来の同期装置における受信データの転送レートが16kbit/secなので、1ブロックのテストには37msecの時間が必要となり、1フレームが272ブロックであるので、フレーム同期のテストには約10secの時間が必要となる。したがって、さまざまな条件の組み合わせを考慮すると、非常に長いテスト時間が必要となる。 Also, if the number of block synchronization protection stages is 3, it is necessary to detect 3 BICs, so the bit length of at least 2 blocks and 1 BIC, that is, 288 * 2 + 16 = 592 bits of received data is required. is there. At this time, since the transfer rate of the received data in the conventional synchronizer is 16 kbit / sec, 37 msec is required for one block test, and one frame is 272 blocks. Therefore, about 10 sec is required for the frame synchronization test. Time is needed. Therefore, considering a combination of various conditions, a very long test time is required.
本発明は、このような従来技術の欠点を解消し、短時間でテストすることができる同期装置を提供することを目的とする。 An object of the present invention is to provide a synchronizer capable of eliminating the drawbacks of the prior art and testing in a short time.
本発明は上述の課題を解決するために、所定のクロック信号に応じて動作して、1フレームが複数のブロックで構成され、各ブロックにBICが付され、移動体FM多重放送システムで用いられるデータの同期をとる同期装置は、複数の段を有して構成されて、各段に記憶されたデータを前記クロック信号に応じてシフトする記憶手段と、この記憶手段におけるこの記憶データのうち、所定の段に記憶された比較対象データを得て、基準BICコードと比較してBICを検出するBIC比較手段と、このBIC比較手段で検出されたBICに基づいてブロック同期を検出するブロック同期手段と、このBIC比較手段で検出されたBICに基づいてフレーム同期を検出するフレーム同期手段と、この記憶手段の先頭の段へ入力するデータとして、受信データとこの記憶手段の最終段の出力とを切り替えるスイッチ手段と、通常動作の場合にはこの受信データをこの入力データとし、テスト動作の場合にはシフトされたこの最終段出力をこの入力データとするように指示する制御信号を生成してこのスイッチ手段に供給する制御手段とを含み、このクロック信号に応じてこの比較対象データの1ブロックにおけるビット番号をカウントし、そのビット番号が1ブロックの本来のビット長に達するとカウンタ値をリセットするブロックカウンタを含み、この制御手段は、ブロック同期テスト動作の場合には、ブロック同期テスト用データを生成し、またフレーム同期テスト動作の場合には、フレーム同期テスト用データとして、各ブロックのビット数を通常動作時のフレームデータよりも減少して少なくとも各ブロックがBICを含むように構成したデータを生成して、それぞれこの記憶手段に書き込み、また、この制御手段は、フレーム同期テスト用データにおけるBICを検出した後で、減少したビット数に応じてこのブロックカウンタのカウンタ値を調整することを特徴とする。 In order to solve the above-mentioned problem, the present invention operates in accordance with a predetermined clock signal, and one frame is composed of a plurality of blocks, each block is provided with a BIC, and is used in a mobile FM multiplex broadcasting system. A synchronization device that synchronizes data is configured to have a plurality of stages, and a storage unit that shifts data stored in each stage according to the clock signal, and among the stored data in the storage unit, BIC comparison means for obtaining comparison target data stored in a predetermined stage and detecting the BIC by comparing with the reference BIC code, and block synchronization means for detecting block synchronization based on the BIC detected by the BIC comparison means Frame synchronization means for detecting frame synchronization based on the BIC detected by the BIC comparison means, and received data and the last of the storage means as data to be input to the first stage of the storage means A switch means for switching between the output and the control signal for instructing the received data as the input data in the normal operation and the shifted output of the final stage as the input data in the test operation. Control means for generating and supplying to the switch means, and counting the bit number in one block of the data to be compared in response to the clock signal, and the counter when the bit number reaches the original bit length of one block A block counter for resetting the value, and this control means generates block synchronization test data in the case of the block synchronization test operation, and as frame synchronization test data in the case of the frame synchronization test operation, Decrease the number of bits in the block from the frame data during normal operation, and at least The data configured to be included is generated and written to each of the storage means, and the control means detects the BIC in the frame synchronization test data and then detects the counter of the block counter according to the reduced number of bits. The value is adjusted.
本発明の同期装置によれば、シフトレジスタが、受信データおよび該レジスタでシフトされた最終段出力のいずれかを切り替えて先頭段に入力し、また、CPUがテスト用データを短時間でシフトレジスタに書き込むことにより、シフトレジスタがテストデータをクロック信号に応じてシフトさせることができ、さらにフレーム同期テスト時には、フレーム同期検出に不要なデータを除去したフレーム同期テスト用データを使用し、このデータに合わせてブロックカウンタのカウンタ値を制御することができるので、ブロック同期およびフレーム同期のテストおよび各回路の動作確認を短時間で、たとえば1ブロック分の受信時間、すなわち通常動作時の1/273の時間で行うことができる。 According to the synchronization device of the present invention, the shift register switches between the received data and the last stage output shifted by the register and inputs it to the first stage, and the CPU shifts the test data to the shift register in a short time. , The shift register can shift the test data according to the clock signal.Further, during the frame synchronization test, the frame synchronization test data from which unnecessary data for frame synchronization detection is removed is used. In addition, since the counter value of the block counter can be controlled, the block synchronization and frame synchronization tests and the operation check of each circuit can be performed in a short time, for example, the reception time for one block, that is, 1/273 of the normal operation. Can be done in time.
また、本発明の同期装置は、16ビットのシフトクロックで同期動作ができるので、設計やテストに要する時間を短縮することができる。 In addition, since the synchronization device of the present invention can perform a synchronous operation with a 16-bit shift clock, the time required for design and testing can be shortened.
さらに、本発明の同期装置は、同期テスト時において、シフトレジスタに格納されたテストデータを受信装置に供給して使用させることにより、同期装置だけでなく受信装置およびデータ処理回路も動作させることができる。また、これにより、同期がとれるまでの時間が短縮でき、任意のデータを用いることができる。したがって、同期装置に連動した受信装置およびデータ処理回路の動作確認を短時間で行うことができる。 Furthermore, the synchronization device of the present invention can operate not only the synchronization device but also the reception device and the data processing circuit by supplying the test data stored in the shift register to the reception device for use during the synchronization test. it can. In addition, this makes it possible to shorten the time until synchronization is achieved, and arbitrary data can be used. Therefore, it is possible to confirm the operation of the receiving device and the data processing circuit linked to the synchronizing device in a short time.
次に添付図面を参照して、本発明による同期装置の実施例を詳細に説明する。たとえば、同期装置10は、図1に示すように、CPU(Central Processing Unit)12で制御されるスイッチ回路14およびシフトレジスタ16を有し、この回路14によって受信データまたはレジスタ16の最終段出力を切り替えてレジスタ16に入力する。また、本装置10は、このレジスタ16から受信データの各ブロックのブロック識別コード(Block Identity code: BIC)を得てBIC比較回路18、20および22で比較し、その比較結果に基づいてブロック同期回路24でブロック同期をとり、その同期タイミングに合わせてブロックカウンタ26で受信データの1ブロックにおけるビット番号をカウントするもので、本実施例ではとくに、ブロックカウンタ26のカウンタ値をCPU 12で制御可能にしている。
Embodiments of a synchronization device according to the present invention will now be described in detail with reference to the accompanying drawings. For example, as shown in FIG. 1, the
また、本装置10は、BICの変化をフレーム変化検出部28で検出してフレーム変化レジスタ30に記録し、そのフレーム変化に基づいてフレーム同期回路32でフレーム同期をとり、その同期タイミングに合わせてフレームカウンタ34で1フレームにおけるブロック番号をカウントする。さらに本装置10は、ブロックカウンタ26およびフレームカウンタ34のカウンタ値に応じてアドレス発生回路36で書き込み先アドレスを生成し、受信データメモリ38におけるこのアドレスに受信データを書き込む。なお、本発明の理解に直接関係のない部分は、図示を省略し、冗長な説明を避ける。
In addition, the
本装置10は、たとえばFM多重放送受信装置に適用されて、ここで受信したデータの同期をとるもので、とくに、複数のブロックからなるフレームで構成されて各ブロックの先頭にBICを付加している受信データの同期をとることができる。本装置10は、たとえば図2に示すようなフレームデータを受信データ102として入力する。また、本装置10は、クロック信号114に応じて動作するもので、本実施例では、16KHzのFM多重放送のクロック信号114を入力する。
This
また、本装置10は、ブロック同期出力信号136、フレーム同期出力信号152、ブロックカウンタ値140およびフレームカウンタ値162をモニタすることによりブロック同期およびフレーム同期を確認することができる。本実施例ではとくに、本装置10は、ブロック同期およびフレーム同期のテストにおいて、受信データ102ではなくテストデータ108を用いてブロック同期およびフレーム同期を確認することができる。
Further, the
本実施例において、本装置10は、所定数の連続したブロックからBICを同時に検出した場合にブロック同期したと判定するもので、この所定数をブロック同期後方保護段数として設定可能とする。たとえば、ブロック同期テスト時にはブロック同期後方保護段数を3に設定し、フレーム同期テスト時にはブロック同期後方保護段数を1に設定してよい。
In this embodiment, the
CPU 12は、本装置全体の動作を制御および統括する機能を有するもので、本実施例では、制御信号104およびライト信号106をそれぞれスイッチ回路14およびシフトレジスタ16に供給して制御し、とくに、書き込み制御信号170および書き込みデータ172をブロックカウンタ26に供給して制御することができる。
The
このCPU 12は、たとえば、本装置10が通常動作する場合にLowを示し、テスト動作する場合にHighを示す制御信号104をスイッチ回路14に供給する。また、CPU 12は、本装置10がブロック同期テストをする場合には図3に示すように構成されるブロック同期テスト用のCPUデータを生成し、またフレーム同期テストをする場合にはフレーム同期テスト用のCPUデータを生成して、テストデータ108としてシフトレジスタ16に供給する。CPU 12は、テストデータ108の書き込みタイミングとして、クロック信号114の立ち上がりに応じて、16KHzごとに割り込み信号174を発生させる。
For example, the
本実施例のCPU 12は、本装置10がフレーム同期テスト動作する場合には、BIC検出を優先したフレーム同期テスト用データとして、各ブロックのビット数を通常動作時のフレームデータよりも減少して少なくとも各ブロックがBICを含むように構成したテストデータ108を生成し、また書き込み制御信号170および書き込みデータ172によってこのブロックカウンタ26を制御してその減少数に応じてカウンタ26のカウンタ値を調整して、各ブロックのBICを効率良く検出できるようにする。CPU 12は、フレーム同期テスト時には、フレーム変化点に係るブロックだけを含むテストデータ108を生成してよく、本装置10のブロック同期後方保護段数を1にしてBICを最初に検出したときにブロック同期状態になるようにしてよい。
When the
CPU 12は、たとえば図4に示すように、16ビットのBIC 176と、値が「0x0000」で16ビットのゼロデータ178および180とで各ブロックを構成してフレーム同期テスト用データ108を生成して用いる場合には、シフトレジスタ16におけるBIC 176および1番目のゼロデータ178のシフトによりブロックカウンタ26のカウンタ値が「32」になると、このカウンタ値を「273」に設定する書き込み制御信号170および書き込みデータ172をこのカウンタ26に供給して制御する。
For example, as shown in FIG. 4, the
スイッチ回路14は、CPU 12からの制御信号104に応じて、受信データ102またはレジスタ16の最終段出力110を切り替えて入力データ112としてシフトレジスタ16に入力する。この回路14は、たとえば、Lowを示す制御信号104を入力するときには受信データ102を、またHighを示す制御信号104を入力するときには最終段出力110を入力データ112とする。
The
本実施例のシフトレジスタ16は、ブロック同期後方保護段数に応じたブロック数分のデータを格納するものでよく、たとえば図2に示す受信データ102を3ブロック格納でき、すなわち1ブロック当たり288ビットである場合には864ビットのデータを格納できるものでよい。
The
このシフトレジスタ16は、864個のレジスタBICSFT(n)を有するように構成され(nは1から864までの整数)、ここではレジスタBICSFT(864)を先頭段とし、レジスタBICSFT(1)を最終段とする。シフトレジスタ16は、クロック信号114に応じて各レジスタBICSFT(n)をシフト動作させることができる。
This
シフトレジスタ16は、スイッチ回路14を介して入力データ112を入力して当該レジスタ16の先頭段に格納するもので、受信データ102または当該レジスタ16でシフトされた最終段出力110を入力データ112として入力することができる。また、シフトレジスタ16は、テスト動作時には、ライト信号106に応じてテストデータ108を格納することもできる。
The
たとえば、シフトレジスタ16は、16ビットごとにレジスタBICSFTをまとめて、16ビット単位でデータを書き込むライト信号106を入力してよく、すなわち16ビット分のレジスタBICSFTごとに同じタイミングのライト信号106を入力する。
For example, the
また、シフトレジスタ16は、たとえば図5に示すように、各レジスタBICSFTがフリップフロップ50をならびにセレクタ52および54を含んで構成され、レジスタBICSFT(n-1)では、前段のレジスタBICSFT(n)出力を後段のレジスタBICSFT(n-1)出力へとシフトするもので、レジスタ数に応じた数のフリップフロップ50を有するとよい。
Further, as shown in FIG. 5, for example, each register BICSFT includes a flip-
たとえば、レジスタBICSFT(n-1)は、シフトレジスタ16がシフト動作するときには、セレクタ52がクロック信号114に応じて前段のレジスタの出力BICSFT(n)または自身のレジスタ出力BICSFT(n-1)を選択して出力信号182としてフリップフロップ50に向けて供給することができ、クロック信号114がHighの場合には出力BICSFT(n)を選択し、またLowの場合には出力BICSFT(n-1)を選択する。
For example, in the register BICSFT (n-1), when the
また、レジスタBICSFT(n-1)は、同期テスト動作においてシフトレジスタ16のシフト動作の間にテストデータ108を書き込むときには、セレクタ54がライト信号106に応じてテストデータ108またはセレクタ52からの出力信号182を選択して出力信号184としてフリップフロップ50に供給することができ、ライト信号106がHighの場合にはテストデータ108を選択し、またLowの場合には出力信号182を選択する。本実施例では、クロック信号114がLowのときにテストデータ108を書き込むので、セレクタ52からの出力信号182は、常に自身のレジスタ出力BICSFT(n-1)となる。
In addition, when the
BIC比較回路18、20および22は、クロック信号114に応じて、たとえば1ビットの受信データがシフトレジスタに入力されるごとに、またはシフトレジスタ16がシフトされるごとに、シフトレジスタ16から比較対象データ118、120および122を得て、本来得られるべき基準のBICコード124と比較し、それぞれの比較結果128、130および132をブロック同期回路24に供給する。
The
本実施例の比較回路18、20および22は、それぞれ、たとえばレジスタ16の各16ビットのレジスタBICSFT(864〜849)、BICSFT(576〜561)およびBICSFT(288〜273)からのデータを比較対象データ118、120および122として、クロック信号114の経過に応じてそれぞれ比較回路18、20および22へ入力する。比較回路18、20および22は、このような16ビット比較対象データを、BIC1、BIC2、BIC3およびBIC4のいずれかの基準BICコード124と一致するか否かを比較し、一致する場合Highを示し、それ以外の場合Lowを示す比較結果128、130および132を出力する。本装置10は、基準BICコード124を保持するBICコードレジスタ42を有してもよい。
The
また、比較回路18、20および22は、誤り許容数126を入力して、比較対象データ118、120および122に基づく16ビット比較対象データと基準BICコード124との不一致ビット数が誤り許容数126以下であれば一致するとみなしてHighを示す比較結果128、130および132を出力することもできる。本装置10は、誤り許容数126を保持する誤り許容数レジスタ44を有してもよい。
Further, the
とりわけ比較回路18は、現行のビットデータである比較対象データ118に基づく16ビット比較対象データと基準BICコード124とが一致してBICを検出した場合に、検出したBIC 134をBIC保持回路46に書き込み、またフレーム変化検出部28にも供給する。
In particular, the
ブロック同期回路24は、比較結果128、130および132に応じてブロック同期信号136を生成してフレーム変化検出部28に供給する。この同期回路24は、ブロック同期後方保護段数が1のときには比較結果128がHighを示す場合にブロック同期したと判定し、この保護段数が3のときには比較結果128、130および132がすべてHighを示す場合にブロック同期したと判定する。
The block synchronization circuit 24 generates a
また、同期回路24は、ブロック同期したと判定した場合、Highを示すブロック同期信号136を生成し、かつブロックカウンタ26のカウンタ値を「17」に設定するロード信号138をカウンタ26に供給し、それ以外の場合にはLowを示すブロック同期信号136を生成する。
In addition, when the synchronization circuit 24 determines that the block synchronization has occurred, the synchronization circuit 24 generates a
ブロックカウンタ26は、受信データの1ブロックにおけるビット番号をカウントするもので、本実施例では、比較回路18に入力した比較対象データ118の1ブロックにおけるビット番号をカウントする1〜288ビットのカウンタで、そのブロックカウンタ値140をアドレス発生回路36に供給する。
The block counter 26 counts the bit number in one block of the received data. In this embodiment, the
本実施例のブロックカウンタ26は、通常はクロック信号に応じてカウントアップするが、ブロック同期回路24から供給されるロード信号138に応じてカウンタ値を「17」に設定して、ブロック同期に応じたビット番号をカウントすることができる。またこのカウンタ26は、カウンタ値が288ビットになるとHighを示すキャリー信号142をフレームカウンタ34に供給し、このHighを示すキャリー信号142に応じて自身のカウンタ値をリセットし、たとえば「1」に設定する。
The
本実施例ではとくに、ブロックカウンタ26は、CPU 12から書き込み制御信号170および書き込みデータ172を入力し、制御信号170がHighを示す場合にデータ172の示す値をカウンタ値として設定することができる。このカウンタ26は、たとえば本装置10がフレーム同期テストをする場合に、制御信号170およびデータ172によって制御されて、「32」であるカウンタ値を「273」に設定することができる。
Particularly in the present embodiment, the
ブロックカウンタ26は、たとえば、図6に示すように、自身のカウンタ値140を格納する格納部60と、カウンタ値140に1を加算する加算器62と、4つのセレクタ64、66、68および70とを含んで構成されるものでよい。
For example, as shown in FIG. 6, the
このセレクタ64は、カウンタ値140が「288」であるか否かを示すキャリー信号142に応じて、加算結果186または値「1」を選択するもので、カウンタ値140が「288」でキャリー信号142がHighを示す場合には、値「1」を選択し、それ以外の場合には加算結果186を選択して出力信号188としてセレクタ66に供給する。
This
セレクタ66は、ブロックカウンタ26のカウンタ値140を「17」に設定するロード信号138に応じて、出力信号188または値「17」を選択するもので、ロード信号138がHighで「17」への設定を示す場合には、値「17」を選択し、それ以外の場合には出力信号188を選択して出力信号190としてセレクタ68に供給する。
The
このセレクタ68は、クロック信号114に応じて、自身のカウンタ値140または出力信号190を選択するもので、クロック信号114がHighでカウンタ値の更新を示す場合には、出力信号190を選択し、それ以外の場合にはカウンタ値140を選択して出力信号192としてセレクタ70に供給する。
This selector 68 selects its
また、セレクタ70は、書き込み制御信号170に応じて、出力信号192または書き込みデータ172を選択するもので、制御信号170がHighで書き込みを示す場合には、データ172を選択し、それ以外の場合には出力信号192を選択して出力信号194としてカウンタ26に供給する。
The
また、フレーム変化検出部28は、BIC保持回路46で保持する前回BIC 146と、BIC比較回路18からの検出BIC 134との変化が、フレーム変化であるか否かを検出して、フレーム変化を検出した場合にその変化パターン148をフレーム変化レジスタ30に記録する。この検出部28は、ブロック同期回路24から得られるブロック同期信号136がHighを示す場合に限りフレーム変化を検出するように動作してもよい。
Further, the frame
本実施例では、フレーム変化検出部28は、たとえば図2に示すようなフレームデータの1フレーム内において、BIC4からBIC1への変化(BIC41)、BIC1からBIC3への変化(BIC13)、BIC4からBIC2への変化(BIC42)、およびBIC2からBIC3への変化(BIC23)をフレーム変化(変化パターン)として検出する。
In the present embodiment, the frame
フレーム変化検出部28は、本装置10が通常に動作して受信データ102に関するフレーム同期をとる場合には、比較回路18に入力したBICのブロック番号が、「272」から「1」へ変化し、「13」から「14」へ変化し、「136」から「137」へ変化し、および「149」から「150」へ変化する場合に、変化パターンBIC41、BIC13、BIC42およびBIC23をそれぞれ検出する。
When the
また、フレーム変化検出部28は、本装置10がフレーム同期テストをする場合には、図4に示すようなテストデータ108を用いるので、検出BIC 134としてBIC1、BIC3、BIC4、BIC2、BIC2、BIC3、BIC4およびBIC1を順に連続して入力し、変化パターンBIC13、BIC42、BIC23およびBIC41を連続して得ることができる。
In addition, when the
フレーム同期回路32は、フレーム変化レジスタ30から得られる変化パターン150に応じてフレーム同期したか否かを判定し、その判定結果を示すフレーム同期信号152を生成して出力するものである。
The
本実施例のフレーム同期回路32は、たとえば本装置10が図2に示すようなフレームデータを入力するとき、変化パターンBIC41、BIC13、BIC42、BIC23がこの順に繰り返されるように変化パターン150を得た場合に、フレーム同期したと判定する。本装置10がフレーム同期後方保護段数を2とするとき、フレーム変化レジスタ30は、少なくとも2つの変化パターン148を保持し、この同期回路32は、2つの変化パターン150を得てこれらが順番通りであることを検出し、たとえばBIC42、BIC23の順に検出するとフレーム同期したと判定してよい。
The
また、フレーム同期回路32は、フレーム同期を検出したとき、最新の変化パターン148におけるフレーム変化時のブロックの番号、すなわちBIC比較回路18で検出された最新のBICに対応するブロックの番号をフレームカウンタ34のカウンタ値に設定するロード信号154、156、158または160をカウンタ34に供給する。この同期回路32は、ロード信号154、156、158または160によって、それぞれ、カウンタ34のカウンタ値を「1」、「14」、「137」または「150」に設定する。
When the
フレーム同期回路32は、たとえば最新の変化パターン148がBIC41、BIC13、BIC42またはBIC23で、最新のBICがBIC1、BIC3、BIC2またはBIC3であるとき、そのブロック番号が「1」、「14」、「137」または「150」であるので、それぞれ、ロード信号154、156、158または160をフレームカウンタ34に供給する。
For example, when the
フレームカウンタ34は、1フレームのブロック数をカウントするもので、本実施例では、ブロックカウンタ26のキャリー信号142をカウントする「1」〜「272」のカウンタで、そのフレームカウンタ値162をアドレス発生回路36に供給する。
The
本実施例のフレームカウンタ34は、フレーム同期回路32から供給されるロード信号154、156、158または160に応じて、カウンタ値162を「1」、「14」、「137」または「150」に設定することができる。また、このカウンタ34は、カウンタ値162が「272」になり、かつHighを示すキャリー信号142を入力するとき、自身のカウンタ値162をリセットし、たとえば「1」に設定する。
The
フレームカウンタ34は、たとえば、ロード信号154、156、158または160がHighである場合、次のクロック信号114に応じてカウンタ値162を「1」、「14」、「137」または「150」に更新する。また、フレームカウンタ34は、カウンタ値162が「272」でキャリー信号142がHighを示す場合、次のクロック信号114に応じてカウンタ値162を「1」に更新する。
For example, when the
アドレス発生回路36は、ブロックカウンタ値140およびフレームカウンタ値162に応じて、受信データ102を書き込むための受信データメモリ38におけるアドレス166を決定するものである。
The
次に、本実施例における同期装置10のブロック同期テスト動作時における動作例を図7のタイミングチャートを参照しながら説明する。
Next, an operation example during the block synchronization test operation of the
本実施例では、まず、CPU 12によって本装置10のブロック同期をテストするように制御されて、ブロック同期テストに要する図3(A)に示すようなテストデータ108およびライト信号106が生成されてシフトレジスタ16に供給され、またHighを示す制御信号104がスイッチ回路14に供給される。このとき、スイッチ回路14では、制御信号104に応じて、シフトレジスタ16でシフトされた最終段出力110がこのレジスタ16の入力データ112として入力する。
In this embodiment, first, the
また、本装置10では、ブロック同期後方保護段数が3に設定されて、3つの連続するブロックのBICに基づいてブロック同期を判定するように比較回路18、20および22ならびにブロック同期回路24を制御する。
Further, in this
このCPU 12では、図7に示すように、クロック信号114の立ち上がりの間隔である所定の期間t200の間、すなわちクロック信号114がLowの間にテストデータ108がシフトレジスタ16に書き込まれるようにライト信号106が生成される。また、書き込まれるテストデータ108は、CPU 12からシフトレジスタ16に16ビットごとにパラレル入力される。
As shown in FIG. 7, the
本実施例では、864ビットのテストデータ108が16ビットごとにシフトレジスタ16に書き込まれるように、それぞれ書き込みタイミングの異なる54種類のライト信号106が生成される。
In this embodiment, 54 types of write signals 106 having different write timings are generated so that 864-
このようにして、テストデータ108がシフトレジスタ16に書き込まれるとき、シフトレジスタ16における図5に示すような所定のレジスタBICSFT(n-1)では、Lowを示すクロック信号114がセレクタ52に入力して自身のフリップフロップ50の出力BICSFT(n-1)が出力信号182として選択される。また、このレジスタBICSFT(n-1)では、テストデータ108またはセレクタ52からの出力信号182が、ライト信号106に応じてセレクタ54で選択されてフリップフロップ50に入力される。
In this way, when the
このライト信号106は、16ビット分のレジスタBICSFT(n)ごとに異なる書き込みタイミングを有し、すなわち16個のフリップフロップ50ごとに書き込みタイミングが異なり、所定の期間t200の間に、SFT_WR1〜SFT_WR54の54種類のライト信号106が入力する。
This
本実施例では、まず、時刻t204でHighを示す1番目のライト信号SFT_WR1が、最初の段から16ビット分のレジスタBICSFT(864)〜BICSFT(849)に入力し、これらのレジスタに供給されるテストデータ108は、セレクタ54を介してフリップフロップ50に書き込まれる。
In this embodiment, first, the first write signal SFT_WR1 indicating High at time t204 is input to the registers BICSFT (864) to BICSFT (849) for 16 bits from the first stage and supplied to these registers.
次に、時刻t206でHighを示す2番目のライト信号SFT_WR2が、次の16ビット分のレジスタBICSFT(848)〜レジスタBICSFT(833)に入力し、同様にしてテストデータ108が書き込まれる。
Next, the second write signal SFT_WR2 indicating High at time t206 is input to the next 16-bit register BICSFT (848) to register BICSFT (833), and the
このようにして、Highを示す54種類のライト信号106が順次、シフトレジスタ16に入力し、最後に、時刻t208でHighを示す54番目のライト信号SFT_WR54がレジスタBICSFT(16)〜レジスタBICSFT(1)に入力してテストデータ108が書き込まれる。
In this way, 54 types of write signals 106 indicating High are sequentially input to the
たとえばクロック信号114が16KHzであるならば、その1周期である期間t200は1/16KHz=62.5μsecであり、ライト信号106による1回の書き込みに100nsecを要しても、54種類のライト信号106による書き込みは、5.4μsecを要するに過ぎず、クロック信号114の1周期の間でもテストデータ108を書き込む時間は十分にある。
For example, if the
このようにしてテストデータ108がシフトレジスタ16に書き込まれ、本実施例では、ブロック同期後方保護段数が3であるので3ブロック分のテストデータ108が書き込まれて、たとえば図3(A)に示すように、ブロック番号「3」のブロックがレジスタBICSFT(864)〜BICSFT(577)に、ブロック番号「2」のブロックがレジスタBICSFT(576)〜BICSFT(289)に、ブロック番号「1」のブロックがレジスタBICSFT(288)〜BICSFT(1)にそれぞれ書き込まれる。
In this way, the
このとき、各ブロックのBICは、シフトレジスタ16のレジスタBICSFT(592)〜BICSFT(577)、レジスタBICSFT(304)〜BICSFT(289)およびレジスタBICSFT(16)〜BICSFT(1)に格納されて、比較対象データ118、120および122が検出される位置、すなわちレジスタBICSFT(864)、レジスタBICSFT(576)およびレジスタBICSFT(288)には格納されない。
At this time, the BIC of each block is stored in the registers BICSFT (592) to BICSFT (577), registers BICSFT (304) to BICSFT (289) and registers BICSFT (16) to BICSFT (1) of the
ところで、本実施例ではブロック同期後方保護段数が3であるので、BIC比較回路18、20および22では、シフトレジスタ16のレジスタBICSFT(864)、レジスタBICSFT(576)およびレジスタBICSFT(288)における1ビットのデータを、それぞれ比較対象データ118、120および122として入力し、これらのデータ118、120および122に基づいてBIC検出を行うが、図3(A)に示すように格納されたビットデータからBICを検出することはできないので、各レジスタBICSFT(n)におけるビットデータをシフトする必要がある。
In the present embodiment, since the number of block synchronous backward protection stages is 3, the
シフトレジスタ16の各レジスタBICSFT(n)に書き込まれたビットデータは、クロック信号114に応じてシフトし、とくに最終段出力110が入力データ112として先頭段に入力してループする。クロック信号114が16サイクル入力して16回シフトすると、シフトレジスタ16の各ビットデータは、図3(B)に示すようにシフト移動する。
The bit data written to each register BICSFT (n) of the
このようにシフトレジスタ16で各ビットデータが16回シフトされると、比較回路18、20および22では、比較対象データ118、120および122に基づく16ビット比較対象データが得られ、基準BICコード124と比較されて一致するか否かが判定される。
When each bit data is shifted 16 times in the
本実施例では、図3(B)に示す3つのブロックからBICが得られるので、比較回路18、20および22では同時にHighを示す比較結果128、130および132が得られてブロック同期回路24に供給される。さらに、比較回路18において検出されたBIC 134は、BIC保持回路46およびフレーム変化検出部28に供給されてフレーム同期に用いられる。
In this embodiment, since the BIC is obtained from the three blocks shown in FIG. 3B, the
また、ブロック同期回路24では、ブロック同期後方保護段数が3であり、比較結果128、130および132がすべてHighを示すのでブロック同期が検出されて、Highを示すブロック同期信号136が生成され、ブロックカウンタ26のカウンタ値を「17」に設定するロード信号138がカウンタ26に供給される。
Further, in the block synchronization circuit 24, the block synchronization backward protection stage number is 3, and since the comparison results 128, 130 and 132 all indicate High, block synchronization is detected, and a
ブロックカウンタ26では、カウンタ値が「17」に設定された後もカウント動作が継続し、とくにこのブロック同期の後では、BIC比較回路18で得られる最新のビットデータ118の1ブロックにおけるビット番号とカウンタ値とが一致する。
In the
本装置10では、このようにしてブロック同期を検出することができ、ここではブロック番号「3」のブロックについてブロック同期がとられたこととなる。ブロック同期のテストをする者は、ブロック同期信号136が1に変化したことと、ブロックカウンタ26のカウンタ値140が同期直後に17になったこととをモニタして、たとえばCPU 12が読み取ることによってブロック同期が正常に動作したことを知ることができる。
In this
また、続けてテストしようとする場合には、シフトレジスタ16の各ビットデータが16ビットシフトされた後、クロック信号114がLowである期間にライト信号106を作用させてテストデータ108の書き込みを動作可能にする。このとき、前回書き込んだ連続したブロックから1ブロックずらして後続するブロックをテストデータ108として書き込むとよく、ブロック番号「4」のブロックがレジスタBICSFT(864)〜BICSFT(577)に、ブロック番号「3」のブロックがレジスタBICSFT(576)〜BICSFT(289)に、ブロック番号「2」のブロックがレジスタBICSFT(288)〜BICSFT(1)にそれぞれ書き込まれるようにする。
If the test is to be continued, each bit data of the
次に、本実施例における同期装置10のフレーム同期テスト動作時における動作例を説明する。
Next, an operation example during the frame synchronization test operation of the
本実施例では、まず、CPU 12によって本装置10のフレーム同期をテストするように制御されて、フレーム同期テストに要する図4に示すようなテストデータ108およびライト信号106が生成されてシフトレジスタ16に供給され、またHighを示す制御信号104がスイッチ回路14に供給される。このとき、スイッチ回路14では、シフトレジスタ16の最終段出力110がレジスタ16の入力データ112として入力する。
In this embodiment, first, the
また、本装置10では、ブロック同期後方保護段数が1に設定されて、1つのブロックのBICに基づいてブロック同期を判定するように比較回路18およびブロック同期回路24を制御し、フレーム同期後方保護段数が2に設定されて、2つの変化パターンに基づいてフレーム同期を判定するようにフレーム同期回路32を制御する。
Further, in the
本実施例において、フレーム同期テストに要するテストデータ108は、各ブロックのビット数を通常動作時のフレームデータよりも減少して少なくとも各ブロックがBICを含むように構成され、さらにフレーム変化点に係るブロックだけを含んで、BIC検出を優先するように生成され、図4に示すように、BIC1、BIC3、BIC4、BIC2、BIC2、BIC3、BIC4およびBIC1をそれぞれ有するブロックを含んで構成され、各ブロックは、BIC 176以外にゼロデータ178および180を有する。
In this embodiment, the
このフレーム同期テストでは、前述のブロック同期テストと同様にして、CPU 12において、図7に示す所定の期間t200の間にテストデータ108が16ビットごとにシフトレジスタ16に書き込まれるようにライト信号106が生成されて、このライト信号106に応じて図4に示すフレーム同期テスト用データ108がシフトレジスタ16に書き込まれてよい。
In this frame synchronization test, similarly to the block synchronization test described above, the
本実施例では、たとえば図4に示すように、BIC1、BIC3、BIC4、BIC2、BIC2、BIC3、BIC4およびBIC1をそれぞれ含むブロックがレジスタBICSFT(1)から順に書き込まれるようにして、フレーム同期テスト用データ108がシフトレジスタ16に書き込まれる。
In this embodiment, for example, as shown in FIG. 4, the blocks including BIC1, BIC3, BIC4, BIC2, BIC2, BIC3, BIC4 and BIC1 are written in order from the register BICSFT (1) for frame synchronization test.
また、本実施例では、ブロック同期後方保護段数が1であるので、シフトレジスタ16からBICを検出するとき、レジスタBICSFT(864)の比較対象データ118だけがBIC比較回路18に供給される。したがって、上述のようにレジスタBICSFT(1)から順に書き込まれたビットデータは、シフトレジスタ16のシフトによって順次レジスタBICSFT(864)に移動し、順に比較対象データ118として比較回路18に供給される。
Further, in this embodiment, since the number of block synchronous backward protection stages is 1, when the BIC is detected from the
このようにしてシフトレジスタ16の各ビットデータが16ビットシフトされると、BIC比較回路18では、比較対象データ118に基づく16ビット比較対象データと、基準BICコード124とが一致するかが比較され、ここでは最初のBIC、すなわちBIC1がこの比較回路18で検出される。
When each bit data of the
比較回路18では、BIC1の検出に応じて比較結果128がブロック同期回路24に供給され、とくに検出されたBIC1 134がフレーム同期検出のためにフレーム変化検出部28に供給され、またBIC保持回路46で保持される。
In the
ブロック同期回路24では、ブロック同期後方保護段数が1であるので、BIC1の検出を示す比較結果128に応じてブロック同期が検出されて、Highを示すブロック同期信号136が生成され、ブロックカウンタ26のカウンタ値140を「17」に設定するロード信号138がカウンタ26に供給される。
In the block synchronization circuit 24, since the number of block synchronization backward protection stages is 1, block synchronization is detected according to the
その後、ブロックカウンタ26では、クロック信号114に応じてカウント動作が継続し、このブロック同期の後では、BIC比較回路18で得られる最新のビットデータ118の1ブロックにおけるビット番号とカウンタ値140とが一致する。
Thereafter, the
次に、本装置10では、クロック信号114が16クロック分経過すると、シフトレジスタ16の各ビットデータがさらに16回シフトされて、最初のブロックにおける第1のゼロデータ178がレジスタBICSFT(864)〜BICSFT(849)に格納される。このとき、ブロックカウンタ26では、ロード信号138の供給から16クロック分経過しているので、「17」の設定を合わせて16回カウントアップされて、カウンタ値140が「32」になる。
Next, in the
このとき、CPU 12では、シフトレジスタ16におけるシフト回数を数えて、たとえば割り込みを数えることによって、ブロックカウンタ26のカウンタ値140を知ることができ、そのカウンタ値140が「32」になると、そのカウンタ値140を「273」に設定する制御信号、すなわち書き込み制御信号170および「273」を示す書き込みデータ172がCPU 12で生成されてブロックカウンタ26に供給される。
At this time, the
次に、本装置10において、クロック信号114が立ち上がると、シフトレジスタ16の各ビットデータがさらに1回シフトされて、最初のブロックにおける第2のゼロデータ180の最初のビットデータがレジスタBICSFT(864)に格納される。このとき、ブロックカウンタ26では、このクロック信号114ならびに書き込み制御信号170および「273」書き込みデータ172に応じてカウンタ値140が「273」に更新される。
Next, in the
その後、このブロックカウンタ26は、通常通りにクロック信号114に応じてクロックアップ動作することになる。さらに、本装置10において、クロック信号114が15クロック分経過すると、シフトレジスタ16の15回シフトによって最初のブロックの第2のゼロデータ180がすべてレジスタBICSFT(864)〜BICSFT(849)に格納され、このとき、ブロックカウンタ26では15回カウントアップされてカウンタ値140が「288」になる。
Thereafter, the
また、ブロックカウンタ26では、カウンタ値140が「288」になると、Highを示すキャリー信号142がフレームカウンタ34に供給されて、フレームカウンタ34のカウンタ値162は、このHighを示すキャリー信号142に応じてカウントアップされることになる。
Further, in the
このキャリー信号142は、ブロックカウンタ26自身にも入力し、ブロックカウンタ26では、キャリー信号142がHighを示している場合、次のクロック信号114の立ち上がりによって自身のカウンタ値140が「1」に設定される。
This
また、本装置10では、クロック信号114がさらに16クロック分経過してシフトレジスタ16が16回シフトされると、次のブロックにおけるBICが比較対象データ118によってBIC比較回路18に供給され、ここで次のブロックのBIC3 134が検出される。
Further, in the
また、比較回路18では、BIC3 134の検出に応じて比較結果128がブロック同期回路24に供給され、検出されたBIC3 134はフレーム同期検出のためにフレーム変化検出部28およびBIC保持回路46に供給される。BIC検出後のブロック同期回路24およびブロックカウンタ26の動作は、上記と同様であるので、ここではその説明を省略する。
Further, in the
フレーム変化検出部28では、BIC比較回路18から供給されるBIC 134だけでなく、BIC保持回路46に前回格納したBIC 146も入力し、ここでは、BIC 146および134がそれぞれ「BIC1」および「BIC3」であるので、「BIC13」のフレーム変化パターン148が検出されてフレーム変化レジスタ30に書き込まれる。
The frame
また、フレーム変化レジスタ30で保持されるフレーム変化パターン150は、フレーム同期回路32にて判定され、ここでは、フレーム同期後方保護段数の数だけフレーム変化パターンが順番通りであるか否かが判定される。ここで、フレーム同期後方保護段数が1であれば、同期回路32において「BIC13」のフレーム変化パターン150を得ることにより、フレーム同期したと判定し、次のクロック信号114に応じてHighを示すフレーム同期信号152が出力される。
The
また、同期回路32では、フレーム同期が検出されると、BIC比較回路18で検出されたBIC 134に対応するブロック番号、すなわち、フレーム変化パターンを構成する後方のBICに対応するブロック番号をカウンタ値として設定するロード信号がフレームカウンタ34に供給され、たとえば、フレーム同期検出時のフレーム変化パターンが「BIC41」、「BIC13」、「BIC42」または「BIC23」である場合、ロード信号154、156、158または160がフレームカウンタ34に供給されて、そのカウンタ値は、次のクロック信号に応じて「1」、「14」、「137」または「150」に設定される。
When the frame synchronization is detected, the
本実施例では、同期回路32において、「BIC13」のフレーム変化パターンでフレーム同期が検出されるので、ロード信号156がフレームカウンタ34に供給されて、BIC3に対応するブロック番号「14」が次のクロック信号114に応じてカウンタ値として設定される。
In this embodiment, since the
フレームカウンタ34は、ブロックカウンタ26からのキャリー信号142に応じてカウントアップされて、そのカウンタ値162によってブロック番号を示し、とくにこのフレーム同期の後では、カウンタ値162と、BIC比較回路18で検出されるBIC 134に対応するブロック番号とが一致する。
The
本装置10において、フレーム同期信号152がHighに変化したこと、およびフレームカウンタ34のカウンタ値162がフレーム同期直後に所望の値になったことをCPU 12から読み取ることにより、フレーム同期回路32が正常に動作したことを知ることができる。
In this
ところで、本実施例の同期装置10は、図8に示すように、データ受信装置300と独立した回路構成である場合、シフトレジスタ16のレジスタBICSFT(864)〜BICSFT(849)に格納されたビットデータ312をこの受信装置300に出力するように、両者を接続して構成してよい。
By the way, as shown in FIG. 8, when the
この受信装置300は、受信データ102をシリアル・パラレル変換するS/P変換回路304と、この装置300で受信したデータを保持するためのレジスタ308と、レジスタ308に格納するデータ316を選択するセレクタ306とを含んで構成され、この受信装置300で受信してレジスタ308に格納したデータ318を別のデータ処理回路302へと出力することができる。
The receiving
本実施例では、同期装置10および受信装置300が通常動作して受信データ102を取り扱う場合には、S/P変換回路314が受信データ102をパラレルデータ314に変換し、セレクタ306がこのパラレルデータ314を選択してレジスタ308に格納するが、テスト動作する場合には、セレクタ306は、同期装置10からパラレル入力されるビットデータ312を選択してレジスタ308に格納する。
In this embodiment, when the
このテスト動作において、同期装置10では、CPU 12で生成されるテストデータ108をシフトレジスタ16に格納するので、セレクタ306は、このテストデータ108と同じ内容のデータ312を入力することとなる。
In this test operation, the
次に、これらのような同期装置10および受信装置300を含む実施例において、図2に示すようなフレーム構成のテストデータ108を用いてテスト動作する場合の動作例を説明する。
Next, in an embodiment including the
まず、同期装置10では、ブロック番号「273」、「1」、「2」の3ブロック分のテストデータ108がシフトレジスタ16に格納される。
First, in the
このシフトレジスタ16で16回シフトが行われると、BIC比較回路18、20および22においてBICが検出され、とくに比較回路18では番号「273」のブロックにおけるBIC4 134が検出されてBIC保持回路46に格納され、ブロック同期回路24においてブロック同期が検出される。このとき、同期回路24では、Highを示すブロック同期信号136が発生して受信装置300に供給される。
When the
さらに、シフトレジスタ16において1ブロック分のシフトが行われると、再度、BIC比較回路18、20および22においてBICが検出され、とくに比較回路18では番号「1」のブロックにおけるBIC1 134が検出される。このとき、フレーム変化検出部28では、BIC保持回路46に格納された前回のBIC4 146と、比較回路18から得られる現行のBIC1 134とに基づいて、BIC41を示すフレーム変化パターン148が検出される。
Further, when one block is shifted in the
これにより、フレーム同期後方保護段数が1であれば、フレーム同期回路32において、フレーム同期が検出されて、カウンタ値「1」を設定するロード信号154がフレームカウンタ34に供給され、また次のクロック信号114に応じてHighを示すフレーム同期信号152が出力され、受信装置300に供給される。
As a result, if the frame synchronization backward protection stage number is 1, the
また、同期装置10のCPU 12では、クロック信号114の立ち上がりに応じて割り込み信号174が発生し、割り込み信号174が16回発生することによってシフトレジスタ16のデータが16ビット分シフトすることを知ることができる。
In addition, the
このCPU 12では、ブロック同期信号136を読み取ることによりブロック同期を判断することができるので、ブロック同期してから849ビット分のデータシフトの経過を、割り込み信号174を849回数えることにより知ることができ、すなわち3ブロック分のデータシフトの経過を知ることができる。
Since this
このようにして、シフトレジスタ16における3ブロック分のデータシフトが行われると、CPU 12では、次のブロックのテストデータ108が生成され、本実施例では、ブロック番号「3」のブロックの最初の16ビットのテストデータ108がシフトレジスタ16のレジスタBICSFT(16)〜(1)に書き込まれる。
When the data shift for three blocks in the
次に、シフトレジスタ16のデータが16ビット分シフトして、CPU 12で割り込み信号174が16回発生すると、CPU 12では、番号「3」のブロックの次の16ビットのテストデータ108が生成されて、シフトレジスタ16のレジスタBICSFT(16)〜(1)に書き込まれる。
Next, when the data in the
このように、同期装置10では、割り込み信号174が16回発生し、すなわちシフトレジスタ16が16回シフトするごとに、テストデータ108が16ビットずつ順次、生成されてレジスタBICSFT(16)〜(1)に書き込まれる。したがって、同期装置10では、図2に示すようなフレームデータ構成のテストデータ108を順次、受信することができ、この場合、ビットカウンタは、上記のようなテスト動作に特有の書き換えを行う必要がなく、通常動作させてよい。
As described above, in the
また、受信装置300では、シフトレジスタ16のレジスタBICSFT(864)〜(849)における16ビットのデータ312が、たとえばクロック信号114に応じてパラレル入力し、セレクタ306を介してレジスタ308に供給される。したがって、受信装置300では、テスト動作において同期装置10の出力データ312を受信データとして用いることによって、通常動作と同様にして受信動作を行うことができ、レジスタ308に格納されたデータ318がデータ処理部302に供給される。
In the receiving
また、本実施例の同期装置10において、CPU 12は、本来あるべきブロックよりも短いビット長のダミーブロックで構成されるテストデータ108を生成し、たとえば通常のBICとダミーデータとからなるダミーブロックを1ブロックとしてテスト用のテストデータ108を生成してもよい。この場合、本装置10は、所定の後方ビット数を定めて、ブロックカウンタ26がBICのビット長を超えたビット番号を検出すると、本来のブロックのビット長から所定の後方ビット数を差し引いたカウンタ値304を当該カウンタ26に設定するように構成される。
Further, in the
このCPU 12は、16ビットのBICと16ビットのダミーデータとからなる32ビットのダミーブロックで1ブロックを構成してテストデータ108を生成し、このデータ108のうち、1〜24ビットのデータには、通常通りに1〜24のビット番号を付して、とくに24〜32ビットのデータには、281〜288のビット番号を付して、25〜280ビットのデータを削除するようなテストデータ108を構成する。
The
ただし、このテストデータ108は、図2に示す受信データ102と同様に、1フレーム当たり272個のブロックを有するもので、各ブロックのBICの配列の順番も同じであり、すなわちフレーム変化のBICの配列も同じである。ここでは、各ブロックBLK(m)は(mは1から272までの整数)は、1〜272のブロック番号が付される。
However, the
また、CPU 12は、ブロックカウンタ26に対して、通常動作かテスト動作かを示す制御信号を供給し、たとえば通常動作の場合にはLowを示し、テスト動作の場合にはHighを示す制御信号を生成する。
Further, the
このブロックカウンタ26は、所定の後方ビット数を8として、カウンタ値が24になるとカウンタ値を「281」に設定する。
The
10 同期装置
12 CPU
14 スイッチ回路
16 シフトレジスタ
18、20、22 BIC比較回路
24 ブロック同期回路
26 ブロックカウンタ
28 フレーム変化検出部
30 フレーム変化レジスタ
32 フレーム同期回路
34 フレームカウンタ
36 アドレス発生回路
38 受信データメモリ
10 Synchronizer
12 CPU
14 Switch circuit
16 Shift register
18, 20, 22 BIC comparison circuit
24 Block synchronization circuit
26 Block counter
28 Frame change detector
30 Frame change register
32 frame synchronization circuit
34 Frame counter
36 Address generation circuit
38 Receive data memory
Claims (17)
複数の段を有して構成されて、各段に記憶されたデータを前記クロック信号に応じてシフトする記憶手段と、
該記憶手段における前記記憶データのうち、所定の段に記憶された比較対象データを得て、基準BICコードと比較してBICを検出するBIC比較手段と、
該BIC比較手段で検出されたBICに基づいてブロック同期を検出するブロック同期手段と、
前記BIC比較手段で検出されたBICに基づいてフレーム同期を検出するフレーム同期手段と、
ブロック同期テスト動作の場合には、ブロック同期テスト用データを生成し、またフレーム同期テスト動作の場合には、フレーム同期テスト用データとして、各ブロックのビット数を通常動作時のフレームデータよりも減少して少なくとも各ブロックがBICを含むように構成したデータを生成して、それぞれ前記記憶手段に書き込む制御手段と、
前記クロック信号に応じて前記比較対象データの1ブロックにおけるビット番号をカウントし、そのビット番号が1ブロックの本来のビット長に達するとカウンタ値をリセットするブロックカウンタとを含み、
前記制御手段は、フレーム同期テスト用データにおけるBICを検出した後で、減少したビット数に応じて前記ブロックカウンタのカウンタ値を調整することを特徴とする同期装置。 Operates according to a predetermined clock signal, one frame is composed of a plurality of blocks, each block is given a block identification code (BIC), and data synchronization used in the mobile FM multiplex broadcasting system In the synchronization device taking
A storage means configured to have a plurality of stages and shift data stored in each stage according to the clock signal;
Of the stored data in the storage means, obtain the comparison target data stored in a predetermined stage, BIC comparison means for detecting the BIC in comparison with the reference BIC code,
Block synchronization means for detecting block synchronization based on the BIC detected by the BIC comparison means;
Frame synchronization means for detecting frame synchronization based on the BIC detected by the BIC comparison means;
In the case of block synchronization test operation, block synchronization test data is generated, and in the case of frame synchronization test operation, the number of bits of each block is reduced as compared to frame data during normal operation as frame synchronization test data. Then, at least each block generates data configured to include a BIC, and control means for writing to each of the storage means,
A block counter that counts a bit number in one block of the comparison target data in accordance with the clock signal and resets a counter value when the bit number reaches an original bit length of one block;
The control device adjusts the counter value of the block counter according to the reduced number of bits after detecting the BIC in the frame synchronization test data.
通常動作の場合には前記受信データを前記入力データとし、テスト動作の場合にはシフトされた前記最終段出力を前記入力データとするように指示する制御信号を生成して前記スイッチ手段に供給する制御手段とを含むことを特徴とする同期装置。 2. The synchronization device according to claim 1, wherein the device is a switch unit that switches received data and an output of the last stage of the storage unit as data to be input to the first stage of the storage unit;
In the case of normal operation, the received data is used as the input data, and in the case of test operation, a control signal instructing to use the shifted output of the final stage as the input data is generated and supplied to the switch means. And a control device.
該装置は、前記誤りビット許容数を設定可能とすることを特徴とする同期装置。 The synchronization device according to claim 7, wherein the BIC comparison means considers that the comparison data and the reference BIC code match if the number of mismatch bits is within an allowable error bit number.
The apparatus is capable of setting the allowable number of error bits.
前記保持手段で保持されている前回BICから、前記BIC比較手段で検出された検出BICへの変化がフレーム変化であるか否かを判定して、フレーム変化である場合にBICの変化パターンを記録するフレーム変化検出手段とを含み、
前記フレーム同期手段は、フレーム同期後方保護段数に応じた数だけ、前記変化パターンを順に検出した場合にフレーム同期したと判定し、
該装置は、前記フレーム変化を示す変化パターンを設定可能とすることを特徴とする同期装置。 The synchronization device according to claim 7, wherein the device holds the BIC detected by the BIC comparison unit at least until the next BIC is detected,
Determine whether the change from the previous BIC held by the holding means to the detected BIC detected by the BIC comparison means is a frame change, and record the BIC change pattern if it is a frame change Frame change detecting means for
The frame synchronization means determines that the frame synchronization is performed when the change patterns are detected in order by the number corresponding to the number of frame synchronization backward protection stages
The apparatus is capable of setting a change pattern indicating the frame change.
前記記憶手段は、少なくとも前記ブロック同期後方保護段数のブロック数分のデータを記憶する容量を有し、
前記ブロック同期手段は、前記ブロック同期後方保護段数だけ連続したブロックのBICを検出するとブロック同期したと判定することを特徴とする同期装置。 The synchronization device according to claim 7, wherein the device has a number of the BIC comparison means according to the number of block synchronization backward protection stages set during the block synchronization test operation,
The storage means has a capacity to store at least data corresponding to the number of blocks corresponding to the number of block synchronous backward protection stages,
The block synchronization means determines that block synchronization has occurred when detecting BICs of blocks that are continuous by the number of block synchronization backward protection stages.
前記制御手段が、前記ブロック同期テスト用データとして、前記ブロック同期保護段数だけ連続したブロックを前記記憶手段に書き込み、
前記記憶手段が、前記BICのビット長分だけ前記記憶データをシフトして前記BIC比較手段にBICを検出させ、
これらの前記制御手段の書き込みおよび前記記憶手段のシフトを繰り返し、このとき前記制御手段が前回書き込んだ連続したブロックから1ブロックずらして後続するブロックを前記記憶手段に書き込むことを特徴とする同期装置。 12. The synchronization device according to claim 11, wherein the device performs the block synchronization test operation.
The control means writes, as the block synchronization test data, a block continuous by the number of block synchronization protection stages to the storage means,
The storage means shifts the stored data by the bit length of the BIC and causes the BIC comparison means to detect the BIC,
The synchronization device characterized in that the writing of the control means and the shift of the storage means are repeated, and at this time, the succeeding block written by the control means is shifted by one block and the subsequent block is written to the storage means.
前記制御手段は、所定のビット長のBICとダミーデータとからなるダミーブロックを1ブロックとして構成した前記ブロック同期テスト用データまたは前記フレーム同期テスト用データを前記記憶手段に書き込み、
前記ブロックカウンタは、前記ブロック同期手段がブロック同期を検出すると、前記BICのビット長の次のビット番号をカウンタ値に設定し、とくに前記ダミーブロックからなる前記ブロック同期テスト用データを用いる場合には、所定の後方ビット数を定めて、前記BICのビット長を超えたビット番号を検出すると、本来の1ブロックのビット長から前記所定の後方ビット数を差し引いたカウンタ値を設定することを特徴とする同期装置。 The synchronization device according to claim 10, wherein the device performs the block synchronization test operation or the frame synchronization test operation.
The control means writes the block synchronization test data or the frame synchronization test data in which a dummy block consisting of a BIC having a predetermined bit length and dummy data is configured as one block to the storage means,
When the block synchronization means detects block synchronization, the block counter sets the bit number next to the bit length of the BIC as a counter value, particularly when the block synchronization test data comprising the dummy block is used. When a bit number exceeding the bit length of the BIC is detected by determining a predetermined backward bit number, a counter value obtained by subtracting the predetermined backward bit number from the original bit length of one block is set. Synchronizer to do.
前記制御手段が、前記前記ブロック同期テスト用データまたは前記フレーム同期テスト用データとして、前記ブロック同期後方保護段数だけ連続したブロックをそれぞれ前記各記憶領域に書き込み、
ここで、前記記憶領域では、記憶したブロックの次に検出対象となるブロックを順次書き込んで、合わせて前記格納ブロック数分のブロックを書き込み、
前記記憶手段が、前記BICのビット長分だけ前記記憶データをシフトして前記BIC比較手段にBICを検出させ、さらに前記ダミーデータのビット長分だけ前記記憶データをシフトし、これらのシフトを繰り返して、書き込まれたすべてのブロックについて前記BIC比較手段にBICを検出させ、
これらの前記制御手段の書き込みおよび前記記憶手段のシフトを繰り返し、このとき前記制御手段が前回書き込んだ連続したブロックから前記格納ブロック数分ずらして後続するブロックをそれぞれ前記各記憶領域に書き込むことを特徴とする同期装置。 14. The synchronization device according to claim 13, wherein when the block synchronization test operation or the frame synchronization test operation is performed, the device divides the storage unit into storage regions having the number of block synchronization protection stages, and the storage region has a predetermined storage region. It has a capacity to store the dummy blocks for the number of storage blocks,
The control means writes, as the block synchronization test data or the frame synchronization test data, blocks consecutive in the number of block synchronization backward protection stages, respectively, in the storage areas,
Here, in the storage area, the blocks to be detected are sequentially written next to the stored blocks, and the blocks corresponding to the number of the storage blocks are written together.
The storage means shifts the stored data by the bit length of the BIC, causes the BIC comparison means to detect the BIC, further shifts the stored data by the bit length of the dummy data, and repeats these shifts The BIC comparison means detects BIC for all the written blocks,
The writing of the control means and the shift of the storage means are repeated, and at this time, the succeeding blocks written by the control means are shifted by the number of storage blocks and the subsequent blocks are written in the respective storage areas. Synchronizer.
該装置が通常動作する場合には前記受信装置が受信データを選択し、該装置が前記ブロック同期テスト動作または前記フレーム同期テスト動作する場合には、前記ビットデータを選択して、取り扱うことを特徴とする同期装置。 2. The synchronization device according to claim 1, wherein when applied to a receiving device, the device supplies bit data for a predetermined number of bits from the last stage of the storage means to the receiving device, and the block synchronizing means and A synchronization detection result by the frame synchronization means is connected to supply to the receiving device;
When the device normally operates, the receiving device selects received data, and when the device performs the block synchronization test operation or the frame synchronization test operation, the bit data is selected and handled. Synchronizer.
各ブロックのビット数を通常動作時のフレームデータよりも減少して少なくとも各ブロックがBICを含むように構成したフレーム同期テスト用データを生成して、前記同期装置におけるシフトレジスタに書き込む工程と、
前記シフトレジスタに書き込まれたデータを前記クロック信号に応じてシフトする工程と、
前記シフトレジスタに書き込まれたデータのうち、所定の段に記憶された比較対象データを得て、基準BICコードと比較してBICを検出する工程と、
前記クロック信号に応じて前記比較対象データの1ブロックにおけるビット番号を前記同期装置におけるブロックカウンタでカウントする工程と、
前記フレーム同期テスト用データにおけるBICを検出した後で、減少したビット数に応じて前記ブロックカウンタのカウンタ値を調整する工程とを含むことを特徴とするテスト方法。 Operates according to a predetermined clock signal, one frame is composed of a plurality of blocks, each block is provided with a BIC, and a frame synchronization test is performed by a synchronization device that synchronizes data used in the mobile FM multiplex broadcasting system. In the test method to be performed, the method comprises:
Generating frame synchronization test data configured such that at least each block includes a BIC by reducing the number of bits of each block from the frame data during normal operation, and writing to the shift register in the synchronization device;
Shifting the data written to the shift register in accordance with the clock signal;
Of the data written in the shift register, obtaining the comparison target data stored in a predetermined stage, comparing the reference BIC code and detecting the BIC;
Counting a bit number in one block of the comparison target data with a block counter in the synchronization device according to the clock signal;
And a step of adjusting the counter value of the block counter according to the reduced number of bits after detecting the BIC in the frame synchronization test data.
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