JP4820654B2 - サイクルシミュレーション方法、サイクルシミュレーションプログラム、該プログラムを記録した記録媒体、およびサイクルシミュレータ - Google Patents
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Description
まず、この発明の実施の形態にかかるサイクルシミュレータのハードウェア構成について説明する。図1は、この発明の実施の形態にかかるサイクルシミュレータのハードウェア構成を示すブロック図である。
つぎに、この発明の実施の形態にかかるサイクルシミュレーション処理手順について説明する。図2−1は、この発明の実施の形態にかかるサイクルシミュレーション処理手順を示すフローチャートである。図2−1において、まず初期化して(ステップS201)、サイクルシミュレーションの命令実行処理をおこなう(ステップS202)。このあと、後処理をおこなう(ステップS203)。
・RegH[31]=0x8xxx_xxxxまたはRegH.v=1
・RegW[31]=0x8xxx_xxxxまたはRegW.v=1
PB 周辺ブロックモデル
PE# プロセッサコアモデル
1200 LSIモデル
Claims (3)
- 複数のプロセッサモデルと記憶モデルとで構成されるLSIモデルを記憶する記憶装置とプロセッサとを有し、前記LSIモデルのサイクルシミュレーションを実行するシミュレータが、
前記複数のプロセッサモデルの中の第1のプロセッサモデルが所定数の命令を実行した場合、前記プロセッサにより、前記所定数の命令の終了時のサイクル数を検出する第1の検出工程と、
前記プロセッサにより、前記複数のプロセッサモデルの中の第2のプロセッサモデルの現在実行中の命令が前記記憶モデルからの読出し命令であるか否かを判断する第1の判断工程と、
前記第1の判断工程によって前記記憶モデルからの読出し命令であると判断された場合、前記プロセッサにより、前記第1のプロセッサモデルが前記所定数の命令のいずれかの命令により前記記憶モデルにデータを書き込んだアドレスと前記第2のプロセッサモデルの現在実行中の命令で前記記憶モデルから読み出すアドレスとが一致するか否かを判定する第1の判定工程と、
前記第1の判定工程によって一致すると判定された場合、前記プロセッサにより、前記第2のプロセッサモデルの現在のサイクル数と、前記第1の検出工程によって検出されたサイクル数とを比較する第1の比較工程と、
前記第1の比較工程により前記現在のサイクル数が大きい場合、前記プロセッサにより、前記第2のプロセッサモデルの現在実行中の命令で前記記憶モデルから読み出すアドレスおよび当該アドレスに記憶されているデータを、前記記憶モデルとは異なる記憶領域に格納する格納工程と、
前記第2のプロセッサモデルが所定数の命令を実行した場合、前記プロセッサにより、前記第2のプロセッサモデルの前記所定数の命令の終了時のサイクル数を検出する第2の検出工程と、
前記プロセッサにより、前記第2のプロセッサモデルの所定数の命令の実行後における前記第1のプロセッサモデルの現在実行中の命令が、前記記憶モデルからの読出し命令であるか否かを判断する第2の判断工程と、
前記第2の判断工程によって前記記憶モデルからの読出し命令であると判断された場合、前記プロセッサにより、前記第2のプロセッサモデルが前記記憶モデルから前記データを読み出したアドレスと前記第1のプロセッサの現在実行中の命令で前記記憶モデルから読み出すアドレスとが一致するか否かを判定する第2の判定工程と、
前記第2の判定工程によって一致すると判定された場合、前記プロセッサにより、前記第1のプロセッサモデルの現在のサイクル数と、前記第2の検出工程によって検出されたサイクル数とを比較する第2の比較工程と、
前記第2の比較工程により前記現在のサイクル数が小さい場合、前記プロセッサにより、前記記憶領域に記憶された、前記記憶モデルのアドレスから当該アドレスに記憶されているデータを読み出す工程と、
を実行することを特徴とするサイクルシミュレーション方法。 - 複数のプロセッサモデルと記憶モデルとで構成されるLSIモデルを記憶する記憶装置とプロセッサとを有し、前記LSIモデルのサイクルシミュレーションを実行するシミュレータに、
前記複数のプロセッサモデルの中の第1のプロセッサモデルが所定数の命令を実行した場合、前記所定数の命令の終了時のサイクル数を検出する第1の検出工程と、
前記複数のプロセッサモデルの中の第2のプロセッサモデルの現在実行中の命令が前記記憶モデルからの読出し命令であるか否かを判断する第1の判断工程と、
前記第1の判断工程によって前記記憶モデルからの読出し命令であると判断された場合、前記第1のプロセッサモデルが前記所定数の命令のいずれかの命令により前記記憶モデルにデータを書き込んだアドレスと前記第2のプロセッサモデルの現在実行中の命令で前記記憶モデルから読み出すアドレスとが一致するか否かを判定する第1の判定工程と、
前記第1の判定工程によって一致すると判定された場合、前記第2のプロセッサモデルの現在のサイクル数と、前記第1の検出工程によって検出されたサイクル数とを比較する第1の比較工程と、
前記第1の比較工程により前記現在のサイクル数が大きい場合、前記第2のプロセッサモデルの現在実行中の命令で前記記憶モデルから読み出すアドレスおよび当該アドレスに記憶されているデータを、前記記憶モデルとは異なる記憶領域に格納する格納工程と、
前記第2のプロセッサモデルが所定数の命令を実行した場合、前記第2のプロセッサモデルの前記所定数の命令の終了時のサイクル数を検出する第2の検出工程と、
前記第2のプロセッサモデルの所定数の命令の実行後における前記第1のプロセッサモデルの現在実行中の命令が、前記記憶モデルからの読出し命令であるか否かを判断する第2の判断工程と、
前記第2の判断工程によって前記記憶モデルからの読出し命令であると判断された場合、前記第2のプロセッサモデルが前記記憶モデルから前記データを読み出したアドレスと前記第1のプロセッサの現在実行中の命令で前記記憶モデルから読み出すアドレスとが一致するか否かを判定する第2の判定工程と、
前記第2の判定工程によって一致すると判定された場合、前記第1のプロセッサモデルの現在のサイクル数と、前記第2の検出工程によって検出されたサイクル数とを比較する第2の比較工程と、
前記第2の比較工程により前記現在のサイクル数が小さい場合、前記プロセッサにより、前記記憶領域に記憶された、前記記憶モデルのアドレスから当該アドレスに記憶されているデータを読み出す工程と、
を実行させることを特徴とするサイクルシミュレーションプログラム。 - 複数のプロセッサモデルと記憶モデルとで構成されるLSIモデルを記憶する記憶装置とプロセッサとを有し、前記LSIモデルのサイクルシミュレーションを実行するシミュレータであって、
前記複数のプロセッサモデルの中の第1のプロセッサモデルが所定数の命令を実行した場合、前記プロセッサにより、前記所定数の命令の終了時のサイクル数を検出する第1の検出処理と、
前記プロセッサにより、前記複数のプロセッサモデルの中の第2のプロセッサモデルの現在実行中の命令が前記記憶モデルからの読出し命令であるか否かを判断する第1の判断処理と、
前記第1の判断処理によって前記記憶モデルからの読出し命令であると判断された場合、前記プロセッサにより、前記第1のプロセッサモデルが前記所定数の命令のいずれかの命令により前記記憶モデルにデータを書き込んだアドレスと前記第2のプロセッサモデルの現在実行中の命令で前記記憶モデルから読み出すアドレスとが一致するか否かを判定する第1の判定処理と、
前記第1の判定処理によって一致すると判定された場合、前記プロセッサにより、前記第2のプロセッサモデルの現在のサイクル数と、前記第1の検出処理によって検出されたサイクル数とを比較する第1の比較処理と、
前記第1の比較処理により前記現在のサイクル数が大きい場合、前記プロセッサにより、前記第2のプロセッサモデルの現在実行中の命令で前記記憶モデルから読み出すアドレスおよび当該アドレスに記憶されているデータを、前記記憶モデルとは異なる記憶領域に格納する格納処理と、
前記第2のプロセッサモデルが所定数の命令を実行した場合、前記プロセッサにより、前記第2のプロセッサモデルの前記所定数の命令の終了時のサイクル数を検出する第2の検出処理と、
前記プロセッサにより、前記第2のプロセッサモデルの所定数の命令の実行後における前記第1のプロセッサモデルの現在実行中の命令が、前記記憶モデルからの読出し命令であるか否かを判断する第2の判断処理と、
前記第2の判断処理によって前記記憶モデルからの読出し命令であると判断された場合、前記プロセッサにより、前記第2のプロセッサモデルが前記記憶モデルから前記データを読み出したアドレスと前記第1のプロセッサの現在実行中の命令で前記記憶モデルから読み出すアドレスとが一致するか否かを判定する第2の判定処理と、
前記第2の判定処理によって一致すると判定された場合、前記プロセッサにより、前記第1のプロセッサモデルの現在のサイクル数と、前記第2の検出処理によって検出されたサイクル数とを比較する第2の比較処理と、
前記第2の比較処理により前記現在のサイクル数が小さい場合、前記プロセッサにより、前記記憶領域に記憶された、前記記憶モデルのアドレスから当該アドレスに記憶されているデータを読み出す処理と、
を実行することを特徴とするシミュレータ。
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